KR20200007391A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판, 상기 기판을 관통하는 관통 비아, 상기 관통 비아의 내벽을 따라 형성되는 비아 절연막 및 상기 비아 절연막 상에서 상기 관통 비아를 완전히 채우는 코어 플러그를 포함하되, 상기 비아 절연막의 잔류 응력(residual stress)은 60MPa 내지 -100MPa이다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
하나의 반도체 패키지 내에 복수의 반도체 칩을 탑재하는 3D(3-dimensional) 패키지의 개발이 활발해짐에 따라, 기판 또는 다이(die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV(Through Silicon Via) 구조를 형성하는 기술이 매우 중요하게 인식되고 있다. 3D 패키지의 성능 및 신뢰도를 향상시키기 위하여는 안정적인 TSV 구조의 형성 기술이 필요하다.
그런데, 이러한 TSV 구조는 주변의 영역에 스트레스 즉, 응력을 가할 수 있다. 따라서, 이러한 응력의 영향에서 자유롭기 위해서, 반도체 패턴은 TSV 구조에서 일정한 거리를 두고 형성될 수 있다. 이렇듯, TSV 구조에서 일정 거리만큼 반도체 패턴이 형성되지 않는 영역을 킵 아웃 존(Keep-Out-Zone, KOZ)이라고 하고, 이러한 킵 아웃 존의 크기가 최소화될수록 반도체 장치의 성능 및 효율은 당연히 상승할 수 있다.
본 발명이 해결하려는 과제는 동작 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 동작 성능이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판을 관통하는 관통 비아, 상기 관통 비아의 내벽을 따라 형성되는 비아 절연막 및 상기 비아 절연막 상에서 상기 관통 비아를 완전히 채우는 코어 플러그를 포함하되, 상기 비아 절연막의 잔류 응력은 60MPa 내지 -100MPa이다
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 패키지 기판, 상기 패키지 기판 상에 적층되는 제1 반도체 기판 및 상기 제1 반도체 기판을 관통하여 상기 패키지 기판과 전기적으로 연결되는 제1 TSV 구조체로서, 상기 제1 TSV 구조체는 상기 제1 반도체 기판을 관통하는 제1 관통 비아와, 상기 제1 관통 비아의 내벽을 따라 형성되는 제1 비아 절연막과, 상기 제1 비아 절연막 상에서 상기 제1 관통 비아를 완전히 채우는 제1 코어 플러그를 포함하는 제1 TSV 구조체를 포함하되, 상기 제1 비아 절연막 내의 O-H결합과 Si-O결합의 비율은 2 내지 13이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 상기 제1 및 제2 영역에서 상기 기판을 각각 관통하는 제1 및 제2 관통 비아, 상기 제1 관통 비아의 내벽을 따라 형성되는 제1 비아 절연막, 상기 제2 관통 비아의 내벽을 따라 형성되는 제2 비아 절연막, 상기 제1 비아 절연막 상에서 상기 제1 관통 비아를 완전히 채우는 제1 코어 플러그 및 상기 제2 비아 절연막 상에서 상기 제2 관통 비아를 완전히 채우는 제2 코어 플러그를 포함하되, 상기 제1 비아 절연막의 잔류 응력은 상기 제2 비아 절연막의 잔류 응력에 비해서 작다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 내에 비아홀을 형성하고, 상기 비아홀의 바닥면 및 측면을 덮는 비아 절연막을 원자층 증착 방식(atomic layer deposition, ALD)으로 형성하고, 상기 비아 절연막 상에 상기 비아홀을 완전히 채우는 코어 플러그를 형성하고, 어닐링(annealing)을 수행하여 상기 코어 플러그의 전도도를 향상시키고, 평탄화를 통해 상기 비아 절연막 및 상기 코어 플러그의 상면을 노출시키고, 상기 기판의 하부를 제거하여 상기 비아홀을 상기 기판을 관통하는 관통 비아로 변형시키는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 19 내지 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
이하에서, 도 1 및 도 2를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 2는 도 1의 A - A’로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100) 및 TSV 구조체(230)를 포함한다.
제1 방향(X)은 수평 방향 중 일 방향일 수 있다. 제2 방향(Y)은 제1 방향(X)과 교차하는 수평 방향 중 다른 방향일 수 있다. 예를 들어, 제1 방향(X)은 제2 방향(Y)과 수직한 방향일 수 있다.
제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 모두 교차하는 방향일 수 있다. 제3 방향(Z)은 예를 들어, 제1 방향(X) 및 제2 방향(Y)과 모두 수직한 방향일 수 있다. 제3 방향(Z)은 예를 들어, 수직 방향(vertical direction)일 수 있다.
제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)이 모두 서로 직교하는 경우 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)은 서로 오소고날(Orthogonal)한 방향일 수 있다.
기판(100)은 반도체 웨이퍼일 수 있다. 적어도 일 실시예에서, 기판(100)은 Si (silicon)을 포함한다. 다른 일부 실시예에서, 기판(100)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 기판(100)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(100)은 BOX 층 (buried oxide layer)을 포함할 수 있다.
기판(100)은 내부에 TSV 구조체(230)를 포함할 수 있다. 기판(100)은 또한, TSV 구조체(230)와 인접하는 킵 아웃 존(110)을 포함할 수 있다. 킵 아웃 존(110)은 기판(100) 내에 반도체 패턴이 형성되지 않는 영역일 수 있다.
구체적으로, 킵 아웃 존(110)은 트랜지스터 등의 반도체 소자들이 형성되지 않는 영역일 수 있다. 이는 TSV 구조체(230)를 형성하는 공정에 의해서 TSV 구조체(230)의 주변에 전달되는 스트레스(stress) 즉, 응력이 TSV 구조체(230) 주변의 기판(100) 내의 캐리어의 이동도(mobility)를 변화시키기 때문이다.
따라서, TSV 구조체(230)에 인접하여 형성되는 반도체 소자들은 기존의 계산되고 설계된 동작과 다른 동작을 수행할 수 있다. 이러한 경우 전체 반도체 장치의 신뢰도가 크게 감소할 수 있으므로, 이를 회피하기 위해서 킵 아웃 존(110)을 설정할 수 있다.
즉, 킵 아웃 존(110)은 TSV 구조체(230)와 인접한 영역으로서, 캐리어의 이동도가 응력에 의해서 변하는 영역일 수 있다. 이에 따라서, 킵 아웃 존(110)에는 반도체 소자가 형성되지 않을 수 있다.
킵 아웃 존(110)은 TSV 구조체(230)의 주변을 둘러쌀 수 있다. 킵 아웃 존(110)은 미리 설정된 기준에 의해서 정의된 영역으로서, 응력에 의해서 캐리어의 이동도가 특정 수치 이상으로 변화되는 영역일 수 있다. 이러한 킵 아웃 존(110)의 설정은 미리 실험된 데이터를 기준으로 설정될 수 있다. 상기 미리 실험된 데이터는 캐리어의 이동도에 대한 데이터일 수 있다.
단, 본 발명의 몇몇 실시예에 따른 반도체 장치가 이에 제한되는 것은 아니다. 킵 아웃 존(110)의 설정은 다양한 기준으로 수행될 수 있다. 즉, TSV 구조체(230)의 주변에서 반도체 소자가 영향을 받지 않기 위한 영역의 설정일 수 있으면 킵 아웃 존(110)의 설정 방법은 따로 제한되지 않는다.
TSV 구조체(230)는 기판(100)을 완전히 관통해야하므로 충분히 제3 방향(Z)으로 깊게 형성될 수 있다. 예를 들어, TSV 구조체(230)는 제3 방향(Z)으로 1μm 내지 120μm의 깊이를 가질 수 있다. 이는 TSV가 아닌 일반적인 비아 구조에 비해서 훨씬 큰 깊이일 수 있다.
TSV 구조체(230)는 관통 비아(201), 비아 절연막(200), 배리어 메탈(210) 및 코어 플러그(220)를 포함할 수 있다.
관통 비아(201)는 기판(100)에 제3 방향(Z)으로 형성될수 있다. 관통 비아(201)는 기판(100)을 완전히 관통할 수 있다. 관통 비아(201)의 수평 방향의 단면은 원형일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 관통 비아(201)의 수평 방향의 단면은 타원형일 수도 있다.
도면에서 관통 비아(201)의 직경은 제3 방향(Z)에 따라서 일정하게 도시되었으나, 이에 제한되는 것은 아니다. 관통 비아(201)의 직경은 아래 방향으로 갈수록 좁아질 수 있다. 즉, 관통 비아(201)의 형상이 테이퍼진(tapered) 형상일 수 있다. 이 때, 관통 비아(201)는 전체적으로 테이퍼진 형상일 수도 있고, 입구 부분과 같은 일부만 테이퍼진 형상일 수도 있다.
비아 절연막(200)은 관통 비아(201)의 내벽을 따라서 형성될 수 있다. 비아 절연막(200)은 관통 비아(201)의 내벽을 따라 컨포말하게(conformally) 형성될 수 있다. 비아 절연막(200)은 ALD(원자층 증착, atomic layer deposition) 또는 PE-ALD(Plasma Enhanced-ALD)로 형성될 수 있다. 이에 따라서, 비아 절연막(200)의 두께는 관통 비아(201)의 내벽을 따라 균일할 수 있다. 비아 절연막(200)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
비아 절연막(200)은 관통 비아(201)의 내벽을 따라 형성되었으므로, 수평 단면이 링(ring) 형상일 수 있다. 즉, 비아 절연막(200)은 관통 비아(201)의 일부만을 채우고, 중심이 비어 있는 실린더 구조로 형성될 수 있다.
배리어 메탈(210)은 관통 비아(201) 내에서 비어있는 비아 절연막(200)의 내벽을 따라서 형성될 수 있다. 배리어 메탈(210)은 도전체를 포함할 수 있다. 배리어 메탈(210)은 예를 들어, W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni 및 NiB 중 적어도 하나를 포함할 수 있다.
배리어 메탈(210)은 코어 플러그(220)와 비아 절연막(200) 사이에 위치하여 코어 플러그(220)와 비아 절연막(200)의 계면 특성을 향상시킬 수 있다.
배리어 메탈(210)은 비아 절연막(200)의 내벽을 따라 형성되었으므로, 수평 단면이 비아 절연막(200)과 같이 링 형상일 수 있다. 즉, 배리어 메탈(210)은 관통 비아(201)의 일부만을 채우고, 중심이 비어 있는 실린더 구조로 형성될 수 있다.
코어 플러그(220)는 관통 비아(201)를 완전히 채울 수 있다. 코어 플러그(220)는 배리어 메탈(210) 상에 형성될 수 있다. 코어 플러그(220)는 내부가 비어있지 않으므로 막대 형상일 수 있다. 코어 플러그(220)의 수평 단면은 원형일 수 있다.
코어 플러그(220)는 배선의 역할을 하므로 도전체를 포함할 수 있다. 코어 플러그(220)는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
배리어 메탈(210) 및 코어 플러그(220)는 본 발명의 몇몇 실시예들에 따른 반도체 장치에서 물리 기상 증착(PVD; physical vapor deposition) 공정 또는 화학 기상 증착(CVD; chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
코어 플러그(220)는 시드층을 먼저 형성하고 전해 도금(electro plating) 방식으로 형성될 수도 있다.
본 실시예는 TSV 구조체(230)가 기판(100) 내에 형성된 것으로 설명하였지만, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서는 기판(100)이 아닌 층간 절연막과 같은 구조에도 TSV 구조체(230)가 형성될 수도 있다.
본 실시예에 따른 TSV 구조체(230)의 비아 절연막(200)은 화학 기상 증착(CVD)이 아닌 ALD 내지 PE-ALD로 형성되었으므로, 화학 기상 증착으로 형성된 절연막들에 비해서 더 낮은 잔류 응력(residual stress)을 가질 수 있다.
구체적으로, 본 실시예에 따른 TSV 구조체(230)의 비아 절연막(200)의 잔류 응력은 +60MPa 내지 -100MPa일 수 있다. 여기서, 잔류 응력의 부호는 인장 응력(tensile stress)인지 압축 응력(compressive stresss)인지를 의미할 수 있다. 인장 응력은 물질의 수축에 의해서 당기는 방향의 응력이고, 압축 응력은 물질의 팽창에 의한 미는 방향의 응력일 수 있다.
이에 비해서, 화학 기상 증착에 의해서 형성되는 비아 절연막의 경우 +180MPa 정도의 잔류 응력을 가질 수 있다. 즉, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 비아 절연막(200)은 화학 기상 증착에 의해서 형성되는 비아 절연막에 비해서 매우 낮은 잔류 응력을 가질 수 있다.
이러한 잔류 응력은 기판(100)이 실리콘 기판일 때, TSV 구조체(230) 주변의 기판(100)에 대한 라만(Raman) 측정을 통해서 확인할 수 있다. 즉, 라만 분광법(raman spectroscopy)을 이용하여 실리콘의 피크(peak)가 이동(shifting)되는 정도가 인가되는 응력과 비례하므로 이를 이용하여 잔류 응력을 측정할 수 있다. 응력이 없는 상태의 실리콘의 피크 위치를 측정하고, 잔류 응력에 의하여 피크 위치가 이동하는 정도를 비교하여 잔류 응력을 측정할 수 있다.
본 실시예에 따른 TSV 구조체(230)의 비아 절연막(200)은 화학 기상 증착(CVD)이 아닌 ALD 내지 PE-ALD로 형성되었으므로, 화학 기상 증착으로 형성된 절연막들과 서로 다른 결합 구성을 가질 수 있다.
예를 들어, 비아 절연막(200)은 실리콘 산화막을 포함할 수 있다. 이 때, 비아 절연막(200) 내의 O-H 결합과, Si-O 결합의 비율은 (O-H 결합의 수/Si-O 결합의 수)는 13 내지 2.0일 수 있다.
이에 비해서, 화학 기상 증착에 의해서 형성되는 비아 절연막의 내의 O-H 결합과, Si-O 결합의 비율은 15.9 정도일 수 있다. 즉, 비아 절연막의 내의 O-H 결합과, Si-O 결합의 비율은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 비아 절연막(200)이 화학 기상 증착에 의해서 형성되는 비아 절연막에 비해서 더 작을 수 있다.
이러한 비아 절연막의 내의 O-H 결합과, Si-O 결합의 비율은 푸리에 변환 적외선(FT-IR; Fourier transform infrared) 분광학 측정으로 확인할 수 있다. 이는 간섭계를 사용하여 위상 변조한 적외선 영역의 백색광을 사용하는 방법일 수 있다.
본 실시예에 따른 TSV 구조체(230)의 비아 절연막(200)은 화학 기상 증착(CVD)이 아닌 ALD 내지 PE-ALD로 형성되었으므로, 화학 기상 증착으로 형성된 절연막들과 서로 다른 경도(Hardness)를 가질 수 있다. 즉, 본 실시예에 따른 TSV 구조체(230)의 비아 절연막(200)의 경도는 화학 기상 증착으로 형성된 절연막보다 클 수 있다.
예를 들어, 본 실시예에 따른 TSV 구조체(230)의 비아 절연막(200)의 경도는 비커스 경도를 기준으로 5.0 내지 7.2일 수 있다. 이에 비해서, 화학 기상 증착에 의해서 형성되는 비아 절연막의 경도는 4.6 정도일 수 있다. 즉, 본 실시예에 따른 TSV 구조체(230)의 비아 절연막(200)은 화학 기상 증착에 의해서 형성되는 비아 절연막보다 단단할 수 있다.
이러한 경도는 압입 경도 측정(Identation test)으로 확인할 수 있다. 즉, 어떤 일정한 압입체를 일정한 하중으로 재료의 표면을 압입하였을 때 그 재료가 나타내는 국부적인 저항이 경도일 수 있다.
일반적으로, TSV 구조체(230) 주변에 형성되는 킵 아웃 존(110)은 TSV 구조체(230)의 형성 공정에 따른 응력 변화에 따른 영향을 제거하기 위해서 설정될 수 있다. 이러한 응력 변화는 주로 비아 절연막(200), 코어 플러그(220) 및 기판(100) 간의 열팽창 계수(CTE, Coefficient of Thermal Expansion)의 차이 및 비아 절연막의 수축(Shrinkage)에 따라 발생할 수 있다.
즉, 추후에 설명되는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 따르면, 코어 플러그(220)의 전도도를 향상시키기 위해서 어닐링이 수행될 수 있다. 이 경우에, 코어 플러그(220), 비아 절연막(200) 및 기판(100)의 열팽창 계수가 서로 다르므로 서로 다른 비율만큼 팽창되었다가 다시 식으면서 축소될 수 있고, 이러한 과정에서 잔류 응력이 형성될 수 있다.
또한, 일반적인 화학 기상 증착에 의해서 형성된 비아 절연막은 상기 어닐링에 의해서 크게 수축될 수 있다. 이에 따라서, 코어 플러그가 어닐링에 따라서 팽창될 공간이 더욱 크게 확보될 수 있고, 이것이 추후 어닐링 이후의 응력 변화에 더욱 크게 기여할 수 있다.
본 실시예에 따른 반도체 장치는, 이러한 비아 절연막의 수축을 방지하기 위해서 비아 절연막(200)을 ALD 내지 PE-ALD로 형성할 수 있다. 이에 따라서, 본 실시예에 따른 반도체 장치의 비아 절연막(200)은 어닐링에 의해서 수축되는 비율이 일반적인 화학 기상 증착에 의해서 형성된 비아 절연막이 수축되는 정도에 비해서 훨씬 줄어들 수 있다.
이에 따라서, 반도체 장치의 TSV 구조체(230)에 인접한 기판(100)의 응력 변화가 최소화되고, 이에 따른 킵 아웃 존(110)의 크기도 최소화될 수 있다. 따라서, 반도체 장치의 집적도와 신뢰도가 크게 향상될 수 있다.
이하, 도 3을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100)과, FEOL(front-end-of-line) 구조(130)와, BEOL (back-end-of-line) 구조(140)를 포함한다.
TSV 구조체(230)는 기판(100) 및 FEOL 구조(130)를 관통하는 코어 플러그(220)와, 코어 플러그(220)를 포위하는 배리어 메탈(210)을 포함할 수 있다.
기판(100)은 반도체 웨이퍼일 수 있다. 적어도 일 실시예에서, 기판(100)은 Si, Ge, SiC, GaAs, InAs 및 InP 중 적어도 하나를 포함할 수 있다. 또는, 기판(100)은 SOI 구조를 가질 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
일부 실시예들에서, 기판(100)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 기판(100)은 STI(shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
기판(100)의 저면(120B)은 하부 절연막(122)으로 덮여 있을 수 있다. 상기 하부 절연막(122)은 실리콘 산화막, 실리콘 질화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
상기 FEOL 구조(130)는 다양한 종류의 복수의 개별 소자(individual devices)(132)와 층간 절연막(134)을 포함한다. 복수의 개별 소자(132)는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
복수의 개별 소자(132)는 기판(100)의 도전 영역에 전기적으로 연결될 수 있다. 또한, 복수의 개별 소자(132)는 각각 층간 절연막(134)에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
도 3에서, 배리어 메탈(210), 비아 절연막(200), 코어 플러그(220)는 기판(100)으로 덮이는 제1 부분과, 층간 절연막(134)으로 덮이는 제2 부분을 포함할 수 있다.
BEOL 구조(140)는 복수의 금속 배선층(142) 및 복수의 콘택 플러그(144)로 이루어지는 다층 배선 구조(146)를 포함한다. 다층 배선 구조(146)는 TSV 구조체(230)에 연결될 수 있다.
일부 실시예들에서, BEOL 구조(140)는 기판(100)상의 다른 영역에서 복수의 금속 배선층 및 복수의 콘택 플러그를 포함하는 다른 다층 배선 구조들을 더 포함할 수 있다.
BEOL 구조(140)는 FEOL 구조(130)에 포함되는 개별 소자들을 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다. BEOL 구조(140)에 포함된 다층 배선 구조(146) 및 다른 배선 구조들은 금속 층간 절연막(148)에 의해 상호 절연될 수 있다.
일부 실시예들에서, BEOL 구조(140)는 상기 복수의 배선 구조들과 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 시일 링(seal ring)을 더 포함할 수 있다.
기판(100) 및 FEOL 구조(130)를 관통하여 연장되는 TSV 구조체(230)의 상면(30T)은 BEOL 구조(140)에 포함된 다층 배선 구조(146)의 금속 배선층(142)에 연결된다.
금속 층간 절연막(148) 위에는 상부 절연막(150)이 형성되어 있다. 상부 절연막(150)은 실리콘 산화막, 실리콘 질화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
상기 상부 절연막(150)에는 다층 배선 구조(146)에 연결된 본딩 패드(152)를 노출시키는 홀(150H)이 형성되어 있다. 본딩 패드(152)는 홀(150H)을 통해 상부 접속 단자(154)에 연결될 수 있다. TSV 구조체(230)의 저면(30B)은 하부 접속 단자(156)에 연결된다.
상부 접속 단자(154) 및 하부 접속 단자(156)는 도 3에 예시된 형상에 제한되는 것은 아니며, 각각 솔더 볼, 솔더 범프, 재배선 구조, 또는 접속 패드의 형태를 가질 수도 있다. 일부 실시예들에서, 상부 접속 단자(154) 및 하부 접속 단자(156) 중 적어도 하나가 생략될 수도 있다.
BEOL 구조(140), 상부 접속 단자(154) 및 하부 접속 단자(156)의 형성 공정은 각각 TSV 구조체(230)가 형성된 후 수행되는 것으로서, BEOL 구조(140), 상부 접속 단자(154) 및 하부 접속 단자(156) 중 적어도 하나의 형성 공정은 열 공정이 수반될 수 있다.
예들 들면, BEOL 구조(140)에 포함된 다층 배선 구조(146)를 형성하는 동안, 또는 상기 상부 접속 단자(154) 또는 하부 접속 단자(156)를 형성하는 동안, 코어 플러그(220)의 주위를 감싸는 비아 절연막(200)에 열 부담 (thermal budget)이 가해져 열적 스트레스가 인가될 수 있다.
본 실시예들에 따른 반도체 장치는 비아 절연막(200)이 ALD 내지 PE-ALD로 형성되어 상기 열 부담에도 비아 절연막(200)의 부피 변화가 크지 않을수 있다. 이에 따라서, 코어 플러그(220)의 부피 변화의 크기도 줄어들어 TSV 구조체(230)에 인접한 킵 아웃 존(110)의 크기를 최소화할 수 있다.
이하, 도 4를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 TSV 구조체(230)는 FEOL 구조(130) 및 BEOL 구조(140)를 형성한 후에 형성된다. 따라서, TSV 구조체(230)는 기판(100), FEOL 구조(130)의 층간 절연막(134), 및 BEOL 구조(140)의 금속 층간 절연막(148)을 관통하여 형성된다. TSV 구조체(230)의 코어 플러그(220), 비아 절연막(200) 및 배리어 메탈(210)은 기판(100)으로 포위되는 제1 부분과, 층간 절연막(134)으로 포위되는 제2 부분과, 금속 층간 절연막(148)으로 포위되는 제3 부분을 포함한다.
TSV 구조체(230)과 상부 접속 단자(154)를 전기적으로 연결하기 위하여 BEOL 구조(140) 위에서 TSV 구조체(230)과 상부 접속 단자(154)와의 사이에 상부 배선(158)이 연장되어 있다. TSV 구조체(230)는 상부 절연막(150)을 관통하여 상부 배선(158)에 연결되고, 상부 배선(158)을 통하여 상부 접속 단자(154)에 연결될 수 있다.
상부 배선(158), 상부 접속 단자(154) 및 하부 접속 단자(156)의 형성 공정은 각각 TSV 구조체(230)가 형성된 후 수행되는 것으로서, 상부 배선(158), 상부 접속 단자(154) 및 하부 접속 단자(156) 중 적어도 하나의 형성 공정은 열 공정이 수반될 수 있다. 이와 같은 열 공정이 수행되는 동안 코어 플러그(220)의 주위를 감싸는 비아 절연막(200)에 열 부담이 가해져 열적 스트레스가 인가될 수 있다.
본 실시예들에 따른 반도체 장치는 비아 절연막(200)이 ALD 내지 PE-ALD로 형성되어 상기 열 부담에도 비아 절연막(200)의 부피 변화가 크지 않을수 있다. 이에 따라서, 코어 플러그(220)의 부피 변화의 크기도 줄어들어 TSV 구조체(230)에 인접한 킵 아웃 존(110)의 크기를 최소화할 수 있다.
이하, 도 5를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, TSV 구조체(230)는 기판(100)을 관통하도록 연장된다. TSV 구조체(230)가 형성된 후, TSV 구조체(230) 및 기판(100) 위에 FEOL 구조(130) 및 BEOL 구조(140)가 형성된다. TSV 구조체(230)는 FEOL 구조(130)에 포함되는 연결 배선(136, 138)을 통해 BEOL 구조(140)의 다층 배선 구조(146)에 연결될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 공정에서는, 비아 절연막(200)이 ALD 내지 PE-ALD로 형성될 수 있다. 이에 따라서, 비아 절연막(200)은 후속 열처리 즉 어닐링에도 부피 변화가 크지 않을수 있다. 이에 따라서, 코어 플러그(220)의 부피 변화의 크기도 줄어들어 TSV 구조체(230)에 인접한 킵 아웃 존(110)의 크기를 최소화할 수 있다.
이하, 도 6을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 패키지 기판(1210)과, 패키지 기판(1210) 상에 실장된 적어도 하나의 집적회로 소자(100a, 100b)를 포함할 수 있다.
일부 실시예들에서, 패키지 기판(1210)은 그 내부에 배선 구조(212)가 형성되어 있는 인쇄 회로 기판일 수 있다.
도 6에는 2 개의 집적회로 소자(100a, 100b)가 실장된 반도체 장치를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 다양한 수의 집적회로 소자(100a, 100b)가 패키지 기판(1210)상에 수직 또는 수평 방향으로 실장될 수 있다.
도 6에는 편의를 위하여, 집적회로 소자(100a, 100b)의 일부 구성들을 생략하고 간략화하여 도시하였으나, 본 발명의 기술적 사상의 범위 내에서 상기 적어도 하나의 집적회로 소자(100a, 100b)는 도 1 내지 도 5에 예시한 반도체 장치의 구조들 중 적어도 하나의 구조를 가질 수 있다.
패키지 기판(1210)에는 외부와의 전기적 연결을 위하여 내부의 배선 구조(212)에 연결되는 복수의 접속 단자(214)가 형성되어 있다. 일부 실시예들에서, 상기 복수의 접속 단자(214)는 솔더 볼로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
패키지 기판(1210)과 집적회로 소자(100)와의 사이의 전기적 연결, 또는 서로 인접한 2 개의 집적회로 소자(100)간의 전기적 연결은 집적회로 소자(100) 내에 형성된 코어 플러그(220)를 통하여 이루어질 수 있다. 코어 플러그(220)와, 코어 플러그(220)를 포위하는 배리어 메탈(210)과, 배리어 메탈(210)을 포위하는 비아 절연막(200)은 TSV 구조체(230)를 구성한다.
본 발명의 몇몇 실시예들에 따른 반도체 장치는 적어도 하나의 집적회로 소자(100a, 100b)를 몰딩하는 몰딩막(1220)을 포함할 수 있다. 일부 실시예들에서, 상기 몰딩막(1220)은 폴리머로 이루어질 수 있 다. 예를 들면, 상기 몰딩막(1220)은 EMC (epoxy molding compound)로 이루어질 수 있다.
이하, 도 1, 도 2 및 도 7을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100), 제1 TSV 구조체(230), 제2 TSV 구조체(630) 및 킵 아웃 존(110)을 포함할 수 있다.
기판(100)은 제1 영역(R1)과 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)과 제2 영역(R2)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수 있다.
제1 영역(R1)의 제1 TSV 구조체(230)는 도 1 및 도 2에서 설명한 TSV 구조체(230)와 동일할 수 있다. 제1 TSV 구조체(230)는 제1 관통 비아(201), 제1 비아 절연막(200), 제1 배리어 메탈(210) 및 제1 코어 플러그(220)를 포함할 수 잇다.
이 때, 제1 관통 비아(201), 제1 비아 절연막(200), 제1 배리어 메탈(210) 및 제1 코어 플러그(220)는 각각 도 1 및 도 2의 관통 비아(201), 비아 절연막(200), 배리어 메탈(210) 및 코어 플러그(220)와 동일한 구조일 수 있다.
제1 영역(R1)의 제4 방향(X1), 제5 방향(Y1) 및 제6 방향(Z1)은 각각 도 1 및 도 2의 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)과 동일한 방향일 수 있다.
제2 영역(R2)의 제7 방향(X2)은 수평 방향 중 일 방향일 수 있다. 제8 방향(Y2)은 제7 방향(X2)과 교차하는 수평 방향 중 다른 방향일 수 있다. 예를 들어, 제7 방향(X2)은 제8 방향(Y2)과 수직한 방향일 수 있다.
제9 방향(Z2)은 제7 방향(X2) 및 제8 방향(Y2)과 모두 교차하는 방향일 수 있다. 제9 방향(Z2)은 예를 들어, 제7 방향(X2) 및 제8 방향(Y2)과 모두 수직한 방향일 수 있다. 제9 방향(Z2)은 예를 들어, 수직 방향일 수 있다.
제7 방향(X2), 제8 방향(Y2) 및 제9 방향(Z2)이 모두 서로 직교하는 경우 제7 방향(X2), 제8 방향(Y2) 및 제9 방향(Z2)은 서로 오소고날한 방향일 수 있다.
제2 영역(R2)의 제7 방향(X2), 제8 방향(Y2) 및 제9 방향(Z2)은 각각 제1 영역(R1)의 제4 방향(X1), 제5 방향(Y1) 및 제6 방향(Z1)과 동일한 방향일 수도 있고, 아닐 수도 있다.
제2 영역(R2)의 제2 관통 비아(601)는 제1 영역(R1)의 제1 관통 비아(201)와 동일한 스케일로 형성될 수 있다. 즉, 제2 관통 비아(601)의 제7 방향(X2)의 폭은 제1 관통 비아(201)의 제4 방향(X1)의 폭과 동일할 수 있다.
제2 비아 절연막(600)은 제2 관통 비아(601)의 내벽을 따라서 형성될 수 있다. 제2 비아 절연막(600)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 제2 비아 절연막(600)을 형성하기 위하여 화학 기상 증착(CVD) 공정을 이용할 수 있다. 예를 들어, 제2 비아 절연막(600)은 약 1000 ∼ 2000 Å의 두께를 가지도록 형성될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
예를 들면, 제2 비아 절연막(600)은 저압 CVD (sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS (ozone/tetra-ethyl ortho-silicate) 기반의 HARP (high aspect ratio process) 산화막으로 이루어질 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 비아 절연막(200)은 ALD 또는 PE-ALD로 형성되어 제1 두께(T1)를 가질 수 있다. 제2 비아 절연막(600)은 CVD로 형성되어 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 이에 따라서, 제1 관통 비아(201)의 나머지 영역의 부피는 제2 관통 비아(601)의 나머지 영역의 부피보다 클 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제2 배리어 메탈(610)은 제2 관통 비아(601) 내에서 비어있는 제2 비아 절연막(600)의 내벽을 따라서 형성될 수 있다. 제2 배리어 메탈(610)은 도전체를 포함할 수 있다. 배리어 메탈(210)은 예를 들어, W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni 및 NiB 중 적어도 하나를 포함할 수 있다.
제2 코어 플러그(620)는 제2 관통 비아(601)를 완전히 채울 수 있다. 제2 코어 플러그(620)는 제2 배리어 메탈(610) 상에 형성될 수 있다. 제2 코어 플러그(620)는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 코어 플러그(220)는 제5 두께(T5)를 가질 수 있고, 제2 코어 플러그(620)는 제6 두께(T6)를 가질 수 있다. 제5 두께(T5)는 제6 두께(T6)에 비해서 클 수 있다. 이는 제1 관통 비아(201)와 제2 관통 비아(601)의 폭은 동일한데, 제1 두께(T1)와 제2 두께(T2)가 서로 다른 것에 기인할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 영역(R1)의 킵 아웃 존(110)은 제1 TSV 구조체(230)로부터 제3 두께(T3)만큼 형성될 수 있다. 제2 영역(R2)의 킵 아웃 존(110)은 제2 TSV 구조체(630)로부터 제4 두께(T4)만큼 형성될 수 있다. 제4 두께(T4)는 제3 두께(T3)에 비해서 클 수 있다. 킵 아웃 존(110)의 크기는 기판(100) 내의 캐리어의 이동도에 의해서 결정될 수 있다. 따라서, 제1 영역(R1)의 킵 아웃 존(110)이 제2 영역(R2)의 킵 아웃 존(110)보다 작은 것은 기판(100) 내의 캐리어의 이동도가 영향을 받는 영역이 제1 영역(R1)이 제2 영역(R2)에 비해서 좁다는 것을 의미할 수 있다.
이는 제1 비아 절연막(200)과 제2 비아 절연막(600)의 특성 차이에 기인할 수 있다. 구체적으로, 제1 비아 절연막(200)은 제2 비아 절연막(600)에 비해 잔류 응력이 작을 수 있다. 제1 비아 절연막(200)의 잔류 응력은 +60MPa 내지 -100MPa일 수 있다. 이에 반해서, 제2 비아 절연막(600)의 잔류 응력은 +180MPa일 수 있다.
또한, 제1 비아 절연막(200)의 O-H 결합과, Si-O 결합의 비율은 (O-H 결합의 수/Si-O 결합의 수)는 13 내지 2.0일 수 있다. 이에 반해서, 제2 비아 절연막(600)의 O-H 결합과, Si-O 결합의 비율은 15.9 정도일 수 있다.
또한, 제1 비아 절연막(200)의 경도는 5.0 내지 7.2일 수 있다. 이에 비해서, 제2 비아 절연막(600)의 경도는 4.6 정도일 수 있다.
이러한 특성들은 제1 비아 절연막(200)이 ALD 또는 PE-ALD에 의해서 형성되고, 제2 비아 절연막(600)이 CVD에 의해서 형성된 것에 기인할 수 있다.
본 실시예에 따른 반도체 장치는 제1 비아 절연막(200)을 ALD 또는 PE-ALD로 형성하여 제1 영역(R1)에서 TSV 구조체(230)에 인접한 기판(100)의 응력 변화가 최소화되고, 이에 따른 킵 아웃 존(110)의 크기도 최소화될 수 있다. 따라서, 반도체 장치의 집적도와 신뢰도가 크게 향상될 수 있다.
다만, 제2 영역(R2)은 상대적으로 제1 영역(R1)에 비해서 킵 아웃 존(110)의 크기가 덜 중요할 수 있다. 이러한 경우에는 제2 비아 절연막(600)을 CVD로 형성하여 공정의 난이도를 낮추고, 정확성을 높일 수 있다.
이하, 도 8 내지 도 18을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 8 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 8을 참조하면, 기판(100)상에 FEOL 구조(130)를 형성하고, FEOL 구조(130) 위에 제1 연마 정지층(135)을 형성한 후, 제1 연마 정지층(135) 위에 마스크 패턴(137)을 형성한다. 마스크 패턴(137)에는 제1 연마 정지층(135)의 상면을 일부 노출시키는 홀(137H)이 형성될 수 있다.
일부 실시예들에서, 제1 연마 정지층(135)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어질 수 있다. 제1 연마 정지층(135)은 약 200 ∼ 1000 Å의 두께를 가지도록 형성될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 제1 연마 정지층(135)을 형성하기 위하여 CVD 공정을 이용할 수 있다.
마스크 패턴(137)은 포토 레지스트(photo resist)막으로 이루어질 수 있다.
기판(100) 및 FEOL 구조(130)에는 킵 아웃 존(110)이 설정될 수 있다. 킵 아웃 존(110)은 복수의 개별 소자(132)와 같은 반도체 소자가 형성되지 않는 영역일 수 있다.
이어서, 도 9를 참조하면, 마스크 패턴(137)(도 8 참조)을 식각 마스크로 이용하여 제1 연마 정지층(135) 및 층간 절연막(134)을 식각하고, 이어서 기판(100)을 식각하여 비아홀(201)을 형성한다. 비아홀(201)은 기판(100)에 소정 깊이로 형성된 형성된 제1 홀(201a)과, 제1 홀(201a)에 연통되도록 층간 절연막(134)을 관통하여 형성된 제2 홀(201b)을 포함한다.
비아홀(201)을 형성하기 위하여 이방성 식각 공정을 이용할 수 있다. 일부 실시예들에서, 비아홀(201)은 기판(100)에서 약 10 ㎛ 또는 그 이하의 폭(22W)을 가지도록 형성될 수 있다. 일부 실시예들에서, 비아홀(201)은 층간 절연막(134)의 상면으로부터 약 50 ∼ 100 ㎛의 깊이(22D)를 가지도록 형성될 수 있다. 그러나, 비아홀(201)의 폭(22W) 및 깊이(22D)는 상기 예시된 바에 제한되는 것은 아니며, 필요에 따라 다양한 치수로 형성될 수 있다.
비아홀(201)의 제1 홀(201a)을 통해 기판(100)이 노출되고, 비아홀(201)의 제2 홀(201b)을 통해 층간 절연막(134)이 노출된다. 다른 일부 실시예들에서, 비아홀(201)을 형성하기 위하여 레이저 드릴링 (laser drilling) 기술을 이용할 수도 있다.
비아홀(201)이 형성된 후, 마스크 패턴(137)을 제거하여 제1 연마 정지층(135)의 상면을 노출시킨다.
이어서, 도 10을 참조하면, 비아홀(201)의 내부 측벽 및 저면을 덮는 비아 절연막(200)을 형성한다.
비아 절연막(200)은 비아홀(201) 내부에서 노출되는 기판(100)의 표면 및 층간 절연막(134)의 표면과, 제1 연마 정지층(135)의 표면을 덮도록 형성될 수 있다.
비아 절연막(200)은 ALD 또는 PE-ALD로 형성될 수 있다. 비아 절연막(200)은 비아홀(201)의 내벽을 따라 컨포말하게 형성될 수 있다. 비아 절연막(200)의 두께는 제7 두께(Ta)일 수 있다.
이어서, 도 11을 참조하면, 비아홀(201)의 내부 및 외부에서 비아 절연막(200) 위에 배리어 메탈(210)을 형성한다.
배리어 메탈(210)을 형성하기 위하여 PVD 공정 또는 CVD 공정을 이용할 수 있다.
일부 실시예들에서, 배리어 메탈(210)은 1 종의 물질로 이루어지는 단일막 또는 적어도 2 종의 물질을 포함하는 다중막으로 이루어질 수 있다. 일부 실시예들에서, 배리어 메탈(210)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 배리어 메탈(210)은 약 50 ∼ 200 Å 두께의 TaN막과 약 1000 ∼ 3000 Å 두께의 Ta막의 적층 구조를 가질 수 있다.
이어서, 도 12를 참조하면, 비아홀(201)의 내부 및 외부에서 배리어 메탈(210) 상에 시드막(220S)을 형성한다.
시드막(220S)은 추후에 코어 플러그를 형성하기 위한 전해 도금(electro plating)의 시드(seed)로 사용될 수 있다.
시드막(220S)은 Cu, Cu 합금, Co, Ni, Ru, Co/Cu, 또는 Ru/Cu로 이루어질 수 있다. 시드막(220S)을 형성하기 위하여 PVD 공정을 이용할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
이어서, 도 13을 참조하면, 배리어 메탈(210) 위에 비아홀(201)의 남은 공간을 채우는 코어막(220P)을 형성한다.
코어막(220P) 형성 공정은 도 12를 참조하여 설명한 배리어 메탈(210) 형성 공정 과 인시츄(in-situ)로 수행될 수 있다. 그러나, 배리어 메탈(210) 형성시의 압력과 코어막(220P) 형성시의 압력은 서로 다를 수 있다.
코어막(220P)은 비아홀(201)의 내부 및 외부에서 배리어 메탈(210)을 덮도록 형성될 수 있다.
코어막(220P)은 전기 도금 공정에 의해서 형성될 수 있다. 즉, 시드막(220S)으로부터 금속막을 성장시켜, 배리어 메탈(210) 위에 비아홀(201)을 채우는 코어막(220P)을 형성한다.
코어막(220P)의 주 재료는 Cu 또는 W로 이루어질 수 있다. 일부 실시예들에서, 코어막(220P)은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
코어막(220P)은 전기 도금 공정에 의해서 형성될 수 있다. 상기 전기 도금 공정은 각각 약 10 ∼ 65 ℃의 온도하에서 행해질 수 있다. 예를 들면, 상기 전기 도금 공정은 각각 상온에서 행해질 수도 있다.
이어서, 도 14 및 도 15를 참조하면, 어닐링(50)을 수행할 수 있다.
어닐링(50)은 코어막(220P)의 전도도를 향상시키기 위한 열처리 공정일 수 있다. 구체적으로, 코어막(220P)은 전기 도금 공정에 의해서 형성되므로 결정 입자의 크기가 작아서 전도도가 낮을 수 있다.
코어막(220P)은 추후에 코어 플러그(220)로 배선 역할을 수행하므로 이러한 전도도의 향상이 필수적으로 필요하다. 따라서, 어닐링(50)에 의해서 코어막(220P)의 재결정화를 통해서 결정 입자의 크기를 크게할 수 있다. 이를 통해서, 코어막(220P)의 결정의 그레인 바운더리(grain boundary)가 감소하여 코어막(220P)의 전기 전도도가 크게 상승할 수 있다.
이러한 어닐링(50)에 의해서, 비아 절연막(200)은 두께가 수축될 수 있다. 구체적으로, 제7 두께(Ta)가 제8 두께(Tb)로 수축될 수 있다. 이 때, 비아 절연막(200)은 ALD 또는 PE-ALD로 형성된 절연막이므로 CVD로 형성된 절연막에 비해서 상대적으로 수축이 덜 발생할 수 있다.
도 15의 (a)는 어닐링(50) 전의 비아 절연막(200)이고, (b)는 어닐링(50) 후의 비아 절연막(200)일 수 있다. 어닐링(50)에 의해서 어닐링(50) 전의 비아 절연막(200)의 댕글링 본드(dangling bond) 및 다공성(porous) 영역에서 추가 결합이 수행될 수 있다. 이에 따라서, 비아 절연막(200)의 구성이 더욱 치밀해지고, 단단해질 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법의 비아 절연막(200)은 ALD 또는 PE-ALD에 의해서 형성되었으므로, 상대적으로 CVD에 의해서 형성된 비아 절연막에 비해서 더 단단하고 치밀할 수 있다. 또한, 어닐링(50)에 의해서 발생하는 수축 정도도 더 낮을 수 있다.
이어서, 도 16을 참조하면, 제1 연마 정지층(135)을 스토퍼 (stopper)로 이용하여 코어막(220P)을 포함하는 도 14의 결과물을 CMP (chemical mechanical polishing) 공정에 의해 연마하여, 제1 연마 정지층(135)을 노출시킨다.
그 결과, 비아 절연막(200), 배리어 메탈(210) 및 코어막(220P) 중 비아홀(201)의 외부에 있던 부분은 제거되고, 비아홀(201) 내에서 배리어 메탈(210) 위에 코어막(220P)의 일부인 코어 플러그(220)가 남게 된다.
이어서, 도 17을 참조하면, 제1 연마 정지층(135)(도 16 참조)을 제거할 수 있다.
도 14 내지 도 16에서 어닐링(50)을 수행한 후에 CMP를 하는 것으로 설명하였지만, 본 실시예가 이에 제한되는 것은 아니다. 먼저 CMP를 수행하고, 어닐링(50)을 수행하는 것도 가능하다.
즉, 비아홀(201) 내에 코어 플러그(220)가 형성된 결과물을 어닐링한다. 그 결과, 코어 플러그(220)를 구성하는 금속 입자들이 상기 열처리로 인하여 성장하여 코어 플러그(220)의 노출 표면에서의 러프니스 (roughness)가 열화될 수 있다. 상기 열처리에 의해 성장된 금속 입자들중 비아홀(201)의 외부로 돌출된 부분들을 다시 CMP 공정에 의해 제거될 수 있다.
이 때, 제1 연마 정지층(135)(도 16 참조)도 같이 제거되어 상기 FEOL 구조(130)의 층간 절연막(134)의 상면이 외부로 노출될 수 있다. 일부 실시예들에서, 상기 열처리는 약 300 ∼ 500 ℃의 온도하에서 행해질 수 있다.
비아홀(201) 내에는 코어 플러그(220)와 코어 플러그(220)를 포위하는 배리어 메탈(210), 비아 절연막(200)으로 이루어지는 TSV 구조체(230)가 남게 된다.
이어서, 도 18을 참조하면, 기판(100)의 하부를 제거하여 관통 비아(201)를 형성한다.
기판(100)의 하부는 비아홀(201)의 바닥면을 이루고 있는 부분일 수 있다. 비아홀(201)은 기판(100)의 하부가 제거되면서 기판(100)을 관통하는 관통 비아(201)가 될 수 있다.
동시에 비아홀(201)의 하부에 위치하였던 비아 절연막(200), 배리어 메탈(210) 및 코어 플러그(220)의 하부도 제거될 수 있다. 이에 따라서, 비아 절연막(200), 배리어 메탈(210) 및 코어 플러그(220)의 저면이 외부로 노출될 수 있다.
본 실시예들에 따른 반도체 장치 제조 방법은 비아 절연막(200)을 ALD 또는 PE-ALD로 형성하여 어닐링(50)에 의한 비아 절연막(200)의 수축을 최소화할 수 있다. 이에 따라서, 킵 아웃 존(110)의 설정을 최소화할 수 있다. 이를 통해서, 반도체 장치의 집적도 및 신뢰도를 향상시킬 수 있다.
이하, 도 8 내지 10 및 도 19 내지 도 23을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 19 내지 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 8 내지 도 10의 단계는 상술한 설명과 동일하다. 따라서, 편의상 도 10의 이후의 단계부터 설명한다.
도 19를 참조하면, 비아 절연막(200)에 프리 어닐링(pre-annealing)(51)을 수행한다.
프리 어닐링(51)은 제7 두께(Ta)의 비아 절연막(200)을 제9 두께(Tc)로 수축시킬 수 있다. 프리 어닐링(51)을 통해서, 비아홀(201) 내의 공간은 이전에 비해서 더 넓어질 수 있다.
이어서, 도 20을 참조하면, 비아홀(201)의 내부 및 외부에서 비아 절연막(200) 위에 배리어 메탈(210)을 형성한다.
배리어 메탈(210)을 형성하기 위하여 PVD 공정 또는 CVD 공정을 이용할 수 있다. 일부 실시예들에서, 배리어 메탈(210)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
이어서, 도 21을 참조하면, 비아홀(201)의 내부 및 외부에서 배리어 메탈(210) 상에 시드막(220S)을 형성한다. 시드막(220S)은 Cu, Cu 합금, Co, Ni, Ru, Co/Cu, 또는 Ru/Cu로 이루어질 수 있다. 시드막(220S)을 형성하기 위하여 PVD 공정을 이용할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
이어서, 도 22를 참조하면, 배리어 메탈(210) 위에 비아홀(201)의 남은 공간을 채우는 코어막(220P)을 형성한다. 코어막(220P)의 주 재료는 Cu 또는 W로 이루어질 수 있다. 일부 실시예들에서, 코어막(220P)은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 코어막(220P)은 전기 도금 공정에 의해서 형성될 수 있다.
이어서, 도 23을 참조하면, 어닐링(50)을 수행할 수 있다.
어닐링(50)은 코어막(220P)의 전도도를 향상시키기 위한 열처리 공정일 수 있다. 구체적으로, 코어막(220P)은 전기 도금 공정에 의해서 형성되므로 결정 입자의 크기가 작아서 전도도가 낮을 수 있다.
이러한 어닐링(50)에 의해서, 비아 절연막(200)은 두께가 제9 두께(Tc)에서 제10 두께(Td)로 수축될 수 있다. 그러나, 비아 절연막(200)은 프리 어닐링(51)에 의해서 이미 수축이 된 상태이므로 어닐링(50)에 의한 수축은 크지 않을 수 있다.
이에 따라서, 코어막(220P)이 팽창되는 정도가 프리 어닐링(51)이 없을 때보다 크지 않을 수 있다. 왜냐하면, 프리 어닐링(51)이 없는 경우에는 비아 절연막(200)이 제7 두께(Ta)로 수축되지 않은 상태에서 코어막(220P)이 형성되고, 이후 어닐링(50)에 의해서 비아 절연막(200)이 크게 수축되어 그 공간만큼 코어막(220P)이 팽창될 수 있다. 그러나, 프리 어닐링(51)을 통한 경우에는 이미 비아 절연막(200)이 제9 두께(Tc)로 수축된 바 그 상태에서 코어막(220P)이 프리 어닐링(51)이 없을 때보다 더 많이 형성될 수 있다.
따라서, 이후 어닐링(50)에 의해서 팽창되는 비율이 더 낮을 수 있고, 어닐링(50) 이후에 온도가 내려갔을 때, 다시 수축하는 정도도 더 낮을 수 있다. TSV 구조체(230)에 의해서 형성되는 응력은 상기 수축하는 정도에 비례하므로, 본 실시예에 따른 반도체 제조 방법은 더 낮은 응력이 인가되어 킵 아웃 존(110)이 최소화될 수 있다.
이어서, 도 16 내지 도 18과 유사하게 CMP 공정과 관통 비아(201)를 형성하는 공정이 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 킵 아웃 존
230: TSV 구조체

Claims (25)

  1. 기판;
    상기 기판을 관통하는 관통 비아;
    상기 관통 비아의 내벽을 따라 형성되는 비아 절연막; 및
    상기 비아 절연막 상에서 상기 관통 비아를 완전히 채우는 코어 플러그를 포함하되,
    상기 비아 절연막의 잔류 응력(residual stress)은 60MPa 내지 -100MPa인 반도체 장치.
  2. 제1 항에 있어서,
    상기 비아 절연막은 실리콘 산화막 및 실리콘 산질화막 중 적어도 하나를 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 비아 절연막 내의 O-H결합과 Si-O결합의 비율은 2 내지 13인 반도체 장치.
  4. 제1 항에 있어서,
    상기 기판은 Si을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 비아 절연막의 경도(Hardness)는 5.0 내지 7.2인 반도체 장치.
  6. 제1 항에 있어서,
    상기 잔류 응력은 상기 기판에 대한 라만 분광법으로 측정되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 비아 절연막 및 상기 코어 플러그 사이에 형성되는 배리어 메탈을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 배리어 메탈은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni 및 NiB 중 적어도 하나를 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 비아 절연막은 상기 관통 비아의 내벽을 따라 컨포말하게(conformally) 형성되는 반도체 장치.
  10. 패키지 기판;
    상기 패키지 기판 상에 적층되는 제1 반도체 기판; 및
    상기 제1 반도체 기판을 관통하여 상기 패키지 기판과 전기적으로 연결되는 제1 TSV 구조체로서, 상기 제1 TSV 구조체는 상기 제1 반도체 기판을 관통하는 제1 관통 비아와, 상기 제1 관통 비아의 내벽을 따라 형성되는 제1 비아 절연막과, 상기 제1 비아 절연막 상에서 상기 제1 관통 비아를 완전히 채우는 제1 코어 플러그를 포함하는 제1 TSV 구조체를 포함하되,
    상기 제1 비아 절연막 내의 O-H결합과 Si-O결합의 비율은 2 내지 13인 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 반도체 기판 상에 적층되는 제2 반도체 기판과,
    상기 제2 반도체 기판을 관통하여 상기 제1 반도체 기판 또는 상기 패키지 기판과 전기적으로 연결되는 제2 TSV 구조체를 더 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제2 TSV 구조체는 상기 제2 반도체 기판을 관통하는 제2 관통 비아와, 상기 제2 관통 비아의 내벽을 따라 형성되는 제2 비아 절연막과, 상기 제2 비아 절연막 상에서 상기 제2 관통 비아를 완전히 채우는 제2 코어 플러그를 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제2 비아 절연막 내의 O-H결합과 Si-O결합의 비율은 상기 제1 비아 절연막 내의 O-H결합과 Si-O결합의 비율과 동일한 반도체 장치.
  14. 제10 항에 있어서,
    상기 비아 절연막의 잔류 응력은 60MPa 내지 -100MPa인 반도체 장치.
  15. 제10 항에 있어서,
    상기 비아 절연막의 경도는 5.0 내지 7.2인 반도체 장치.
  16. 제1 및 제2 영역을 포함하는 기판;
    상기 제1 및 제2 영역에서 상기 기판을 각각 관통하는 제1 및 제2 관통 비아;
    상기 제1 관통 비아의 내벽을 따라 형성되는 제1 비아 절연막;
    상기 제2 관통 비아의 내벽을 따라 형성되는 제2 비아 절연막;
    상기 제1 비아 절연막 상에서 상기 제1 관통 비아를 완전히 채우는 제1 코어 플러그; 및
    상기 제2 비아 절연막 상에서 상기 제2 관통 비아를 완전히 채우는 제2 코어 플러그를 포함하되,
    상기 제1 비아 절연막의 잔류 응력은 상기 제2 비아 절연막의 잔류 응력에 비해서 작은 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 비아 절연막의 O-H결합과 Si-O결합의 비율은 상기 제2 비아 절연막의 O-H결합과 Si-O결합의 비율보다 작은 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 비아 절연막의 경도는 상기 제2 비아 절연막의 경도에 비해서 큰 반도체 장치.
  19. 제16 항에 있어서,
    상기 기판 내에 상기 제1 관통 비아 주변에 형성되는 제1 킵 아웃 존(keep-out-zone)과,
    상기 기판 내에 상기 제2 관통 비아 주변에 형성되는 제2 킵 아웃 존을 더 포함하고,
    상기 제1 및 제2 킵 아웃 존은 반도체 패턴이 형성되지 않는 영역인 반도체 장치.
  20. 제19 항에 있어서,
    상기 제1 킵 아웃 존의 면적은 상기 제2 킵 아웃 존의 면적보다 작은 반도체 장치.
  21. 기판 내에 비아홀을 형성하고,
    상기 비아홀의 바닥면 및 측면을 덮는 비아 절연막을 원자층 증착 방식(atomic layer deposition, ALD)으로 형성하고,
    상기 비아 절연막 상에 상기 비아홀을 완전히 채우는 코어 플러그를 형성하고,
    어닐링(annealing)을 수행하여 상기 코어 플러그의 전도도를 향상시키고,
    평탄화를 통해 상기 비아 절연막 및 상기 코어 플러그의 상면을 노출시키고,
    상기 기판의 하부를 제거하여 상기 비아홀을 상기 기판을 관통하는 관통 비아로 변형시키는 것을 포함하는 반도체 장치 제조 방법.
  22. 제21 항에 있어서,
    상기 비아 절연막은 PE-ALD(Plasma Enhanced ALD) 방식으로 형성되는 반도체 장치 제조 방법.
  23. 제21 항에 있어서,
    상기 코어 플러그를 형성하기 전에, 프리 어닐링(pre-annealing)을 수행하는 것을 더 포함하는 반도체 장치 제조 방법.
  24. 제23 항에 있어서,
    상기 비아 절연막의 두께는 상기 프리 어닐링을 수행하기 전에 비해서 상기 프리 어닐링을 수행한 후에 더 작아지는 반도체 장치 제조 방법.
  25. 제21 항에 있어서,
    상기 코어 플러그를 형성하기 전에, 상기 비아 절연막의 표면을 따라 배리어 메탈을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
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