KR20190142407A - 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭 - Google Patents

첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭 Download PDF

Info

Publication number
KR20190142407A
KR20190142407A KR1020197035798A KR20197035798A KR20190142407A KR 20190142407 A KR20190142407 A KR 20190142407A KR 1020197035798 A KR1020197035798 A KR 1020197035798A KR 20197035798 A KR20197035798 A KR 20197035798A KR 20190142407 A KR20190142407 A KR 20190142407A
Authority
KR
South Korea
Prior art keywords
substrate
gas
exposing
layer
metal containing
Prior art date
Application number
KR1020197035798A
Other languages
English (en)
Other versions
KR102553117B1 (ko
Inventor
칸다바라 엔. 타필리
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Priority to KR1020237002883A priority Critical patent/KR20230019219A/ko
Publication of KR20190142407A publication Critical patent/KR20190142407A/ko
Application granted granted Critical
Publication of KR102553117B1 publication Critical patent/KR102553117B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/12—Gaseous compositions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70008—Production of exposure light, i.e. light sources
    • G03F7/70033—Production of exposure light, i.e. light sources by plasma extreme ultraviolet [EUV] sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/471—Inorganic layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • ing And Chemical Polishing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명의 실시형태는 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭을 위한 방법을 제공한다. 일 실시형태에 따라, 방법은, 금속 함유층을 그 위에 갖는 기판을 공정 챔버에 제공하는 단계; 및 플라즈마 없이 금속 함유층을 에칭하기 위해 기판을 가스 펄스 시퀀스에 노출시키는 단계를 포함하며, 가스 펄스 시퀀스는, 할로겐 함유 가스를 포함하는 제1 반응물 가스에 기판을 노출시키는 단계, 및 알루미늄 알킬을 포함하는 제2 반응물 가스에 기판을 노출시키는 단계를 임의의 순서로 포함한다. 다른 실시형태에 따라, 기판은 노출된 제1 재료층 및 노출된 제2 재료층을 가지며, 가스 펄스 시퀀스에 노출시키는 단계는 노출된 제1 재료층 상에 추가적인 재료층을 선택적으로 증착시키지만, 노출된 제2 재료층 상에는 증착시키지 않는다.

Description

첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭
관련 출원에 대한 상호 참조
본 출원은 2017년 5월 15일자로 출원된 미국 가특허출원 일련번호 제62/506,299호에 관한 것으로서 이에 대한 우선권을 주장하며, 그 전체 내용은 본원에 참조로 포함된다. 또한, 본 출원은 2017년 7월 1일자로 출원된 미국 가특허출원 일련번호 제62/528,061호에 관한 것으로서 이에 대한 우선권을 주장하며, 그 전체 내용은 본원에 참조로 포함된다.
본 발명은 반도체 처리 및 반도체 소자에 관한 것으로서, 보다 구체적으로는 첨단 패턴화 적용을 위한 원위치(in-situ)의 선택적 증착 및 에칭에 관한 것이다.
더 소형의 트랜지스터가 제조됨에 따라, 패턴화된 특징부(feature)의 분해능 또는 임계 치수(CD)를 생성하는 것이 점점 더 어려워지고 있다. 10 nm 이하 기술 노드는 엄격한 두께, 균일도를 요구하며 설계 사양에 대해 원자 레벨의 마진이나 변동이 거의 없어야 한다. 자기 정렬 패턴화는 EUV 도입 이후에도 비용 효율적인 비례 축소(scaling)가 계속될 수 있도록 오버레이 중심의 패턴화를 대체할 필요가 있다. 박막의 선택적 에칭 및 증착은 고도로 비례 축소된 기술 노드를 패턴화하는 데 있어서 핵심 단계이다.
본 발명의 실시형태는 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭을 위한 방법을 제공한다. 일 실시형태에 따라, 방법은, 금속 함유층을 그 위에 갖는 기판을 공정 챔버에 제공하는 단계; 및 플라즈마 없이 금속 함유층을 에칭하기 위해 기판을 가스 펄스 시퀀스에 노출시키는 단계를 포함하며, 가스 펄스 시퀀스는, 할로겐 함유 가스를 포함하는 제1 반응물 가스에 기판을 노출시키는 단계, 및 알루미늄 알킬을 포함하는 제2 반응물 가스에 기판을 노출시키는 단계를 임의의 순서로 포함한다.
다른 실시형태에 따라, 방법은, 노출된 제1 재료층 및 노출된 제2 재료층을 갖는 기판을 공정 챔버에 제공하는 단계; 및 노출된 제1 재료층 상에 추가적인 재료층을 선택적으로 증착하지만 노출된 제2 재료층 상에는 증착하지 않도록 가스 펄스 시퀀스에 기판을 노출시키는 단계를 포함하며, 가스 펄스 시퀀스는, 할로겐 함유 가스를 포함하는 제1 반응물 가스에 기판을 노출시키는 단계, 및 알루미늄 알킬을 포함하는 제2 반응물 가스에 기판을 노출시키는 단계를 임의의 순서로 포함한다. 일 실시형태에 따라, 가스 펄스 시퀀스에 기판을 노출시키는 단계는 제2 재료층을 에칭시킨다.
본 명세서에 포함되어 본 명세서의 일부를 구성하는 첨부된 도면은 본 발명의 실시형태를 도시하며, 위에 주어진 본 발명의 일반적인 설명 및 아래에 주어지는 상세한 설명과 함께, 본 발명을 설명하는 역할을 한다.
도 1은 본 발명의 일 실시형태에 따라 기판을 처리하기 위한 가스 펄스 시퀀스를 개략적으로 도시한다;
도 2는 본 발명의 실시형태에 따라 기판을 처리하기 위한 실험 결과를 도시한다;
도 3a 및 도 3b는 본 발명의 일 실시형태에 따른 선택적 증착 및 에칭을 개략적으로 도시한다; 그리고
도 4a 및 도 4b는 본 발명의 일 실시형태에 따라 다색(multicolor) 패턴화를 위한 선택적 증착 및 에칭을 위한 예시적인 방법을 개략적으로 도시한다.
본 발명의 실시형태는 기판 상의 막을 가스 펄스 시퀀스에 노출시키는 단계를 포함하는 방법을 설명한다. 일 실시형태에 따라, 방법은 금속 함유층을 열적으로 에칭하기 위해 사용될 수 있다. 다른 실시형태에 따라, 방법은 금속 함유층을 선택적으로 에칭하면서 다른 금속 함유층 상에 재료를 동시에 증착하기 위해 사용될 수 있다. 방법은 반도체 제조에 통합될 수 있다. 일 실시예에서, 열적 에칭 공정은 게이트 적층물 형성 및 패턴화에 통합될 수 있다. 다른 실시예에서, 열적 에칭 공정은 소자 일함수를 조정하기 위한 정확한 막 두께 제어를 위해 사용될 수 있다.
본 발명의 일부 실시형태는 금속 함유층을 에칭하기 위한 등방성 열적 원자층 에칭(ALE) 공정을 설명한다. 금속 함유 재료의 실시예는, 하프늄 산화물(예를 들어, HfO2), 하프늄 질화물(예를 들어, HfN)과 같은 Hf 함유 화합물; 지르코늄 산화물(예를 들어, ZrO2) 및 지르코늄 질화물(예를 들어, ZrN)과 같은 Zr 함유 화합물; 및 티타늄 산화물(예를 들어, TiO2) 및 티타늄 질화물(예를 들어, TiN)과 같은 Ti 함유 화합물을 포함한다. 일부 금속 산화물(예를 들어, TiO2, HfO2, 및 ZrO2)은 첨단 반도체 소자를 위한 유망한 하이-k(high-k) 유전체 재료로 확인되었다. 일 실시예에서, HfO2는 현재 게이트 유전체 재료로서 반도체 소자에 사용된다.
일 실시형태에 따라, 방법은, 금속 함유층을 그 위에 갖는 기판을 공정 챔버에 제공하는 단계; 및 플라즈마 없이 금속 함유층을 에칭하기 위해 기판을 가스 펄스 시퀀스에 노출시키는 단계를 포함하며, 가스 펄스 시퀀스는, 할로겐 함유 가스를 포함하는 제1 반응물 가스에 기판을 노출시키는 단계, 및 알루미늄 알킬을 포함하는 제2 반응물 가스에 기판을 노출시키는 단계를 임의의 순서로 포함한다. 가스 펄스 시퀀스는 금속 함유층을 추가로 에칭하기 위해 적어도 한 번 반복될 수 있다. 일 실시형태에 따라, 방법은 제1 반응물 가스 및 제2 반응물 가스에 기판을 노출시키는 단계들 사이에 불활성 가스로 공정 챔버를 퍼지하는 단계를 더 포함한다.
일 실시형태에 따라, 할로겐 함유 가스는 TiF4, TiCl4, TiBr4, 및 TiI4로 이루어진 그룹에서 선택된 티타늄 할로겐화물을 포함한다. 다른 실시형태에 따라, 할로겐 함유 가스는 SiCl4, BCl3, 및 CCl4로 이루어진 그룹에서 선택될 수 있다. 일 실시형태에 따라, 알루미늄 알킬은 트리메틸알루미늄(AlMe3), 트리에틸알루미늄(AlEt3), 트리프로필알루미늄(AlPr3), 및 트리부틸알루미늄(AlBu3)으로 이루어진 그룹에서 선택될 수 있다. 다른 실시형태는 예를 들어 AlMe2Et 또는 AlMeEt2와 같이, 혼합 리간드를 갖는 알루미늄 알킬의 사용을 포함한다. 일부 실시형태에 따라, 기판 온도는 약 200℃ 내지 500℃ 미만, 또는 약 300℃ 내지 약 400℃일 수 있다. 할로겐 함유 가스 및 알루미늄 알킬로의 노출은 모두 할로겐 함유 가스 및 알루미늄 알킬로 기판 표면을 포화시키는 포화 노출일 수 있다.
도 1은 본 발명의 일 실시형태에 따라 기판을 처리하기 위한 가스 펄스 시퀀스를 개략적으로 도시한다. 가스 펄스 시퀀스는 플라즈마 여기 없이 순차적 반응물 가스 펄스들의 사이클들을 포함한다. 각각의 사이클은 할로겐 함유 가스를 포함하는 제1 반응물 가스 펄스(101), 퍼지 가스 펄스(102)(예를 들어, Ar), 알루미늄 알킬을 포함하는 제2 반응물 가스 펄스(103), 및 퍼지 가스 펄스(104)(예를 들어, Ar)를 포함한다. 제1 반응물 가스 펄스(101) 및 제2 반응물 가스 펄스(103)는 불활성 가스를 더 포함할 수 있다. 다른 실시형태에 따라, 퍼지 가스 펄스(102 및 104) 중 하나 이상은 생략될 수 있다.
기판 처리 실시예
기판 상의 TiN 막이 본 발명의 일 실시형태에 따라 처리되었다. TiN 막은 TiCl4, Ar, AlMe3, 및 Ar의 순차적 노출의 복수의 사이클을 사용하여 처리되었다. TiCl4 펄스 길이는 5초였고, AlMe3 펄스 길이는 6초였다. TiCl4 펄스 및 AlMe3 펄스는 모두 포화 노출이었으며, 기판 온도는 350℃였다. TiN 막의 두께는 0, 50, 150, 및 250 사이클 후에 X선 광전자 분광법(XPS)에 의해 측정되었다. TiN 막의 에칭 속도는 약 0.1 Å/사이클이었다.
기판 상의 HfO2 막이 본 발명의 일 실시형태에 따라 처리되었다. HfO2 막은 TiCl4, Ar, AlMe3, 및 Ar의 순차적 노출의 사이클을 사용하여 처리되었다. TiCl4 펄스 길이는 5초였고, AlMe3 펄스 길이는 6초였다. TiCl4 펄스 및 AlMe3 펄스는 모두 포화 노출이었으며, 기판 온도는 350℃였다. HfO2 막의 두께는 0, 20, 50, 및 100 사이클 후에 XPS에 의해 측정되었다. HfO2 막의 에칭 속도는 약 0.37 Å/사이클이었다.
기판 상의 ZrO2 막이 본 발명의 일 실시형태에 따라 처리되었다. ZrO2 막은 TiCl4, Ar, AlMe3, 및 Ar의 순차적 노출의 사이클을 사용하여 처리되었다. TiCl4 펄스 길이는 5초였고, AlMe3 펄스 길이는 6초였다. TiCl4 펄스 및 AlMe3 펄스는 모두 포화 노출이었으며, 기판 온도는 350℃였다. ZrO2 막의 두께는 0, 20, 50, 및 100 사이클 후에 XPS에 의해 측정되었다. ZrO2 막의 에칭 속도는 약 0.5 Å/사이클이었다.
도 2는 본 발명의 실시형태에 따라 기판을 처리한 실험 결과를 도시한다. 전술한 TiN, HfO2, 및 ZrO2 막을 에칭한 결과 및 기판 상의 Al2O3 막을 처리한 실험 결과도 도시된다. Al2O3 막은 도 1에 도시된 TiCl4, Ar, AlMe3, 및 Ar의 순차적 노출의 사이클을 사용하여 처리되었다. TiCl4 펄스 길이는 5초였고, AlMe3 펄스 길이는 6초였다. 기판 온도는 350℃였다. 도 2의 실험 결과는 HfO2 막, ZrO2 막, 및 TiN이 가스 노출에 의해 에칭되는 반면에, Al2O3 막은 에칭되지 않았음을 나타내며, 원소 분석은 Al2O3 막 상에 TiAlOx 재료가 증착되었음을 나타낸다.
일 실시형태에 따라, 열적 에칭 공정은 하드 마스크 증착 및 수직 유전체 성장을 위한 영역 선택적 증착에서 선택도를 유지시키기 위해 사용될 수 있다. 일 실시형태에 따라, 출발 기판은 유전체 재료에 상감된 금속 함유 재료를 포함할 수 있다. 금속 함유 재료의 실시예는 텅스텐(W), 루테늄(Ru), 코발트(Co), 및 구리(Cu)와 같은 금속을 포함한다. 유전체 재료의 실시예는 SiO2, SiON, SiN, SiCN, 및 스핀-온 산화물을 포함할 수 있다. 출발 기판은 H2 노출, 어닐링, 및 이들의 조합을 사용하여 전처리될 수 있다. 그 후에, 일 실시예에서, 출발 기판은 유전체 재료 상의 향상된 후속 선택적 증착을 촉진시키기 위해, 금속 함유 재료 상에 유기 화합물의 자기 조립 단분자층(self-assembled monolayer)을 형성하는 반응물 가스에 노출될 수 있다. 그 후에, 금속 함유층이 유전체 재료 상에 적어도 실질적으로 선택적으로 증착될 수 있다. 일 실시예에서, 금속 함유층은 원자층 증착(ALD)에 의해 증착될 수 있다. 소량의 추가적인 금속 함유층이 금속 함유 재료 상의 핵생성 위치에 증착될 수 있다. 추가적인 금속 함유층의 양은 금속 함유층의 양보다 더 적지만, 영역 선택적 증착에서 선택도를 유지시키기 위해 추가적인 금속 함유 재료가 제거될 필요가 있을 수 있다. 따라서, 금속 함유 재료 상의 추가적인 금속 함유층은 할로겐 함유 가스를 포함하는 제1 반응물 가스, 및 알루미늄 알킬을 포함하는 제2 반응물 가스를 사용하여, 전술한 열적 에칭 공정에 의해 제거될 수 있다. 그 후에, 금속 함유층의 증착 및 열적 에칭이 적어도 한 번 반복될 수 있다.
일 실시형태에 따라, 열적 에칭 공정은 일함수 조정을 위해 사용될 수 있다. 반도체 소자에서, 임계 전압(Vt)을 설정함으로써 일함수를 조정하는 것은 트랜지스터 동작을 위해 중요하다. 일함수를 제어하기 위한 한 가지 방법은 게이트 적층물 두께를 통해 제어하는 것이다. 그러나, 비례 축소된 노드에서, 소자의 가용 공간은 중요한 문제이며, 이는 다수의 게이트 금속을 갖는 적층물을 필요로 할 수 있다. 일 실시예에서, 부분적으로 제조된 소자는 하이-k 층 또는 보다 하이-k 산화물(SiO2보다 더 높은 k) 상에 초기 금속 함유층(예를 들어, TiN)을 갖는 2개의 게이트 구조물을 포함한다. 방법은 패턴화된 마스킹 층을 형성한 후에 전술한 열적 에칭 공정을 수행함으로써, 하나의 게이트 구조물로부터 초기 금속 함유층을 제거하거나 얇게 하는 단계를 포함한다. 그 후에, 마스킹 층이 제거될 수 있고, 추가적인 금속 함유층이 기판 상에 증착됨으로써, 추가적인 금속 함유층을 갖는 제1 게이트 구조물, 및 초기 금속 함유층과 추가적인 금속 함유층을 갖는 제2 게이트 구조물을 형성할 수 있다. 초기 금속 함유층 및 추가적인 금속 함유층은 2개의 게이트 구조물이 상이한 일함수를 갖도록 선택될 수 있다. 일 실시예에서, 초기 및 추가적인 금속 함유층들의 증착 및 열적 에칭 공정은 동일하거나 유사한 기판 온도를 사용하여 동일한 공정 챔버에서 수행될 수 있다.
본 발명의 일부 실시형태는 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭을 위한 방법을 제공한다. 도 3a 및 도 3b는 본 발명의 일 실시형태에 따른 선택적 증착 및 에칭을 개략적으로 도시한다. 일 실시예에서, 도 3a의 패턴화된 기판(3)은 제2 재료층(301)(예를 들어, TiN)으로 충전되는 함입형(recessed) 특징부를 막(300)(예를 들어, 유전체)에 포함하고, 막(300) 상에 선택적으로 형성되지만 제2 재료층(301) 상에는 형성되지 않는 제1 재료층(304)(예를 들어, Al2O3)을 포함한다. 도 3b는 할로겐 함유 가스를 포함하는 제1 반응물 가스, 및 알루미늄 알킬을 포함하는 제2 반응물 가스의 교번 노출을 포함하는 가스 펄스 시퀀스에 패턴화된 기판(3)을 노출시킨 후의 결과적인 구조물을 도시한다. 가스 펄스 노출은 노출된 제1 재료층(304) 상에 TiAlOx 층을 선택적으로 증착시키지만, 노출된 제2 재료층(301)은 에칭되어 제2 재료층(301)을 함입시킨다. 일 실시예에서, 노출된 제1 재료층(304)은 Al 금속, Al2O3, AlN, 또는 이들의 조합물을 포함한다. 일 실시예에서, 노출된 제2 재료층(301)은 TiO2, TiN, HfO2, HfN, ZrO2, ZrN, 또는 이들의 조합물을 포함한다.
일 실시형태에 따라, 다색 패턴화를 위한 선택적 증착 및 에칭을 위한 방법이 제공된다. 다색 패턴화는 상이한 재료들의 선택적 에칭 후에, 결과적인 패턴을 사용하여 하나 이상의 하부층을 에칭하는 것을 지칭한다. 선택적 에칭 및 증착은 할로겐 함유 가스를 포함하는 제1 반응물 가스 및 알루미늄 알킬을 포함하는 제2 반응물 가스의 교번 노출을 포함하는 가스 펄스 시퀀스를 사용하여 수행될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시형태에 따라 다색 패턴화를 위한 선택적 증착 및 에칭을 위한 예시적인 방법을 개략적으로 도시한다. 도 4a에서, 평탄화된 패턴화된 기판(4)은 좌측에서 우측으로, 교번하는 재료들(402, 401, 402, 403, 402, 405, 402)을 포함한다. 교번하는 재료들은 ABACADA, 또는 다색으로도 지칭될 수 있다. 일 실시예에서, 재료(402)는 Al2O3를 포함하고, 재료(401)는 HfO2 또는 ZrO2를 포함하며, 재료(403)는 TiN을 포함하고, 재료(405)는 TiO2를 포함한다. 일 실시형태에 따라, 재료(401)(예를 들어, HfO2)를 선택적으로 제거하고, 재료(403)(예를 들어, TiN) 및 재료(405)(예를 들어, TiO2)를 부분적으로 에칭하며, 재료(402)(예를 들어, Al2O3) 상에 막(406)(예를 들어, TiAlOx)을 선택적으로 증착하기 위해, 할로겐 함유 가스를 포함하는 제1 반응물 가스, 및 알루미늄 알킬을 포함하는 제2 반응물 가스의 교번 노출을 포함하는 가스 펄스 시퀀스에 기판(4)이 노출될 수 있다. 이러한 선택적 증착/에칭 공정은 함입형 특징부(407, 409 및 411)를 형성하고, 복잡한 리소그래피 패턴화 단계들을 대체할 수 있다. 결과적인 기판(4)은 재료(401)(예를 들어, HfO2)가 선택적으로 제거된 새로운 패턴에 따라 하부층(즉, 해당 베이스층(400))을 에칭함으로써 추가로 처리될 수 있다.
첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 열적 에칭을 위한 복수의 실시형태가 설명되었다. 본 발명의 실시형태의 전술한 설명은 예시 및 설명의 목적을 위해 제시되었다. 개시된 정확한 형태로 본 발명을 한정하거나 총망라하려고 의도되지 않는다. 본 설명 및 이하의 청구범위는, 설명을 위한 목적으로만 사용되며 한정적인 것으로 해석되어서는 안되는 용어를 포함한다. 관련 기술 분야의 당업자라면 위의 교시를 고려하여 다수의 변형 및 변경이 가능하다는 것을 이해할 수 있다. 당업자는 도면에 도시된 다양한 구성 요소를 위한 다양한 동등한 조합 및 대체를 인식할 것이다. 따라서, 본 발명의 범위는 이러한 상세한 설명에 의해서가 아니라, 오히려 본원에 첨부된 청구범위에 의해 한정되는 것으로 의도된다.

Claims (20)

  1. 기판을 처리하는 방법으로서,
    금속 함유층을 그 위에 갖는 기판을 공정 챔버에 제공하는 단계; 및
    플라즈마 없이 상기 금속 함유층을 에칭하기 위해 상기 기판을 가스 펄스 시퀀스에 노출시키는 단계를 포함하며,
    상기 가스 펄스 시퀀스는,
    할로겐 함유 가스를 포함하는 제1 반응물 가스에 상기 기판을 노출시키는 단계, 및
    알루미늄 알킬을 포함하는 제2 반응물 가스에 상기 기판을 노출시키는 단계를 임의의 순서로 포함하는,
    기판을 처리하는 방법.
  2. 제1항에 있어서,
    상기 금속 함유층은 TiO2, TiN, HfO2, HfN, ZrO2, ZrN, 또는 이들의 조합물을 포함하는, 방법.
  3. 제1항에 있어서,
    상기 할로겐 함유 가스는 SiCl4, BCl3, 및 CCl4로 이루어진 그룹에서 선택되는, 방법.
  4. 제1항에 있어서,
    상기 할로겐 함유 가스는 TiF4, TiCl4, TiBr4, 및 TiI4로 이루어진 그룹에서 선택된 티타늄 할로겐화물을 포함하는, 방법.
  5. 제1항에 있어서,
    상기 알루미늄 알킬은 AlMe3, AlEt3, AlPr3, 및 AlBu3로 이루어진 그룹에서 선택되는, 방법.
  6. 제1항에 있어서,
    상기 기판 온도는 약 300℃ 내지 약 500℃인, 방법.
  7. 기판을 처리하는 방법으로서,
    노출된 제1 재료층 및 노출된 제2 재료층을 갖는 기판을 공정 챔버에 제공하는 단계; 및
    상기 노출된 제1 재료층 상에 추가적인 재료층을 선택적으로 증착하지만 상기 노출된 제2 재료층 상에는 증착하지 않도록 가스 펄스 시퀀스에 상기 기판을 노출시키는 단계를 포함하며,
    상기 가스 펄스 시퀀스는,
    할로겐 함유 가스를 포함하는 제1 반응물 가스에 상기 기판을 노출시키는 단계, 및
    알루미늄 알킬을 포함하는 제2 반응물 가스에 상기 기판을 노출시키는 단계를 임의의 순서로 포함하는,
    기판을 처리하는 방법.
  8. 제7항에 있어서,
    상기 노출된 제1 재료층은 알루미늄을 포함하는, 방법.
  9. 제7항에 있어서,
    상기 노출된 제1 재료층은 Al 금속, Al2O3, AlN, 또는 이들의 조합물을 포함하는, 방법.
  10. 제7항에 있어서,
    상기 노출된 제2 재료층은 TiO2, TiN, HfO2, HfN, ZrO2, ZrN, 또는 이들의 조합물을 포함하는, 방법.
  11. 제7항에 있어서,
    상기 할로겐 함유 가스는 SiCl4, BCl3, 및 CCl4로 이루어진 그룹에서 선택되는, 방법.
  12. 제7항에 있어서,
    상기 할로겐 함유 가스는 TiF4, TiCl4, TiBr4, 및 TiI4로 이루어진 그룹에서 선택된 티타늄 할로겐화물을 포함하는, 방법.
  13. 제7항에 있어서,
    상기 알루미늄 알킬은 AlMe3, AlEt3, AlPr3, 및 Al(i-Bu)3로 이루어진 그룹에서 선택되는, 방법.
  14. 제7항에 있어서,
    상기 기판 온도는 약 300℃ 내지 약 500℃인, 방법.
  15. 제7항에 있어서,
    상기 추가적인 재료는 TiAlOx를 포함하는, 방법.
  16. 제7항에 있어서,
    상기 가스 펄스 시퀀스에 상기 기판을 노출시키는 단계는 상기 제2 재료층을 에칭시키는, 방법.
  17. 기판을 처리하는 방법으로서,
    노출된 금속 함유 재료 및 노출된 유전체 재료를 포함하는 기판을 공정 챔버에 제공하는 단계;
    상기 유전체 재료 상에 금속 함유층을 증착하고 상기 금속 함유층 상에 추가적인 금속 함유층을 증착하는 단계로서, 상기 추가적인 금속 함유층의 양은 상기 금속 함유층의 양보다 더 적은, 단계; 및
    플라즈마 없이 상기 금속 함유층으로부터 상기 추가적인 금속 함유층을 제거하도록 가스 펄스 시퀀스에 상기 기판을 노출시키는 단계를 포함하며,
    상기 가스 펄스 시퀀스는,
    할로겐 함유 가스를 포함하는 제1 반응물 가스에 상기 기판을 노출시키는 단계, 및
    알루미늄 알킬을 포함하는 제2 반응물 가스에 상기 기판을 노출시키는 단계를 임의의 순서로 포함하는,
    기판을 처리하는 방법.
  18. 제17항에 있어서,
    상기 금속 함유층은 TiO2, TiN, HfO2, HfN, ZrO2, ZrN, 또는 이들의 조합물을 포함하는, 방법.
  19. 제17항에 있어서,
    상기 할로겐 함유 가스는 TiF4, TiCl4, TiBr4, 및 TiI4로 이루어진 그룹에서 선택된 티타늄 할로겐화물을 포함하는, 방법.
  20. 제17항에 있어서,
    상기 알루미늄 알킬은 AlMe3, AlEt3, AlPr3, 및 Al(i-Bu)3로 이루어진 그룹에서 선택되는, 방법.
KR1020197035798A 2017-05-15 2018-05-15 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭 KR102553117B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020237002883A KR20230019219A (ko) 2017-05-15 2018-05-15 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762506299P 2017-05-15 2017-05-15
US62/506,299 2017-05-15
US201762528061P 2017-07-01 2017-07-01
US62/528,061 2017-07-01
PCT/US2018/032743 WO2018213295A1 (en) 2017-05-15 2018-05-15 In-situ selective deposition and etching for advanced patterning applications

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020237002883A Division KR20230019219A (ko) 2017-05-15 2018-05-15 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭

Publications (2)

Publication Number Publication Date
KR20190142407A true KR20190142407A (ko) 2019-12-26
KR102553117B1 KR102553117B1 (ko) 2023-07-06

Family

ID=64097990

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020237024417A KR102631150B1 (ko) 2017-05-15 2018-05-15 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및에칭
KR1020237002883A KR20230019219A (ko) 2017-05-15 2018-05-15 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭
KR1020197035798A KR102553117B1 (ko) 2017-05-15 2018-05-15 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020237024417A KR102631150B1 (ko) 2017-05-15 2018-05-15 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및에칭
KR1020237002883A KR20230019219A (ko) 2017-05-15 2018-05-15 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭

Country Status (5)

Country Link
US (1) US10529584B2 (ko)
JP (2) JP7210092B2 (ko)
KR (3) KR102631150B1 (ko)
TW (1) TWI801385B (ko)
WO (1) WO2018213295A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240006268A (ko) 2022-07-06 2024-01-15 에스케이스페셜티 주식회사 금속 산화막의 원자층 식각 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3503164A1 (en) * 2017-12-21 2019-06-26 IMEC vzw Selective deposition of metal-organic frameworks
EP3919979A1 (en) 2020-06-02 2021-12-08 Imec VZW Resistless patterning mask

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910009316A (ko) * 1989-11-13 1991-06-28 이시영 정수기용 필터
KR940006196A (ko) * 1992-07-31 1994-03-23 미타라이 하지메 패턴형성방법
KR20140023219A (ko) * 2012-08-15 2014-02-26 램 리써치 코포레이션 혼합된 모드 펄싱을 갖는 식각
WO2016100873A1 (en) * 2014-12-18 2016-06-23 The Regents Of The University Of Colorado, A Body Corporate Novel methods of atomic layer etching (ale) using sequential, self-limiting thermal reactions
US20160379842A1 (en) * 2015-06-26 2016-12-29 Tokyo Electron Limited GAS PHASE ETCH WITH CONTROLLABLE ETCH SELECTIVITY OF Si-CONTAINING ARC OR SILICON OXYNITRIDE TO DIFFERENT FILMS OR MASKS
US20170117195A1 (en) * 2014-02-12 2017-04-27 International Business Machines Corporation Nano deposition and ablation for the repair and fabrication of integrated circuits

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4902645A (en) 1987-08-24 1990-02-20 Fujitsu Limited Method of selectively forming a silicon-containing metal layer
JPH0758712B2 (ja) * 1993-02-18 1995-06-21 日本電気株式会社 配線の形成方法
JPH06275529A (ja) * 1993-03-22 1994-09-30 Hitachi Ltd 化合物半導体装置の製造方法
US7157385B2 (en) * 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
US20040198069A1 (en) * 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition
WO2006005067A2 (en) * 2004-07-07 2006-01-12 General Electric Company Protective coating on a substrate and method of making thereof
JP5719138B2 (ja) * 2009-12-22 2015-05-13 株式会社日立国際電気 半導体装置の製造方法および基板処理方法
US8293658B2 (en) * 2010-02-17 2012-10-23 Asm America, Inc. Reactive site deactivation against vapor deposition
CN103681269B (zh) * 2012-09-03 2016-06-29 中芯国际集成电路制造(上海)有限公司 选择性形成高k介质层的方法
US8841182B1 (en) * 2013-03-14 2014-09-23 Asm Ip Holding B.V. Silane and borane treatments for titanium carbide films
TW201525173A (zh) * 2013-12-09 2015-07-01 Applied Materials Inc 選擇性層沉積之方法
JP6243290B2 (ja) * 2014-05-01 2017-12-06 東京エレクトロン株式会社 成膜方法及び成膜装置
US10566185B2 (en) * 2015-08-05 2020-02-18 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
TWI658512B (zh) * 2016-02-23 2019-05-01 東京威力科創股份有限公司 原子層蝕刻用方法與系統
US10283319B2 (en) 2016-12-22 2019-05-07 Asm Ip Holding B.V. Atomic layer etching processes
US10453737B2 (en) * 2017-04-11 2019-10-22 Tokyo Electron Limited Method of filling retrograde recessed features with no voids

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910009316A (ko) * 1989-11-13 1991-06-28 이시영 정수기용 필터
KR940006196A (ko) * 1992-07-31 1994-03-23 미타라이 하지메 패턴형성방법
KR20140023219A (ko) * 2012-08-15 2014-02-26 램 리써치 코포레이션 혼합된 모드 펄싱을 갖는 식각
US20170117195A1 (en) * 2014-02-12 2017-04-27 International Business Machines Corporation Nano deposition and ablation for the repair and fabrication of integrated circuits
WO2016100873A1 (en) * 2014-12-18 2016-06-23 The Regents Of The University Of Colorado, A Body Corporate Novel methods of atomic layer etching (ale) using sequential, self-limiting thermal reactions
US20160379842A1 (en) * 2015-06-26 2016-12-29 Tokyo Electron Limited GAS PHASE ETCH WITH CONTROLLABLE ETCH SELECTIVITY OF Si-CONTAINING ARC OR SILICON OXYNITRIDE TO DIFFERENT FILMS OR MASKS

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240006268A (ko) 2022-07-06 2024-01-15 에스케이스페셜티 주식회사 금속 산화막의 원자층 식각 방법

Also Published As

Publication number Publication date
TWI801385B (zh) 2023-05-11
KR20230110664A (ko) 2023-07-24
JP2022145838A (ja) 2022-10-04
US20180330963A1 (en) 2018-11-15
US10529584B2 (en) 2020-01-07
KR102631150B1 (ko) 2024-01-29
WO2018213295A1 (en) 2018-11-22
TW201907444A (zh) 2019-02-16
KR20230019219A (ko) 2023-02-07
KR102553117B1 (ko) 2023-07-06
JP2020520125A (ja) 2020-07-02
JP7210092B2 (ja) 2023-01-23
JP7459420B2 (ja) 2024-04-02

Similar Documents

Publication Publication Date Title
JP7459420B2 (ja) 高度なパターン形成用途のためのインサイチュでの選択的堆積及びエッチング
JP7330664B2 (ja) セルフアセンブル単層表面前処理を用いた選択的金属酸化物堆積
TWI698544B (zh) 選擇性地沈積材料的方法及選擇性地沈積金屬氧化物膜的方法
US10381234B2 (en) Selective film formation for raised and recessed features using deposition and etching processes
US9684234B2 (en) Sequential infiltration synthesis for enhancing multiple-patterning lithography
JP4055941B2 (ja) 原子層堆積法を用いて基板上に高誘電率材料を堆積する方法
US10978301B2 (en) Morphology of resist mask prior to etching
US10811252B2 (en) Pattern-forming method
US20150031207A1 (en) Forming multiple gate length transistor gates using sidewall spacers
TWI803636B (zh) 用於蝕刻期間之低介電常數溝槽保護的原子層沉積
JP2017208534A (ja) 凹状フィーチャ内の膜のボトムアップ形成方法
KR102545882B1 (ko) 역행 프로파일들을 갖는 리세스된 피처들을 보이드 없이 충전하는 방법
US11170992B2 (en) Area selective deposition for cap layer formation in advanced contacts
US20220310385A1 (en) Atomic layer deposition of aluminum oxide films for semiconductor devices using an aluminum alkoxide oxidizer
US10978307B2 (en) Deposition process
US10410861B2 (en) Method of filling retrograde recessed features
JP6206667B2 (ja) パターン形成方法
CN113948379B (zh) 一种纳米栅的制备方法、纳米栅及应用
US20180294168A1 (en) Method for anisotropic dry etching of titanium-containing films
KR20240054812A (ko) 집적회로 소자의 제조 방법
US20210020448A1 (en) Method and Structure for Smoothing Substrate Patterns or Surfaces
KR20220132638A (ko) 합금 막 에칭

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant