KR102545882B1 - 역행 프로파일들을 갖는 리세스된 피처들을 보이드 없이 충전하는 방법 - Google Patents

역행 프로파일들을 갖는 리세스된 피처들을 보이드 없이 충전하는 방법 Download PDF

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Abstract

반도체 디바이스들에서 발견된 미세 리세스된 피처들의 보이드 없는 재료 충전을 위한 방법이 설명된다. 일 실시예에 따르면, 방법은, 개구, 측벽 및 하단부를 갖는 리세스된 피처를 포함하는 패터닝된 기판을 제공하는 단계 ― 측벽은 리세스된 피처의 상단부로부터 리세스된 피처의 하단부까지 연장되는 방향에 대해 역행 프로파일의 영역을 포함함 ― ; 금속 함유 촉매 층으로 기판을 코팅하는 단계; 할로겐 함유 가스로의 노출에 의해, 리세스된 피처의 개구 근처에 있는 금속 함유 촉매 층의 일부를 비활성화시키는 단계; 및 할로겐 함유 가스에 의해 비활성화되지 않은, 리세스된 피처 내의 금속 함유 촉매 층 상에 재료를 선택적으로 성막하는 단계를 포함한다. 방법은, 리세스된 피처를 완전히 충전하도록 재료의 추가량을 성막하기 위하여, 코팅하는 단계, 비활성화시키는 단계, 및 선택적으로 성막하는 단계를 적어도 1회 반복하는 단계를 더 포함할 수 있다.

Description

역행 프로파일들을 갖는 리세스된 피처들을 보이드 없이 충전하는 방법{METHOD OF VOID-FREE FILLING OF RECESSED FEATURES WITH RETROGRADE PROFILES}
관련 출원
이 출원은 2017년 4월 11일자로 출원된 미국 가특허 출원 번호 제62/484,343호에 관한 것으로서 그에 대한 우선권을 청구하며, 이 가특허 출원의 전체 내용은 인용에 의해 본 명세서에 통합된다.
기술분야
이 발명은 기판을 프로세싱하기 위한 방법들에 관한 것으로서, 보다 상세하게는, 반도체 디바이스들에서 발견된 미세(fine) 리세스된 피처들을 보이드 없는 재료 충천을 위한 방법에 관한 것이다.
더 작은 트랜지스터들이 제조됨에 따라, 패터닝된 피처들의 임계 치수(CD, critical dimension) 또는 해상도는 생산하기가 점점 더 어려워지고 있다. 자기 정렬(self-aligned) 패터닝은 심지어 초자외선(EUV, extreme ultra-violet) 리소그래피의 도입 이후에도 비용 효율적인 스케일링이 계속될 수 있도록 오버레이 구동 패터닝(overlay-driven patterning)을 대체할 필요가 있다. 감소된 가변성, 확장 스케일링(extend scaling), 향상된 CD 및 프로세스 제어를 가능하게 하는 패터닝 옵션들이 필요하다. 미세 리세스된 피처들의 보이드 없는 충전(void-free filling)과 같은 박막들의 선택적인 성막은 고도로 스케일링된 기술 노드들의 패터닝에 있어서 중요한 단계이다. 그러나, 트렌치들이 보이드들을 갖지 않도록, 역행(retrograde) 프로파일들(병목(bottle neck))을 갖는 트렌치들을 충전하는 것은 매우 어렵다.
실리콘 이산화물(SiO2)은 실리콘 마이크로전자 디바이스들에서 가장 일반적인 유전체 재료이다. 그러나, 그 중요성에도 불구하고, 저온에서 SiO2 재료로 미세 리세스된 피처들을 보이드 없이 그리고 시임(seam) 없이 충전하는 것은 달성하기 어려운 것으로 증명되었다. 도 1a 및 도 1b는 단면도들을 통해 역행 프로파일을 갖는 리세스된 피처를 충전할 때 재료에 형성된 보이드들의 문제점을 개략적으로 보여준다. 도 1a는 베이스 층(100)상의 막(102)에 형성된 역행 프로파일을 갖는 리세스된 피처(104)를 도시한다. 리세스된 피처(104)는 SiO2 내에 보이드를 형성하지 않으면서 SiO2와 같은 재료로 충전하기가 극도로 어렵다. 도 1b는 성막되고 있는 SiO2에 의해 리세스된 피처(104)의 개구가 핀치 오프될(pinched off) 때, SiO2 재료에 형성되는 보이드(108)를 도시한다. 도 2는 역행 프로파일들을 갖는 리세스된 피처들을 충전하는 SiO2 내에 형성된 보이드들의 주사 전자 현미경(SEM) 이미지를 도시한다.
미세 리세스된 피처들의 보이드 없는 충전은 반도체 제조에서의 많은 애플리케이션들에서 중요하다. 많은 갭-충전 애플리케이션들은 미세 리세스된 피처들의 보이드 없는 SiO2 충전에 의존하며, 여기서 SiO2는 SiO2 충전의 전체 두께에 걸쳐 동일한 에칭 레이트를 제공하기 위해 고품질이고 보이드가 없어야 한다.
반도체 디바이스들에서 발견된 미세 리세스된 피처들의 보이드 없는 재료 충전을 위한 방법이 설명된다. 일 실시예에 따르면, 방법은, 개구, 측벽 및 하단부를 갖는 리세스된 피처를 포함하는 패터닝된 기판을 제공하는 단계 ― 측벽은 리세스된 피처의 상단부로부터 리세스된 피처의 하단부까지 연장되는 방향에 대해 역행 프로파일의 영역을 포함함 ― ; 금속 함유 촉매 층으로 기판을 코팅하는 단계; 할로겐 함유 가스로의 노출에 의해, 리세스된 피처의 개구 근처에 있는 금속 함유 촉매 층의 일부를 비활성화시키는 단계; 및 할로겐 함유 가스에 의해 비활성화되지 않은, 리세스된 피처 내의 금속 함유 촉매 층 상에 재료를 선택적으로 성막하는 단계를 포함한다. 방법은, 리세스된 피처 내에 보이드 없이 재료의 추가량을 성막하기 위해, 코팅하는 단계, 비활성화시키는 단계, 및 선택적으로 성막하는 단계를 적어도 1회 반복하는 단계를 더 포함할 수 있다.
방법의 실시예에 따르면, 방법은, 개구, 측벽 및 하단부를 갖는 리세스된 피처를 포함하는 패터닝된 기판을 제공하는 단계 ― 측벽은 리세스된 피처의 상단부로부터 리세스된 피처의 하단부까지 연장되는 방향에 대해 역행 프로파일의 영역을 포함함 ― ; AlMe3 촉매 층으로 기판을 코팅하는 단계; 할로겐 함유 가스로의 노출에 의해, 리세스된 피처의 개구 근처에 있는 AlMe3 촉매 층의 일부를 비활성화시키는 단계; 할로겐 함유 가스에 의해 비활성화되지 않은, 리세스된 피처 내의 AlMe3 촉매 층 상에 일정량의 SiO2 재료를 선택적으로 성막하는 단계; 및 SiO2 재료가 리세스된 피처를 완전히 충전할 때까지, SiO2 재료의 추가량을 성막하기 위해, 코팅하는 단계, 비활성화시키는 단계, 및 선택적으로 성막하는 단계를 적어도 1회 반복하는 단계를 포함한다.
본 명세서에 통합되어 그 일부를 구성하는 첨부 도면들은 발명의 실시예들을 예시하며, 상기 주어진 발명의 일반적인 설명 및 아래 주어진 상세한 설명과 함께, 발명을 설명하는 역할을 한다.
도 1a 및 도 1b는 단면도들을 통해 역행 프로파일을 갖는 리세스된 피처를 충전할 때 재료에 형성된 보이드들의 문제점을 개략적으로 보여준다.
도 2는 역행 프로파일들을 갖는 리세스된 피처들의 SiO2 충전에서 형성된 보이드들의 SEM 이미지를 도시한다.
도 3a 내지 도 3g는 발명의 실시예에 따라 역행 프로파일을 갖는 리세스된 피처의 보이드 없는 충전 방법을 단면도를 통해 개략적으로 보여준다.
도 4는 발명의 실시예에 따른 기판을 프로세싱하기 위한 프로세스 흐름도이다.
도 5는 발명의 실시예에 따른 성막 사이클의 수의 함수로서 SiO2 두께를 도시한다.
도 6a 및 도 6b는 발명의 실시예에 따른 역행 프로파일들을 갖는 리세스된 피처들의 보이드 없는 SiO2 충전의 투과 전자 현미경(TEM, Transmission Electron Microscope) 이미지들을 도시한다.
도 3a 내지 도 3g는 발명의 실시예에 따라 역행 프로파일을 갖는 리세스된 피처의 보이드 없이 충전하는 방법을 단면도를 통해 개략적으로 도시하며, 도 4는 발명의 실시예에 따른 기판을 프로세싱하기 위한 프로세스 흐름도이다. 도 4에서, 프로세스 흐름(400)은 단계(402)에서, 개구, 측벽 및 하단부를 갖는 리세스된 피처를 포함하는 패터닝된 기판을 제공하는 단계를 포함하며, 측벽은 리세스된 피처의 상단부로부터 리세스된 피처의 하단부까지 연장되는 방향에 대해 역행 프로파일의 영역을 포함한다. 도 3a는 베이스 층(300) 상의 막(302)에 형성된 역행 프로파일을 갖는 리세스된 피처(304)를 구비한 기판(3)을 도시한다. 리세스된 피처(304)는 개구(305), 측벽(301), 및 하단부(303)를 갖는다. 리세스된 피처는 예를 들어, 5nm 내지 10nm, 10nm 내지 20nm, 20nm 내지 50nm, 50nm and 100nm, 100nm 내지 200nm, 10nm 내지 50nm, 또는 10nm 내지 100nm인 하단부(303) 근처의 폭을 가질 수 있다. 리세스된 피처(304)는 예를 들어, 25nm, 50nm, 100nm, 200nm 또는 200nm 초과의 깊이를 가질 수 있다. 일 예에서, 리세스된 피처는 약 10nm 내지 약 50nm의 하단부(303) 근처의 폭, 및 약 100nm 내지 약 300nm의 깊이를 가질 수 있다. 몇몇 예에서, 막(302) 및 베이스 층(300)은 Si, SiGe, SiN, SiON, SiCN, SiO2, III-V족 반도체, 또는 금속(예를 들어, Ru, Co, W 또는 Ni)을 포함할 수 있다.
방법은 단계(404)에서 금속 함유 촉매 층(306)으로 패터닝된 기판(3)을 코팅하는 단계를 더 포함한다. 이것은 도 3b에 개략적으로 도시된다. 금속 함유 촉매 층(306)은 기판(3)을 금속 함유 프리커서 가스를 함유하는 가스의 포화량에 노출시킴으로써 형성될 수 있다. 금속 함유 촉매 층의 역할은 금속 함유 촉매 층(306)과 반응하는 가스 노출에 의한 후속 재료 성막을 가능하게 하는 것이다. 일 실시예에 따르면, 금속 함유 촉매 층은 알루미늄(Al), 티타늄(Ti) 또는 이들의 조합을 포함할 수 있다. 일 실시예에 따르면, 금속 함유 촉매 층은 Al-함유 프리커서 및 Ti-함유 프리커서를 포함할 수 있다. 발명의 실시예들은 광범위한 Al-함유 프리커서들을 이용할 수 있다. 예를 들어, 많은 알루미늄 프리커서들은 다음과 같은 공식을 갖는다:
AlL1L2L3Dx
여기서 L1, L2, L3은 개별 음이온성 리간드(anionic ligand)들이고, D는 중성 도너 리간드(neutral donor ligand)이며, x는 0, 1 또는 2일 수 있다. 각각의 L1, L2, L3 리간드는 알콕사이드(alkoxide), 할라이드(halide), 아릴록사이드(aryloxide), 아미이드(amide), 시클로펜타디에닐(cyclopentadienyl), 알킬(alkyl), 실릴(silyl)들, 아미디네이트(amidinate), β-디케토네이트(diketonate), 케토이미네이트(ketoiminate), 실라노에이트(silanoate), 및 크복실레이트(carboxylate)의 그룹으로부터 개별적으로 선택될 수 있다. D 리간드들은 에테르(ether), 퓨란(furan), 피리딘(pyridines), 피롤(pyrole), 피롤리딘(pyrolidine), 아민(amine), 크라운 에테르(crown ether), 글라임(glyme) 및 니트릴(nitrile)의 그룹으로부터 선택될 수 있다.
알루미늄 프리커서들의 다른 예들은 다음을 포함한다: AlMe3, AlEt3, AlMe2H, [Al(OsBu)3]4, Al(CH3COCHCOCH3)3, AlCl3, AlBr3, AlI3, Al(OiPr)3, [Al(NMe2)3]2, Al(iBu)2Cl, Al(iBu)3, Al(iBu)2H, AlEt2Cl, Et3Al2(OsBu)3, 및 Al(THD)3
발명의 실시예들은 광범위한 Ti-함유 프리커서들을 이용할 수 있다. 예들은 Ti(NEt2)4 (TDEAT), Ti(NMeEt)4 (TEMAT), Ti(NMe2)4 (TDMAT)를 포함하는 "Ti-N" 분자 내 결합(intra-molecular bond)들을 갖는 Ti 함유 프리커서들을 포함한다. 다른 예들은 Ti(COCH3)(η5-C5H5)2Cl, Ti(η5-C5H5)Cl2, Ti(η5-C5H5)Cl3, Ti(η5-C5H5)2Cl2, Ti(η5-C5(CH3)5)Cl3, Ti(CH3)(η5-C5H5)2Cl, Ti(η5-C9H7)2Cl2, Ti((η5-C5(CH3)5)2Cl, Ti((η5-C5(CH3)5)2Cl2, Ti(η5-C5H5)2(μ-Cl)2, Ti(η5-C5H5)2(CO)2, Ti(CH3)3(η5-C5H5), Ti(CH3)2(η5-C5H5)2, Ti(CH3)4, Ti(η5-C5H5)(η7-C7H7), Ti(η5-C5H5)(η8-C8H8), Ti(C5H5)2(η5-C5H5)2, Ti((C5H5)2)2(η-H)2, Ti(η5-C5(CH3)5)2, Ti(η5-C5(CH3)5)2(H)2, 및 Ti(CH3)2(η5-C5(CH3)5)2를 포함하는 "Ti-C" 분자 내 결합들을 포함하는 Ti-함유 프리커서들을 포함한다. TiCl4는 "Ti-할로겐" 결합을 포함하는 티타늄 할라이드 프리커서의 예이다.
방법은 단계(406)에서, 할로겐 함유 가스로의 노출에 의해 리세스된 피처(304)의 개구(305) 근처에 있는 금속 함유 촉매 층(306)의 일부분을 비활성화시키는 단계를 더 포함한다. 금속 함유 촉매 층(306)의 비활성화된 부분(307)은 도 3c에 개략적으로 도시된다. 많은 할로겐 함유 가스가 접촉시 금속 함유 촉매 층(306)과 용이하게 반응하거나 대체하여, 후속 재료 성막을 촉매하도록 작용할 수 없는 리세스된 피처(304)의 개구(305) 근처에 할로겐 함유 표면들을 형성한다. 리세스된 피처의 개구 근처의 기판에만 영향을 미치고 프로세스 챔버로부터 배출되기 전에 가스 확산에 의해 리세스된 피처 가스의 하단부에 현저하게 도달하지 않는 할로겐 함유 가스의 효과적인 노출은, 일상적인 실험, 예를 들어 할로겐 함유 가스의 변화하는 가스 유량 및 농도, 및 가스 노출 시간에 의해 결정될 수 있다.
할로겐 함유 가스는 예를 들어, 다양한 염소 함유 가스 및 브롬 함유 가스로부터 선택될 수 있다. 몇몇 예에서, 할로겐 함유 가스는 Cl2, BCl3, CCl4, TiCl4, HCl, HBr 또는 이들의 조합을 포함할 수 있다.
방법은 단계(408)에서, 할로겐 함유 가스에 의해 비활성화되지 않은 금속 함유 촉매 층(306) 상에 재료(308)를 선택적으로 성막하는 단계를 더 포함한다. 이것은 도 3d에 개략적으로 도시된다. 금속 함유 촉매 층(306)의 비활성화된 부분(307)은, 재료(308)의 성막 동안 또는 성막 이후후에 (예를 들어, 열처리에 의해) 제거될 수 있기 때문에 도 3d에 도시되지 않았다.
일 실시예에 따르면, 리세스된 피처에 성막되는 재료(304)는 SiO2 재료를 포함할 수 있다. SiO2 재료는, 임의의 산화제(oxidizing agent) 및 가수 분해제(hydrolyzing agent)의 부재 하에서 그리고 플라즈마의 부재 하에서, 실라놀 가스를 함유하는 프로세스 가스에 대략 150℃ 이하의 기판 온도에서 기판(3)을 노출시킴으로써 성막될 수 있다. 일 예에서, 실라놀 가스는 트리스(tert-펜톡시) 실라놀(TPSOL), 트리스(tert-부톡시) 실라놀, 및 비스(tert-부톡시)(이소프로폭시) 실라놀로 구성된 그룹으로부터 선택될 수 있다. 노출은 금속 함유 촉매 층 상에 약 5-6nm의 SiO2 재료를 성막시키고, 그 후 성막은 SiO2 재료에 의한 금속 함유 촉매 층(306)의 차단으로 인해 자동적으로 중단된다.
몇몇 예에서, 프로세스 가스는 아르곤과 같은 불활성 가스를 더 포함할 수 있다. 일 실시예에서, 프로세스 가스는 실라놀 가스 및 불활성 가스로 구성될 수 있다. 또한, 일 실시예에 따르면, 기판 온도는 노출 동안 대략 120 ℃ 이하일 수 있다. 다른 실시예에서, 기판 온도는 대략 100 ℃ 이하일 수 있다.
코팅, 비활성화 및 선택적 성막 단계는 성막 사이클로 지칭된다. 일 실시예에 따르면, 단계(408)에서, 성막 사이클은 리세스된 피처(304)에 보이드 없이 재료(308)의 추가량을 성막하기 위해 적어도 1회 반복될 수 있다. 이것은 도 3c 내지 도 3g에 개략적으로 도시되며, 여기서 리세스된 피처(304)는 재료(308)로 완전히 충전되어 있다. 재료(308)의 조성은 수 원자%의 금속 함유 촉매를 함유할 수 있다.
도 5는 발명의 실시예에 따른 성막 사이클의 수의 함수로서 SiO2 두께를 도시한다. 도면은 실라놀 가스를 사용한 후속 SiO2 성막시 AlMe3 코팅된 블랭킷 기판의 TiCl4 가스 노출의 효과를 보여준다. 트레이스(Trace)(500)는 비활성화 단계들을 포함하지 않지만 150 ℃에서 AlMe3 및 실라놀(TPSOL)의 순차적 노출들을 포함하는 성막 사이클에 대한 결과를 보여준다. 각각의 성막 사이클은 AlMe3 촉매 층 상에 약 4-6nm의 SiO2 재료를 성막하였다. 트레이스(520)는 150 ℃에서 AlMe3, TiCl4 및 실라놀(TPSOL)의 순차적 노출을 사용하는 비활성화 단계들을 포함하는 성막 사이클들에 대한 결과들을 보여준다. TiCl4 노출의 비활성화 효과는 도 5의 트레이스들(500 및 502)을 비교함으로써 명확하게 알 수 있다.
도 6a 및 도 6b는 발명의 실시예에 따른 역행 프로파일들을 갖는 리세스된 피처들의 보이드 없는 SiO2 충전의 투과 전자 현미경(TEM) 이미지들을 도시한다. 도 6a는 충전된 리세스된 피처들의 상부를 도시하고, 도 6b는 충전된 리세스된 피처들의 하부를 도시한다. 리세스된 피처들은 SiO2로 더 큰 리세스된 피처들을 다시 충전함으로써 준비되었다. 테스트 구조는 기판(600), 역행 프로파일들을 갖는 리세스된 피처들을 형성하는 다시 충전된 SiO2 층(602), 및 150 ℃에서의 AlMe3, TiCl4(0.2초 가스 펄스들) 및 실라놀(TPSOL)의 연속 노출을 포함한 16개의 성막 사이클들을 사용하여 성막된 보이드 없는 SiO2 재료(604)를 포함한다.
미세 리세스된 피처들의 보이드 없는 재료 충전은 잘 알려진 성막 시스템을 사용하여 수행될 수 있다. 일 예에서, 단일 웨이퍼(기판) 장치는 기판을 지지 및 가열하기 위한 기판 홀더, 프로세스 챔버를 배기시키기 위한 펌핑 시스템, 및 기판을 프로세싱하기 위한 가스들을 순차적으로 도입하기 위한 가스 입구 매니폴드(샤워헤드)를 포함하는 프로세스 챔버를 포함한다. 가스들은 금속 함유 촉매(예를 들어, AlMe3), 할로겐 함유 가스(예를 들어, Cl2 또는 TiCl4), 및 실라놀 가스(예를 들어, TPSOL)를 포함할 수 있다. 다른 예에서, "레이지-수잔(Lazy-Susan)" 타입의 구성을 갖는 다중 웨이퍼 장치는 다수의 기판들이 공통 축을 중심으로 회전하고 상이한 가스들에 순차적으로 노출되는 곳에서 사용될 수 있다. 가스들은 금속 함유 촉매(예를 들어, TMA), 할로겐 함유 가스(예를 들어, Cl2 또는 TiCl4), 및 실라놀 가스(예를 들어, TPSOL)를 포함할 수 있다. 퍼지 영역들은 또한 순차적인 가스 노출들 사이에 장치로부터 가스들을 제거하는데 사용될 수 있다.
반도체 제조에서 사용되는 미세 리세스된 피처들의 보이드 없는 재료 충전을 위한 방법들이 다양한 실시예들에서 개시되었다. 발명의 실시예들에 대한 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 이것은 발명을 개시된 정확한 형태로 한정하거나 배타적인 것으로 의도된 것이 아니다. 이러한 설명 및 하기의 청구범위는 설명의 목적으로만 사용되고 제한적인 것으로 해석되지 않는 용어들을 포함한다. 관련 기술 분야의 당업자들은 상기 교시에 비추어 많은 수정들 및 변형들이 가능함을 알 수 있다. 기술 분야의 당업자들은 도면들에 도시된 다양한 컴포넌트들에 대한 다양한 등가 조합들 및 대체들을 알 것이다. 따라서, 발명의 범위는이 상세한 설명에 의해서가 아니라 본 명세서에 첨부된 청구항들에 의해 제한되는 것으로 의도된다.

Claims (20)

  1. 기판 프로세싱 방법에 있어서,
    개구, 측벽 및 하단부를 갖는 리세스된 피처를 포함하는 패터닝된 기판을 제공하는 단계 ― 상기 측벽은 상기 리세스된 피처의 상단부로부터 상기 리세스된 피처의 하단부까지 연장되는 방향에 대해 역행 프로파일(retrograde profile)의 영역을 포함함 ― ;
    금속 함유 촉매 층으로 상기 기판을 코팅하는 단계 ― 상기 코팅하는 단계는 AlMe3 가스에 상기 기판을 노출시키는 단계를 포함함 ― ;
    할로겐 함유 가스로의 노출에 의해, 상기 리세스된 피처의 개구 근처에 있는 상기 금속 함유 촉매 층의 일부를 비활성화시키는 단계로서, 상기 할로겐 함유 가스는 Cl2, BCl3, CCl4, TiCl4, 또는 이들의 조합을 포함하는 것인 단계; 및
    상기 할로겐 함유 가스에 의해 비활성화되지 않은, 상기 리세스된 피처 내의 상기 금속 함유 촉매 층 상에 재료를 선택적으로 성막하는 단계
    를 포함하는, 기판 프로세싱 방법.
  2. 제1항에 있어서,
    상기 리세스된 피처 내에 보이드 없이 추가량의 상기 재료를 성막하기 위해, 상기 코팅하는 단계, 상기 비활성화시키는 단계, 및 상기 선택적으로 성막하는 단계를 적어도 1회 반복하는 단계를 더 포함하는, 기판 프로세싱 방법.
  3. 제2항에 있어서,
    상기 반복하는 단계는, 상기 재료가 상기 리세스된 피처를 완전히 충전할 때까지 수행되는 것인, 기판 프로세싱 방법.
  4. 제1항에 있어서,
    상기 재료는 SiO2를 포함하는 것인, 기판 프로세싱 방법.
  5. 제4항에 있어서,
    상기 SiO2는, 임의의 산화제(oxidizing agent) 및 가수 분해제(hydrolyzing agent)의 부재 하에서 그리고 플라즈마의 부재 하에서, 실라놀 가스를 함유하는 프로세스 가스에 대략 150℃ 이하의 기판 온도에서 상기 기판을 노출시킴으로써 성막되는 것인, 기판 프로세싱 방법.
  6. 제5항에 있어서,
    상기 프로세스 가스는 실라놀 가스 및 불활성 가스로 구성되는 것인, 기판 프로세싱 방법.
  7. 제5항에 있어서,
    상기 실라놀 가스는 트리스(tert-펜톡시) 실라놀, 트리스(tert-부톡시) 실라놀, 및 비스(tert-부톡시)(이소프로폭시) 실라놀로 구성된 그룹으로부터 선택되는 것인, 기판 프로세싱 방법.
  8. 기판 프로세싱 방법에 있어서,
    개구, 측벽 및 하단부를 갖는 리세스된 피처를 포함하는 패터닝된 기판을 제공하는 단계 ― 상기 측벽은 상기 리세스된 피처의 상단부로부터 상기 리세스된 피처의 하단부까지 연장되는 방향에 대해 역행 프로파일의 영역을 포함함 ― ;
    알루미늄 함유 촉매 층으로 상기 기판을 코팅하는 단계;
    Cl2를 함유한 할로겐 함유 가스로의 노출에 의해, 상기 리세스된 피처의 개구 근처에 있는 상기 알루미늄 함유 촉매 층의 일부를 비활성화시키는 단계; 및
    상기 할로겐 함유 가스에 의해 비활성화되지 않은, 상기 리세스된 피처 내의 상기 알루미늄 함유 촉매 층 상에 일정량의 SiO2 재료를 선택적으로 성막하는 단계
    를 포함하는, 기판 프로세싱 방법.
  9. 제8항에 있어서,
    상기 리세스된 피처 내에 보이드 없이 추가량의 상기 SiO2 재료를 성막하기 위해, 상기 코팅하는 단계, 상기 비활성화시키는 단계, 및 상기 선택적으로 성막하는 단계를 적어도 1회 반복하는 단계를 더 포함하는, 기판 프로세싱 방법.
  10. 제9항에 있어서,
    상기 반복하는 단계는, 상기 SiO2 재료가 상기 리세스된 피처를 완전히 충전할 때까지 수행되는 것인, 기판 프로세싱 방법.
  11. 제8항에 있어서,
    상기 SiO2 재료는, 임의의 산화제 및 가수 분해제의 부재 하에서 그리고 플라즈마의 부재 하에서, 실라놀 가스를 함유하는 프로세스 가스에 대략 150℃ 이하의 기판 온도에서 상기 기판을 노출시킴으로써 성막되는 것인, 기판 프로세싱 방법.
  12. 제11항에 있어서,
    상기 프로세스 가스는 실라놀 가스 및 불활성 가스로 구성되는 것인, 기판 프로세싱 방법.
  13. 제11항에 있어서,
    상기 실라놀 가스는 트리스(tert-펜톡시) 실라놀, 트리스(tert-부톡시) 실라놀, 및 비스(tert-부톡시)(이소프로폭시) 실라놀로 구성된 그룹으로부터 선택되는 것인, 기판 프로세싱 방법.
  14. 제8항에 있어서,
    상기 코팅하는 단계는 AlMe3 가스에 상기 기판을 노출시키는 단계를 포함하는 것인, 기판 프로세싱 방법.
  15. 기판 프로세싱 방법에 있어서,
    개구, 측벽 및 하단부를 갖는 리세스된 피처를 포함하는 패터닝된 기판을 제공하는 단계 ― 상기 측벽은 상기 리세스된 피처의 상단부로부터 상기 리세스된 피처의 하단부까지 연장되는 방향에 대해 역행 프로파일의 영역을 포함함 ― ;
    AlMe3 촉매 층으로 상기 기판을 코팅하는 단계;
    할로겐 함유 가스로의 노출에 의해, 상기 리세스된 피처의 개구 근처에 있는 상기 AlMe3 촉매 층의 일부를 비활성화시키는 단계로서, 상기 할로겐 함유 가스는 Cl2, BCl3, CCl4, TiCl4, 또는 이들의 조합을 포함하는 것인 단계;
    상기 할로겐 함유 가스에 의해 비활성화되지 않은, 상기 리세스된 피처 내의 상기 AlMe3 촉매 층 상에 일정량의 SiO2 재료를 선택적으로 성막하는 단계; 및
    상기 SiO2 재료가 상기 리세스된 피처를 완전히 충전할 때까지, 추가량의 상기 SiO2 재료를 성막하기 위해, 상기 코팅하는 단계, 상기 비활성화시키는 단계, 및 상기 선택적으로 성막하는 단계를 적어도 1회 반복하는 단계
    를 포함하는, 기판 프로세싱 방법.
  16. 제15항에 있어서,
    상기 SiO2 재료는, 임의의 산화제 및 가수 분해제의 부재 하에서 그리고 플라즈마의 부재 하에서, 실라놀 가스를 함유하는 프로세스 가스에 대략 150℃ 이하의 기판 온도에서 상기 기판을 노출시킴으로써 성막되며, 상기 실라놀 가스는 트리스(tert-펜톡시) 실라놀, 트리스(tert-부톡시) 실라놀, 및 비스(tert-부톡시)(이소프로폭시) 실라놀로 구성된 그룹으로부터 선택되는 것인, 기판 프로세싱 방법.
  17. 제15항에 있어서,
    상기 SiO2 재료는, 임의의 산화제 및 가수 분해제의 부재 하에서 그리고 플라즈마의 부재 하에서, 실라놀 가스를 함유하는 프로세스 가스에 대략 150℃ 이하의 기판 온도에서 상기 기판을 노출시킴으로써 성막되는 것인, 기판 프로세싱 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102631150B1 (ko) * 2017-05-15 2024-01-29 도쿄엘렉트론가부시키가이샤 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및에칭
JP7205929B2 (ja) 2018-04-09 2023-01-17 東京エレクトロン株式会社 低容量相互接続用のエアギャップを備えた半導体デバイスを形成する方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046453A1 (en) 2004-09-01 2006-03-02 Micron Technology, Inc. Method for filling electrically different features

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940000906B1 (ko) * 1988-11-21 1994-02-04 가부시키가이샤 도시바 반도체장치의 제조방법
US6355567B1 (en) * 1999-06-30 2002-03-12 International Business Machines Corporation Retrograde openings in thin films
US6969539B2 (en) 2000-09-28 2005-11-29 President And Fellows Of Harvard College Vapor deposition of metal oxides, silicates and phosphates, and silicon dioxide
CN100360710C (zh) 2002-03-28 2008-01-09 哈佛学院院长等 二氧化硅纳米层压材料的气相沉积
US7625820B1 (en) * 2006-06-21 2009-12-01 Novellus Systems, Inc. Method of selective coverage of high aspect ratio structures with a conformal film
KR20090095391A (ko) * 2008-03-05 2009-09-09 주식회사 하이닉스반도체 반도체 소자의 컨택 플러그 형성방법
JP5131240B2 (ja) * 2009-04-09 2013-01-30 東京エレクトロン株式会社 成膜装置、成膜方法及び記憶媒体
US9349637B2 (en) * 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046453A1 (en) 2004-09-01 2006-03-02 Micron Technology, Inc. Method for filling electrically different features

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