JP7113651B2 - 逆行的なプロファイルを有する凹状フィーチャのボイドのない充填方法 - Google Patents

逆行的なプロファイルを有する凹状フィーチャのボイドのない充填方法 Download PDF

Info

Publication number
JP7113651B2
JP7113651B2 JP2018076139A JP2018076139A JP7113651B2 JP 7113651 B2 JP7113651 B2 JP 7113651B2 JP 2018076139 A JP2018076139 A JP 2018076139A JP 2018076139 A JP2018076139 A JP 2018076139A JP 7113651 B2 JP7113651 B2 JP 7113651B2
Authority
JP
Japan
Prior art keywords
gas
recessed features
silanol
substrate
halogen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018076139A
Other languages
English (en)
Other versions
JP2018182325A5 (ja
JP2018182325A (ja
Inventor
エヌ.タピリー カンダバラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2018182325A publication Critical patent/JP2018182325A/ja
Publication of JP2018182325A5 publication Critical patent/JP2018182325A5/ja
Application granted granted Critical
Publication of JP7113651B2 publication Critical patent/JP7113651B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02277Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition the reactions being activated by other means than plasma or thermal, e.g. photo-CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639Preparation of substrate for selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

関連出願の相互参照
この出願は、2017年4月11日に出願された米国仮特許出願番号第62/484,343号に関するものであり、この優先権を主張し、その全内容は、参照によって本願明細書に組み込まれる。
技術分野
本発明は、基板を処理するための方法に関するものであり、特には、半導体デバイス内に見られる微細な凹状フィーチャのボイドのない材料充填のための方法に関するものである。
より小さいトランジスタが製造されるにつれて、パターン化フィーチャの限界寸法(CD)又は解像度は、製造するのがより困難になっている。費用効果的なスケーリングが、極紫外線(EUV)リソグラフィの導入後にさえ継続できるように、自己整合パターニングは、オーバレイ駆動パターニングを置換する必要がある。ばらつきの減少、スケーリングの拡大、強化したCD及びプロセスコントロールを可能にするパターニングのオプションが必要である。薄膜の選択的な堆積、例えば、微細な凹状フィーチャのボイドのない充填は、高度にスケーリングされた技術ノードにおけるパターニングの鍵となるステップである。しかしながら、トレンチがボイドを有さないように、逆行的なプロファイル(ボトルネック)を有するトレンチを材料で充填することは極めて困難である。
二酸化ケイ素(SiO)は、シリコン・マイクロエレクトロニクス・デバイスにおいて最も一般的な誘電材料である。しかしながら、その重要性にもかかわらず、微細な凹状フィーチャをSiO材料でボイドなくかつ継ぎ目なく(シームレスに)充填することは、低温で達成するのが困難であると判明した。図1A及び図1Bは、逆行的なプロファイルを有する凹状フィーチャの充填時に材料内に形成されるボイドの問題を断面図によって概略的に示す。図1Aは、ベース層100上の膜102内に形成される、逆行的なプロファイルを有する凹状フィーチャ104を示す。凹状フィーチャ104にSiOのような材料をいかなるボイドも形成せずに充填することは、極めて困難である。図1Bは、凹状フィーチャ104の開口が堆積されているSiOによって塞がれているとき、SiO材料内に形成されるボイド108を示す。図2は、SiOが充填した、逆行的なプロファイルを有する凹状フィーチャ内に形成されるボイドの走査型電子顕微鏡(SEM)画像を示す。
微細な凹状フィーチャのボイドのない充填は、半導体製造における多くの応用のために重要である。多くのギャップ充填応用は、微細な凹状フィーチャのボイドのないSiO充填に依存し、ここで、SiO充填の全厚さにわたって、同じエッチング・レートを提供するために、SiOは、高品質であり、ボイドのないことが必要である。
半導体デバイス内に見られる微細な凹状フィーチャのボイドのない材料充填のための方法が記載されている。一実施形態によれば、方法は、開口、側壁及び底を有する凹状フィーチャを含むパターン化基板を提供し、側壁は、凹状フィーチャの頂部から凹状フィーチャの底まで延在する方向に対して逆行的なプロファイルのエリアを含むステップと、基板を金属含有触媒層でコーティングするステップと、凹状フィーチャの開口に近い金属含有触媒層の一部を、ハロゲン含有ガスへの露出によって非活性化するステップと、ハロゲン含有ガスによって非活性化されなかった、凹状フィーチャ内の金属含有触媒層上に材料を選択的に堆積するステップと、を含む。方法は、コーティングステップ、非活性化ステップ及び選択的堆積ステップを少なくとも1回繰り返し、追加の量の材料をボイドなしで凹状フィーチャ内に堆積するステップをさらに含むことができる。
本発明の一実施形態によれば、方法は、開口、側壁及び底を有する凹状フィーチャを含むパターン化基板を提供し、側壁は、凹状フィーチャの頂部から凹状フィーチャの底まで延在する方向に対して逆行的なプロファイルのエリアを含むステップと、基板をAlMe3触媒層でコーティングするステップと、凹状フィーチャの開口に近いAlMe3触媒層の一部を、ハロゲン含有ガスへの露出によって非活性化するステップと、ハロゲン含有ガスによって非活性化されなかった、凹状フィーチャ内のAlMe3触媒層上に、ある量のSiO材料を選択的に堆積するステップと、コーティングステップ、非活性化ステップ及び選択的堆積ステップを少なくとも1回繰り返し、SiO材料が凹状フィーチャを完全に充填するまで、追加の量のSiO材料を堆積するステップと、を含む。
この明細書に組み込まれ、一部を構成する添付の図面は、上述した本発明の一般的説明及び以下の詳細な説明とともに、本発明の実施形態を示し、本発明を説明するように機能する。
図1A及び図1Bは、逆行的なプロファイルを有する凹状フィーチャの充填時に材料内に形成されるボイドの問題を断面図によって概略的に示す。 逆行的なプロファイルを有する凹状フィーチャのSiO充填内に形成されるボイドのSEM画像を示す。 図3A~図3Gは、本発明の一実施形態に従って、逆行的なプロファイルを有する凹状フィーチャのボイドのない充填方法を断面図によって概略的に示す。 本発明の一実施形態に従って、基板を処理するためのプロセスフロー図である。 本発明の一実施形態に従って、SiOの厚さを、堆積サイクル数の関数として示す。 図6A及び図6Bは、本発明の一実施形態に従って、逆行的なプロファイルを有する凹状フィーチャのボイドのないSiO充填の透過電子顕微鏡(TEM)画像を示す。
図3A~図3Gは、本発明の一実施形態に従って、逆行的なプロファイルを有する凹状フィーチャのボイドのない充填方法を断面図によって概略的に示し、図4は、本発明の一実施形態に従って、基板を処理するためのプロセスフロー図である。図4において、プロセスフロー400は、402において、開口、側壁及び底を有する凹状フィーチャを含むパターン化基板を提供し、側壁は、凹状フィーチャの頂部から凹状フィーチャの底まで延在する方向に対して逆行的なプロファイルのエリアを含むステップを含む。図3Aは、ベース層300上の膜302内に形成される逆行的なプロファイルを有する凹状フィーチャ304を有する基板3を示す。凹状フィーチャ304は、開口305、側壁301及び底303を有する。凹状フィーチャの底303の近くの幅は、例えば、5nmと10nmとの間、10nmと20nmとの間、20nmと50nmとの間、50nmと100nmとの間、100nmと200nmとの間、10nmと50nmとの間又は10nmと100nmとの間とすることができる。凹状フィーチャ304の深さは、例えば、25nm、50nm、100nm、200nm又は200nm超とすることができる。一例では、凹状フィーチャは、底303の近くの幅が、約10nmと約50nmとの間であり、深さが、約100nmと約300nmとの間とすることができる。いくつかの例では、膜302及びベース層300は、Si、SiGe、SiN、SiON、SiCN、SiO、III-V半導体又は金属(例えば、Ru、Co、W又はNi)を含むことができる。
方法は、404において、パターン化基板3を金属含有触媒層306でコーティングするステップをさらに含む。これは、図3Bに概略的に示される。金属含有触媒層306は、基板3を、金属含有前駆体ガスを含む飽和量のガスに露出することによって形成されてもよい。金属含有触媒層の役割は、金属含有触媒層306と反応するガス露出によって次の材料堆積を可能にすることである。一実施形態によれば、金属含有触媒層は、アルミニウム(Al)、チタン(Ti)又はそれらの組み合わせを含むことができる。一実施形態によれば、金属含有触媒層は、Al含有前駆体及びTi含有前駆体を含むことができる。本発明の実施形態は、多種多様なAl含有前駆体を利用してもよい。例えば、多くのアルミニウム前駆体は、式:
AlL
を有し、L、L、Lは、個々のアニオン性配位子であり、Dは、中性のドナー配位子であり、xは、0、1又は2とすることができる。L、L、L配位子の各々は、アルコキシド、ハロゲン化物、アリールオキシド、アミド、シクロペンタジエニル、アルキル、シリル、アミジナート、β-ジケトナート、ケトイミナート、シラノエート及びカルボン酸塩の群から個々に選択されてもよい。D配位子は、エーテル、フラン、ピリジン、ピロール、ピロリジン、アミン、クラウンエーテル、グライム及びニトリルの群から選択されてもよい。
アルミニウム前駆体の他の例は、AlMe、AlEt、AlMeH、[Al(OBu)、Al(CHCOCHCOCH、AlCl、AlBr、AlI、Al(OPr)、[Al(NMe、Al(Bu)Cl、Al(Bu)、Al(Bu)H、AlEtCl、EtAl(OBu)3及びAl(THD)3を含む。
本発明の実施形態は、多種多様なTi含有前駆体を利用してもよい。例は、「Ti-N」分子内結合を有するTi含有前駆体を含み、Ti(NEt(TDEAT)、Ti(NMeEt)(TEMAT)、Ti(NMe(TDMAT)を含む。他の例は、「Ti-C」分子内結合を含むTi含有前駆体を含み、Ti(COCH)(η-CCl、Ti(η-C)Cl、Ti(η-C)Cl、Ti(η-CCl、Ti(η-C(CH)Cl、Ti(CH)(η-CCl、Ti(η-CCl、Ti((η-C(CHCl、Ti((η-C(CHCl、Ti(η-C(μ-Cl)、Ti(η-C(CO)、Ti(CH(η-C)、Ti(CH(η-C、Ti(CH、Ti(η-C)(η-C)、Ti(η-C)(η-C)、Ti(C(η-C、Ti((C(η-H)、Ti(η-C(CH、Ti(η-C(CH(H)及びTi(CH(η-C(CHである。TiClは、「Ti-ハロゲン」結合を含むハロゲン化チタン前駆体の例である。
方法は、406において、凹状フィーチャ304の開口305に近い金属含有触媒層306の一部を、ハロゲン含有ガスへの露出によって非活性化するステップをさらに含む。金属含有触媒層306の非活性化部分307は、図3Cに概略的に示される。多くのハロゲン含有ガスは、接触すると、金属含有触媒層306と直ちに反応するか又は置換し、このことにより、凹状フィーチャ304の開口305の近くで、次の材料堆積の触媒作用ができないハロゲン含有面を形成する。ハロゲン含有ガスは、凹状フィーチャの開口の近くのみで基板に影響を及ぼし、プロセスチャンバから排気される前、ガス拡散によって凹状フィーチャの底にはほとんど到達せず、ハロゲン含有ガスの有効な露出は、日常実験により、例えば、ハロゲン含有ガスのガス流量及び濃度ならびにガス露出時間を変化させることにより測定されてもよい。
ハロゲン含有ガスは、例えば、さまざまな塩素含有ガス及び臭素含有ガスから選択されてもよい。いくつかの例では、ハロゲン含有ガスは、Cl、BCl、CCl、TiCl、HCl、HBr又はそれらの組み合わせを含んでもよい。
方法は、408において、ハロゲン含有ガスによって非活性化されなかった金属含有触媒層306上に材料308を選択的に堆積するステップをさらに含む。これは、図3Dに概略的に示される。金属含有触媒層306の非活性化部分307は、材料308の堆積の間又は後に(例えば、熱処理によって)除去されてもよいので、図3Dには示されない。
一実施形態によれば、凹状フィーチャ内に堆積される材料304は、SiO材料を含むことができる。SiO材料は、任意の酸化及び加水分解剤なしで、かつ、プラズマなしで、基板3を、約150℃以下の基板温度で、シラノールガスを含むプロセスガスに露出することによって堆積可能である。一例では、シラノールガスは、トリス(tert-ペントキシ)シラノール(TPSOL)、トリス(tert-ブトキシ)シラノール及びビス(tert-ブトキシ)(イソプロポキシ)シラノールからなる群から選択されてもよい。露出により、約5~6nmのSiO材料が金属含有触媒層上に堆積し、次に、堆積は、SiO材料によって金属含有触媒層306がブロックされることにより自動的に止まる。
いくつかの例では、プロセスガスは、不活性ガス、例えばアルゴンをさらに含んでもよい。一実施形態では、プロセスガスは、シラノールガス及び不活性ガスからなってもよい。さらに、一実施形態によれば、基板温度は、露出する間、約120℃以下でもよい。他の実施形態では、基板温度は、約100℃以下でもよい。
コーティングステップ、非活性化ステップ及び選択的堆積ステップは、堆積サイクルと呼ばれる。一実施形態によれば、410において、堆積サイクルは、少なくとも一回繰り返され、追加の量の材料308をボイドなしで凹状フィーチャ304内に堆積してもよい。これは、図3E~図3Gに概略的に示され、凹状フィーチャ304は、材料308で完全に充填されている。材料308の組成は、数原子百分率の金属含有触媒を含むことができる。
図5は、本発明の一実施形態に従って、SiOの厚さを、堆積サイクル数の関数として示す。図は、シラノールガスを用いて次のSiO堆積上のAlMeコーティングされた全体的な基板のTiClガス露出の効果を示す。トレース500は、非活性化ステップを含まないが、150℃でのAlMe及びシラノール(TPSOL)の順次露出を含む堆積サイクルの結果を示す。各堆積サイクルでは、約4~6nmのSiO材料がAlMe触媒層上に堆積した。トレース520は、150℃でのAlMe、TiCl及びシラノール(TPSOL)の順次露出を用いた非活性化ステップを含む堆積サイクルの結果を示す。TiCl露出の非活性化効果は、図5のトレース500及び502を比較することによって、明らかに見られる。
図6A及び図6Bは、本発明の一実施形態に従って、逆行的なプロファイルを有する凹状フィーチャのボイドのないSiO充填の透過電子顕微鏡(TEM)画像を示す。図6Aは、充填された凹状フィーチャの上部を示し、図6Bは、充填された凹状フィーチャの下部を示す。凹状フィーチャは、より大きい凹状フィーチャをSiOでバックフィルすることによって準備された。テスト構造は、基板600と、逆行的なプロファイルを有する凹状フィーチャを形成するバックフィルされたSiO層602と、16回の堆積サイクルを用いて堆積されたボイドのないSiO材料604と、を含み、堆積サイクルは、150℃でのAlMe、TiCl(0.2秒のガスパルス)及びシラノール(TPSOL)の順次露出を含んでいた。
微細な凹状フィーチャのボイドのない材料充填は、周知の堆積システムを用いて実行されてもよい。一例では、シングルウェハ(基板)装置は、基板を支持及び加熱するための基材ホルダを含むプロセスチャンバと、プロセスチャンバから排気するためのポンピングシステムと、基板を処理するためのガスを順次導入するためのガス注入口マニホルド(シャワーヘッド)と、を含む。ガスは、金属含有触媒(例えば、AlMe)、ハロゲン含有ガス(例えば、Cl又はTiCl)及びシラノールガス(例えば、TPSOL)を含むことができる。他の例では、「レイジー・スーザン(回転)」タイプの構成を有するマルチウェハ装置が用いられてもよく、複数の基板は、共通軸線のまわりで回転し、異なるガスに順次露出される。ガスは、金属含有触媒(例えば、TMA)、ハロゲン含有ガス(例えば、Cl又はTiCl)及びシラノールガス(例えば、TPSOL)を含むことができる。パージング領域もまた、順次ガス露出の間に装置からガスを除去するために用いられてもよい。
半導体製造において用いられる微細な凹状フィーチャのボイドのない材料充填のための方法は、各種実施形態において開示されてきた。本発明の実施形態の上述した説明は、図示及び説明のために提示されてきた。それは、包括的であることを意図しないし、本発明を開示される正確な形に制限することも意図しない。この説明及び次の請求項は、説明目的のためのみに用いられ、制限するものとして解釈されてはならない用語を含む。関連技術の当業者は、多くの修正及び変更が上述した教示を考慮して可能であると認識することができる。当業者は、図面に示される各種要素のさまざまな均等の組み合わせ及び代替を認識するものである。それゆえ、本発明の範囲は、この詳細な説明によってではなく、むしろ本願明細書に添付される請求項によって制限されることが意図される。

Claims (18)

  1. 基板処理方法であって、
    開口、側壁及び底を有する凹状フィーチャを含むパターン化された基板を提供するステップであって、前記側壁は、前記凹状フィーチャの頂部から前記凹状フィーチャの前記底まで延在する方向に対して逆行的なプロファイルのエリアを含む、提供ステップと、
    前記基板を金属含有触媒層でコーティングするステップであって、前記基板をAlMeガスに露出するステップを含む、コーティングステップと、
    前記凹状フィーチャの前記開口に近い前記金属含有触媒層の一部を、ハロゲン含有ガスへの露出によって非活性化するステップであって、前記ハロゲン含有ガスは、Cl 、BCl 、CCl 、TiCl 又はそれらの組み合わせを含む、非活性化ステップ
    と、
    前記ハロゲン含有ガスによって非活性化されなかった、前記凹状フィーチャ内の前記金属含有触媒層上に材料を選択的に堆積する、選択的堆積ステップと、
    を含む方法。
  2. 前記コーティングステップ、前記非活性化ステップ及び前記選択的堆積ステップを少なくとも1回繰り返し、追加の量の前記材料をボイドなしで前記凹状フィーチャ内に堆積するステップをさらに含む、
    請求項1に記載の方法。
  3. 前記繰り返しは、前記材料が前記凹状フィーチャを完全に充填されるまで実行される、
    請求項2に記載の方法。
  4. 前記材料は、SiOを含む、
    請求項1に記載の方法。
  5. 前記SiOは、任意の酸化及び加水分解剤なしで、かつ、プラズマなしで、前記基板を、約150℃の以下の基板温度で、シラノールガスを含むプロセスガスに露出することによって堆積される、
    請求項4に記載の方法。
  6. 前記プロセスガスは、シラノールガス及び不活性ガスからなる、
    請求項5に記載の方法。
  7. 前記シラノールガスは、トリス(tert-ペントキシ)シラノール、トリス(tert-ブトキシ)シラノール及びビス(tert-ブトキシ)(イソプロポキシ)シラノールからなる群から選択される、
    請求項5に記載の方法。
  8. 基板処理方法であって、
    開口、側壁及び底を有する凹状フィーチャを含むパターン化された基板を提供するステップであって、前記側壁は、前記凹状フィーチャの頂部から前記凹状フィーチャの前記底まで延在する方向に対して逆行的なプロファイルのエリアを含む、提供ステップと、
    前記基板をアルミニウム含有触媒層でコーティングする、コーティングステップと、
    前記凹状フィーチャの前記開口に近い前記アルミニウム含有触媒層の一部を、Clを含むハロゲン含有ガスへの露出によって非活性化する、非活性化ステップと、
    前記ハロゲン含有ガスによって非活性化されなかった、前記凹状フィーチャ内の前記アルミニウム含有触媒層上に、ある量のSiO材料を選択的に堆積する、選択的堆積ステップと、
    を含む方法。
  9. 前記コーティングステップ、前記非活性化ステップ及び前記選択的堆積ステップを少なくとも1回繰り返し、追加の量の前記SiO材料をボイドなしで前記凹状フィーチャ内に堆積するステップをさらに含む、
    請求項に記載の方法。
  10. 前記繰り返しは、前記SiO材料が前記凹状フィーチャを完全に充填するまで実行される、
    請求項に記載の方法。
  11. 前記SiO材料は、任意の酸化及び加水分解剤なしで、かつ、プラズマなしで、前記基板を、約150℃以下の基板温度で、シラノールガスを含むプロセスガスに露出することによって堆積される、
    請求項に記載の方法。
  12. 前記プロセスガスは、シラノールガス及び不活性ガスからなる、
    請求項11に記載の方法。
  13. 前記シラノールガスは、トリス(tert-ペントキシ)シラノール、トリス(tert-ブトキシ)シラノール及びビス(tert-ブトキシ)(イソプロポキシ)シラノールからなる群から選択される、
    請求項11に記載の方法。
  14. 基板処理方法であって、
    開口、側壁及び底を有する凹状フィーチャを含むパターン化された基板を提供するステップであって、前記側壁は、前記凹状フィーチャの頂部から前記凹状フィーチャの前記底まで延在する方向に対して逆行的なプロファイルのエリアを含む、提供ステップと、
    前記基板をAlMe含有触媒層でコーティングする、コーティングステップと、
    前記凹状フィーチャの前記開口に近い前記AlMe含有触媒層の一部を、ハロゲン含有ガスへの露出によって非活性化するステップであって、前記ハロゲン含有ガスは、Cl 、BCl 、CCl 、TiCl 又はそれらの組み合わせを含む、非活性化ステップと、
    前記ハロゲン含有ガスによって非活性化されなかった、前記凹状フィーチャ内の前記AlMe含有触媒層上に、ある量のSiO材料を選択的に堆積する、選択的堆積ステップと、
    前記コーティングステップ、前記非活性化ステップ及び前記選択的堆積ステップを少なくとも1回繰り返し、前記SiO材料が前記凹状フィーチャを完全に充填するまで、追加の量の前記SiO材料を堆積する、堆積ステップと、
    を含む方法。
  15. 前記SiO材料は、任意の酸化及び加水分解剤なしで、かつ、プラズマなしで、前記基板を、約150℃以下の基板温度で、シラノールガスを含むプロセスガスに露出することによって堆積され、前記シラノールガスは、トリス(tert-ペントキシ)シラノール、トリス(tert-ブトキシ)シラノール及びビス(tert-ブトキシ)(イソプロポキシ)シラノールからなる群から選択される、
    請求項14に記載の方法。
  16. 前記コーティングステップは、前記基板をAlMeガスに露出するステップを含む、
    請求項記載の方法。
  17. 前記SiO材料は、任意の酸化及び加水分解剤なしで、かつ、プラズマなしで、前記基板を、約150℃以下の基板温度で、シラノールガスを含むプロセスガスに露出することによって堆積される、
    請求項14記載の方法。
  18. 前記ハロゲン含有ガスはClを含む、
    請求項14記載の方法。
JP2018076139A 2017-04-11 2018-04-11 逆行的なプロファイルを有する凹状フィーチャのボイドのない充填方法 Active JP7113651B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201762484343P 2017-04-11 2017-04-11
US62/484,343 2017-04-11

Publications (3)

Publication Number Publication Date
JP2018182325A JP2018182325A (ja) 2018-11-15
JP2018182325A5 JP2018182325A5 (ja) 2021-05-20
JP7113651B2 true JP7113651B2 (ja) 2022-08-05

Family

ID=63710405

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018076139A Active JP7113651B2 (ja) 2017-04-11 2018-04-11 逆行的なプロファイルを有する凹状フィーチャのボイドのない充填方法

Country Status (3)

Country Link
US (1) US10453737B2 (ja)
JP (1) JP7113651B2 (ja)
KR (1) KR102545882B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102553117B1 (ko) * 2017-05-15 2023-07-06 도쿄엘렉트론가부시키가이샤 첨단 패턴화 적용을 위한 원위치의 선택적 증착 및 에칭
WO2019199834A1 (en) 2018-04-09 2019-10-17 Tokyo Electron Limited Method of forming a semiconductor device with air gaps for low capacitance interconnects

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245448A (ja) 2009-04-09 2010-10-28 Tokyo Electron Ltd 成膜装置、成膜方法及び記憶媒体

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68926656T2 (de) * 1988-11-21 1996-11-28 Toshiba Kawasaki Kk Verfahren zum Herstellen eines Halbleiterbauelementes
US6355567B1 (en) * 1999-06-30 2002-03-12 International Business Machines Corporation Retrograde openings in thin films
JP5290488B2 (ja) 2000-09-28 2013-09-18 プレジデント アンド フェロウズ オブ ハーバード カレッジ 酸化物、ケイ酸塩及びリン酸塩の気相成長
JP4959921B2 (ja) 2002-03-28 2012-06-27 プレジデント アンド フェロウズ オブ ハーバード カレッジ 二酸化珪素ナノラミネートの蒸着
US7098128B2 (en) * 2004-09-01 2006-08-29 Micron Technology, Inc. Method for filling electrically different features
US7625820B1 (en) * 2006-06-21 2009-12-01 Novellus Systems, Inc. Method of selective coverage of high aspect ratio structures with a conformal film
KR20090095391A (ko) * 2008-03-05 2009-09-09 주식회사 하이닉스반도체 반도체 소자의 컨택 플러그 형성방법
US9349637B2 (en) * 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245448A (ja) 2009-04-09 2010-10-28 Tokyo Electron Ltd 成膜装置、成膜方法及び記憶媒体

Also Published As

Publication number Publication date
US20180294181A1 (en) 2018-10-11
KR20180114853A (ko) 2018-10-19
US10453737B2 (en) 2019-10-22
KR102545882B1 (ko) 2023-06-20
JP2018182325A (ja) 2018-11-15

Similar Documents

Publication Publication Date Title
TWI698544B (zh) 選擇性地沈積材料的方法及選擇性地沈積金屬氧化物膜的方法
KR102280318B1 (ko) 주기적인 알루미늄 산질화물 퇴적
TWI707971B (zh) 複合退火以及選擇性沈積製程
JP6306661B2 (ja) 自己組織化単分子層を用いたald抑制層の形成方法
JP3798248B2 (ja) ラジカルを利用した連続cvd
KR102445015B1 (ko) 선택적 SiO2 퇴적을 사용하여 자기 정렬된 콘택을 형성하는 방법
JP2008538126A5 (ja)
KR20110108382A (ko) 비저항이 감소되고 표면 형태가 개선된 텅스텐 필름을 증착하는 방법
JP2020522130A (ja) 3d−nandデバイスでのワードライン分離のための方法
JP2021528865A (ja) 有機材料上に金属酸化物膜を堆積するための堆積ツールおよび方法
JP7113651B2 (ja) 逆行的なプロファイルを有する凹状フィーチャのボイドのない充填方法
US20180301335A1 (en) Method of selective vertical growth of a dielectric material on a dielectric substrate
KR20080047482A (ko) 반도체 디바이스용 구조체 제조 방법
JP2023528465A (ja) 誘電体選択性改善のためのフッ素を含有しないタングステンの原子層堆積
US20220130723A1 (en) Method of forming a semiconductor device with air gaps for low capacitance interconnects
JP2023103303A (ja) 高度なコンタクトにおけるキャップ層形成のためのエリア選択的堆積
US20050085058A1 (en) Methods of forming conductive metal silicides by reaction of metal with silicon
KR102553120B1 (ko) 레트로그레이드 리세스된 피처를 충전하는 방법
US20240035151A1 (en) Methods of selective deposition of molybdenum
KR102269347B1 (ko) 박막 증착 방법
KR102283500B1 (ko) 박막 증착 방법
KR20230161452A (ko) 알루미늄 알콕시드 산화제를 사용하는 반도체 소자를 위한 산화알루미늄 막의 원자층 증착
KR20240054812A (ko) 집적회로 소자의 제조 방법
KR20240135381A (ko) 상호연결 구조물들을 형성하는 방법들

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210409

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210409

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220628

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220726

R150 Certificate of patent or registration of utility model

Ref document number: 7113651

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150