KR20190134834A - 설계 기반 소자 위험성 평가 - Google Patents

설계 기반 소자 위험성 평가 Download PDF

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Abstract

본 발명은 소자의 설계 데이터를 이용하여 다수의 관심 패턴들을 정의하는 단계; 상기 관심 패턴들(POIs) 각각과 연관된 설계 데이터를 포함하는 설계 기반 분류(DBC) 데이터베이스를 생성하는 단계; 하나 이상의 검사 결과를 수신하는 단계; 상기 검사 결과에서 상기 관심 패턴들 중 적어도 하나의 발생을 식별하기 위하여 상기 하나 이상의 검사 결과와 상기 복수의 관심 패턴들 각각을 비교하는 단계; 공정 수율 데이터를 이용하여 각 관심 패턴의 수율 영향을 결정하는 단계; 상기 소자의 하나 이상의 공정 익스커션을 식별하기 위하여 상기 관심 패턴들 각각의 발생 빈도와 상기 관심 패턴들의 임계도를 모니터링하는 단계; 및 상기 소자의 설계 데이터를 이용하여 정의되는 임계 다각형 각각에 대한 발생 빈도와 상기 임계 다각형 각각에 대한 임계도를 이용하여 상기 소자에 대한 정규화된 다각형 빈도를 계산함으로써 소자 위험 수준을 결정하는 단계를 포함한다.

Description

설계 기반 소자 위험성 평가{DESIGN BASED DEVICE RISK ASSESSMENT}
본 발명은 일반적으로 결함 관련 반도체 소자 불량의 위험성을 결정하는 방법들과 시스템들에 관한 것이며, 구체적으로 설계 데이터를 이용한 결함 관련 반도체 소자 불량의 위험성 결정에 관한 것이다.
<관련 출원에 대한 상호 참조>
본 출원은 하기 출원(들)('관련 출원들')로부터 최초로 인정 받을 수 있는 유효 출원일(들)의 이익에 관련되고 그 이익을 주장한다 (예를 들면, 가특허출원 외에 다른 것에 대해 최초로 인정 받을 수 있는 우선일을 주장한다 또는 가특허출원에 대한, 관련 출원(들)의 모든 모출원, 모출원의 모출원, 모출원의 모출원의 모출원, 등에 대한 USC §119(e) 35 하에서의 이익을 주장한다).
관련 출원:
USPTO 비법정 요건(extra-statutory requirements)을 충족시키기 위한 목적으로, 본 출원은 Allen Park, Youseung Jin, Barry Saville, 및 Sungchan Cho를 발명자로 하고, 2011년 2월 22일에 출원된 출원번호 제 61/445,164호인 설계 인식 소자 평가 및 파티클 및 패턴 결함의 컴퓨터 보조 분리로 명명된 미국 가특허출원의 정규 (가출원이 아닌) 출원이 된다.
USPTO 비법정 요건(extra-statutory requirements)을 충족시키기 위한 목적으로, 본 출원은 Allen Park, Youseung Jin, Sungchan Cho, 및 Barry Saville 를 발명자로 하고, 2012년 2월 17일에 출원된 출원번호 제 13/399,805호인 설계 기반 소자 위험성 평가로 명명된 미국 가특허출원의 정규 (가출원이 아닌) 출원이 된다.
논리 소자나 메모리 소자와 같은 반도체 소자들의 제조는 일반적으로 다양한 특징과 여러 가지 수준의 반도체 소자들을 형성하기 위하여 많은 반도체 제조 공정들을 이용하여 반도체 웨이퍼와 같은 기판을 가공하는 것을 포함한다. 예를 들면, 리소그래피는 패턴을 레티클로부터 반도체 웨이퍼 위에 배치된 레지스트에 전사하는 것을 포함하는 반도체 제조 공정이다. 반도체 제조 공정의 추가적인 예로는 화학적 기계적 연마 (CMP), 식각, 증착 및 이온 주입이 있으나, 이에 한정되지 않는다. 다수의 반도체 소자들이 하나의 반도체 웨이퍼에 배치되어 제조되고, 이후 개별 반도체 소자로 분리될 수 있다.
검사 공정들은 레티클이나 웨이퍼와 같은 시편 위의 결함을 검출하기 위해 반도체 제조 공정 중 다양한 단계에서 사용된다. 검사 공정들은 항상 집적 회로와 같은 반도체 소자 제조의 중요한 부분이었다. 그러나, 반도체 소자들의 치수(dimension)가 작아질수록, 검사 공정은 허용 가능한 수준의(acceptable) 반도체 소자들의 성공적인 제조에 있어서 훨씬 더 중요해지고 있다. 예를 들면, 반도체 소자들의 크기가 작아질수록, 반도체 소자들에 있어서 상대적으로 작은 결함들조차 원치 않는 오차(aberration)를 유발할 수 있기 때문에 감소하는 크기의 결함들을 검출하는 것이 필요하게 되었다.
따라서, 검사 분야에 있어서 많은 노력이 이전에는 무시할 수 있었던 크기를 갖는 결함들을 검출할 수 있는 검사 시스템을 설계하는 데 기울여졌다. 일반적인 검사 공정들은 웨이퍼 상의 유사한 반도체 소자 영역들을 비교함으로써 결함들을 검출한다. 두 소자 영역간에 검출된 차이는 소자의 오작동을 유발시킬 수 있는 결함일 수도 있고, 또는 시스템 작동에 영향이 없는 단순방해물(nuisance)일 수도 있다. 반도체 웨이퍼 검사의 필수적인 단계(integral phase)는 결함과 단순방해물(nuisance)을 정확히 구별할 수 있도록 통상 '레시피'라고 불리는 검사 장치의 설정들을 최적화하는 것을 포함한다. 검사 시스템에 의해 잠재적인 결함들이 발견된 후, 웨이퍼는 결함들의 분류를 위해 일반적으로 검토 장비(review tool)로 전송된다. 그러나, 결함들의 분류는 검토 장비가 잠재적인 결함들을 정확히 분류하거나 잠재적인 결함들이 단순방해물(nuisance)인지 결함인지를 결정할 수 있도록, 이 또한 '레시피'라고 불리는, 검토 장비의 설정들을 최적화하는 것이 필요하다. 요약하면, 특정 웨이퍼 로트(wafer lot) 상의 결함 분석을 위해서는 검사 장비에 대한 레시피 설정과 최적화가 필요하고, 검토 장비에 대한 다른 레시피의 설정이 필요하다. 두 대의 장비를 위해 두 개의 레시피를 설정하는 것은 시간이 소요되고 복잡한 일이다.
최근에, 많은 다른 유형의 결함들에 대한 검사도 또한 더욱 중요해졌다. 예를 들면, 검사 결과를 반도체 제조 공정을 모니터링하고 수정하는 데 사용하기 위해서, 웨이퍼 상에 어떤 유형의 결함들이 존재하는지 아는 것이 종종 필요하다. 또한, 반도체 제조에 포함되는 모든 공정을 통제하는 것이 가능한 최고의 수율을 얻기 위해 바람직하기 때문에, 많은 서로 다른 반도체 공정들로부터 기인될 수 있는 서로 다른 유형의 결함들을 검출하는 능력을 갖는 것이 바람직하다. 검출되어야 할 서로 다른 유형의 결함들은 그 특성에 있어서 매우 다를 수 있다. 예를 들면, 반도체 제조 공정 중에 검출되는 것이 바람직한 결함들로는 두께 변화, 파티클성 결함, 스크래치, 패턴 누락이나 부정확한 크기의 패턴과 같은 패턴 결함, 및 기타 그러한 이질적인 특징을 갖는 많은 다른 결함들이 있다.
결함 검토는 일반적으로 고배율 광학 시스템 또는 주사 전자 현미경(SEM)을 이용하여 더 높은 해상도로 결함들에 대한 추가적인 정보를 생성하는 것을 포함한다. 결함 검토에 의해 생성된 결함들에 대한 더 높은 해상도의 데이터는 프로파일, 거칠기, 더 정확한 크기 정보 등과 같은 결함들의 속성을 결정하는데 더 적합하다. 결함 분석은 또한 전자 분산 x-선 분광(electron dispersive x-ray spectroscopy, EDS) 시스템과 같은 시스템을 이용하여 수행될 수도 있다. 그러한 결함 분석은 결함들의 조성과 같은 정보를 결정하기 위하여 수행될 수 있다. 검사, 검토, 분석 또는 그들의 조합에 의해 결정된 결함들의 속성은 결함의 유형(즉, 결함 분류) 및 결함들의 근본 원인을 식별하기 위해 사용될 수 있다. 이 정보는 그 다음에 결함들을 줄이거나 제거하기 위해 하나 이상의 반도체 제조 공정의 하나 이상의 파라미터를 모니터링하고 변경하는데 사용될 수 있다.
그러나, 설계 규칙이 축소될수록, 반도체 제조 공정들은 공정들의 수행 능력에 대한 한계에 더 가깝게 운영될 수 있다. 또한, 더 작은 결함들이 설계 규칙이 축소될수록 소자의 전기적 파라미터들에 영향을 미칠 수 있으며, 이는 더 세심한 검사를 하도록 만든다. 따라서, 설계 규칙이 축소될수록, 검사에 의해 검출되는 잠재적으로 수율과 관련된 결함들과 단순방해물 결함들의 수는 급격히 증가한다. 그러므로, 점점 더 많은 결함들이 웨이퍼 상에서 검출될 수 있고, 모든 결함들을 제거하기 위한 공정의 수정은 어렵고 많은 비용이 들 수 있다. 이와 같이, 어떤 결함들이 실제로 소자의 성능과 수율에 영향을 미칠 것인가를 결정하는 것은 공정 제어 방법들이 대체로 다른 것들은 무시한 채 그러한 결함들에 초점을 맞추도록 한다. 나아가, 더 작은 설계 규칙에서는, 어떤 경우에, 공정 기인 불량이 체계화되는 경향이 될 수 있다. 즉, 공정 기인 불량이 설계 내에서 종종 여러 번 반복되는 미리 결정된 설계 패턴들에서 발생되는 경향이 있다. 공간적으로 체계화되고 전기적으로 관련된 결함들의 제거는 그러한 결함들의 제거가 수율에 중대한 전반적 영향을 미치기 때문에 중요하다. 결함들이 소자의 파라미터들과 수율에 영향을 미칠 것인가 아닌가는 종종 상기 검사, 검토 및 분석 공정들로부터 결정될 수 없는데, 이는 이 공정들이 전기적 설계와 관련하여 결함의 위치를 결정하지 못할 수 있기 때문이다.
본 발명에서는 소자의 설계 기반 평가 방법이 개시된다. 본 발명의 일 측면에 따르면, 상기 방법은 비한정적으로 소자의 설계 데이터를 이용하여 복수의 관심 패턴들(patterns of interest, POIs)을 정의하는 단계; 상기 관심 패턴들 각각과 연관된 설계 데이터를 포함하는 설계 기반 분류 데이터베이스를 생성하는 단계; 하나 이상의 검사 결과를 수신하는 단계; 상기 검사 결과에서 상기 관심 패턴들 중 적어도 하나의 발생을 식별하기 위하여 상기 하나 이상의 검사 결과와 상기 복수의 관심 패턴 각각을 비교하는 단계; 공정 수율 데이터를 이용하여 각 관심 패턴의 수율 영향을 결정하는 단계; 상기 소자의 하나 이상의 공정 익스커션(excursion)을 식별하기 위하여 상기 관심 패턴들 각각의 발생 빈도와 상기 관심 패턴들의 임계도(criticality)를 모니터링하는 단계; 및 상기 소자의 설계 데이터를 이용하여 정의되는 임계 다각형(critical polygon) 각각에 대한 발생 빈도와 상기 임계 다각형 각각에 대한 임계도를 이용하여 상기 소자에 대한 정규화된 다각형 빈도를 계산함으로써 소자 위험 수준을 결정하는 단계를 포함할 수 있다.
본 발명에서는 임계 결함(critical defect)을 이용한 동적 샘플링 제공 방법이 개시된다. 본 발명의 일 측면에 따르면, 상기 방법은 비한정적으로 웨이퍼 상에서 복수의 임계 패턴 유형들을 식별하는 단계; 계산된 위험 수준과 상기 식별된 임계 패턴 유형들 각각에 대한 발생 빈도를 이용하여 소자 위험 수준을 결정하는 단계; 상기 소자의 하나 이상의 관련 익스커션을 식별하는 단계; 상기 하나 이상의 소자 익스커션의 식별에 응답하여 동적 웨이퍼 선택을 결정하는 단계; 및 상기 식별된 임계 패턴 유형들 중 적어도 일부를 동적으로 샘플링하는 단계를 포함할 수 있다.
본 발명에서는 메모리 소자에 있어서 위험성 평가 또는 수율 상관관계를 제공하는 방법이 개시된다. 본 발명의 일 측면에 따르면, 상기 방법은 비한정적으로 설계 데이터를 이용하여 소자의 하나 이상의 기능 영역에 기초한 복수의 영역을 정의하는 단계; 상기 하나 이상의 정의된 영역에 대하여 하나 이상의 검사 공정을 수행하는 단계; 상기 하나 이상의 검사 공정으로부터의 검사 데이터를 이용하여 미리 결정된 제어 한계 미만으로 떨어지는 상기 하나 이상의 정의된 영역의 하나 이상의 다이(die)를 식별하는 단계; 및 상기 미리 결정된 제어 한계 미만으로 떨어지는 상기 하나 이상의 다이와 상기 영역들 각각에 대한 인라인(inline) 데이터를 비교함으로써 수율 손실에 영향을 주는 영역을 식별하는 단계를 포함할 수 있다.
본 발명에서는 공간 분석을 이용한 소자 가공의 모니터링 방법이 개시된다. 본 발명의 일 측면에 따르면, 상기 방법은 비한정적으로 하나 이상의 공정 단계 사이에서 하나 이상의 소자를 검사함으로써 공정 변화 시그너처(signature)를 모니터링하는 단계; 설계 기반 분류 공정을 이용하여 상기 하나 이상의 소자의 하나 이상의 관심 패턴과 모니터링된 공정 변화를 연관짓는 단계; 및 상기 하나 이상의 연관된 관심 패턴을 이용하여 하나 이상의 장비 시그너처를 식별하는 단계를 포함할 수 있다.
상기 일반적인 설명과 다음의 상세한 설명은 모두 바람직한 실시예에 대한 것이고 오직 설명을 위한 것이므로 청구항에 따른 본 발명을 제한하는 것으로 이해되어서는 안 된다. 본 명세서에 포함되고 그 일부를 이루는 첨부 도면들은 본 발명의 실시예를 도시하며 일반적인 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
본 발명의 많은 장점들이 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야의 숙련된 자에게 더 잘 이해될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 웨이퍼 검사에 적합한 시스템의 블록도를 도시한 것이다.
도 1b는 본 발명의 일 실시예에 따른 다수의 다이 영역과 상기 영역들 내에 있는 다수의 결함들을 가진 반도체 웨이퍼의 평면도를 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 설계 기반 소자 평가 방법을 보여주는 흐름도이다.
도 3은 소자의 하나 이상의 익스커션을 식별하기 위해 사용된 파레토 차트 (Pareto chart)를 도시한 것이다.
도 4는 본 발명의 일 실시예에 따른 소자의 하나 이상의 익스커션을 식별하기 위해 사용된 통계적 공정 제어 루틴을 통해 생성된 추세선을 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 소자 설계 데이터의 다수의 임계 다각형들을 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 중첩된 권장 임계값들과 함께 다양한 소자들에 대한 정규화된 다각형 빈도를 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 동적 샘플링 방법을 도시한 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 소자에서 수율 상관관계를 결정하는 방법을 도시한 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 공간적 분석을 이용한 소자 프로세싱을 모니터링하는 방법을 도시한 흐름도이다.
첨부된 도면에 도시되어 있는 개시된 주제에 대하여 상세하게 설명할 것이다.
도 1a 내지 9를 개괄적으로 참조하면, 본 발명에 개시된 바에 따른 설계 기반 소자 평가 방법과 시스템이 설명되어 있다. 본 발명은 소자(예를 들면, 반도체 소자)에서 결함들의 위험 수준 평가뿐만 아니라 체계화된 결함들의 예측 모니터링을 목적으로 한다. 본 명세서에서 더욱 자세히 설명될 바와 같이, 소자의 위험 수준 평가는 주어진 소자의 설계 데이터 내에서 정의된 임계 다각형의 분석을 포함하는 새로운 다각형 빈도(novel polygon frequency, NPF)를 이용하여 달성된다. 또한, 일반적인 결함과 함께 패턴 그룹화의 이용은 체계적인 결함 발생과 임의의 파티클 발생을 구별하는데 도움이 될 수 있다. 본 발명은 설계 배치를 통한 설계 인식 결함 검사에 패턴 검색 능력, 정확한 검사 영역 정의, 및 소자의 설계 데이터에 존재하는 관련 구조들의 인쇄된 빈도의 이해를 제공한다. 본 발명이 목적하는 바는 i) 소자의 설계 기반 위험성 평가의 제공; ii) 임계 결함 정보를 이용한 동적 샘플링의 제공; iii) 메모리 소자에서 메모리 소자 위험성 평가 및/또는 수율 상관관계의 결정; 및 iv) 공간적 분석을 이용한 소자 프로세싱의 모니터링이다.
본 명세서에서 사용된 '웨이퍼'라는 용어는 일반적으로 반도체 또는 비반도체 물질로 형성된 기판을 말한다. 예를 들면, 반도체 또는 비반도체 물질은 단결정 실리콘, 갈륨 비소(gallium arsenide) 및 인화 인듐(indium phosphide)을 포함하나, 이에 한정되지 않는다. 웨이퍼는 하나 이상의 층을 포함할 수 있다. 예를 들면, 레지스트, 유전체, 도전성 물질, 및 반도전성 물질과 같은 층을 포함할 수 있으나, 이에 한정되지 않는다. 많은 다른 유형의 그러한 층들이 본 발명이 공지되어 있으며, 본 명세서에서 사용된 웨이퍼라는 용어는 모든 유형의 그러한 층들이 형성될 수 있는 웨이퍼를 포괄하고자 한 것이다.
웨이퍼 상에 형성된 하나 이상의 층은 패턴이 형성될 수도 있고 또는 형성되지 않을 수도 있다. 예를 들면, 웨이퍼는 복수의 다이를 포함할 수 있고, 각 다이는 반복 가능한 패턴형성 특징을 가진다. 재료의 그러한 층들의 형성 및 가공을 거쳐 궁극적으로 소자가 완성될 수 있다. 많은 다른 유형의 소자들이 웨이퍼 상에 형성될 수 있으며, 본 명세서에서 사용된 웨이퍼라는 용어는 공지된 어떤 유형의 소자든지 그 위에 제조되는 웨이퍼를 포괄하고자 한 것이다.
본 명세서에서 실시예들은 웨이퍼와 관련하여 설명되고 있지만, 상기 실시예들은 통상 마스크 또는 포토 마스크라고도 불리는 레티클과 같은 반도체 표적의 오버레이 오차에 대한 향상된 결함 검출을 위해 사용될 수 있다. 많은 다른 유형의 레티클들이 공지되어 있으며, 본 명세서에서 사용된 '레티클', '마스크' 및 '포토 마스크'는 공지된 모든 유형의 레티클들을 포괄하고자 한 것이다.
'평면도(floorplan)'로 알려져 있는 반도체 칩 설계는 셀(cell)로 알려진 반복 구조에 대한 배치 정보를 포함한다. 이러한 정보는 보통 GDSII 또는 OASIS 파일 형식으로 저장된 칩의 물리적 설계로부터 추출될 수 있다. 구조적 거동 또는 공정-설계 상호작용은 셀의 주변 상황 (주변 환경)의 함수일 수 있다. 평면도를 사용함으로써, 제안된 분석은 자동적으로 어떤 셀 유형이 문제가 있는지, 셀 내의 어느 위치에 문제가 있는지 (문제가 있는 다각형의 좌표) 그리고 셀의 주변 상황에 문제가 있는 것이 요인이라면 그 주변 상황(인접 셀들이 어떤 것인지)을 구별한다.
주어진 웨이퍼에 대해 검사자에 의해 발견된 각 결함은 일반적으로 다이와 레티클 수준에서 수행되는 표준 셀 리피터 분석(standard cell repeater analysis)이 진행될 것이다. 공정 변화에 민감한 취약 구조와 상호작용하는 다이, 레티클, 웨이퍼 및 공정 장비 수준의 현상의 시그너처를 식별하기 위해, 종래의 리피터 분석은 셀 결함에 대하여 다이에 걸쳐서, 레티클에 걸쳐서, 웨이퍼에 걸쳐서 수행되고, 웨이퍼 대 웨이퍼의 공간적 분석이 수행된다.
다른 실시예들에서, 레티클 검사 시스템에 의해 생성된 레티클의 이미지는 설계 데이터 공간에서 설계 데이터로 사용된다. 레티클은 설계 데이터를 웨이퍼 상에 인쇄하기 위해 사용된다. 이런 방식으로 레티클의 이미지가 각각 고배율 광학 레티클 검사 시스템 또는 전자빔 기반 레티클 검사 시스템에 의해서 얻어진다. 대체적으로, 레티클의 이미지는 에어리얼 이미지 레티클 검사 시스템에 의해 얻어지는 레티클의 에어리얼 이미지(aerial image)일 수 있다. 레티클의 이미지는 하나 이상의 단계를 수행하기 위해 설계 데이터를 이용하는 본 명세서에서 설명된 실시예들 중 어떤 것에서든지 설계 데이터의 대용물로 사용될 수 있다.
본 명세서에서 사용된 '설계 데이터'라는 용어는 일반적으로 집적 회로의 물리적 설계와 복잡한 시뮬레이션 또는 간단한 기하학적인 그리고 불(Boolean) 연산을 통해 물리적 설계로부터 유래된 데이터를 말한다. 또한, 레티클 검사 시스템에 의해 얻어지는 레티클 이미지 및/또는 그것의 파생물들은 설계 데이터의 대용물 또는 대용물들로 사용될 수 있다. 그러한 레티클 이미지 또는 그 파생물은 설계 데이터를 사용하는 본 명세서의 어떤 실시예에서든지 설계 배치(layout)의 대용물 역할을 할 수 있다. 설계 데이터와 설계 데이터 대용물은 2010년 3월 9일에 발행된 쿨카니(Kulkarni)에 의한 미국 특허 제 7,676,007호; 2011년 5월 25일 공개된 쿨카니에 의한 미국 특허 출원 제 13/115,957호; 2011년 10월 18일에 발행된 쿨카니에 의한 미국 특허 제 8,041,103호; 및 2009년 8월 4일에 발행된 자파(Zafer) 등에 의한 미국 특허 제 7,570,796호에 설명되어 있으며, 이들은 모두 본 명세서에서 참고 문헌으로 포함되어 있다.
도 1a 및 1B는 본 명세서에서 이후에 설명되는 다양한 공정들을 수행하기 위해 사용될 수 있는 검사 시스템(100)을 도시하고 있다. 일 측면에서, 상기 시스템(100)은 샘플 스테이지(112) 위에 배치되는 반도체 웨이퍼(104) 상의 결함들을 검출하기 위해 구성된 검사 장비(102)를 포함할 수 있다. 상기 검사 장비(102)는 명시야 검사 시스템, 암시야 검사 시스템 또는 전자빔 검사 시스템과 같은 공지된 어떤 적절한 검사 시스템이라도 포함할 수 있으나, 이에 한정되지 않는다. 또 다른 측면에서, 상기 검사 장비(102)는 조명원(106), 빔 분할기(beam splitter, 108) 및 검출기(110)을 포함할 수 있다.
상기 조명원(106)은 공지된 어떤 조명원이라도 포함할 수 있다. 예를 들면, 상기 조명원(106)은 레이저원과 같은 협대역 광원을 포함할 수 있다. 또 다른 실시예에서, 상기 조명원(106)은 상기 빔 분할기(108)에 빛을 조사하도록 구성될 수 있다. 차례로, 상기 빔 분할기(108)는 조명원(106)으로부터 입사되는 빛을 상기 샘플 스테이지(112)에 배치된 상기 웨이퍼(104)의 표면에 조사할 수 있다. 또한, 상기 빔 분할기(108)는 상기 웨이퍼(104)로부터 반사된 빛을 상기 검출기(110)로 전송하도록 구성될 수 있다.
상기 검출기(110)은 공지된 어떤 적절한 검출기라도 포함할 수 있다. 일 실시예에서, 상기 검출기(110)는 전하 결합 소자(charge coupled device, CCD) 카메라를 포함할 수 있다. 상기 검출기(110)는 웨이퍼(104) 상에 있는 실제 결함들(예를 들면, 결함들(122))을 검출하기 위해 사용될 수 있다. 또 다른 실시예에서, 상기 검출기(110)의 출력은 하나 이상의 컴퓨팅 시스템(114)에 통신상으로 연결될 수 있다. 이와 관련하여, 상기 하나 이상의 컴퓨팅 시스템(114)은 상기 검출기(110)에 의해 수집되고 전송된 검출 데이터를 사용하여 웨이퍼(104) 상에 있는 실제 결함들을 검출하도록 구성될 수 있다. 상기 하나 이상의 컴퓨팅 시스템(114)은 웨이퍼 상의 결함들을 검출하기 위하여 공지된 어떤 방법 및/또는 알고리즘도 이용할 수 있다. 본 발명이 속하는 기술 분야의 숙련된 자는 상기 검사 장비(102)가 반도체 웨이퍼 전체에 걸쳐서 분포된 결함들을 검출하기 위해 이용될 수 있음을 인식해야 할 것이다. 예를 들면, 도 1b에서 보는 바와 같이, 상기 웨이퍼(104)는 상기 웨이퍼(104)의 다수의 다이들(120)에 걸쳐서 분포된 다수의 결함들을 포함할 수 있다.
또한, 상기 하나 이상의 컴퓨팅 시스템(114)은 상기 검출기에 의해 발생된 출력을 수신할 수 있도록 어떤 적합한 방식으로도 상기 검출기에 연결될 수 있다 (예를 들면, 도 1에서 점선으로 표시된, 공지된 어떤 적합한 전송 매체라도 포함할 수 있는 하나 이상의 전송 매체에 의해서). 나아가, 상기 검사 장비(102)가 한 개를 초과하는 검출기를 포함한다면 (미도시), 상기 하나 이상의 컴퓨팅 시스템(114)은 상기한 바와 같이 각 검출기에 연결될 수 있다. 또 다른 실시예에서, 상기 웨이퍼(104)는 샘플 스테이지(112) 위에 배치될 수 있다. 상기 샘플 스테이지(112)는 공지된 어떤 적합한 기계적 및/또는 로봇식의 조립도 포함할 수 있다.
또 다른 실시예에서, 상기 검사 장비(102)는 상기 반도체 웨이퍼(104)의 결함들을 동적으로 식별하기 위하여 상기 시스템(100)의 다른 서브시스템으로부터 명령어를 받도록 구성될 수 있다. 예를 들면, 상기 검사 장비(102)는 상기 시스템(100)의 하나 이상의 컴퓨팅 시스템(114)으로부터 명령어를 받을 수 있다. 상기 하나 이상의 컴퓨팅 시스템(114)으로부터 명령어를 받을 때, 상기 검사 장비(102)는 제공된 명령어에서 식별된 상기 반도체 웨이퍼(104)의 위치들에서 검사 공정을 수행할 수 있다. 상기 하나 이상의 컴퓨팅 시스템(114)은 본 명세서에서 설명한 어떤 방법 실시예들의 다른 어떤 단계(들)든지 수행하도록 구성될 수 있다.
다른 실시예에서, 상기 하나 이상의 컴퓨팅 시스템(114)은 유선 및/또는 무선 부분을 포함하는 전송 매체에 의해 다른 시스템들로부터의 데이터 또는 정보(예를 들면, 검사 시스템으로부터의 검사 결과들 또는 계측 시스템으로부터의 계측 결과들)를 수신 및/또는 획득하도록 구성될 수 있다. 이런 방식으로, 상기 전송 매체는 상기 하나 이상의 컴퓨팅 시스템(114)과 상기 시스템(100)의 다른 서브시스템들 간의 데이터 링크로서 역할을 할 수 있다. 또한, 상기 하나 이상의 컴퓨팅 시스템(114)은 전송 매체를 통해 외부 시스템들로 데이터를 보낼 수 있다.
상기 하나 이상의 컴퓨팅 시스템(114)은 개인 컴퓨터 시스템, 중앙 컴퓨터 시스템, 워크스테이션, 영상 컴퓨터, 병렬 프로세서, 또는 공지된 다른 어떤 장치라도 포함할 수 있으나, 이에 한정되지 않는다. 일반적으로, '컴퓨팅 시스템'이라는 용어는 메모리 매체로부터의 명령어를 실행하는 하나 이상의 프로세서를 갖는 어떤 장치라도 포괄하는 것으로 폭넓게 정의될 수 있다.
본 명세서에서 이후에 설명할 방법을 구현하는 프로그램 명령어(118)는 운송 매체(116)로 전송되거나 또는 운송 매체(116)에 저장될 수 있다. 상기 운송 매체(116)는 전선, 케이블, 또는 무선 전송 링크와 같은 전송 매체일 수 있다. 상기 운송 매체(116)는 또한 읽기 전용 메모리(read-only memory), 임의 접근 메모리(random access memory), 자기 또는 광 디스크, 또는 자기 테이프와 같은 저장 매체를 포함할 수 있다.
도 1에 도시된 상기 시스템(100)의 실시예들은 본 명세서에서 설명하는 바와 같이 더 구성될 수 있다. 또한, 상기 시스템(100)은 본 명세서에서 설명하는 방법 실시예(들)의 어떤 것의 다른 어떤 단계(들)든지 수행하도록 구성될 수 있다.
도 2는 설계 기반 소자 평가를 위한 컴퓨터 구현 방법(200)에서 수행되는 단계들을 도시한 흐름도이다.
제 1단계(202)에서, 복수의 관심 패턴들은 웨이퍼와 연관된 설계 데이터를 이용하여 정의될 수 있다. 본 명세서에서 상기 식별된 관심 패턴들은 주어진 소자의 성능과 관련된 임계 수준을 가질 수 있다. 일부 실시예에서, 상기 다수의 관심 패턴들은 전자 설계 자동화(electronic design automation, EDA) 장비들로부터의 데이터와 다른 지식을 이용하여 반도체 웨이퍼 상에서 식별될 수 있다. EDA 장비에 의해 생성된 설계에 관한 그러한 어떤 정보든 다수의 관심 패턴을 식별하기 위해 사용될 수 있다. 예들 들면, 상기 관심 패턴들은 임계 경로의 일부를 형성하는, 또는 상기 관심 패턴과 동일한 층 위에 또는 상기 웨이퍼의 다른 층 위에 있는 임계 경로에 또는 그 근처에 위치될 수 있는 패턴으로 선택될 수 있다. 또한, 상기 설계 데이터는 어떤 적합한 방식으로든지 하나 이상의 관심 패턴에 대해 검색될 수 있다. 예를 들면, 하나 이상의 관심 패턴에 대한 상기 설계 데이터의 검색은 참고문헌으로 포함된, 상기에서 참조한 쿨카니(Kukarni) 등과 자파(Zafar) 등에 의한 특허 출원들에서 설명하는 바와 같이 수행될 수 있다. 또한, 상기 관심 패턴(들)은 본 특허 출원에서 설명된 다른 어떤 방법이나 시스템을 이용하여 선택되거나 식별될 수 있다. 또 다른 실시예에서, 상기 다수의 관심 패턴들은 소자 성능에 중요한 패턴들을 식별하기 위하여 설계 규칙 검사(design rule checking, DRC) 공정, 광학적 규칙 검사(optical rule checking, ORC), 또는 불량 분석(failure analysis, FA)을 이용하여 식별될 수 있다. 다른 실시예에서, 상기 관심 패턴들은 공정 윈도우 인증(process window qualification, PWQ) 방법을 이용하여 식별될 수 있다. 하나 이상의 관심 패턴에 대한 설계 데이터 검색은 상기에 포함된 참고문헌으로, 상기에서 설명한 쿨카니(Kukarni) 등과 자파(Zafar) 등에 의한 참고문헌에서 설명하는 바와 같이 수행될 수 있다. 또한, 상기 관심 패턴(들)은 이들 특허 출원에서 설명된 다른 어떤 방법이나 시스템을 이용하여 선택되거나 식별될 수 있다.
제 2단계(204)에서 설계 기반 분류(design based classification, DBC) 데이터베이스가 생성될 수 있다. 일 측면에서, 상기 DBC 데이터 베이스는 주어진 소자의 성능에 중요한 관심 패턴들 각각에 연관된 설계 데이터를 포함한다. 예를 들면, 상기 DBC 데이터 베이스는 그래픽 데이터 스트림(graphical data stream, GDS) 파일과 같은 데이터 구조에 저장된 설계 데이터를 포함할 수 있다. GDSII 파일은 설계 배치 데이터를 표현하기 위해 사용되는 파일의 일종이다. 다른 유형의 파일들로는 GLI와 OASIS 파일을 포함할 수 있다. 또 다른 측면에서, 상기 관심 패턴들의 식별시, 상기 DBC 데이터베이스는 설계 기반 구간화(design based binning, DBB) 공정을 이용하여 형성될 수 있다. GDS 파일 유형과 설계 기반 구간화의 이용은 일반적으로 상기에 포함된 참고문헌인, 쿨카니(Kukarni) 등과 자파(Zafar) 등에 의한 참고문헌에 설명되어 있다. 일반적인 의미에서, 상기 시스템(100)(예를 들면, 상기 하나 이상의 컴퓨팅 시스템(114)을 통하여)은 특정 설계와 더불어 DBC 데이터 베이스, 또는 주목할 만한 패턴 유형들과 이에 대응하는 이들 패턴의 공간 좌표(예를 들면, X-Y 좌표)를 함께 포함하는 라이브러리(library)를 생성시킬 수 있다.
또 다른 측면에서, 상기 DBC 데이터베이스는 상기 단계(202)에서 정의된 각 관심 패턴과 연관된 임계 요인(criticality factor) 또는 '가중치(weight)'를 포함할 수 있다. 일부 실시예에서, 상기 관심 패턴들 각각과 연관된 임계도의 '가중치'는 웨이퍼의 논리/메모리 부분, 기능 시험 및 불량 분석(FA) 등과 연관된 데이터와 같은 시험 데이터를 이용하여 결정될 수 있으나, 이에 한정되는 것은 아니다. 본 명세서에서 이후에 설명될 내용과 같이, 주어진 소자에서 패턴들의 발생 빈도와 함께 패턴들과 연관된 임계 요인은 주어진 다이 또는 전체 소자를 위한 불량의 상대적 위험 수준을 결정하기 위해 사용될 수 있다.
제 3단계(206)에서, 하나 이상의 검사 결과를 수신한다. 일 측면에서, 상기 검사 장비(102)의 상기 검출기(110)으로부터의 하나 이상의 검사 결과는 상기 하나 이상의 컴퓨팅 시스템(114)에 의해 수신될 수 있다. 상기 하나 이상의 컴퓨팅 시스템(114)에 의해 수신된 상기 검사 결과는 공지된 어떤 유형의 검사 데이터라도 포함할 수 있다. 예를 들면, 상기 검사 데이터는 명시야(bright field, BF) 검사 데이터 또는 암시야(dark field, DF) 검사 데이터를 포함할 수 있다. 제 4단계(208)에서, 상기 단계(206)에서 획득된 상기 하나 이상의 검사 결과는 임계 관심 패턴의 발생을 모니터링하기 위해 DBC 라이브러리의 관심 패턴들 각각과 비교될 수 있다.
제 5단계(208)에서, 각 관심 패턴의 수율 영향이 라인 종단(end-of-line) 수율 데이터를 이용하여 결정될 수 있다. 이와 관련하여, 각 관심 패턴의 임계도는 주어진 패턴이 라인 종단 수율에 미치는 영향을 분석함으로써 수량화될 수 있다. 앞서 언급한 바와 같이, 각 관심 패턴은 서로 다른 임계도를 가진다. 주어진 관심 패턴의 상대적 임계도를 액세스하기 위하여, 패턴 유형은 시험 데이터(예를 들면, 논리 시험, 메모리 시험, 기능 시험, 및 FA 등)를 이용하여 평가될 수 있다. 또한, 선행 기술에서 요구되는 바와 같이, 결함을 분류할 필요없이 시스템이 임계도를 결정할 수 있도록 하는 설계 패턴 그룹화를 체계적으로 이용하여 임계도가 결정될 수 있다.
제 6단계(210)에서, 소자 익스커션에 대해 소자를 모니터링하기 위해 각 관심 패턴의 발생 빈도와 임계도가 모니터링될 수 있다. 일 실시예에서, 주어진 관심 패턴의 발생 빈도와 함께 각 관심 패턴과 연관된 임계도가 모니터링되고 정규화된 파레토 차트(Pareto chart)에 표시될 수 있다. 도 3은 에어리얼 결함 밀도를 패턴 유형의 함수로 도시한 가중(weighted) 파레토 차트(300)을 도시하고 있다. 어두운 색의 막대는 결함 밀도의 예측 수준을 나타내고, 흰색 막대는 실제 결함 밀도를 나타낸다. 예를 들면, 이 상황에서의 일반적인 파레토 차트는 x-축을 따라 GDS 패턴 그룹 ID를 그리고 y-축을 따라 결함 수를 도시할 수 있다. 일반적인 의미에서, 상기 파레토 차트는 GDS 패턴의 서로 다른 부분에 대응하는 서로 다른 그룹들 각각으로 구간화 된 결함들의 수를 그래프로 도시한다. 본 발명이 속하는 기술 분야에서 숙련된 자는 소자 익스커션이 통상 상기 실제와 예측 결함 밀도 간의 비가 일반적인 값보다 클 때 표시된다는 것을 또한 인식해야 할 것이다. 파레토 차트를 이용한 익스커션 분석의 이용은 본 명세서에 참고문헌으로 포함된, 2011년 7월 5일에 발행된 플로렌스(Florence)에 의한 미국 특허 제 7,975,245호에 설명되어 있다.
도 4는 결함 밀도를 패턴 유형의 함수로 도시한 한 세트의 통계적 공정 제어(Statistical Process Control, SPC) 데이터(400)를 도시하고 있다. 도 4의 상기 데이터(400)는 각 관심 패턴을 이용하여 생성된 주어진 구간(bin)에 대해 일정 시간 동안 생성된 가중 경향 차트(404)를 나타낸다. 이런 유형의 분석 공정을 이용하여, 공정 장비 변화를 포함하는 일반적인 결함 밀도 수준(402)을 초과하는 익스커션(406)이 공정 장비 공통성을 통해 분석될 수 있다. 예를 들면, KLA-TENCOR에 의해 생산된 KLARITY는 공정 장비 변화를 포함한 공정 익스커션 문제를 분석하는데 적합하다. 본 명세서에서 개시된 본 방법과 시스템은 다양한 관심 패턴들과 연관된 가중 임계도 값을 이용한 상기 SPC 차트(400)의 생성을 고려하고 있음을 밝혀 둔다.
제 7단계(212)에서, 소자 위험 수준은 임계 다각형 각각의 발생 빈도와 임계 다각형 각각의 임계도를 이용하여 소자의 정규화된 다각형 빈도를 계산함으로써 결정될 수 있다. 일 측면에서, 소자와 연관된 설계 데이터의 상기 임계 다각형들은 설계 기반 검색 알고리즘을 이용하여 결정된다. 일 실시예에서, 본 발명의 상기 설계 기반 분류 알고리즘은 임계 패턴들이 위치되는 소자의 설계 데이터에서 하나 이상의 다각형을 식별할 수 있다. 이와 같이, 단계(212)에서 발견된 임계 다각형들의 공간적 분석은 소자에서 발견된 물리적 결함들에 의해 생성된 소자의 전체적인 소자 위험성을 나타낼 수 있다. 또 다른 실시예에서, 상기 시스템(100)은 각 다각형 유형에 연관된 대응하는 위험 수준과 함께 각 다각형 유형의 발생 빈도를 포함하는 빈도 표를 생성시킬 수 있다.
또 다른 실시예에서, 물리적 FA 또는 DRC는 모두 임계 패턴의 크기, 위치 및 빈도를 결정하기 위하여 상기 시스템(100)에 의해 이용될 수 있다. 다른 측면에서, 임계 다각형들을 결정하기 위하여 시뮬레이션 공정이 이용될 수 있다. 상기 시스템(100)의 하나 이상의 설계 파일을 이용하여, 설계 배치의 다양한 블록에 임계 다각형들을 배치함과 함께, 향상된 검사 조정(tuning)과 구간화(binning)를 고려하여 자세한 검사 영역이 생성될 수 있다. 도 5는 본 발명의 임계 다각형들의 개념도를 도시하고 있다. 도 5에서 보는 바와 같이, 다수의 다각형 유형들(502)이 이용될 수 있다. 이런 방식으로, 상기 임계 다각형들의 적어도 한 부분이 본 방법의 이전 단계들에서 식별된 임계 패턴들에 근접하여 위치될 수 있다. 소자의 설계 데이터를 이용한 다각형들의 구현은 일반적으로 본 명세서에 참고문헌으로 포함된, 2009년 8월 3일에 출원된 자파(Zafar)에 의한 미국 출원 제 12/534,547호에 설명되어 있다.
또 다른 측면에서, 상기 시스템(100)은 상기 식별된 임계 다각형들을 이용하여 전체적인 소자 위험성 수준을 결정할 수 있다. 이런 방식으로, 상기 시스템(100)의 상기 하나 이상의 컴퓨팅 시스템(114)은 발생 빈도와 설계 데이터를 이용하여 식별된 각각의 개별 임계 다각형과 연관된 임계도를 이용하여 소자에 대한 정규화된 다각형 빈도를 계산할 수 있다. 본 명세서에서 크기 및/또는 임계도 측면에서 임계 다각형의 수가 증가할수록 임계 결함들(임계 다각형들과 상호 관련된)의 존재로 인한 불량의 전체적인 위험성도 또한 증가할 것이라는 것을 밝혀 둔다. 예를 들면, 임계 패턴들이 높은 수준으로 관찰된 경우, 칩 불량의 가능성이 높은 소자를 나타낸다.
불량의 소자 수준 위험성은 다음과 같이 표현될 수 있다.
Figure pat00001
상기 수학식 1에서 DLR은 소자 수준 위험성을 나타내고, NPF는 정규화된 다각형 빈도를 나타내며,fp는 각 다각형 유형에 대한 다각형 빈도를 나타내고, A는 각 다각형 유형의 면적을 나타낸다. 이와 관련하여, 정규화된 다각형 빈도 알고리즘을 이용하여 계산된 소자 수준 위험성은 하나 이상의 임계 패턴의 결과로서 각 소자의 불량의 위험성을 평가하기 위해 사용될 수 있는 패턴 불량 지수를 나타낸다. 이런 방식으로, 생성된 빈도표는 체계적인 수율 손실을 포함하는 공정 변화에 대한 민감성의 측면에서 할당될 수 있는 소자 위험성 수준의 평가를 수행할 수 있도록 한다. 일반적인 의미에서, 상기의 설명은 제한으로서 해석되어서는 안 된다. 본 명세서에서 상기 정규화된 다각형 빈도 알고리즘은 다각형과 다각형 모양의 수가 어떤 값이든지 확장될 수 있도록 고려된 것이다. 또한, 상기 실제 소자 수준 위험성과 상기 계산된 정규화된 다각형 빈도 사이의 상관관계 함수는 어떤 적합한 형식이든 취할 수 있다.
또 다른 실시예에서, 높은 수준의 임계 패턴을 나타내는 NPF 차트의 검출시, 파운드리(foundry) 사용자들은 공정 사양 (예를 들면, 오버레이, 임계 치수, 두께, 및 공정 장비 요인 등)을 엄격하게 할 것인지 또는 잠재적 수율 손실을 감소시키도록 DFM 규칙을 변경할 것인지를 결정할 수 있다. 도 5는 높은 NPF 소자를 얻기 위하여 어떤 과정의 조치를 취해야 하는지를 결정하기 위한 선택가능한 임계치와 함께, 소자의 기능에 걸친 NPF의 개념도를 도시하고 있다. 공정 사양 최적화를 위한 임계치와 DFM에 대한 설계 최적화를 위한 임계치는 각각 점선(506)과 점선(504)에 나타나 있다. 경향선(502)은 소자 A, 소자 B 및 소자 C로 표시된 소자들의 상태를 나타낸다. 예를 들면, 비교적 낮은 NPF를 보여주고 있는(따라서, 불량 위험성이 더 낮은) 소자 A의 경우, 선택된 임계치들이 상기 시스템(100)(예를 들면, 파운드리 팹 소프트웨어를 구현하는 시스템)이 파운드리 사용자에게 적절한 조치를 취하도록 피드백을 제공하게 할 수 있다. 예를 들면, 도 5의 소자 A의 경우, 상기 시스템(100)은 사용자에게 공정 사양을 최적화하도록 권고할 수 있다. 다른 예로서, 소자 B의 경우, 상기 시스템(100)은 사용자에게 DFM에 대한 소자 설계를 최적화하도록 권고할 수 있다.
도 7은 임계 결함들을 이용한 동적 샘플링을 제공하는 컴퓨터 구현 방법(700)에서 수행되는 단계들을 도시한 흐름도이다. 출원인은 상기 흐름도(200)와 관련하여 본 명세서에서 앞서 설명한 실시예들과 실행 기술들이 본 방법(700)에 확장되는 것으로 해석되어야 함을 주지해야 한다.
제 1 단계(702)에서, 웨이퍼 상의 복수의 임계 패턴 유형들이 식별될 수 있다. 일 실시예에서, 소자 위의 다수의 임계 패턴들은 소자 성능 또는 수율 손실에 대한 각 패턴 유형의 임계도 또는 중요도를 이용하여 식별될 수 있다. 이와 관련하여, 다수의 결함들을 식별할 때, 상기 시스템(100)의 상기 컴퓨팅 시스템(114)은 다수의 결함들을 하나의 파티클 패턴 유형으로 함께 그룹화할 수 있다. 다수의 패턴들을 이용하여, 상기 시스템(100)은 주어진 다이 또는 전 웨이퍼에 대해 각 패턴과 연관된 상대적 위험 수준(더 자세한 사항은 상기 방법(200) 참고)을 또한 제공할 수 있다.
제 2단계(704)에서, 소자 위험 수준은 계산된 위험 수준과 식별된 임계 패턴 유형들 각각 또는 관심 패턴에 대한 발생 빈도를 이용하여 결정될 수 있다. 제 3단계(706)에서, 소자의 하나 이상의 익스커션이 식별될 수 있다. 이와 관련하여, 관련 익스커션은 상기 위험 수준과 임계 패턴 유형들 각각과 연관된 상기 발생 빈도를 이용하여 식별될 수 있다. 예를 들면, 주어진 패턴 유형과 연관된 결함 밀도가 미리 결정된 기준을 초과하면, 상기 시스템(100)은 그 경우를 소자 익스커션으로 식별할 수 있다. 예를 들면, 도 3에 도시된 것과 유사한 파레토 차트가 관련 익스커션을 식별하기 위하여 사용될 수 있다. 각 관심 패턴의 분석 정보를 이용하여, 위험 지수가 각 다이 또는 웨이퍼에 대해 결정될 수 있다. 결정된 위험 지수에 기초하여, 공정 조건 변경을 고려해야 하는지 또는 최소한도로 감소된 수율을 예측해야 하는지에 관한 권고를 나타내는 신호를 사용자(예를 들면, 설계 사용자)에게 전송할 수 있다.
제 4단계(708)에서, 하나 이상의 익스커션의 식별에 응답하여, 동적 웨이퍼 선택이 결정될 수 있다. 이와 관련하여, 본 명세서에서는 일단 임계 관심 패턴들을 이용하여 익스커션이 검출되면 사용자는 웨이퍼 선택을 증가시키려 할 수도 있다는 것이 고려되고 있다. 제 5단계(710)에서, 하나 이상의 상기 식별된 임계 패턴 유형은 동적으로 샘플링될 수 있다. 일 실시예에서, 결함 샘플링의 양은 임계 패턴 발생 수에 비례하여 변할 수 있다. 이와 같이, 파티클성 임계 패턴이 다른 패턴 유형들에 비하여 발생 빈도 측면에서 증가할수록, 더 높게 발생하는 패턴이 더 높은 비율로 샘플링 될 것이다. 다른 실시예에서, 상기 시스템(100)은 더 낮은 빈도의 결함들을 샘플링할 수 있도록 하기 위해 높은 빈도의 패턴에 대한 샘플링 비율을 상대적으로 낮게 유지하도록 조절될 수 있다. 이는 특히 샘플링 예산이 있을 때 유리하다.
도 8은 메모리 소자에서 수율 상관관계를 결정하는 컴퓨터 구현 방법(800)에서 수행되는 단계들을 도시한 흐름도이다. 출원인은 상기 흐름도(200)와 관련하여 본 명세서에서 앞서 설명한 실시예들과 실행 기술들이 본 방법(800)에 확장되는 것으로 해석되어야 함을 주지해야 한다. 본 명세서에서 모든 소자 수율 손실이 영역의 결함 임계도에 의해 정의되지 않는 결함들의 존재에 관련되지는 않는다는 것을 밝혀 둔다. 예를 들면, 잉여 영역에 있는 결함은 수율에 영향을 주지 않을 수 있으나, 반면에 SA 영역에 있는 결함은 소자 수율에 높은 영향을 미칠 수 있다. 하기의 방법은 정확한 검사 영역 정의를 설정하기 위하여 그리고 죽은 다이의 분석에 있어서 더 세밀한 분해능을 위해 설계 데이터와 수율 데이터를 상호 연관시키는 것을 돕기 위하여 설계 데이터를 사용하는 것을 포함한다. 설계 데이터의 사용은 소자 위의 영역들(예를 들면, 주영역과 잉여 영역) 사이를 더 세밀하게 분리할 수 있도록 하고, 동시에 단순외관결함이 영향력이 높은 결함들과 구별될 수 있도록 한다.
제 1단계(802)에서, 소자의 하나 이상의 기본 영역에 기초한 복수의 영역들이 설계 데이터를 이용하여 정의될 수 있다. 일부 실시예에서, 상기 영역들은 소자의 주영역, SA 영역, 소자의 잉여 영역, 또는 소자의 더미(dummy) 영역 중 적어도 하나에 기초할 수 있다. 제 2단계(804)에서, 상기 단계(802)에서 정의된 영역들에 대해 하나 이상의 검사 측정이 수행될 수 있다. 예를 들면, 검사 공정은 암시야 검사 또는 명시야 검사와 같은 공지된 어떤 검사 공정이라도 포함할 수 있다. 제 3단계(806)에서, 미리 결정된 제어 한계 미만으로 떨어진 상기 하나 이상의 정의된 영역의 하나 이상의 다이가 상기 단계(804)에서 수집된 검사 데이터를 이용하여 식별될 수 있다. 이와 관련하여, 사용자는 하나 이상의 다이에서 예측되는 결함 빈도에 기초하여 제어가 제한되도록 설정할 수 있다. 제 4단계(808)에서, 수율 손실에 영향을 주는 영역들은 상기 미리 결정된 제어 한계 미만으로 떨어진 상기 하나 이상의 다이와 인라인(inline) 데이터 또는 상기 영역들 각각과 비교함으로써 식별될 수 있다. 이와 관련하여, 상기 시스템(100)은 임계 관심 패턴을 사용한 다이 롤업(roll-up)에 기초하여 다이를 식별하고 구간화할 수 있다. 다이당 결함 밀도 또는 결함 수와 대조적으로, 본 명세서에서 다이 지수는 각 다이와 연관된 위험성을 결정하기 위해 구성되는 것을 고려한 것이다.
도 9는 공간적 분석을 이용하여 소자 프로세싱을 모니터링하는 컴퓨터 구현 방법(900)에서 수행되는 단계들을 도시한 흐름도이다. 출원인은 상기 흐름도(200)와 관련하여 본 명세서에서 앞서 설명한 실시예들과 실행 기술들이 본 방법(900)에 확장되는 것으로 해석되어야 함을 주지해야 한다. 본 명세서에서 소자 공정 장비는 종종 불량 또는 비한정적으로 각 비율 차이, 챔버내에서의 플라즈마 패턴, 배기 및 가스 흐름 패턴, 및 온도 변화와 같은 여러 요인들로 인한 공정 변화 시그너처들을 겪게 된다. 이러한 유형의 변화는 패턴 불량 및/또는 잡음 수준 변화를 초래한다. 변화의 공간적 신호 분석은 공정 모니터링, 잡음 여과, 또는 공정 장비 불량의 분리를 위하여 사용될 수 있다.
제 1단계(902)에서, 공정 변화 시그너처는 검사 장비를 이용하여 하나 이상의 공정 단계 사이에서 하나 이상의 소자를 검사함으로써 모니터링될 수 있다. 제 2단계(904)에서, 소자의 하나 이상의 관심 패턴은 설계 기반 분류 공정을 이용하여 모니터링된 공정 변화와 연관될 수 있다. 제 3단계(906)에서, 하나 이상의 장비 시그너처는 상기 단계(904)에서 발견된 상기 연관된 관심 패턴을 이용하여 상기 시스템(100)에 의해 식별될 수 있다. 추가 단계(908)에서, 상기 하나 이상의 장비 시그너처는 획득된 결함 맵으로부터 빼기 위하여 사용될 수 있다. 이와 관련하여, 상기 장비 특징은 상기 결함 맵으로부터 제거될 수 있으며, 따라서 상기 결함 맵에 존재하는 결함 패턴을 분리할 수 있다. 이러한 수정은 상기 시스템(100)이 체계적인 장비 시그너처들을 제거할 수 있도록 하며, 전체적인 결함 데이터를 향상시킨다.
본 명세서에서 설명한 방법들은 모두 저장 매체에 상기 방법 실시예의 하나 이상의 단계의 결과를 저장하는 것을 포함할 수 있다. 상기 결과는 본 명세서에서 설명한 어떤 결과라도 포함할 수 있으며 공지된 어떤 방식으로든지 저장될 수 있다. 상기 저장 매체는 본 명세서에서 설명한 어떤 저장 매체 또는 공지된 다른 어떤 저장 매체라도 포함할 수 있다. 결과가 저장된 후, 상기 결과는 저장 매체에서 액세스될 수 있고 본 명세서에서 설명한 방법 또는 시스템 실시예들 중 어떤 것에 의해서도 사용될 수 있으며, 사용자에게 보여주기 위해 형식화될 수 있고, 다른 소프트웨어 모듈, 방법, 또는 시스템 등에 의해 이용될 수 있다. 나아가, 상기 결과는 '영구적으로', '반영구적으로', 일시적으로, 또는 약간의 시간 동안 저장될 수 있다. 예를 들면, 상기 저장 매체는 임의 접근 메모리(RAM)일 수 있고, 상기 결과는 반드시 상기 저장 매체에 무한정 지속되지 않을 수 있다.
상기에서 설명한 방법의 실시예들 각각은 본 명세서에서 설명한 다른 어떤 방법(들)의 다른 어떤 단계(들)도 포함할 수 있음을 또한 고려하였다. 또한, 상기에서 설명한 방법의 실시예들 각각은 본 명세서에서 설명한 어떤 시스템에 의해서도 실행될 수 있다.
본 발명이 속하는 기술 분야에서 숙련된 자는 기술 개발 동향이 시스템 측면의 하드웨어 및 소프트웨어 구현 사이에 구분이 거의 없는 방향으로 발전되어 왔음을 알 것이다; 하드웨어 또는 소프트웨어의 사용은 일반적으로(그러나, 어떤 상황에서는 하드웨어와 소프트웨어 중에서 선택하는 것이 중요할 수 있다는 점에서, 항상 그런 것은 아니다.) 비용 대 효율의 트레이드오프(tradeoff)를 나타내는 설계 선택이다. 본 발명이 속하는 기술 분야에서 숙련된 자는 본 명세서에서 설명한 공정 및/또는 시스템 및/또는 다른 기술들이 효과를 가질 수 있는 다양한 수단들이 있음을 알 것이며(예를 들면, 하드웨어, 소프트웨어, 및/또는 펌웨어(firmware)), 바람직한 수단은 공정 및/또는 시스템 및/또는 다른 기술들이 전개된 상황에 따라 달라질 것임을 알 것이다. 예를 들면, 실시자가 속도와 정확성이 가장 중요하다고 결정한다면, 실시자는 주로 하드웨어 및/또는 펌웨어 수단을 선택할 수 있다; 이와 달리, 유연성이 가장 중요하다면, 실시자는 주로 소프트웨어 구현을 선택할 수 있다; 또는, 또 이와는 달리, 실시자는 주로 하드웨어, 소프트웨어, 및/또는 펌웨어의 어떤 조합을 선택할 수 있다. 따라서, 본 명세서에서 설명한 공정 및/또는 소자 및/또는 다른 기술들이 효과를 가질 수 있는 몇 가지 가능한 수단들이 있으며, 이용될 어떤 수단도 상기 수단이 사용될, 변동될 수 있는 상황과 실시자의 특정한 고려사항(예를 들면, 속도, 유연성, 또는 예측가능성)에 의존한 선택이라는 점에서, 상기 수단들 중 어떤 것도 본질적으로 다른 것보다 우수하지 않다. 본 발명이 속하는 분야에서 숙련된 자는 광학적 측면에서의 구현 방법은 일반적으로 광학 지향적인 하드웨어, 소프트웨어, 및/또는 펌웨어를 채용할 것임을 알 것이다.
본 발명이 속하는 분야에서 숙련된 자는 본 명세서에서 진술한 방식으로 소자들 및/또는 공정들을 설명하는 것과, 이후에 그러한 설명된 소자들 및/또는 공정들을 데이터 처리 시스템에 통합하기 위한 공학적 수련들을 이용하는 것이 본 발명이 속하는 분야에서 통상적인 것임을 알 것이다. 즉, 본 명세서에서 설명한 소자들 및/또는 공정들의 적어도 한 부분은 합리적인 정도의 실험을 통해서 데이터 처리 시스템에 통합될 수 있다. 본 발명이 속하는 분야에서 숙련된 자는 일반적인 데이터 처리 시스템이 일반적으로 하나 이상의 시스템 유닛 하우징(system unit housing), 영상 표시 장치(video display device), 휘발성 및 비휘발성 메모리와 같은 메모리, 마이크로프로세서 및 디지털 신호 처리기와 같은 프로세서, 운영 체제, 드라이버, 그래픽 사용자 인터페이스 그리고 응용프로그램과 같은 컴퓨터 구성 요소, 터치 패드 또는 스크린과 같은 하나 이상의 상호작용 장치(interaction device), 및/또는 피드백 루프 및 제어 모터(예를 들면, 위치 및/또는 속도 감지에 대한 피드백; 구성 요소 및/또는 수량의 이동 및/또는 조절에 대한 제어 모터)를 포함한다는 것을 알 것이다. 일반적인 데이터 처리 시스템은 데이터 컴퓨팅/통신 및/또는 네트워크 컴퓨팅/통신 시스템들에서 일반적으로 볼 수 있는 부품들과 같이 어떤 적합한 상업적으로 이용 가능한 부품이든지 이용하여 구현될 수 있다.
본 명세서에서 기술한 주제는 때때로 다른 기타 구성 요소들 내에 포함된, 또는 그들과 연결된 다른 구성 요소들을 예시한다. 그렇게 묘사한 구조들은 단지 예시적인 것으로 이해되어야 하며, 사실상 많은 다른 구조들이 구현될 수 있고 이들은 동일한 기능을 달성할 수 있음을 이해해야 할 것이다. 개념적인 의미에서, 동일한 기능을 달성하기 위한 구성 요소들의 어떤 배치도 원하는 기능을 얻을 수 있도록 효과적으로 '연관'된다. 따라서, 본 명세서에서 특정 기능을 얻기 위해 결합된 어떤 두 개의 구성 요소들도 구조나 매개되는 구성 요소와 관계없이, 원하는 기능을 얻도록 서로 '연관되어' 있는 것으로 볼 수 있다. 마찬가지로, 그렇게 연관된 어떤 두 개의 구성 요소들도 원하는 기능을 얻기 위해 서로 '작동가능하게 연결된' 또는 '작동가능하게 결합된' 것으로 또한 볼 수 있고, 그렇게 연관될 수 있는 어떤 두 개의 구성 요소들도 원하는 기능을 얻기 위해 서로 '작동가능하게 결합될 수' 있는 것으로 또한 볼 수 있다. 작동가능하게 결합될 수 있는 특정한 비한정적인 예들은 물리적으로 결합될 수 있는 및/또는 물리적으로 상호작용하는 구성 요소들 및/또는 무선으로 상호작용 가능한 및/또는 무선으로 상호작용하는 구성 요소들 및/또는 논리적으로 상호작용하는 및/또는 논리적으로 상호작용 가능한 구성 요소들을 포함한다.
본 명세서에서 설명한 본 주제의 특정한 측면들을 보여주었고 설명하였지만, 본 명세서에서 개시한 것을 기초로 하여, 본 명세서에서 설명한 주제 및 그것의 더 넓은 측면들을 벗어나지 않고 변경 및 변형될 수 있음은 본 발명이 속하는 기술 분야에서 숙련된 자에게 명백할 것이며, 따라서, 그러한 변경 및 변형은 본 명세서에서 설명한 주제의 진정한 기술적 사상 및 범위 내에서 첨부된 청구항의 범위에 속하는 것으로 보아야 한다.
나아가, 본 발명은 첨부된 청구항에 의해 정의되는 것으로 이해되어야 한다. 일반적으로, 본 발명이 속하는 기술 분야의 숙련된 자는 본 명세서에서, 그리고 특히 첨부된 청구항에서(예들 들면, 첨부된 청구항의 주요부) 사용된 용어들은 '비한정적인(open)' 용어들로서 의도된 것임을 이해해야 할 것이다 (예를 들면, '포함하는'이란 용어는 '포함하되 그에 한정되지 않는'으로 해석되어야 하고, '가지는'이란 용어는 '적어도 ...(을) 가지는'으로 해석되어야 하고, '포함한다'라는 용어는 '포함하되 그에 한정되지 않는다'로 해석되어야 한다. 등등). 본 발명이 속하는 기술 분야의 숙련된 자는 또한 특정한 수의 도입된 청구항 기재가 의도되는 경우, 그러한 의도는 명백히 청구항에 기재될 것이며, 그러한 기재가 없으면 그러한 의도가 없다는 것을 이해할 것이다. 이해를 돕기 위해, 예를 들면, 하기에 첨부된 청구항들은 청구항 기재를 도입하기 위해 '적어도 하나' 및 '하나 또는 그 이상'이라는 도입구절의 사용을 포함할 수 있다. 그러나, 그러한 구절의 사용이 부정관사 'a'나 'an'에 의해 청구항 기재를 도입하는 경우에도 그러한 도입된 청구항 기재를 포함하는 어떤 특정 청구항을 오직 하나의 그러한 기재만을 포함하는 발명들로 한정하는 것을 암시하는 것으로 해석되어서는 안되며, 이는 동일한 청구항이 '하나 또는 그 이상' 또는 '적어도 하나'라는 도입구절 및 'a'나 'an' 같은 부정관사를 포함하는 경우에도 그러하다 (예를 들면, 'a' 및/또는 'an'은 일반적으로 '적어도 하나' 또는 '하나 또는 그 이상'을 뜻하는 것으로 해석되어야 한다); 동일한 내용이 청구항 기재를 도입하기 위해 사용되는 정관사의 사용에 대해서도 적용된다. 또한, 특정한 수의 도입된 청구항 기재가 명백히 기재된다고 하더라도, 본 발명이 속하는 기술 분야의 숙련된 자는 그러한 기재가 일반적으로 적어도 기재된 수를 의미하는 것으로 해석되어야 함을 알아야 할 것이다 (예를 들면, 다른 수식어가 없는 단순한 '두 기재사항'이라는 기재는 일반적으로 적어도 두 기재사항 또는 둘 또는 그 이상의 기재사항을 의미한다). 또한, 'A, B, 및 C, 등 중 적어도 하나'와 유사한 표현이 사용된 경우, 일반적으로 이러한 구조는 본 발명이 속하는 기술 분야의 숙련된 자가 그 표현을 이해하는 의미로 의도된 것이다 (예를 들면, 'A, B, 및 C 중 적어도 하나를 가지는 시스템'은 비한정적으로 A 단독, B 단독, C 단독, A와 B 모두, A와 C 모두, B와 C 모두, 및/또는 A, B, 및 C 모두, 등을 가지는 시스템들을 포함한다). 'A, B, 또는 C, 등 중 적어도 하나'와 유사한 표현이 사용된 경우, 일반적으로 이러한 구조는 본 발명이 속하는 기술 분야의 숙련된 자가 그 표현을 이해하는 의미로 의도된 것이다 (예를 들면, 'A, B, 또는 C 중 적어도 하나를 가지는 시스템'은 비한정적으로 A 단독, B 단독, C 단독, A와 B 모두, A와 C 모두, B와 C 모두, 및/또는 A, B, 및 C 모두, 등을 가지는 시스템들을 포함한다). 또한, 본 발명이 속하는 기술 분야에서 숙련된 자는 둘 또는 그 이상의 선택 가능한 용어들을 표현하는 분리성의 단어 및/또는 구는, 그것이 상세한 설명에 있든, 청구항에 있든, 또는 도면에 있든, 그 용어들 중 하나, 그 용어들 중 어느 하나, 또는 그 용어들 모두를 포함하는 가능성을 고려한 것임을 이해할 것이다. 예를 들면, 'A 또는 B'라는 구절은 'A' 또는 'B' 또는 'A 및 B'의 가능성을 포함하는 것으로 이해될 것이다.
본 발명의 특정한 실시예들이 예시되었지만, 본 발명의 다양한 변형 및 실시가 본 발명이 속하는 기술 분야의 숙련된 자에 의해 이루어질 수 있으며 이는 모두 본 발명의 기술적 사상과 범위에 속함은 명백하다. 따라서, 본 발명의 권리 범위는 본 명세서에 첨부된 청구항에 의해 정해져야 할 것이다.
여기에 개시된 것과 그에 수반하는 많은 유리한 점들이 상기 설명에 의해 이해될 것이고, 다양한 변경이 개시된 주제를 벗어나지 않고 또는 그것의 모든 재료의 장점을 희생하지 않고 구성 요소들의 형태, 구조 및 배치에 있어서 다양하게 변경될 수 있음은 명백할 것이다. 기술된 양식은 단지 설명을 위한 것이며, 하기의 청구항은 그러한 변경들을 포괄하며 포함하는 것으로 의도된 것이다.

Claims (12)

  1. 메모리 소자에서 위험성 평가 또는 수율 상관관계를 제공하는 방법에 있어서,
    설계 데이터를 이용하여 소자의 하나 이상의 기능 영역에 기초하여 복수의 영역들을 정의하는 단계;
    상기 정의된 하나 이상의 영역에 대하여 하나 이상의 검사 공정을 수행하는 단계;
    상기 하나 이상의 검사 공정으로부터의 검사 데이터를 이용하여, 미리 결정된 제어 한계 미만으로 떨어지는 상기 정의된 하나 이상의 영역의 하나 이상의 다이(die)를 식별하는 단계; 및
    상기 미리 결정된 제어 한계 미만으로 떨어지는 상기 하나 이상의 다이와, 상기 영역들 각각에 대한 인라인(inline) 데이터를 비교함으로써, 수율 손실에 영향을 주는 영역을 식별하는 단계
    를 포함하는, 메모리 소자에서 위험성 평가 또는 수율 상관 관계를 제공하는 방법.
  2. 제1항에 있어서, 상기 소자의 상기 하나 이상의 기능 영역은, 상기 소자의 주영역(main area), 상기 소자의 잉여 메모리 영역, 또는 상기 소자의 더미 영역(dummy area) 중 적어도 하나를 포함하는 것인, 메모리 소자에서 위험성 평가 또는 수율 상관 관계를 제공하는 방법.
  3. 제1항에 있어서, 상기 하나 이상의 검사 공정은 암시야 검사 또는 명시야 검사 중 적어도 하나를 포함하는 것인, 메모리 소자에서 위험성 평가 또는 수율 상관 관계를 제공하는 방법.
  4. 공간적 분석을 이용한 소자 프로세싱 모니터링 방법에 있어서,
    하나 이상의 공정 단계 사이에서 하나 이상의 소자를 검사함으로써 공정 변화 시그너처를 모니터링하는 단계;
    설계 기반 분류 공정을 이용하여, 상기 하나 이상의 소자의 하나 이상의 관심 패턴과 모니터링된 공정 변화를 연관시키는 단계; 및
    상기 하나 이상의 연관된 관심 패턴을 이용하여 하나 이상의 장비 시그너처를 식별하는 단계
    를 포함하는, 소자 프로세싱 모니터링 방법.
  5. 제4항에 있어서, 상기 식별된 하나 이상의 장비 시그너처를 상기 소자의 결함 맵(map)으로부터 빼는 단계를 더 포함하는, 소자 프로세싱 모니터링 방법.
  6. 메모리 소자에서 위험성 평가 또는 수율 상관관계를 제공하는 장치에 있어서,
    설계 데이터를 이용하여 소자의 하나 이상의 기능 영역에 기초하여 정의된 하나 이상의 영역에 대하여, 하나 이상의 검사 공정을 수행하기 위한 검사 장비; 및
    상기 검사 장비와 통신하게 배치된 컴퓨팅 시스템
    을 포함하고,
    상기 컴퓨팅 시스템은, 하나 이상의 프로세서로 하여금,
    상기 하나 이상의 검사 공정으로부터의 검사 데이터를 이용하여, 미리 결정된 제어 한계 미만으로 떨어지는 상기 하나 이상의 정의된 영역의 하나 이상의 다이(die)를 식별하고;
    상기 미리 결정된 제어 한계 미만으로 떨어지는 상기 하나 이상의 다이와, 상기 영역 각각에 대한 인라인 데이터를 비교함으로써, 수율 손실에 영향을 주는 영역을 식별하게 하기 위해
    적합한 프로그램 명령어들의 세트를 실행하기 위해 적합한 상기 하나 이상의 프로세서를 포함하는 것인, 메모리 소자에서 위험성 평가 또는 수율 상관관계를 제공하는 장치.
  7. 제6항에 있어서, 상기 검사 장비는 암시야 검사 장비와 명시야 검사 장비 중 적어도 하나를 포함하는 것인, 메모리 소자에서 위험성 평가 또는 수율 상관관계를 제공하는 장치.
  8. 제6항에 있어서, 상기 검사 장비는 전자빔 검사 장비를 포함하는 것인, 메모리 소자에서 위험성 평가 또는 수율 상관관계를 제공하는 장치.
  9. 공간적 분석을 이용한 소자 프로세싱 모니터링 장치에 있어서,
    하나 이상의 공정 단계 사이에 하나 이상의 소자의 검사 측정값을 얻기 위한 검사 장비; 및
    상기 검사 장비와 통신하게 배치된 컴퓨팅 시스템
    을 포함하고,
    상기 컴퓨팅 시스템은 하나 이상의 프로세서로 하여금,
    상기 검사 장비로부터 상기 하나 이상의 공정 단계들 사이에 상기 하나 이상의 소자의 검사 측정값을 수신하고;
    상기 하나 이상의 공정 단계 사이에서 상기 하나 이상의 소자의 상기 수신된 검사 측정값에 기초해서 상기 하나 이상의 소자와 연관된 공정 변화 시그너처를 식별하고;
    설계 기반 분류 공정을 이용하여 상기 하나 이상의 소자의 하나 이상의 관심 패턴과 상기 식별된 공정 변화 시그너처를 연관시키며;
    상기 하나 이상의 연관된 관심 패턴에 기초해서 하나 이상의 장비 시그너처를 식별하게 하기 위해
    적합한 프로그램 명령어의 세트를 실행하기 위해 적합한 상기 하나 이상의 프로세서를 포함하는 것인, 소자 프로세싱 모니터링 장치.
  10. 제9항에 있어서, 상기 하나 이상의 프로세서는 또한, 상기 식별된 하나 이상의 장비 시그너처를 상기 소자의 결함 맵으로부터 빼도록 구성되는 것인, 소자 프로세싱 모니터링 장치.
  11. 제9항에 있어서, 상기 검사 장비는 암시야 검사 장비와 명시야 검사 장비 중 적어도 하나를 포함하는 것인, 소자 프로세싱 모니터링 장치.
  12. 제9항에 있어서, 상기 검사 장비는 전자빔 검사 장비를 포함하는 것인, 소자 프로세싱 모니터링 장치.
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