JP2007189141A

JP2007189141A - 集積回路の製造方法。

Info

Publication number: JP2007189141A
Application number: JP2006007328A
Authority: JP
Inventors: Yasuo Matsumiya; 康夫松宮
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-01-16
Filing date: 2006-01-16
Publication date: 2007-07-26

Abstract

【課題】集積回路の設計ルールの微細化が進むにつれて、歩留まりとの相関関係を考慮しなければならない欠陥数が指数関数的に多くなるので、高効率かつ高い信頼性をもつ欠陥と電気的歩留まりの相関関係を抽出するためのキラーレイシオ法（Killer-Ratio）の精度を維持する方法を提供する。
【解決手段】ウェハ１２０のチップ１２１ａ〜１２１ｉにおける機能ＰＴ（ｎ）のが良品である領域（ｍ，ｎ）１２２ｂ（領域１２２ｂ内の欠陥１２３ｂが存在するものも含む）の歩留まりと機能ＰＴ（ｎ）のが不良である領域（ｍ，ｎ）１２２ａ（領域１２２ａ内の欠陥１２３ａが存在しないものも含む）との機能ＰＴ（ｎ）の歩留まりとを用いて、キラーレイシオを算出する。
【選択図】図１２

Description

集積回路の製造方法に関する。

新しい材料と新しいプロセスに対応した新しい装置の導入と、設計ルールの微細化により、集積回路の製造工程が複雑化している。そして、この複雑化する製造工程に付随して、欠陥を発生させる要因が増大している。そこで、工程内で生じる欠陥を精度よく検出し、得られた欠陥情報をいかに早く、かつ的確に製造工程へとフィードバックするかが、製造ラインの早期立ち上げや歩留まり向上のために、いっそう重要となっている。

このような製造工程の改善と高効率化とを実現するために、集積回路の各製造工程内にて欠陥検査を実行し、欠陥情報を取得することが行われている。製造工程内で行われる欠陥検査をインライン欠陥検査とよび、集積回路が完成する前に欠陥を検出することが重要視されている。このインライン欠陥検査で得られた欠陥情報を用いて、プロセス条件の調整、およびプロセス状態の不具合を感知するといった製造工程へのフィードバックが行なわれる。このような製造工程内での欠陥箇所の特定や欠陥原因の解明は、歩留まり向上へ反映できるだけでなく、製造と検査とを一体化して生産効率を向上させる効果がある。

このインライン欠陥検査で用いられる検査装置には、光学式あるいは電子線式パターン検査装置や欠陥レビュ装置などがある。これらの装置を用いて、欠陥の大きさや種類、電気的不良の有無といった欠陥の特定が行われている。また、欠陥検出精度を向上するために、複数の欠陥検査を組み合わせることも行われている。

さらに、このように欠陥特定の精度を向上させることだけでなく、欠陥と電気的歩留まりとの相関関係を調査することが、製造工程の改善と高効率化とを実現させるために、さらに有益となる。

そして、半導体集積回路の欠陥の電気的歩留まりへの影響を定量的に扱う方法として、キラーレイシオ法（例えば、非特許文献１を参照。）が知られている。このキラーレイシオ法を用いると、欠陥と電気的歩留まりとの相関関係から欠陥対策への定量的な指針を得ることができる。

図１を用いて、キラーレイシオ法の概要を説明する。図１のウェハ１０−Ａとウェハ１０−Ｂは、同一のウェハである。ここで、ウェハ１０−Ａには、第１の欠陥１１と第２の欠陥１２とを用いて欠陥分布を示す。また、ウェハ１０−Ｂには、電気的良品のチップ１３と電気的不良のチップ１４とを用いて、チップの電気的歩留まりを示す。キラーレイシオ法を用いると、第１の欠陥１１もしくは第２の欠陥１２と、ウェハ１０−Ｂ上に形成されたチップの電気的歩留まりとの相関関係を定量化できる。

図２に、ウェハ２０に形成されたチップ２１乃至２４、および欠陥と電気的不良との相関関係を数値として表すキラーレイシオ（Ｋｉｌｌｅｒ‐Ｒａｔｉｏ、以下ＫＲとする。）の定義式を示す。ウェハ２０には図記号にて、欠陥のない良品チップ２１、欠陥のない不良チップ２２、欠陥のある良品チップ２３、欠陥のある不良チップ２４が分類されている。そして、キラーレイシオ法では、このようなチップの４つの分類を用いて、欠陥のないチップの歩留まりＲａと欠陥のあるチップの歩留まりＲｂを算出し、次いでＫＲを算出する。

図３を用いて、欠陥がウェハ全体へ与える影響を定量的に表すダメージ率を説明する。図３に、ウェハ３０と、ウェハ上に形成されたチップ３１と、ウェハ上に生成された欠陥３２を示す。ここで、チップ上に欠陥が存在するかどうかに注目する。このとき、欠陥が存在するチップ数とウェハ上の有効チップ数の割合を示す、欠陥発生率gを算出できる。そして、gとＫＲを掛け合わせると、欠陥のあるチップからウェハ３０全体への欠陥の影響を定量的に推定できるダメージ率が算出できる。このダメージ率を用いると、歩留まり低下に対して、より致命的な影響を与える工程を知ることができる。そして、この結果を製造工程にフィードバックすることで、歩留まり向上に対してより的確に対応することができる。

ところで、集積回路の設計ルールの微細化が急速に進むにつれて、チップ内に発生する電気的不良に影響を与える欠陥の最小サイズが小さくなっている。また、製造工程も複雑になることで、インライン欠陥検査で歩留まりとの相関関係を考慮しなければならない欠陥の数が指数関数的に多くなっている。この傾向は、多層配線構造をもつ集積回路では、さらに顕著となる。また、高集積化によりチップ面積は増大し、ひとつのウェハ上に作成されるチップ数が減少する傾向にある。また、ウェハの大口径化に伴い、欠陥発生数や欠陥モードの著しい増大と発生要因の多様化が進んでいる。

そこで、このような欠陥数の増大や欠陥の多様化に適応した欠陥検査が必要とされており、欠陥検査方法の効率と信頼性とのさらなる向上が望まれている（例えば特許文献１、２を参照。）。
渡辺健二、外４名、「半導体用暗視野異物検査技術における検出感度最適化手法の提案」、精密工学会誌、Ｖｏｌ．６８、Ｎｏ．４、ｐ．５２１（２００２）。特開２００２−１００６６０号公報。特開２００２−３２３４５８号公報。

以上述べた従来技術における問題点は、欠陥と電気的歩留まりとの相関を表すＫＲの算出工程を含む集積回路の製造において、欠陥数の増大、またはチップ数の減少があったときに、キラーレイシオ法の精度が低下する点である。

本発明は、基板上に生成された欠陥と集積回路の電気的歩留まりとの相関であるキラーレイシオ（Ｋｉｌｌｅｒ−Ｒａｔｉｏ、ＫＲ）を算出する工程を含む集積回路の製造方法であって、前記集積回路上で、第１の機能が実現される領域を抽出する第１の工程と、前記集積回路に対して、インライン欠陥検査を行う第２の工程と、前記第１の工程で抽出された領域に含まれる、前記第２の工程で検出された欠陥を抽出する第３の工程と、前記第１の工程で抽出された領域に対して、前記第１の機能の検査を行う第４の工程と、前記第３の工程による欠陥の抽出結果と、前記第４の工程による前記第１の機能の検査結果から、前記第１の機能に対応する前記キラーレイシオを算出する第５の工程とを有することを特徴とする。

すなわち、本発明ではＫＲを算出する際に、従来のようにチップの全機能が正常に動作しているか否かを検査対象とするのではなく、チップ内における特定の機能を実現する領域内の欠陥と、その領域の電気的歩留まりとの相関関係の調査を行う。つまり、１つのチップを仮想的に複数の領域に分割してＫＲを算出することを特徴とする。

本発明では、１つのチップ上に多数の欠陥が関与するような場合でも、仮想的にチップを分割してＫＲ算出を行うので、従来方法ではＫＲが低く見積もられていた基板が、特定の電気的特性に対して精度の高いＫＲをもつことが示される。そして、歩留まりへの影響を示すダメージ率の精度も向上する。

図４を用いて、チップを仮想的に分割する様子を説明する。図４に、ウェハ４０と、設計データ４１と、第１の機能を実現する領域４２と
第２の機能を実現する領域４３と第３の機能を実現する領域４４とがレイアウトされた、チップの拡大図４５を示す。

本発明では、第１の機能を実現する領域４２と
第２の機能を実現する領域４３と
第３の機能を実現する領域４４といった特定の機能を有する領域が、チップ上の特定の領域にあることに注目する。そして、この特定の機能を実現する領域を用いてチップを仮想的に分割する。つまり、欠陥と集積回路の電気的歩留まりとの相関であるキラーレイシオ（Ｋｉｌｌｅｒ−Ｒａｔｉｏ、以下ＫＲとする）を、チップ単位で算出するのではなく、例えば、第１の機能を実現する領域４２と
第２の機能を実現する領域４３と
第３の機能を実現する領域４４とをもとにチップを仮想的に分割して、分割した領域においてＫＲの算出を行う。なお、この領域の分割は設計データ４１を用いて行う。

さらに、一般的には、特定の機能に応じて配線密度が異なることに注目する。例えば、ロジック部と比較してメモリセル部は配線密度が高い。また、配線密度に応じて致命的な欠陥の大きさや種類も異なってくる。したがって、１つのチップ単位の歩留まりを用いてＫＲを算出するのではなく、特定の機能毎にチップを仮想的に分割し、その特定の機能を実現する領域の電気的歩留まりを用いてＫＲを算出すれば、致命性に応じたより信頼性の高い欠陥検査が可能となる。

図５に、本発明の実施例１の概要を示す。実施例１は、設計データから、特定の機能を有する領域の抽出工程５０ａと、インライン欠陥検査工程５０ｂと、電気的特性の測定と判定をする工程５０ｃとからなる、ＫＲの算出に必要な情報の取得工程５０と、欠陥と電気的不良の相関関係を表すＫＲの算出工程５１ａと、欠陥がウェハに与える影響を表すダメージ率の算出工程５１ｂとからなる、欠陥と電気的歩留まりとの相関関係の算出工程５１と、欠陥と電気的歩留りの相関関係の調査結果を製造工程へフィードバックするための、歩留まり低下工程の特定と対策工程５２とからなる。

なお、インライン欠陥検査と、電気的特性の検査と、領域の抽出とは、ＫＲ算出時に所望の情報がそれぞれにおいて取得できていればよい。そして各々の情報の取得順序は任意であり、検査内容と製造工程内容により最適に選択すればよい。

次いで、４層配線構造を有する集積回路を用いて、図５に示した各工程の詳細を説明する。ただし、本発明の実施対象は４層配線構造に限定されず、配線層の数に依存しない。

図６に、４層配線構造を有する集積回路の各配線層において、第１の機能を実現する領域を斜線部分を用いて示す。図６の配線層６１、６２、６３、６４は、４層配線構造から構成されるチップの第１層乃至４層をそれぞれ示している。また、領域６０は、各配線層６１乃至６４において、第１の機能を実現する領域を示している。これらの領域は、設計データにより抽出できる。抽出した領域の情報は、欠陥と電気的不良との相関関係を調査するときに使用される（図５の工程５０ａに対応）。

次いで、少なくとも１つの製造工程後や、さらには電気的不良への影響度が大きいと予想される工程後に、図６に示す各配線層、もしくは各配線層において電気的不良の発生率が高いと予想される配線層に対して、インライン欠陥検査の実施をする。なお、本発明の実施において、集積回路を含む基板に対して、インライン欠陥検査を行うことも可能である。

インライン欠陥検査での検査対象は、チップ上の異物、スクラッチ、パターンショート、欠け、などの欠陥であり、この検査ではこれらの欠陥の座標や種類を特定する。検査方法としては、光学的な検査装置を用いる手法として、試料表面にレーザを照射してその散乱光を検出するダークフィールド方式、試料表面に光を照射してその反射光を検出するブライトフィールド方式、試料表面に電子線を照射した際に放出される二次電子を検出する走査型電子顕微鏡（ＳｃａｎｎｉｎｇＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｙ, ＳＥＭ）を用いる方式などがある。これらの検査では、試料画像と参照画像との比較を行い、それから得られる差異を欠陥として欠陥座標等の検出を行う。この参照画像としては、隣接するチップの同じ場所の画像を用いる方法や、所定の参照パターンを用いる方法がある（図５の工程５０ｂに対応）。

図７に、インライン欠陥検査の結果例を示す。この結果例には、第１の製造工程終了後の欠陥検査の結果７０と、第２の製造工程終了後の欠陥検査の結果７１と、第３の製造工程終了後の欠陥検査の結果７２と、第１の製造工程終了後の欠陥検査の結果の拡大図７３とを示す。各々の結果には、欠陥７４、７５などが種々の図形でウェハ上に示されている。各工程終了後にインライン欠陥検査を行い、どの工程で生成された欠陥であるかを欠陥の座標やモードともに記録しておく。

ただし、本発明を実施するために必要な情報の１つは、ウェハにおける欠陥の位置情報であり、インライン欠陥検査では欠陥の位置情報を取得することが最低限必要である。

次いで、上記のインライン欠陥検査により得られた欠陥情報に対して、所望の電気的特性ＰＴ（ｎ）を実現する領域ＡＲＥＡ（ｍ、ｎ）に含まれる欠陥を抽出する。このＡＲＥＡ（ｍ、ｎ）は、設計データを用いて抽出した領域であり、図４に示す領域４２乃至４４や、図６に示す領域６０などに対応する。ここで、ｍ、ｎは電気的特性と領域との種類を示す記号であり、図１０を説明するときに併せて詳しく述べる。

次いで、領域ＡＲＥＡ（ｍ、ｎ）に対して電気的特性ＰＴ（ｎ）の良不良を判定する。この電気的不良とは、絶縁不良、断線、パッドの接続不良、帯電、サージによる破壊や経時劣化などといった集積回路の製造工程で発生する、一般的な電気的不良全てが対象である。具体的な検査方法には、試料に電子線を照射した際に、電子線の照射条件や集積回路上の電気的回路構成により生じる各種チャージアップの規則性の乱れなどを用いて電気的不良を調査する、ＳＥＭを用いたボルテージコントラスト（Ｖｏｌｔａｇｅｃｏｎｔｒａｓｔ、ＶＣ）法や、配線パターンに対してプローブカート・コンタクトプローブを用いて検査をする方法などがある。これらの検査方法による結果と設計データとの相関を取ることで、各チップのＡＲＥＡ（ｍ、ｎ）の電気的欠陥が検出できる（図５の工程５０ｃに対応）。

ただし、本発明を実施するために最低限必要な情報の１つは、ＡＲＥＡ（ｍ、ｎ）の電気的不良の有無である。それゆえ、上記に示した電気的不良を検査する方法のいずれをも選択することができ、かつ多数の検査工程を組み合わせてもよい。そして、調査したい機能や工程によって検査方法を最適に選択すれば、検査効率と検査精度の向上によりＫＲ算出の信頼性が高まる。

図８に、３回の製造工程からなる集積回路に対して、本発明を実施した場合の各工程の流れ図を示す。ここでは、工程毎にインライン欠陥検査を行い、そして製造工程終了後に電気的特性の検査を行う。一方で、工程毎にインライン欠陥検査と電気的特性の検査を行うことも可能である。また、インライン欠陥検査と電気的特性の検査を行う順序は、どちらを先とすることも可能である。前者の最後に電気的特性の検査を行う場合は、電気的特性の検査回数が減ることで検査時間の短縮が可能となる。後者のインライン欠陥検査と電気的特性の検査を交互に行う場合は、高精度で多面的な電気的歩留まりの評価が可能となる。

また、工程内での欠陥検査には、製造と検査を一体化して生産効率を向上させる効果がある。図８に関連した上記実施方法においても、製造工程の規模や目的に応じて生産効率の高くなるように順番や検査数を選択する。

さらに、ＫＲとダメージ率の算出を含む集積回路の製造工程において、最初に全製造工程を大きな工程レイヤに分け、それらの工程レイヤ毎のＫＲとダメージ率を取得することは、問題となる製造工程特定の効率を上げる効果がある。これは、多数の工程によって製造される集積回路において、全ての製造工程のＫＲとダメージ率を参照すると手間を要するからである。まず、大きな工程レイヤのＫＲとダメージ率を参照し、その結果からダメージ率が相対的に高い工程レイヤに含まれる製造プロセスのＫＲと、ダメージ率とを取得するといった、段階的にＫＲとダメージ率とを使用することで、問題工程の抽出が容易になる。また、本発明の実施において、このように段階的にＫＲとダメージ率とを使用する際の工程レイヤの抽出方法は、任意に決めてよい。

図９に、３つの工程レイヤに分割した場合の各工程レイヤのダメージ率を、模式的に示す。ここでは、工程レイヤ３が最もダメージ率が大きいとした。このとき、工程レイヤ３に含まれる製造工程が、歩留まり低下に最も大きく影響している。したがって、工程レイヤ３に注目し、工程レイヤ３に含まれる製造工程のＫＲの算出と、ダメージ率との取得および評価を行う。そして、工程レイヤ３を構成する工程内から、さらにダメージ率の大きな工程を抽出し、さらに詳細に対策する。

この対策としては、光学的な検査装置やＳＥＭによる欠陥レビュや元素分析等などがある。これは、インライン欠陥検査などの検査結果を用いることができる。すなわち、ダメージ率の大きい製造工程が特定できたら、あらかじめ取得しておいたインライン欠陥検査の結果を詳細に分析し、問題となる工程内の欠陥の種類を特定する。このように欠陥の種類の情報とダメージ率の結果とを組み合わせることで、製造方法や装置の特定を行うことが可能となる。

ところで、半導体集積回路の製造において、最初に分類する大きな工程レイヤとは、例えば、シリコン基板表面の酸化といった半導体集積回路の製造開始から、トランジスタのゲートのエッチング以前の製造工程からなる工程レイヤＬ１と、Ｌ１の終了からコンタクトホールの平坦化法（例えば化学的機械的研磨法、ＣＭＰ）までの製造工程からなる工程レイヤＬ２と、Ｌ２以降の製造工程からなる工程レイヤＬ３などである。このように大きくレイヤ化したＬ１、Ｌ２、Ｌ３に含まれる製造工程に対して実行したインライン欠陥検査の結果を用いて、Ｌ１、Ｌ２、Ｌ３のＫＲとダメージ率との算出を行う。ここで、Ｌ１、Ｌ２、Ｌ３を工程レイヤの例として示したのは、半導体集積回路のフロントエンドの製造工程が、Ｌ２までにおいてほぼ終了している点が考慮されている。そして、工程レイヤＬ１のダメージ率が大きければ、工程レイヤＬ１に含まれる製造工程から構成できるあたらしい工程レイヤや、もしくはさらに細分化した単独の製造工程などにおいてＫＲとダメージ率とを取得し、そして、それらの結果を用いて欠陥への対策と管理を行う。

次いで、上記のインライン欠陥検査と電気的特性の検査の結果とを用いて、欠陥と機能の電気的歩留まりとの相関関係の調査を行う。つまり、ＫＲの算出を行う（図５の工程５１に対応）。

図１０に、本発明におけるＫＲ算出手順の一例を示す。

はじめに、電気的特性ＰＴ（ｎ）と、ＰＴ（ｎ）を実現する集積回路上の領域ＡＲＥＡ（ｍ、ｎ）の組み合わせリストとを作成する。これを工程１００とする。ここで、ｎ、ｍは自然数である。ｎは調査対象とした電気的特性の数を表す。一方、ｍは集積回路上でＰＴ（ｎ）を実現する領域の数を表す。

次いで、ある電気的特性ＰＴ（ｉ）と、ある領域ＡＲＥＡ（ｍ、ｉ）とに注目する。ｉは１からｎまでの自然数である。これを工程１０１とする。

次いで、領域ＡＲＥＡ（ｍ、ｉ）の領域内にある、インライン欠陥検査で得られた欠陥を抽出する。これを工程１１２とする。

次いで、ＫＲとダメージ率を算出する。これを工程１０３とする。

次いで、ＰＴ（ｉ）とは異なる電気的特性ＰＴ（ｊ）があるかどうかを判断する。これを工程１０４とする。さらに調査したいＰＴ（ｊ）がある場合には、ＰＴ（ｉ）と同様に工程１０１、１０２、１０３の算出をｊに対して行う。一方で、調査したいＰＴ（ｊ）がない場合には、図１０の算出手順を終了する。

本発明により、算出されたＫＲと、電気的特性ＰＴ（ｎ）を実現する領域ＡＲＥＡ（ｍ、ｎ）に発生した欠陥の発生率を掛け合わせることで、欠陥のウェハ全体に対する影響を推定できるダメージ率を算出する（図５の工程５１ｂに対応）。

図１１に、本発明によって算出されたＫＲとダメージ率とを用いた、歩留まり低下工程への対策例の一例を示す。この例は、
ＫＲとダメージ率とを大きい順に並べてリスト化する工程１１０と、ダメージ率の大きい製造工程を抽出して、その製造工程の欠陥数低減の対策工程１１１と、ＫＲの大きい製造工程を抽出して、その製造工程の欠陥数の推移に注目した管理工程１１２からなる。

ＫＲとダメージ率とを大きい順に並べるなどしてリスト化すると、
各製造工程の電気的歩留まりへの影響を、より的確に知ることができる。もし特定の層のダメージ率が他の層よりも大きければ、その層の製造工程の電気的歩留まりへの影響が、他の層に比べて大きいということなので、歩留まり向上にはまずその製造工程に注目すればよい。より一般的には、ダメージ率の大きい製造工程の抽出とその製造工程の欠陥数低減の対策と、ＫＲの大きい製造工程の抽出とその製造工程の欠陥数の推移に注目した製造管理を行うことで、ラインの早期立ち上げや歩留まり向上が可能となる。

図１２を用いて、本発明によるＫＲの算出を説明する。ただし、本発明において、図１２に示すチップ数や欠陥の状態などは、実施の限定条件とならない。
ウェハ１２０には、正方形で示す９つのチップ１２１ａ乃至ｉが形成されている。また、機能ＰＴ（ｎ）を実現する領域Ａｒｅａ（ｍ、ｎ）１２２ａおよび１２２ｂが、各チップ１２１ａ乃至ｉから抽出されている。また、この領域Ａｒｅａ（ｍ、ｎ）に対する電気的な欠陥検査において、不良品であった領域１２２ａと良品であった領域１２２ｂとが、斜線の有無によって区別されている。ここでは、不良であった領域１２２ａを斜線部分にて示した。また、図１２に、領域１２３ａ内の欠陥１２３ａと、領域１２２ｂ内の欠陥１２３ｂと、チップ内であって領域Ａｒｅａ（ｍ、ｎ）外の欠陥１２３ｃと、チップ外の欠陥１２３ｄとを示す。

本発明では、領域Ａｒｅａ（ｍ，ｎ）に欠陥のない場合の機能ＰＴ（ｎ）の歩留まりと、領域Ａｒｅａ（ｍ、ｎ）に欠陥のある場合の機能ＰＴ（ｎ）の歩留まりとを用いてＫＲを算出する。

図１３に、図１２においてチップ単位でＫＲを算出する従来方法の算出結果と、図１２において本発明のＫＲの算出結果とを示す。ただし、本発明と比較するために、従来方法の算出において、電気的不良のチップをチップ１２１ａ、１２１ｅ、１２１ｉとした。これは、従来方法では、チップから抽出した機能ＰＴ（ｎ）を実現する領域の電気的不良を、チップの不良としてみなしてＫＲを算出するからである。

このとき、ウェハに対する欠陥の条件は同じであっても、本発明のＫＲとダメージ率のほうが高く見積もられており、実際に電気的歩留まりに影響を与えている欠陥と製造工程をより精度よく評価していることが分かる。この図１３に示した効果の差は、設計ルールの微細化に伴う欠陥数の増大や、集積回路の大型化によるチップ数の減少や、ウェハの大口径化に伴う欠陥発生要因の多様化が進むほど、顕著に現れる。

さらに、本発明では特定パターン領域のＫＲの算出を行うので、歩留まり低下に影響を及ぼす配線パターンの傾向を知ることができる。したがって、歩留まりに実際に影響を与えている配線パターンを定量的に知ることができる。

図１４に、本発明の実施例２の説明図として、検査対象となるウェハ１４０と、第１の機能を実現する第１の領域１４１と第２の機能を実現する第２の領域１４２、およびウェハ１４０に存在する欠陥１４３とを示す。

実施例２では、同一チップに対して複数の機能の電気的歩留まりを調査している場合に、各機能を実現する各領域でのＫＲを用いて、領域の面積比により加重平均を取る。この加重平均値により、ＫＲの精度をさらに上げることができる。

図１５に、本発明の実施例３の説明図として、検査対象となるウェハ１５０と、第１の機能を実現する第１の領域１５１と、ウェハ１５０に存在する第１の欠陥１５２と第２の欠陥１５３とを示す。

実施例３では、インライン欠陥検査において欠陥のサイズの分類やＳＥＭレビュによる欠陥の形の区別を行い、欠陥モード毎にＫＲを算出する。この場合には、問題となる工程だけでなく、どのタイプの欠陥が電気的歩留まりに影響を与えているかを知ることができる。

また、本発明の実施例４として、実施例２（図１４）と実施例３（図１５）の特徴を組み合わせて、複数の欠陥と複数の領域を組み合わせて欠陥と電気的歩留まりとの相関関係の調査を行うことも可能である。

なお、本発明の実施範囲は、実施例で示した半導体集積回路の製造工程に限定されず、プリント基板やプラズマディスプレイパネルや液晶パネルといった電気的な配線を有する集積回路全般の製造方法に適用することができる。

本発明は、ＫＲの算出を含む集積回路の製造工程に対して利用可能である。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板上に生成された欠陥と集積回路の電気的歩留まりとの相関であるキラーレイシオを算出する工程を含む集積回路の製造方法であって、
前記集積回路上で、第１の機能が実現される領域を抽出する第１の工程と、
前記集積回路に対して、インライン欠陥検査を行う第２の工程と、
前記第１の工程で抽出された領域に含まれる、前記第２の工程で検出された欠陥を抽出する第３の工程と、
前記第１の工程で抽出された領域に対して、前記第１の機能の検査を行う第４の工程と、
前記第３の工程による欠陥の抽出結果と、前記第４の工程による前記第１の機能の検査結果から、前記第１の機能に対応する前記キラーレイシオを算出する第５の工程と
を有する集積回路の製造方法。（１）
（付記２）
付記１に記載の集積回路の製造方法であって、
前記キラーレイシオを用いて欠陥を含む集積回路から基板全体への欠陥の影響を表すダメージ率を算出する第６工程を有する集積回路の製造方法。（２）
（付記３）
付記１に記載の集積回路の製造方法であって、
前記第１と前記第３と前記第４の工程が少なくとも２つ以上の機能に対して行われ前記少なくとも２つ以上の機能毎に算出されたキラーレイシオ群の加重平均を算出する第７の工程を有する集積回路の製造方法。（３）
（付記４）
付記３に記載の集積回路の製造方法であって、
欠陥を含む集積回路から基板全体への欠陥の影響を表すダメージ率を、前記第７の工程で算出されたキラーレイシオ群の加重平均を用いて算出する第８の工程を有する集積回路の製造方法。（４）
（付記５）
付記１乃至４のいずれか１つに記載の集積回路の製造方法であって、
欠陥のモード別に前記キラーレイシオを算出する第９の工程を有する集積回路の製造方法。（５）
（付記６）
付記５に記載の集積回路の製造方法であって、
前記第９の工程で算出されたキラーレイシオを用いてダメージ率を算出する工程を有する集積回路製造工程の製造方法。

キラーレイシオ法を説明する図である。チップ上の欠陥の有無と電気的歩留まりの有無により算出される、ＫＲの定義式を示す図である。欠陥のあるチップ数からウェハ全体に対する欠陥の影響を定量的に表す、ダメージ率の定義式を示す図である。特定の機能を実現する領域を汎用的な設計情報から抽出する方法を示す図である。本発明の実施例１の概要を示す図である。４層配線構造の集積回路において、特定の機能を実現する領域を各層で示した図である。本発明の実施例１における、インライン欠陥検査の結果例を示した図である。本発明の実施例１における、製造工程とインライン欠陥検査と電気的特性の検査の工程順序を説明する図である。各工程レイヤと対応するダメージ率を示す図である。本発明におけるＫＲの算出方法を示す図である。本発明の実施例１における、歩留まり低下工程の特定方法例と対策方法例を示す図である。本発明の実施例１における、ＫＲの算出方法を示す図である。従来方法と本発明の実施例１のＫＲおよびダメージ率の算出結果を示す図である。本発明の実施例２を示す図である。本発明の実施例３を示す図である。

符号の説明

１０‐Ａ、１０−Ｂ、２０、３０：ウェハ
１１：第１の欠陥
１２：第２の欠陥
１３：電気的不良がないチップ
１４：電気的不良があるチップ
２１：欠陥がない良品チップ
２２：欠陥がない欠品チップ
２３：欠陥がある良品チップ
２４：欠陥がある欠品チップ
３１：チップ
３２：欠陥
４０：ウェハ
４１：設計データ
４２：第１の機能（例えば、メモリセル部）を実現する領域
４３：第２の機能（例えば、ロジック部）を実現する領域
４４：第３の機能を実現する領域
４５：チップの拡大図
５０：ＫＲの算出に必要な情報の取得工程
５０ａ：設計情報により特定の機能を有する領域の抽出工程
５０ｂ：インライン欠陥検査工程
５０ｃ：電気的特性の測定と判定をする工程
５１：欠陥と電気的歩留まりの相関関係の算出工程
５１ａ：ＫＲ（キラーレイシオ）の算出工程
５１ｂ：ダメージ率の算出工程
５２：歩留まり低下工程の特定および対策工程
６０：４層配線構造からなる第１のチップにおいて第１の機能を実現する領域
６１：４層配線構造からなる第１のチップの第１の層
６２：４層配線構造からなる第１のチップの第２の層
６３：４層配線構造からなる第１のチップの第３の層
６４：４層配線構造からなる第１のチップの第４の層
７０：第１の製造工程終了後の欠陥検査の結果
７１：第２の製造工程終了後の欠陥検査の結果
７２：第３の製造工程終了後の欠陥検査の結果
７３：第１の製造工程終了後の欠陥検査の結果の拡大図
７４：第１の欠陥
７５：第２の欠陥
１２０、１４０、１６０：ウェハ
１２１ａ乃至ｉ：チップ
１２２ａ：機能ＰＴ（ｎ）が不良である領域Ａｒｅａ（ｍ、ｎ）
１２２ｂ：機能ＰＴ（ｎ）が良品である領域Ａｒｅａ（ｍ、ｎ）
１２３ａ：領域１２３ａ内の欠陥
１２３ｂ：領域１２２ｂ内の欠陥
１２３ｃ：チップ内であって領域Ａｒｅａ（ｍ、ｎ）外の欠陥
１２３ｄ：チップ外の欠陥
１４１：第１の電気的特性を実現する第１の領域
１４２：第２の電気的特性を実現する第２の領域
１４３：ウェハ１４０上の欠陥
１５１：第１の電気的特性を実現する第１の領域
１５２：第１の欠陥
１５３：第２の欠陥

Claims

基板上に生成された欠陥と集積回路の電気的歩留まりとの相関であるキラーレイシオを算出する工程を含む集積回路の製造方法であって、
前記集積回路上で、第１の機能が実現される領域を抽出する第１の工程と、
前記集積回路に対して、インライン欠陥検査を行う第２の工程と、
前記第１の工程で抽出された領域に含まれる、前記第２の工程で検出された欠陥を抽出する第３の工程と、
前記第１の工程で抽出された領域に対して、前記第１の機能の検査を行う第４の工程と、
前記第３の工程による欠陥の抽出結果と、前記第４の工程による前記第１の機能の検査結果から、前記第１の機能に対応する前記キラーレイシオを算出する第５の工程と
を有する集積回路の製造方法。
請求項１に記載の集積回路の製造方法であって、
前記キラーレイシオを用いて、欠陥を含む集積回路から基板全体への欠陥の影響を表すダメージ率を算出する第６の工程を有する集積回路の製造方法。
請求項１に記載の集積回路の製造方法であって、
前記第１と前記第３と前記第４の工程が少なくとも２つ以上の機能に対して行われ、前記少なくとも２つ以上の機能毎に算出されたキラーレイシオ群の加重平均を算出する第７の工程を有する集積回路の製造方法。
請求項３に記載の集積回路の製造方法であって、
欠陥を含む集積回路から基板全体への欠陥の影響を表すダメージ率を、前記第７の工程で算出されたキラーレイシオ群の加重平均を用いて算出する第８の工程を有する集積回路の製造方法。
請求項１乃至４のいずれか１つに記載の集積回路の製造方法であって、
欠陥のモード別に前記キラーレイシオを算出する第９の工程を有する集積回路の製造方法。