KR102179989B1

KR102179989B1 - 전기적 설계 의도에 기초한 결함 분류 시스템 및 방법

Info

Publication number: KR102179989B1
Application number: KR1020187032434A
Authority: KR
Inventors: 프라산티 우팔루리; 티루푸라순다리 자야라만; 아르디스 리앙; 스리칸스 칸두쿠리; 사가 케카레
Original assignee: 케이엘에이 코포레이션
Priority date: 2016-04-13
Filing date: 2017-04-05
Publication date: 2020-11-17
Also published as: TW201737384A; CN108886007B; KR20180125173A; CN108886007A; TWI725165B

Abstract

전기적 설계 특성에 기초하여 하나 이상의 결함을 자동으로 분류하는 방법은 샘플의 선택된 영역의 하나 이상의 이미지를 수신하는 단계, 샘플의 선택된 영역과 관련된 하나 이상의 설계 데이터 세트를 수신하는 단계, 샘플의 선택된 영역의 하나 이상의 이미지를 하나 이상의 설계 데이터 세트와 비교함으로써 상기 샘플의 선택된 영역의 하나 이상의 이미지에서 하나 이상의 결함의 위치를 찾아내는 단계, 하나 이상의 결함에 대응하는 하나 이상의 설계 데이터 세트로부터 하나 이상의 관심 패턴을 리트리빙하는 단계, 및 하나 이상의 관심 패턴에 포함된 하나 이상의 주석이 달린 전기적 설계 특성에 기초하여 샘플의 선택된 영역의 하나 이상의 이미지 내의 하나 이상의 결함을 분류하는 단계를 포함한다.

Description

전기적 설계 의도에 기초한 결함 분류 시스템 및 방법

본 출원은 2016년 5월 26일에 출원되고, Prasanti Uppaluri, Thirupurasundari Jayaraman, Ardis Liang 및 Srikanth Kandukuri를 발명자로 하고, 발명의 명칭이 METHOD FOR DEFECT CLASSIFICATION BASED ON ELECTRICAL DESIGN INTENT(전기적 설계 의도에 기초한 결함 분류 방법)인 미국 임시 특허 출원 제62/341,765호에 대한 35 U.S.C. §119(e) 하의 우선권을 주장하고, 이는 그 전체가 참조로 본 명세서에 포함된다.

본 발명은 일반적으로 웨이퍼 검사 및 리뷰(review)에 관한 것으로서, 보다 구체적으로는 웨이퍼 검사 및 리뷰 중에 전기적 설계 의도에 기초하여 결함을 분류하는 것에 관한 것이다.

로직 및 메모리 디바이스와 같은 반도체 디바이스를 제조하는 것은 통상적으로 다수의 반도체 제조 공정을 사용하여 반도체 웨이퍼와 같은 기판을 처리하여 반도체 디바이스의 다양한 피처 및 다중 레벨을 형성하는 것을 포함한다. 다수의 반도체 디바이스는 단일 반도체 웨이퍼 상의 배열(arrangement)로 제조된 다음, 개별적인 반도체 디바이스로 분리될 수 있다.

반도체 디바이스는 제조 공정 중에 결함을 발생시킬 수 있다. 검사 공정은 반도체 제조 공정 중 다양한 단계에서 수행되어 표본 상의 결함을 검출한다. 검사 공정은 집적 회로와 같은 반도체 디바이스를 제조하는 중요한 부분이며, 반도체 디바이스의 치수가 감소함에 따라 수용 가능한 반도체 디바이스를 성공적으로 제조하는 데 훨씬 더 중요해지고 있다. 예를 들어, 결함의 검출은 반도체 디바이스의 치수가 감소함에 따라 매우 바람직한데, 비교적 작은 결함조차도 반도체 디바이스에서 원하지 않는 수차(aberration)를 유발할 수 있기 때문이다. 이와 같이, 개선된 웨이퍼 검사 및 결함 분류를 위한 해결책을 제공하여 제조 문제를 해결하고 개선된 웨이퍼 검사 성능을 제공하는 것이 바람직할 것이다.

본 개시의 하나 이상의 실시 예에 따라, 전기적 설계 특성(properties)에 기초하여 하나 이상의 결함을 자동으로 분류하는 시스템이 개시된다. 하나의 예시적인 실시 예에서, 시스템은 이미징 툴을 포함한다. 다른 예시적인 실시 예에서, 시스템은 사용자 인터페이스를 포함한다. 다른 예시적인 실시 예에서, 사용자 인터페이스는 디스플레이 및 사용자 입력 디바이스를 포함한다. 또 다른 예시적인 실시 예에서, 시스템은 제어기를 포함한다. 또 다른 예시적인 실시 예에서, 제어기는 메모리에 저장된 프로그램 명령어들의 세트를 실행하도록 구성된 하나 이상의 프로세서를 포함한다. 다른 예시적인 실시 예에서, 프로그램 명령어들은 하나 이상의 프로세서로 하여금 샘플의 선택된 영역의 하나 이상의 이미지를 수신하게 하도록 구성된다. 또 다른 예시적인 실시 예에서, 프로그램 명령어들은 하나 이상의 프로세서로 하여금 샘플의 선택된 영역과 관련된 하나 이상의 설계 데이터 세트를 수신하게 하도록 구성된다. 다른 예시적인 실시 예에서, 설계 데이터 세트는 하나 이상의 층을 포함한다. 다른 예시적인 실시 예에서, 층은 하나 이상의 형상(shape) 세트를 포함한다. 또 다른 예시적인 실시 예에서, 프로그램 명령어들은 하나 이상의 프로세서로 하여금 샘플의 선택된 영역의 하나 이상의 이미지를 하나 이상의 설계 데이터 세트와 비교함으로써, 샘플의 선택된 영역의 하나 이상의 이미지에서 하나 이상의 결함의 위치를 찾아내게(locate) 하도록 구성된다. 또 다른 예시적인 실시 예에서, 프로그램 명령어들은 하나 이상의 프로세서가 하나 이상의 결함에 대응하는 하나 이상의 설계 데이터 세트로부터 하나 이상의 관심 패턴(pattern of interest)을 리트리빙(retrieve)하게 하도록 구성된다. 또 다른 예시적인 실시 예에서, 하나 이상의 관심 패턴은 하나 이상의 주석이 달린(annotated) 전기적 설계 특성을 포함한다. 다른 예시적인 실시 예에서, 관심 패턴은 하나 이상의 형상에 의해 표현된다. 또 다른 예시적인 실시 예에서, 프로그램 명령어들은 하나 이상의 프로세서로 하여금 하나 이상의 주석이 달린 전기적 설계 특성에 기초하여 샘플의 선택된 영역의 하나 이상의 이미지에서 하나 이상의 결함을 분류하게 하도록 구성된다.

본 개시의 하나 이상의 실시 예에 따라, 결함 분류를 위한 전기적 설계 특성으로 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템이 개시된다. 하나의 예시적인 실시 예에서, 시스템은 사용자 인터페이스를 포함한다. 다른 예시적인 실시 예에서, 사용자 인터페이스는 디스플레이 및 사용자 입력 디바이스를 포함한다. 또 다른 예시적인 실시 예에서, 시스템은 제어기를 포함한다. 또 다른 예시적인 실시 예에서, 제어기는 메모리에 저장된 프로그램 명령어들의 세트를 실행하도록 구성된 하나 이상의 프로세서를 포함한다. 또 다른 예시적인 실시 예에서, 프로그램 명령어들은 하나 이상의 프로세서로 하여금 하나 이상의 설계 데이터 세트를 수신하게 하도록 구성된다. 다른 예시적인 실시 예에서, 설계 데이터 세트는 하나 이상의 층을 포함한다. 다른 예시적인 실시 예에서, 층은 하나 이상의 형상 세트를 포함한다. 또 다른 예시적인 실시 예에서, 프로그램 명령어들은 하나 이상의 프로세서로 하여금 사용자 입력 디바이스로부터 하나 이상의 설계 데이터 세트 내의 관심 패턴의 선택을 수신하게 하도록 구성된다. 다른 예시적인 실시 예에서, 관심 패턴은 하나 이상의 형상에 의해 표현된다. 또 다른 예시적인 실시 예에서, 프로그램 명령어들은 하나 이상의 프로세서로 하여금 상기 선택된 관심 패턴과 관련된 하나 이상의 전기적 설계 특성으로 하나 이상의 설계 데이터 세트 내의 관심 패턴에 주석을 달게 하도록 구성된다.

본 개시의 하나 이상의 실시 예에 따라, 전기적 설계 특성에 기초하여 하나 이상의 결함을 자동으로 분류하는 방법이 개시된다. 하나의 예시적인 실시 예에서, 상기 방법은 샘플의 선택된 영역의 하나 이상의 이미지를 수신하는 단계를 포함할 수 있지만, 이에 제한되는 것은 아니다. 다른 예시적인 실시 예에서, 상기 방법은 샘플의 선택된 영역과 관련된 하나 이상의 설계 데이터 세트를 수신하는 단계를 포함할 수 있지만, 이에 한정되는 것은 아니다. 또 다른 예시적인 실시 예에서, 하나 이상의 설계 데이터 세트는 샘플의 선택된 영역에 대응한다. 다른 예시적인 실시 예에서, 설계 데이터 세트는 하나 이상의 층을 포함한다. 다른 예시적인 실시 예에서, 층은 하나 이상의 형상 세트를 포함한다. 또 다른 예시적인 실시 예에서, 상기 방법은 샘플의 선택된 영역의 하나 이상의 이미지를 하나 이상의 설계 데이터 세트와 비교함으로써 샘플의 선택된 영역의 하나 이상의 이미지에서 하나 이상의 결함의 위치를 찾아내는 단계를 포함할 수 있지만, 이에 한정되는 것은 아니다. 또 다른 예시적인 실시 예에서, 상기 방법은 하나 이상의 결함에 대응하는 하나 이상의 설계 데이터 세트로부터 하나 이상의 관심 패턴을 리트리빙하는 단계를 포함할 수 있지만, 이에 한정되는 것은 아니다. 다른 예시적인 실시 예에서, 관심 패턴은 하나 이상의 형상에 의해 표현된다. 또 다른 예시적인 실시 예에서, 하나 이상의 관심 패턴은 하나 이상의 주석이 달린 전기적 설계 특성을 포함한다. 또 다른 예시적인 실시 예에서, 상기 방법은 하나 이상의 주석이 달린 전기적 설계 특성에 기초하여 샘플의 선택된 영역의 하나 이상의 이미지에서 하나 이상의 결함을 분류하는 단계를 포함할 수 있지만, 이에 한정되는 것은 아니다.

본 개시의 하나 이상의 실시 예에 따라, 결함 분류를 위한 전기적 설계 특성으로 하나 이상의 설계 데이터 세트에 주석을 달기 위한 방법이 개시된다. 하나의 예시적인 실시 예에서, 상기 방법은 하나 이상의 설계 데이터 세트를 수신하는 단계를 포함할 수 있지만, 이에 한정되는 것은 아니다. 다른 예시적인 실시 예에서, 설계 데이터 세트는 하나 이상의 층을 포함한다. 다른 예시적인 실시 예에서, 층은 하나 이상의 형상 세트를 포함한다. 또 다른 예시적인 실시 예에서, 상기 방법은 사용자 입력 디바이스로부터의 하나 이상의 설계 데이터 세트 내의 관심 패턴의 선택을 수신하는 단계를 포함할 수 있지만, 이에 한정되는 것은 아니다. 다른 예시적인 실시 예에서, 관심 패턴은 하나 이상의 형상에 의해 표현된다. 다른 예시적인 실시 예에서, 상기 방법은 상기 선택된 관심 패턴과 관련된 하나 이상의 전기적 설계 특성으로 상기 하나 이상의 설계 데이터 세트 내의 관심 패턴에 주석을 다는 단계를 포함할 수 있지만, 이에 한정되는 것은 아니다.

전술한 일반적인 설명 및 다음의 상세한 설명은 모두 예시적이고 설명적인 것일 뿐이며, 본 개시를 반드시 제한하는 것은 아니라는 것을 이해해야 한다. 특성(characteristic)에 통합되어 그 일부를 구성하는 첨부 도면은 본 개시의 대상(subject matter)을 설명한다. 설명 및 도면은 함께 본 개시의 원리를 설명하는 역할을 한다.

본 개시의 다수의 이점은 첨부된 도면을 참조하여 당업자에게 보다 잘 이해될 수 있다.
도 1a는 본 개시에 따른 웨이퍼 검사를 위한 시스템의 블록도를 도시한다.
도 1b는 본 개시에 따른 하나 이상의 층을 포함하는 설계 데이터 세트를 도시한다.
도 2는 본 개시에 따른, 결함 분류를 위한 하나 이상의 전기적 설계 특성으로 하나 이상의 설계 데이터 세트에 주석을 다는 방법의 공정 흐름도를 도시한다.
도 3은 본 개시에 따른, 전기적 설계 특성에 기초하여 하나 이상의 결함을 자동으로 분류하는 방법의 공정 흐름도를 도시한다.

첨부된 도면에 도시된, 개시된 대상에 대한 상세한 설명이 이제 이루어질 것이다.

일반적으로 도 1a 내지 도 3을 참조하면, 웨이퍼 전기적 설계 특성 주석(annotation) 및 결함 분류를 위한 시스템 및 방법이 본 개시에 따라 개시된다.

본 개시의 실시 예는 전기적 설계 특성으로 설계 데이터에 주석을 달기 위한 시스템 및 방법에 관한 것으로서, 본 명세서에서 전기적 설계 특성은 하나 이상의 결함 특성에 기인하고, 이들 전기적 디바이스 상의 결함의 치명도(criticality)를 결정하거나 상호 연결하는데 사용된다.

본 개시의 목적을 위해, 본 명세서에서 사용된 "설계(design)" 및 "설계 데이터(design data)"라는 용어는 일반적으로 집적 회로(IC)의 물리적 설계(레이아웃) 및 복잡한 시뮬레이션 또는 간단한 기하 및 부울 연산을 통하여 물리적 설계로부터 유도된 데이터를 지칭한다. 예를 들어, 물리적 설계는 그래픽 데이터 시스템(Graphic Data System, GDS) 파일, 임의의 다른 표준 머신 판독 가능 파일, 당 업계에 공지된 임의의 다른 적합한 파일 및 설계 데이터베이스와 같은 데이터 구조에 저장될 수 있다. IC 레이아웃 데이터 또는 칩 설계 데이터는 GDSII 및 OASIS 포맷을 포함하되 이에 국한되지 않는 여러 가지 포맷으로 제공된다. GDSII 파일은 설계 레이아웃 데이터의 표현에 사용되는 파일 클래스 중 하나이다. 이러한 파일의 다른 예로는 GL1 및 OASIS 파일과 캘리포니아주 밀피타스(Milpitas)의 KLA-Tencor("KT")가 독점적으로 소유하고 있는 RDF(Reticle Design File) 데이터와 같은 독점적인 파일 포맷을 포함하지만, 이에 한정되지는 않는다. 설계 데이터는 특정 칩의 제조, 논리적 및 전기적 의도로 인코딩된다. 설계 데이터는 EDA(Electronic Design Automation) 툴의 출력일 수 있다. 예를 들어, EDA 툴에서 출력된 설계 데이터는 분석 소프트웨어로 처리되어 RDF 포맷으로 변환될 수 있다.

본 명세서에서, 레티클 검사 시스템 및/또는 그의 파생물(derivative)에 의해 획득된 레티클의 이미지가 설계를 위한 "프록시(proxy)"또는 "프록시들(proxies)"로서 사용될 수 있다는 것을 유의해야 한다. 이러한 레티클 이미지 또는 그 파생물은 설계를 사용하는 본 명세서에 기술된 임의의 실시 예에서 설계 레이아웃의 대체물로서 기능할 수 있다. 설계는 Zafar 등에게 2009년 8월 4일에 발행된 미국 특허 제7,570,796호 및 Kulkarni 등에게 2010년 3월 9일에 발행된 미국 특허 제7,676,077호에 기술된 임의의 다른 설계 데이터 또는 설계 데이터 프록시를 포함할 수 있으며, 이들 모두는 전체적으로 참조로 포함된다. 또한, 설계 데이터는 표준 셀 라이브러리 데이터, 통합 레이아웃 데이터, 하나 이상의 층에 대한 설계 데이터, 설계 데이터의 파생물 및 전체 또는 부분 칩 설계 데이터일 수 있다.

본 명세서에서, 웨이퍼 또는 레티클로부터의 시뮬레이션된 이미지 또는 획득된 이미지가 설계를 위한 프록시로서 사용될 수 있음을 또한 유의해야 한다. 이미지 분석은 또한 설계 분석을 위한 프록시로서 사용될 수도 있다. 예를 들어, 웨이퍼 및/또는 레티클의 이미지가 설계의 폴리곤(polygon)을 적절히 이미징하기에 충분한 해상도로 획득된다고 가정하면, 설계의 폴리곤은 웨이퍼 및/또는 레티클 상에 프린트된 설계의 이미지로부터 추출될 수 있다.

칩 설계 데이터로부터 전기적 의도를 추출하는 것은 사용자가 이용할 수 있는 설계 데이터의 유형에 기초하여 자동화되거나 수동일 수 있다. LVS(Layout Versus Schematic)과 같은 툴의 규칙 기반 EDA 클래스를 사용하여, 설계 데이터로부터 전기적 의도를 자동적으로 추출할 수 있다. 예를 들어, LVS 툴은 칩 설계의 전기적 의도를 자동으로 추출하기 위한 연결성(connectivity) 규칙과 함께 텍스트 층을 포함한 모든 설계 층을 필요로 한다. 사용자가 완전한 설계 층 세트를 사용할 수 없는 경우 사용자 중심 솔루션을 제공할 수 있다. 그러나 규칙 기반 또는 사용자 중심 솔루션을 사용할 수 없는 경우 설계 데이터의 전기적 의도를 추출할 수 없다. 이와 같이, 설계의 전기적 의도로 설계 데이터에 주석을 달아서, 웨이퍼 검사 및 리뷰 공정 동안 사용하기 위해 사용자 또는 제어기에 정보를 제공하는 것이 바람직할 것이다.

본 개시의 추가의 실시 예는 샘플 검사 이미지를 수신하고 샘플 검사 이미지에서 발견된 결함을 분류하기 위한 시스템 및 방법에 관한 것이다. 결함은 전기적 설계 특성으로 주석이 달린 설계 데이터와 결함을 비교함으로써 분류될 수 있으며, 전기적 설계 특성에는 결함 특성 및 결함의 치명도가 포함된다. 결함의 치명도는 그 위치에 의해 정의된다. 중요한 구조의 결함은 디바이스의 전기적 무결성에 영향을 미친다. 결함 특성 및 반도체 웨이퍼에 대한 치명도 레벨에 기초하여 결함을 분류하는 것은, 반도체 웨이퍼로부터 전기적 패턴의 대부분 또는 전체가 누락되는 것을 포함하여 제조 후의 결함의 적절한 분류를 촉진시킨다.

본 개시의 목적 상, 결함은 보이드(void), 쇼트(short), 파티클, 잔여물(residue), 부유물(scum) 또는 당 업계에 공지된 임의의 다른 결함으로서 분류될 수 있다. 결함은 뉴슨스(낮은 치명도를 갖는 결함) 또는 중대한 결함(material failure)(높은 치명도를 갖는 결함)으로서 분류될 수 있다. 결함의 치명도는 그 위치와 해당 위치의 전기적 의도에 의해 정의된다. 예를 들어, 디바이스의 전기적 무결성에 영향을 미치지 않는 더 우수한 제조 가능성을 위해 배치된 여분의 전기적 구조의 결함은 단일 전기적 구조의 결함(예를 들어, 중대한 결함)보다 중요도가 더 낮다(예를 들어, 뉴슨스). 예를 들어, 플로팅 네트(floating net) 내(in) 또는 위(on)의 결함은 전력선 또는 접지선 내 또는 위의 결함보다 덜 치명적일 수 있다.

결함이 존재하는 몇몇 경우에서, 웨이퍼는 전기적 구조(예를 들어, 비아 또는 콘택트)의 모든 부분 또는 대부분이 누락될 수 있다. 이러한 상황에서, 사용자는 육안 검사만으로 결함의 영향을 정확하게 결정하기 위한 전기적 구조에 관한 충분한 정보를 갖지 못할 수 있는데, 이는 결함이 형상이 없는 빈 영역에 위치할 수 있기 때문이다. 결과적으로 사용자가 결함을 잘못 분류할 수 있다. 예를 들어 누락된 모양 또는 모양의 부분은 검사 중인 층에 형상 데이터가 없기 때문에, 중대한 오류 대신에 뉴슨스로서 잘못 분류될 수 있고, 그 반대로 잘못 분류될 수 있다. 이러한 잘못된 분류는 뉴슨스 칩의 불필요한 재-프린트 또는 뉴슨스 결함에 의해 오직 피해를 입은 것으로 여겨진 중대한 결함이 있는 칩의 교체 및 보상의 형태로 제조업체의 이익 손실을 초래할 수 있다. 이와 같이, 결함의 치명도를 결정하기 위한 추가 자원을 검사자에게 제공하기 위해 검사 및 리뷰 과정에서 비교를 위해 사용된 설계 데이터 내에 전기적 의도를 제공하는 것이 바람직할 것이다.

본 개시의 목적 상, 전기적 의도, 전기적 설계 의도, 전기적 특성, 전기적 설계 특성 및 전기적 패턴이라는 용어들은 동등한 용어를 나타낸다.

도 1은 본 개시의 하나 이상의 실시 예에 따른 샘플 검사용 시스템(100)을 도시한다. 일 실시 예에서, 시스템(100)은 이미징 툴(102)을 포함한다. 다른 실시 예에서, 시스템(100)은 샘플 스테이지(108) 상에 배치된 샘플(104)을 포함한다. 다른 실시 예에서, 시스템(100)은 제어기(110)를 포함한다. 다른 실시 예에서, 시스템(100)은 사용자 인터페이스(120)를 포함한다.

다른 실시 예에서, 이미징 툴(102)은 샘플(104) 상의 결함을 검출하도록 구성된다. 예를 들어, 이미징 툴(102)은 검사 툴 또는 리뷰 툴과 같은 당 업계에 공지된 임의의 적절한 특성화 툴을 포함할 수 있지만, 이에 한정되지는 않는다, 예를 들어 이미징 툴(102)은 전자 빔 검사 또는 리뷰 툴(예를 들어, SEM 시스템)을 포함할 수 있지만, 이에 제한되지는 않는다. 다른 예로서, 이미징 툴(102)은 광학 검사 툴을 포함할 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 광학 검사 툴은 LSP(laser sustained plasma) 기반 검사 툴을 포함하는 광대역 플라즈마(broadband plasma, BBP) 검사 툴을 포함할 수 있지만, 이에 한정되는 것은 아니다. 다른 예에서, 광학 검사 툴은 레이저 스캐닝 검사 툴과 같은 협대역 검사 툴을 포함할 수 있지만, 이에 한정되는 것은 아니다. 또한, 광학 검사의 경우, 이미징 툴(102)은 명 시야 이미징 툴 또는 암시야 이미징 툴을 포함할 수 있지만, 이에 한정되는 것은 아니다. 본 명세서에서 이미징 툴(102)은 샘플(104)의 표면으로부터 반사, 산란, 회절 및/또는 방사된 조명을 검출하도록 구성된 임의의 광학 시스템을 포함할 수 있다는 것을 본 명세서에서 유의해야 한다. 이미징 툴의 예들은 2006년 8월 8일자로 발행된 미국 특허 제7,092,082호; 2003년 9월 16일자로 발행된 미국 특허 제6,621,570호; 1998년 9월 9일자로 발행된 미국 특허 제5,805,278호에 일반적으로 기재되어 있으며, 이들 각각은 본 명세서에 전체가 참조로 포함된다. 이미징 툴의 예는 또한 2014년 4월 4일에 발행된 미국 특허 번호 제8,664,594호, 2014년 4월 8일에 발행된 미국 특허 번호 제8,692,204호, 2014년 4월 15일에 발행된 미국 특허 번호 제8,698,093호, 2014년 5월 6일에 발행된 미국 특허 번호 제8,716,662호, 2015년 4월 29일에 출원된 미국 특허 출원 번호 제14/699,781호, 2015년 3월 24일자로 출원된 미국 특허 출원 번호 제14/667,235호, 및 2014년 8월 13일자로 출원된 미국 특허 출원 번호 제14/459,155호에 일반적으로 기재되어 있으며, 이들 각각은 전체가 본 명세서에 참고로 포함된다.

다른 실시 예에서, 비록 도시되지는 않았지만, 이미징 툴(102)은 조명 소스, 검출기 및 검사를 수행하기 위한 다양한 광학 컴포넌트(예를 들어, 렌즈, 빔 분리기(beam splitter) 등)를 포함할 수 있다. 예를 들어, 이미징 툴(102)의 조명 소스는 당 업계에 공지된 임의의 조명 소스를 포함할 수 있다. 예를 들어, 조명 소스는 광대역 광원 또는 협대역 광원을 포함할 수 있지만, 이에 한정되는 것은 아니다. 또한, 조명 소스는 샘플 스테이지(106) 상에 배치된 (다양한 광학 컴포넌트들을 통해) 샘플(104)의 표면으로 광을 지향시키도록 구성될 수 있다. 또한, 이미징 툴(102)의 다양한 광학 컴포넌트들은 샘플(104)의 표면으로부터 반사 및/또는 산란된 광을 이미징 툴(102)의 검출기로 지향시키도록 구성될 수 있다. 다른 예로서, 이미징 툴(102)의 검출기는 당 업계에 공지된 임의의 적절한 검출기를 포함할 수 있다. 예를 들어, 검출기는 PMT(photo-multiplier tube), CCD(charge coupled device), TDI(time delay integration) 카메라 등을 포함할 수 있지만 이에 한정되는 것은 아니다. 또한, 검출기의 출력은 제어기(110)에 통신 가능하게 연결될 수 있으며, 본 명세서에서 더 상세하게 설명된다.

일 실시 예에서, 샘플(104)은 웨이퍼를 포함한다. 예를 들어, 샘플(104)은 반도체 웨이퍼를 포함할 수 있지만, 이에 한정되는 것은 아니다. 본 개시를 통해 사용된 바와 같이, "웨이퍼"라는 용어는 일반적으로 반도체 또는 비-반도체(non-semi-conductor) 물질로 형성된 기판을 지칭한다. 예를 들어, 반도체 또는 반도체 물질은 단결정 실리콘, 갈륨 비소 및 인화 인듐을 포함할 수 있지만, 이에 제한되지는 않는다.

다른 실시 예에서, 샘플(104)은 하나 이상의 설계 데이터 세트에 기초하여 제조된다. 다른 실시 예에서, 설계 데이터 세트는 하나 이상의 층 세트를 포함한다. 예를 들어, 이러한 층은 레지스트, 유전체 물질, 도전성 물질 및 반도전성(semiconductive) 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다. 다수의 상이한 유형의 이러한 층이 당 업계에 공지되어 있으며, 본 명세서에서 사용되는 웨이퍼라는 용어는 이러한 층의 모든 유형이 형성될 수 있는 웨이퍼를 포괄하는 것으로 의도된다. 또 다른 예로서, 웨이퍼 상에 형성된 하나 이상의 층은 웨이퍼 내에서 1회 이상 반복될 수 있다. 이러한 재료 층의 형성 및 처리는 궁극적으로 완성된 디바이스를 초래할 수 있다. 많은 상이한 유형의 디바이스가 웨이퍼 상에 형성될 수 있으며, 본 명세서에서 사용된 웨이퍼라는 용어는 당 업계에 공지된 임의의 유형의 디바이스가 제조되고 있는 웨이퍼를 포괄하도록 의도된다.

다른 실시 예에서, 층은 하나 이상의 형상 세트를 포함한다. 예를 들어, 하나 이상의 형상 세트는 층 내에서 1회 이상 반복될 수 있다. 다른 예로서, 형상 세트는 규칙적 또는 불규칙적 형상일 수 있다. 다른 실시 예에서, 형상은 폴리곤이다. 디바이스의 설계 데이터를 검사할 때 폴리곤의 구현은 일반적으로 2014년 12월 30일에 발행된 미국 특허 번호 제8,923,600호; 및 2014년 2월 12일자로 출원된 미국 특허 출원 제14/178,886호를 포함하며, 이들 각각은 전체가 본 명세서에 참조로 포함된다.

다른 실시 예에서, 하나 이상의 설계 데이터 세트는 하나 이상의 관심 패턴을 포함한다. 예를 들어, 하나 이상의 관심 패턴은 하나 이상의 설계 데이터 세트 내에서 1회 이상 반복될 수 있다. 다른 실시 예에서, 관심 패턴은 하나 이상의 형상 세트에 의해 표현될 수 있다. 다른 실시 예에서, 관심 패턴은 하나 이상의 설계 데이터 세트 내에 정의된 셀일 수 있다. 관심 패턴은 하나 이상의 설계 데이터 세트의 특정한 전기적 의도에 대응할 수 있다는 것을 본 명세서에서 유의해야 한다. 본 개시 전체에 걸쳐 사용되는 바와 같이, 하나 이상의 설계 데이터 세트의 전기적 의도는 전력선, 접지선, 타이밍 선, 워드 선, 비트 선, 데이터 선, 논리 선 등을 포함하지만, 이에 한정되는 것은 아니다.

도 1b는 본 개시에 따른 샘플(104)에 대한 설계 데이터 세트의 하나 이상의 층을 도시한다. 일 실시 예에서, 설계 데이터 세트는 층(130)을 포함한다. 다른 실시 예에서, 층(130)은 하나 이상의 폴리곤을 포함한다. 예를 들어, 층(130)은 반복되는 폴리곤을 가질 수 있다. 예를 들어, 층(130)은 반복되는 폴리곤(132)의 세트를 가질 수 있다. 추가적으로, 층(130)은 반복되는 폴리곤(134)의 세트를 가질 수 있다. 다른 예로서, 층(130)은 단일 폴리곤을 가질 수 있다. 예를 들어, 층(130)은 단일 폴리곤(136)을 가질 수 있다. 추가적으로, 층(130)은 단일 폴리곤(138)을 가질 수 있다. 다른 예로서, 층(130)은 하나 이상의 추가 폴리곤(139)을 가질 수 있다. 다른 실시 예에서, 사용자는 하나 이상의 전기적 특성으로 하나 이상의 폴리곤에 주석을 달 수 있다. 일 예에서, 하나 이상의 폴리곤은 SRAM 비트 셀에 대한 전기적 설계 특성으로 주석이 달릴 수 있다. 예를 들어, 사용자는 반복되는 폴리곤(132)의 세트에 전압 소스로서 주석을 달 수 있다. 또한, 사용자는 반복되는 폴리곤(134)의 세트에 접지로서 주석을 달 수 있다. 또한, 사용자는 폴리곤(136)에 워드 선으로서 주석을 달 수 있다. 또한, 사용자는 폴리곤(138)에 비트 선으로서 주석을 달 수 있다.

본 명세서에서, 하나 이상의 폴리곤(132, 134, 136, 138, 139)은 동일하거나 상이한 전기적 설계 특성으로 주석이 달릴 수 있음을 유의해야 한다. 또한, 층(130) 상의 추가 또는 대안적인 폴리곤이 하나 이상의 전기적 설계 특성으로 주석이 달릴 수 있음을 본 명세서에서 또한 유의해야 한다. 예를 들어, 하나 이상의 폴리곤(132, 134, 136, 138, 139)은 하나 이상의 전기적 특성으로 주석이 달릴 필요가 없다. 다른 예로서, 사용자는 하나 이상의 전기적 설계 특성으로 도 1b에 도시된 임의의 폴리곤에 주석을 달 수 있다. 그러므로, 상기 설명은 본 발명에 대한 제한으로서 해석되어서는 안 되며 단지 예시에 불과한 것이다.

다른 실시 예에서, 샘플(104)에 대한 설계 데이터 세트는 하나 이상의 추가적인 층 상의 하나 이상의 추가 폴리곤 세트를 포함한다. 예를 들어, 샘플(104)에 대한 설계 데이터 세트는 층 상에 폴리곤 세트(140)를 포함할 수 있다. 다른 예로서, 샘플(104)에 대한 설계 데이터 세트는 층 상에 폴리곤 세트(150)를 포함할 수 있다. 다른 예로서, 샘플(104)에 대한 설계 데이터 세트는 층 상에 폴리곤 세트(160)를 포함할 수 있다. 다른 예로서, 샘플(104)에 대한 설계 데이터 세트는 층 상에 폴리곤 세트(170)를 포함할 수 있다.

다른 실시 예에서, 폴리곤 세트(140, 150, 180, 170)는 별개의 층 상에 있을 수 있다. 그러나, 하나 이상의 폴리곤 세트(140, 150, 160, 170)가 동일한 층 상에 있을 수 있다는 것을 본 명세서에서 유의해야 한다. 추가적으로, 하나 이상의 폴리곤 세트(140, 150, 160, 170)는 층(130) 상에 있을 수 있고, 층(130)은 폴리곤(132, 134, 136, 138, 139)을 포함한다. 따라서, 상기 설명은 본 발명에 대한 제한으로서 해석되어서는 안 되고 단지 예시일 뿐이다.

다시 도 1a를 참조하면, 다른 실시 예에서, 샘플 스테이지(106)는 당 업계에 공지된 임의의 적절한 기계적 및/또는 로봇식 어셈블리를 포함할 수 있다. 예를 들어, 샘플 스테이지(106)는 샘플(104)을 선택된 위치 또는 방향으로 작동(actuate)시키도록 구성될 수 있다. 예를 들어, 샘플 스테이지(106)는 선택된 검사 또는 메트롤로지 알고리즘에 따라 위치 결정, 포커싱 및/또는 스캐닝을 위해 샘플(104)을 병진 또는 회전하도록 구성된 모터 또는 서보와 같은 하나 이상의 액츄에이터를 포함하거나 또는 이에 기계적으로 결합될 수 있으며, 이들 알고리즘 중 몇 개는 당 업계에 공지되어 있다.

일 실시 예에서, 제어기(110)는 하나 이상의 프로세서(112) 및 메모리 매체(114)를 포함한다. 다른 실시 예에서, 프로그램 명령어들(116)의 하나 이상의 세트가 메모리 메체(114)에 저장된다. 다른 실시 예에서 하나 이상의 프로세서(112)는 본 개시 전반에 걸쳐 설명된 하나 이상의 다양한 단계를 수행하기 위해 프로그램 명령어들(116)의 세트를 실행하도록 구성된다.

다른 실시 예에서, 사용자 인터페이스(120)는 제어기(110)의 하나 이상의 프로세서(112)에 통신 가능하게 결합된다. 다른 실시 예에서, 사용자 인터페이스(120)는 디스플레이 디바이스(122)를 포함한다. 다른 실시 예에서, 사용자 인터페이스(120)는 사용자 입력(124)을 포함한다.

다른 실시 예에서, 제어기(110)는 다른 시스템 또는 서브 시스템(예를 들어, 이미징 툴(102) 또는 이미징 툴(102)의 임의의 컴포넌트로부터의 하나 이상의 정보 세트 또는 사용자 인터페이스(120)를 통해 수신된 하나 이상의 사용자 입력)으로부터 데이터 또는 정보를, 유선 및/또는 무선 부분을 포함할 수 있는 전송 매체에 의해 수신 및/또는 획득하도록 구성된다. 다른 실시 예에서, 시스템(100)의 제어기(110)는 데이터 또는 정보(예를 들어, 본 명세서에 개시된 하나 이상의 공정의 출력)를 하나 이상의 시스템 또는 서브-시스템(예를 들어, 이미징 툴(102) 또는 이미징 툴(102)의 임의의 컴포넌트로의 하나 이상의 커맨드 또는 사용자 인터페이스(120) 상에 디스플레이된 하나 이상의 출력)으로 유선 및/또는 무선 부분을 포함할 수 있는 전송 매체에 의해 전송하도록 구성된다. 이와 관련하여, 전송 매체는 제어기(110)와 시스템(100)의 다른 서브 시스템 사이의 데이터 링크로서의 역할을 할 수 있다. 다른 실시 예에서, 제어기(110)는 전송 매체(예를 들어, 네트워크 연결)를 통해 외부 시스템에 데이터를 송신하도록 구성된다.

일 예시에서, 이미징 툴(102)의 검출기는 임의의 적절한 방식으로(예를 들어, 도 1에 도시된 점선으로 표시된 하나 이상의 전송 매체에 의해) 제어기(110)에 결합될 수 있어서 제어기(110)는 검출기에 의해 생성된 출력을 수신할 수 있다. 다른 예로서, 이미징 툴(102)이 하나보다 많은 검출기를 포함한다면, 제어기(110)는 전술한 바와 같이 다수의 검출기에 결합될 수 있다. 본 명세서에서 제어기(110)는 웨이퍼 상의 결함을 검출하기 위한 당 업계에 공지된 임의의 방법 및/또는 알고리즘을 이용하여, 이미징 툴(102)에 의해 수집되고 전송된 검출 데이터를 사용하여 샘플(104) 상의 하나 이상의 결함을 검출하도록 구성될 수 있다. 예를 들어, 이미징 툴(102)은 제어기(110)를 포함하지만 이에 국한되지는 않는 시스템(100)의 다른 서브 시스템으로부터 명령어들을 수용(accept)하도록 구성될 수 있다. 제어기(110)로부터 명령어들을 수신하면, 이미징 툴(102)은 제공된 명령어들(즉, 검사 레시피)에서 식별된 샘플(104)의 위치에서 검사 공정을 수행하여, 검사 공정의 결과를 제어기(110)로 전송할 수 있다.

일 실시 예에서, 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서로 하여금 전기적 설계 특성으로 하나 이상의 설계 데이터 세트에 주석을 달게 하도록 프로그래밍된다. 예를 들어, 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서로 하여금 하나 이상의 설계 데이터 세트를 수신하게 하도록 프로그래밍될 수 있다. 다른 예로서, 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서로 하여금 하나 이상의 설계 데이터 세트 내의 관심 패턴의 선택을 수신하게 하도록 프로그래밍될 수 있다. 다른 예로서, 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서가 하나 이상의 전기적 설계 특성으로 선택된 관심 패턴에 주석을 달게 하도록 프로그래밍될 수 있다. 다른 예로서, 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서로 하여금 하나 이상의 전기적 설계 특성으로 선택된 관심 패턴의 하나 이상의 반복에 주석을 달게 하도록 프로그래밍될 수 있다.

본 명세서에서 제어기(110)는 메모리(114)에 저장된 전기적 설계 특성 또는 사용자가 입력한 전기적 설계 특성으로, 하나 이상의 설계 데이터 세트로 관심 패턴에 주석을 달 수 있음을 유의해야 한다. 또한, 제어기(110)는 관심 패턴에 자동으로 주석을 달거나, 대안적으로 사용자 인터페이스(120)를 통해 사용자로부터의 피드백에 따라 관심 패턴에 주석을 달 수도 있다는 것을 또한 본 명세서에서 유의해야 한다.

다른 실시 예에서, 대안적으로 또는 추가적으로 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서로 하여금 이미징 툴(102)로부터의 샘플 검사 결과를 분석하고, 결과 내의 하나 이상의 결함을 분류하게 하도록 프로그래밍된다. 예를 들어, 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서로 하여금 샘플의 선택된 영역의 하나 이상의 이미지를 수신하게 하도록 프로그래밍될 수 있다. 다른 예로서, 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서로 하여금 샘플의 선택된 영역과 관련된 하나 이상의 설계 데이터 세트를 수신하게 하도록 프로그래밍될 수 있다. 다른 예로서, 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서로 하여금 샘플의 선택된 영역의 하나 이상의 이미지에서 하나 이상의 결함의 위치를 찾아내게 하도록 프로그래밍될 수 있다. 다른 예로서, 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서로 하여금 하나 이상의 설계 데이터 세트로부터의 전기적 설계 특성으로 주석이 달린 하나 이상의 대응하는 관심 패턴을 리트리빙하게 하도록 프로그래밍될 수 있다. 다른 예로서, 프로그램 명령어들(116)의 세트는 하나 이상의 프로세서로 하여금 하나 이상의 주석이 달린 전기적 설계 특성에 기초하여 샘플의 선택된 영역의 하나 이상의 이미지 내의 하나 이상의 결함을 분류하게 하도록 프로그래밍될 수 있다.

제어기(110)는 하나 이상의 설계 데이터 세트의 전기적 설계 특성에 기초하여 결함을 자동으로 분류할 수 있다는 것을 본 명세서에서 유의해야 한다. 또한, 제어기(110)는 사용자 인터페이스(120)를 통한 사용자로부터의 피드백에 따라 하나 이상의 설계 데이터 세트의 전기적 설계 특성에 기초하여 결함을 분류할 수 있다.

일 실시 예에서, 제어기(110)의 하나 이상의 프로세서(112)는 당 업계에 공지된 임의의 하나 이상의 처리 요소를 포함한다. 이러한 의미에서, 하나 이상의 프로세서(112)는 알고리즘 및/또는 명령어들을 실행하도록 구성된 임의의 마이크로 프로세서 디바이스를 포함할 수 있다. 예를 들어, 하나 이상의 프로세서(112)는 본 개시 전체에 걸쳐 기술된 바와 같이, 데스크탑 컴퓨터, 메인 프레임 컴퓨터 시스템, 워크 스테이션, 이미지 컴퓨터, 병렬 프로세서, 차량 온보드 컴퓨터, 핸드 헬드 컴퓨터(예를 들어, 태블릿, 스마트폰, 또는 패블릿(phablet)), 또는 시스템(100)을 동작시키도록 구성된 프로그램을 실행하도록 구성된 다른 컴퓨터 시스템(예를 들어, 네트워킹된 컴퓨터)으로 구성될 수 있다. 본 개시 전체에 걸쳐 기술된 단계들은 단일 컴퓨터 시스템 또는 대안적으로 다중 컴퓨터 시스템에 의해 수행될 수 있음을 인식해야 한다. 일반적으로, "프로세서"라는 용어는 비-일시적 메모리 매체(예컨대, 메모리(114))로부터의 프로그램 명령어들(116)을 실행하는 하나 이상의 처리 요소를 갖는 임의의 디바이스를 포괄하도록 광범위하게 정의될 수 있다. 더욱이, 시스템(100)의 상이한 서브 시스템(예를 들어, 이미징 툴(102) 또는 사용자 인터페이스(120))은 본 개시 전반에 걸쳐 기술된 단계들의 적어도 일부를 수행하기에 적합한 프로세서 또는 논리 요소를 포함할 수 있다. 따라서, 상기 설명은 본 발명에 대한 제한으로서 해석되어서는 안 되며, 단지 예시일 뿐이다.

일 실시 예에서, 제어기(110)의 메모리 매체(114)는 관련된 하나 이상의 프로세서(112)에 의해 실행 가능한 프로그램 명령어들(116)을 저장하기에 적합한 당 업계에 공지된 임의의 저장 매체를 포함한다. 예를 들어, 메모리 매체(114)는 비-일시적 메모리 매체를 포함할 수 있다. 예를 들어, 메모리 매체(114)는 판독 전용 메모리(read-only memory), 랜덤 액세스 메모리(random access memory), 자기 또는 광학 메모리 디바이스(예를 들어, 디스크), 자기 테이프, 솔리드 스테이트 드라이브 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시 예에서, 메모리(114)는 디스플레이 정보를 디스플레이 디바이스(122) 및/또는 본 명세서에 설명된 다양한 단계들의 출력에 제공하도록 구성된다는 것을 본 명세서에서 유의해야 한다. 또한, 메모리(114)는 하나 이상의 프로세서(112)와 함께 공통 제어기 하우징에 하우징될 수 있음을 유의해야 한다. 대안적인 실시 예에서, 메모리(114)는 프로세서(112) 및 제어기(110)의 물리적 위치에 대해 원격으로 위치될 수 있다. 예를 들어, 제어기(110)의 하나 이상의 프로세서(112)는 네트워크(예를 들어, 인터넷, 인트라넷 등)를 통해 액세스 가능한 원격 메모리(예를 들어, 서버)에 액세스할 수 있다. 다른 실시 예에서, 메모리 매체(114)는 하나 이상의 프로세서(112)가 본 개시를 통해 설명된 다양한 단계들을 수행하게 하기 위한 프로그램 명령어들(116)을 저장한다.

일 실시 예에서, 디스플레이 디바이스(122)는 당 업계에 공지된 임의의 디스플레이 디바이스를 포함한다. 예를 들어, 디스플레이 디바이스는 액정 디스플레이(liquid crystal display, LCD)를 포함할 수 있지만, 이에 한정되는 것은 아니다. 다른 예로서, 디스플레이 디바이스는 유기 발광 다이오드(organic light-emitting diode, OLED) 기반 디스플레이를 포함할 수 있지만, 이에 제한되는 것은 아니다. 다른 예로서, 디스플레이 디바이스는 CRT 디스플레이를 포함할 수 있지만, 이에 한정되는 것은 아니다. 당업자는 다양한 디스플레이 디바이스가 본 발명에서의 구현에 적합할 수 있고 디스플레이 디바이스의 특정 선택은 폼 팩터, 비용 등을 포함하는(이에 한정되지 않음) 다양한 요인에 따라 달라질 수 있다는 것을 인식하여야 한다. 일반적인 의미에서, 사용자 입력 디바이스(예컨대, 터치 스크린, 베젤 장착 인터페이스, 키보드, 마우스, 트랙 패드 등)와 통합될 수 있는 임의의 디스플레이 디바이스가 본 발명에서의 구현에 적합하다.

일 실시 예에서, 사용자 입력 디바이스(124)는 당 업계에 공지된 임의의 사용자 입력 디바이스를 포함한다. 예를 들어, 사용자 입력 디바이스(124)는 키보드, 키패드, 터치 스크린, 레버, 노브(knob), 스크롤 휠, 트랙볼, 스위치, 다이얼, 슬라이딩 바, 스크롤 바, 슬라이드, 핸들, 터치 패드, 패들(paddle), 스티어링 휠, 조이스틱, 베젤 입력 디바이스 등을 포함할 수 있지만, 이에 한정되는 것은 아니다. 터치 스크린 인터페이스의 경우, 당업자는 다수의 터치 스크린 인터페이스가 본 발명에서의 구현에 적합할 수 있음을 인식해야 한다. 예를 들어, 디스플레이 디바이스(122)는 용량성 터치 스크린, 저항성 터치 스크린, 표면 음향 기반 터치 스크린, 적외선 기반 터치 스크린 등과 같은(이에 한정되지는 않음) 터치 스크린 인터페이스와 통합될 수 있다. 일반적인 의미에서, 디스플레이 디바이스의 디스플레이 부분과 통합될 수 있는 임의의 터치 스크린 인터페이스는 본 발명에서의 구현에 적합하다. 다른 실시 예에서, 사용자 입력 디바이스(124)는 베젤 장착 인터페이스를 포함할 수 있지만, 이에 한정되는 것은 아니다.

도 1에 도시된 시스템(100)의 실시 예는 본 명세서에 설명된 바와 같이 추가로 구성될 수 있다. 또한, 시스템(100)은 본 명세서에 기술된 임의의 방법 실시 예(들)의 임의의 다른 단계(들)를 수행하도록 구성될 수 있다.

도 2는 결함 분류를 위한 전기적 특성으로 하나 이상의 설계 데이터 세트에 주석을 달기 위한 방법(200)을 나타내는 공정 흐름도를 도시한다. 상기 방법은 또한 본 명세서에 기재된 출력 획득 서브 시스템 및/또는 컴퓨터 서브 시스템(들) 또는 시스템(들)에 의해 수행될 수 있는 임의의 다른 단계(들)을 포함할 수 있다. 단계들은 본 명세서에 설명된 임의의 실시 예에 따라 구성될 수 있는 하나 이상의 컴퓨터 시스템에 의해 수행될 수 있다. 방법(200)의 단계들은 시스템(100)에 의해 전부 또는 부분적으로 구현될 수 있음을 본 명세서에서 유의해야 한다. 그러나, 부가적인 또는 대안적인 시스템 레벨 실시 예가 방법(200)의 단계들의 전부 또는 일부를 수행할 수 있다는 점에서 방법(200)은 시스템(100)에 한정되지 않는다는 것을 인식해야 한다

단계(202)에서, 하나 이상의 설계 데이터 세트가 수신된다. 예를 들어, 하나 이상의 설계 데이터 세트가 RDF 포맷일 수 있다. 일 실시 예에서, 설계 데이터 세트는 하나 이상의 층 세트를 포함한다. 다른 실시 예에서, 층은 하나 이상의 형상 세트를 포함한다. 다른 실시 예에서, 형상은 폴리곤이다. 다른 실시 예에서, 하나 이상의 설계 데이터 세트가 사용자 인터페이스(120) 상에 디스플레이된다.

단계(204)에서, 하나 이상의 설계 데이터 세트 내의 관심 패턴(pattern of interest, POI)의 선택이 수신된다. 일 실시 예에서, 하나 이상의 설계 데이터 세트 내의 다양한 영역이 분석된다. 예를 들어, 하나 이상의 설계 데이터 세트가 사용자 인터페이스(120)의 디스플레이 디바이스(122) 상에 디스플레이될 수 있다. 다른 예로서, 사용자는 사용자 인터페이스(120)의 사용자 입력(124)을 통해 하나 이상의 설계 데이터 세트를 줌 인(zoom in) 및 줌 아웃(zoom out)할 수 있다. 다른 실시 예에서, 하나 이상의 관심 패턴이 하나 이상의 설계 데이터 세트 내에서 식별된다. 다른 실시 예에서, 특정 관심 패턴은 하나 이상의 관심 패턴으로부터 선택된다. 예를 들어, 특정 관심 패턴은 사용자 인터페이스(120)의 사용자 입력(124)을 통해 사용자에 의해 선택될 수 있다. 다른 예로서, 특정 관심 패턴은 특정 매크로, 관심 셀(cell of interest) 또는 임의의 관심 패턴을 포함할 수 있다. 다른 예로서, 관심 패턴은 하나 이상의 폴리곤에 의해 표현될 수 있다. 다른 실시 예에서, 선택된 관심 패턴은 사용자 인터페이스(120) 상에 디스플레이된다.

단계(206)에서, 선택된 관심 패턴은 하나 이상의 전기적 설계 특성으로 주석이 달린다. 일 실시 예에서, 사용자는 선택된 관심 패턴을 분석한다. 예를 들어, 사용자는 선택된 관심 패턴을 줌 인하고 줌 아웃하여 하나 이상의 폴리곤을 볼 수 있다. 다른 실시 예에서, 사용자는 선택된 관심 패턴의 폴리곤들의 부분을 선택한다. 다른 실시 예에서, 사용자는 선택된 관심 패턴의 폴리곤들의 선택된 부분에 주석을 달기 위해 하나 이상의 전기적 설계 특성을 선택한다. 예를 들어, 하나 이상의 전기적 설계 특성은 제어기(110)의 메모리(114) 내에 저장되어 사용자 인터페이스(120)의 디스플레이(122) 상에 디스플레이될 수 있다. 예를 들어, 저장된 하나 이상의 전기적 설계 특성은 당 업계에 공지된 임의의 칩 설계에 대한 모든 가능한 전기적 설계 특성을 포함할 수 있다. 또한, 저장된 하나 이상의 전기적 설계 특성은 이전의 사용자 선택, 제어기(110)에 의한 선택된 관심 패턴의 인식 또는 특정 칩 설계의 인식에 응답하여 구현된 사전-프로그래밍된 명령어들에 기초하여 특성의 압축된(condensed) 리스트일 수 있다. 다른 예로서, 하나 이상의 전기적 설계 특성은 사용자 인터페이스(120)의 사용자 입력(124)을 통해 사용자에 의해 입력될 수 있다. 다른 실시 예에서, 하나 이상의 전기적 설계 특성은 사용자 인터페이스(120) 상에 디스플레이된다. 다른 실시 예에서, 주석이 달린 관심 패턴은 하나 이상의 설계 데이터 세트 내에 저장된다.

선택적 단계(208)에서, 선택된 관심 패턴의 하나 이상의 반복된 인스턴스에 하나 이상의 전기적 설계 특성으로 주석이 달린다. 일 실시 예에서, 패턴 서치 기능은 이전에 선택된 관심 패턴의 반복된 인스턴스에 대한 하나 이상의 설계 데이터 세트를 분석한다. 다른 실시 예에서, 패턴 서치 기능은 이전에 주석이 달린 하나 이상의 전기적 설계 특성으로, 반복된 인스턴스에 주석을 단다. 다른 실시 예에서, 선택된 관심 패턴의 하나 이상의 반복된 인스턴스가 사용자 인터페이스(120) 상에 디스플레이된다. 다른 실시 예에서, 선택된 관심 패턴의 하나 이상의 반복된 인스턴스의 하나 이상의 전기적 설계 특성이 사용자 인터페이스(120) 상에 디스플레이된다. 다른 실시 예에서, 주석이 달린 관심 패턴의 하나 이상의 반복된 인스턴스가 하나 이상의 설계 데이터 세트 내에 저장된다. 다른 실시 예에서, 패턴 서치 기능의 분석 결과는 하나 이상의 설계 데이터 세트 내에 저장된다. 관심 패턴이 매크로 또는 관심 셀인 경우 패턴 서치가 필요하지 않을 수도 있지만, 원하는 경우 공정(200)에 의해 여전히 구현될 수 있다는 것을 본 명세서에서 유의해야 한다.

공정(200)의 단계들이 하나 이상의 설계 데이터 세트 내의 추가적인 관심 패턴에 대해 반복될 수 있다는 것을 유의해야 한다.

또한, 패턴 서치 기능은 선택된 관심 패턴의 주석이 달린 전기적 설계 특성을 저장하기 전에 구현될 수 있음을 유의해야 한다. 이와 관련하여, 선택된 관심 패턴의 모든 인스턴스는 주석이 하나 이상의 설계 데이터 세트 내에 저장되기 전에 주석이 달릴 것이다. 그러므로, 상기 설명은 본 발명에 대한 제한으로서 해석되어서는 안 되며 단지 예시에 불과한 것이다.

하나 이상의 설계 데이터 세트 내에서 선택된 관심 패턴에 주석을 다는 것은 웨이퍼 검사 동안 결함의 메이크-업(make-up)을 결정할 때 사용할 하나 이상의 전기적 설계 특성을 제공하는 역할을 한다. 일 실시 예에서, 전기적 설계 특성은 결함-유형 특성(즉, 보이드, 쇼트, 핀치 등), 설계 서브-특성(즉, 전력선, 접지선, 타이밍 기능, 데이터 기능 등) 및 설계에 대한 치명도 레벨(즉, 무해(harmless), 뉴슨스(nuisance), 중대(material) 및 유사한 용어; 가중화된 스케일 시스템 등) 중 임의의 것을 포함한다.

도 3은 전기적 설계 특성들에 기초하여 하나 이상의 결함을 자동으로 분류하는 방법(300)을 나타내는 공정 흐름도를 도시한다. 상기 방법은 또한 본 명세서에 기재된 출력 획득 서브 시스템 및/또는 컴퓨터 서브 시스템(들) 또는 시스템(들)에 의해 수행될 수 있는 임의의 다른 단계(들)을 포함할 수 있다. 단계들은 본 명세서에 설명된 임의의 실시 예에 따라 구성될 수 있는 하나 이상의 컴퓨터 시스템에 의해 수행될 수 있다. 방법(300)의 단계들은 시스템(100)에 의해 전부 또는 부분적으로 구현될 수 있다는 것을 본 명세서에서 유의해야 한다. 그러나, 방법(300)은 추가적인 또는 대안적인 시스템 레벨 실시 예들이 방법(300)의 단계들 중 일부 또는 전부를 수행할 수 있다는 점에서 시스템(100)에 제한되지 않는다는 것을 인식해야 한다.

단계(302)에서, 샘플의 선택된 영역의 하나 이상의 이미지가 수신된다. 일 실시 예에서, 하나 이상의 이미지는 샘플의 선택된 영역의 하나 이상의 층의 이미지를 포함한다. 다른 실시 예에서, 하나 이상의 이미지는 샘플의 선택된 영역의 층 내의 하나 이상의 형상의 이미지를 포함한다. 다른 실시 예에서, 하나 이상의 이미지는 이미징 툴(102)로부터 제어기(110)에 의해 수신된다. 그러나, 이전의 웨이퍼 검사로부터의 하나 이상의 결과가 대신에 사용자에 의해 제어기(110)로 업로드될 수 있다는 것을 유의해야 한다. 이와 관련하여, 제어기(110)는 이미징 툴(102)에 통신 가능하게 연결되거나 분리될 수 있다. 다른 실시 예에서, 샘플의 선택된 영역의 하나 이상의 층의 하나 이상의 이미지가 사용자 인터페이스(120) 상에 디스플레이된다.

단계(304)에서, 샘플의 선택된 영역과 관련된 하나 이상의 설계 데이터 세트가 수신된다. 예를 들어, 하나 이상의 설계 데이터 세트가 메모리(114)로부터 리트리빙될 수 있다. 다른 예로서, 하나 이상의 설계 데이터 세트가 사용자로부터 수신될 수 있다. 일 실시 예에서, 하나 이상의 설계 데이터 세트는 하나 이상의 전기적 설계 특성으로 주석이 달린다. 다른 실시 예에서, 하나 이상의 설계 데이터 세트가 사용자 인터페이스(120) 상에 디스플레이된다.

단계(306)에서, 샘플의 선택된 영역의 하나 이상의 이미지에서 하나 이상의 결함의 위치를 찾아낸다. 일 실시 예에서, 제어기(110)는 샘플의 선택된 영역의 하나 이상의 이미지를 하나 이상의 설계 데이터 세트와 비교한다. 다른 실시 예에서, 제어기(110)는 하나 이상의 이미지 내의 결함으로서 하나 이상의 설계 데이터 세트로부터의 하나 이상의 이미지 간의 차이를 식별한다. 다른 실시 예에서, 하나 이상의 결함은 사용자 인터페이스(120) 상에 디스플레이된다.

본 명세서에서 하나 이상의 이미지를 하나 이상의 설계 데이터 세트와 비교하지 않고 샘플의 선택된 영역의 하나 이상의 이미지에서 결함의 위치를 찾아낼 수 있지만, 대신에 당 업계에 공지된 임의의 다른 웨이퍼 검사 및 리뷰 공정에 의해 단계(306)에서 위치를 찾아낼 수 있다는 것을 본 명세서에서 유의해야 한다. 그러므로, 상기 설명은 본 발명에 대한 제한으로서 해석되어서는 안 되며 단지 예시에 불과한 것이다.

단계(308)에서, 전기적 설계 특성으로 주석이 달린 하나 이상의 대응하는 관심 패턴이 하나 이상의 설계 데이터 세트로부터 리트리빙된다. 본 개시의 목적을 위해, 전기적 설계 특성으로 주석이 달린 대응하는 관심 패턴은 설계 클립(design clip)이다. 다른 실시 예에서, 하나 이상의 설계 클립은 샘플의 선택된 영역의 하나 이상의 이미지에서 하나 이상의 결함의 위치를 둘러싸는 하나 이상의 폴리곤에 의해 표현된다. 다른 실시 예에서, 하나 이상의 설계 클립은 0.250-10 미크론 범위의 하나 이상의 치수를 갖는다. 예를 들어, 설계 클립은 면적이 0.250 × 0.250 미크론일 수 있다. 다른 예로서, 설계 클립은 면적이 1 × 1 미크론일 수 있다. 다른 예로서, 설계 클립은 면적이 10 × 10 미크론일 수 있다. 본 명세서에서, 설계 클립은 형상이 정사각형이 아닐 수 있으며, 대신에 당 업계에 공지된 임의의 규칙적인 또는 불규칙한 형상일 수 있음을 유의해야 한다. 그러므로, 상기 설명은 본 발명에 대한 제한으로서 해석되어서는 안 되며 단지 예시에 불과한 것이다. 다른 실시 예에서, 하나 이상의 전기적 설계 특성은 사용자 인터페이스(120) 상에 디스플레이된다. 다른 실시 예에서, 하나 이상의 설계 클립은 하나 이상의 주석이 달린 전기적 특성을 포함한다. 예를 들어, 주석이 달린 전기적 특성은 결함-유형 특성, 설계 서브-특성 또는 설계에 대한 치명도 레벨을 포함할 수 있지만, 이에 한정되는 것은 아니다.

단계(310)에서, 샘플의 선택된 영역의 하나 이상의 이미지 내의 하나 이상의 결함이 하나 이상의 주석이 달린 전기적 설계 특성에 기초하여 분류된다. 예를 들어, 하나 이상의 결함은 하나 이상의 결함-유형 특성(즉, 보이드, 쇼트, 핀치 등), 설계 서브-특성(즉, 전력선, 접지선, 타이밍 기능, 데이터 기능 등), 또는 설계에 대한 치명도 레벨(예를 들어, 무해, 뉴슨스, 중대 및 유사 용어; 가중된 스케일 시스템 등)로 분류된다.

공정(300)의 단계들은 샘플의 선택된 영역의 하나 이상의 이미지 내의 추가적인 결함 및 대응하는 관심 패턴에 대해 반복될 수 있음을 유의해야 한다.

결함-유형 특성 및 설계 서브-특성에 기초하여 웨이퍼 검사로부터 생성된 하나 이상의 이미지에서 발견된 하나 이상의 결함을 분류하는 것은 사용자가 수율 킬러 결함을 우선시함으로써 결함에 대한 근본 원인을 발견하는 것을 도울 수 있어서, 검사에 필요한 시간을 잠재적으로 감소시킬 수 있음을 또한 주목해야 한다. 일 실시 예에서, 결함의 설계 서브-특성은 사용자가 결함을 칩 기능의 특정 고장에 연결할 수 있게 한다. 감지된 문제의 예로는 결함 위치의 전기적 의도(예를 들어, 전원선 또는 접지선의 결함), 콘택트 또는 비아를 포함하되 이에 제한되지 않는 전기적 구조의 누락 또는 중요한 클럭 네트에 대한 핀칭을 포함하지만, 이에 한정되는 것은 아니다. 예를 들어, 선택된 관심 패턴이 SRAM 비트 셀인 경우, 결함은 "보이드(void)"로서 특징지어질 수 있고 "SRAM 영역의 비트 선 상의 보이드"로서 하위로 특징지어질 수 있다. 또한, 결함은 "핀칭(pinching)"으로서 특징지어질 수 있으며 "전기적으로 치명적인 클록 네트에 대한 핀치(pinching)"로서 하위로 특징지어질 수 있다. 본 명세서에서, 설계 하위-특징짓기(sub-characterization)는 사용자가 "핀칭" 결함을 칩 타이밍 실패와 보다 신속하게 상관시키는 것을 도울 수 있다.

설계에 대한 치명도의 관점에서 결함을 정의하는 것은 소비자 및 제조업체 또는 소매업체에 대한 제품 폐기물 및 잠재적 손상을 최소화할 수 있음을 또한 유의해야 한다. 예를 들어, 결함은 칩의 기능이 어떻게 영향을 받는지에 따라 중대한 결함 또는 뉴슨스로 간주될 수 있다. 결함의 치명도를 정확하게 평가할 때, 뉴슨스 결함이 있는 칩은 제조업체 또는 소매업체에 의해 중대한 결함이 있는 칩과 상이하게 취급될 수 있다. 예를 들어, 뉴슨스 결함이 있는 칩은 중대한 결함을 포함하는 칩을 대량으로 폐기하지 않는 대신, 더 저렴한 가격에 원하는 시장에 판매할 수 있다.

고려되는 실시 예에서, 제어기(110)는 분류 공정(300) 동안 사용자로부터의 입력을 필요로 한다. 예를 들어, 사용자는 하나 이상의 설계 데이터 세트와 디스플레이(122) 상의 샘플의 선택된 영역의 하나 이상의 이미지 사이에 사용자 입력(124)을 통해 토글(toggle)할 수 있다. 예를 들어, 디스플레이(122)는 하나 이상의 결함의 위치를 찾아내는 동안, 샘플의 하나 이상의 이미지 및 하나 이상의 설계 데이터 세트를 둘다 일대일(side-to-side) 비교를 위해 디스플레이할 수 있다. 또한, 디스플레이(122)는 샘플의 하나 이상의 이미지 및 하나 이상의 설계 데이터 세트를 중첩 그래픽 윈도우에 디스플레이할 수 있다. 다른 예로서, 제어기(110)는 사용자 프롬프트에 응답하여, 위치를 찾아낸 결함 및 주석이 달린 전기적 특성 데이터를 갖는 대응하는 관심 패턴을 디스플레이(122) 상에 디스플레이할 수 있다. 또 다른 예로서, 제어기(110)는 "주석(annotate)", "저장(save)", 또는 "계속(continue)" 프롬프트를 포함하는(이에 한정되지는 않음) 분류 공정(200)을 계속하기 전에, 결함 및 하나 이상의 전기적 설계 특성으로 주석이 달린 대응하는 관심 패턴의 디스플레이 후에 사용자로부터 입력을 요구할 수 있다. 그러므로, 상기 설명은 본 발명에 대한 제한으로서 해석되어서는 안 되며 단지 예시에 불과한 것이다.

이 발명의 특정 실시 예가 설명되었지만, 전술한 개시의 범위 및 사상을 벗어나지 않고 본 발명의 다양한 수정 및 실시 예가 당업자에 의해 만들어질 수 있음이 명백하다. 따라서, 본 발명의 범위는 본 명세서에 첨부된 청구항들에 의해서만 제한되어야 한다.

Claims

전기적 설계 특성에 기초하여 하나 이상의 결함을 자동으로 분류하는 시스템에 있어서,
샘플의 선택된 영역의 하나 이상의 이미지를 획득하도록 구성된 이미징 툴 - 상기 이미징 툴은, 검출기, 조명 소스, 및 하나 이상의 광학 요소를 포함함 -;
디스플레이 및 사용자 입력 디바이스를 포함하는 사용자 인터페이스; 및
메모리에 저장된 프로그램 명령어들의 세트를 실행하도록 구성된 하나 이상의 프로세서를 포함하는 제어기
를 포함하고,
상기 프로그램 명령어들은 상기 하나 이상의 프로세서로 하여금,
상기 이미징 툴로부터 상기 샘플의 상기 선택된 영역의 상기 하나 이상의 이미지를 수신하고;
상기 샘플의 상기 선택된 영역과 연관된 설계 파일 - 상기 설계 파일은 하나 이상의 설계 데이터 세트를 포함하고, 설계 데이터 세트는 하나 이상의 층을 포함하고, 층은 하나 이상의 형상들 세트(sets of shapes)를 포함함 -을 수신하고;
상기 샘플의 상기 선택된 영역의 상기 하나 이상의 이미지에서 하나 이상의 결함의 위치를 찾아 내고;
상기 설계 파일로부터 하나 이상의 관심 패턴 - 상기 하나 이상의 관심 패턴은 상기 하나 이상의 결함의 위치를 둘러싸는 하나 이상의 형상을 포함하고, 상기 하나 이상의 관심 패턴은 하나 이상의 주석이 달린(annotated) 전기적 설계 특성을 포함함 - 을 리트리빙(retrieving)하며;
상기 하나 이상의 결함을 상기 하나 이상의 관심 패턴과 비교함으로써, 상기 하나 이상의 주석이 달린 전기적 설계 특성에 기초하여 상기 샘플의 상기 선택된 영역의 상기 하나 이상의 이미지 내의 상기 하나 이상의 결함을 자동으로 분류하게 하도록
구성되는 것인 하나 이상의 결함 자동 분류 시스템.
제1항에 있어서, 상기 이미징 툴은 광학 검사 툴 또는 SEM 리뷰 툴 중 하나 이상을 포함하는 것인 하나 이상의 결함 자동 분류 시스템.
제1항에 있어서, 형상은 폴리곤인 것인 하나 이상의 결함 자동 분류 시스템.
제1항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 자동으로 분류된 하나 이상의 결함을 디스플레이하게 하도록 또한 구성되는 것인 하나 이상의 결함 자동 분류 시스템.
제1항에 있어서, 상기 하나 이상의 관심 패턴은 0.250 내지 10 미크론 범위의 적어도 하나의 치수를 갖는 것인 하나 이상의 결함 자동 분류 시스템.
제1항에 있어서, 상기 하나 이상의 주석이 달린 전기적 설계 특성은, 결함-유형 특성, 설계 서브-특성, 및 설계에 대한 치명도 레벨(level of criticality to the design) 중 적어도 하나를 포함하는 것인 하나 이상의 결함 자동 분류 시스템.
제1항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 하나 이상의 설계 데이터 세트를 생성하고;
상기 사용자 입력 디바이스로부터 상기 하나 이상의 설계 데이터 세트 내의 상기 하나 이상의 관심 패턴의 선택을 수신하고;
상기 하나 이상의 전기적 설계 특성으로 상기 하나 이상의 설계 데이터 세트 내의 상기 하나 이상의 관심 패턴에 주석을 달고,
상기 하나 이상의 주석이 달린 전기적 설계 특성을 포함하는 상기 하나 이상의 관심 패턴으로부터 상기 설계 파일을 생성하게
하도록 또한 구성되는 것인 하나 이상의 결함 자동 분류 시스템.
제7항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
패턴 서치(search) 기능을 구현하게 하도록 또한 구성되고, 상기 패턴 서치 기능은 상기 하나 이상의 전기적 설계 특성으로 상기 하나 이상의 관심 패턴의 하나 이상의 반복에 주석을 다는 것인 하나 이상의 결함 자동 분류 시스템.
제8항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 하나 이상의 관심 패턴의 상기 주석이 달린 하나 이상의 반복을 저장하게 하도록 또한 구성되는 것인 하나 이상의 결함 자동 분류 시스템.
제7항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 하나 이상의 설계 데이터 세트를 상기 사용자 인터페이스의 디스플레이 상에 디스플레이하게 하도록 또한 구성되는 것인 하나 이상의 결함 자동 분류 시스템.
제7항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 하나 이상의 전기적 설계 특성을 디스플레이하게 하도록 또한 구성되는 것인 하나 이상의 결함 자동 분류 시스템.
제11항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 디스플레이된 하나 이상의 전기적 설계 특성의 선택을 수신하게 하도록 또한 구성되는 것인 하나 이상의 결함 자동 분류 시스템.
제7항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 주석이 달린 하나 이상의 관심 패턴을 저장하게 하도록 또한 구성되는 것인 하나 이상의 결함 자동 분류 시스템.
제1항에 있어서, 반도체 디바이스 제조(production) 공정 중 하나 이상의 반도체 제작(fabrication) 공정을 수행하도록 구성된 반도체 제작 공정 툴을 더 포함하며,
상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
하나 이상의 반도체 디바이스 제조 공정의 성능을 향상시키기 위하여 상기 반도체 제작 공정 툴 또는 상기 이미징 툴 중 적어도 하나를 조정하도록 하나 이상의 제어 신호를 제공하게 하도록 또한 구성되는 것인 하나 이상의 결함 자동 분류 시스템.
결함 분류를 위한 전기적 설계 특성으로 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템에 있어서,
디스플레이 및 사용자 입력 디바이스를 포함하는 사용자 인터페이스; 및
메모리에 저장된 프로그램 명령어들의 세트를 실행하도록 구성된 하나 이상의 프로세서를 포함하는 제어기
를 포함하고,
상기 프로그램 명령어들은 상기 하나 이상의 프로세서로 하여금,
하나 이상의 설계 데이터 세트 - 설계 데이터 세트는 하나 이상의 층을 포함하며, 층은 하나 이상의 형상들 세트를 포함함 - 를 생성하고;
상기 사용자 입력 디바이스로부터 상기 하나 이상의 설계 데이터 세트 내의 하나 이상의 관심 패턴의 선택을 수신하고;
하나 이상의 전기적 설계 특성으로 상기 하나 이상의 설계 데이터 세트 내의 상기 하나 이상의 관심 패턴에 주석을 달게 하고,
상기 하나 이상의 주석이 달린 전기적 설계 특성을 포함하는 상기 하나 이상의 관심 패턴으로부터 설계 파일을 생성하게 하도록
구성되고,
상기 하나 이상의 주석이 달린 전기적 설계 특성을 포함하는 상기 하나 이상의 관심 패턴은, 샘플의 선택된 영역의 하나 이상의 이미지에서의 하나 이상의 결함을 자동으로 분류하는 데 이용 가능하고,
상기 하나 이상의 이미지는, 검출기, 조명 소스, 및 하나 이상의 광학 요소를 포함하는 이미징 툴에 의하여 획득 가능한 것인 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템.
제15항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
패턴 서치 기능을 구현하게 하도록 또한 구성되고, 상기 패턴 서치 기능은, 상기 하나 이상의 전기적 설계 특성으로 상기 하나 이상의 관심 패턴의 하나 이상의 반복에 주석을 다는 것인 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템.
제16항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 하나 이상의 관심 패턴의 상기 주석이 달린 하나 이상의 반복을 저장하게 하도록 또한 구성되는 것인 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템.
제15항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 하나 이상의 설계 데이터 세트를 상기 사용자 인터페이스의 디스플레이 상에 디스플레이하게 하도록 또한 구성되는 것인 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템.
제15항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 하나 이상의 전기적 설계 특성을 디스플레이하게 하도록 또한 구성되는 것인 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템.
제19항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 디스플레이된 하나 이상의 전기적 설계 특성의 선택을 수신하게 하도록 또한 구성되는 것인 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템.
제19항에 있어서, 상기 디스플레이된 하나 이상의 전기적 설계 특성은 메모리에 저장되는 것인 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템.
제19항에 있어서, 상기 디스플레이된 하나 이상의 전기적 설계 특성은 사용자로부터 수신되는 것인 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템.
제15항에 있어서, 상기 하나 이상의 전기적 설계 특성은 결함-유형 특성, 설계 서브-특성, 및 설계에 대한 치명도 레벨 중 적어도 하나를 포함하는 것인 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템.
제15항에 있어서, 상기 프로그램 명령어들은, 상기 하나 이상의 프로세서로 하여금,
상기 주석이 달린 하나 이상의 관심 패턴을 저장하게 하도록 또한 구성되는 것인 하나 이상의 설계 데이터 세트에 주석을 달기 위한 시스템.
전기적 설계 특성에 기초하여 하나 이상의 결함을 자동으로 분류하는 방법에 있어서,
이미징 툴로부터 샘플의 선택된 영역의 하나 이상의 이미지를 수신하는 단계 - 상기 이미징 툴은 상기 샘플의 상기 선택된 영역의 상기 하나 이상의 이미지를 획득하도록 구성되고, 상기 이미징 툴은 검출기, 조명 소스, 및 하나 이상의 광학 요소를 포함함 - ;
상기 샘플의 상기 선택된 영역과 연관된 설계 파일 - 상기 설계 파일은 하나 이상의 설계 데이터 세트를 포함하고, 설계 데이터 세트는 하나 이상의 층을 포함하고, 층은 하나 이상의 형상들 세트를 포함함 - 을 수신하는 단계;
상기 샘플의 상기 선택된 영역의 상기 하나 이상의 이미지에서 하나 이상의 결함의 위치를 찾아내는 단계;
상기 설계 파일로부터 하나 이상의 관심 패턴을 리트리빙하는 단계 - 상기 하나 이상의 관심 패턴은 상기 하나 이상의 결함의 위치를 둘러싸는 하나 이상의 형상을 포함하고, 상기 하나 이상의 관심 패턴은 하나 이상의 주석이 달린 전기적 설계 특성을 포함함 - ; 및
상기 하나 이상의 결함을 상기 하나 이상의 관심 패턴에 비교함으로써, 상기 하나 이상의 주석이 달린 전기적 설계 특성에 기초하여 상기 샘플의 상기 선택된 영역의 상기 하나 이상의 이미지 내의 상기 하나 이상의 결함을 자동으로 분류하는 단계
를 포함하는 하나 이상의 결함 자동 분류 방법.
제25항에 있어서,
상기 자동으로 분류된 하나 이상의 결함을 디스플레이하는 단계를 더 포함하는 하나 이상의 결함 자동 분류 방법.
제25항에 있어서,
하나 이상의 설계 데이터 세트를 생성하는 단계;
사용자 인터페이스의 사용자 입력 디바이스로부터 상기 하나 이상의 설계 데이터 세트 내의 상기 하나 이상의 관심 패턴의 선택을 수신하는 단계;
하나 이상의 전기적 설계 특성으로 상기 하나 이상의 설계 데이터 세트 내의 상기 하나 이상의 관심 패턴에 주석을 다는 단계; 및
상기 하나 이상의 주석이 달린 전기적 설계 특성을 포함하는 상기 하나 이상의 관심 패턴으로부터 상기 설계 파일을 생성하는 단계
를 더 포함하는 하나 이상의 결함 자동 분류 방법.
제27항에 있어서, 패턴 서치 기능을 구현하는 단계를 더 포함하고, 상기 패턴 서치 기능은 상기 하나 이상의 전기적 설계 특성으로 상기 하나 이상의 관심 패턴의 하나 이상의 반복에 주석을 다는 것인 하나 이상의 결함 자동 분류 방법.
제28항에 있어서,
상기 하나 이상의 관심 패턴의 상기 주석이 달린 하나 이상의 반복을 저장하는 단계를 더 포함하는 하나 이상의 결함 자동 분류 방법.
제27항에 있어서, 상기 하나 이상의 설계 데이터 세트를 상기 사용자 인터페이스의 디스플레이 상에 디스플레이하는 단계를 더 포함하는 하나 이상의 결함 자동 분류 방법.
제27항에 있어서, 상기 하나 이상의 전기적 설계 특성을 디스플레이하는 단계를 더 포함하는 하나 이상의 결함 자동 분류 방법.
제31항에 있어서, 상기 디스플레이된 하나 이상의 전기적 설계 특성의 선택을 수신하는 단계를 더 포함하는 하나 이상의 결함 자동 분류 방법.
제27항에 있어서, 상기 주석이 달린 하나 이상의 관심 패턴을 저장하는 단계를 더 포함하는 하나 이상의 결함 자동 분류 방법.
결함 분류를 위한 전기적 설계 특성으로 하나 이상의 설계 데이터 세트에 주석을 다는 방법에 있어서,
하나 이상의 설계 데이터 세트 - 설계 데이터 세트는 하나 이상의 층을 포함하며, 층은 하나 이상의 형상들 세트를 포함함 - 를 생성하는 단계;
사용자 인터페이스의 사용자 입력 디바이스로부터 상기 하나 이상의 설계 데이터 세트 내의 하나 이상의 관심 패턴의 선택을 수신하는 단계;
하나 이상의 전기적 설계 특성으로 상기 하나 이상의 설계 데이터 세트 내의 상기 하나 이상의 관심 패턴에 주석을 다는 단계; 및
상기 하나 이상의 주석이 달린 전기적 설계 특성을 포함하는 상기 하나 이상의 관심 패턴으로부터 설계 파일을 생성하는 단계
를 포함하고,
상기 하나 이상의 주석이 달린 전기적 설계 특성을 포함하는 상기 하나 이상의 관심 패턴은, 샘플의 선택된 영역의 하나 이상의 이미지에서의 하나 이상의 결함을 자동으로 분류하는 데 이용 가능하고,
상기 하나 이상의 이미지는, 검출기, 조명 소스, 및 하나 이상의 광학 요소를 포함하는 이미징 툴에 의하여 획득 가능한 것인 하나 이상의 설계 데이터 세트에 주석을 다는 방법.
제34항에 있어서, 패턴 서치 기능을 구현하는 단계를 포함하고, 상기 패턴 서치 기능은, 상기 하나 이상의 전기적 설계 특성으로 상기 하나 이상의 관심 패턴의 하나 이상의 반복에 주석을 다는 것인 하나 이상의 설계 데이터 세트에 주석을 다는 방법.
제35항에 있어서, 상기 하나 이상의 관심 패턴의 상기 주석이 달린 하나 이상의 반복을 저장하는 단계를 더 포함하는 하나 이상의 설계 데이터 세트에 주석을 다는 방법.
제34항에 있어서, 상기 하나 이상의 설계 데이터 세트를 상기 사용자 인터페이스의 디스플레이 상에 디스플레이하는 단계를 더 포함하는 하나 이상의 설계 데이터 세트에 주석을 다는 방법.
제34항에 있어서, 상기 선택된 관심 패턴과 연관된 상기 하나 이상의 전기적 설계 특성을 디스플레이하는 단계를 더 포함하는 하나 이상의 설계 데이터 세트에 주석을 다는 방법.
제38항에 있어서, 상기 디스플레이된 하나 이상의 전기적 설계 특성의 선택을 수신하는 단계를 더 포함하는 하나 이상의 설계 데이터 세트에 주석을 다는 방법.
제34항에 있어서, 상기 주석이 달린 하나 이상의 관심 패턴을 저장하는 단계를 더 포함하는 하나 이상의 설계 데이터 세트에 주석을 다는 방법.