KR20190117984A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조방법은 기판 상에 타겟층 및 제1 마스크층을 순차적으로 형성하는 것; 상기 제1 마스크층을 패터닝하여, 제1 개구를 형성하는 것; 상기 제1 개구의 내측벽을 덮는 스페이서를 형성하는 것; 상기 제1 마스크층 상에 제2 개구를 갖는 제1 포토레지스트 패턴을 형성하는 것, 상기 제2 개구는 상기 스페이서의 적어도 일부와 수직적으로 중첩되고; 상기 스페이서를 마스크로 상기 제2 개구에 의해 노출된 상기 제1 마스크층을 패터닝하여, 상기 제1 개구와 인접하는 제3 개구를 형성하는 것; 및 잔류하는 상기 제1 마스크층 및 상기 스페이서를 식각 마스크로 상기 타겟층을 패터닝 하는 것을 포함한다.

Description

반도체 소자 및 그 제조방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 스페이서를 마스크로 활용하는 것을 포함하는 반도체 소자의 제조방법 및 이로 제조된 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
한편, 더블 패터닝(dousle patterning) 기술은 노광 장비의 교체 없이, 상기 노광 장비가 노광 가능한 최소 피치 미만의 간격을 갖는 패턴을 형성할 수 있는 방법이다. 예를 들어, 미세 패턴을 형성하기 위해, 포토리소그래피 공정을 통해 형성된 희생 패턴의 측벽에 스페이서를 형성하고, 상기 희생 패턴을 제거한 뒤, 상기 스페이서만을 마스크로 피식각층을 식각하는 더블 패터닝 기술이 사용될 수 있다. 그러나 반도체 소자가 고집적화됨에 따라 더블 패터닝 기술보다 더욱 미세한 패턴을 형성할 수 있는 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 패턴의 폭을 최소화할 수 있는 반도체 소자의 제조방법 및 이로 제조된 반도체 소자를 제공하는 것이다.
본 발명은 기판 상에 타겟층 및 제1 마스크층을 순차적으로 형성하는 것; 상기 제1 마스크층을 패터닝하여, 제1 개구를 형성하는 것; 상기 제1 개구의 내측벽을 덮는 스페이서를 형성하는 것; 상기 제1 마스크층 상에 제2 개구를 갖는 제1 포토레지스트 패턴을 형성하는 것, 상기 제2 개구는 상기 스페이서의 적어도 일부와 수직적으로 중첩되고; 상기 스페이서를 마스크로 상기 제2 개구에 의해 노출된 상기 제1 마스크층을 패터닝하여, 상기 제1 개구와 인접하는 제3 개구를 형성하는 것; 및 잔류하는 상기 제1 마스크층 및 상기 스페이서를 식각 마스크로 상기 타겟층을 패터닝 하는 것을 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 복수개의 포토마스크들을 이용해 기판 상에 고 집적도의 금속 배선들을 형성할 수 있다. 이때, 스페이서를 마스크로 활용함으로써, 패턴의 폭을 최소화할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 금속층을 정의하는 레이아웃을 나타낸 평면도이다.
도 2a, 3a, 4a, 5a 및 6a는 본 발명의 제1 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 2b, 3b, 4b, 5b 및 6b는 각각 도 2a, 3a, 4a, 5a 및 6a의 A-A'선에 따른 단면도들이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 소자의 금속층을 정의하는 레이아웃을 나타낸 평면도이다.
도 8a 내지 도 23a는 본 발명의 제2 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 8b 내지 도 23b는 각각 도 8a 내지 도 23a의 A-A'선에 따른 단면도들이다.
도 8c 내지 도 23c는 각각 도 8a 내지 도 23a의 B-B'선에 따른 단면도들이다.
도 20d는 도 20c의 A영역의 확대도이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 금속층을 정의하는 레이아웃을 나타낸 평면도이다.
도 1을 참조하면, 레이아웃 패턴들(LP1,LP2)이 배치될 수 있다. 레이아웃 패턴들(LP1,LP2)은 제1 레이아웃 패턴들(LP1) 및 제2 레이아웃 패턴들(LP2)을 포함할 수 있다.
제1 레이아웃 패턴들(LP1)을 기초로 제1 포토마스크가 제작될 수 있고, 제2 레이아웃 패턴들(LP2)을 기초로 제2 포토마스크가 제작될 수 있다. 다시 말하면, 도 1에 나타난 레이아웃을 통하여, 총 2장의 포토마스크들이 각각 별개로 제작될 수 있다. 제1 및 제2 포토마스크들을 통해 기판 상에 패턴들이 각각 별도로 구현될 수 있다.
도 2a, 3a, 4a, 5a 및 6a는 본 발명의 제1 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이고, 도 2b, 3b, 4b, 5b 및 6b는 각각 도 2a, 3a, 4a, 5a 및 6a의 A-A'선에 따른 단면도들이다.
도 2a 및 도 2b를 참조하면, 기판(100) 상에 타겟층(TG), 하드 마스크층(HM), 제1 마스크층(M1) 및 제2 마스크층(M2)을 순차적으로 형성할 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 및 화합물 반도체 기판 중 하나일 수 있다. 일 예로, 하드 마스크층(HM)은 티타늄 질화물(TiN)을 포함할 수 있다. 일 예로, 타겟층(TG)은 실리콘 절연막일 수 있다. 일 예로, 제1 마스크층(M1)은 비정질 실리콘, SOH(Spin on hardmask), SOG(Spin on glass), 실리콘 질화물(SiN), 실리콘 산탄 질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 주석 산화물(SnOx) 중 적어도 하나를 포함할 수 있다. 일 예로, 제2 마스크층(M2)은 실리콘 함유 반사 방지막(SiARC), SOH(Spin on hardmask) 및 비정질 탄소 중 적어도 하나를 포함할 수 있다.
제2 마스크층(M2) 상에 제1 개구들(OP1)을 갖는 제1 포토레지스트 패턴(PR1)이 형성될 수 있다. 구체적으로, 제1 포토레지스트 패턴(PR1)을 형성하는 것은, 제2 마스크층(M2) 상에 제1 포토레지스트 막을 형성하는 것, 및 도 1의 제1 포토 마스크를 이용해 상기 제1 포토레지스트 막에 제1 포토리소그래피 공정을 수행하는 것을 포함할 수 있다. 상기 제1 포토리소그래피 공정은 노광 및 현상 공정을 수행하는 것을 포함할 수 있다. 제1 개구들(OP1)은 도 1의 제1 레이아웃 패턴들(LP1)에 의해 구현된 것일 수 있다.
도 3a 및 도 3b를 참조하면, 제1 포토레지스트 패턴(PR1)을 마스크로 제1 패터닝 공정을 수행할 수 있다. 구체적으로, 제1 패터닝 공정을 수행하는 것은, 제1 포토레지스트 패턴(PR1)을 마스크로 제2 마스크층(M2)을 패터닝 하는 것, 패터닝된 제2 마스크층(M2)을 마스크로 제1 마스크층(M1)을 패터닝 하는 것을 포함할 수 있다. 제1 패터닝 공정 이후, 잔류하는 제1 포토레지스트 패턴(PR1) 및 잔류하는 제2 마스크층(M2)을 제거할 수 있다.
이어서, 패터닝된 제1 마스크층(M1)의 측벽 상에 스페이서들(SP)을 형성할 수 있다. 구체적으로, 스페이서들(SP)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막 상에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 일 예로, 스페이서들(SP)은 티타늄 산화물(TiOx), 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 및 주석 산화물(SnOx) 중 적어도 하나를 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 기판(100)의 전면 상에 제1 필링막(FL1)을 형성할 수 있다. 일 예로, 제1 필링막(FL1)은 SOH(Spin on hardmask)를 포함할 수 있다.
제1 필링막(FL1) 상에 제2 개구들(OP2)을 갖는 제2 포토레지스트 패턴(PR2)을 형성할 수 있다. 구체적으로, 제2 포토레지스트 패턴(PR2)을 형성하는 것은, 제1 필링막(FL1) 상에 제2 포토레지스트 막을 형성하는 것, 및 도 1의 제2 포토 마스크를 이용해 상기 제2 포토레지스트 막에 제2 포토리소그래피 공정을 수행하는 것을 포함할 수 있다. 상기 제2 포토리소그래피 공정은 노광 및 현상 공정을 수행하는 것을 포함할 수 있다. 제2 개구들(OP2)은 도 1의 제2 레이아웃 패턴들(LP2)에 의해 구현된 것일 수 있다.
제2 포토레지스트 패턴(PR2)의 제2 개구들(OP2) 각각은, 스페이서(SP)의 적어도 일부와 수직적으로 중첩될 수 있다.
도 5a 및 도 5b를 참조하면, 제2 포토레지스트 패턴(PR2)을 마스크로 제2 패터닝 공정을 수행할 수 있다. 구체적으로, 제2 패터닝 공정을 수행하는 것은, 제2 포토레지스트 패턴(PR2)을 마스크로 제1 필링막(FL1)을 패터닝 하는 것, 및 패터닝된 제1 필링막(FL1) 및 스페이서들(SP)을 마스크로 제1 마스크층(M1)을 패터닝 하는 것을 포함할 수 있다. 제2 포토레지스트 패턴(PR2)의 제2 개구들(OP2)은 스페이서들(SP)과 수직적으로 중첩되므로, 제1 마스크층(M1)이 패터닝 될 때 스페이서들(SP)은 식각 마스크의 역할을 할 수 있다. 제2 패터닝 공정 동안 스페이서들(SP)에 의해 제1 마스크층(M1)이 자기 정렬적으로 패터닝될 수 있다. 제2 패터닝 공정 이후, 잔류하는 제2 포토레지스트 패턴(PR2) 및 잔류하는 제1 필링막(FL1)을 제거할 수 있다.
도 6a 및 도 6b를 참조하면, 스페이서들(SP) 및 제1 마스크층(M1)을 마스크로 제3 패터닝 공정을 수행할 수 있다. 구체적으로, 제3 패터닝 공정을 수행하는 것은, 스페이서들(SP) 및 제1 마스크층(M1)을 마스크로 하드 마스크층(HM)을 패터닝 하는 것, 및 패터닝된 하드 마스크층(HM)을 마스크로 타겟층(TG)을 패터닝하는 것을 포함할 수 있다. 잔류하는 스페이서들(SP), 제1 마스크층(M1) 및 하드 마스크층(HM)은 제거될 수 있다. 이어서, 패터닝된 타겟층(TG)의 개구들을 채우는 금속층이 형성될 수 있다. 다시 말하면, 타겟층(TG) 내에 금속층이 형성될 수 있다.
금속층은 제1 금속 패턴들(MT1) 및 제2 금속 패턴들(MT2)을 포함할 수 있다. 제1 및 제2 금속 패턴들(MT1,MT2)은 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 제1 금속 패턴들(MT1)은 도 1의 제1 레이아웃 패턴들(LP1)에 의해 정의될 수 있고, 제2 금속 패턴들(MT2)은 도 1의 제2 레이아웃 패턴들(LP2)에 의해 정의될 수 있다.
제1 금속 패턴들(MT1)은 제1 금속 배선(ML1) 및 제2 금속 배선(ML2)을 포함할 수 있다. 제1 및 제2 금속 배선들(ML1,ML2)은 제2 방향(D2)으로 연장할 수 있다. 제1 및 제2 금속 배선들(ML1,ML2)은 서로 평행하게 연장할 수 있다.
제1 금속 배선(ML1)은 제1 부분(ML11) 및 제2 부분(ML12)을 포함할 수 있다. 제1 부분(ML11)은 제2 방향(D2)으로 연장할 수 있다. 제1 금속 배선(ML1)의 단부에 제2 부분(ML12)이 위치할 수 있다. 제2 부분(ML12)은 제1 부분(ML1)과 연결된 부분에서 제2 방향(D2)으로 갈수록 제1 방향(D1)으로의 폭이 좁아질 수 있다.
제2 금속 배선(ML2)은 제3 부분(ML21) 및 제4 부분(ML22)을 포함할 수 있다. 제3 부분(ML21)은 제2 방향(D2)으로 연장할 수 있다. 제2 금속 배선(ML2)의 단부에 제4 부분(ML22)이 위치할 수 있다. 제4 부분(ML22)은 제3 부분(ML21)과 연결된 부분에서 제2 방향(D2)으로 갈수록 제1 방향(D1)으로의 폭이 좁아질 수 있다.
제2 금속 패턴들(MT2)은 제3 금속 배선(ML3)을 포함할 수 있다. 제3 금속 배선(ML3)은 제2 방향(D2)으로 연장할 수 있다. 제3 금속 배선(ML3)은 제1 및 제2 금속 배선들(ML1,ML2)과 서로 평행하게 연장할 수 있다. 제3 금속 배선(ML3)은 제1 금속 배선(ML1)과 제1 방향(D1)으로 인접할 수 있다. 제3 금속 배선(ML3)은 제2 금속 배선(ML2)과 제1 방향(D1)으로 인접할 수 있다. 제3 금속 배선(ML3)은 제1 및 제2 금속 배선들(ML1,ML2) 사이에 제공될 수 있다.
제3 금속 배선(ML3)은 제5 부분(ML31) 및 제6 부분(ML32)을 포함할 수 있다. 제5 부분(ML31)은 제2 방향(D2)으로 연장할 수 있고, 제1 금속 배선(ML1)의 제1 부분(ML11) 및 제2 금속 배선(ML2)의 제3 부분(ML21)과 인접할 수 있다. 제6 부분(ML32)은 제1 금속 배선(ML1)의 제2 부분(ML12) 및 제2 금속 배선(ML2)의 제4 부분(ML22)과 인접할 수 있다. 제6 부분(ML32)은 제5 부분(ML31)과 연결된 부분에서 제2 방향(D2)으로 갈수록 제1 방향(D1)으로의 폭이 넓어질 수 있다.
일 예로, 제1 금속 배선(ML1)의 제1 부분(ML11)의 제1 방향(D1)으로의 폭, 제2 금속 배선(ML2)의 제3 부분(ML21)의 제1 방향(D1)으로의 폭, 및 제3 금속 배선(ML3)의 제5 부분(ML31)의 제1 방향(D1)으로의 폭은 실질적으로 동일할 수 있다.
제1 금속 배선(ML1) 및 제3 금속 배선(ML3)간의 피치는 제1 피치(P1)일 수 있다. 제2 금속 배선(ML2) 및 제3 금속 배선(ML3)간의 피치는 제2 피치(P2)일 수 있다. 일 예로, 제1 피치(P1) 및 제2 피치(P2)는 실질적으로 동일할 수 있다.
일 예로, 제1 금속 배선(ML1)의 제1 부분(ML11)과 제3 금속 배선(ML3)의 제5 부분(ML31)의 최단 거리는 제1 금속 배선(ML1)의 제2 부분(ML12)과 제3 금속 배선(ML3)의 제6 부분(ML32)의 최단 거리와 실질적으로 동일할 수 있다. 일 예로, 제2 금속 배선(ML2)의 제3 부분(ML21)과 제3 금속 배선(ML3)의 제5 부분(ML31)의 최단 거리는 제2 금속 배선(ML2)의 제4 부분(ML22)과 제3 금속 배선(ML3)의 제6 부분(ML32)의 최단 거리와 실질적으로 동일할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 반도체 소자의 금속층을 정의하는 레이아웃을 나타낸 평면도이다.
도 7을 참조하면, 레이아웃 패턴들(LP1,LP2,LP3)이 배치될 수 있다. 레이아웃 패턴들(LP1,LP2,LP3)은 제1 레이아웃 패턴들(LP1), 제2 레이아웃 패턴들(LP2) 및 제3 레이아웃 패턴들(LP3)을 포함할 수 있다. 제2 레이아웃 패턴들(LP2)은 제1 레이아웃 패턴들(LP1)과 중첩될 수 있다.
제1 레이아웃 패턴들(LP1)을 기초로 제1 포토마스크가 제작될 수 있고, 제2 레이아웃 패턴들(LP2)을 기초로 제2 포토마스크가 제작될 수 있고, 제3 레이아웃 패턴들(LP3)을 기초로 제3 포토마스크가 제작될 수 있다. 다시 말하면, 도 7에 나타난 레이아웃을 통하여, 총 3장의 포토마스크들이 각각 별개로 제작될 수 있다. 제1 내지 제3 포토마스크들을 통해 기판 상에 패턴들이 각각 별도로 구현될 수 있다.
도 8a 내지 도 23a는 본 발명의 제2 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이고, 도 8b 내지 도 23b는 각각 도 8a 내지 도 23a의 A-A'선에 따른 단면도들이고, 도 8c 내지 도 23c는 각각 도 8a 내지 도 23a의 B-B'선에 따른 단면도들이고, 도 20d는 도 20c의 A영역의 확대도이다.
도 8a 내지 도 8c를 참조하면, 기판(100) 상에 타겟층(TG), 하드 마스크층(HM), 제1 메모리얼층(MR1), 제1 마스크층(M1) 및 제2 마스크층(M2)을 순차적으로 형성할 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 및 화합물 반도체 기판 중 하나일 수 있다. 일 예로, 타겟층(TG)은 실리콘 절연막일 수 있다. 일 예로, 하드 마스크층(HM)은 티타늄 질화물(TiN)을 포함할 수 있다. 일 예로, 제1 메모리얼층(MR1)은 실리콘 산화물을 포함할 수 있다. 일 예로, 제1 마스크층(M1)은 비정질 실리콘, SOH(Spin on hardmask), SOG(Spin on glass), 실리콘 질화물(SiN), 실리콘 산탄 질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 주석 산화물(SnOx) 중 적어도 하나를 포함할 수 있다. 일 예로, 제2 마스크층(M2)은 실리콘 함유 반사 방지막(SiARC), SOH(Spin on hardmask) 및 비정질 탄소 중 적어도 하나를 포함할 수 있다.
제2 마스크층(M2) 상에 제1 개구들(OP1)을 갖는 제1 포토레지스트 패턴(PR1)이 형성될 수 있다. 구체적으로, 제1 포토레지스트 패턴(PR1)을 형성하는 것은, 제2 마스크층(M2) 상에 제1 포토레지스트 막을 형성하는 것, 및 도 8의 제1 포토 마스크를 이용해 상기 제1 포토레지스트 막에 노광 및 현상 공정을 수행하는 것을 포함할 수 있다. 제1 포토레지스트 패턴(PR1)의 제1 개구들(OP1) 각각의 제1 방향(D1)으로의 폭은 제1 폭(W1)일 수 있다. 제1 개구들(OP1)은 도 7의 제1 레이아웃 패턴들(LP1)에 의해 구현된 것일 수 있다.
도 9a 내지 도 9c를 참조하면, 제1 포토레지스트 패턴(PR1)을 마스크로 제1 패터닝 공정을 수행할 수 있다. 이에 따라, 제1 마스크층(M1)에 제2 개구들(OP2)이 형성될 수 있다. 구체적으로, 상기 제1 패터닝 공정을 수행하는 것은, 제1 포토레지스트 패턴(PR1)을 마스크로 제2 마스크층(M2)을 패터닝 하는 것 및 패터닝된 제2 마스크층(M2)을 마스크로 제1 마스크층(M1)을 패터닝 하는 것을 포함할 수 있다. 제1 패터닝 공정 이후, 잔류하는 제2 마스크층(M2)을 제거할 수 있다.
패터닝된 제1 마스크층(M1)의 제2 개구들(OP2) 각각의 제1 방향(D1)으로의 폭은 제2 폭(W2)일 수 있다. 잔류하는 제2 마스크층(M2)의 제거 이후, 패터닝된 제1 마스크층(M1)의 풀백(Pull back) 공정을 수행할 수 있다. 풀백 공정은 건식 식각 공정 또는 습식 식각 공정을 포함할 수 있다. 풀백 공정에 의해, 패터닝된 제1 마스크층(M1)의 측벽이 식각될 수 있다. 따라서, 평면적 관점에서 제2 개구들(OP2)의 크기는 제1 개구들(OP1)의 크기보다 더 커질 수 있다. 일 예로, 제2 개구들(OP2) 각각의 제2 폭(W2)은 그와 수직적으로 중첩되는 제1 개구(OP1)의 제1 폭(W1) 보다 넓을 수 있다.
도시되지는 않았지만, 제1 마스크층(M1) 상에 보호층이 더 형성될 수 있다. 보호층은 제1 마스크층(M1)의 상면을 덮을 수 있다. 보호층은 제1 마스크층(M1)의 측벽이 식각될 때, 제1 마스크층(M1)의 상면이 식각되는 것을 방지할 수 있다.
도 10a 내지 도 10c를 참조하면, 기판(100)의 전면 상에 스페이서막(SL)이 콘포멀하게 형성될 수 있다. 상기 스페이서막(SL)은 이방적으로 식각될 수 있는 물질을 포함할 수 있다. 일 예로, 스페이서막(SL)은 티타늄 산화물(TiOx), 실리콘 산화물(SiOx), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 및 주석 산화물(SnOx) 중 적어도 하나를 포함할 수 있다.. 일 예로, 스페이서막(SL)은 ALD(Atomic layer deposition) 방식으로 형성될 수 있다. 스페이서막(SL)에 의해, 제1 마스크층(M1)의 제2 개구들(OP2) 각각의 일부가 채워질 수 있다.
도 11a 내지 도 11c를 참조하면, 제1 식각 공정을 진행하여, 상기 스페이서막(SL)의 일부가 제거될 수 있다. 제1 식각 공정은 이방적 식각 공정일 수 있다. 이와 함께, 제1 마스크층(M1)의 측벽들을 덮는 스페이서들(SP)이 형성될 수 있다. 스페이서들(SP)은 제1 마스크층(M1)의 제2 개구들(OP2) 내에 형성될 수 있다. 스페이서들(SP)이 형성되면서, 제3 개구들(OP)이 형성될 수 있다. 제3 개구(OP3)는 스페이서(SP)에 의해 평면적으로 둘러싸일 수 있다. 제3 개구들(OP3) 각각은 각각의 제2 개구들(OP2)과 중첩될 수 있다. 제3 개구들(OP3)에 의해, 제1 메모리얼층(MR1)의 상면의 일부가 노출될 수 있다.
스페이서들(SP) 각각은 제1 부분(SP1) 및 제2 부분(SP2)을 포함할 수 있다. 스페이서(SP)의 제1 부분(SP1)은 상부에서 하부로 향할수록 제1 방향(D1)으로의 폭이 증가할 수 있다. 다시 말하면, 스페이서(SP)의 제1 부분(SP1)의 상면은 굴곡질 수 있다. 스페이서(SP)의 제2 부분(SP2)은 제1 방향(D1)으로의 폭이 일정할 수 있다.
도 12a 내지 도 12c를 참조하면, 기판(100)의 전면 상에 제1 필링막(FL1), 제2 메모리얼층(MR2), 제3 마스크층(M3)을 순차적으로 형성할 수 있다. 제1 필링막(FL1)은 제3 개구들(OP3)을 채울 수 있다. 일 예로, 제1 필링막(FL1)은 SOH(Spin on hardmask)를 포함할 수 있다. 일 예로, 제2 메모리얼층(MR2)은 실리콘 산화물을 포함할 수 있다. 일 예로, 제3 마스크층(M3)은 실리콘 함유 반사 방지막(SiARC), SOH(Spin on hardmask) 및 비정질 탄소 중 적어도 하나를 포함할 수 있다.
제3 마스크층(M3) 상에 제4 개구들(OP4)을 갖는 제2 포토레지스트 패턴(PR2)이 형성될 수 있다. 구체적으로, 제2 포토레지스트 패턴(PR2)을 형성하는 것은, 제3 마스크층(M3) 상에 제2 포토레지스트 막을 형성하는 것, 및 도 7의 제2 포토 마스크를 이용해 상기 제2 포토레지스트 막에 노광 및 현상 공정을 수행하는 것을 포함할 수 있다. 제4 개구들(OP4)은 도 7의 제2 레이아웃 패턴들(LP2)에 의해 구현된 것일 수 있다. 제4 개구들(OP4)은 제3 개구들(OP3)의 일 부분들과 수직적으로 중첩될 수 있다. 이하에서는, 제4 개구들(OP4)과 수직적으로 중첩되는 제3 개구들(OP3)의 일 부분들이 제6 개구(OP6)로 정의될 수 있다.
도 13a 내지 도 13c를 참조하면, 제2 포토레지스트 패턴(PR2)을 마스크로 제2 패터닝 공정을 수행할 수 있다. 구체적으로, 상기 제2 패터닝 공정을 수행하는 것은, 제2 포토레지스트 패턴(PR2)을 마스크로 제3 마스크층(M3)을 패터닝 하는 것, 패터닝된 제3 마스크층(M3)을 마스크로 제2 메모리얼층(MR2)을 패터닝 하는 것, 및 패터닝된 제2 메모리얼층(MR2)을 마스크로 제1 필링막(FL1)을 패터닝하는 것을 포함할 수 있다. 제2 패터닝 공정 이후, 잔류하는 제2 포토레지스트 패턴(PR2) 및 제3 마스크층(M3)이 제거될 수 있다.
제1 필링막(FL1)이 패터닝되어 제5 개구들(OP5)이 형성될 수 있다. 제1 필링막(FL1)의 제5 개구들(OP5) 각각의 제1 방향(D1)으로의 폭은, 각각의 제5 개구들(OP5)과 수직적으로 중첩하는 제4 개구(OP4)의 제1 방향(D1)으로의 폭 보다 좁을 수 있다. 이는, 제2 패터닝 공정에서 제3 마스크층(M3), 제2 메모리얼층(MR2) 및 제1 필링막(FL1)을 패터닝 하면서 패터닝되는 부분의 폭이 점진적으로 줄어들기 때문일 수 있다.
제5 개구들(OP5)과 제6 개구들(OP6)에 채워진 제1 필링막(FL1)이 제거될 수 있다. 다시 말하면, 제5 개구들(OP5)과 제6 개구들(OP6)이 다시 개방될 수 있다.
도 14a 내지 도 14c를 참조하면, 기판의 전면 상에 제2 필링막(FL2)을 형성할 수 있다. 제2 필링막(FL2)은 제1 필링막(FL1)의 개방된 제5 개구들(OP5) 및 제6 개구들(OP6)을 다시 채울 수 있다.
일 예로, 제2 필링막(FL2)은 스페이서(SP)와 동일한 물질을 포함할 수 있다. 예를 들어, 제2 필링막(FL2) 및 스페이서(SP)는 티타늄 산화물(TiOx)을 포함할 수 있다. 다른 예로, 제2 필링막(FL2)은 스페이서(SP)와 다른 물질을 포함할 수 있다. 제2 필링막(FL2)은 제1 메모리얼층(MR1)과 동일한 물질(예를 들어, 실리콘 산화물)을 포함할 수 있다. 또 다른 예로, 제2 필링막(FL2)은 제1 마스크층(M1)과 동일한 물질(예를 들어, 비정질 실리콘)을 포함할 수 있다.
일 예로, 제2 필링막(FL2)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 또는 스핀 코팅(Spin coating) 방식으로 형성될 수 있다.
도 15a 내지 도 15c를 참조하면, 평탄화 공정을 진행하여, 제2 필링막(FL2)의 일부가 제거될 수 있다. 평탄화 공정은 CMP(Chemical mechanical polishing) 공정 또는 에치백(Etchback) 공정을 포함할 수 있다. 이에 따라, 컷패턴(CP)이 형성될 수 있다. 컷패턴(CP)은, 제2 필링막(FL2)의 제거되지 않고 잔류하는 부분일 수 있다. 일 예로, 컷패턴(CP)의 상면은 제1 필링막(FL1)의 상면 보다 낮은 레벨에 형성될 수 있다. 컷패턴(CP)은 제6 개구(OP6)를 채울 수 있다. 컷패턴(CP)은 제6 개구(OP6)를 정의하는 한 쌍의 스페이서들(SP)을 덮을 수 있다.
도 16a 내지 도 16c를 참조하면, 제2 식각 공정을 진행하여, 제2 메모리얼층(MR2) 및 제1 필링막(FL1)을 제거할 수 있다. 이에 따라, 제3 개구들(OP3)을 채운 제1 필링막(FL1)이 제거될 수 있다. 다시 말하면, 제3 개구들(OP3)이 다시 개방될 수 있다. 제6 개구들(OP6)에는 컷패턴(CP)이 채워져 있으므로, 제6 개구들(OP6)은 개방되지 않을 수 있다.
일 실시예에 있어서, 컷패턴(CP)이 제1 마스크층(M1)과 동일한 물질(예를 들어, 비정질 실리콘)을 포함할 경우, 제2 식각 공정 이후 컷패턴(CP)이 부분적으로 식각될 수 있다. 일 예로, 제2 공정 이후 제3 개구(OP3)에 의해 노출된 컷패턴(CP)의 양 측벽들이 부분적으로 식각될 수 있다. 이에 따라, 컷패턴(CP)의 제2 방향(D2)으로의 폭이 줄어들 수 있다.
도 17a 내지 도 17c를 참조하면, 제1 마스크층(M1), 스페이서(SP) 및 컷패턴(CP)을 마스크로 제3 패터닝 공정을 수행할 수 있다. 이에 따라, 제1 메모리얼층(MR1)이 패터닝되어 제7 개구들(OP7)이 형성될 수 있다. 제1 메모리얼층(MR1)의 제7 개구들(OP7)의 평면적 형상은, 제3 개구들(OP3)의 평면적 형상과 실질적으로 동일할 수 있다.
일 실시예에 있어서, 컷패턴(CP)이 제1 메모리얼층(MR1)과 동일한 물질(예를 들어, 실리콘 산화물)을 포함할 경우, 제3 패터닝 공정 동안 컷패턴(CP)이 부분적으로 식각될 수 있다. 일 예로, 제3 패터닝 공정 동안 제3 개구(OP3)에 의해 노출된 컷패턴(CP)의 양 측벽들이 부분적으로 식각될 수 있다. 이에 따라, 컷패턴(CP)의 제2 방향(D2)으로의 폭이 줄어들 수 있다.
도 18a 내지 도 18c를 참조하면, 기판(100)의 전면 상에 제3 필링막(FL3)을 형성할 수 있다. 제3 필링막(FL3)은 제7 개구들(OP7)을 채울 수 있다.
제3 필링막(FL3) 상에 제8 개구들(OP8)을 갖는 제3 포토레지스트 패턴(PR3)이 형성될 수 있다. 구체적으로, 제3 포토레지스트 패턴(PR3)을 형성하는 것은, 제3 필링막(FL3) 상에 제3 포토레지스트 막을 형성하는 것, 및 도 7의 제3 포토 마스크를 이용해 상기 제3 포토레지스트 막에 노광 및 현상 공정을 수행하는 것을 포함할 수 있다. 제8 개구들(OP8)은 도 7의 제3 레이아웃 패턴들(LP3)에 의해 구현된 것일 수 있다. 제8 개구들(OP8) 각각은 스페이서(SP)의 적어도 일부와 수직적으로 중첩될 수 있다.
도 19a 내지 도 19c를 참조하면, 제3 포토레지스트 패턴(PR3)을 마스크로 제4 패터닝 공정을 수행할 수 있다. 구체적으로, 제4 패터닝 공정을 수행하는 것은 제3 포토레지스트 패턴(PR3)을 마스크로 제3 필링막(FL3)을 패터닝 하는 것을 포함할 수 있다. 제4 패터닝 공정 이후, 잔류하는 제3 포토레지스트 패턴(PR3)이 제거될 수 있다.
제3 필링막(FL3)이 패터닝되어 제9 개구들(OP9)이 형성될 수 있다. 제3 필링막(FL3)의 제9 개구들(OP9)의 제1 방향(D1)으로의 폭은 제3 폭(W3)일 수 있다. 제3 필링막(FL3)의 제9 개구들(OP9)의 일부는 스페이서들(SP)과 수직적으로 중첩될 수 있다. 제3 필링막(FL3)의 제9 개구들(OP9)의 평면적 형상은 제3 포토레지스트 패턴(PR3)의 제8 개구들(OP8)의 평면적 형상과 실질적으로 동일할 수 있다.
도 20a 내지 도 20d를 참조하면, 제3 필링막(FL3) 및 스페이서들(SP)을 마스크로 제5 패터닝 공정을 수행할 수 있다. 구체적으로, 제5 패터닝 공정을 수행하는 것은 패터닝된 제3 필링막(FL3) 및 스페이서들(SP)을 마스크로 제1 마스크층(M1)을 패터닝 하는 것, 및 패터닝된 제1 마스크층(M1)을 마스크로 제1 메모리얼층(MR1)을 패터닝 하는 것을 포함할 수 있다.
제5 패터닝 공정으로, 제10 개구들(OP10)이 형성될 수 있다. 제10 개구들(OP10)은 스페이서들(SP)에 의해 자기 정렬적으로 형성될 수 있다. 다시 말하면, 제5 패터닝 공정 동안 스페이서들(SP)은 식각 마스크의 역할을 할 수 있다. 제10 개구들(OP10)의 제1 방향(D1)으로의 폭은 제4 폭(W4)일 수 있다. 제10 개구들(OP10)을 통해 제1 메모리얼층(MR1)이 패터닝되어, 제11 개구들(OP11)이 형성될 수 있다.
제3 필링막(FL3)의 제9 개구들(OP9)의 일부는 스페이서들(SP)과 수직적으로 중첩되므로, 제1 마스크층(M1)이 패터닝 될 때 스페이서들(SP)이 마스크가 될 수 있다. 따라서, 제10 개구들(OP10)의 제4 폭(W4)은 제3 필링막(FL3)의 제9 개구들(OP9)의 제3 폭(W3)보다 좁을 수 있다. 또한, 스페이서(SP)의 제1 부분(SP1)의 일부가 제거될 수 있다. 이에 따라, 스페이서(SP)의 제1 부분(SP1)의 상면의 일부가 평평해질 수 있다. 또한, 스페이서(SP)의 제1 부분(SP1) 중 평평해진 제1 부분(SP1)의 상면 보다 높은 레벨에 위치하는 부분이 제3 부분(SP3)으로 정의될 수 있다. 다시 말하면, 스페이서(SP)의 제3 부분(SP3)은 평평해진 제1 부분(SP1)의 상면의 레벨 보다 높은 레벨에 위치할 수 있다.
도 21a 내지 도 21c를 참조하면, 제5 패터닝 공정 이후, 잔류하는 제3 필링막(FL3), 제1 마스크층(M1), 컷패턴(CP) 및 스페이서들(SP)을 제거할 수 있다. 컷패턴(CP)이 스페이서들(SP)과 동일한 물질을 포함하는 경우, 컷패턴(CP) 및 스페이서들(SP)을 한번에 제거할 수 있다.
도 22a 내지 도 22c를 참조하면, 제1 메모리얼층(MR1)을 마스크로 제6 패터닝 공정을 수행할 수 있다. 구체적으로, 제6 패터닝 공정을 수행하는 것은, 제1 메모리얼층(MR1)을 마스크로 하드 마스크층(HM)을 패터닝 하는 것, 및 패터닝된 하드 마스크층(HM)을 마스크로 타겟층(TG)을 패터닝 하는 것을 포함할 수 있다. 타겟층(TG)이 패터닝되어 제12 개구들(OP12)이 형성될 수 있다. 제6 패터닝 공정 이후, 잔류하는 제1 메모리얼층(MR1) 및 잔류하는 하드 마스크층(HM)을 제거할 수 있다.
도 23a 내지 도 23c를 참조하면, 타겟층(TG)의 제12 개구들(OP12)에 금속을 채워 금속층을 구성할 수 있다. 금속층은 제1 금속 배선들(ML1) 및 제2 금속 배선들(ML2)을 포함할 수 있다. 제1 및 제2 금속 배선들(ML1,ML2)은 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 제1 금속 배선들(ML1)은 도 7의 제1 레이아웃 패턴들(LP1)에 의해 정의될 수 있고, 제2 금속 배선들(ML2)은 도 7의 제3 레이아웃 패턴들(LP3)에 의해 정의될 수 있다. 제1 금속 배선들(ML1) 및 제2 금속 배선들(ML2)은 평면적으로 서로 이격될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 타겟층 및 제1 마스크층을 순차적으로 형성하는 것;
    상기 제1 마스크층을 패터닝하여, 제1 개구를 형성하는 것;
    상기 제1 개구의 내측벽을 덮는 스페이서를 형성하는 것;
    상기 제1 마스크층 상에 제2 개구를 갖는 제1 포토레지스트 패턴을 형성하는 것, 상기 제2 개구는 상기 스페이서의 적어도 일부와 수직적으로 중첩되고;
    상기 스페이서를 마스크로 상기 제2 개구에 의해 노출된 상기 제1 마스크층을 패터닝하여, 상기 제1 개구와 인접하는 제3 개구를 형성하는 것; 및
    잔류하는 상기 제1 마스크층 및 상기 스페이서를 식각 마스크로 상기 타겟층을 패터닝 하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제1 항에 있어서,
    상기 제2 개구의 폭은 상기 제3 개구의 폭보다 넓은 반도체 소자의 제조방법.
  3. 제1 항에 있어서,
    상기 제1 개구를 형성하는 것은,
    상기 제1 마스크층 상에 제2 포토레지스트 패턴을 형성하는 것, 상기 제2 포토레지스트 패턴을 마스크로 상기 제1 마스크층을 패터닝 하는 것, 및 패터닝된 상기 제1 마스크층의 측벽을 식각하는 것을 포함하는 반도체 소자의 제조방법.
  4. 제3 항에 있어서,
    상기 제1 개구를 형성하는 것은,
    상기 제1 마스크층의 상면을 덮는 보호층을 형성하는 것을 더 포함하고,
    상기 보호층은 상기 제1 마스크층의 측벽이 식각될 때 상기 제1 마스크층의 상면을 보호하는 반도체 소자의 제조방법.
  5. 제1 항에 있어서,
    상기 스페이서의 적어도 일부를 덮는 컷패턴을 형성하는 것을 더 포함하고,
    상기 컷패턴을 형성하는 것은,
    상기 스페이서의 적어도 일부를 덮는 제1 필링막을 형성하는 것, 및 상기 제1 필링막의 일부를 제거하는 것을 포함하는 반도체 소자의 제조방법.
  6. 제5 항에 있어서,
    상기 컷패턴은 상기 스페이서와 동일한 물질을 포함하는 반도체 소자의 제조방법.
  7. 제5 항에 있어서,
    상기 컷패턴은 상기 제1 마스크층과 동일한 물질을 포함하는 반도체 소자의 제조방법.
  8. 제5 항에 있어서,
    상기 타겟층 및 상기 제1 마스크층 사이에 제1 메모리얼층을 형성하는 것을 더 포함하고,
    상기 컷패턴은 상기 제1 메모리얼층과 동일한 물질을 포함하는 반도체 소자의 제조방법.
  9. 제5 항에 있어서,
    상기 제1 필링막의 일부를 제거하는 것은,
    에치백 공정 또는 CMP 공정을 통해 상기 제1 필링막의 일부를 제거하는 것을 포함하는 반도체 소자의 제조방법.
  10. 제5 항에 있어서,
    상기 컷패턴을 형성하는 것은,
    상기 컷패턴을 부분적으로 식각하여 그의 폭을 줄이는 것을 더 포함하는 반도체 소자의 제조방법.
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