CN110364432A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN110364432A
CN110364432A CN201910193558.9A CN201910193558A CN110364432A CN 110364432 A CN110364432 A CN 110364432A CN 201910193558 A CN201910193558 A CN 201910193558A CN 110364432 A CN110364432 A CN 110364432A
Authority
CN
China
Prior art keywords
layer
opening
metal wire
mask
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910193558.9A
Other languages
English (en)
Other versions
CN110364432B (zh
Inventor
辛宗灿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110364432A publication Critical patent/CN110364432A/zh
Application granted granted Critical
Publication of CN110364432B publication Critical patent/CN110364432B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明公开了半导体器件及其制造方法。所述方法包括：在衬底上依次形成目标层和第一掩模层；将所述第一掩模层图案化以在所述第一掩模层中形成第一开口；在所述第一开口的内壁上形成间隔物；在所述第一掩模层上形成第一光刻胶图案，所述第一光刻胶图案具有与所述间隔物的至少一部分垂直交叠的第二开口；通过使用所述间隔物作为掩模来去除所述第一掩模层的暴露于所述第二开口的一部分，在所述第一掩模层中形成与所述第一开口相邻的第三开口；以及使用所述第一掩模层和所述间隔物作为掩模来将所述目标层图案化。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2018年4月9日在韩国知识产权局提交的韩国专利申请No.10-2018-0041021的优先权，其全部内容通过引用结合于此。
技术领域
本发明构思涉及半导体器件及其制造方法，更具体地，涉及用间隔物作为掩模来制造半导体器件的方法以及通过该方法制造的半导体器件。
背景技术
半导体器件(或半导体芯片)由于其小尺寸、多功能性和/或低制造成本而在电子工业中是有益的。半导体器件包括：存储数据的半导体存储器件、包括处理逻辑操作的电路的半导体逻辑器件以及具有存储器和逻辑电路两者的混合半导体器件。随着电子工业的先进发展，不断需要对半导体器件进行高度集成，从而提供高可靠性、高速度和/或多功能。半导体器件不断变得更加复杂和集成以满足这些需求。
双图案化技术是在不改变曝光装置的情况下形成宽度小于曝光装置能够实现的最小节距的图案的技术。例如，使用双图案化技术形成精细图案。在该双图案化技术中，通过在光刻工艺形成的牺牲图案的侧壁上形成间隔物，去除牺牲图案，然后仅使用间隔物作为蚀刻掩模来蚀刻蚀刻目标。随着半导体器件集成度的提高，对用于形成更精细图案的先进技术的需求不断增加。
发明内容
本发明构思的一些实施例提供了制造半导体器件的方法以及由该方法制造的半导体器件，该方法能够最小化或减小图案宽度。
根据发明构思的一些示例性实施例，制造半导体器件的方法可以包括：在衬底上依次形成目标层和第一掩模层；通过将所述第一掩模层图案化来形成第一开口；在所述第一开口的内壁上形成间隔物；在所述第一掩模层上形成第一光刻胶图案，所述第一光刻胶图案具有与所述间隔物的至少一部分垂直交叠的第二开口；通过使用所述间隔物作为掩模来去除暴露于所述第二开口的所述第一掩模层的一部分，形成与所述第一开口相邻的第三开口；以及使用所得的第一掩模层和所述间隔物作为掩模来将所述目标层图案化。
根据发明构思的一些示例性实施例，制造半导体器件的方法可以包括：在衬底上依次形成目标层和第一掩模层；执行第一光刻工艺以在所述第一掩模层中形成第一开口；形成覆盖所述第一开口的内壁的间隔物以在所述第一开口内限定第二开口；以及执行第二光刻工艺以在所述第一掩模层中形成与所述第一开口相邻的第三开口，其中，所述间隔物设置在所述第一开口与所述第三开口之间。可以使用所述间隔物以自对准方式来形成所述第三开口。
根据发明构思的一些示例性实施例，半导体器件可以包括：位于衬底上的绝缘层；以及第一金属线和在第一方向上与所述第一金属线相邻的第二金属线，所述第一金属线和所述第二金属线形成在所述绝缘层中。所述第一金属线和所述第二金属线可以在与所述第一方向相交的第二方向上彼此平行延伸。所述第一金属线可以包括：在所述第二方向上延伸的第一段；以及位于所述第一段的端部处的第二段，所述第二段的宽度朝向所述第二方向减小。所述第二金属线可以包括：在所述第二方向上延伸并且与所述第一段相邻的第三段；以及与所述第二段相邻的第四段，所述第四段的宽度朝向所述第二方向增加，其中，所述第一段与所述第三段之间的最小距离和所述第二段与所述第四段之间的最小距离可以基本相同。
附图说明
图1图示了根据发明构思的示例性实施例的示出限定半导体器件的金属层的布局的俯视图。
图2A、图3A、图4A、图5A和图6A图示了根据发明构思的示例性实施例的示出制造半导体器件的方法的俯视图。
图2B、图3B、图4B、图5B和图6B图示了分别沿图2A、图3A、图4A、图5A和图6A的线A-A'截取的横截面视图。
图7图示了根据发明构思的示例性实施例的示出限定半导体器件的金属层的布局的俯视图。
图8A至图23A图示了根据发明构思的示例性实施例的示出制造半导体器件的方法的俯视图。
图8B至图23B图示了分别沿图8A至图23A的线A-A'截取的横截面视图。
图8C至图23C图示了分别沿图8A至图23A的线B-B'截取的横截面视图。
图20D图示了示出图20C的部分A的放大视图。
具体实施方式
图1图示了根据发明构思的示例性实施例的示出半导体器件的金属层的布局目标的俯视图。
参照图1，可以提供布局图案LP1和LP2。布局图案LP1和LP2可以对应于半导体器件的层(例如金属层)的理想设计。布局图案LP1和LP2可以包括第一布局图案LP1和第二布局图案LP2。
可以基于第一布局图案LP1制造第一光掩模，并且可以基于第二布局图案LP2制造第二光掩模。例如，可以使用图1示出的布局来分别获得和制造总共两种光掩模。可以使用第一光掩模和第二光掩模以在衬底上形成相应的图案。
图2A、图3A、图4A、图5A和图6A图示了根据发明构思的示例性实施例的示出制造半导体器件的方法的俯视图。图2B、图3B、图4B、图5B和图6B图示了分别沿图2A、图3A、图4A、图5A和图6A的线A-A'截取的横截面视图。
参照图2A和图2B，可以在衬底100上依次形成目标层TG、硬掩模层HM、第一掩模层M1和第二掩模层M2。衬底100可以是晶体半导体衬底，或者可以包括晶体半导体衬底。例如，衬底100可以是硅衬底、锗衬底、硅锗衬底和化合物半导体衬底中的一种。硬掩模层HM可以由例如氮化钛(TiN)形成。目标层TG例如可以是诸如氮化硅(SiN)或氧化硅(SiO2)的绝缘层，或者可以是导电层(例如，掺杂的多晶硅)。第一掩模层M1可以由例如非晶硅层、旋涂硬掩模(SOH)层、旋涂玻璃(SOG)层、氮化硅(SiN)层、碳氮氧化硅(SiOCN)层、碳氮化硅(SiCN)层和氧化锡(SnOx)层中的一种或更多种形成。第二掩模层M2可以由例如含硅抗反射涂(SiARC)层、旋涂硬掩模(SOH)层和非晶碳层中的一种或更多种形成。
可以在第二掩模层M2上形成具有第一开口OP1的第一光刻胶图案PR1。例如，第一光刻胶图案PR1的形成可以包括：在第二掩模层M2上形成第一光刻胶层，然后使用参考图1的第一光掩模作为光掩模，对第一光刻胶层执行第一光刻工艺。第一光刻工艺可以包括执行第一光刻胶层的常规曝光和显影工艺。图1的第一布局图案LP1可以对应于第一开口OP1并且可以用于设计在第一光刻工艺中使用的第一光掩模，以选择性地曝光第一光刻胶层。
参照图3A和图3B，可以使用第一光刻胶图案PR1作为掩模来执行第一图案化工艺。例如，执行第一图案化工艺可以包括：使用第一光刻胶图案PR1作为掩模来将第二掩模层M2图案化(从第二掩模层M2形成硬掩模)，然后使用该硬掩模(图案化的第二掩模层M2)作为掩模以将第一掩模层M1图案化。可以对在第一图案化工艺之后剩余的第一光刻胶图案PR1和第二掩模层M2执行去除工艺。
可以在图案化的第一掩模层M1的侧壁上形成间隔物SP。例如，间隔物SP的形成可以包括在衬底100的整个表面上共形地形成间隔物层，并对间隔物层执行各向异性蚀刻工艺。间隔物SP可以由例如氧化钛(TiOx)、氧化硅(SiOx)、氮化硅(SiN)、氮氧化硅(SiON)、氧化铝(AlOx)和氧化锡(SnOx)中的一种或更多种形成。
参照图4A和图4B，可以在衬底100的整个表面上形成第一填充层FL1。例如，第一填充层FL1可以包括旋涂硬掩模(SOH)层。第一填充层FL1可以具有平坦(例如，平面)的上表面。
可以在第一填充层FL1上形成具有第二开口OP2的第二光刻胶图案PR2。例如，第二光刻胶图案PR2的形成可以包括：在第一填充层FL1上形成第二光刻胶层，然后使用关于图1提到的第二光掩模作为光掩模，对第二光刻胶层执行第二光刻工艺。第二光刻工艺可以包括对第二光刻胶层执行常规曝光和显影工艺。图1的第二布局图案LP2可以对应于第二开口OP2并且可以用于设计在第二光刻工艺中使用的第二光掩模，以选择性地暴露第二光刻胶层。
第二光刻胶图案PR2的第二开口OP2中的某些第二开口或全部第二开口可以与间隔物SP之一的至少一部分垂直交叠。例如，第二开口OP2可以具有位于在参考图3A和图3B描述的第一图案化工艺中在第一掩模层M1中形成的开口的正上方(例如位于间隔物SP中的一个的正上方)的侧壁。就垂直横截面而言，例如图4B所示的垂直横截面，第二开口OP2可以位于第一掩模层M1的分立部分的正上方，并且具有水平定位在第一掩模层M1的该分立部分的两侧的侧壁。
参照图5A和图5B，可以使用第二光刻胶图案PR2作为掩模来执行第二图案化工艺。例如，执行第二图案化工艺可以包括：使用第二光刻胶图案PR2作为掩模将第一填充层FL1图案化，然后使用图案化的第一填充层FL1和间隔物SP作为掩模将第一掩模层M1图案化。由于第二光刻胶图案PR2的第二开口OP2与间隔物SP垂直交叠，所以在第二图案化工艺期间将第一掩模层M1图案化时，间隔物SP可以用作蚀刻掩模。在第二图案化工艺期间，间隔物SP可以用于以自对准的方式将第一掩模层M1图案化。尽管开口OP1和开口OP2在第一掩模层M1上可能具有交叠区域(footprints)，但如图5A所示，间隔物SP可以用于使经由使用开口OP1和开口OP2的图案化工艺而暴露的第一掩模层M1的各部分分离。可以执行去除工艺以去除在第二图案化工艺之后剩余的第二光刻胶图案PR2和第一填充层FL1。
参照图6A和图6B，可以使用间隔物SP和第一掩模层M1作为掩模来执行第三图案化工艺。例如，执行第三图案化工艺可以包括：使用间隔物SP和第一掩模层M1作为掩模将硬掩模层HM图案化，然后使用图案化的硬掩模层HM作为掩模将目标层TG图案化。可以对间隔物SP、第一掩模层M1和硬掩模层HM的剩余部分执行去除工艺。可以形成金属层以填充图案化的目标层TG的开口。例如，金属层可以被沉积在目标层TG上，包括沉积在目标层TG的开口中，并且可以执行化学机械抛光(CMP)工艺以使所得结构平坦化，直到去除目标层TG表面上的金属，从而留下目标层TG的开口中的分立的金属图案。
图案化的金属层可以包括第一金属图案MT1和第二金属图案MT2。第一金属图案MT1和第二金属图案MT2可以包括铜(Cu)或钨(W)。第一金属图案MT1可以对应于图1的第一布局图案LP1并且由图1的第一布局图案LP1限定，第二金属图案MT2可以对应于图1的第二布局图案LP2并且由图1的第二布局图案LP2限定。
第一金属图案MT1可以包括第一金属线ML1和第二金属线ML2。第一金属线ML1和第二金属线ML2可以在第二方向D2上延伸。第一金属线ML1和第二金属线ML2可以彼此平行延伸。
第一金属线ML1可以包括第一段ML11和第二段ML12。第一段ML11可以在第二方向D2上延伸。第二段ML12可以位于第一金属线ML1的端部。第二段ML12在第一方向D1上的宽度可以随着在第二方向D2上距第一段ML11的距离的增加而减小。
第二金属线ML2可以包括第三段ML21和第四段ML22。第三段ML21可以在第二方向D2上延伸。第四段ML22可以位于第二金属线ML2的端部。第四段ML22在第一方向D1上的宽度可以随着在第二方向D2上距第三段ML21的距离的增加而减小。
第二金属图案MT2可以包括第三金属线ML3。第三金属线ML3可以在第二方向D2上延伸。第三金属线ML3可以平行于第一金属线ML1和第二金属线ML2延伸。第三金属线ML3可以在第一方向D1上与第一金属线ML1相邻。第三金属线ML3可以在第一方向D1上与第二金属线ML2相邻。第三金属线ML3可以位于第一金属线ML1与第二金属线ML2之间。
第三金属线ML3可以包括第五段ML31和第六段ML32。第五段ML31可以在第二方向D2上延伸，并且可以既与第一金属线ML1的第一段ML11相邻又与第二金属线ML2的第三段ML21相邻。第六段ML32可以既与第一金属线ML1的第二段ML12相邻又与第二金属线ML2的第四段ML22相邻。第六段ML32在第一方向D1上的宽度可以随着在第二方向D2上距第五段ML31的距离的增加而增加。
例如，第一金属线ML1的第一段ML11、第二金属线ML2的第三段ML21以及第三金属线ML3的第五段ML31可以在第一方向D1上具有基本相同的宽度。
第一金属线ML1与第三金属线ML3之间可以具有第一节距P1。第二金属线ML2与第三金属线ML3之间可以具有第二节距P2。例如，第一节距P1和第二节距P2可以基本相同。
第一金属线ML1的第一段ML11与第三金属线ML3的第五段ML31之间的最小距离可以与第一金属线ML1的第二段ML12与第三金属线ML3的第六段ML32之间的最小距离基本相同。第二金属线ML2的第三段ML21与第三金属线ML3的第五段ML31之间的最小距离可以与第二金属线ML2的第四段ML22与第三金属线ML3的第六段ML32之间的最小距离基本相同。
在一些示例中，可以形成第一金属图案MT1和第二金属图案MT2的交替序列，包括一系列平行(例如，在第二方向D2上)延伸的第一金属线(由相应的第一金属图案MT1形成)和第二金属线(由相应的第二金属图案MT2形成)。每对相邻的第一金属线可以具有介于其间的一条第二金属线，并且每对相邻的第二金属线可以具有介于其间的一条第一金属线。该组金属线(该组第一金属线和第二金属线)之间的节距基本相同。关于在第一方向D1上延伸的线(例如，关于对应于图6B的横截面的线A-A')，第一金属线的宽度可以基本相同，并且第二金属线的宽度可以基本相同，第二金属线的宽度可以与第一金属线的宽度相同或不同(例如，大于第一金属线的宽度)。该组金属线中的紧邻金属线之间的距离可以基本相同。图6B图示了关于布置在最左边的第一金属图案MT1与最右边的第二金属图案MT2之间的四条金属线(包括ML1、ML2、ML3以及沿着A'A'横截面在图6A中的ML1之上形成的金属线)的该配置的示例。然而，应当理解的是，在该配置中可以形成多于四条金属线。
图7图示了根据发明构思的示例性实施例的示出限定半导体器件的金属层的布局的俯视图。
参照图7，可以提供布局图案LP1、LP2和LP3。布局图案LP1、LP2和LP3可以对应于半导体器件的层的理想设计。布局图案LP1、LP2和LP3可以包括第一布局图案LP1、第二布局图案LP2和第三布局图案LP3。第二布局图案LP2可以与第一布局图案LP1交叠。
第一光掩模可以源于第一布局图案LP1并且可以基于第一布局图案LP1来制造，第二光掩模可以源于第二布局图案LP2并且可以基于第二布局图案LP2来制造，并且第三光掩模可以源于第三布局图案LP3并且可以基于第三布局图案LP3来制造。例如，图7中示出的布局可以用于获得和分别制造总共三个光掩模。第一光掩模至第三光掩模可以用于在半导体器件的层内形成图案。
图8A至图23A图示了根据发明构思的示例性实施例的示出制造半导体器件的方法的俯视图。图8B至图23B图示了分别沿图8A至图23A的线A-A'截取的横截面视图。图8C至图23C图示了分别沿图8A至图23A的线B-B'截取的横截面视图。图20D图示了示出图20C的部分A的放大视图。
参照图8A至图8C，可以在衬底100上依次形成目标层TG、硬掩模层HM、第一存储层MR1、第一掩模层M1和第二掩模层M2。衬底100可以是晶体半导体衬底，或者可以包括晶体半导体衬底。例如，衬底100可以是硅衬底、锗衬底、硅锗衬底和化合物半导体衬底中的一种。目标层TG例如可以是诸如氮化硅(SiN)或氧化硅(SiO2)的绝缘层，或者可以是导电层(例如，掺杂的多晶硅)。硬掩模层HM可以由例如氮化钛(TiN)形成。第一存储层MR1可以由例如氧化硅形成。第一掩模层M1可以由例如非晶硅层、旋涂硬掩模(SOH)层、旋涂玻璃(SOG)层、氮化硅(SiN)层、氮碳氧化硅(SiOCN)层、氮碳化硅(SiCN)层和氧化锡(SnOx)层中的一种或更多种形成。第二掩模层M2可以包括例如含硅抗反射涂(SiARC)层、旋涂硬掩模(SOH)层和非晶碳层中的一种或更多种。
可以在第二掩模层M2上形成具有第一开口OP1的第一光刻胶图案PR1。例如，第一光刻胶图案PR1的形成可以包括：在第二掩模层M2上形成第一光刻胶层，然后使用关于图7提到的第一光掩模作为光掩模来对第一光刻胶层进行常规曝光和显影工艺。第一光刻胶图案PR1的每个第一开口OP1可以在第一方向D1上具有第一宽度W1。图7的第一布局图案LP1可以对应于第一开口OP1。
参照图9A至图9C，可以使用第一光刻胶图案PR1作为掩模来执行第一图案化工艺。因此，可以在第一掩模层M1中形成第二开口OP2。例如，执行第一图案化工艺可以包括：使用第一光刻胶图案PR1作为掩模来将第二掩模层M2图案化，然后使用图案化的第二掩模层M2作为掩模来将第一掩模层M1图案化。在第一图案化工艺之后，可以去除第二掩模层M2的剩余部分。
图案化的第一掩模层M1的每个第二开口OP2可以在第一方向D1上具有第二宽度W2。在去除剩余的第二掩模层M2之后，可以对图案化的第一掩模层M1执行回拉(pull-back)工艺。回拉工艺可以包括干法蚀刻工艺或湿法蚀刻工艺。回拉工艺可以蚀刻到初始图案化的第一掩模层M1的侧壁中。例如，可以通过使用第一光刻胶图案PR1作为掩模执行各向异性蚀刻以将第二掩模层M2图案化，然后使用图案化的第二掩模层M2作为掩模执行各向异性蚀刻以将第一掩模层M1图案化，在第一掩模层M1中初始形成开口。然后，可以通过蚀刻限定了这些初始形成的开口的第一掩模层M1的侧壁(例如，在D1和D2方向上)，经由回拉工艺扩展在第一掩模层M1中初始形成的这些开口。结果，当在俯视图中观察时，每个第二开口OP2的尺寸可以大于每个第一开口OP1的尺寸。例如，每个第二开口OP2的第二宽度W2可以大于与第二开口OP2中的相应一个第二开口垂直交叠的第一开口OP1的第一宽度W1。
尽管未示出，但可以在第一掩模层M1上进一步形成保护层。保护层可以覆盖第一掩模层M1的顶表面。当在回拉工艺期间蚀刻第一掩模层M1的侧壁时，保护层可以防止第一掩模层M1的顶表面被蚀刻。
参照图10A至图10C，可以在衬底100的整个表面上共形地形成间隔物层SL。间隔物层SL可以包括能够被各向异性蚀刻的材料。间隔物层SL可以包括例如氧化钛(TiOx)、氧化硅(SiOx)、氮化硅(SiN)、氮氧化硅(SiON)、氧化铝(AlOx)和氧化锡(SnOx)中的一种或更多种。例如，可以使用原子层沉积(ALD)来形成间隔物层SL。间隔物层SL可以部分地填充第一掩模层M1的每个第二开口OP2。
参照图11A至图11C，可以在间隔物层SL上执行第一蚀刻工艺以去除间隔物层SL的一部分。间隔物层SL上的第一蚀刻工艺可以是各向异性蚀刻工艺。当部分去除间隔物层SL时，可以在第一掩模层M1的侧壁上形成间隔物SP。间隔物SP可以形成在第一掩模层M1的第二开口OP2中并且限定第三开口OP3。关于平面图(例如，图11A)，第三开口OP3可以被对应的间隔物SP围绕。每个第三开口OP3可以形成在相应一个第二开口OP2内(并且与相应一个第二开口OP2重叠)。基于在相应第二开口OP2的侧壁上形成间隔物SP的宽度，每个第三开口OP3可以小于相应一个第二开口OP2。第三开口OP3可以部分地暴露第一存储层MR1的顶表面。
每个间隔物SP可以包括第一部分SP1和第二部分SP2。关于图11B和图11C的横截面，间隔物SP的第一部分SP1的宽度可以在第一方向D1上从其顶部朝向其底部增加。例如，间隔物SP的第一部分SP1可以具有弯曲的顶表面。间隔物SP的第二部分SP2可以在第一方向D1上具有基本均匀的宽度。
参照图12A至图12C，可以在衬底100的整个表面上依次形成第一填充层FL1、第二存储层MR2和第三掩模层M3。第一填充层FL1可以填充第三开口OP3。第一填充层FL1可以是例如旋涂硬掩模(SOH)层。第二存储层MR2可以是例如氧化硅。第三掩模层M3可以由例如含硅抗反射涂料(SiARC)层、旋涂硬掩模(SOH)层和非晶碳层中的一种或更多种形成。
可以在第三掩模层M3上形成具有第四开口OP4的第二光刻胶图案PR2。例如，形成第二光刻胶图案PR2可以包括：在第三掩模层M3上形成第二光刻胶层，然后使用图7的第二光掩模作为光掩模对第二光蚀刻层执行曝光和显影工艺。图7的第二布局图案LP2可以对应于第四开口OP4。第四开口OP4可以与第三开口OP3的部分垂直重叠。在第四开口OP3正下方的第三开口OP3的部分在本文中称为第六开口OP6(参见图12C)。
参照图13A至图13C，可以使用第二光刻胶图案PR2作为掩模来执行第二图案化工艺。例如，执行第二图案化工艺可以包括：使用第二光刻胶图案PR2作为掩模通过各向异性蚀刻来将第三掩模层M3图案化，使用图案化的第三掩模层M3作为掩模通过各向异性蚀刻来将第二存储层MR2图案化，然后使用图案化的第二存储层MR2作为掩模通过各向异性蚀刻将第一填充层FL1图案化。第二图案化工艺可以经由第六开口OP6的形成来暴露第一存储层MR1的部分。在第二图案化工艺之后，可以去除第二光刻胶图案PR2和第三掩模层M3的保留部分。
可以将第一填充层FL1图案化以形成第五开口OP5。第一填充层FL1的每个第五开口OP5在第一方向D1上的宽度可以小于与该第五开口OP5垂直交叠的第四开口OP4在第一方向D1上的宽度。这可能是由于在第二图案化工艺期间当第三掩模层M3、第二存储层MR2和第一填充层FL1被图案化时图案化的宽度逐渐减小(例如，使用第二光刻胶图案PR2作为掩模，在第四开口OP4下方在第三掩模层M3、第二存储层MR2和第一填充层FL1中蚀刻的孔可以从顶部到底部变窄)。
可以去除第一填充层FL1以形成第五开口OP5和第六开口OP6。
参照图14A至图14C，可以在衬底100的整个表面上形成第二填充层FL2。第二填充层FL2可以重新填充相对于第一填充层FL1张开的第五开口OP5和第六开口OP6。
第二填充层FL2可以包括与间隔物SP的材料相同的材料。第二填充层FL2和间隔物SP可以由例如氧化钛(TiOx)形成。或者，第二填充层FL2可以由与间隔物SP的材料不同的材料形成。第二填充层FL2和第一存储层MR1可以由相同的材料形成，例如，氧化硅或非晶硅。
第二填充层FL2可以通过例如原子层沉积(ALD)、化学气相沉积(CVD)或旋涂来形成。
参照图15A至图15C，可以执行平坦化工艺以去除第二填充层FL2的一部分。平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。例如，可以执行CMP工艺以去除第二填充层FL2的一部分，直到暴露出第二存储层MR2的顶表面。在该CMP工艺之后得到的结构可以包括相对于俯视图(参见图15A和图10A)而言位于第二开口OP2内的填充第五开口OP5和第六开口OP6的第二填充层FL2的分立部分。然后，可以执行回蚀工艺以减小形成在第五开口OP5和第六开口OP6中的第二填充层FL2的该分立部分的高度。因此可以形成切割图案CP。切割图案CP可以由形成在第五开口OP5和第六开口OP6内的第二填充层FL2的剩余部分形成。切割图案CP的顶表面可以低于第一填充层FL1的顶表面。切割图案CP可以完全填充第六开口OP6。切割图案CP可以具有高于并覆盖间隔物SP的顶表面，该间隔物SP限定了其中形成有该间隔物SP的第六开口OP6。又例如，可以执行回蚀工艺以去除第二存储层MR2的顶表面上方的第二填充层FL2的上部，并且减小在第五开口OP5和第六开口OP6中形成的第二填充层FL2的分立部分的高度。
参照图16A至图16C，可以执行第二蚀刻工艺以去除第二存储层MR2和第一填充层FL1。因此，可以从第三开口OP3中去除第一填充层FL1。例如，第三开口OP3可以再次张开。由于每个第六开口OP6中填充有切割图案CP，所以第六开口OP6不会张开。
在一些实施例中，当切割图案CP和第一掩模层M1由相同材料(例如，非晶硅)形成时，切割图案CP可以在关于图16A至图16C描述的第二蚀刻工艺之后被部分蚀刻。例如，在该第二蚀刻工艺期间，切割图案CP的相对侧壁可以暴露于被蚀刻的第三开口OP3。因此，在该第二蚀刻工艺之后，切割图案CP因此可以在第二方向D2上具有减小的宽度。
参照图17A至图17C，可以使用第一掩模层M1、间隔物SP和切割图案CP作为掩模来执行第三图案化工艺。因此，可以将第一存储层MR1图案化以在第一存储层MR1中形成第七开口OP7。就俯视图而言，除了缺少在切割图案CP下方形成的开口之外，第一存储层MR1的第七开口OP7可以具有与第三开口OP3的尺寸和形状基本相同的尺寸和形状。
在一些实施例中，当切割图案CP和第一存储层MR1由相同材料(例如，氧化硅)形成时，切割图案CP可以在关于图17A至图17C描述的第三图案化工艺期间被部分蚀刻。例如，在该第三图案化工艺期间，切割图案CP的相对侧壁可以暴露于被部分蚀刻的第三开口OP3。因此，作为该第三图案化工艺的结果，切割图案CP可以在第二方向D2上具有减小的宽度。
参照图18A至图18C，可以在衬底100的整个表面上形成第三填充层FL3。第三填充层FL3可以填充第七开口OP7。
可以在第三填充层FL3上形成具有第八开口OP8的第三光刻胶图案PR3。例如，形成第三光刻胶图案PR3可以包括：在第三填充层FL3上形成第三光刻胶层，然后使用图7的第三光掩模作为光掩模来对第三光刻胶层执行常规曝光和显影工艺。图7的第三布局图案LP3可以对应于第八开口OP8并且可以用于获得第八开口OP8。第八开口OP8中的某些第八开口或全部第八开口可以与间隔物SP之一的至少一部分垂直交叠。例如，第八开口OP8可以具有位于第一掩模层M1中形成的开口OP2(例如，参见图11A至图11C)的正上方(例如位于一个间隔物SP的正上方)的侧壁。就垂直横截面(例如图18C所示的垂直横截面)而言，第八开口OP8可以位于第一掩模层M1的分立部分的正上方，并且具有水平定位在第一掩模层M1的该分立部分的两侧的侧壁。
参照图19A至图19C，可以使用第三光刻胶图案PR3作为掩模来执行第四图案化工艺。例如，执行第四图案化工艺可以包括：使用第三光刻胶图案PR3作为掩模，通过由第三光刻胶图案PR3的开口OP8暴露的第三填充层FL3的那些部分的各向异性蚀刻来将第三填充层FL3图案化。在第四图案化工艺之后，可以去除第三光刻胶图案PR3的剩余部分。
可以通过第四图案化工艺将第三填充层FL3图案化，以在第三填充层FL3中形成第九开口OP9，每个第九开口OP9对应于第三光刻胶图案PR3中的一个第八开口OP8。第三填充层FL3的每个第九开口OP9可以在第一方向D1上具有第三宽度W3。第三填充层FL3的第九开口OP9的部分可以与间隔物SP垂直交叠。就俯视图(诸如图19A)而言，第三填充层FL3的第九开口OP9的形状和尺寸可以与第三光刻胶图案PR3的第八开口OP8的形状和尺寸基本相同。
参照图20A至图20C，可以使用第三填充层FL3和间隔物SP作为掩模来执行第五图案化工艺。例如，执行第五图案化工艺可以包括使用图案化的第三填充层FL3和图案化的间隔物SP作为掩模以利用各向异性蚀刻将第一掩模层M1图案化，然后使用图案化的第一掩模层M1作为掩模以利用各向异性蚀刻将第一存储层MR1图案化。
参照图20A至图20C描述的第五图案化工艺可以形成第十开口OP10。间隔物SP可以使得以自对准方式形成第十开口OP10。例如，间隔物SP可以在第五图案化工艺期间用作蚀刻掩模。每个第十开口OP10的宽度可以小于与其交叠的对应的第九开口OP9的宽度。就图20B和图20C的横截面视图而言，每个第十开口OP10可以在第一方向D1上具有第四宽度W4。可以通过第十开口OP10将第一存储层MR1图案化，从而形成第十一开口OP11。
由于第三填充层FL3的第九开口OP9的部分与间隔物SP垂直交叠，因此当第一掩模层M1被图案化时，间隔物SP可以用作掩模。因此，每个第十开口OP10的第四宽度W4可以小于第三填充层FL3的每个第九开口OP9的第三宽度W3。另外，可以去除间隔物SP的第一部分SP1的部分。因此，间隔物SP的第一部分SP1可以具有顶表面平坦的部分(参见图20D)。第三部分SP3可以导致间隔物SP的第一部分SP1的一段高于间隔物SP的第一部分SP1的具有平坦顶表面的部分。例如，间隔物SP的第三部分SP3可以位于比第一部分SP1的平坦顶表面的高度高的高度处。
参照图21A至图21C，可以对在第五图案化工艺之后剩余的第三填充层FL3、第一掩模层M1、切割图案CP和间隔物SP执行去除工艺。当切割图案CP由与间隔物SP的材料相同的材料形成时，可以同时去除切割图案CP和间隔物SP。
参照图22A至图22C，可以使用第一存储层MR1作为掩模来执行第六图案化工艺。例如，执行第六图案化工艺可以包括：使用第一存储层MR1作为掩模将硬掩模层HM图案化，然后使用图案化的硬掩模层HM作为掩模将目标层TG图案化。可以将目标层TG图案化以形成第十二开口OP12。可以对第六图案化工艺之后剩余的第一存储层MR1和硬掩模层HM执行去除工艺。
参照图23A至图23C，可以用金属填充目标层TG的第十二开口OP12以形成金属层，并对该金属层进行平坦化以在第十二开口OP12中形成第一金属线ML1和第二金属线ML2。第一金属线ML1和第二金属线ML2可以包括铜(Cu)或钨(W)。第一金属线ML1可以对应于图7的第一布局图案LP1并由该第一布局图案LP1限定，第二金属线ML2可以对应于图7的第三布局图案LP3并由该第三布局图案LP3限定。当在俯视图中观察时，第一金属线ML1和第二金属线ML2可以彼此间隔开。
如图23A所示，可以形成第一金属线ML1和第二金属线ML2的交替序列，该交替序列包括多条平行(例如，在第二方向D2上)延伸的第一金属线ML1和第二金属线ML2。每对相邻的第一金属线ML1可以具有介于其间的一条第二金属线ML2，并且每对相邻的第二金属线ML2可以具有介于其间的一条第一金属线ML1。对于特定区域(例如，在图23A中最上面的金属线ML2的下方和最下面的金属线ML2的上方)，金属线ML1、ML2之间的节距可以基本相同并且金属线ML1、ML2之间的间距可以相同。另外，第一金属线ML1的宽度(例如，在D1方向上)可以基本相同，并且第二金属线ML2的宽度可以基本相同，但这些第一金属线ML1的宽度可以与第二金属线ML2的宽度不同(当然，它们也可以是相同的)。例如，第二金属线ML2的宽度可以大于第一金属线ML1的宽度。该组金属线中的紧邻金属线之间的距离可以基本相同。金属线ML1和ML2的宽度可以小于在本文描述的光刻曝光工艺中使用的曝光装置的分辨率(例如，小于可以在本文所述的光刻胶层中形成的开口的最小宽度)。
根据发明构思的一些示例性实施例，制造半导体器件的方法可以使用多个光掩模作为掩模以形成高度集成在衬底上的金属线。间隔物可以用于最小化或减小图案的宽度。尽管已经结合附图图示的发明构思的实施例描述了本发明，但本领域技术人员将理解的是，在不脱离发明构思的技术精神和基本特征的情况下，可以进行各种改变和修改。应当理解的是，本文使用的序数(例如，结合发明构思的实施例描述的n)意在将元件、步骤等相互区分。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍可称为“第一”或“第二”。另外，用特定序数引用的术语(例如，说明书中的“第一”)在别处可以用不同的序数(例如，实施例权利要求)描述。例如，由于制造工艺，可能会出现诸如在其他地方具有不同序数的术语(例如，包括变型的等同实施例)。术语“基本上”可以在本文中用于强调该含义，除非上下文或其他陈述另有说明。还应当理解的是，除非上下文另有说明，否则本文提到的开口可以是关于特定层的，并且即使在稍后这些开口被填充之后也可以认为这些开口依然存在。最后，应当理解的是，本文提到的存储层不需要形成存储电路的一部分、存储单元或者存储器件的任何部分，而是可以指可以用于获得已经形成在半导体器件的另一层中的图案的层。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上依次形成目标层和第一掩模层；
将所述第一掩模层图案化以在所述第一掩模层中形成第一开口；
在所述第一开口的内侧壁上形成间隔物；
在所述第一掩模层上形成第一光刻胶图案，所述第一光刻胶图案具有与所述间隔物的至少一部分垂直交叠的第二开口；
通过使用所述间隔物作为掩模来去除所述第一掩模层的暴露于所述第二开口的部分以在所述第一掩模层中形成与所述第一开口相邻的第三开口；以及
在形成所述第三开口之后，通过使用所述第一掩模层和所述间隔物作为掩模来将所述目标层图案化。
2.根据权利要求1所述的方法，其中，所述第二开口的宽度大于所述第三开口的宽度。
3.根据权利要求1所述的方法，其中，将所述第一掩模层图案化以形成所述第一开口包括：
在所述第一掩模层上形成第二光刻胶图案；
通过使用所述第二光刻胶图案作为掩模来将所述第一掩模层图案化，以在所述第一掩模层中形成初始开口；以及
蚀刻图案化的第一掩模层的侧壁，以扩展在所述第一掩模层中形成的所述初始开口。
4.根据权利要求3所述的方法，
其中，将所述第一掩模层图案化以形成所述第一开口还包括：形成覆盖所述第一掩模层的顶表面的保护层，
其中，当蚀刻图案化的第一掩模层的侧壁时，所述保护层保护所述第一掩模层的所述顶表面。
5.根据权利要求1所述的方法，还包括形成覆盖所述间隔物的至少一部分的切割图案，
其中，形成所述切割图案包括：
形成覆盖所述间隔物的至少一部分的第一填充层；以及
去除所述第一填充层的一部分。
6.根据权利要求5所述的方法，其中，所述切割图案和所述间隔物由相同的材料形成。
7.根据权利要求5所述的方法，其中，所述切割图案和所述第一掩模层由相同的材料形成。
8.根据权利要求5所述的方法，还包括在所述目标层与所述第一掩模层之间形成第一存储层，
其中，所述切割图案和所述第一存储层由相同的材料形成。
9.根据权利要求5所述的方法，其中，去除所述第一填充层的所述一部分包括：执行化学机械抛光工艺以形成就所述半导体器件的俯视图而言定位在所述第一开口内的所述第一填充层的分立部分，并且执行回蚀工艺以减小所述第一填充层的所述分立部分的高度。
10.根据权利要求5所述的方法，其中，形成所述切割图案还包括：蚀刻所述切割图案的侧壁以减小所述切割图案的宽度。
11.一种制造半导体器件的方法，所述方法包括：
在衬底上依次形成目标层和第一掩模层；
执行第一光刻工艺以在所述第一掩模层中形成第一开口；
在所述第一开口的内侧壁上形成间隔物，所述间隔物在所述第一开口内限定第二开口；以及
执行第二光刻工艺以在所述第一掩模层中形成紧邻所述第二开口的第三开口，其中所述间隔物设置在所述第二开口与所述第三开口之间，
其中，使用所述间隔物以自对准方式形成所述第三开口。
12.根据权利要求11所述的方法，其中，形成所述第三开口包括：去除所述间隔物的一部分。
13.根据权利要求11所述的方法，还包括形成覆盖所述间隔物的至少一部分的切割图案，
其中，形成所述切割图案包括：
形成覆盖所述间隔物的第一填充层；以及
去除所述第一填充层的一部分。
14.根据权利要求13所述的方法，其中，去除所述第一填充层的所述一部分包括：执行回蚀工艺以去除所述第一填充层的所述一部分。
15.根据权利要求13所述的方法，还包括蚀刻所述切割图案的侧壁以减小所述切割图案的宽度。
16.一种半导体器件，包括：
位于衬底上的绝缘层；以及
第一金属线和在第一方向上与所述第一金属线相邻的第二金属线，所述第一金属线和所述第二金属线形成在所述绝缘层中的开口中，
其中，所述第一金属线和所述第二金属线在与所述第一方向相交的第二方向上彼此平行地延伸，
其中，所述第一金属线包括：
在所述第二方向上延伸的第一段；以及
位于所述第一段的端部处的第二段，所述第二段的宽度朝向所述第二方向减小，并且
其中，所述第二金属线包括：
在所述第二方向上延伸并且与所述第一段相邻的第三段；以及
与所述第二段相邻的第四段，所述第四段的宽度朝向所述第二方向增加，
其中，所述第一段与所述第三段之间的最小距离和所述第二段与所述第四段之间的最小距离基本相同。
17.根据权利要求16所述的半导体器件，其中，所述第一段的宽度与所述第三段的宽度基本相同。
18.根据权利要求16所述的半导体器件，还包括第三金属线，所述第三金属线在所述第一方向上与所述第二金属线相邻并且在所述第二方向上延伸，
其中，所述第一金属线与所述第二金属线之间的第一节距和所述第二金属线与所述第三金属线之间的第二节距基本相同。
19.根据权利要求18所述的半导体器件，其中，所述第三金属线包括：
在所述第二方向上延伸的第五段；以及
位于所述第五段的端部处的第六段，所述第六段的宽度朝所述第二方向减小，
其中，所述第三段与所述第五段之间的最小距离和所述第四段与所述第六段之间的最小距离基本相同。
20.根据权利要求19所述的半导体器件，其中，所述第一段、所述第三段和所述第五段具有基本相同的宽度。
CN201910193558.9A 2018-04-09 2019-03-14 半导体器件及其制造方法 Active CN110364432B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0041021 2018-04-09
KR1020180041021A KR102617139B1 (ko) 2018-04-09 2018-04-09 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN110364432A true CN110364432A (zh) 2019-10-22
CN110364432B CN110364432B (zh) 2024-01-16

Family

ID=65724177

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910193558.9A Active CN110364432B (zh) 2018-04-09 2019-03-14 半导体器件及其制造方法

Country Status (6)

Country Link
US (1) US10468252B2 (zh)
EP (1) EP3553810B1 (zh)
JP (1) JP7410648B2 (zh)
KR (1) KR102617139B1 (zh)
CN (1) CN110364432B (zh)
SG (1) SG10201901761VA (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069564B2 (en) * 2019-04-09 2021-07-20 International Business Machines Corporation Double metal patterning
US11177160B2 (en) * 2020-03-24 2021-11-16 International Business Machines Corporation Double patterned lithography using spacer assisted cuts for patterning steps
US20220005688A1 (en) * 2020-07-02 2022-01-06 Applied Materials, Inc. Selective deposition of carbon on photoresist layer for lithography applications

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101271830A (zh) * 2007-03-19 2008-09-24 海力士半导体有限公司 在半导体器件中形成细微图案的方法
CN101335181A (zh) * 2007-06-29 2008-12-31 海力士半导体有限公司 使用间隔物作为蚀刻掩模制造半导体器件的方法
US20100248482A1 (en) * 2009-03-31 2010-09-30 Koji Hashimoto Method of manufacturing semiconductor device, template, and method of creating pattern inspection data
US20120241834A1 (en) * 2011-03-24 2012-09-27 Fumiharu Nakajima Semiconductor device and method of manufacturing the same
US20130260557A1 (en) * 2012-03-29 2013-10-03 Zih-Song Wang Process for semiconductor circuit
CN103426731A (zh) * 2012-05-16 2013-12-04 三星电子株式会社 利用具有非金属部分的掩模形成半导体器件的方法
US20140193974A1 (en) * 2013-01-09 2014-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US20150147882A1 (en) * 2013-11-22 2015-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuits with Reduced Pitch and Line Spacing and Methods of Forming the Same
US20150162205A1 (en) * 2013-12-05 2015-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Double Spacer Patterning Process
US20150200095A1 (en) * 2014-01-14 2015-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning
CN105321874A (zh) * 2014-07-10 2016-02-10 台湾积体电路制造股份有限公司 自对准双重图案化
CN105336584A (zh) * 2014-08-05 2016-02-17 三星电子株式会社 细微图案化方法以及利用该方法制造半导体器件的方法
US20160203983A1 (en) * 2015-01-14 2016-07-14 Eun-Jung Kim Methods of manufacturing semiconductor devices
US9490136B1 (en) * 2015-08-31 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trench cut
WO2017111924A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Grating based plugs and cuts for feature end formation for back end of line (beol) interconnects and structures resulting therefrom

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101428820B1 (ko) * 2007-05-14 2014-08-08 마이크론 테크놀로지, 인크. 토포그래피 지향 패터닝
US8048762B2 (en) 2008-08-25 2011-11-01 Elpida Memory, Inc. Manufacturing method of semiconductor device
KR101532012B1 (ko) 2008-12-24 2015-06-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR20100080243A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
JP2014072226A (ja) 2012-09-27 2014-04-21 Tokyo Electron Ltd パターン形成方法
US9069249B2 (en) 2013-02-01 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned patterning with multiple resist layers
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9093378B2 (en) 2013-03-15 2015-07-28 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device using SADP process
US9177797B2 (en) 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9368349B2 (en) 2014-01-14 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut last self-aligned litho-etch patterning
KR102370284B1 (ko) 2015-07-24 2022-03-07 에스케이하이닉스 주식회사 반도체장치의 패턴 형성 방법
US10366890B2 (en) * 2016-05-23 2019-07-30 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
US9786554B1 (en) 2016-06-08 2017-10-10 International Business Machines Corporation Self aligned conductive lines

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101271830A (zh) * 2007-03-19 2008-09-24 海力士半导体有限公司 在半导体器件中形成细微图案的方法
CN101335181A (zh) * 2007-06-29 2008-12-31 海力士半导体有限公司 使用间隔物作为蚀刻掩模制造半导体器件的方法
US20100248482A1 (en) * 2009-03-31 2010-09-30 Koji Hashimoto Method of manufacturing semiconductor device, template, and method of creating pattern inspection data
US20120241834A1 (en) * 2011-03-24 2012-09-27 Fumiharu Nakajima Semiconductor device and method of manufacturing the same
US20130260557A1 (en) * 2012-03-29 2013-10-03 Zih-Song Wang Process for semiconductor circuit
CN103426731A (zh) * 2012-05-16 2013-12-04 三星电子株式会社 利用具有非金属部分的掩模形成半导体器件的方法
US20140193974A1 (en) * 2013-01-09 2014-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US20150147882A1 (en) * 2013-11-22 2015-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuits with Reduced Pitch and Line Spacing and Methods of Forming the Same
US20150162205A1 (en) * 2013-12-05 2015-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Double Spacer Patterning Process
US20150200095A1 (en) * 2014-01-14 2015-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning
US20170294311A1 (en) * 2014-01-14 2017-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning
CN105321874A (zh) * 2014-07-10 2016-02-10 台湾积体电路制造股份有限公司 自对准双重图案化
CN105336584A (zh) * 2014-08-05 2016-02-17 三星电子株式会社 细微图案化方法以及利用该方法制造半导体器件的方法
US20160203983A1 (en) * 2015-01-14 2016-07-14 Eun-Jung Kim Methods of manufacturing semiconductor devices
US9490136B1 (en) * 2015-08-31 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trench cut
WO2017111924A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Grating based plugs and cuts for feature end formation for back end of line (beol) interconnects and structures resulting therefrom

Also Published As

Publication number Publication date
JP7410648B2 (ja) 2024-01-10
EP3553810B1 (en) 2024-01-17
EP3553810A2 (en) 2019-10-16
KR20190117984A (ko) 2019-10-17
SG10201901761VA (en) 2019-11-28
CN110364432B (zh) 2024-01-16
JP2019186538A (ja) 2019-10-24
US20190311902A1 (en) 2019-10-10
US10468252B2 (en) 2019-11-05
KR102617139B1 (ko) 2023-12-26
EP3553810A3 (en) 2020-07-01

Similar Documents

Publication Publication Date Title
US10396281B2 (en) Methods for forming arrays of small, closely spaced features
US8426118B2 (en) Method of forming pitch multiplied contacts
TWI391988B (zh) 利用間距減縮製造裝置之方法及相關結構
KR100879499B1 (ko) 피치 멀티플리케이션을 이용한 집적회로 제조방법
US9147608B2 (en) Integrated circuit fabrication
CN104658893B (zh) 具有减小的间距和线间隔的集成电路及其形成方法
CN110364432A (zh) 半导体器件及其制造方法
CN110010609A (zh) 包含梯级结构的半导体装置和相关方法
JP2006303488A (ja) 微細コンタクトを備える半導体素子及びその製造方法
CN101315515A (zh) 利用具有插入区域的间隔物掩模的频率三倍化
CN110718460B (zh) 一种改善sadp中奇偶效应的工艺方法
US10056291B2 (en) Post spacer self-aligned cuts
CN102544015A (zh) 非易失性存储器及其制造方法
US6376357B1 (en) Method for manufacturing a semiconductor device with voids in the insulation film between wirings
CN113363203A (zh) 半导体器件的形成方法
TWI483385B (zh) 半導體結構製造方法及製成之結構
CN111986989A (zh) 半导体结构及其形成方法
CN113506772B (zh) 电容阵列的形成方法及半导体结构
CN117198985A (zh) 半导体结构及其制备方法
KR100866964B1 (ko) 반도체 소자 제조를 위한 상호 연결된 미세 하드마스크패턴 형성 방법
CN109994382B (zh) 修复的掩模结构以及产生的下方图案化结构
CN114220766A (zh) 一种沟槽的制备方法
CN111146087A (zh) 半导体器件的形成方法、双沟道刻蚀方法及半导体器件
KR19980066568A (ko) 반도체 장치의 배선들의 접촉 방법
KR19980073449A (ko) 반도체 소자의 배선층 패턴 및 이를 형성하는 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant