KR20190112637A - 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치 - Google Patents

반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치 Download PDF

Info

Publication number
KR20190112637A
KR20190112637A KR1020190022247A KR20190022247A KR20190112637A KR 20190112637 A KR20190112637 A KR 20190112637A KR 1020190022247 A KR1020190022247 A KR 1020190022247A KR 20190022247 A KR20190022247 A KR 20190022247A KR 20190112637 A KR20190112637 A KR 20190112637A
Authority
KR
South Korea
Prior art keywords
substrate
data
temperature
processing
temperature raising
Prior art date
Application number
KR1020190022247A
Other languages
English (en)
Other versions
KR102206183B1 (ko
Inventor
츠카사 카마쿠라
미츠로 타나베
나오후미 오하시
에이스케 니시타니
타다시 타카사키
? 마츠이
Original Assignee
가부시키가이샤 코쿠사이 엘렉트릭
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 코쿠사이 엘렉트릭 filed Critical 가부시키가이샤 코쿠사이 엘렉트릭
Publication of KR20190112637A publication Critical patent/KR20190112637A/ko
Application granted granted Critical
Publication of KR102206183B1 publication Critical patent/KR102206183B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45544—Atomic layer deposition [ALD] characterized by the apparatus
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4586—Elements in the interior of the support, e.g. electrodes, heating or cooling devices
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67248—Temperature monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/67742—Mechanical parts of transfer devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68707—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a robot blade, or gripped by a gripper for conveyance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68742—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Robotics (AREA)
  • Automation & Control Theory (AREA)
  • Chemical Vapour Deposition (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

기판에 형성된 디바이스 구조에 의해 기판의 처리 품질이 저하되는 과제가 있다.
본 개시에서는, 기판 상에 형성되는 디바이스의 층수와 구조 중 어느 하나 또는 양방을 포함하는 기판 데이터를 수신하는 공정; 기판 데이터에 대응하는 장치 파라미터를 설정하는 공정; 기판 재치대의 상방에서 기판 데이터에 대응하는 기판을 지지하는 공정; 기판 재치대의 표면으로부터 이간된 상태에서 장치 파라미터에 기초하여 기판을 승온하는 제1 승온 공정; 및 제1 승온 공정 후에 기판을 기판 재치대에 재치하는 공정; 처리실에서 기판을 처리하는 공정을 포함하는 기술을 제공된다.

Description

반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, NON-TRANSITORY COMPUTER-READABLE RECORDING MEDIUM AND SUBSTRATE PROCESSING APPARATUS}
본 개시(開示)는 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치에 관한 것이다.
반도체 장치(디바이스)의 제조 공정의 일 공정으로서 기판에 대하여 처리 가스를 공급하여 기판에 막을 형성하는 처리 공정이 수행되고 있다. 예컨대 특허문헌 1에 기재되어 있다.
1. 일본 특개 2016-146393
기판에 형성된 디바이스 구조에 의해 기판의 처리 품질이 저하되는 과제가 있다.
그래서 본 개시에서는 기판마다 처리 품질을 향상 가능한 기술을 제공한다.
본 개시에 따르면, 기판 상에 형성되는 디바이스의 층수와 구조 중 어느 또는 양방(兩方)을 포함하는 기판 데이터를 수신하는 공정; 기판 데이터에 대응하는 장치 파라미터를 설정하는 공정; 기판 재치대의 상방(上方)에서 기판 데이터에 대응하는 기판을 지지하는 공정; 기판 재치대의 표면으로부터 이간된 상태에서 장치 파라미터에 기초하여 기판을 승온하는 제1 승온 공정; 제1 승온 공정 후에 기판을 기판 재치대에 재치하는 공정; 및 처리실에서 기판을 처리하는 공정을 포함하는 기술이 제공된다.
본 개시에 따른 기술에 따르면, 기판마다 처리 품질을 향상 가능해진다.
도 1은 본 개시의 실시 형태에 따른 기판의 처리 상태의 개략도.
도 2는 본 개시의 실시 형태에 따른 기판의 처리 상태의 개략도.
도 3은 본 개시의 실시 형태에 따른 기판의 처리 상태의 개략도.
도 4는 본 개시의 실시 형태에 따른 반도체 장치 제조 흐름의 개략도.
도 5는 본 개시의 실시 형태에 따른 기판 처리 장치의 개략도.
도 6은 본 개시의 실시 형태에 따른 가스 공급부의 개략도.
도 7은 본 개시의 실시 형태에 따른 제어부의 개략도.
도 8은 본 개시의 실시 형태에 따른 파라미터 설정 흐름의 개략도.
도 9는 본 개시의 실시 형태에 따른 기판 처리 공정 흐름의 개략도.
도 10은 본 개시의 실시 형태에 따른 기판과 리프트 핀과 기판 재치대의 위치 관계를 도시하는 도면.
도 11은 본 개시의 실시 형태에 따른 장치 파라미터 테이블의 개략도.
도 12는 본 개시의 실시 형태에 따른 장치 파라미터와 상태 불량의 관계를 도시하는 모델도.
도 13은 본 개시의 실시 형태에 따른 장치 파라미터와 상태 불량의 관계를 도시하는 모델도.
도 14는 본 개시의 실시 형태에 따른 장치 파라미터 테이블의 개략도.
도 15는 본 개시의 실시 형태에 따른 기판 처리 장치의 개략도.
도 16은 본 개시의 실시 형태에 따른 기판 처리 시스템의 개략도.
도 17은 본 개시의 실시 형태에 따른 장치 파라미터 테이블의 개략도.
이하, 본 개시의 실시 형태에 대해서 설명한다.
도 1 내지 도 4를 이용하여 반도체 장치의 제조 공정의 일 공정을 설명한다. 도 4에 도시하는 공정에서는 전극을 삼차원적으로 구성한 삼차원 구조의 반도체 장치(반도체 디바이스)를 형성한다. 이 반도체 장치는 도 3에 도시하는 바와 같이 형성되는 막은 기판(100) 상에 절연막(102)과 도전막(112)을 교호(交互)적으로 적층 하는 다층 구조를 가진다. 이하, 구조와 제조 공정의 일 공정에 대해서 도 1, 도 2, 도 3, 도 4를 이용하여 설명한다.
기판으로서의 반도체 웨이퍼(웨이퍼)(100)에는 공통 소스 라인(CSL, Common Source Line)(101)이 형성된다. 적층 절연막 형성 공정(S102)에서는 기판(100) 상에 절연막(102)과 희생막(103)이 적층된다. 절연막(102)은 실리콘산화(SiO)막으로 구성된다. SiO막은 기판(100)을 소정 온도로 가열하는 것과 함께 실리콘 성분을 주성분으로 하는 실리콘 함유 가스와 산소 성분을 주성분으로 하는 산소 함유 가스를 기판(100) 상에 공급하여 형성한다.
희생막(103)은 후술하는 희생막 제거 공정(S110)에서 제거되고, 절연막(102)에 대하여 에칭의 선택성을 가진다. 에칭의 선택성을 가진다는 것은 에칭 액에 노출되었을 때 희생막은 에칭되고 절연막(102)은 에칭되지 않는 성질을 가리킨다. 희생막(103)은 예컨대 실리콘질화(SiN)막으로 구성된다. SiN막은 기판(100)을 소정 온도로 가열하는 것과 함께 실리콘 성분을 주성분으로 하는 실리콘 함유 가스와 질소 성분을 주성분으로 하는 질소 함유 가스를 기판(100) 상에 공급하여 형성한다. 희생막(103)은 예컨대 실리콘질화(SiN)막으로 구성된다.
[적층 절연막 형성 공정(S102)]
절연막[102(m)]과 희생막[103(n)]을 소정 횟수 교호적으로 형성하는 것에 의해 도 1에 도시된 적층 절연막(102, 103)이 형성된다. 본 실시 형태에서는 절연막(102)을 8층{절연막[102(1) 내지 102(m) 내지 102(8)]}, 희생막(103)을 8층{희생막[103(1) 내지 103(n) 내지 103(8)]}을 교호적으로 형성한다. 또한 절연막[102(m)]은 하방(下方)으로부터 순서대로 절연막[102(1), 102(2), 102(3) 내지 102(8)]이 구성된다. 또한 희생막[103(n)]은 하방부터 순서대로 희생막[103(1), 103(2) 내지 103(8)]이 구성된다. 또한 여기서는 절연막(102)과 희생막(103)을 각각 8층씩 형성했지만, 이에 한정되지 않고 16, 25, 32, 48, 50, 64, 72와 같이 늘려도 좋다.
[제2 절연막 형성 공정(S104)]
최상부의 희생막[103(8)] 상에는 제2 절연막(단순히 절연막이라고도 부른다.)(105)이 형성된다. 제2 절연막(105)은 절연막(102)과 마찬가지의 방법으로 형성하고, 절연막(102)보다 두꺼운 막으로 구성된다.
[홀 형성 공정(S106)]
계속해서 적층 절연막(102, 103)이나 제2 절연막(105)에 홀 형성 공정(S106)을 수행하여 복수의 채널 홀(106)을 형성한다.
[홀 충전 공정(S108)]
채널 홀(106)을 형성한 후 홀 충전 공정(S108)이 수행된다. 이에 의해 채널 홀(106) 내에는 구멍의 최외주(最外周)부터 보호막(107), 적층막(게이트 전극간 절연막 - 전하 트랩 막 - 터널 절연막의 적층막)(108), 채널 막(109, 110)이 형성된다. 또한 채널 막(109, 110)은 CSL(101)과 접속되도록 구성된다.
[희생막 제거 공정(S110)]
이와 같은 기판(100a)에 대하여 희생막(103)을 에칭하는 공정이 수행된다. 이에 의해 도 1의 상태 B에 도시하는 기판(100b)이 형성된다. 기판(100b)은 희생막(103)이 제거되고 희생막(103)이 형성되던 위치에 공극[111(l)]이 형성된다. 여기서는 하방부터 순서대로 공극[111(1), 111(2) 내지 111(l) 내지 111(8)]이 형성된다.
[도전막 형성 공정(S112)]
다음으로 도 1의 기판 상태 B에 도시하는 기판(100b)에 대하여 도전막 형성 공정(S112)을 수행하여 전극이 되는 도전막(112)을 공극(111)에 형성한다. 도전막 형성 공정(S112)이 수행된 기판(100c)을 도 2에 도시한다. 도전막은 예컨대 텅스텐 등으로 구성된다. 여기서는 도전막(112)은 하방부터 순서대로 도전막[112(1) 내지 112(8)]이 구성된다.
[제3 절연막 형성 공정(S114)]
다음으로 도 2의 기판 상태 C에 도시하는 기판(100c)에 대하여 제3 절연막(120)을 형성한다. 제3 절연막 형성 공정(S114)이 수행된 기판(100d)을 도 2에 도시한다. 제3 절연막(120)은 절연막(102)이나 제2 절연막(105)과 마찬가지의 방법으로 형성된다. 제3 절연막(120)이 형성된 기판(100d)의 상태를 도 2의 기판 상태 D에 도시한다.
[컨택트 홀 형성 공정(S116)]
다음으로 도 2의 기판 상태 D에 도시하는 기판(100d)에 대하여 제3 절연막(120)에 컨택트 홀(121)이 형성된다. 컨택트 홀(121)이 형성된 기판(100e)의 상태를 도 3의 기판 상태 E에 도시한다.
[컨택트 막 형성 공정(S118)]
다음으로 도 3의 기판 상태 E에 도시하는 기판(100e)에 대하여 도 3의 기판 상태 F와 같이 컨택트 플러그 막(122)이 성막된다. 컨택트 플러그 막(122)은 컨택트 홀(121) 내를 매립하고, 채널 막(110)과 전기적으로 접속되도록 형성된다. 또한 컨택트 플러그 막(122)은 예컨대 텅스텐(W)을 포함하는 막으로 구성된다.
이와 같이 하여 반도체 디바이스가 형성된다. 또한 도 3의 기판 상태 F에 도시하는 구성은 최종적인 반도체 디바이스 구조를 도시하는 것이 아니라, 반도체 디바이스의 형성 도중의 상태를 도시한다.
전술한 공정 중 어느 하나에서 형성된 기판이나, 이들의 공정을 거쳐서 형성된 기판(100)을 이용한 처리 공정에서는 적어도 이하 1) 내지 5) 중 어느 하나의 과제가 발생한다는 것을 발견했다.
1) 적층 절연막 형성에서 적층 절연막의 층수가 많아짐에 따라 후술하는 기판 처리 장치에서의 승온 공정, 처리 공정, 강온 공정에서의 기판의 왜곡이 커진다.
2) 적층 절연막의 층수가 많아짐에 따라 기판의 왜곡이 커지고, 채널 홀(106) 내의 충전 밀도가 저하된다.
3) 적층 절연막의 층수가 많아짐에 따라 기판의 왜곡이 커지고, 보호막(107)이나 적층막(108)의 채널 홀(106)의 상단으로부터 하단까지의 막 두께의 균일성이 저하된다.
4) 적층 절연막의 층수가 많아짐에 따라 기판의 왜곡이 커지고, 기판(100c) 상으로의 컨택트 플러그 막 형성 시에 기판의 왜곡이 커진다.
5) 플라즈마 처리한 경우에 기판(100)의 차지 업[대전(帶電)] 양이 증가하여 차지 업 데미지가 발생하고, 후술하는 기판 지지부(210)로의 장부(張付) 강도를 증대한다.
또한 이들의 과제는 기판(100)에 형성된 절연막(102)의 층수가 많아지면 많아질수록 현저하게 현재화(顯在化)된다.
발명자들은 예의 연구한 결과, 후술하는 기판 처리 장치에서 기판 데이터와 후술하는 성막 데이터(장치 파라미터 데이터) 중 어느 하나 또는 양방에 기초하여 기판(100)의 승온 레이트나 강온(냉각) 레이트를 조정하는 것에 의해 이들의 기판에 발생하는 왜곡을 억제하여 균일한 막을 형성할 수 있음을 발견했다. 이하에 이들을 실현하는 기판 처리 장치의 구조나 기판 처리 공정에 대해서 설명한다.
우선 기판 처리 장치의 구조에 대해서 도 5, 도 6, 도 7을 이용하여 설명한다.
(기판 처리 장치)
기판 처리 장치(200)는 처리 용기(202)를 구비한다. 처리 용기(202)는 예컨대 횡단면(橫斷面)이 원형이며 편평한 밀폐 용기로서 구성된다. 처리 용기(202) 내에는 기판으로서의 실리콘 웨이퍼 등의 기판(100)을 처리하는 처리실(201), 이재실(203)이 형성된다. 처리 용기(202)는 상부 용기(202a)와 하부 용기(202b)로 구성된다. 상부 용기(202a)와 하부 용기(202b) 사이에는 칸막이 부재(204)가 설치된다. 상부 용기(202a)에 둘러싸인 공간이자 칸막이 부재(204)보다 상방의 공간을 구성하는 방을 처리실(201)이라고 부르고, 하부 용기(202b)에 둘러싸인 공간이자 칸막이 부재(204)보다 하방의 공간을 구성하는 방을 이재실(203)이라고 부른다.
하부 용기(202b)의 측면에는 게이트 밸브(1490)에 인접한 기판 반입출구(1480)가 설치되고, 기판(100)은 기판 반입출구(1480)를 개재하여 후술하는(도 16에 도시) 진공 반송실(2400) 사이를 이동한다. 하부 용기(202b)의 저부에는 리프트 핀(207)이 복수 설치된다. 또한 리프트 핀(207)은 하부 용기(202b)의 저부에 고정하여 설치해도 좋지만, 도 4에 도시하는 바와 같이 하부 용기(202b)의 저부를 관통하여 리프트 핀 위치 조정부(208)에 접속되도록 구성해도 좋다. 리프트 핀 위치 조정부(208)는 구동부[驅動部](208a)와 리프트 핀 지지부(208b)로 구성된다. 구동부(208a)는 후술하는 컨트롤러(260)와의 사이에 리프트 핀(207)의 높이 데이터(위치 데이터)를 송수신 가능하도록 구성되어도 좋다. 또한 리프트 핀(207)은 기판(100)과 직접 접촉하기 때문에 예컨대 석영이나 알루미나 등의 재질로 형성하는 것이 바람직하다. 또한 리프트 핀(207)의 높이 데이터는 후술하는 장치 파라미터의 하나로 해도 좋다.
리프트 핀 위치 조정부(208)는 어스(208c)에 접속하도록 구성해도 좋다. 리프트 핀(207)을 어스 전위에 접속하는 것에 의해 기판(100)이 대전한 경우에 리프트 핀(207)에 의해 기판(100)을 제전(除電)할 수 있다. 또한 이 경우, 리프트 핀(207)은 도전성의 재료로 구성하는 것이 바람직하다. 도전성의 재료로 구성하는 것에 의해 제전 성능을 향상시킬 수 있다.
처리실(201) 내에는 기판(100)을 지지하는 기판 지지부(210)가 설치된다. 기판 지지부(210)는 기판(100)을 재치하는 재치면(211)과, 재치면(211)을 표면에 가지는 재치대(212), 가열부로서의 히터(213)를 주로 포함한다. 기판 재치대(212)에는 리프트 핀(207)이 관통하는 관통공(214)이 리프트 핀(207)과 대응하는 위치에 각각 설치된다. 또한 기판 재치대(212)에는 기판(100)이나 처리실(201)에 바이어스를 인가하는 바이어스 전극(256)이 설치되어도 좋다. 여기서 히터(213)에는 온도 제어부(400)가 접속되고, 온도 제어부(400)에 의해 히터(213)의 온도가 제어된다. 또한 히터(213)의 온도 데이터는 히터(213) 근방에 설치된 온도 센서(401)로 측정되고, 온도 제어부(400)에서 아날로그/디지털 변환되어 생성된다. 온도 데이터는 온도 제어부(400)로부터 컨트롤러(260)에 송신 가능하도록 구성된다. 또한 바이어스 전극(256)은 바이어스 조정부(257)에 접속되고, 바이어스 조정부(257)에 의해 바이어스가 조정 가능하도록 구성된다. 또한 바이어스 조정부(257)는 컨트롤러(260)와의 사이에서 바이어스 데이터를 송수신 가능하도록 구성된다. 또한 바이어스 조정부(257)를 조정하여 기판(100)이 대전되지 않도록 구성해도 좋다. 예컨대 기판(100)이 부전위(負電位)에 대전하는 경우에는 바이어스 전극(256)을 부전위가 되도록 전력을 제어한다.
기판 재치대(212)는 샤프트(217)에 의해 지지된다. 샤프트(217)는 처리 용기(202)의 저부를 관통하고, 또한 처리 용기(202)의 외부에서 승강 기구(218)에 접속된다. 승강 기구(218)를 작동시켜 샤프트(217) 및 지지대(212)를 승강시키는 것에 의해 기판 재치면(211) 상에 재치되는 기판(100)을 승강시키는 것이 가능하도록 이루어진다. 또한 샤프트(217) 하단부의 주위는 벨로즈(219)에 의해 피복되고, 처리실(201) 내는 기밀하게 보지(保持)된다. 또한 승강 기구(218)는 컨트롤러(260)와의 사이에서 기판 재치대(212)의 높이 데이터(위치 데이터)를 송수신 가능하도록 구성된다. 또한 기판 재치대(212)의 위치는 적어도 2개 이상 설정 가능하도록 구성되고, 바람직하게는 유연하게 다점(多點) 설정 가능하도록 구성된다. 예컨대 기판 처리 위치, 기판 반입 위치, 기판 반출 위치, 승온 위치, 강온 위치다. 또한 기판 재치대(212)의 높이 데이터는 후술하는 장치 파라미터의 하나로 해도 좋다. 기판 재치대(212)의 높이는 예컨대 하부 용기(202b)의 저면으로부터 기판 재치대(212)의 상면까지의 거리다.
여기서 기판(100) 반송 시의 기판(100)과 기판 재치대(212)의 위치 관계에 대해서 도 10에 도시한다. 도 10에 도시하는 바와 같이 기판 재치대(212)는 기판(100)을 이재실(203)의 내외로 반송할 때 웨이퍼 이재 위치에 이동하고, 기판(100) 처리 시에는 도 5에 도시하는 처리 위치(웨이퍼 처리 위치)에 이동한다.
구체적으로는 기판 재치대(212)를 웨이퍼 이재 위치까지 하강시켰을 때는 리프트 핀(207)의 상단부가 기판 재치면(211)의 상면으로부터 돌출하여 리프트 핀(207)이 기판(100)을 하방으로부터 지지하도록 이루어진다. 또한 기판 재치대(212)를 웨이퍼 처리 위치까지 상승시켰을 때는 리프트 핀(207)은 기판 재치면(211)의 상면으로부터 매몰하여 기판 재치면(211)이 기판(100)을 하방으로부터 지지하도록 이루어진다.
또한 리프트 핀 위치 조정부(208)가 설치되고, 리프트 핀(207)을 승강 가능하도록 구성되는 경우에는 기판 재치대(212)를 고정하여 리프트 핀(207)만으로 기판(100)과 기판 재치대(212)의 거리를 조정해도 좋고, 리프트 핀(207)과 기판 재치대(212)의 양방을 이동시켜서 기판(100)과 기판 재치대(212)의 거리를 조정해도 좋다.
(가스 배기부)
처리실(201)[상부 용기(202a)]의 측면측에는 처리실(201)의 분위기를 배기하는 제1 배기부로서의 제1 배기구(221)가 설치된다. 제1 배기구(221)에는 배기관(224)이 접속되고, 배기관(224)에는 처리실(201) 내를 소정의 압력으로 제어하는 APC 등의 압력 조정기(227)와 진공 펌프(223)가 순서대로 직렬로 접속된다. 주로 제1 배기구(221), 배기관(224), 압력 조정기(227)에 의해 제1 배기부(배기 라인)가 구성된다. 또한 진공 펌프(223)도 제1 배기부의 구성으로 해도 좋다. 또한 본 개시에서 단순히 『배기부』라고 기재한 구성은 제1 배기부를 의미한다. 또한 이재실(203)의 측면측에는 이재실(203)의 분위기를 배기하는 제2 배기구(1481)가 설치된다. 또한 제2 배기구(1481)에는 배기관(1482)이 설치된다. 배기관(1482)에는 압력 조정기(228)가 설치되고, 이재실(203) 내의 압력을 소정의 압력으로 배기 가능하도록 구성된다. 또한 이재실(203)을 개재하여 처리실(201) 내의 분위기도 배기할 수 있다. 또한 압력 조정기(227)는 압력 데이터나 밸브 개도(開度)의 데이터를 컨트롤러(260)와 송수신 가능하도록 구성된다. 또한 진공 펌프(223)는 펌프의 ON/OFF 데이터나 부하 데이터 등을 컨트롤러(260)에 송신 가능하도록 구성된다.
(가스 도입구)
처리실(201)의 상부에 설치되는 샤워 헤드(234)의 상면(천장 벽)에는 덮개(231)가 설치된다. 덮개(231)에는 처리실(201) 내에 각종 가스를 공급하기 위한 가스 도입구(241)가 설치된다. 가스 공급부인 가스 도입구(241)에 접속되는 각 가스 공급 유닛의 구성에 대해서는 후술한다.
(가스 분산 유닛)
가스 분산 유닛으로서의 샤워 헤드(234)는 버퍼실(232), 분산판(244a)을 포함한다. 또한 분산판(244a)은 활성화부로서의 제1 전극(244b)으로서 구성되어도 좋다. 분산판(244a)에는 가스를 기판(100)에 분산 공급하는 공(孔)(234a)이 복수 설치된다. 샤워 헤드(234)는 가스 도입구(241)와 처리실(201) 사이에 설치된다. 가스 도입구(241)로부터 도입되는 가스는 샤워 헤드(234)의 버퍼실(232)(분산부라고도 부른다.)에 공급되고, 공(234a)을 개재하여 처리실(201)에 공급된다.
또한 분산판(244a)을 제1 전극(244b)으로서 구성한 경우에는 제1 전극(244b)은 도전성의 금속으로 구성되고, 처리실(201) 내의 가스를 여기(勵起)하기 위한 활성화부(여기부)의 일부로서 구성된다. 제1 전극(244b)에는 전자파(고주파 전력이나 마이크로파)가 공급 가능하도록 구성된다. 또한 덮개(231)를 도전성 부재로 구성할 때는 덮개(231)와 제1 전극(244b) 사이에 절연 블록(233)이 설치되고, 덮개(231)와 제1 전극(244b) 사이를 절연하는 구성이 된다.
[활성화부(플라즈마 생성부)]
활성화부로서의 제1 전극(244b)이 설치되는 경우의 구성에 대해서 설명한다. 활성화부로서의 제1 전극(244b)에는 정합기(251)와 고주파 전원부(252)가 접속되고, 전자파(고주파 전력이나 마이크로파)가 공급 가능하도록 구성된다. 이에 의해 처리실(201) 내에 공급된 가스를 활성화시킬 수 있다. 또한 제1 전극(244b)은 용량 결합형의 플라즈마를 생성 가능하도록 구성된다. 구체적으로는 제1 전극(244b)은 도전성의 판 형상으로 형성되고, 상부 용기(202a)에 지지되도록 구성된다. 활성화부는 적어도 제1 전극(244b), 정합기(251), 고주파 전원부(252)로 구성된다. 또한 제1 전극(244b)과 고주파 전원(252) 사이에 임피던스계(254)를 설치해도 좋다. 임피던스계(254)를 설치하는 것에 의해 측정된 임피던스에 기초하여 정합기(251), 고주파 전원(252)을 피드백 제어할 수 있다. 또한 고주파 전원(252)은 전력 데이터를 컨트롤러(260)와 송수신 가능하도록 구성되고, 정합기(251)는 정합 데이터(진행파 데이터, 반사파 데이터)를 컨트롤러(260)와 송수신 가능하도록 구성되고, 임피던스계(254)는 임피던스 데이터를 컨트롤러(260)와 송수신 가능하도록 구성된다.
(가스 공급부)
가스 도입구(241)에는 공통 가스 공급관(242)이 접속된다. 공통 가스 공급관(242)은 관의 내부에서 연통되고, 공통 가스 공급관(242)으로부터 공급되는 가스는 가스 도입구(241)를 개재하여 샤워 헤드(234) 내에 공급된다.
공통 가스 공급관(242)에는 도 6에 도시하는 가스 공급부가 접속된다. 가스 공급부는 제1 가스 공급관(113a), 제2 가스 공급관(123a), 제3 가스 공급관(133a)이 접속된다.
제1 가스 공급관(113a)을 포함하는 제1 가스 공급부로부터는 제1 원소 함유 가스(제1 처리 가스)가 주로 공급된다. 또한 제2 가스 공급관(123a)을 포함하는 제2 가스 공급부로부터는 주로 제2 원소 함유 가스(제2 처리 가스)가 공급된다. 또한 제3 가스 공급관(133a)을 포함하는 제3 가스 공급부로부터는 주로 제3 원소 함유 가스가 공급된다.
(제1 가스 공급부)
제1 가스 공급관(113a)에는 상류 방향부터 순서대로 제1 가스 공급원(113), 유량 제어기(유량 제어부)인 매스 플로우 컨트롤러(MFC)(115) 및 개폐 밸브인 밸브(116)가 설치된다.
제1 가스 공급관(113a)으로부터 제1 원소 함유 가스가 MFC(115), 밸브(116), 공통 가스 공급관(242)을 개재하여 샤워 헤드(234)에 공급된다.
제1 원소 함유 가스는 처리 가스 중 하나다. 제1 원소 함유 가스는 금속 함유 가스이며, 예컨대 텅스텐(W)을 포함하는 가스다. 구체적으로는 6불화텅스텐(WF6) 가스다.
제1 가스 공급부는 주로 제1 가스 공급관(113a), MFC(115), 밸브(116)에 의해 구성된다.
또한 제1 가스 공급원(113), 제1 가스를 활성화시키는 리모트 플라즈마 유닛(RPU)(180a) 중 어느 하나 또는 양방을 제1 가스 공급부에 포함시켜서 생각해도 좋다.
(제2 가스 공급부)
제2 가스 공급관(123a)에는 상류 방향부터 순서대로 제2 가스 공급원(123), MFC(125), 밸브(126)가 설치된다.
제2 가스 공급관(123a)으로부터는 제2 원소 함유 가스가 MFC(125), 밸브(126), 공통 가스 공급관(242)을 개재하여 샤워 헤드(234) 내에 공급된다.
제2 원소 함유 가스는 처리 가스 중 하나다. 제2 원소 함유 가스는 수소(H)를 포함하는 가스이며, 예컨대 모노실란(SiH4) 가스나, 수소(H2) 가스 등의 가스다.
제2 가스 공급부는 주로 제2 가스 공급관(123a), MFC(125), 밸브(126)로 구성된다.
또한 제2 가스 공급원(123), 제2 가스를 활성화시키는 리모트 플라즈마 유닛(RPU)(180b) 중 어느 하나 또는 양방을 제2 가스 공급부에 포함시켜서 생각해도 좋다.
(제3 가스 공급부)
제3 가스 공급관(133a)에는 상류 방향부터 순서대로 제3 가스 공급원(133), MFC(135), 밸브(136)가 설치된다.
제3 가스 공급관(133a)으로부터는 불활성 가스가 MFC(135), 밸브(136), 공통 가스 공급관(242)을 개재하여 샤워 헤드(234)에 공급된다.
불활성 가스는 제1 가스와 반응하기 어려운 가스다. 불활성 가스는 예컨대 질소(N2) 가스, 아르곤(Ar) 가스, 헬륨(He) 가스 등의 가스다.
제3 가스 공급부는 주로 제3 가스 공급관(133a), MFC(135), 밸브(136)로 구성된다.
여기서 제1 가스 공급부, 제2 가스 공급부, 제3 가스 공급부를 각각 구성하는 MFC(115, 125, 135), 밸브(116, 126, 136), 기화기(미도시), RPU(180a, 180b)는 컨트롤러(260)와 송수신 가능하도록 구성되고, 각각 이하의 데이터를 송수신한다.
MFC: 유량 데이터
밸브: 개도 데이터
기화기: 기화량 데이터,
RPU: 전력 데이터
(제어부)
도 5에 도시하는 바와 같이 기판 처리 장치(200)는 기판 처리 장치(200)의 각(各) 부(部)의 동작을 제어하는 컨트롤러(260)를 포함한다.
컨트롤러(260)의 개략 구성도와, 제2 제어부(274), 네트워크(268), 상위 장치(500) 등의 접속 구성도를 도 7에 도시한다. 제어부인 컨트롤러(260)는 CPU(Central Processing Unit)(261), RAM(Random Access Memory)(262), 기억 장치(263), I/O 포트(264)를 구비한 컴퓨터로서 구성된다. RAM(262), 기억 장치(263), I/O 포트(264)는 내부 버스(265)를 개재하여 CPU(261)과 데이터 교환 가능하도록 구성된다. 컨트롤러(260)에는 예컨대 터치패널 등으로서 구성된 입출력 장치(269)나, 외부 기억 장치(267), 송수신부(285) 등이 접속 가능하도록 구성된다. 입출력 장치(269)는 기판 처리 장치(200)의 상태, 제2 제어부(274)로부터 수신한 데이터를 보고하는 보고부(표시부)로서의 표시 화면(270)도 포함하도록 구성해도 좋다.
기억 장치(263)는 예컨대 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성된다. 기억 장치(263) 내에는 기판 처리 장치의 동작을 제어하는 제어 프로그램이나, 후술하는 기판 처리의 순서나 조건 등이 기재된 프로세스 레시피, 기판(100)에 대한 처리에 이용하는 프로세스 레시피를 설정할 때까지의 과정에서 발생하는 연산 데이터나 처리 데이터 등이 판독 가능하도록 격납된다. 또한 프로세스 레시피는 후술하는 기판 처리 공정에서의 각 순서를 컨트롤러(260)에 실행시켜 소정의 결과를 얻을 수 있도록 조합된 것이며, 프로그램으로서 기능한다. 이하, 이 프로세스 레시피나 제어 프로그램 등을 총칭하여 단순히 프로그램이라고도 부른다. 또한 본 명세서에서 프로그램이라는 단어를 사용한 경우는 프로세스 레시피 단체(單體)만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우, 또는 그 양방을 포함하는 경우가 있다. 또한 RAM(262)은 CPU(261)에 의해 판독된 프로그램, 연산 데이터, 처리 데이터 등의 데이터가 일시적으로 보지되는 메모리 영역(work area)으로서 구성된다.
I/O 포트(264)는 게이트 밸브(1490), 승강 기구(218), 온도 제어부(400), 압력 조정기(227, 228), 진공 펌프(223), 정합기(251), 고주파 전원부(252), MFC(115, 125, 135), 밸브(116, 126, 136), 구동부(208a), 바이어스 제어부(257) 등에 접속된다. 또한 임피던스계(254), RPU(180a, 180b), 진공 반송 로봇(2700)(후술), 대기 반송 로봇(2220)(후술) 등에도 접속되어도 좋다. 또한 본 개시에서 말하는 접속이란 각 부가 물리적인 케이블로 연결되어 있다는 뜻도 포함하지만, 각 부의 신호(전자 데이터)가 직접적으로 또는 간접적으로 송신/수신 가능하도록 이루어져 있다는 뜻도 포함한다.
연산부로서의 CPU(261)은 기억 장치(263)로부터의 제어 프로그램을 판독하여 실행하는 것과 함께, 입출력 장치(269)로부터의 조작 커맨드의 입력 등에 따라 기억 장치(263)로부터 프로세스 레시피를 판독하도록 구성된다. 또한 송수신부(285)로부터 입력된 설정값과, 기억 장치(263)에 기억된 프로세스 레시피나 제어 데이터를 비교 및 연산하여 연산 데이터를 산출 가능하도록 구성된다. 또한 연산 데이터로 대응하는 처리 데이터(프로세스 레시피)의 결정 처리 등을 실행 가능하도록 구성된다. 그리고 CPU(261)은 판독된 프로세스 레시피의 내용을 따르도록 게이트 밸브(1490)의 개폐 동작, 승강 기구(218)의 승강 동작, 구동부(208a)의 승강 동작, 온도 제어부(400)로의 전력 공급 동작, 온도 제어부(400)에 의한 기판 재치대(212)의 온도 조정 동작, 압력 조정기(227, 228)의 압력 조정 동작, 진공 펌프(223)의 ON/OFF 제어, MFC(115, 125, 135)에서의 가스 유량 제어 동작, RPU(180a, 180b)의 가스의 활성화 동작, 밸브(116, 126, 136)에서의 가스의 ON/OFF 제어, 정합기(251)의 전력의 정합 동작, 고주파 전원부(252)의 전력 제어, 바이어스 제어부(257)의 제어 동작, 임피던스계(254)가 측정한 측정 데이터에 기초한 정합기(251)의 정합 동작이나, 고주파 전원(252)의 전력 제어 동작 등을 제어하도록 구성된다. 각 구성의 제어를 수행할 때는 CPU(261) 내의 송수신부가 프로세스 레시피의 내용을 따른 제어 정보를 송신/수신하는 것에 의해 제어한다.
또한 컨트롤러(260)는 전용의 컴퓨터로서 구성되는 경우에 한정되지 않고, 범용의 컴퓨터로서 구성되어도 좋다. 예컨대 전술한 프로그램(데이터)을 격납한 외부 기억 장치(267)[예컨대 자기(磁氣) 테이프, 플렉시블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD 등의 광(光) 디스크, MO 등의 광자기 디스크, USB 메모리나 메모리 카드 등의 반도체 메모리]를 준비하고, 이러한 외부 기억 장치(267)를 이용하여 범용의 컴퓨터에 프로그램을 인스톨하는 것 등에 의해 본 실시 형태에 따른 컨트롤러(260)를 구성할 수 있다. 또한 컴퓨터에 프로그램을 공급하기 위한 수단은 외부 기억 장치(267)를 개재하여 공급하는 경우에 한정되지 않는다. 예컨대 송수신부(285)나 네트워크(268)(인터넷이나 전용 회선) 등의 통신 수단을 이용하여 외부 기억 장치(267)를 개재하지 않고 프로그램(데이터)을 공급해도 좋다. 또한 기억 장치(263)나 외부 기억 장치(267)는 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하, 이들을 총칭하여 단순히 기록 매체라고도 부른다. 또한 본 명세서에서 기록 매체라는 단어를 사용한 경우는 기억 장치(263) 단체만을 포함하는 경우, 외부 기억 장치(267) 단체만을 포함하는 경우, 또는 그것들의 양방을 포함하는 경우가 있다.
(2) 기판 처리 공정
다음으로 반도체 장치(반도체 디바이스)의 제조 공정의 일 공정으로서 전술한 기판 데이터에 기초하여 기판 처리 장치의 각 부의 장치 파라미터를 설정하는 것에 의해 기판의 승온 레이트를 변경하여 기판을 가열하는 공정과, 기판 상에 성막한 후에 기판 데이터에 기초하여 기판의 강온 레이트를 변경하여 기판을 냉각하는 공정을 포함하는 기판 처리 공정 예에 대해서 도 8, 도 9, 도 10, 도 11, 도 12, 도 14를 이용하여 설명한다.
<파라미터 설정 공정>
우선 기판 처리 장치의 각 부의 장치 파라미터 설정 공정에 대해서 도 8을 이용하여 설명한다. 장치 파라미터 설정 공정은 기판 데이터 취득 공정(S200)과 데이터 비교 공정(S202), 파라미터의 변경 판정 공정(S203)을 포함하고, 파라미터의 변경 판정 공정(S203)의 판정 내용에 따라 장치 파라미터를 변경하지 않고 종료시키거나 파라미터 변경 공정(S205)을 수행하여 종료시킨다.
<기판 데이터 취득 공정(S200)>
우선 기판 처리 장치(200)에서 처리되는 기판(100)에 부수(付隨)되는 기판 데이터를 취득하는 공정이 수행된다. 여기서 기판 데이터란 기판(100)의 상태를 나타내는 데이터, 기판(100)에 형성되는 디바이스의 제품명 데이터, 기판 처리 장치(200)로 수행되는 처리 공정명 데이터, 기판(100)에 형성되는 층수, 기판(100)에 형성되는 디바이스 구조 등을 말한다. 이 기판 데이터의 취득은 네트워크(268)를 개재하여 상위 장치(500)나, 제2 제어부(274), 다른 기판 처리 장치(200)로부터 송신되는 기판 데이터를 수신하는 것에 의해 수행된다. 또한 기판 처리 장치(200)를 조작하는 오퍼레이터가 입출력 장치(269)에 입력한 데이터로부터 취득해도 좋다. 획득된 기판 데이터에 대응하는 장치 파라미터 데이터는 도 11에 도시하는 테이블 내의 설정값1 내지 설정값 5로 표시되는 필드 중 하나에 기판 데이터의 내용에 따라서 격납된다.
<장치 데이터 취득 공정(S201)>
다음 데이터 비교 공정(S202)이 실행되기 전까지 장치 데이터 취득 공정(S201)이 수행된다. 장치 데이터 취득 공정(S201)에서는 기판 처리 장치(200)에 설치된 각 부의 현재의 설정 파라미터 데이터를 취득한다. 현재의 설정 파라미터 데이터는 각 부로부터 판독해도 좋고, RAM(262)이나 기억 장치(263)에 기록된 데이터를 판독해도 좋다. 판독된 데이터는 도 11에 도시하는 테이블 내, 현재 설정된 테이블에 격납된다.
<데이터 비교 공정(S202)>
데이터 비교 공정(S202)에서는 CPU(261)에서 도 11에 도시하는 기판 데이터에 대응하는 장치 파라미터 데이터와 현재 설정값의 비교 연산이 수행된다.
<파라미터의 변경 판정(S203)>
데이터 비교 공정(S202)에서 비교 연산된 후, 변경 판정 공정(S203)이 수행된다. 데이터 비교 공정(S202)에서 비교 연산된 결과, 기판 데이터에 대응하는 장치 파라미터 데이터와 현재 설정값에 차이가 없으면, 설정 변경 불필요(No 판정)로서 처리를 종료한다. 장치 파라미터 데이터와 현재 설정값에 차이가 있는 경우에는 설정 변경 필요(Yes 판정)로 하여 파라미터 변경 공정(S205)을 수행한다. 또한 파라미터 변경 공정(S205)을 실행하기 전에 변경 보고 공정(S204)을 수행해도 좋다.
<변경 보고 공정(S204)>
변경 보고 공정(S204)에서는 기판 처리 장치(200)의 각 부의 파라미터에 대해서 변경이 필요함을 보고한다. 구체적으로는 변경 필요의 메시지(데이터)를 표시 화면(270)과 제2 제어부(274)와 상위 장치(500) 중 적어도 어느 하나에 송신하는 것에 의해 수행된다.
<파라미터 변경 공정(S205)>
파라미터 변경 공정(S205)에서는 수신한 기판 데이터에 대응하는 장치 파라미터 데이터를 새로운 설정 데이터로서 기판 처리 장치(200) 각 부의 설정값을 갱신시킨다.
이와 같이 하여 기판 처리 장치(200) 각 부의 설정이 수행된다. 또한 승온 레이트를 변경하는 설정 데이터는 후술하는 제1 승온 공정(S302a)과 제2 승온 공정(S302b)에서 다른 설정을 해도 좋다.
여기서 제1 승온 공정(S302a)에서 설정되는 설정값과 기판 데이터에 대해서 도 11로 설명한다. 도 11에 도시하는 바와 같이 기판 데이터는 예컨대 기판(100)에 형성되는 다층 구조막에 관한 데이터다. 구체적으로는 층수, 구조, 프로세스 레시피 등 중 적어도 어느 하나다. 기판 처리 장치(200)의 기억 장치(263)에는 기판 데이터에 대응하는 설정값이 보존된다. 여기서는 설정값 1 내지 설정값 5가 설정된 예를 제시한다. 예컨대 기판(100)의 승온 레이트가 높은 경우에 기판(100)이나 기판(100) 상에 형성된 막이 왜곡되는 등의 불량이 발생한다는 과제가 있다. 이 과제는 다층 구조막의 층수가 많아짐에 따라 현저해진다. 도 11에서는 기판 데이터를 층수 데이터로서 기판 데이터에 따라 승온 레이트를 변경하는 설정예를 제시한다. 또한 도 11의 좌측은 승온 레이트를 크게 하는 설정예를 제시하고, 우측에 승온 레이트를 작게 하는 설정예를 제시한다. 승온 레이트에 영향을 주는 파라미터는 도 11에 도시하는 바와 같이 예컨대 기판(100)의 보지 높이 T, 리프트 핀 보지 시간, 이재 시간, 불활성 가스 유량, 처리실 압력, 불활성 가스종 등이 있다. 또한 보지 높이 T란 도 10에 도시하는 바와 같이 기판(100)과 기판 재치대(210) 표면의 거리를 의미한다. 보지 높이 T가 커지면 승온 레이트가 작아지고, 보지 높이 T가 작아지면 승온 레이트는 커지는 관계에 있다. 리프트 핀 보지 시간이란 도 10에 도시하는 바와 같이 기판(100)을 리프트 핀(207) 상에서 보지하는 시간을 의미한다. 이재 시간이란 기판(100)을 리프트 핀(207)으로부터 기판 재치대(210)에 이재할 때까지의 시간이다. 이재 시간을 길게 하면 승온 레이트는 작아지고, 이재 시간을 짧게 하면 승온 레이트는 크게 되는 관계에 있다.
승온 레이트를 간접적으로 기판 온도로서 본 경우, 도 12에 도시하는 바와 같은 관계에 있다. 도 12는 기판(100)에 불량이 발생하지 않는 영역(OK 영역)과, 기판(100)에 불량이 발생하는 영역(NG 영역)이 발생하는, 기판 온도와 리프트 핀 보지 시간의 관계를 도시하는 모델도다. 도 12에서는 기판(100)에 형성된 층이 64층인 경우를 기준(실선)으로 한다. 기판(100)에 형성된 층수가 96층으로 늘어난 경우 NG 영역이 96층의 파선까지 시프트한다. 반대로, 48층의 경우에는 OK 영역이 48층의 일점쇄선까지 시프트한다. 이 도면에 도시하는 바와 같이 층수가 늘어난 경우 OK 영역이 좁아지는 관계에 있다. 따라서 기판 온도를 변경하는 경우에는 장치 파라미터도 변경할 필요가 있다. 또한 여기서의 기판 온도는 약 300℃ 내지 800℃의 중온 내지 고온 영역을 상정한다. 실온 내지 300℃ 정도의 저온 영역에서는 도 13에 도시하는 바와 같이 커브(특성)가 바뀐다. 이는 온도 영역에 따라 기판(100)에 대한 열전도의 주 요인이 변하는 것에 기인한다. 중온 내지 고온에서는 열전도에 더해 방사열이나, 처리실(201) 내에 존재하는 가스를 개재한 가열 등 많은 요인에 의해 가열됨으로써 기판(100)의 표면과 이면(裏面)이 비교적 균일하게 가열된다. 한편, 저온 영역에서는 방사열이나, 처리실(201) 내에 존재하는 가스를 개재한 가열의 효과가 낮아지고, 기판(100)으로부터의 열전도가 주 요인이 되기 때문에 저온측에서는 기판(100)에 열 분포가 발생하여 막에 왜곡이 발생하기 쉬운 환경이 된다. 이와 같이 커브(특성)가 변화된다. 또한 저온 영역에서는 도 12에 도시하는 커브와 좌우 대칭과 같은 관계에 있기 때문에 도 11에 도시하는 설정값을 반전시켜서 이용하면 좋다. 예컨대 승온 레이트를 올리는 경우에는 우측에 나타내는 설정값 5에 근접되면 좋다.
다음으로 제2 승온 공정(S302b)에서 설정되는 설정값과 기판 데이터에 대해서 도 14로 설명한다. 도 14에 도시하는 바와 같이 제2 승온 공정(S302b)에서 변경 가능한 파라미터는 주로 불활성 가스 유량, 처리실 압력, 불활성 가스종이 된다. 제2 승온 공정(S302b)에서 설정되는 설정값은 제1 승온 공정(S302a)과 같은 값으로 설정해도 좋지만, 다른 값으로 설정해도 좋다. 예컨대 제1 승온 공정에서의 설정값으로서 설정값 4가 선택되는 경우에 제2 승온 공정의 설정값 4의 값을 제1 승온 공정의 설정값 4보다 늘리도록 구성해도 좋다. 이와 같이 설정하는 것에 의해 제2 승온 공정(S302b)의 승온 레이트를 제1 승온 공정(S302a)의 승온 레이트보다 크게 할 수 있고, 승온 시간을 단축시키는 것이 가능해진다. 또한 설정값 5처럼, 제2 승온 공정(S302b)의 승온 레이트를 제1 승온 공정(S302a)의 승온 레이트보다 작아지도록 구성해도 좋다. 이와 같이 설정하는 것에 의해 기판(100)이나 기판(100) 상에 형성된 막의 왜곡을 억제하는 것이 가능해진다.
또한 각 승온 공정의 승온 레이트(장치 파라미터)는 기판(100)의 표면 온도와 기판(100)의 이면의 온도의 차이가 소정 온도가 되도록 설정된다.
<기판 처리 공정>
다음으로 기판 처리 공정에 대해서 도 9를 이용하여 설명한다.
<기판 반입 공정(S301)>
성막 처리 시에는 우선 기판(100)을 처리 공간(201)에 반입시킨다. 구체적으로는 기판 지지부(210)를 승강 기구(218)에 의해 하강시켜 리프트 핀(207)이 관통공(214)으로부터 기판 지지부(210)의 상면측에 돌출시킨 상태로 한다. 예컨대 도 10에 도시하는 상태다. 또한 처리 공간(201) 내나 이재실(203)을 소정의 압력으로 조압한 후, 게이트 밸브(1490)를 개방하여 게이트 밸브(1490)로부터 리프트 핀(207) 상에 기판(100)을 재치한다. 기판(100)을 리프트 핀(207) 상에 재치한 후, 게이트 밸브(1490)를 닫고, 승강 기구(218)에 의해 기판 지지부(210)를 소정의 위치까지 상승시키는 것에 의해 기판(100)이 리프트 핀(207)으로부터 기판 지지부(210)에 재치된다. 계속해서 처리 공간(201) 내가 소정의 압력(진공도)이 되도록 배기관(224)과 배기관(1481) 중 어느 하나 또는 양방을 개재하여 처리 공간(201) 내를 배기해도 좋다. 이때 압력 센서(미도시)가 계측한 압력값에 기초하여 압력 조정기(227)의 밸브 개도와 압력 조정기(228)의 밸브 개도 중 어느 하나 또는 양방을 피드백 제어한다.
<승온 공정(S302)>
기판(100)의 승온은 적어도 2단계로 수행된다. 제1 단계째의 승온[제1 승온 공정(S302a)]이 수행되고, 그 후 제2 단계째의 승온[제2 승온 공정(S302b)]이 수행된다.
[제1 승온 공정(S302a)]
제1 승온 공정(S302a)은 기판(100)을 리프트 핀(207)으로 보지하고, 기판 재치대(210)와 이간시킨 상태로 수행된다. 이때의 승온 레이트는 전술한 바와 같이 기판 데이터에 기초하여 장치 파라미터가 변경된 상태에서 수행된다. 기판(100)이 소정의 온도로 승온된 후, 또는 소정 시간 경과 후, 리프트 핀(207)을 하강시키거나 또는 기판 재치대(210)를 상승시킨다. 이 동작에 의해 기판(100)이 리프트 핀(207)으로부터 기판 재치대(210)에 이재되고, 제2 승온 공정(S302b)이 시작된다.
[제2 승온 공정(S302b)]
제2 승온 공정(S302b)에서는 기판(100)을 기판 재치대(210)로 지지한 상태에서 소정 시간 보지한다. 소정 시간 보지한 후, 또는 기판(100)이 소정 온도에 도달한 후, 다음 성막 공정(S303)이 수행된다. 이와 같이 기판(100)의 승온 레이트를 변화시켜 기판(100)을 승온하는 것에 의해 다층 적층 구조를 포함하는 기판(100)도 기판(100)이나 기판(100) 상에 형성된 구조가 왜곡되는 것을 억제하는 것이 가능해진다.
또한 이때의 히터(213)의 온도는 100℃ 내지 700℃, 바람직하게는 300℃ 내지 500℃의 범위 내의 일정한 온도가 되도록 설정한다. 히터(213)의 온도는 적어도 성막 공정(S303) 사이는 기판(100)의 온도가 소정의 온도를 유지하도록 제어된다. 구체적으로는 온도 센서(401)가 검출한 온도 데이터에 기초하여 기판 재치대(210)가 소정의 온도가 되도록 히터(213)에 공급하는 전력을 피드백 제어한다.
<성막 공정(S303)>
성막 공정(S303)에서는 후술하는 제1 가스 공급 공정(S304)과 퍼지 공정(S305)과 제2 가스 공급 공정(S306)과 퍼지 공정(S307)을 포함한다. 또한 여기서는 이들의 공정을 직렬로 수행하는 예를 제시하지만, 제1 가스 공급 공정(S304)과 제2 가스 공급 공정(S306)의 실행 기간의 일부가 겹치도록 병행하여 수행해도 좋다. 또한 제1 가스 공급 공정(S304)과 제2 가스 공급 공정(S306)을 병행하여 실행하는 경우에는 퍼지 공정(S305)과 퍼지 공정(S307)을 병행하여 수행해도 좋고, 일방(一方)의 퍼지 공정을 생략해도 좋다.
<제1 가스 공급 공정(S304)>
제1 가스 공급 공정(S304)에서는 제1 가스 공급부로부터 처리실(201) 내에 제1 가스(처리 가스)로서의 WF6 가스를 공급한다. 구체적으로는 제1 가스 공급원(113)으로부터 공급된 WF6 가스를 MFC(115)로 유량 조정한 후 기판 처리 장치(200)에 공급한다. 유량 조정된 WF6 가스는 버퍼실(232)을 통과하여 샤워 헤드(234)의 가스 공급공(234a)으로부터 감압 상태의 처리실(201) 내에 공급된다. 또한 배기계에 의한 처리실(201) 내의 배기를 계속하여 처리실(201) 내의 압력을 소정의 압력 범위(제1 압력)가 되도록 제어한다. 이때 기판(100)에 대하여 WF6 가스가 공급된다. WF6 가스는 소정의 압력(제1 압력: 예컨대 10Pa 이상 1,000Pa 이하)으로 처리실(201) 내에 공급한다. 이와 같이 하여 기판(100)에 WF6 가스를 공급한다. WF6 가스가 공급되는 것에 의해 기판(100) 상에 텅스텐 함유층이 형성된다.
<퍼지 공정(S305)>
기판(100) 상에 텅스텐 함유층이 형성된 후 밸브(116)를 닫고 WF6 가스의 공급을 정지한다. 제1 가스를 정지하는 것에 의해 처리실(201) 중에 존재하는 제1 가스나, 버퍼실(232) 중에 존재하는 처리 가스를 제1 배기부로부터 배기하는 것에 의해 퍼지 공정(S305)이 수행된다.
또한 퍼지 공정(S305)에서는 단순히 가스를 배기(진공 흡입)하여 가스를 배출하는 것 외에, 불활성 가스 공급원(133)으로부터 불활성 가스를 공급하여 잔류 가스를 압출(押出)하는 것에 의한 배출 처리를 수행하도록 구성해도 좋다. 이 경우, 밸브(136)를 열고 MFC(135)에서 불활성 가스의 유량 조정을 수행한다. 또한 진공 흡입과 불활성 가스의 공급을 조합하여 수행해도 좋다. 또한 진공 흡입과 불활성 가스의 공급을 교호적으로 수행하도록 구성해도 좋다.
소정 시간이 경과한 후, 밸브(136)를 닫고 불활성 가스의 공급을 정지한다. 또한 밸브(136)를 연 상태에서 불활성 가스의 공급을 계속해도 좋다.
<제2 가스 공급 공정(S306)>
퍼지 공정(S304) 후, 제2 가스 공급부로부터 처리실(201) 내에 제2 가스(처리 가스 또는 반응 가스라고도 부른다.)로서의 SiH4 가스를 공급한다. 구체적으로는 밸브(126)를 열고 가스 도입구(241), 버퍼실(232), 복수의 공(234a)을 개재하여 처리실(201) 내에 SiH4 가스를 공급한다.
이때 SiH4 가스의 유량이 소정의 유량이 되도록 MFC(125)을 조정한다. 또한 SiH4 가스의 공급 유량은 예컨대 1sccm 이상 10,000sccm 이하다.
SiH4 가스가 기판(100) 상에 형성되는 텅스텐 함유층에 공급되면, 텅스텐 함유층이 개질되어 소정 두께의 W층이 형성된다. 구체적으로는 텅스텐 함유층에 포함되는 불소(F)가 환원되는 것에 의해 W층이 형성된다.
<퍼지 공정(S307)>
퍼지 공정(S305)과 마찬가지의 동작에 의해 퍼지 공정(S307)이 수행된다. 예컨대 처리실(201) 내에 존재하는 제2 가스나, 버퍼실(232) 내에 존재하는 제2 가스는 제2 가스의 공급을 정지하는 것과 함께 배기부로부터 배기되는 것에 의해 퍼지 공정(S307)이 수행된다. 또한 버퍼실(232)과 처리실(201)에 퍼지 가스를 공급하여 퍼지를 수행해도 좋다.
<판정 공정(S308)>
퍼지 공정(S307)이 종료된 후, 컨트롤러(260)는 상기 성막 공정[S303(S304 내지 S307)]이 소정 사이클 수n 실행됐는지의 여부를 판정한다. 즉 기판(100) 상에 원하는 두께의 W층이 형성됐는지의 여부를 판정한다. 전술한 공정(S304 내지 S307)을 1사이클로 하여, 이 사이클을 적어도 1회 이상 수행하는 것에 의해 기판(100) 상에 소정 막 두께의 W막을 성막할 수 있다.
판정 공정(S308)에서 성막 공정(S303)이 소정 횟수 실행되지 않았을 때(No 판정일 때)는 성막 공정(S303)을 반복 수행하고, 소정 횟수 실시됐을 때(Yes 판정일 때)는 성막 공정(S303)을 종료하고 강온 공정(S309)을 실행한다.
<강온 공정(S309)>
판정 공정(S308) 후, 강온 공정(S309)에서는 기판 데이터와 성막 공정(S303)의 적산 시간 데이터 중 어느 하나 또는 양방에 기초하여 기판(100)의 강온(냉각) 레이트에 대응하는 장치 파라미터를 설정한다. 예컨대 기판 데이터 내, 기판(100)에 형성된 층수가 많을 때는 강온 레이트를 작게 하는 장치 파라미터를 설정한다.
또한 강온 레이트는 전술한 승온 레이트의 장치 파라미터와 기판 데이터의 관계와 대략 마찬가지이므로 상세 설명은 생략한다.
설정된 장치 파라미터에 기초하여 강온시키는 것에 의해 강온 시의 기판(100)의 왜곡을 억제할 수 있다.
또한 강온 공정(S309)의 구체적인 동작은 전술한 승온 공정(S302)과 반대의 순서이므로 상세 설명을 생략한다.
또한 기판(100)을 리프트 핀(207)에 재치하기 전에 도 15에 도시하는 바와 같이 리프트 핀(207)을 기판 재치대(210)의 관통공(214)에 삽입하여 리프트 핀의 선단(先端)을 예비 가열해도 좋다. 이와 같이 리프트 핀(207)을 가열해두는 것에 의해 기판(100)이 기판 재치대(210)로부터 리프트 핀(207)에 재치되었을 때 기판(100)이 왜곡되는 것을 억제시킬 수 있다.
<기판 반출 공정(S310)>
강온 공정(S309)에서 기판(100)이 소정 온도로 냉각된 후, 게이트 밸브(1490)를 열고 이재실(203)로부터 진공 반송실(2400)에 기판(100)을 반출시킨다.
이와 같이 하여 본 개시의 기판 처리 공정이 수행된다.
이상, 본 개시의 일 실시 형태를 구체적으로 설명했지만, 본 개시는 전술한 실시 형태에 한정되지 않고, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능하다.
전술에서는 기판(100)을 이재실(203) 내에 반입한 후의 승온 공정에 대해서 기재했지만, 이에 한정되지 않는다. 도 16에 도시하는 기판 처리 시스템(2000)을 이용하여 사전 승온 가능하도록 구성해도 좋다. 도 16의 기판 처리 시스템(2000)은 기판(100)을 처리하는 것으로, IO 스테이지(2100), 대기 반송실(2200), 로드 록(L/L)(2300), 진공 반송실(2400), 기판 처리 장치[200(200a, 200b, 200c, 200d)]로 주로 구성된다. 진공 반송실(2400)은 게이트 밸브[1490(1490a, 1490b, 1490c, 1490d]를 개재하여 전술한 이재실(203)과 접속된다. IO 스테이지(2100)에는 기판(100)을 복수 매 격납된 포드(pod)(2001)가 재치 가능하도록 구성된다. 진공 반송실(2400) 내에는 기판(100)을 보지하는 트위저(2900)와 트위저를 보지하는 암(2800)을 포함하는 진공 반송 로봇(2700)이 설치된다. 여기서 사전 승온은 예컨대 진공 반송실(2400)에 설치된 제2 가열부(2401)에 의해 진공 반송실(2400) 내에서 기판(100)이나 트위저(2900)를 가열하는 것에 의해 수행된다. 트위저(2900)나 기판(100)을 진공 반송실(2400) 내에서 사전에 가열하는 것에 의해 전술한 리프트 핀(207)에 기판(100)을 재치했을 때 기판(100)이 왜곡되거나 굴곡되는 것을 억제하는 것이 가능해진다. 또한 대기 반송실(2200)에는 IO 스테이지(2100) 상의 POD(2001)와 L/L(2300) 사이에서 기판(100)을 이동시키는 대기 반송 로봇(2220)이 설치된다.
또한 전술에서는 기판(100)의 가열에 대해서 기재했지만, 이에 한정되지 않는다. 예컨대 플라즈마 처리한 후의 기판(100)을 제전하는 조건을 변경해도 좋다. 예컨대 기판(100) 상에 형성되는 층수가 많아지면, 기판(100) 상의 커패시터 용량이 많아지고, 차지 업되기 쉽다는 과제가 발생한다. 차지 업되는 것에 의해 다음과 같은 과제가 발생한다. 예컨대 기판(100)이 기판 지지부(210)에 지지된 상태에서 기판 반출 시에 기판(100)이 어긋나는 과제, 차지 업에 의해 기판(100)에 형성된 절연막이 파괴되는 과제 등이 발생한다. 이와 같은 차지 업에 대비하여 기판 지지부(210)로부터 리프트 핀(207)을 돌출시키기 전에 제전하는 공정을 추가하여 제전 시간을 변경해도 좋다. 예컨대 도 17에 도시하는 바와 같이 기판 데이터(층수)에 기초하여 제전 시간을 변경한다. 구체적으로는 층수가 늘어났을 때 제전 시간을 길게 설정하는 것에 의해 실현할 수 있다.
전술한 성막 공정에서는 2종류의 가스를 이용하여 성막하는 예를 기재했지만, 1종류나 3종류 이상의 가스를 이용한 처리이어도 좋다.
또한 전술에서는 성막 처리에 대해서 기재했지만, 다른 처리에도 적용 가능하다. 예컨대 개질 처리, 산화 처리, 질화 처리, 산질화 처리, 환원 처리, 산화 환원 처리, 에칭 처리, 가열 처리 등이 있다. 이들의 처리와, 전술한 성막 처리 공정을 치환하는 것에 의해 다양하게 실행 가능하다.
또한 전술에서는 제1 가스로서 텅스텐 함유 가스를 이용하고, 제2 가스로서 수소 함유 가스를 이용하여 컨택트 플러그 막으로서의 텅스텐 함유막을 형성하는 예를 제시했지만, 다른 가스를 이용한 성막에도 적용 가능하다. 예컨대 제1 가스에 실리콘 함유 가스로서의 헥사클로로디실란(Si2Cl2, 약칭: HCDS) 가스를 이용하고, 제2 가스에 산소 함유 가스로서의 산소(O2) 가스, 및/또는 질소 함유 가스로서의 암모니아(NH3) 가스를 이용하여 전술한 절연막(102), 제2 절연막(105)이나 희생막(103)을 성막해도 좋다. 또한 탄소 함유 가스, 붕소 함유 가스 등을 이용하고, 제3 절연막(120)을 성막하도록 구성해도 좋고, 금속 함유 가스를 이용하여 도전막(112)을 성막하도록 구성해도 좋다. 또한 다른 공정에서 이들의 원소가 복수 함유된 가스를 이용한 성막을 수행해도 좋다.
예컨대 Al 함유층, Zr 함유층, Hf 함유층, HfAl 함유층, ZrAl 함유층, SiC 함유층, SiCN 함유층, SiBN 함유층, TiN 함유층, TiC 함유층, TiAlC 함유층 등이 있다.
또한 전술에서는 하나의 처리실에서 1매의 기판을 처리하는 장치 구성을 제시했지만 이에 한정되지 않고, 복수 매의 기판을 수평 방향으로 배열한 장치이어도 좋다.
100: 웨이퍼(기판) 200: 기판 처리 장치

Claims (20)

  1. 기판 상에 형성되는 디바이스의 층수와 구조 중 어느 하나 또는 양방(兩方)을 포함하는 기판 데이터를 수신하는 공정;
    상기 기판 데이터에 대응하는 장치 파라미터를 설정하는 공정;
    기판 재치대의 상방(上方)에서 상기 기판 데이터에 대응하는 기판을 지지하는 공정;
    상기 기판 재치대의 표면으로부터 이간된 상태에서 상기 장치 파라미터에 기초하여 상기 기판을 승온하는 제1 승온 공정;
    상기 제1 승온 공정 후에 상기 기판을 상기 기판 재치대에 재치하는 공정; 및
    처리실에서 상기 기판을 처리하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 승온 공정 후에 상기 기판을 상기 기판 재치대에 재치하여 승온하는 제2 승온 공정을 더 포함하고,
    상기 제1 승온 공정에서 설정되는 상기 장치 파라미터와, 상기 제2 승온 공정에서 설정되는 장치 파라미터를 다르게 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 장치 파라미터는 상기 제1 승온 공정에서의 상기 기판으로부터 상기 기판 재치대 표면까지의 이간 거리와 이간 시간 중 어느 하나 또는 양방인 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 장치 파라미터는 상기 제1 승온 공정에서의 상기 기판으로부터 상기 기판 재치대 표면까지의 이간 거리와 이간 시간 중 어느 하나 또는 양방인 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 기판 데이터에 기초하여 상기 기판을 반송하는 트위저를 가열하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 기판 데이터에 기초하여 상기 기판을 반송하는 트위저를 가열하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  7. 제3항에 있어서,
    상기 기판 데이터에 기초하여 상기 기판을 반송하는 트위저를 가열하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 기판 데이터에 기초하여 상기 기판을 반송하는 트위저를 가열하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 승온 공정에서는 상기 기판 데이터에 기초하여 상기 기판의 표면 온도와 상기 기판의 이면(裏面) 온도의 차이가 소정의 범위 내가 되도록 승온 레이트가 제어되는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 처리하는 공정에서는 상기 기판에 처리 가스를 공급하여 원하는 막을 형성하고,
    상기 처리하는 공정 후 상기 장치 파라미터에 기초하여 상기 기판을 강온하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  11. 제4항에 있어서,
    상기 처리하는 공정에서는 상기 기판에 처리 가스를 공급하여 원하는 막을 형성하고,
    상기 처리하는 공정 후 상기 장치 파라미터에 기초하여 상기 기판을 강온하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 처리하는 공정에서는 상기 기판에 처리 가스를 공급하여 원하는 막을 형성하고,
    상기 처리하는 공정 후 상기 장치 파라미터에 기초하여 상기 기판을 강온하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  13. 기판 상에 형성되는 디바이스의 층수와 구조 중 어느 하나 또는 양방을 포함하는 기판 데이터를 수신하는 순서;
    상기 기판 데이터에 대응하는 장치 파라미터를 설정하는 순서;
    기판 재치대의 상방에서 상기 기판 데이터에 대응하는 기판을 지지하는 순서;
    상기 기판 재치대의 표면으로부터 이간된 상태에서 상기 장치 파라미터에 기초하여 상기 기판을 승온하는 제1 승온 순서;
    상기 제1 승온 공정 후에 상기 기판을 상기 기판 재치대에 재치하는 순서; 및
    처리실에서 상기 기판을 처리하는 순서
    를 컴퓨터가 기판 처리 장치에 실행시키는 프로그램이 기록된 컴퓨터 판독 가능한 기록 매체.
  14. 제13항에 있어서,
    상기 제1 승온 순서 후에 상기 기판을 상기 기판 재치대에 재치하여 승온하는 제2 승온 순서를 더 포함하고,
    상기 제1 승온 순서에서 설정되는 상기 장치 파라미터와 상기 제2 승온 순서에서 설정되는 장치 파라미터를 다르게 하는 기록 매체.
  15. 제13항에 있어서,
    상기 장치 파라미터는 상기 제1 승온 순서에서의 상기 기판으로부터 상기 기판 재치대 표면까지의 이간 거리와 이간 시간 중 어느 하나 또는 양방인 기록 매체.
  16. 제13항에 있어서,
    상기 기판 데이터에 기초하여 상기 기판을 반송하는 트위저를 가열하는 순서를 더 포함하는 기록 매체.
  17. 기판을 처리하는 처리실;
    상기 기판을 가열하는 가열부;
    상기 기판을 지지하는 기판 재치대;
    상기 기판 상에 형성되는 디바이스의 층수와 구조 중 어느 또는 양방을 포함하는 기판 데이터를 수신하는 수신부; 및
    상기 기판 데이터에 대응하는 장치 파라미터를 설정하는 제어부;
    를 포함하고,
    상기 제어부는 상기 장치 파라미터에 기초하여 상기 기판 재치대의 표면으로부터 이간된 상태에서 상기 장치 파라미터에 기초하여 상기 기판을 승온하는 제1 승온 공정;
    상기 제1 승온 공정 후에 상기 기판을 상기 기판 재치대에 재치하는 공정; 및
    상기 처리실에서 상기 기판을 처리하는 공정
    을 수행하도록 상기 가열부와 상기 기판 재치대를 제어하도록 구성되는 기판 처리 장치.
  18. 제17항에 있어서,
    상기 제어부는 상기 제1 승온 공정 후에 상기 기판을 상기 기판 재치대에 재치하여 승온하는 제2 승온 공정을 더 수행하도록 상기 가열부와 상기 기판 재치대를 제어하도록 구성되고,
    상기 제1 승온 공정에서 설정되는 상기 장치 파라미터와, 상기 제2 승온 공정에서 설정되는 장치 파라미터를 다르게 하는 기판 처리 장치.
  19. 제17항에 있어서,
    상기 제어부는 상기 장치 파라미터가 상기 제1 승온 공정에서의 상기 기판으로부터 상기 기판 재치대까지의 이간 거리와 이간 시간 중 어느 하나 또는 양방이도록 설정하는 기판 처리 장치.
  20. 제17항에 있어서,
    상기 기판을 보지하는 트위저가 설치된 반송 로봇을 더 포함하고,
    상기 제어부는 상기 기판 데이터에 기초하여 상기 기판을 반송하는 상기 트위저를 가열하도록 상기 가열부와 상기 반송 로봇을 제어하도록 구성되는 기판 처리 장치.
KR1020190022247A 2018-03-26 2019-02-26 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치 KR102206183B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018057985A JP2019169662A (ja) 2018-03-26 2018-03-26 半導体装置の製造方法、プログラムおよび基板処理装置
JPJP-P-2018-057985 2018-03-26

Publications (2)

Publication Number Publication Date
KR20190112637A true KR20190112637A (ko) 2019-10-07
KR102206183B1 KR102206183B1 (ko) 2021-01-22

Family

ID=66919950

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190022247A KR102206183B1 (ko) 2018-03-26 2019-02-26 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치

Country Status (5)

Country Link
US (1) US10978310B2 (ko)
JP (1) JP2019169662A (ko)
KR (1) KR102206183B1 (ko)
CN (1) CN109872962A (ko)
TW (1) TWI822734B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7023308B2 (ja) * 2020-03-19 2022-02-21 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置、プログラムおよび基板処理方法
JP2022045700A (ja) * 2020-09-09 2022-03-22 キオクシア株式会社 半導体装置およびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298204A (ja) * 1996-05-02 1997-11-18 Kokusai Electric Co Ltd 半導体製造装置および半導体ウェーハの移載方法
JP2002302771A (ja) * 2001-04-06 2002-10-18 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2012142397A (ja) * 2010-12-28 2012-07-26 Canon Anelva Corp 基板処理システム、プロセスモジュール制御装置、基板処理装置及び基板処理プログラム
JP2016146393A (ja) 2015-02-06 2016-08-12 株式会社日立国際電気 基板処理装置、ガス整流部、半導体装置の製造方法およびプログラム
JP2017503673A (ja) * 2013-12-31 2017-02-02 ノヴァ メジャリング インストルメンツ リミテッドＮｏｖａ Ｍｅａｓｕｒｉｎｇ Ｉｎｓｔｒｕｍｅｎｔｓ Ｌｔｄ． 表面平坦化システムおよび方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0353076A (ja) * 1989-07-17 1991-03-07 Fuji Electric Co Ltd Ｃｖｄ装置の半導体基板加熱制御機構
JPH05121342A (ja) * 1991-10-28 1993-05-18 Tokyo Electron Sagami Ltd 熱処理装置
JP3630563B2 (ja) * 1998-07-23 2005-03-16 大日本スクリーン製造株式会社 基板熱処理方法およびその装置
JP4470274B2 (ja) * 2000-04-26 2010-06-02 東京エレクトロン株式会社 熱処理装置
JP4738671B2 (ja) * 2001-08-31 2011-08-03 東京エレクトロン株式会社 Ｃｖｄ成膜方法
JP4250469B2 (ja) 2003-07-14 2009-04-08 キヤノンマーケティングジャパン株式会社 熱処理装置及び熱処理方法
JP4877713B2 (ja) 2005-08-31 2012-02-15 東京エレクトロン株式会社 基板処理方法
JP2008218490A (ja) 2007-02-28 2008-09-18 Hitachi Kokusai Electric Inc 半導体装置の製造方法
US20080233269A1 (en) * 2007-03-20 2008-09-25 Tokyo Electron Limited Apparatus and methods for applying a layer of a spin-on material on a series of substrates
JP2009088314A (ja) 2007-10-01 2009-04-23 Hitachi Kokusai Electric Inc 基板処理装置
JP5079726B2 (ja) 2009-03-23 2012-11-21 株式会社ニューフレアテクノロジー 半導体製造方法および半導体製造装置
KR101686032B1 (ko) * 2013-03-28 2016-12-13 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
JP6153975B2 (ja) * 2015-08-07 2017-06-28 株式会社日立国際電気 半導体装置の製造方法、基板処理システム、プログラム、記録媒体および基板処理装置
JP6333232B2 (ja) * 2015-12-02 2018-05-30 株式会社日立国際電気 基板処理装置、半導体装置の製造方法およびプログラム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298204A (ja) * 1996-05-02 1997-11-18 Kokusai Electric Co Ltd 半導体製造装置および半導体ウェーハの移載方法
JP2002302771A (ja) * 2001-04-06 2002-10-18 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2012142397A (ja) * 2010-12-28 2012-07-26 Canon Anelva Corp 基板処理システム、プロセスモジュール制御装置、基板処理装置及び基板処理プログラム
JP2017503673A (ja) * 2013-12-31 2017-02-02 ノヴァ メジャリング インストルメンツ リミテッドＮｏｖａ Ｍｅａｓｕｒｉｎｇ Ｉｎｓｔｒｕｍｅｎｔｓ Ｌｔｄ． 表面平坦化システムおよび方法
JP2016146393A (ja) 2015-02-06 2016-08-12 株式会社日立国際電気 基板処理装置、ガス整流部、半導体装置の製造方法およびプログラム

Also Published As

Publication number Publication date
US20190295854A1 (en) 2019-09-26
CN109872962A (zh) 2019-06-11
KR102206183B1 (ko) 2021-01-22
TWI822734B (zh) 2023-11-21
US10978310B2 (en) 2021-04-13
JP2019169662A (ja) 2019-10-03
TW201941259A (zh) 2019-10-16

Similar Documents

Publication Publication Date Title
JP6270952B1 (ja) 基板処理装置、半導体装置の製造方法および記録媒体。
KR101971326B1 (ko) 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
JP6830464B2 (ja) 基板処理装置、半導体装置の製造方法および記録媒体。
KR102293637B1 (ko) 선택적으로 막을 형성하는 방법 및 시스템
US10503152B2 (en) Method of manufacturing semiconductor device
KR101939584B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
JP6446418B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
CN106920760B (zh) 衬底处理装置及半导体器件的制造方法
US20190081238A1 (en) Method of manufacturing semiconductor device
US20160284581A1 (en) Method of Manufacturing Semiconductor Device
KR20180131317A (ko) 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치
KR20190112637A (ko) 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치
CN111668134B (zh) 半导体器件的制造方法、衬底处理装置及程序
JP6476370B2 (ja) 記録媒体、プログラム、半導体装置の製造方法および基板処理装置。
JP6529996B2 (ja) 基板処理装置、半導体装置の製造方法およびプログラム
US10128128B2 (en) Method of manufacturing semiconductor device having air gap between wirings for low dielectric constant
US10121651B2 (en) Method of manufacturing semiconductor device
KR101908187B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant