KR20190111725A - 수직 나노와이어 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

나노와이어 반도체 소자의 제조 방법에 대해 기술한다. 제조 방법은: 기판에 종자층(seed layer)을 형성하는 단계; 상기 종자층 위에 제1도전층, 반도체 실리콘층 그리고 제2도전층 순으로 적층된 다층막을 형성하는 단계; 상기 다층막을 패터닝하여 상기 기판 상에 수직 나노와이어를 형성하는 단계; 열처리에 의해 상기 나노와이어를 결정화하는 단계; 상기 나노와이어를 덮는 절연층을 형성하는 단계; 상기 나노와이어의 반도체 실리콘층에 의한 채널영역을 감싸는 게이트를 형성하는 단계; 그리고 상기 게이트, 제1도전층, 그리고 제2도전층에 전기적으로 연결되는 메탈패드를 형성하는 단계;를 포함한다.

Description

수직 나노와이어 반도체 소자 및 그 제조 방법{Method of nanowire Semiconductor Device}
본 개시는 Si 나노와이어 반도체 소자 및 그 제조 방법에 관한 것으로 상세하게는 버티컬 반도체 나노와이어를 이용하는 반도체 소자 및 그 제조 방법에 관한 것이다.
고성능의 반도체는 전자 제품의 품질을 향상하며, 비용 면에서의 이익도 수반한다. 반도체 소자는 높은 이동도와 신뢰도를 가지는 것이 필요하고, 특히 일정한 특성을 가짐으로써 특성 산포를 줄이는 것이 필요하다.
최근의 스마트폰들의 모바일 디바이스는 AM-OLED 디스플레이가 주로 적용한다. 이러한 AM-OLED 디스플레이의 화소 스위칭 소자로서는 높은 집적도 하에서도 높은 전하 이동도(mobility)와 높은 신뢰도(reliability)를 가지는 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT)가 적합하다.
저온 다결정 실리콘 박막트랜지스터(LTPS TFT)의 제조에는 실리콘의 결정화 위해 ELA (Excimer Laser Annealing)가 주로 적용 된다. 이러한 LTPS TFT의 단점은 대면적 디스플레이에 적용했을 때 일정 수준의 결정립 균일성(crystal grain uniformity) 유지에 어려움이 있고, 수율(yield)이 낮다.
모범적인 실시 예들은 MIC 기술을 이용하여 <111> 배향된 고품질 Si 나노와이어의 형성방법을 제시한다.
모범적인 실시 예들은 Si 나노와이어를 이용하는 반도체 소자 및 그 제조 방법을 제시한다.
모범적인 실시 예에 따른 반도체 소자의 제조 방법:은
기판에 종자층(seed layer)을 형성하는 단계;
상기 종자층 위에 제1도전층, 반도체 실리콘층 그리고 제2도전층 순으로 적층된 다층막을 형성하는 단계;
상기 다층막을 패터닝하여 상기 기판 상에 수직 나노와이어를 형성하는 단계;
열처리에 의해 상기 나노와이어를 결정화하는 단계;
상기 나노와이어를 덮는 절연층을 형성하는 단계;
상기 나노와이어의 반도체 실리콘층에 의한 채널영역을 감싸는 게이트를 형성하는 단계; 그리고
상기 게이트, 제1도전층, 그리고 제2도전층에 전기적으로 연결되는 메탈패드를 형성하는 단계;를 포함한다.
모범적인 실시 예에 따르면, 상기 기판 위의 수직 나노와이어를 덮는 것으로 상기 제1도전층, 제2도전층 및 게이트에 대응하는 다수의 컨택홀을 가지는 ILD층을 형성하는 단계; 상기 ILD층 위에 상기 게이트, 제1도전층 및 제2도전층에 각각 대응하는 다수의 메탈 패드를 형성하는 단계;를 더 포함할 수 있다.
모범적인 실시 예에 따르면, 상기 종자층은 NiOx, NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 형성할 수 있다.
모범적인 실시 예에 따르면, 상기 제1도전층, 제2도전층 및 반도체 나노와이어는 Si, SiGe, Ge 중 어느 하나의 물질을 포함할 수 있다.
모범적 실시 예에 따르면, 상기 제1도전층, 제2도전층은 실리콘 도전층이며, 상기 반도체 나노와이어를 실리콘 나노와이어 일 수 있다.
모범적인 실시 예에 따르면, 상기 다중층은 P형 채널과 N형 실리콘 도전층을 가지는 제1다층막과 N형 채널과 P형 실리콘 도전층을 가지는 제2다층막;을 포함할 수 있다.
모범적인 실시 예에 따르면, 상기 제1적층 구조물과 제2적층 구조물을 동시에 패터닝하여 제1나노와이어와 제2나노와이어를 형성할 수 있다.
상기 제조 방법에 따른 반도체 소자:는
기판:
상기 기판에 형성되는 소스 또는 드레인 영역의 제1도전층;
상기 제1도전층 위에 수직으로 직립되어 있는 채널 영역의 반도체 나노와이어;
상기 나노와이어의 상단에 마련되는 드레인 또는 소스 영역의 제2도전층;
상기 수직의 나노와이어를 감싸는 게이트; 그리고
상기 채널과 게이트의 사이에 개재되는 게이트 절연층;을 구비한다.
모범적인 실시 예에 따르면, 상기 제1도전층, 제2도전층 및 반도체 나노와이어는 Si, SiGe, Ge 중 어느 하나의 물질을 포함할 수 있다.
모범적 실시 예에 따르면, 상기 제1도전층, 제2도전층은 실리콘 도전층이며, 상기 반도체 나노와이어는 단결정립 실리콘 나노와이어 일 수 있다.
모범적인 실시 예에 따르면, 상기 제2도전층 위에 메탈층이 형성되며, 제2도전층과 메탈층의 사이에 NiSi2 컨택층이 마련될 수 있다.
모범적인 실시 예에 따르면, 상기 기판 위에 반도체 나노와이어를 덮는 것으로 상기 제1도전층, 제2도전층 및 게이트에 대응하는 다수의 컨택홀을 가지는 ILD층이 형성되고, 상기 ILD층 위에는 게이트, 제1도전층 및 제2도전층에 대응하는 메탈패드가 형성될 수 있다.
모범적인 실시 예에 따르면, 상기 나노와이어는 원형 또는 다각형의 단면을 가질 수 있다.
모범적인 실시 예에 따르면, 상기 제1도전층과, 제2도전층은 상기 실리콘 나노와이어의 하부로부터 해당 컨택홀 각각의 직하부까지 연장될 수 있다.
상기 반도체 나노와이어 및 제1, 2도전층은 <111> 방향으로 결정이 배향될 수 있다.
모범적인 실시 예는 <111> 방향으로 결정이 성장된 반도체 나노와이어 채널을 제작하는 방법과 이를 응용하여 CMOS를 제작하는 방법을 제시한다. 이러한 모범적인 실시 예는 대면적 기판에 고성능 LSI, 메모리, 센서 등을 제작하여 SOP(System on panel)을 실현할 수 있다. 이러한 모범적 실시 예에 따르면, 도전층을 형성하기 위한 이온주입(Ion implantation) 공정이 따로 필요 없고 기존의 활성화(activation) 과정도 필요 없다. 따라서 모범적 실시 예에 따라 높은 이동도와 신뢰도가 높고 제품간 특성 산포가 적은 높은 수율의 반도체 소자의 획득이 가능하다.
도1내지 도12는 모범적 실시 예에 따른 수직 나노와이어 반도체 소자의 제조공정의 흐름을 보인다.
도13은 모범적 실시 예에 따른 수직 나노와이어 반도체 소자의 기본 구조를 설명하는 도면이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시 예들로 인해 한정 되어는 것으로 해석되어서는 안 된다. 본 발명 개념의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다. 또한 "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
이하, 첨부된 도면을 참고하면서 모범적인 실시 예에 따른 수직 나노와이어 트랜지스터를 포함하는 CMOS 소자의 제조 방법의 설명한다.
모범적 실시 예에 따른 나노와이어 트랜지터는, 기판, 상기 기판에 형성되는 소스 또는 드레인 영역의 제1도전층, 상기 제1도전층 위에 수직으로 직립되어 있는 채널 영역의 반도체 나노와이어, 상기 나노와이어의 상단에 마련되는 드레인 또는 소스 영역의 제2도전층, 상기 수직의 나노와이어를 감싸는 게이트; 그리고 상기 채널과 게이트의 사이에 개재되는 게이트 절연층;을 구비한다.
이러한 모범적 실시 예에 따른 나노와이어 트랜지스터의 제조 방법은, 기판에 종자층(seed layer)을 형성하는 단계, 상기 종자층 위에 제1도전층, 반도체 실리콘층 그리고 제2도전층 순으로 적층된 다층막을 형성하는 단계, 상기 다층막을 패터닝하여 상기 기판 상에 나노와이어를 형성하는 단계, 열처리에 의해 상기 나노와이어을 결정화하는 단계, 상기 제1도전층을 덮는 절연층을 형성하는 단계, 상기 나노와이어의 반도체층에 의한 채널영역을 감싸는 게이트를 형성하는 단계; 그리고 상기 게이트, 제1도전층, 그리고 제2도전층에 전기적으로 연결되는 메탈패드를 형성하는 단계;를 포함한다.
이하에서 위와 같은 모범적 실시 예에 기초하여 CMOS의 제조방법을 설명한다. 이하의 기술내용의 이해를 통해서 수직 실리콘 나노와이어 트랜지스터의 구조 및 그 제조 방법도 쉽게 도출해 낼 수 있을 것이다. 이하의 실시 예에서 반도체 물질로서 비정질 실리콘을 이용하여 CMOS 소자를 제조 방법을 예시적으로 설명된다.
도1에 도시된 바와 같이 기판(100)에 버퍼층(101) 및 종자층(102)을 순차 형성한다.
상기 버퍼층(101)은 선행 공정을 통해 이미 형성되어 있는 적층 구조물의 상부 절연층(top-most dielectric layer)에 의해 제공될 수 있다. 상기 버퍼층(101)은 예를 들어 SiO2, SiNx, SiONx 또는 AlOx 등의 절연물질로 형성될 수 있다.
상기 버퍼층(101) 위에 종자층(102)은 Ni 계 산화물로서, NiOx, NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
도2에 도시된 바와 같이, 상기 종자층(102) 위에 비정질 상태의 제1실리콘 도전층(103), 실리콘 반도체층(104) 및 제2실리콘 도전층(105), 그리고 제2실리콘 도전층(105) 위의 메탈층(106)을 포함하는 다층막(ML)을 형성한다. 예를 들어 상기 다층막(ML)은 p형 실리콘 채널과 그 상하의 n형 실리콘 도전층을 가지는 PMOS 트랜지스터를 얻기 위한 n+ a-Si/p a-Si/ n+ a-Si/TiN의 적층구조를 가질 수 있다.
도3에 도시된 바와 같이, 상기 기판 상에서 제1트랜지스터, 예를 들어 PMOS 트랜지스터 영역으로 정의된 제1트랜지스터(TR1)의 영역에 PR(photoresist) 마스크를 적용하여 다층막(ML)을 패터닝한다. 다층막(ML)의 패터닝은 전통적인 포토리소그래피법을 따룰 수 있다. 이러한 다층막(ML) 패터닝에 의해 제1트랜지스터(TR1)의 영역에만 제1다층막(ML1)이 잔류하고, 나머지 부분에서는 기판(100) 상의 종자층(102)이 노출되어 있다.
도4에 도시된 바와 같이, 상기 기판(100) 상에서 제2트랜지스터(TR2)의 영역으로 정의된 부분에 제2트랜지스터, 예를 들어 NMOS 트랜지스터를 형성하기 위한 제2다층막(ML2)을 형성한다. 제2다층막(ML2)은 p+ a-Si/n a-Si/ p+ a-Si/TiN 의 적층 구조를 가질 수 있다. 이러한 제2다층막(ML2)은 제1다층막(ML1)의 형성 과정과 유사한 과정을 통해서 얻을 수 있으며, 하부로부터 제1실리콘 도전층(107), 실리콘 반도체층(108), 제2실리콘 도전층(109) 및 메탈층(110)가 적층된 구조를 가진다.
도5에 도시된 바와 같이 제1다층막(ML1)과 제2다층막(ML2)를 동시에 패터닝하여 수직의 제1트랜지스터와 제2트랜지스터를 위한 제1실리콘 나노와이어(W1)와 제2실리콘 나노와이어(W2)를 상기 제1, 제2실리콘 도전층(103, 107)위에 형성한다. 여기에서, 패터닝은 실리콘 반도체층(104, 108)까지만 진행되고 그 하부의 제1실리콘 도전층(103, 107)은 패터닝에서 제외된다. 따라서 제1실리콘 도전층(103, 107)은 제1, 제2실리콘 나노와이어(W1, W2)의 바깥으로 연장되어 후술하는 ILD 층의 해당 컨택홀의 직하부까지 연장된다.
상기 제1, 제2실리콘 나노와이어(W1, W2)는 원기둥의 형태를 가질 수 있으며, 다른 실시 예에 따르면, 사각기둥 또는 그 이상의 다각형 기둥의 형상을 가질 수 있으며, 이러한 실리콘 나노와이어의 특정한 구조나 형상은 다양한 모범적 실시 예들의 기술적 범위를 제한하지 않는다.
도6에 도시된 바와 같이 저온 열처리를 통해 MIC(metal induced crystallization)를 수행하여 제1, 제2실리콘 와이어(W1, W2)를 결정화한다. 이 결정화 과정에서 종자층의 Ni 이 Si 와 반응하여 NiSi2 가 생성되며, 이는 제1, 제2실리콘 와이어(W1, W2)의 최상부로 제2실리콘도전층(106, 109) 에 도달하여 제2실리콘 도전층과 메탈층간의 NiSi2 컨택층(102')을 형성하게 된다.
결정화된 나노와이어는 (111) 방향으로 결정 배향성을 가진다. 이러한 열처리 후에, HNO3 또는 HF 등을 이용한 습식 크리닝에 의해 단결정립 실리콘 나노와이어의 외주면에 존재할 수 있는 NiSi2 를 제거할 수 있다.
도7에 도시된 바와 같이, 상기 기판(100)의 제1실리콘 도전층(103, 107) 위에 제1절연층(111)을 소정 두께로 형성한다. 이는 폴리이미드(PI) 등 유기 절연체 혹은 고밀도 플라즈마 산화물(HDP oxide)막을 형성하고 에치백하는 방법으로 제작할 수 있다. 이때에 제1, 제2실리콘 나노와이어(W1, W2)의 하부 일부만 덮이며, 그 두께는 후속 과정에서 형성될 게이트의 하단 경계의 위치에 따라 설정된다.
도8에 도시된 바와 같이, 상기 제1, 제2실리콘 나노와이어(W1, W2)의 측면에 게이트 절연층(112)과 게이트(113)를 형성 한다. 이 과정은 절연물질과 게이트 물질의 증착 및 패터닝 공정을 수반한다. 여기에서 게이트 절연층(112)은 SiO2로 형성될 수 있으며, 게이트(113)는 MoW로 형성될 수 있다. 이때에 게이트 절연층(112)과 게이트(113)는 미완성 상태로서 상기 제1, 제2실리콘 나노와이어(W1, W2)의 상단 부분도 덮고 있다. 그리고 게이트(113)의 하부에는 게이트(113)의 외부 접속을 위한 터미널로서의 패드(113a)가 마련되는데, 이것은 기판(100)의 평면에 나란한 방향으로 소정 길이 연장된다.
도9에 도시된 바와 같이, 상기 기판(100)의 위에 제2절연층(114)를 평탄화 막으로서 소정 두께로 형성한다. 제2절연층(114)의 상면은 제1, 제2실리콘 나노와이어(W1, W2)의 컨택층(102')의 아래에 위치한다. 이러한 제2절연층(114)은 제1, 제2실리콘 나노와이어(W1, W2)의 상부에 존재하는 게이트 절연층(112)과 게이트(113)의 불필요 부분의 제거를 위한 마스크로서 사용된다. 이와 같이 높이 또는 두께가 조절된 제2절연층(114)은 폴리이미드(PI) 등의 유기물 절연체 혹은 HDP 산화물 (oxide) 막을 형성하고 에치백하는 방법으로 제작할 수 있다.
도10에 도시된 바와 같이, 상기 제2절연층(114)에 덮이지 않은 게이트(113)과 게이트 절연층(112)의 노출 부분을 등방성 식각(isotropic etch)에 의해 제거하여 제1, 제2실리콘 나노와이어(W1, W2)의 상부의 제2실리콘 도전층(106, 110)과 그 하부의 컨택층(102')을 완전히 노출시킨다. 이러한 과정에서 미완성의 게이트(113)가 완성된다.
도11에 도시된 바와 같이, 상기 기판(100)에 다수의 컨택홀(115a, 115b, 115c)(116a, 116b, 116c)을 가지는 ILD(115)를 형성한다. 상기 ILD(115)는 제1실리콘 나노와이어(W1)에 의한 제1트랜지스터 및 제2실리콘 나노와이어(W2)에 의한 실리콘 나노와이어 트랜지스터에 의한 CMOS 반도체 소자를 덮는 것이다.
도12에 도시된 바와 같이 상기 ILD(115) 위에 상기 (115a, 115b, 115c)(116a, 116b, 116c)을 통해 그 하부의 제1, 제2트랜지스터의 제1, 2반도체 도전층 및 게이트에 전기적으로 연결되는 금속 패드(117a, 117b, 117c)(118a, 118b, 118c)를 형성한다.
이와 같은 공정에 후속하여 적용대상 전자 소자의 설계에 따라 추가 공정이 수행될 수 있다.
위의 실시 예를 통해 예시적으로 설명된 나노와이어 반도체 소자는 도13에 개략적으로 도시된 바와 같이 기판에 나란하게 배치되는 소스와 드레인의 사이에 수직의 채널인 단결정립 실리콘 나노와이어와 이를 에워싸는 게이트를 구비한다. 여기에서, 상기 실리콘 나노와이어는 (111) 방향으로 성장된 결정 구조를 가진다.
상기 실리콘 나노와이어의 결정 성장은 MIC에 의존하면, 결정화 촉매층으로는 수 나노미터 두께의 NiOx, NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 등으로 형성되는 비정질막을 적용할 수 있다. 이러한 촉매층의 형성은 ALD 방법으로 증착 할 수 있다. 위의 실시 예의 설명에서 채널에 해당하는 실리콘 반도체층은 n 타입 또는 p 타입의 불술물로 도핑될 수 있고, 다른 실시 예에 따르면, 진성 실리콘으로 형성될 수 도 있다.
비정질 실리콘을 결정화를 위한 MIC 열처리는 보통 가열로(furnace)에서 진행 할 수 있고 전자기장이 있는 가열로(furnace)에서 진행할 수 있다. 채널을 제공하는 수직의 실리콘 나노와이어의 경우 결정화 유도한 NiSi2는 제2실리콘 도전층의 최상면에 까지 올라가서 표면까지 올라가 메탈층과 접촉하여 컨택층으로서의 기능을 가지게 된다. 모범적 실시 예에서 설명되는 실리콘 나노와이어는 트랜지스터뿐 아니, 메모리 소자, 다이오드의 제조에도 적용할 수 있다.
위의 실시 예의 설명에서 하나의 트랜지스터가 하나의 나노와이어를 포함하는 것으로 기술되었으나, 다른 실시 예에 따르면 하나의 다수 트랜지스터가 다수의 나노와이어를 포함함으로써 하나의 트랜지스터가 멀티 채널의 구조를 가질 수 있다.
또한, 위와 같은 반도체 소자에 있어서, 제1도전층과 제2도전층 각각에 대한 도핑타입(type)을 달리하여 p+-i-n+ 혹은 n+-i-p+ 구조의 터널링 효과 트랜지스터(tunneling field effect transistor)를 제작할 수 있다.
전술할 실시 예에서 반도체 물질로 실리콘을 적용한 예가 설명되었으나, 실리콘 외에 SiGe, Ge 등으로 형성될 수 있다.
본 발명의 다른 실시 예에 따르면, 위와 같은 방법에 기초하여 다결정 실리콘 기판 혹은 이종 기판 위에 실리콘 솔라 셀을 제작 할 수도 있으며, 3D 적층 구조를 제작하여 3D 적층 메모리를 제작 할 수 있고, 다양한 소자를 하나의 기판 위에 집적(integration)할 수 있다.
본 발명의 실시 예에 따른 반도체 소자 제조 방법은 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

Claims (13)

  1. 기판에 종자층(seed layer)을 형성하는 단계;
    상기 종자층 위에 제1도전층, 반도체 실리콘층 그리고 제2도전층 순으로 적층된 다층막을 형성하는 단계;
    상기 다층막을 패터닝하여 상기 기판 상에 수직의 나노와이어를 형성하는 단계;
    열처리에 의해 상기 나노와이어를 결정화하는 단계;
    상기 나노와이어를 덮는 절연층을 형성하는 단계;
    상기 나노와이어의 반도체 실리콘층에 의한 채널영역을 감싸는 게이트를 형성하는 단계; 그리고
    상기 게이트, 제1도전층, 그리고 제2도전층에 전기적으로 연결되는 메탈패드를 형성하는 단계;를 포함하는 나노와이어 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 기판 위의 수직 나노와이어를 덮는 것으로 상기 제1도전층, 제2도전층 및 게이트에 대응하는 다수의 컨택홀을 가지는 ILD층을 형성하는 단계; 그리고
    상기 ILD층 위에 상기 게이트, 제1도전층 및 제2도전층에 각각 대응하는 다수의 메탈 패드를 형성하는 단계;를 더 포함하는, 나노와이어 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 종자층은 NiOx, NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 형성하는 것을 특징으로 하는 나노와이어 반도체 소자의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1도전층, 제2도전층 및 나노와이어는 Si, SiGe, Ge 중 어느 하나의 물질을 포함하는, 나노와이어 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 다층막은 p형 채널과 n형 도전층을 가지는 제1다층막과 n형 채널과 p형 도전층을 가지는 제2다층막;을 포함하는 것을 특징으로 하는 수직 나노와이어 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제1다층막과 제2다층막을 동시에 패터닝하여 PMOS 반도체 소자를 위한 제1나노와이어와 NMOS 반도체 소자를 위한 제2나노와이어를 형성하는 것을 특징으로 하는 수직 나노와이어 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 다층막은 p형 채널과 n형 도전층을 가지는 제1다층막과 n형 채널과 p형 도전층을 가지는 제2다층막;을 포함하는 것을 특징으로 하는 수직 나노와이어 반도체 소자의 제조 방법.
  8. 제1항 또는 제2항의 제조 방법에 의해 제조되는 수직 나노와이어 반도체 소자에 있어서,
    기판:
    상기 기판에 형성되는 소스 또는 드레인 영역의 제1도전층;
    상기 제1도전층 위에 기판에 대해 수직으로 직립되어 있는 채널 영역의 반도체 나노와이어;
    상기 반도체 나노와이어의 상단에 마련되는 드레인 또는 소스 영역의 제2도전층;
    상기 수직의 나노와이어의 채널 영역을 감싸는 게이트; 그리고
    상기 채널 영역과 게이트의 사이에 개재되는 게이트 절연층;을 구비하는 수직 나노와이어 반도체 소자.
  9. 제8항에 있어서,
    상기 종자층은 NiOx, NiCxOy, NiNxOy, NiCxNyOz, NiCxOy:H, NiNxOy:H, NiCxNyOz:H, NixSiy, NixGey 으로 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 형성되는, 수직 나노와이어 반도체 소자.
  10. 제8항에 있어서,
    상기 제1도전층, 제2도전층 및 반도체 나노와이어는 Si, SiGe, Ge 중 어느 하나의 물질을 포함하는, 나노와이어 반도체.
  11. 제 9항에 있어서,
    상기 제1도전층, 제2도전층 및 반도체 나노와이어는 Si, SiGe, Ge 중 어느 하나의 물질을 포함하는 것을 특징으로 하는 수직 나노와이어 반도체 소자.
  12. 제8항에 있어서,
    상기 반도체 나노와이어는 PMOS 반도체 소자를 위한 제1나노와이어와 NMOS 반도체 소자를 위한 제2나노와이어를 포함하는 것을 특징으로 하는 수직 나노와이어 반도체 소자.
  13. 제9항에 있어서,
    상기 PMOS 반도체 소자와 NMOS 반도체 소자 각각은 다수의 나노와이어에 의한 멀티 채널의 구조를 가지는, 수직 나노와이어 반도체 소자..
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