KR20190098710A - 수퍼스트레이트 및 수퍼스트레이트의 사용 방법 - Google Patents

수퍼스트레이트 및 수퍼스트레이트의 사용 방법 Download PDF

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Abstract

수퍼스트레이트의 본체는 비균일 토포그래피를 갖는 기판 위에 적응성 평탄화 층을 형성하는데 사용될 수 있다. 수퍼스트레이트의 본체는 등각 및 평탄화 거동 모두를 달성하는 데 매우 적절한 굴곡 특성을 가질 수 있다. 본체는 표면 및 t1 내지 t2 범위의 두께를 가질 수 있으며, t1 = (Pd4/2Eh)1/3; t2 = (5Pd4/2Eh)1/3; P는 본체와 평탄화 전구체 재료 사이의 모세관력에 대응하는 압력이고; d는 굴곡 거리이고; E는 본체의 영 모듈러스이고; h는 기판의 2개의 인접한 구역 사이의 단차 높이 차이이다. 일 실시예에서, 두께는 등각 거동에 대한 최대 평면외 변위(wmax)가 충분하고, 평탄화 거동에 대한 wmax가 미리 결정된 임계치 미만인 것을 결정하기 위해 선택 및 사용될 수 있다.

Description

수퍼스트레이트 및 수퍼스트레이트의 사용 방법{SUPERSTRATE AND A METHOD OF USING THE SAME}
본 개시내용은 기판 위의 평탄화 층에 사용되는 수퍼스트레이트에 관한 것이다.
적응성 임프린트 평탄화 프로세스는 US 8394282에 개시되어 있다. 적응성 임프린트 평탄화는 원하는 형상 특징을 갖는 표면을 제공한다. 일반적으로, 제1 표면의 토포그래피는 밀도 맵을 제공하도록 맵핑된다. 밀도 맵은 제1 표면 상에 중합 가능한 재료를 분배하기 위한 드롭 패턴을 제공하도록 평가된다. 중합 가능한 재료는 응고되고 에칭되어 템플릿의 제2 표면을 제공하며, 제2 표면은 원하는 형상 특징을 갖는다. 추가적으로, 적응성 임프린트 평탄화는 임프린팅 프로세스의 기생 효과를 보상한다.
리버스 톤 패터닝은 평탄도 동요를 갖는 표면상에서 사용될 수 있다. US 7241395는 원형 패턴을 갖는 제1 필름을 기판 상에 형성하는 것을 포함하는 기판을 패터닝하는 방법을 개시하며, 원형 패턴은 복수의 돌출부를 포함하고, 복수의 돌출부의 서브세트는 바닥 표면으로부터 연장하고, 정점 표면에서 종결하여 그 사이에 높이를 형성한다. 제2 필름은 제1 필름 상에 배치되고 복수의 돌출부의 정점 표면으로부터 이격된 표면을 형성한다. 복수의 돌출부 중 어느 하나의 정점 표면과 표면 사이의 거리의 변화는 미리 결정된 범위 내에 있다. 기록된 패턴은 기록된 패턴의 패턴 왜곡을 최소화하도록 선택된 미리 결정된 범위 내에서 원형 패턴에 대응하는 기판 상으로 전달된다.
일 양태에서, 수퍼스트레이트는 표면 및 t1 내지 t2 범위의 두께를 갖는 본체를 포함할 수 있으며, 여기서, t1 = (Pd4/2Eh)1/3이고, t2 = (5Pd4/2Eh)1/3이고, P는 본체와 형성 가능한 전구체 재료 사이의 모세관력 및 수퍼스트레이트에 인가된 가스 압력으로부터의 기여도의 합에 대응하는 압력이고, d는 굴곡 거리, E는 본체의 영 모듈러스(Young's modulus), h는 기판의 2개의 인접한 구역 사이의 단차 높이 차이이다.
실시예에서, 수퍼스트레이트는 적어도 5㎚의 평면외 변위를 갖는 등각(conformal) 거동 영역을 갖는다.
특정한 실시예에서, 등각 거동 영역은 적어도 0.20㎜의 길이를 갖는다.
다른 실시예에서, 수퍼스트레이트는 최대 1㎚의 평면외 변위를 갖는 평탄화 거동 영역을 갖는다.
특정한 실시예에서, 평탄화 거동 영역은 최대 0.1㎜의 굴곡 거리를 갖는다.
또 다른 실시예에서, 본체는 유리를 포함한다.
또 다른 실시예에서, 본체는 폴리머를 포함한다.
다른 실시예에서, 본체는 평탄화 층을 형성하는 데 사용되는 평탄화 전구체 재료를 중합하는 데 사용되는 방사선에 대해 70 %를 초과하는 투과율을 갖는다.
다른 양태에서, 수퍼스트레이트를 제조하는 방법은 기판의 본체를 형성하기 위해 재료의 일부를 제거하는 단계를 포함하고, 본체는 본체의 영 모듈러스, 단차 사이의 거리 및 기판의 2개의 인접한 구역 사이의 단차 높이 차이의 함수인 두께를 갖는다.
일 실시예에서, 본체는 유리를 포함하고 0.20㎜ 내지 0.95㎜ 범위의 두께를 가지거나, 본체는 폴리에틸렌을 포함하고 0.25㎜ 내지 1.1㎜ 범위의 두께를 갖는다.
다른 양태에서, 방법은 물품을 제조하는 데 사용될 수 있다. 이 방법은 기판 위에 평탄화 전구체 재료를 분배하는 단계 - 기판은 비균일 표면 토포그래피를 포함함 -; 평탄화 전구체 재료를 수퍼스트레이트의 본체와 접촉시키는 단계 - 본체는 표면 및 t1 내지 t2 범위의 두께를 가지며, 여기서, t1 = (Pd4/2Eh)1/3이고, t2 = (5Pd4/2Eh)1/3이고, P는 본체와 형성 가능한 전구체 재료 사이의 모세관력 및 수퍼스트레이트에 인가된 가스 압력으로부터의 기여도의 합에 대응하는 압력이고, d는 굴곡 거리, E는 본체의 영 모듈러스, h는 기판의 2개의 인접한 구역 사이의 단차 높이 차이임 -; 및 평탄화 전구체 재료를 중합시켜 기판 상에 평탄화 층을 형성하는 단계 - 수퍼스트레이트가 평탄화 전구체 재료와 접촉하는 동안 경화가 수행됨 -를 포함한다.
다른 실시예에서, 방법은 돌출부 및 잔류 층을 포함하는 패터닝된 레지스트 층을 형성하는 단계를 더 포함하며, 패터닝된 레지스트 층을 형성하는 단계는 평탄화 전구체 재료를 분배하기 전에 수행된다.
특정한 실시예에서, 패터닝된 레지스트 층을 형성하는 단계는 레지스트 전구체 재료를 분배하는 단계; 레지스트 전구체 재료를 템플릿과 접촉시키는 단계; 및 레지스트 전구체 재료를 중합하여 패터닝된 레지스트 층을 형성하는 단계를 포함한다.
더 특정한 실시예에서, 템플릿은 최대 50㎠의 영역을 갖는다.
다른 더 특정한 실시예에서, 평탄화 전구체 재료 및 레지스트 전구체 재료는 상이한 재료이다.
또 다른 실시예에서, 방법은 평탄화 전구체 재료를 분배하기 전에 패터닝된 레지스트 층 위에 하드마스크 층을 형성하는 단계를 더 포함한다.
특정한 실시예에서, 방법은 하드마스크 층의 상단 부분을 노출시키기 위해 평탄화 층을 에칭하는 단계를 더 포함한다.
더 특정한 실시예에서, 방법은 패터닝된 레지스트 층의 노출된 부분에 대해 하드마스크 층의 노출된 상단 부분을 에칭하는 단계를 더 포함한다.
더욱 더 특정한 실시예에서, 방법은 패터닝된 레지스트 층의 노출된 부분을 에칭하는 단계를 더 포함한다.
다른 실시예에서, 평탄화 전구체 재료는 스핀-온 카본이다.
도 1은 짧은 스케일의 토포그래피(패턴) 및 긴 스케일의 토포그래피를 갖는 기판의 일반적인 예를 나타내는 도면.
도 2는 도 1의 기판 상에 분배된 평탄화 전구체 재료의 도면.
도 3은 평탄화 전구체 재료와 접촉하는 수퍼스트레이트의 도면.
도 4는 짧은 길이 스케일상에서 평탄화되고 긴 길이 스케일상에서 균일한 평균 두께 층을 갖는 등각 형태로 형성된 결과적인 적응성 평탄화 층의 도면.
도 5는 등각 거동을 특성화하기 위해 사용된 모델의 예시를 포함하는 도면.
도 6은 평탄화 거동을 특성화하는데 사용되는 모델의 예시를 포함하는 도면.
도 7은 고정 단부 사이에서의 얇은 빔 굴곡으로서 모델링된 경우의 수퍼스트레이트의 본체의 측면도의 예시를 포함하는 도면.
도 8은 2개의 지지 지점상에서의 얇은 빔 굴곡으로서 모델링된 경우의 수퍼스트레이트의 본체의 측면도의 예시를 포함하는 도면.
도 9는 수퍼스트레이트와 함께 사용될 수 있는 장치의 측면도의 예시를 포함하는 도면.
도 10은 상이한 고도에 놓여진 노출된 표면을 갖는 기판의 일부의 단면도의 예시를 포함하는 도면.
도 11은 비균일 두께를 갖는 패터닝된 레지스트 층을 형성한 후의 기판의 단면도의 예시를 포함하는 도면.
도 12는 하드마스크 층을 형성한 이후의 도 11의 기판의 단면도의 예시를 포함하는 도면.
도 13은 적응성 평탄화 층을 형성한 이후의 도 12의 기판의 단면도의 예시를 포함하는 도면.
도 14는 하드마스크 층의 노출된 부분에 대해 평탄화 층의 부분을 제거한 이후의 도 13의 기판의 단면도의 예시를 포함하는 도면.
도 15는 패터닝된 레지스트 층의 노출된 부분에 대해 하드마스크 층의 노출된 부분을 제거한 이후의 도 14의 기판의 단면도의 예시를 포함하는 도면.
도 16은 패터닝된 레지스트 층의 돌출부를 제거한 이후의 도 15의 기판의 단면도의 예시를 포함하는 도면.
실시예는 예로서 도시되고 첨부 도면에 한정되지 않는다.
본 기술 분야의 숙련자는 도면의 요소가 단순성 및 명료성을 위해 도시되고 반드시 일정한 비율로 그려지는 것은 아님을 이해해야 한다. 예를 들어, 도면 중 몇몇 요소의 치수는 본 발명의 실시예의 이해를 향상시키는 것을 돕기 위해 다른 요소에 비해 과장될 수 있다.
도면과 조합된 다음의 설명은 본 명세서에 개시된 교시의 이해를 돕기 위해 제공된다. 다음의 설명은 교시의 특정 구현예 및 실시예에 초점을 맞출 것이다. 이 초점은 교시를 설명하는 것을 돕기 위해 제공되며 교시의 범위 또는 적용 가능성에 대한 제한으로 해석되어서는 안된다.
달리 정의되지 않는 한, 본원에서 사용되는 모든 기술 및 과학 용어는 본 발명이 속하는 기술 분야의 본 기술 분야의 숙련자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 재료, 방법 및 예는 단지 예시적인 것이며 제한을 의도하는 것은 아니다. 본 명세서에 설명되지 않은 범위에서, 특정 재료 및 처리 작용에 관한 많은 세부 사항은 통상적이며, 임프린트 및 리소그래피 기술 내의 교범 및 다른 출처에서 발견될 수 있다.
수퍼스트레이트의 본체는 비균일 토포그래피를 갖는 기판 위에 적응성 평탄화 층을 형성하는 데 유용하도록 설계될 수 있다. 본 명세서에서 사용될 때, 적응성 평탄화는 상대적으로 긴 스케일에 걸쳐 등각적이고 상대적으로 짧은 스케일에 걸쳐 평면형인 평탄화를 지칭한다. 비제한적인 실시예에서, 상대적으로 긴 스케일은 상대적으로 짧은 스케일보다 적어도 10배 더 클 수 있다. 다른 실시예에서, 상대적으로 긴 스케일은 적어도 5㎛일 수 있고, 상대적으로 짧은 스케일은 최대 0.5㎛일 수 있다. 수퍼스트레이트의 본체는 등각 및 평탄화 거동 모두를 달성하는 데 매우 적절한 굴곡 특성을 가질 수 있다. 본체는 t1 내지 t2 범위의 두께를 가질 수 있고, 여기서, t1 = (Pd4/2Eh)1/3이고, t2 = (5Pd4/2Eh)1/3이고, P는 본체와 형성 가능한 전구체 재료 사이의 모세관력 및 수퍼스트레이트에 인가된 가스 압력으로부터의 기여도의 합에 대응하는 압력이고; d는 굴곡 거리, E는 본체의 영 모듈러스, h는 기판의 2개의 인접한 구역 사이의 단차 높이 차이이다.
본 명세서에 제공된 수학식은 등각 거동에 대한 최대 평면외 변위가 기판을 따른 높이 차이 또는 패터닝된 층의 잔류 층 두께와 동일하거나 더 크도록 보장하고 본체의 특정 재료에 대한 두께 범위를 제공하기 위해 사용될 수 있다. 일 실시예에서, 두께는 등각 거동에 대한 최대 평면외 변위(wmax)가 충분하고 평탄화 거동에 대한 wmax가 미리 결정된 임계치보다 낮다는 것을 결정하기 위해 선택 및 사용될 수 있다. 두께는 wmax 값이 허용될 때까지 조절될 수 있다. 길이(L)는 사용할 수 있는 두께 범위를 결정하기 위해 수학식에 사용할 수 있는 굴곡 거리(d)를 결정하는 데 사용할 수 있다. 본체의 두께 범위를 결정하기 위해 다른 기술이 사용될 수 있다.
수퍼스트레이트에 관한 세부 사항 및 수퍼스트레이트 사용 방법은 도면과 연계하여 본 명세서를 읽은 이후 더 잘 이해할 수 있다. 이하의 설명은 실시예를 예시하기 위한 것이지 첨부된 청구범위에서 정의된 본 발명의 범위를 제한하는 것은 아니다.
도 1 내지 도 4는 수퍼스트레이트의 본체에 대한 설계 고려 사항을 다루기 전에 적응성 평탄화 층이 어떻게 형성되는지에 대한 맥락을 제공하기 위해 제공된다. 평탄한 평탄화 층 표면이 긴 거리 스케일에 걸쳐 연장되는 경우, 작업편의 비평면 노출 표면은 리버스 톤 에칭 마스크를 적절하게 형성하는 것을 어렵게 한다. 수퍼스트레이트는 기판(12)의 상대적으로 높은 그리고 상대적으로 낮은 고도에 걸쳐 보다 균일한 두께로 평탄화 층이 형성될 수 있게 하도록 설계된다.
도 1은 돌출부(434), 상대적으로 좁은 만입부(436) 및 상대적으로 넓은 만입부(438)를 갖는 노출된 표면을 갖는 기판(402)의 일 예를 개략적으로 도시한다. 따라서, 기판(402)은 돌출부(434) 및 만입부(436 및 438)를 갖는 패턴에 대응하는 짧은 스케일의 토포그래피 및 파형 표면으로 도시된 긴 스케일의 토포그래피를 갖는다. 도 2는 기판(402) 상에 분배된 평탄화 전구체 재료(34)를 도시한다. 수퍼스트레이트(18)는 평탄화 전구체 재료(34) 및 기판(402)에 근접하여 위치한다. 도 3은 평탄화 전구체 재료(34) 및 기판(402)과 접촉하게 된 이후의 수퍼스트레이트(18)를 개략적으로 도시한다. 수퍼스트레이트(18)는 긴 스케일 길이(702)에서 등각이고 짧은 스케일 길이(701)에서 평탄하다. 도 4는 임프린트 프로세스가 수행된 후의 기판(402) 및 작업편을 도시한다. 기판(402)은 짧은 길이 스케일(701) 상에서 평탄화되고 긴 길이 스케일(702) 상에 등각 형태로 코팅된다. 후술하는 바와 같이, 수퍼스트레이트(18)의 본체는 짧은 길이 스케일(701) 및 긴 길이 스케일(702) 모두의 관점에서 적절한 성능을 달성하기 위해 본체의 특정 재료에 대해 적절한 두께를 갖는다.
적응성 평탄화 층을 형성할 때, 수퍼스트레이트(18)의 본체(600)는 도 5에 도시된 바와 같은 등각 거동 및 도 6에 도시된 바와 같은 평탄화 거동을 나타낸다. 기판(12)의 토포그래피의 변화는 단차(13)로 모델링된다. 등각 거동은 본체(600)가 상대적으로 좁은 간격(722)으로 너무 멀리 연장되지 않고 단차에 대응하는 기판(12)의 부분 사이의 상대적으로 큰 간격(622)에 합치될 수 있게 한다. 도 3을 참조하면, 등각 거동은 상대적으로 긴 길이 스케일(702)에 대해 보다 중요하며, 평탄화 거동은 상대적으로 좁은 만입부(436) 및 상대적으로 넓은 만입부(438)에 대해 보다 중요하다.
도 5를 참조하면, 상대적으로 큰 간격(622)은 길이(L)를 가지며, 대응하는 굴곡 거리(d)는 L/2이다. 본체(600)는 두께(t)를 갖는다. 수퍼스트레이트(18)가 평탄화 전구체 재료와 접촉한 후, 수퍼스트레이트(18)는 본체(600)를 따라 균일하게 인가된 굴곡 방향(q)을 따른 길이 단위 당 힘을 받는다. 이 힘(q)은 모세관력과 공기 또는 가스에 의해 수퍼스트레이트에 가해지는 힘의 조합이다. 모세관력은 수퍼스트레이트(18)의 재료 및 평탄화 전구체 재료의 함수일 수 있다. 아래 수학식에서, 압력 P는 모세관력에 대응하며 1.32 x 106 N/m2 또는 13 기압으로 추산된다. 도 5에 도시된 바와 같이, 본체(600)는 평면외 변위 w(x)를 갖는다.
도 6을 참조하면, 평탄화 거동은 본체(600)가 단차에 대응하는 기판(12)의 부분 사이의 상대적으로 작은 간격(722)에 걸쳐 상대적으로 평면형으로 유지될 수 있게 한다. 도 5의 등각 거동에 대한 길이(L)는 평탄화 거동에 대응하는 상대적으로 작은 간격(722)의 각각의 길이(L)보다 훨씬 더 크다. 예를 들어, 등각 거동에 대한 길이(L)는 평탄화 거동에 대응하는 상대적으로 작은 간격(722)에 대해 L보다 적어도 10배 클 수 있다.
수퍼스트레이트(18)의 본체(600)의 재료 및 두께는 등각 및 평탄화 거동 모두에 대해 원하는 성능을 제공하도록 선택된다. 본체(600)를 위한 특정 재료에 대해, 상대적으로 큰 간격(622) 및 대표적인 상대적으로 작은 간격(722)에 대한 최대 평면외 변위(wmax) 및 굴곡 거리(d)를 결정하기 위해 상이한 두께가 사용될 수 있다. 수학식을 포함하여 이하의 설명은 본체(600)에 대한 많은 상이한 재료에 적용 가능하다.
2개의 상이한 모델이 본체(600)의 특징을 결정하는 데 사용될 수 있다. 도 7은 수퍼스트레이트(18)의 본체(600)가 고정된 단부를 갖는 얇은 빔 굴곡으로서 모델링된 예시를 포함한다. 도 8은 수퍼스트레이트(18)의 본체(600)가 2개의 지지 지점상에서의 얇은 빔 굴곡으로 모델링된 예시를 포함한다.
최대 평면외 변위(wmax)는 단차 사이의 중앙에 있고 수학식 1에 의해 결정된다.
w max = qL 4 /AEI=12q L 4 /AEbt 3 =12PL 4 /AEt 3 (수학식 1)
여기서, 얇은 빔의 관성 모멘트(I)는 bt3/12이고,
t는 수퍼스트레이트(18)의 본체(600)의 두께이고,
b는 수직 방향의 빔 폭이고,
L은 지지 지점 사이의 길이이고,
A는 고정 단부 모델(도 7)에 대해 384이고, 2개의 지지 지점 모델(도 8)에 대해 384/5 또는 76.8이고,
q는 고정 단부(도 7) 또는 지지 지점(도 8) 사이에서 빔에 균일하게 인가되는 하중(x 방향의 단위 길이 당 힘)이다.
P = q/b는 빔에 균일하게 인가된 압력이다. 압력은 측정하기 쉽고 파라미터 b에 대한 필요성을 제거하는 편리한 파라미터이다.
E는 수퍼스트레이트(18)의 본체(600)의 영 모듈러스이다.
수학식 1 및 단차 높이(h)와 동일한 미리 결정된 평면외 이탈(w(x))을 사용하여, 단차(지지 지점) 사이의 길이(L)는 수학식 2로 표현된다.
L =2d= (AEbht 3 /12q) 1/4 =(AEht 3 /12P) 1/4 (수학식 2)
여기서,
굴곡 거리(d)는 L/2이다.
따라서, 두께(t)가 선택될 수 있고, 수학식 1 및 2를 사용하여, 최대 평면외 이탈(wmax)이 추산될 수 있다. 등각 거동의 경우, wmax는 적어도 단차 높이(h)만큼 클 수 있다. wmax는 적어도 기판의 고도 차이, 패터닝된 층의 잔류 층 두께의 두께 차이, 또는 고도와 두께 차이의 조합에 대응하는 높이 차이의 값일 수 있다. 평탄화 거동에 대한, wmax가 작아야 한다. 등각 거동에 대한 L의 값은 평탄화 거동에 대한 L보다 훨씬 크다. 특정한 실시예에서, 등각 거동에 대한 wmax는 적어도 5㎚일 수 있고, 상대적으로 작은 간격(722)에 대해서는 평탄화 거동에 대한 wmax는 1㎚보다 작거나 심지어 0.1㎚보다 작을 수 있다. 특정 값은 단차 높이(h)에 의존하므로, 본 기술 분야의 숙련자는 전술한 값이 예시적인 것이며 본 명세서에서 설명된 개념의 범위를 제한하지 않는다는 것을 이해할 것이다.
일 실시예에서, 2개의 모델은 본체(600)의 재료가 선택된 이후의 수퍼스트레이트(18)의 본체(600)에 대한 최소 및 최대 두께를 결정하는 데 사용될 수 있다.
도 7에 도시된 바와 같은 모델에 대해, t1은 수학식 3에 의해 결정된다.
t 1 = (Pd 4 /2Eh) 1/3 (수학식 3)
여기서,
t1은 수퍼스트레이트(18)의 본체(600)의 두께이고;
P는 본체(600)와 평탄화 전구체 재료 사이의 모세관력 및 수퍼스트레이트(18)에 인가된 공기 또는 다른 가스 압력으로부터 유래된 힘으로부터의 기여도의 합에 대응하는 압력이다.
도 8에 도시된 바와 같은 모델에 대해, t2은 수학식 4에 의해 결정된다.
t 2 = (5Pd 4 /2Eh) 1/3 (수학식 4)
여기서 t2는 수퍼스트레이트의 본체(600)의 두께이다.
굴곡 거리(d)는 L/2이고, L은 수학식 2를 사용하여 결정될 수 있다. 대안적으로, 도 11을 참조하면, 굴곡 거리는 패터닝된 레지스트 층(422)에 관한 정보, 예컨대 만입부(426 및 428)의 폭을 사용하여 입력될 수 있다. 특정한 실시예에서, d는 등각 거동에 대해 0.1㎜ 내지 2㎜ 범위에 있을 수 있고, d는 평탄화 거동에 대해 0.03㎜일 수 있다.
다른 실시예에서, 반복적인 프로세스가 사용될 수 있다. 두께(t)에 대한 값은 L을 결정하고(수학식 2를 사용하여) L을 2로 나누어 굴곡 거리(d)를 얻기 위해 사용될 수 있다. 두께 t는 또한 등각 거동에 대한 wmax가 적어도 단차 높이만큼 크고 평탄화 거동에 대한 wmax가 미리 결정된 값(wmax에 대해 수학식 1을 사용)을 초과하지 않는다는 것을 확인하기 위해 사용될 수 있다. 수학식 3 및 4는 본체(600)의 두께에 대한 상부 한계 및 하부 한계를 결정하는 데 사용될 수 있다.
유리 재료에 대한 본체(600)의 두께, 굴곡 거리(d), 최대 평면외 변위(wmax) 및 수퍼스트레이트 굴곡 거동에 관한 데이터가 아래에 제시되어 있다. 유리 재료는 70x109 N/m2의 영 탄성 모듈러스(Young's modulus of elasticity)를 갖는다. 특정한 실시예에서, 높이 차이는 5㎚이다.
Figure pat00001
표 1의 특정 예에서 등각 거동에 대한 wmax의 모든 값이 5㎚을 초과하므로 모든 두께가 허용 가능한 평면외 변위를 제공한다. 특정한 실시예에서, 평탄화 거동에 대한 wmax가 1㎚ 또는 0.1㎚과 같은 임계치보다 크지 않다면, 등각 거동에 대한 wmax는 높아야 한다. 따라서, 수퍼스트레이트(18)의 본체(600)는 0.20㎜ 내지 0.95㎜ 범위의 두께를 가질 수 있고, 대응적으로 0.25㎜ 내지 0.7㎜ 범위의 굴곡 거리를 갖는 등각 및 평탄화 거동 모두에 대해 우수한 굴곡 특성을 제공할 수 있다. 특정한 실시예에서, 본체(600)는 0.25㎜의 두께를 가질 수 있다. 다른 실시예에서, 수퍼스트레이트(18)의 본체(600)는 2x109 N/m2의 영 탄성 모듈러스를 갖는 폴리에틸렌을 포함할 수 있다. 폴리에틸렌으로 제조된 본체(600)는 0.25㎜ 내지 1.1㎜ 범위의 두께를 가질 수 있으며 그에 대응하여 굴곡 거리는 0.15㎜ 내지 0.3㎜ 범위이다. 특정한 실시예에서, 본체는 0.8㎜의 두께를 가질 수 있다. 폴리에틸렌 수퍼스트레이트에 대한 데이터는 아래 표 2에 나열되어 있다.
Figure pat00002
본 명세서를 읽은 이후의, 본 기술 분야의 숙련자는 앞서 제공된 특정 값들이 양호한 등각 및 평탄화 거동을 제공하기 위해 본체(600)에 대한 두께가 어떻게 결정될 수 있는지에 대한 더 나은 이해를 제공하기 위한 단지 예시적인 것임을 이해할 것이다. 다른 단차 높이, 기판(18)의 본체(600)를 위한 다른 재료, 및 파라미터에 대한 다른 값이 본 명세서에서 설명된 개념으로부터 벗어나지 않고 사용될 수 있다.
수퍼스트레이트를 제조하는 방법은 원하는 두께를 갖는 본체를 달성하기 위해 수행될 수 있다. 위의 공식에서 알 수 있듯이, 본체의 두께는 본체의 영 모듈러스, 단차 사이의 거리 및 기판의 두 인접한 구역 사이의 단차 높이 차이의 함수일 수 있다. 영 모듈러스는 본체 재료가 선택되면 참조문헌에서 얻을 수 있다. 단차 사이의 거리 및 단차 높이는 컴퓨터 시뮬레이션에 의해 결정되거나 이전에 처리된 기판(예를 들어, 웨이퍼)의 단면 이미지에서 얻을 수 있다. 비제한적인 실시예에서, 단면 이미지는 수퍼스트레이트를 사용하기 전에 마지막 패터닝된 층을 형성한 이후의 프로세스의 지점에서 하나 이상의 쪼개진 웨이퍼의 주사 전자 현미경 사진일 수 있다. 본체가 유리를 포함하는 실시예에서, 본체는 적어도 0.20㎜, 적어도 0.22㎜, 또는 적어도 0.25㎜의 두께를 가질 수 있고, 다른 실시예에서는 최대 0.95㎜, 최대 0.50㎜, 또는 최대 0.35㎜의 두께를 가질 수 있다. 본체가 폴리에틸렌을 포함하는 실시예에서, 본체는 적어도 0.25㎜, 적어도 0.40㎜, 또는 적어도 0.50㎜의 두께를 가질 수 있고, 다른 실시예에서 최대 0.95㎜, 최대 0.90㎜, 또는 최대 0.85㎜의 두께를 가질 수 있다.
본체의 두께가 결정된 후, 투명 또는 반투명 재료 단편을 처리하여 원하는 두께를 갖는 본체를 형성하기 위해 투명 또는 반투명 재료 단편의 충분한 양의 재료를 제거할 수 있다. 제거는 기계 가공, 에칭, 다른 적절한 제거 기술 등을 사용하여 수행될 수 있다. 제거 이후의, 재료 단편은 본체를 손상시키지 않고 기판을 취급할 수 있도록 본체의 둘레 주위에서 충분한 두께를 가질 수 있다.
도 9에 도시된 바와 같은 수퍼스트레이트(18)와 함께 사용될 수 있는 장치(10)를 참조한다. 수퍼스트레이트(18)를 사용하는 장치(10)는 기판(12) 위에 적응성 평탄화 층을 형성하는 데 사용될 수 있다. 기판(12)은 기판 척(14)에 결합될 수 있다. 도시된 바와 같이, 기판 척(14)은 진공 척이지만, 그러나, 다른 실시예에서, 기판 척(14)은 진공, 핀-유형, 홈-유형, 정전기, 전자기 등을 포함하는 임의의 척일 수 있다. 기판(12) 및 기판 척(14)은 스테이지(16)에 의해 더 지지될 수 있다. 스테이지(16)는 X, Y 또는 Z 방향을 따라 병진 운동 또는 회전 운동을 제공할 수 있다. 스테이지(16), 기판(12) 및 기판 척(14)은 또한 베이스(도시되지 않음) 상에 위치될 수 있다.
적응성 평탄화 층을 형성하는 데 사용될 수 있는 본체(600)를 갖는 수퍼스트레이트(18)가 기판(12)으로부터 이격되어 있다. 수퍼스트레이트(18) 및 본체(600)에 관한 더 상세한 설명은 앞서 설명한 바와 같다. 수퍼스트레이트(18)는 척(28)에 결합될 수 있다. 척(28)은 진공, 핀-유형, 홈-유형, 정전기, 전자기 또는 다른 유사한 척 유형으로 구성될 수 있다. 일 실시예에서, 척(28)은 척(28) 또는 헤드(30)가 수퍼스트레이트(18)의 이동을 용이하게 할 수 있도록 헤드(30)에 결합될 수 있다.
장치(10)는 평탄화 전구체 재료(34)를 기판(12) 상에 퇴적시키는데 사용되는 유체 분배 시스템(32)을 더 포함할 수 있다. 예를 들어, 평탄화 전구체 재료(34)는 수지와 같은 중합 가능한 재료를 포함할 수 있다. 평탄화 전구체 재료(34)는 액적 분배, 스핀-코팅, 딥 코팅, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 박막 퇴적, 후막 퇴적 또는 그 조합과 같은 기술을 사용하여 하나 이상의 층으로 기판(12)상에 위치될 수 있다. 평탄화 전구체 재료(34)는 설계 고려 사항에 따라, 수퍼스트레이트(18)와 기판(12) 사이에 원하는 체적이 형성되기 전 또는 이후에 기판(12) 상에 분배될 수 있다. 예를 들어, 평탄화 전구체 재료(34)는 자외선 광, 열 등을 사용하여 경화될 수 있는 단량체 혼합물을 포함할 수 있다.
장치(10)는 경로(42)를 따라 직접 에너지(40)에 결합된 에너지 소스(38)를 더 포함할 수 있다. 헤드(30) 및 스테이지(16)는 수퍼스트레이트(18) 및 기판(12)을 경로(42)와 중첩하여 위치시키도록 구성될 수 있다. 장치(10)는 스테이지(16), 헤드(30), 유체 분배 시스템(32) 또는 소스(38)와 통신하는 로직 요소(54)에 의해 조절될 수 있으며 선택적으로 메모리(56)에 저장된 컴퓨터 판독 가능 프로그램 상에서 작동할 수 있다. 로직 요소(54)는 프로세서(예를 들어, 마이크로프로세서 또는 마이크로컨트롤러의 중앙 처리 유닛), 필드 프로그래머블 게이트 어레이(FPGA), 주문형 집적 회로(ASIC) 등일 수 있다. 프로세서, FPGA 또는 ASIC는 장치 내에 있을 수 있다. 다른 실시예(도시되지 않음)에서, 로직 요소는 장치(10) 외부의 컴퓨터일 수 있고 장치(10)에 양방향적으로 결합될 수 있다.
이전에 설명된 바와 같이 수퍼스트레이트(18)를 사용하여 적응성 평탄화 층을 형성하는 방법 및 작업편의 고도 변화에 주목한다. 고도의 변화는 비평탄 기판, 기판 위에 놓인 가변적 두께를 갖는 층, 또는 둘 모두에 기인할 수 있다. 특히, 도 10은 비평탄 기판의 일 예를 도시하고, 도 11은 평탄한 기판 위에 형성된 비균일 잔류 층 두께의 예를 도시한다. 도 10을 참조하면, 기판(32)은 완전히 평탄하지 않은 노출된 표면을 가질 수 있다. 기판(32)은 높이 차이(300)를 가질 수 있으며, 이 높이 차이는 통상적으로 1㎚ 내지 9㎚ 범위이며, 5㎚가 높이 차이의 평균이다. 높이 차이가 작아 보이지만, 이러한 높이 차이는 특히 리버스 톤 프로세스에서 현저해질 수 있다. 후술하는 바와 같이, 적응성 평탄화 프로세스에서 리버스 톤 프로세스를 위한 패터닝된 층의 적절한 형성을 돕기 위해 수퍼스트레이트가 사용될 수 있다.
도 11을 참조하면, 패터닝된 레지스트 층이 기판(12) 위에 형성될 수 있다. 레지스트 전구체 재료가 기판(12) 위에 분배된다. 패터닝된 레지스트 층의 상보적인 이미지를 갖는 템플릿이 레지스트 전구체 재료와 접촉한다. 일 실시예에서, 템플릿은 임프린트 필드에 대응하고, 최대 50㎠의 영역을 갖는다. 자외선 광, 가시광 등과 같은 방사선이 템플릿을 통해 투과되어 레지스트 전구체 재료를 중합하여 패터닝된 레지스트 층(422)을 형성한다. 패터닝된 레지스트 층(422)은 잔류 층 두께(RLT)를 갖는 잔류 층에 대응하는 돌출부(424) 및 만입부(426 및 428)로서 도시된 피처를 포함할 수 있다. 돌출부(424)는 10㎚ 내지 110㎚ 범위의 높이를 가질 수 있으며, 60㎚은 평균 값이다. 도 11에 도시된 바와 같은 이 실시예에서, RLT는 기판(12)을 따른 RLT의 두께 차이가 도 10과 관련하여 이전에 설명한 바와 같은 높이 차이(300)에 대응하도록 가변적인 두께를 갖는다. 단순성을 위해, 다음의 설명은 비균일 잔류 층 두께만을 갖는 경우를 다룬다. 이는 설명을 평탄한 기판(12)에만 한정하지 않는다. 다음의 모든 고려 사항은 도 10에 도시된 바와 같은 평탄한 기판(12)과 비평탄 기판(12), 그리고, 도 11에 도시된 바와 같은 균일 및 비균일 RLT 모두의 조합에 대해 일반화될 수 있다.
하드마스크 층(522)은 도 12에 도시된 바와 같이 패터닝된 레지스트 층(422) 위에 형성된다. 하드마스크 층(522)은 패터닝된 레지스트 층(422) 및 후속적으로 형성된 평탄화 층에 비해 선택적으로 제거될 수 있는 재료를 포함할 수 있다. 일 실시예에서, 하드마스크 층(522)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 하드마스크 층(522)의 두께는 5㎚ 내지 100㎚ 범위일 수 있고 균일해야 한다. 도 12에 도시된 바와 같이, 하드마스크 층(522)은 상대적으로 좁은 만입부(426)를 충전하며, 상대적으로 넓은 만입부(428)를 완전히 충전하지 않는다.
장치(10)를 사용하여 평탄화 층(1122)을 형성하는 방법은 도 13 및 도 14와 관련하여 설명된다. 방법은 하드마스크 층(522) 위에 평탄화 전구체 재료(34)를 분배하는 단계를 포함할 수 있다. 후속 처리 동안, 평탄화 층(1122)은 하드마스크 층(522)에 비해 선택적으로 제거될 것이다. 따라서, 평탄화 층(1122)은 하드마스크 층(522)과 비교하여 상이한 조성을 갖는다. 하드마스크 층(522)이 무기 재료를 포함하는 경우, 평탄화 층(1122)은 유기 층을 포함할 수 있다. 평탄화 전구체 재료(34)는 레지스트 전구체 재료에 사용된 임의의 화합물을 포함할 수 있다. 평탄화 전구체 재료(34)는 패터닝된 레지스트 층(422)을 형성하는 데 사용되는 레지스트 전구체 재료에 대한 패터닝 요건을 충족시킬 필요가 없으며, 따라서, 평탄화 전구체 재료(34)는 레지스트 전구체 재료를 위해 허용 불가한 재료를 포함할 수 있다. 따라서, 평탄화 전구체 재료(34) 및 레지스트 전구체 재료는 동일한 재료 또는 상이한 재료로 이루어질 수 있다. 특정한 실시예에서, 평탄화 전구체 재료(34)는 스핀-온 카본을 포함할 수 있다.
수퍼스트레이트(18)의 본체(600)는 기판(12)을 위한 임프린트 필드 또는 기판(12)의 실질적 전체 또는 그 이상에 대응할 수 있는 영역을 갖는다. 일 실시예에서, 영역은 적어도 500㎟이고, 다른 실시예에서 영역은 기판(12)의 적어도 90%이다. 다른 실시예에서, 본체(600)의 영역은 기판(12)과 동일하거나 그 보다 큰 영역을 갖는다. 일 실시예에서, 본체는 표면적을 가지고, 이 표면적은 적어도 700㎠, 적어도 1100㎠, 적어도 1600㎠ 또는 그보다 크고, 다른 실시예에서, 표면적은 최대 31,500㎠일 수 있다.
수퍼스트레이트(18)는 레지스트 전구체 재료를 중합하는 데 사용된 방사선에 대해 적어도 80%, 적어도 85%, 또는 적어도 90%의 투과율을 갖는다. 수퍼스트레이트(18)는 유리 기반 재료, 실리콘, 유기 폴리머, 실록산 폴리머, 플루오로카본 폴리머, 금속, 사파이어, 스피넬, 다른 유사한 재료 또는 이의 임의의 조합을 포함할 수 있다. 유리 기반 재료는 소다 석회 유리, 붕규산 유리, 석영, 합성 용융 실리카 등을 포함할 수 있다. 본체(600)는 이전에 설명한 바와 같은 두께를 가질 수 있으며, 이러한 두께는 본체(600)의 재료 및 높이 차이에 의존할 수 있다. 자외선 광, 가시광 등 같은 방사선이 평탄화 층(1122)을 형성하기 위해 평탄화 전구체 재료(34)를 중합하도록 수퍼스트레이트(18)를 통해 투과된다. 도 13에서 알 수 있는 바와 같이, 상대적으로 높은 고도 구역에 걸친 평탄화 층(1122)의 두께(1144) 및 상대적으로 낮은 고도 구역에 걸친 평탄화 층(1122)의 두께(1146)는 실질적으로 동일한 값이며, 도 1 및 도 2에 비해 더 균일하다.
방법은 도 14에 도시된 바와 같이, 평탄화 층(1122)을 에칭하여 하드마스크 층(522)의 상단 부분을 노출시키는 단계를 더 포함할 수 있다. 평탄화 층(1122)은 상대적으로 넓은 만입부(428) 내에 놓여진 하드마스크 층(522)의 부분을 보호하는 것을 돕는다. 평탄화 층(1122)을 에칭하기 위해 사용된 에칭제는 평탄화 층(1122)이 하드마스크 층(522)에 대해 선택적으로 제거될 수 있게 한다. 평탄화 층(1122)이 유기 재료를 포함하고 하드마스크 층(522)이 무기 재료를 포함할 때, 산소 함유 에칭제(예를 들어, O2, O3, H2O2 등)를 사용할 수 있다. 에칭은 등방성 또는 이방성 에칭으로서 수행될 수 있다.
이 방법은 도 15에 도시된 바와 같이, 패터닝된 레지스트 층(422)의 부분을 노출시키도록 하드마스크 층(522)의 노출된 상단 부분을 선택적으로 제거하는 단계를 포함할 수 있다. 패터닝된 레지스트 층(422)의 잔류 층을 위에 놓인 하드마스크 층(522)의 부분은 상대적으로 넓은 만입부(428) 내의 평탄화 층(1122)의 나머지 부분에 의해 보호된다. 하드마스크 층(522)을 에칭하기 위해 사용되는 에칭제는 하드마스크 층(522)이 평탄화 층(1122) 및 패터닝된 레지스트 층(422)에 대해 선택적으로 에칭되도록 한다. 하드마스크 층(522)이 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하고 층(422 및 1122)이 유기 재료를 포함할 때, 불소-함유 에칭제(예를 들어, CHF3, SF6 등)를 사용할 수 있다. 에칭은 패턴 무결성을 보다 양호하게 유지하기 위해 이방성 에칭으로서 수행될 수 있다. 프로세스에서 이때, 상대적으로 높은 고도 및 상대적으로 낮은 고도 모두에서 패터닝된 레지스트 층(422)의 돌출부(424)의 상단이 노출된다.
비교의 관점으로서, 도 1을 참조한다. 평탄화 층(1122)이 평면형 표면을 갖는 평탄화 층으로 대체된다면, 더 높은 고도에서 패터닝된 레지스트 층(422)의 상대적으로 넓은 만입부 내의 이러한 평탄화 층 모두가 제거될 것이며, 하드마스크 층 에칭 동안, 보호된 하위 하드마스크 층이 노출되어 조기에 에칭 제거될 것이다. 후자는 기준 톤 처리를 위해 이 에칭 스테이지에서 노출되지 않아야 하는 하위 레지스트 잔류 층을 개방시킨다. 따라서, 평면형 표면을 갖는 평탄화 층을 사용할 때 허용 가능한 리버스 톤 이미지는 가능하지 않을 것이다.
방법은 도 16에 도시된 바와 같이 패터닝된 레지스트 층(422)의 노출된 부분을 에칭하는 단계를 더 포함할 수 있다. 패터닝된 레지스트 층(422)의 돌출부(424)는 노출되고, 하드마스크 층(522) 아래의 잔류 층은 노출되지 않는다. 따라서, 돌출부(424) 및 돌출부(424) 아래의 잔류 층은 제거되어 개구(1424)를 형성함으로써 패터닝된 레지스트 층(422)의 잔류 층의 부분을 하드마스크 층(522)의 부분 아래에 남긴다. 패터닝된 레지스트 층(422)이 유기 재료를 포함하고 하드마스크 층(522)이 무기 재료를 포함할 때, 산소 함유 에칭제(예를 들어, O2, O3 등)를 사용할 수 있다. 에칭은 패턴 무결성을 유지하기 위해 이방성 에칭으로서 수행될 수 있다. 상대적으로 넓은 만입부(428) 내의 평탄화 층(1122)의 나머지 부분은 돌출부(424)가 제거될 때 제거될 수 있다. 하드마스크 층(522)은 상이한 고도에서 패터닝된 레지스트 층(422)의 잔류 층을 보호하기에 충분하다.
여기에 설명된 실시예는 비균일한 토포그래피를 갖는 기판 위에 적응성 평탄화 층을 형성하는 데 유용하다. 수퍼스트레이트의 본체는 등각 및 평탄화 거동 모두를 달성하기에 매우 적절한 굴곡 특성을 제공하도록 설계될 수 있다. 앞서 제공된 수학식은 등각 거동에 대한 최대 평면외 변위가 기판을 따른 높이 차이와 같거나 더 큰 것을 보증하고 본체의 특정 재료에 대해 두께 범위를 제공하기 위해 사용될 수 있다. 일 실시예에서, 등각 거동에 대한 wmax가 충분하고 평탄화 거동에 대한 wmax 가 미리 결정된 임계치 미만인 것을 결정하기 위해 두께가 선택되고 사용될 수 있다. 두께는 wmax 값이 허용될 때까지 조절될 수 있다. 길이(L)는 사용할 수 있는 두께 범위를 결정하기 위해 수학식에 사용할 수 있는 굴곡 거리(d)를 결정하는 데 사용할 수 있다. 본체의 두께 범위를 결정하기 위해 컴퓨터 모델링을 포함한 다른 기술을 사용할 수 있다.
일반적 설명 또는 예에서 앞서 설명된 모든 활동이 요구되는 것은 아니며, 특정 활동의 일부가 요구되지 않을 수도 있고 설명된 것에 추가로 하나 이상의 추가 활동이 설명된 것들에 추가로 수행될 수 있다는 점에 유의한다. 또한, 활동이 나열되는 순서는 반드시 이들이 수행되는 순서인 것은 아니다.
장점, 다른 이점 및 문제에 대한 해결책이 특정한 실시예들과 관련하여 앞서 설명되었다. 그러나 장점, 이점, 문제점에 대한 해결책과, 임의의 이점, 장점 또는 해결책을 발생시키거나 더 두드러지게 만들 수 있는 임의의 특징(들)은 임의의 또는 모든 청구항의 중요하고, 필수적이고 본질적인 피처로서 해석되어서는 안된다.
여기에 설명된 실시예의 상세한 설명 및 예시는 다양한 실시예의 구조에 대한 일반적인 이해를 제공하기 위한 것이다. 명세서 및 예시는 여기에 설명된 구조 또는 방법을 사용하는 장치 및 시스템의 모든 요소 및 특징을 철저하고 포괄적으로 설명하기 위한 것이 아니다. 별개의 실시예들이 또한 단일 실시예에서 조합으로 제공될 수 있으며, 반대로, 간결성을 위해, 단일 실시예의 맥락에서 설명되는 다양한 특징이 또한 개별적으로 또는 임의의 서브 조합으로 제공될 수 있다. 또한, 범위로 언급된 값에 대한 참조는 그 범위 내의 각각의 그리고 모든 값을 포함한다. 단지 본 명세서를 읽은 이후, 본 기술 분야의 숙련자는 많은 다른 실시예를 명백히 알 수 있다. 구조적 치환, 논리적 치환 또는 다른 변경이 본 개시내용의 범위를 벗어나지 않고 이루어질 수 있도록, 다른 실시예가 본 개시내용으로부터 사용되고 안출될 수 있다. 따라서, 본 개시내용은 제한적인 것이 아니라 예시적인 것으로 간주되어야 한다.

Claims (10)

  1. 수퍼스트레이트이며,
    표면 및 t1 내지 t2 범위의 두께를 갖는 본체를 포함하고, 여기서,
    t1 = (Pd4/2Eh)1/3,
    t2 = (5Pd4/2Eh)1/3,
    P는 상기 본체와 형성 가능한 전구체 재료 사이의 모세관력 및 상기 수퍼스트레이트에 인가된 가스 압력으로부터의 기여도의 합에 대응하는 압력이고,
    d는 굴곡 거리이고,
    E는 상기 본체의 영 모듈러스이고,
    h는 기판의 2개의 인접한 구역 사이의 단차 높이 차이인, 수퍼스트레이트.
  2. 제1항에 있어서, 상기 수퍼스트레이트는 적어도 5㎚의 평면외 변위를 갖는 등각 거동 영역을 갖는, 수퍼스트레이트.
  3. 제2항에 있어서, 상기 등각 거동 영역은 적어도 0.20㎜의 길이를 갖는, 수퍼스트레이트.
  4. 제1항에 있어서, 상기 수퍼스트레이트는 최대 1㎚의 평면외 변위를 갖는 평탄화 거동 영역을 갖는, 수퍼스트레이트.
  5. 제4항에 있어서, 상기 평탄화 거동 영역은 최대 0.1㎜의 굴곡 거리를 갖는, 수퍼스트레이트.
  6. 제1항에 있어서, 상기 본체는 유리 또는 폴리머를 포함하는, 수퍼스트레이트.
  7. 제1항에 있어서, 상기 본체는 평탄화 층을 형성하는 데 사용되는 평탄화 전구체 재료를 중합하는 데 사용되는 방사선에 대해 70% 초과의 투과율을 갖는, 수퍼스트레이트.
  8. 수퍼스트레이트 제조 방법이며,
    기판의 본체를 형성하기 위해 재료의 일부를 제거하는 단계를 포함하고,
    상기 본체는, 상기 본체의 영 모듈러스, 단차 사이의 거리 및 기판의 2개의 인접한 구역 사이의 단차 높이 차이의 함수인 두께를 갖는, 수퍼스트레이트 제조 방법.
  9. 제8항에 있어서,
    상기 본체는 유리를 포함하고 0.20㎜ 내지 0.95㎜ 범위의 두께를 갖거나,
    상기 본체는 폴리에틸렌을 포함하고 0.25㎜ 내지 1.1㎜ 범위의 두께를 갖는, 수퍼스트레이트 제조 방법.
  10. 물품 제조 방법이며,
    기판 위에 평탄화 전구체 재료를 분배하는 단계 - 상기 기판은 비균일 표면 토포그래피를 포함함;
    상기 평탄화 전구체 재료를 수퍼스트레이트의 본체와 접촉시키는 단계 - 상기 본체는 표면 및 t1 내지 t2 범위의 두께를 가지며, 여기서,
    t1 = (Pd4/2Eh)1/3,
    t2 = (5Pd4/2Eh)1/3,
    P는 상기 본체와 형성 가능한 전구체 재료 사이의 모세관력 및 상기 수퍼스트레이트에 인가된 가스 압력으로부터의 기여도의 합에 대응하는 압력이고,
    d는 굴곡 거리이고,
    E는 상기 본체의 영 모듈러스이고,
    h는 기판의 2개의 인접한 구역 사이의 단차 높이 차이임 -;
    상기 평탄화 전구체 재료를 중합시켜 상기 기판 위에 평탄화 층을 형성하는 단계 - 상기 수퍼스트레이트가 상기 평탄화 전구체 재료와 접촉하고 있는 동안 경화가 수행됨 -를 포함하는, 물품 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220049930A (ko) * 2020-10-15 2022-04-22 (주)휴넷플러스 유체 가압을 이용한 반도체 집적소자의 평탄화 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10606171B2 (en) * 2018-02-14 2020-03-31 Canon Kabushiki Kaisha Superstrate and a method of using the same
US11550216B2 (en) * 2019-11-25 2023-01-10 Canon Kabushiki Kaisha Systems and methods for curing a shaped film
US11567401B2 (en) 2019-12-20 2023-01-31 Canon Kabushiki Kaisha Nanofabrication method with correction of distortion within an imprint system
KR20230113640A (ko) 2020-12-22 2023-07-31 캐논 가부시끼가이샤 막 형성 방법 및 물품 제조 방법
EP4354488A1 (en) 2021-06-09 2024-04-17 Canon Kabushiki Kaisha Curable composition, film formation method, and article manufacturing method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026369A (ko) * 1994-12-30 1996-07-22 김주용 반도체 소자의 층간 절연막 평탄화 방법
US20020168876A1 (en) * 1999-09-09 2002-11-14 Endisch Denis H. Contact planarization using nanoporous silica materials
KR20140082678A (ko) * 2011-09-29 2014-07-02 후지필름 가부시키가이샤 패턴 형성 방법, 컬러필터의 제조 방법, 및 그것에 의해 제조되는 컬러필터
KR20160045818A (ko) * 2013-08-19 2016-04-27 보드 오브 레젼츠, 더 유니버시티 오브 텍사스 시스템 나노미터 규격 정확도를 갖는 사용자 정의 프로파일의 박막들의 프로그램 작동 가능한 적층 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100415806C (zh) * 1999-02-10 2008-09-03 三洋化成工业株式会社 嵌段聚合物和包含它的抗静电剂
US20040234724A1 (en) * 2003-05-22 2004-11-25 Eastman Kodak Company Immisible polymer filled optical elements
JP2005098888A (ja) 2003-09-25 2005-04-14 Sony Corp 応力解析装置とそのプログラム、および応力解析方法
US7241395B2 (en) 2004-09-21 2007-07-10 Molecular Imprints, Inc. Reverse tone patterning on surfaces having planarity perturbations
KR101653195B1 (ko) * 2008-06-09 2016-09-01 보드 오브 리전츠 더 유니버시티 오브 텍사스 시스템 적응적 나노토포그래피 형상제작
JP2010219446A (ja) 2009-03-18 2010-09-30 Jsr Corp インプリント用スタンパ及びその製造方法並びにインプリント方法
JP6177168B2 (ja) 2013-05-08 2017-08-09 旭化成株式会社 エッチング被加工材及びそれを用いたエッチング方法
CN105377521B (zh) * 2013-05-14 2018-06-29 芬欧汇川集团 具有表面粗糙度的复合结构
US9514950B2 (en) 2013-12-30 2016-12-06 Canon Nanotechnologies, Inc. Methods for uniform imprint pattern transfer of sub-20 nm features
US20150270159A1 (en) * 2014-03-20 2015-09-24 Globalfoundries Inc. Fabrication of semiconductor structures using oxidized polycrystalline silicon as conformal stop layers
SG11201803014WA (en) * 2015-10-15 2018-05-30 Univ Texas Versatile process for precision nanoscale manufacturing
US10211051B2 (en) * 2015-11-13 2019-02-19 Canon Kabushiki Kaisha Method of reverse tone patterning
US10606171B2 (en) 2018-02-14 2020-03-31 Canon Kabushiki Kaisha Superstrate and a method of using the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026369A (ko) * 1994-12-30 1996-07-22 김주용 반도체 소자의 층간 절연막 평탄화 방법
US20020168876A1 (en) * 1999-09-09 2002-11-14 Endisch Denis H. Contact planarization using nanoporous silica materials
KR20140082678A (ko) * 2011-09-29 2014-07-02 후지필름 가부시키가이샤 패턴 형성 방법, 컬러필터의 제조 방법, 및 그것에 의해 제조되는 컬러필터
KR20160045818A (ko) * 2013-08-19 2016-04-27 보드 오브 레젼츠, 더 유니버시티 오브 텍사스 시스템 나노미터 규격 정확도를 갖는 사용자 정의 프로파일의 박막들의 프로그램 작동 가능한 적층 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220049930A (ko) * 2020-10-15 2022-04-22 (주)휴넷플러스 유체 가압을 이용한 반도체 집적소자의 평탄화 방법

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