KR102452892B1 - 어댑티브 층의 형성에 이용하기 위한 장치 및 이의 이용 방법 - Google Patents
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Abstract
장치는, 적어도 부분적으로, 제1 기판 척 및 제2 기판 척과 연관된 편평도 프로파일의 차이를 기초로, 현재 기판 위에 형성하고자 하는 어댑티브 층에 상응하는 정보를 생성하도록 구성된 로직 요소를 포함할 수 있다. 다른 양태에서, 방법이, 이전 기판을 이용하여 제1 및 제2 척에 대한 두께 프로파일의 차이를 획득하는 단계, 및 현재 기판의 이전에 형성된 패터닝된 층 위에 그리고 이전에 형성된 패터닝된 층에 대해서 정렬된 패터닝된 레지스트 층을 형성하기 전에 어댑티브 층을 형성하는 단계를 포함할 수 있다. 실시예에서, 어댑티브 층의 두께 프로파일은, 기판 척의 편평도 프로파일의 차이의 역수의 함수이다. 어댑티브 층은 기판 척들의 상이한 편평도 프로파일들 연관된 중첩 오류를 감소시키는데 도움을 줄 수 있다.
Description
본 개시내용은 장치, 그리고 보다 특히 어댑티브 층의 형성에서 이용되는 장치에 관한 것이다.
리소그래피 장치 및 프로세스는 전자 디바이스의 제조에서 반도체 기판 상에 나노 크기의 패턴을 형성하는데 있어서 유용하다. 그러한 장치 및 프로세스는, 유체 액적 분배와 같은 기술을 이용하여, 성형 가능 재료, 예를 들어, 수지나 레지스트와 같은 중합 가능 재료를 기판 상에 피착하기 위한 유체 분배 시스템의 이용을 포함할 수 있다. 분배된 재료는 희망 패턴 피쳐(feature)를 가지는 임프린트 템플릿(또는 몰드)과 접촉되고 이어서 응고되어 패터닝된 층을 기판 상에 형성한다. 템플릿 피쳐 충진율 및 관련된 결함은, 부분적으로, 템플릿 패턴 피쳐 밀도 및 배향 그리고 유체 액적 피치를 포함하는 액적 패턴 배열에 따라 달라진다.
패터닝된 레지스트 층을 현재의 레벨에서 형성할 때, 패터닝된 레지스트 층은 이전에 패터닝된 층에 대해서 적절하게 중첩될 필요가 있다. 이전의 패터닝된 층은, 광학적 리소그래피, 임프린트 리소그래피, 또는 다른 패터닝 기술을 이용하여 형성되었을 수 있다. 층들 사이의 임의의 편차가 중첩 오류로서 지칭된다. 리소그래피 장치의 임의의 부분에서의 매우 작은 편차 조차도 상당한 중첩 오류를 초래할 수 있는데, 이는 현재의 그리고 이전의 패터닝 레벨에서 형성되는 피쳐의 치수가 매우 작기 때문이다.
양태에서, 장치는, 적어도 부분적으로, 제1 기판 척 및 제2 기판 척과 연관된 편평도 프로파일의 차이를 기초로, 현재 기판 위에 형성하고자 하는 어댑티브 층에 상응하는 정보를 생성하도록 구성된 로직 요소를 포함한다.
실시예에서, 편평도 프로파일의 차이는, 적어도 부분적으로, 이전 기판 위의 제1 패터닝된 층과 제2 패터닝된 층 사이의 미가공 중첩 오류(raw overlay error)를 기초로 하고, 제1 패터닝된 층은 제1 기판 척을 이용하여 패터닝되고, 제2 패터닝된 층은 제2 기판 척을 이용하여 패터닝된다.
특정 실시예에서, 로직 요소는, 제1 및 제2 패터닝된 층들 사이의 오정렬에 상응하는 정렬 기여분(alignment contribution)을 제거하도록 추가로 구성된다.
다른 특정 실시예에서, 로직 요소는, 제1 패터닝된 층을 형성하기 위해서 이용된 제1 임프린트 템플릿, 제2 패터닝된 층을 형성하기 위해서 이용된 제2 임프린트 템플릿, 또는 제1 및 제2 임프린트 템플릿과 연관된 임프린트 왜곡에 상응하는 임프린트 왜곡 기여분을 제거하도록 추가로 구성된다.
또 다른 특정 실시예에서, 로직 요소는 평균 필드 사인(mean field signature)을 제거하도록 추가로 구성된다.
추가적인 특정 실시예에서, 로직 요소는, 제1 및 제2 기판 척과 연관된 편평도 유도 왜곡 기여분을 제거하도록 추가로 구성된다.
다른 실시예에서, 로직 요소는 추가로: 이전 기판 위의 제1 패터닝된 층 및 제2 패터닝된 층 사이의 미가공 중첩 오류를 측정하도록 - 제1 패터닝된 층은 제1 기판 척을 이용하여 패터닝되고, 제2 패터닝된 층은 제2 기판 척을 이용하여 패터닝됨 - ; 제1 및 제2 패터닝된 층들 사이의 오정렬에 상응하는 정렬 기여분을 제거하도록; 제1 패터닝된 층을 형성하기 위해서 이용된 제1 임프린트 템플릿, 제2 패터닝된 층을 형성하기 위해서 이용된 제2 임프린트 템플릿, 또는 제1 및 제2 임프린트 템플릿과 연관된 임프린트 왜곡에 상응하는 임프린트 왜곡 기여분을 제거하도록; 그리고 제2 기판 척과 연관된 편평도 유도 왜곡 기여분을 제거하도록 구성된다.
특정 실시예에서, 로직 요소는 평균 필드 사인을 제거하도록 추가로 구성된다.
추가적인 실시예에서, 어댑티브 층에 상응하는 정보는 어댑티브 층과 연관된 유체 액적 패턴을 포함한다.
다른 양태에서, 방법이, 제1 기판 척 및 제2 기판 척과 연관된 편평도 프로파일의 차이를 결정하는 단계; 및 현재 기판 위에 어댑티브 층을 형성하는 단계를 포함하고, 어댑티브 층은, 편평도 프로파일의 차이의 역수의 함수인 두께 프로파일을 갖는다.
실시예에서, 편평도 프로파일의 차이를 결정하는 단계는, 이전 기판 위의 제1 패터닝된 층과 제2 패터닝된 층 사이의 미가공 중첩 오류를 측정하는 단계를 포함하고, 제1 패터닝된 층은 제1 기판 척을 이용하여 패터닝되고, 제2 패터닝된 층은 제2 기판 척을 이용하여 패터닝된다.
특정 실시예에서, 편평도 프로파일의 차이를 결정하는 단계는 제1 및 제2 패터닝된 층들 사이의 오정렬에 상응하는 정렬 기여분을 제거하는 단계를 추가로 포함한다.
다른 특정 실시예에서, 편평도 프로파일의 차이를 결정하는 단계는 제1 패터닝된 층을 형성하기 위해서 이용된 제1 임프린트 템플릿, 제2 패터닝된 층을 형성하기 위해서 이용된 제2 임프린트 템플릿, 또는 제1 및 제2 임프린트 템플릿과 연관된 임프린트 왜곡에 상응하는 임프린트 왜곡 기여분을 제거하는 단계를 추가로 포함한다.
추가적인 특정 실시예에서, 편평도 프로파일의 차이를 결정하는 단계는 평균 필드 사인을 제거하는 단계를 추가로 포함한다.
추가적인 특정 실시예에서, 편평도 프로파일의 차이를 결정하는 단계는 제1 패터닝된 층을 형성하기 위해서 이용된 제1 임프린트 템플릿, 제2 패터닝된 층을 형성하기 위해서 이용된 제2 임프린트 템플릿, 또는 제1 및 제2 임프린트 템플릿과 연관된 평균 필드 사인을 결정하는 단계를 추가로 포함한다.
다른 특정 실시예에서, 편평도 프로파일의 차이를 결정하는 단계는 제1 및 제2 기판 척과 연관된 편평도 유도 왜곡 기여분을 제거하는 단계를 추가로 포함한다.
추가적인 특정 실시예에서, 방법은 제1 및 제2 기판 척의 편평도 프로파일의 차이로 인한 왜곡을 추정하는 단계를 추가로 포함하고, 추정된 왜곡은 편평도 유도 왜곡 기여분에 상응한다.
다른 실시예에서, 편평도 프로파일의 차이를 결정하는 단계는: 이전 기판 위의 제1 패터닝된 층 및 제2 패터닝된 층 사이의 미가공 중첩 오류를 측정하는 단계 - 제1 패터닝된 층은 제1 기판 척을 이용하여 패터닝되고, 제2 패터닝된 층은 제2 기판 척을 이용하여 패터닝됨 - ; 제1 및 제2 패터닝된 층들 사이의 오정렬에 상응하는 정렬 기여분을 제거하는 단계; 제1 패터닝된 층을 형성하기 위해서 이용된 제1 임프린트 템플릿, 제2 패터닝된 층을 형성하기 위해서 이용된 제2 임프린트 템플릿, 또는 제1 및 제2 임프린트 템플릿과 연관된 임프린트 왜곡에 상응하는 임프린트 왜곡 기여분을 제거하는 단계; 그리고 제1 및 제2 기판 척의 편평도 프로파일의 차이로 인한 왜곡을 추정하는 단계를 포함한다.
특정 실시예에서, 편평도 프로파일의 차이를 결정하는 단계는 평균 필드 사인을 제거하는 단계를 추가로 포함한다.
추가적인 실시예에서, 방법은 어댑티브 층 및 현재 기판의 위에 성형 가능 재료를 형성하는 단계; 성형 가능 재료를 임프린트 템플릿과 접촉시키는 단계; 및 패터닝된 레지스트 층을 형성하기 위해서 형성 가능 층을 경화시키는 단계를 추가로 포함한다.
실시예는 첨부 도면에서 예로서 도시되고 제한되지 않는다.
도 1은 예시적인 장치의 측면도를 포함한다.
도 2는 패터닝된 층을 형성한 후의, 도 1에 도시된 기판의 횡단면도를 포함한다.
도 3은 상이한 기판 척들을 이용하여 형성된 2개의 패터닝된 층들 사이의 미가공 중첩 오류로부터 시작할 때, 어댑티브 층에 대한 두께 프로파일을 결정하기 위한 흐름도를 포함한다.
도 4는 이전 기판 상의 2개의 상이한 패터닝된 층들 사이의 미가공 중첩 오류를 나타내는 플롯(plot)의 도면을 포함한다.
도 5는, 미가공 중첩 오류에 대한 정렬 기여분 및 왜곡 기여분을 제거한 후의, 도 4의 플롯의 도면을 포함한다.
도 6은 필드 평균 사인의 플롯의 도면을 포함한다.
도 7은 필드 평균 사인 기여분을 제거한 후의, 도 5의 플롯의 도면을 포함한다.
도 8은 도 7의 플롯에서의 편평도 프로파일 차이로 인한, 추정된 왜곡의 도면을 포함한다.
도 9 및 도 10은 예시적인 편평도 프로파일의 차이 및 편평도 프로파일로 인해서 유도된 상응하는 평면-내 왜곡의 도면을 포함한다.
도 11은 현재 기판 위에 어댑티브 층 및 패터닝된 레지스트 층을 형성하기 위한 흐름도를 포함한다.
도 12는, 기판 척의 부분, 현재 기판, 어댑티브 층, 패터닝된 레지스트 층, 및 템플릿의 횡단면도를 포함한다.
당업자는 도면 내의 요소가 간결함 및 명료함을 위해서 도시되었고, 반드시 실제 축척로 작성된 것이 아님을 이해할 수 있을 것이다. 예를 들어, 본 발명의 실시예의 이해를 돕기 위해서, 도면 내의 일부 요소의 치수가 다른 요소에 비해서 과장되었을 수 있다.
도 1은 예시적인 장치의 측면도를 포함한다.
도 2는 패터닝된 층을 형성한 후의, 도 1에 도시된 기판의 횡단면도를 포함한다.
도 3은 상이한 기판 척들을 이용하여 형성된 2개의 패터닝된 층들 사이의 미가공 중첩 오류로부터 시작할 때, 어댑티브 층에 대한 두께 프로파일을 결정하기 위한 흐름도를 포함한다.
도 4는 이전 기판 상의 2개의 상이한 패터닝된 층들 사이의 미가공 중첩 오류를 나타내는 플롯(plot)의 도면을 포함한다.
도 5는, 미가공 중첩 오류에 대한 정렬 기여분 및 왜곡 기여분을 제거한 후의, 도 4의 플롯의 도면을 포함한다.
도 6은 필드 평균 사인의 플롯의 도면을 포함한다.
도 7은 필드 평균 사인 기여분을 제거한 후의, 도 5의 플롯의 도면을 포함한다.
도 8은 도 7의 플롯에서의 편평도 프로파일 차이로 인한, 추정된 왜곡의 도면을 포함한다.
도 9 및 도 10은 예시적인 편평도 프로파일의 차이 및 편평도 프로파일로 인해서 유도된 상응하는 평면-내 왜곡의 도면을 포함한다.
도 11은 현재 기판 위에 어댑티브 층 및 패터닝된 레지스트 층을 형성하기 위한 흐름도를 포함한다.
도 12는, 기판 척의 부분, 현재 기판, 어댑티브 층, 패터닝된 레지스트 층, 및 템플릿의 횡단면도를 포함한다.
당업자는 도면 내의 요소가 간결함 및 명료함을 위해서 도시되었고, 반드시 실제 축척로 작성된 것이 아님을 이해할 수 있을 것이다. 예를 들어, 본 발명의 실시예의 이해를 돕기 위해서, 도면 내의 일부 요소의 치수가 다른 요소에 비해서 과장되었을 수 있다.
도면과 조합된 이하의 설명은 본원에서 개시된 교시 내용의 이해를 돕기 위해서 제공된 것이다. 이하의 설명은 교시 내용의 특정 구현예 및 실시예에 초점을 맞출 것이다. 이러한 초점은 교시 내용의 설명을 돕기 위해서 제공된 것이고, 교시 내용의 범위 또는 적용 가능성에 대한 제한으로 해석되지 않아야 한다.
달리 규정되는 바가 없는 한, 본원에서 사용된 모든 기술적 및 과학적 용어가 본 발명에 속하는 업계의 당업자에 의해서 일반적으로 이해되는 바와 같은 의미를 갖는다. 재료, 방법, 및 예는 단지 예시적인 것이고 제한적으로 의도된 것은 아니다. 본원에서 설명되지 않은 범위에서, 특정 재료 및 프로세싱 행위와 관련한 많은 세부 사항은 통상적인 것이고, 임프린트 및 리소그래피 분야의 책 및 다른 자료에서 발견될 수 있다.
본원에서 설명된 바와 같은 실시예는, 중첩 오류에 대한, 상이한 기판 척들 사이의 편평도 프로파일의 차이의 영향을 감소시키는데 유용할 수 있다. 2개의 기판 척의 편평도 프로파일의 차이와 관련된 데이터를 이용하여, 어댑티브 층을 위한 두께 프로파일을 결정할 수 있다. 실시예에서, 이전 기판이 2개의 상이한 패터닝된 층을 가질 수 있고, 패터닝된 층 중 하나는 다른 층에 대해서 정렬되고, 패터닝된 층들은 상이한 기판 척들 상에서 프로세스된다. 미가공 중첩 오류가 결정될 수 있고, 편평도 프로파일의 차이가 결정될 때까지, 미가공 중첩 오류에 대한 여러 가지 기여분이 제거될 수 있다. 어댑티브 층은, 패터닝된 층이 형성된 후에 그리고 하부의 패터닝된 층에 대해서 정렬되는 패터닝된 레지스트 층이 형성되기 전에, 현재 기판 상에 형성될 수 있다. 어댑티브 층은, 기판 척의 편평도 프로파일의 차이의 역수의 함수인 두께 프로파일을 가질 수 있다. 어댑티브 층은, 기판 척의 편평도 프로파일의 차이로 인한 영향을 상쇄시키는데 도움을 줄 수 있다. 따라서, 패터닝된 레지스트 층이 형성되어 이전에 형성된 패터닝된 층에 대해 작은 중첩 오류로 정렬될 수 있다.
장치 및 방법과 관련한 세부 사항은 도면과 함께 본 명세서를 판독한 후에 더 잘 이해된다. 이하의 설명은 실시예를 설명하기 위한 것이고, 첨부된 청구항에서 규정되는 본 발명의 범위를 제한하기 위한 것은 아니다.
도 1을 참조하면, 본원에서 설명된 실시예에 따른 장치(10)를 이용하여 기판(12) 상에 부조 패턴(relief pattern)을 형성할 수 있다. 기판(12)은 기판 척(14)에 커플링될 수 있다. 도시된 바와 같이, 기판 척(14)은 진공 척이고; 그러나, 다른 실시예에서 기판 척(14)은 진공, 핀-유형, 홈-유형, 정전기적, 전자기적, 또는 기타를 포함하는 임의의 척일 수 있다. 기판(12) 및 기판 척(14)은 스테이지(16)에 의해서 더 지지될 수 있다. 스테이지(16)는 X-, Y-, 또는 Z-방향을 따른 병진운동 또는 회전운동을 제공할 수 있다. 스테이지(16), 기판(12), 및 기판 척(14)은 또한 기부(미도시) 상에 배치될 수 있다.
템플릿(18)이 기판(12)으로부터 이격된다. 템플릿(18)은 제1 측면 및 제2 측면을 가지는 본체를 포함할 수 있고, 하나의 측면은 그로부터 기판(12)을 향해서 연장되는 몰드(20)를 갖는다. 몰드(20)는 종종 메사(mesa)로서 지칭된다. 일 실시예에서, 템플릿(18)은 몰드(20) 없이 형성될 수 있다.
템플릿(18), 몰드(20) 또는 둘 모두는 용융 실리카, 석영, 규소, 유기 중합체, 실록산 중합체, 붕규산 유리, 플루오로카본 중합체, 금속, 경화된 사파이어, 다른 유사한 재료, 또는 그 임의의 조합을 포함하는 재료로 형성될 수 있다. 템플릿(18) 및 몰드(20)는 하나의 단편 구성을 포함할 수 있다. 대안적으로, 템플릿(18) 및 몰드(20)는 함께 커플링된 별개의 구성요소를 포함할 수 있다. 도시된 바와 같이, 몰드(20)의 임프린트 표면(22)은 이격된 함몰부(24) 및 돌출부(26)에 의해서 형성된 피쳐를 포함한다. 임프린트 표면(22)은, 기판(12) 상에 형성하고자 하는 패턴의 기본을 형성하는 임의의 원본 패턴을 형성할 수 있다. 다른 실시예에서, 임프린트 표면(22)은 블랭크일 수 있고, 다시 말해서, 임프린트 표면(22)은 어떠한 함몰부나 돌출부도 가지지 않는다.
템플릿(18)은 척(28)에 커플링될 수 있다. 척(28)은 진공, 핀-유형, 홈-유형, 정전기적, 전자기적, 또는 다른 유사 척 유형으로서 구성될 수 있다. 실시예에서, 척(28)은, 척(28) 또는 헤드(30)가 템플릿(18)의 이동을 도울 수 있도록, 헤드(30)에 커플링될 수 있다.
장치(10)는, 성형 가능 재료(34)를 기판(12) 상에 피착하기 위해서 이용되는 유체 분배 시스템(32)을 더 포함할 수 있다. 예를 들어, 성형 가능 재료(34)는 수지와 같은 중합 가능 재료를 포함할 수 있다. 성형 가능 재료(34)는 액적 분배, 스핀-코팅, 침지 코팅, 화학기상증착(CVD), 물리기상증착(PVD), 박막 피착, 후막 피착, 또는 그 조합과 같은 기술을 이용하여 하나 이상의 층으로 기판(12) 상에 배치될 수 있다. 성형 가능 재료(34)는, 설계 고려사항에 따라, 희망 부피가 몰드(20)와 기판(12) 사이에 형성되기 전에 또는 후에 기판(12) 상으로 분배될 수 있다. 예를 들어, 성형 가능 재료(34)는, 자외선 광, 열, 또는 기타를 이용하여 경화될 수 있는 단량체 혼합물을 포함할 수 있다.
장치(10)는 경로(42)를 따라 직접적인 에너지(40)에 커플링된 에너지 공급원(38)을 더 포함할 수 있다. 헤드(30) 및 스테이지(16)는 템플릿(18) 및 기판(12)을 경로(42)와 중첩 배치하도록 구성될 수 있다. 장치(10)는 스테이지(16), 헤드(30), 유체 분배 시스템(32), 또는 공급원(38)과 통신하는 로직 요소(54)에 의해서 조절될 수 있고, 선택적으로 메모리(56) 내에 저장된 컴퓨터 판독 가능 프로그램으로 동작될 수 있다. 로직 요소(54)는 프로세서(예를 들어, 마이크로프로세서 또는 마이크로제어기의 중앙 처리 유닛), 필드-프로그래머블 게이트 어레이(FPGA), 주문형 집적 회로(ASIC), 또는 기타일 수 있다. 프로세서, FPGA, 또는 ASIC가 장치 내에 위치될 수 있다. 다른 실시예(미도시)에서, 로직 요소가 장치(10) 외부의 컴퓨터일 수 있고, 장치(10)에 양방향적으로 커플링된다.
특정 양태에서, 로직 요소(54)는, 본원에서 설명된 방법의 하나 이상의 동작을 실행하기 위해 장치(10)의 다른 구성요소를 위한 명령어를 실행 또는 제공하도록 구성될 수 있다. 예를 들어, 로직 요소(54)는, 적어도 부분적으로, 제1 기판 척 및 제2 기판 척과 연관된 편평도 프로파일의 차이를 기초로, 현재 기판 위에 형성하고자 하는 어댑티브 층에 상응하는 정보를 생성하기 위해서 하나 이상의 로직 동작을 실행하도록 구성될 수 있다. 편평도 프로파일의 차이는, 적어도 부분적으로, 이전 기판 위의 제1 패터닝된 층과 제2 패터닝된 층 사이의 미가공 중첩 오류를 기초로 할 수 있고, 제1 패터닝된 층은 제1 기판 척을 이용하여 패터닝되고, 제2 패터닝된 층은 제2 기판 척을 이용하여 패터닝된다.
로직 요소(54)는 이전 기판 위의 제1 패터닝된 층과 제2 패터닝된 층 사이의 미가공 중첩 오류를 측정하기 위해서 하나 이상의 로직 동작을 실행하도록 구성될 수 있고, 제1 패터닝된 층은 제1 기판 척을 이용하여 패터닝되고, 제2 패터닝된 층은 제2 기판 척을 이용하여 패터닝된다. 제1 패터닝된 층은, 광학적 리소그래피 또는 임프린트 리소그래피와 같은 임의의 적절한 리소그래피 패터닝 기술을 이용하여 형성될 수 있다. 대안적으로, 그러한 중첩 오류 정보가 계측 도구에 의해서 제공될 수 있다.
다른 양태에서, 로직 요소(54)는, 제1 및 제2 패터닝된 층들 사이의 오정렬에 상응하는 정렬 기여분을 제거하기 위해서 하나 이상의 로직 동작을 실행하도록 구성될 수 있다. 또한, 로직 요소(54)는, 제1 패터닝된 층을 형성하기 위해서 이용된 제1 임프린트 템플릿, 제2 패터닝된 층을 형성하기 위해서 이용된 제2 임프린트 템플릿, 또는 제1 및 제2 임프린트 템플릿과 연관된 임프린트 왜곡에 상응하는 임프린트 왜곡 기여분을 제거하기 위해서 하나 이상의 로직 동작을 실행하도록 추가로 구성될 수 있다. 또 다른 양태에서, 로직 요소(54)는, 평균 필드 사인을 제거하기 위해서 그리고 기판 척의 편평도 프로파일의 차이로 인한 왜곡을 추정하기 위해서 하나 이상의 로직 동작을 실행하도록 추가로 구성될 수 있다.
적절한 두께를 갖는 어댑티브 층을 형성하기 위해서 정보를 생성하는 방법에 대한 더 상세한 설명이 본 명세서에서 후술된다. 다음의 몇몇 문단 내의 설명은 장치(10) 및 임프린트 리소그래피 기술을 이용하여 패터닝된 층을 형성하는데 있어서의 그러한 장치의 이용을 설명한다.
도 1 및 도 2를 참조하면, 실시예에서, 헤드(30), 스테이지(16), 또는 헤드(30) 및 스테이지(16) 모두는 몰드(20)와 기판(12) 사이의 거리를 변경하여, 성형 가능 재료(34)로 충진되는 희망 부피를 그 사이에 형성한다. 예를 들어, 몰드(20)가 기판(12) 상의 성형 가능 재료(34)와 접촉되도록, 헤드(30)가 템플릿(18)에 힘을 인가할 수 있다. 희망 부피가 성형 가능 재료(34)로 충진된 후에, 공급원(38)이 에너지(40), 예를 들어 자외선을 생성하여, 성형 가능 재료(34)가 응고되거나 교차-결합되어 기판(12) 상에 패터닝된 층(46)을 형성하게 할 수 있다. 패터닝된 층(46)은 기판(12)의 표면(44)의 형상에 일치되는 하부 표면 및 임프린트 표면(22)의 형상에 일치되는 상부 표면을 갖는다. 도 2에 도시된 바와 같이, 패터닝된 층(46)은 돌출부(50) 및 함몰부(52)로서 도시된 피쳐를 포함할 수 있고, 돌출부(50)는 두께(t1)를 갖고 그리고 함몰부(52)는 잔류 층 두께(RLT)인 두께(t2)를 가지는 잔류 층(48)에 상응한다.
성형 가능 재료(34)를 위해서 액적 분배 방법을 이용할 때, 임프린트 동작은 일반적으로 (1) 기판(12) 및 유체 분배 시스템(32)의 유체 분배 포트를 서로에 대해서 이동시키는 것, (2) 유체 액적 패턴을 갖는 기판(12)의 표면 상에 성형 가능 재료(34)의 유체 액적을 분배(피착)하는 것, (3) 유체가 확산되고 임프린트 표면(22)의 형태부를 충진하도록, 템플릿(18)의 임프린트 표면(22)을 유체 액적과 접촉시키는 것, (4) 성형 가능 재료(34)를 응고(예를 들어, 광경화 또는 열경화)시키는 것, 그리고 (5) 템플릿(18)을 기판(12)으로부터 분리하여, 성형 가능 재료(34)의 패터닝된 층(46)을 기판 표면 상에 남기는 것을 포함하고, 패터닝된 층(46)은 임프린트 패턴(22)의 부조 화상을 갖는다.
패터닝된 층(46)의 형성은 개념적 기반에서 비교적 단순하나, 특히 작은 치수, 템플릿(18)과 기판(12) 사이의 직접적인 접촉의 회피, 및 장치(10)의 큰 처리량에 대한 요구의 관점에서, 패터닝된 층(46)을 형성하는 것은 상당히 어렵다. 이전에 형성된 패터닝된 층에 정렬될 필요가 있을 때, 패터닝된 층(46)의 형성이 보다 훨씬 더 어렵다. 이론적으로, 기판 척은 완벽하게 편평하여야 한다. 실제로, 작은 편차가 발생될 수 있고 중첩 오류에 기여할 수 있다. 예를 들어, 기판 척의, 핀과 같은, 격리된 또는 상대적으로 좁은 피쳐는, 기판 척의 폴리싱 또는 식각 중의 디싱(dishing) 또는 다른 영향으로 인해서, 랜드(land)와 같은, 보다 조밀하게 팩킹된 또는 비교적 더 넓은 피쳐에 비해서, 약간 더 낮은 높이에 놓일 수 있다. 또한, 2개의 기판 척이 완벽하게 동일하지 않아서, 상이한 기판 척들 사이에서 약간의 편평도 프로파일의 차이가 발생될 것이다. 상이한 기판 척들 사이의 편평도 프로파일 차이를 상쇄시키도록, 어댑티브 층이 형성될 수 있다.
2개의 기판 척들 사이에, 제조 기술이 동일하더라도, 차이가 존재할 것이다. 예를 들어, 랜드의 상부 표면 및 구조물이 상이한 폴리싱 패드들로 폴리싱될 수 있다. 동일한 폴리싱 패드가 이용되는 경우에도, 폴리싱 패드는, 제1 기판 척에 비해서, 제2 기판 척을 폴리싱할 때 더 마모될 수 있다. 폴리싱 도구와 기판 척 사이의, 폴리싱 슬러리, 하향력 압력, 회전 운동, 궤도 운동, 또는 그 임의의 조합이 매우 유사할 것이나 동일하지는 않을 것이다. 이러한 차이는 중첩 오류에 기여할 수 있다. 이하에서 설명되는 바와 같이, 기판 척들 사이의 편평도 프로파일의 차이가 결정될 수 있고, 어댑티브 층이 그러한 차이를 상쇄시키도록 형성될 수 있다.
일반적으로, 많은 변수가, 특정 기판에 대한 중첩 오류에 영향을 미칠 수 있다. 제1 기판 척이 층 0 패턴을 프린트하기 위해서 이용될 수 있고, 제2 기판 척이 층 1 패턴을 프린트하기 위해서 이용될 수 있다. 전체적으로, 기판(12), 장치(10), 및 프로세스가, 이전 기판 상의 2개의 패터닝된 층들 사이의 중첩 오류에 기여할 수 있다. 비-제한적인 실시예에서, 패터닝된 층들이 필드 격리 층 및 게이트 층, 게이트 층 및 접촉 층, 또는 다른 층의 조합일 수 있다. 실시예에서, 게이트 층이 필드 격리 층에 대해서 정렬될 수 있고, 접촉 층은 게이트 층 또는 필드 격리 층에 대해서 정렬될 수 있다. 미가공 중첩 오류 데이터가 결정될 수 있고, 그 후에, 기판 척의 편평도 프로파일의 차이만이 남도록, 미가공 중첩 오류 데이터에 대한 알고 있는 기여분이 미가공 중첩 오류 데이터로부터 제거될 수 있다.
현재의 기판은 광학적 또는 임프린트 리소그래피를 이용하여 형성된 패터닝된 층 중 하나를 가질 수 있고, 패터닝된 층 위에 패터닝된 레지스트 층이 형성된다. 레지스트 층을 형성하기 전에, 어댑티브 층이 형성된다. 어댑티브 층은, 편평도 프로파일의 차이의 역수의 함수인 두께 프로파일을 갖는다. 레지스트 층은 어댑티브 층 위에 형성된다.
상이한 기판 척들 사이의 편평도 프로파일 차이를 결정하는 것으로부터 얻어진 정보로부터 생성된 어댑티브 층을 이용하여 물품을 제조하는 것에 대한 상세 내용을 설명하기에 앞서서, 상이한 기판 척들 사이의 편평도 프로파일 차이를 결정하기 위한 방법과 관련된 보다 상세한 내용을 설명한다.
도 3은, 반도체 기판 상에 나노스케일 패턴을 형성하는 동안 이용될 수 있는 기판 척의 편평도 프로파일 차이를 획득하는 방법을 위한 프로세스 흐름을 포함한다. 도 3과 관련하여 설명된 바와 같은 방법을 이용하여 생성된 정보가, 2개의 상이한 기판 척을 이용하여 동일한 기판 상에 임프린트된 2개의 상이한 층으로부터 획득될 수 있다. 블록(302)에서 시작하여, 방법은 이전 기판 위의 패터닝된 층들 사이의 미가공 중첩 오류 데이터를 측정하는 단계를 포함할 수 있다. 특정 양태에서, 미가공 중첩 오류 데이터는, 기판의 다양한 프린트 필드 내에서 소정 양의 평면-내 오류를 포함할 수 있다. 미가공 중첩 오류 데이터는 또한 정렬 기여분, 왜곡 기여분, 필드 평균 사인 기여분, 편평도 유도 왜곡 기여분, 미가공 중첩 오류에 대한 다른 기여분, 또는 그 조합을 포함할 수 있다.
도 4는 이전 기판 상의 2개의 상이한 패터닝된 층들 사이의 미가공 중첩 오류 데이터를 나타내는 플롯(500)의 도면을 도시한다. 도 4에 도시된 플롯(500)은 세로좌표(502) 및 가로좌표(504), 그리고 세로좌표(502) 및 가로좌표(504)에 대해서 플롯된 개별적인 필드(506)를 포함한다. 플롯(500) 내의 각각의 필드(506)는 이전 기판 상의 필드를 나타내고, 기판의 개별적인 필드 내에서 소정 양의 평면-내 오류를 포함한다. 도 4는 4개의 필드를 포함한다. 기판은, 거의 100개 또는 그 초과의 필드와 같은, 더 많은 필드를 가질 수 있다. 본 명세서를 읽은 후에, 당업자는 본원의 교시 내용을 전체 기판에 대해서 이용할 수 있다. 특정 양태에서, 각각의 필드 내의 평면-내 오류의 양이, 중첩 계측 마크(510)에서 측정된 오류로서 플롯될 수 있다. 중첩 계측 마크의 비제한적인 예가 KLA Archer 마크를 포함할 수 있다.
도 3을 참조하면, 블록(322)에서, 방법은, 제1 및 제2 패터닝된 층들 사이의 오정렬에 상응하는 정렬 기여분을 미가공 중첩 오류로부터 제거하는 단계를 포함할 수 있다. 중첩 오류 데이터에 대한 정렬 기여분은 2개의 패터닝된 층, 예를 들어 제1 패터닝된 층과 제2 패터닝된 층(즉, 층 0과 층 1) 사이의 정렬 왜곡 데이터를 기초로 할 수 있다. 특정 실시예에서, 제2 패터닝된 층이 제1 패터닝된 층에 대해서 정렬된다. 또한, 블록(324)에서, 방법은 왜곡 기여분을 미가공 중첩 오류로부터 제거하는 단계를 포함할 수 있다. 왜곡은 주로 프로세스의 물리적 특성에 기인한다. 도 5는 도 4에서 소개된 플롯(500)의 도면을 포함하나, 여기에서 정렬 및 왜곡 기여분은 제거되었다.
방법에 관한 설명으로 다시 돌아가면, 블록(326)에서, 방법은 평균 필드 사인을 미가공 중첩 오류 데이터로부터 제거하는 단계를 포함할 수 있다. 특정 양태에서, 방법의 이러한 동작이 선택적일 수 있다. 필드 평균 사인은, 모든 필드에 걸쳐 평균화된 반복적인 오류에 상응한다. 도 6은 필드 평균 사인 플롯(700)의 도면을 포함한다. 필드 평균 사인 플롯(700)은 세로좌표(702) 및 가로좌표(704)를 포함한다. 필드 평균 사인 플롯(700)은, 기판의 모든 필드 내에서 반복되는 오류를 나타내는 복수의 중첩 계측 마크(706)를 포함한다.
도 7은 도 4에서 소개되고 도 5에서 업데이트된 플롯(500)의 다른 도면을 포함하나, 여기에서, (도 5에 도시된 바와 같이) 이전에 제거된 정렬 및 왜곡 기여분에 더하여 플롯(500)의 각각의 임프린트 필드(506)으로부터 필드 평균 사인이 제거되었다.
도 3의 블록(328)에서, 방법은 웨이퍼 척 내의 편평도 프로파일 차이로 인한 왜곡을 미가공 중첩 오류 데이터로부터 추정하는 단계를 포함할 수 있다. 도 8은, 웨이퍼 척들 사이의 편평도 프로파일 차이로 인해서 유도된 추정된 왜곡을 도시하는, 도 4에서 소개되고 도 5 및 도 7에서 업데이트된, 플롯(500)의 다른 도시이다. 따라서, 도 8은 기판 척들 사이의 편평도 프로파일 차이에 상응하는 정보를 포함한다.
도 3의 블록(342)에서, 방법은, 적어도 부분적으로, 기판 척들 사이의 편평도 프로파일 차이를 기초로 어댑티브 층에 상응하는 정보를 생성하는 단계를 포함할 수 있다. 도 9는 다양한 예시적인 표면 패턴을 가지는 16개의 예시적인 평면-내 왜곡 플롯(1002, 1004, 1006, 1008, 1012, 1014, 1016, 1018, 1022, 1024, 1026, 1028, 1032, 1034, 1036, 및 1038)을 포함한다. 이러한 16개의 예시적인 중첩 계측 마크 플롯(1002, 1004, 1006, 1008, 1012, 1014, 1016, 1018, 1022, 1024, 1026, 1028, 1032, 1034, 1036, 및 1038)은 미리 결정되고, 특정 기판 척에 존재할 수 있는 잠재적 표면 형태를 모델링하기 위해서 이용된다.
도 10은, 도 9의 예시적인 왜곡 플롯(1002, 1004, 1006, 1008, 1012, 1014, 1016, 1018, 1022, 1024, 1026, 1028, 1032, 1034, 1036, 및 1038) 내의 패턴에 상응하는 16개의 3-차원적(3-D) 모델(1102, 1104, 1106, 1108, 1112, 1114, 1116, 1118, 1122, 1124, 1126, 1128, 1132, 1134, 1136, 및 1138)을 포함한다. 도 10에 도시된 3-D 모델(1102, 1104, 1106, 1108, 1112, 1114, 1116, 1118, 1122, 1124, 1126, 1128, 1132, 1134, 1136, 및 1138)로부터, 상이한 기판 척들의 표면의 편평도 프로파일 차이가, 수학적 함수로서, 설명될 수 있거나, 달리 모델링될 수 있다. 평면-내 왜곡과 판 굽힘 형상을 연결하는 기본적인 판 방정식(plate equation)이 이하에 의해서 주어진다:
여기에서,
Δx = 판 굽힘으로 인한 X 방향을 따른 왜곡
Δy = 판 굽힘으로 인한 Y 방향을 따른 왜곡
z = z(x,y) 굽힘으로 인한, 판의 형상의 변화
t = 판(들)의 유효 두께.
전술한 방정식은, 상황에 잘 들어 맞는 작은 변형을 갖는 얇은 판에 대해서 유도된다.
기판 척에 대한 추정된 편평도 차이가, 평면-내 왜곡 데이터로부터, 전술한 바와 같이 모델링될 수 있다. 척 편평도 및 그 역수를 모델링함으로써, 리소그래픽 장치, 예를 들어 도 1과 함께 전술한 장치(10)는 이러한 데이터를 이용하여 기판을 위한 어댑티브 층을 생성할 수 있다.
전술한 정보는 이전 기판으로부터 얻어졌다. 이러한 정보는, 기판 척들 사이의 편평도 프로파일 차이를 고려한 어댑티브 층의 형성을 포함하는, 현재 기판의 프로세싱에서 이용될 수 있다. 실시예에서, 현재 기판은 동일한 기판 척들로 프로세스될 것이다. 이전 기판을 위해서 이용된 동일한 층들 또는 상이한 층들이 이용될 수 있다. 예를 들어, 이전 기판은 기판 척 0 상의 층 0에서 프로세스되었고 기판 척 1 상의 층 1에서 프로세스되었다. 따라서, 현재 기판은 기판 척 0 상의 층 0에서 프로세스되고 기판 척 1 상의 층 1에서 프로세스된다. 다른 실시예에서, 현재 기판은 기판 척 0 상의 층 1에서 프로세스되고 기판 척 1 상의 층 2에서 프로세스된다. 층 1은 층 0에 대해서 정렬될 수 있고, 층 2는 층 1에 대해서 정렬될 수 있다.
이제 도 11을 참조하면, 블록(1302)에서, 방법은 현재 기판 위에 패터닝된 층을 형성하는 단계를 포함할 수 있다. 패터닝된 층은, 어댑티브 층이 형성되기 전에 형성될 수 있다. 전술한 예를 참조하면, 현재 기판의 패터닝된 층은 기판 척 0을 이용하여 프로세스된 층 0일 수 있다. 블록(1322)에서, 방법은 패터닝된 층 위에 어댑티브 층을 형성하는 단계를 포함할 수 있다. 어댑티브 층은, 본원에서 설명된 바와 같이, 기판 척의 편평도 차이의 역수의 함수인 두께를 가질 수 있다. 예를 다시 참조하면, 어댑티브 층은, 기판 척 0과 기판 척 1 사이의 편평도 프로파일의 차이의 역수의 함수인 두께 프로파일을 가질 수 있다.
이러한 시점에, 프로세싱이 계속되어 어댑티브 층 및 현재 기판 상에 층 1을 형성할 수 있고, 여기에서 임프린팅은 기판 척 1을 이용하여 실시될 것이다. 블록(1342)에서, 방법은 어댑티브 층 위에 형성 가능 층을 형성하는 단계를 포함할 수 있다. 그 후에, 블록(1344)에서, 방법은 성형 가능 재료를 임프린트 템플릿과 접촉시키는 단계를 포함할 수 있다. 어댑티브 층은 기판 척 0 및 1의 편평도 프로파일 차이를 보상하고, 그러한 차이의 중첩 오류에 대한 상응하는 기여분을 감소시킨다. 마지막으로, 블록(1346)에서, 방법은 성형 가능 재료를 경화시켜 패터닝된 레지스트 층을 형성하는 단계를 포함할 수 있다. 예에서, 패터닝된 레지스트 층이 층 1이다.
도 12는 임프린트 동작 중의 장치(1600)의 일부의 횡단면도를 포함한다. 도시된 바와 같이, 기판(1602)은 장치(1600)의 기판 척(1604)에 의해서 지지된다. 기판(1602)은 패터닝된 층을 포함하나, 이러한 층은 도 12에 별개로 도시되어 있지 않다. 이러한 예에서, 기판(1602) 상의 패터닝된 층은 층 0이다. 어댑티브 층(1606)이 기판(1602)의 패터닝된 층 위에 형성될 수 있거나, 달리 배치될 수 있다. 그 후에, 성형 가능 재료가 어댑티브 층(1606) 위에 형성된다. 마스크(1610)를 이용하여, 레지스트 층(1608)을 형성하기 위해서 경화되는 성형 가능 재료를 임프린트 한다. 이러한 방식으로 마스크는 어댑티브 층(1606)의 상단에 층 1을 형성한다. 층 1을 형성하기 위해서 이용되는 기판 척(1604)이 위치(1612)에서 국소적인 편평도 오류를 가지며, 그에 따라 층 0과 층 1 사이의 중첩 오류를 초래하는 층 0의 국소적인 평면-내 왜곡을 유발한다. 척 편평도 프로파일의 역함수인 어댑티브 층(1606)의 형상은 중첩 오류를 완화한다.
본원에서 설명된 바와 같은 실시예는, 중첩 오류에 미치는, 상이한 기판 척들 사이의 편평도 프로파일의 차이의 영향을 감소시키는데 유용할 수 있다. 어댑티브 층은, 편평도 프로파일의 차이로 인한 영향을 상쇄시키는데 도움을 줄 수 있다. 따라서, 패터닝된 레지스트 층이 형성될 수 있고, 작은 중첩 오류를 가지고 이전에 형성된 패터닝된 층에 정렬될 수 있다.
일반적인 설명 또는 예 내의 앞서서 설명한 활동의 전부가 요구되는 것은 아니고, 특정 활동의 일부가 요구되지 않을 수 있고, 하나 이상의 추가적인 활동이 설명된 것에 더하여 실시될 수 있다는 것을 주목하여야 할 것이다. 또한 추가적으로, 활동이 나열된 순서는 반드시 그러한 활동이 실시되는 순서는 아니다.
이점, 다른 장점, 및 문제에 대한 해결책을 특정 실시예와 관련하여 앞서서 설명하였다. 그러나, 이점, 다른 장점, 문제에 대한 해결책, 및 임의의 이점, 장점, 및 해결책이 이루어지게 할 수 있거나 보다 현저해지게 할 수 있는 임의 특징(들)이 임의의 또는 모든 청구항의 중요한, 요구되는, 또는 본질적인 특징으로 해석되지 않을 것이다.
본원에서 설명된 실시예에 관한 상세한 설명 및 도면은 여러 실시예의 구조에 관한 일반적인 이해를 제공하기 위한 것이다. 상세한 설명 및 도면은 본원에서 설명된 구조 또는 방법을 이용하는 장치 및 시스템의 모든 요소 및 특징에 관한 완전한 그리고 포괄적인 설명으로서의 역할을 하도록 의도되지 않는다. 별개의 실시예들이 또한 단일 실시예로 조합될 수 있고, 역으로, 간결함을 위해서 단일 실시예의 상황으로 설명된 여러 특징이 또한 별개로 또는 임의의 하위 조합으로 제공될 수 있다. 또한, 범위로 기술된 값들에 대한 언급은 해당 범위 내의 각각의 그리고 모든 값을 포함한다. 많은 다른 실시예가 단지 본 명세서를 읽은 이후 당업자에게 명확해질 수 있다. 다른 실시예가 이용될 수 있고 개시내용으로부터 유도될 수 있으며, 그에 따라 개시내용의 범위로부터 벗어나지 않고도 구조적 치환, 논리적 치환, 또는 다른 변화가 이루어질 수 있다. 따라서, 개시내용은은 제한적인 것이 아니라 예시적인 것으로 간주될 것이다.
Claims (15)
- 로직 요소를 포함하는 장치이며,
상기 로직 요소는,
제1 기판 위의 제1 패터닝된 층과 제2 패터닝된 층 사이의 미가공 중첩 오류(raw overlay error)를 획득하고- 상기 제1 패터닝된 층은 제1 기판 척을 이용하여 패터닝되고, 상기 제2 패터닝된 층은 제2 기판 척을 이용하여 패터닝됨 -,
상기 제1 기판 척 및 상기 제2 기판 척과 연관된 편평도 프로파일의 차이를 결정하고- 상기 편평도 프로파일의 차이는 적어도 부분적으로 상기 제1 패터닝된 층과 상기 제2 패터닝된 층 사이의 상기 미가공 중첩 오류에 기초함 -,
상기 제1 기판 척 및 제2 기판 척과 연관된 편평도 프로파일의 차이에 응답하여, 제2 기판 위에 형성될 어댑티브 층에 상응하는 정보를 생성하고,
상기 제1 패터닝된 층을 형성하는 데에 이용되는 제1 임프린트 템플릿, 상기 제2 패터닝된 층을 형성하는 데에 이용되는 제2 임프린트 템플릿, 또는 상기 제1 및 제2 임플린트 템플릿의 편평도 프로파일의 차이와 연관된 임프린트 왜곡에 상응하는 임프린트 왜곡 기여분을 제거하는, 장치. - 제1항에 있어서,
상기 로직 요소는 상기 제1 및 제2 패터닝된 층 사이의 오정렬에 상응하는 정렬 기여분을 제거하도록 추가로 구성되는, 장치. - 제1항에 있어서,
상기 로직 요소는 평균 필드 사인을 제거하도록 추가로 구성되고, 상기 평균 필드 사인은 모든 필드에 걸쳐 평균화된 반복적인 오류에 상응하고, 상기 로직 요소는 상기 제1 및 제2 기판 척과 연관된 편평도 유도 왜곡 기여분을 제거하도록 추가로 구성되는, 장치. - 로직 요소를 포함하는 장치이며,
상기 로직 요소는,
제1 기판 위의 제1 패터닝된 층과 제2 패터닝된 층 사이의 미가공 중첩 오류를 획득하고- 상기 제1 패터닝된 층은 제1 기판 척을 이용하여 패터닝되고, 상기 제2 패터닝된 층은 제2 기판 척을 이용하여 패터닝됨 -,
상기 제1 기판 척 및 상기 제2 기판 척과 연관된 편평도 프로파일의 차이에 적어도 부분적으로 기초하여 제2 기판 위에 형성될 어댑티브 층에 상응하는 정보를 생성하고,
상기 제1 및 제2 패터닝된 층 사이의 오정렬에 상응하는 정렬 기여분을 제거하고,
상기 제1 패터닝된 층을 형성하기 위해서 이용된 제1 임프린트 템플릿, 상기 제2 패터닝된 층을 형성하기 위해서 이용된 제2 임프린트 템플릿, 또는 상기 제1 및 제2 임프린트 템플릿의 편평도 프로파일의 차이와 연관된 임프린트 왜곡에 상응하는 임프린트 왜곡 기여분을 제거하고,
상기 제2 기판 척과 연관된 편평도 유도 왜곡 기여분을 제거하고,
평균 필드 사인- 상기 평균 필드 사인은 모든 필드에 걸쳐 평균화된 반복적인 오류에 상응함 -을 제거하도록 구성되는, 장치. - 제4항에 있어서,
어댑티브 층에 상응하는 상기 정보는 상기 어댑티브 층과 연관된 유체 액적 패턴을 포함하는, 장치. - 방법이며,
제1 기판 척 및 제2 기판 척과 연관된 편평도 프로파일의 차이를 결정하는 단계, 및
제1 기판 위에 어댑티브 층을 형성하는 단계- 상기 어댑티브 층은 상기 편평도 프로파일의 차이의 역수의 함수인 두께 프로파일을 가짐 -를 포함하고,
상기 편평도 프로파일의 차이를 결정하는 단계는,
제2 기판 위의 제1 패터닝된 층과 제2 패터닝된 층 사이의 미가공 중첩 오류를 측정하는 단계- 상기 제1 패터닝된 층은 제1 기판 척을 이용하여 패터닝되고, 상기 제2 패터닝된 층은 제2 기판 척을 이용하여 패터닝됨 -,
상기 제1 및 제2 패터닝된 층 사이의 오정렬에 상응하는 정렬 기여분을 제거하는 단계,
상기 제1 패터닝된 층을 형성하기 위해서 이용된 제1 임프린트 템플릿, 상기 제2 패터닝된 층을 형성하기 위해서 이용된 제2 임프린트 템플릿, 또는 상기 제1 및 제2 임프린트 템플릿과 연관된 임프린트 왜곡에 상응하는 임프린트 왜곡 기여분을 제거하는 단계, 및
상기 제1 및 제2 기판 척의 편평도 프로파일의 차이로 인한 왜곡을 추정하는 단계를 포함하는, 방법. - 제6항에 있어서,
상기 편평도 프로파일의 차이를 결정하는 단계가,
평균 필드 사인을 제거하는 단계- 상기 평균 필드 사인은 모든 필드에 걸쳐 평균화된 반복적인 오류에 상응함 -, 및
상기 제1 패터닝된 층을 형성하기 위해서 이용된 제1 임프린트 템플릿, 상기 제2 패터닝된 층을 형성하기 위해서 이용된 제2 임프린트 템플릿, 또는 상기 제1 및 제2 임프린트 템플릿과 연관된 평균 필드 사인을 결정하는 단계를 더 포함하는, 방법. - 제7항에 있어서,
상기 편평도 프로파일의 차이를 결정하는 단계가:
상기 제1 및 제2 기판 척과 연관된 편평도 유도 왜곡 기여분을 제거하는 단계- 추정된 상기 왜곡은 편평도 유도 왜곡 기여분에 상응함 -를 더 포함하는, 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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---|---|---|---|---|
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US11262652B2 (en) * | 2020-06-25 | 2022-03-01 | Canon Kabushiki Kaisha | Nanofabrication method with correction of distortion within an imprint system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010537394A (ja) * | 2007-04-23 | 2010-12-02 | ケーエルエー−テンカー・コーポレーション | ウエハー上で実施される測定中のプロセスに関するダイナミック・サンプリング・スキームを生成または実施するための方法ならびにシステム |
JP2017212439A (ja) * | 2016-05-23 | 2017-11-30 | キヤノン株式会社 | インプリント装置、およびインプリントシステム内の歪みを補正するインプリント方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3251362B2 (ja) * | 1993-01-11 | 2002-01-28 | 三菱電機株式会社 | 露光装置及び露光方法 |
US6890795B1 (en) * | 2003-12-30 | 2005-05-10 | Agency For Science, Technology And Research | Wafer level super stretch solder |
US8850980B2 (en) * | 2006-04-03 | 2014-10-07 | Canon Nanotechnologies, Inc. | Tessellated patterns in imprint lithography |
WO2009151560A2 (en) * | 2008-06-09 | 2009-12-17 | Board Of Regents, The University Of Texas System | Adaptive nanotopography sculpting |
KR102104688B1 (ko) * | 2012-04-19 | 2020-05-29 | 인테벡, 인코포레이티드 | 태양 전지 제조를 위한 이중 마스크 장치 |
US8956789B2 (en) * | 2013-03-15 | 2015-02-17 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits including multi-patterning of masks for extreme ultraviolet lithography |
SG11201601162TA (en) | 2013-08-19 | 2016-03-30 | Univ Texas | Programmable deposition of thin films of a user-defined profile with nanometer scale accuracy |
US10509329B2 (en) * | 2014-09-03 | 2019-12-17 | Kla-Tencor Corporation | Breakdown analysis of geometry induced overlay and utilization of breakdown analysis for improved overlay control |
US10067898B2 (en) * | 2015-02-25 | 2018-09-04 | Qualcomm Incorporated | Protocol adaptation layer data flow control for universal serial bus |
US10545410B2 (en) * | 2016-02-18 | 2020-01-28 | Asml Netherlands B.V. | Lithographic apparatus, device manufacturing method and associated data processing apparatus and computer program product |
-
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010537394A (ja) * | 2007-04-23 | 2010-12-02 | ケーエルエー−テンカー・コーポレーション | ウエハー上で実施される測定中のプロセスに関するダイナミック・サンプリング・スキームを生成または実施するための方法ならびにシステム |
JP2017212439A (ja) * | 2016-05-23 | 2017-11-30 | キヤノン株式会社 | インプリント装置、およびインプリントシステム内の歪みを補正するインプリント方法 |
Also Published As
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