KR20190095684A - 반도체 패키지 및 이를 포함하는 디스플레이 장치 - Google Patents

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KR20190095684A
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Abstract

소형화된 반도체 패키지 및 이를 포함하는 디스플레이 장치가 제공된다. 반도체 패키지는, 제1 방향을 따라 차례로 배열되는 제1 본딩 영역, 칩 영역 및 제2 본딩 영역이 정의되고, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 칩 영역의 제1 면 상에, 제1 방향과 교차하는 제2 방향을 따라 차례로 배열되는 제1 패드, 제2 패드 및 제3 패드를 포함하는 제1 패드 그룹, 제1 패드 그룹 상의 제1 반도체칩, 칩 영역의 제1 면 상에, 제1 반도체칩과 제2 방향을 따라 배열되고, 제1 패드에 인접하는 제2 반도체칩, 제1 패드와 제2 본딩 영역을 연결하는 제1 배선, 제2 패드와 제1 본딩 영역을 연결하는 제2 배선; 및 제3 패드와 제2 본딩 영역을 연결하는 제3 배선을 포함하고, 제1 배선은, 필름 기판을 관통하는 제1 비아와, 제1 패드와 제1 비아를 연결하는 제1 연장부와, 제1 비아와 제2 본딩 영역을 연결하며 필름 기판의 제2 면을 따라 연장되는 제2 연장부를 포함한다.

Description

반도체 패키지 및 이를 포함하는 디스플레이 장치{SEMICONDUCTOR PACKAGE AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 반도체 패키지 및 이를 포함하는 디스플레이 장치에 관한 것이다. 보다 구체적으로, 본 발명은 칩 온 필름(COF; chip on film) 반도체 패키지 및 이를 포함하는 디스플레이 장치에 관한 것이다.
전자 제품이 소형화, 박형화 및 경량화됨에 따라, 고밀도 반도체 칩 부착 기술로서, 테이프 필름 패키지가 제안된 바 있다. 테이프 필름 패키지는 예를 들어, 테이프 캐리어 패키지 또는 칩 온 필름(COF; Chip On Film) 패키지를 포함할 수 있다.
칩 온 필름 패키지에서, 반도체 칩은 플립 칩 본딩(flip chip bonding) 방식으로 기판에 직접 본딩될 수 있고, 배선 등에 의해 외부 회로에 접속될 수 있다. 칩 온 필름 패키지에서는 조밀한 배선 패턴의 형성이 가능하기 때문에, 고집적 패키지 기술로서 주목을 받고 있다.
본 발명이 해결하고자 하는 기술적 과제는 소형화된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 소형화된 디스플레이 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 제1 방향을 따라 차례로 배열되는 제1 본딩 영역, 칩 영역 및 제2 본딩 영역이 정의되고, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 칩 영역의 제1 면 상에, 제1 방향과 교차하는 제2 방향을 따라 차례로 배열되는 제1 패드, 제2 패드 및 제3 패드를 포함하는 제1 패드 그룹, 제1 패드 그룹 상의 제1 반도체칩, 칩 영역의 제1 면 상에, 제1 반도체칩과 제2 방향을 따라 배열되고, 제1 패드에 인접하는 제2 반도체칩, 제1 패드와 제2 본딩 영역을 연결하는 제1 배선, 제2 패드와 제1 본딩 영역을 연결하는 제2 배선; 및 제3 패드와 제2 본딩 영역을 연결하는 제3 배선을 포함하고, 제1 배선은, 필름 기판을 관통하는 제1 비아와, 제1 패드와 제1 비아를 연결하는 제1 연장부와, 제1 비아와 제2 본딩 영역을 연결하며 필름 기판의 제2 면을 따라 연장되는 제2 연장부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 제1 방향을 따라 차례로 배열되는 제1 본딩 영역, 칩 영역 및 제2 본딩 영역이 정의되고, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 칩 영역의 제1 면 상에, 제1 방향과 교차하는 제2 방향을 따라 배열되는 제1 패드 및 제2 패드를 포함하는 제1 패드 그룹, 칩 영역의 제1 면 상에, 제1 패드를 사이에 두고 제2 패드와 제2 방향을 따라 배열되는 제3 패드를 포함하는 제2 패드 그룹, 제1 패드 그룹 상의 제1 반도체칩, 제2 패드 그룹 상에, 제1 반도체칩과 제2 방향을 따라 배열되는 제2 반도체칩, 필름 기판을 관통하는 제1 비아와, 제1 패드와 제1 비아를 연결하는 제1 연장부와, 제1 비아와 제2 본딩 영역을 연결하며 필름 기판의 제2 면을 따라 연장되는 제2 연장부를 포함하는 제1 배선, 제2 패드와 제1 본딩 영역을 연결하는 제2 배선, 및 필름 기판을 관통하는 제2 비아와, 제3 패드와 제2 비아를 연결하는 제3 연장부와, 제2 비아와 제2 본딩 영역을 연결하며 필름 기판의 제2 면을 따라 연장되는 제4 연장부를 포함하는 제3 배선을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 제1 방향을 따라 차례로 배열되는 제1 본딩 영역, 칩 영역 및 제2 본딩 영역이 정의되고, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 칩 영역의 제1 면 상에, 제1 방향과 교차하는 제2 방향을 따라 배열되는 제1 패드 및 제2 패드를 포함하고, 제1 본딩 영역에 인접하는 제1 패드 그룹, 제1 패드 그룹 상의 제1 반도체칩, 칩 영역의 제1 면 상에, 제1 반도체칩과 제2 방향을 따라 배열되고, 제2 패드보다 제1 패드에 인접하는 제2 반도체칩, 제1 패드와 제2 본딩 영역을 연결하는 제1 배선, 및 제2 패드와 제2 본딩 영역을 연결하고, 필름 기판의 제1 면을 따라 연장되는 제2 배선을 포함하고, 제1 배선은, 필름 기판을 관통하는 제1 비아와, 제1 패드와 제1 비아를 연결하는 제1 연장부와, 제1 비아와 제2 본딩 영역을 연결하며 필름 기판의 제2 면을 따라 연장되는 제2 연장부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 디스플레이 장치는, 제1 방향을 따라 차례로 배열되는 제1 본딩 영역, 칩 영역 및 제2 본딩 영역이 정의되고, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판, 칩 영역의 제1 면 상에, 제1 방향과 교차하는 제2 방향을 따라 배열되는 입력 패드 및 출력 패드를 포함하는 제1 패드 그룹, 제1 패드 그룹 상의 제1 디스플레이 구동칩, 칩 영역의 제1 면 상에, 제1 디스플레이 구동칩과 제2 방향을 따라 배열되고, 입력 패드보다 출력 패드에 인접하는 제2 디스플레이 구동칩, 입력 패드와 제1 본딩 영역을 연결하고, 필름 기판의 제1 면을 따라 연장되는 입력 배선, 및 출력 패드와 제2 본딩 영역을 연결하고, 적어도 일부가 필름 기판의 제2 면을 따라 연장되는 출력 배선을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 포함하는 디스플레이 장치를 설명하기 위한 개략적인 사시도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다.
도 3 및 도 4는 도 2의 A-A'을 따라서 절단한 다양한 단면도들이다.
도 5 및 도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지에서 반도체칩의 부착 방법을 설명하기 위한 예시적인 도면들이다.
도 7 및 도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다.
도 9 및 도 10은 도 7 및 도 8의 B-B'을 따라서 절단한 다양한 단면도들이다.
도 11은 도 7 및 도 8의 C-C'을 따라서 절단한 단면도이다.
도 12 및 도 13은 도 7 및 도 8의 D-D'을 따라서 절단한 다양한 단면도들이다.
도 14 및 도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다.
도 16 및 도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다.
도 18 및 도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다.
도 20 및 도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다.
이하에서, 도 1 내지 도 13을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 포함하는 디스플레이 장치를 설명하기 위한 개략적인 사시도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 패키지를 포함하는 디스플레이 장치(1000)는 반도체 패키지(100), 구동 인쇄 회로(400) 및 디스플레이 패널(500)을 포함할 수 있다.
반도체 패키지(100)는 구동 인쇄 회로(400)과 디스플레이 패널(500) 사이에서 구동 인쇄 회로(400) 및 디스플레이 패널(500)과 접속될 수 있다. 반도체 패키지(100)는 구동 인쇄 회로(400)로부터 신호를 입력받아 디스플레이 패널(500)로 출력할 수 있다.
반도체 패키지(100)는 칩 온 필름(COF; Chip On Film) 반도체 패키지일 수 있다. 예를 들어, 반도체 패키지(100)는 반도체칩이 부착된 반도체 패키지일 수 있다. 몇몇 실시예에서, 반도체 패키지(100)는 2개 이상의 반도체칩을 포함할 수 있다. 예를 들어, 반도체 패키지(100)는 제1 반도체칩(310) 및 제2 반도체칩(320)을 포함할 수 있다.
반도체 패키지(100)는 예를 들어, 디스플레이 구동칩(DDI; Display Driver IC)을 포함하는 DDI 패키지일 수 있다. 예를 들어, 제1 반도체칩(310) 및 제2 반도체칩(320)은 디스플레이 구동칩일 수 있다. 예를 들어, 제1 반도체칩(310) 및 제2 반도체칩(320)은 디스플레이 패널(500)의 화소를 조절하여 색상을 구현할 수 있다.
구동 인쇄 회로(400)는 반도체 패키지(100)의 일측과 연결될 수 있다. 예를 들어, 구동 인쇄 회로(400)는 그 표면에 형성된 구동 연결 배선(430)을 포함할 수 있다. 구동 연결 배선(430)은 반도체 패키지(100)와 접속되어, 제1 반도체칩(310) 및/또는 제2 반도체칩(320)과 구동 인쇄 회로(400)를 전기적으로 연결할 수 있다.
구동 인쇄 회로(400)는 하나 이상의 구동 회로 칩(410)을 포함할 수 있다. 구동 회로 칩(410)은 반도체 패키지(100)에 전원 및 신호를 동시에 인가할 수 있다. 구동 인쇄 회로(400)는 예를 들어, 인쇄 회로 기판(PCB; Printed Circuit Board)을 포함할 수 있다.
디스플레이 패널(500)은 반도체 패키지(100)의 다른 일측과 연결될 수 있다. 예를 들어, 디스플레이 패널(500)은 그 표면에 형성된 패널 연결 배선(530)을 포함할 수 있다. 패널 연결 배선(530)은 반도체 패키지(100)와 접속되어, 제1 반도체칩(310) 및/또는 제2 반도체칩(320)과 디스플레이 패널(500)을 전기적으로 연결할 수 있다.
디스플레이 패널(500)은 디스플레이용 기판(510) 및 디스플레이용 기판(510) 상의 화상 영역(520)을 포함할 수 있다. 디스플레이용 기판(510)은 예를 들어, 유리 기판 또는 플렉시블(flexible) 기판을 포함할 수 있다. 화상 영역(520)에는 복수의 화소들이 형성될 수 있다. 화상 영역(520)의 복수의 화소들은 반도체 패키지(100)로부터 제공되는 신호에 따라 동작할 수 있다.
반도체 패키지(100)는 디스플레이 패널(500)과 전기적으로 연결되어 게이트 드라이버 또는 소오스 드라이버의 기능을 수행할 수 있다. 예를 들어, 반도체 패키지(100)는 디스플레이 패널(500)의 게이트 라인들에 연결되어 게이트 드라이버의 기능을 수행할 수 있다. 또는, 예를 들어, 반도체 패키지(100)는 디스플레이 패널(500)의 소오스 라인들에 연결되어 소오스 드라이버의 기능을 수행할 수 있다.
디스플레이 패널(500)은 예를 들어, LCD(Liquid Crystal Display) 패널, LED(Light Emitting Diode) 패널, OLED(Organic LED) 패널 및 플라즈마 디스플레이 패널(PDP; Plasma Display Panel) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 구동 인쇄 회로(400)와 디스플레이 패널(500) 사이에 복수 개의 반도체 패키지(100)가 연결될 수 있다. 예를 들어, 디스플레이 패널(500)이 텔레비전과 같이 큰 면적의 화면을 제공하기 위한 것이나 고해상도를 지원하는 경우에, 몇몇 실시예에 따른 디스플레이 장치는 복수 개의 반도체 패키지(100)를 포함할 수 있다.
몇몇 실시예에서, 구동 인쇄 회로(400)와 디스플레이 패널(500) 사이에 하나의 반도체 패키지(100)가 연결될 수도 있다. 예를 들어, 디스플레이 패널(500)이 휴대폰과 같이 작은 면적의 화면을 제공하기 위한 것이나 저해상도를 지원하는 경우에, 몇몇 실시예에 따른 디스플레이 장치는 하나의 반도체 패키지(100)만을 포함할 수도 있다.
몇몇 실시예에서, 반도체 패키지(100)는 이방 도전성 층(600; anisotropic conductive layer; 600)에 의해 구동 인쇄 회로(400)의 구동 연결 배선(430) 및 디스플레이 패널(500)의 패널 연결 배선(530)과 각각 연결될 수 있다.
이방 도전성층(600)은 예를 들어, 이방 도전성 필름(film) 또는 이방 도전성 페이스트(paste)를 포함할 수 있다. 이방 도전성층(600)은 절연 접착층 내에 도전성 입자가 분산되어 있는 구조를 가질 수 있다. 또한, 이방 도전성층(600)은 이방성의 전기적 특성을 가질 수 있다. 예를 들어, 이방 도전성층(600)은 접속 시에, 전극 방향(예를 들어, 수직 방향)으로만 통전이 되도록 하고, 전극과 전극 사이 방향(예를 들어, 수평 방향)으로는 절연되는 이방성의 전기적 특성을 가질 수 있다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다. 도 3 및 도 4는 도 2의 A-A'을 따라서 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 또한, 설명의 편의를 위해, 도 2에서, 필름 기판(110)을 따라 연장되는 배선의 도시는 생략한다.
이하에서, 반도체 패키지는 도 1의 반도체 패키지(100)인 것으로 설명되나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에 따른 반도체 패키지는 시스템 온 칩(SOF; System On Film) 반도체 패키지일 수도 있다.
도 2 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 필름 기판(110), 복수의 제1 칩 패드(315), 복수의 제2 칩 패드(325), 제1 본딩 패드(144), 제2 본딩 패드(244), 제3 본딩 패드(154), 제4 본딩 패드(164), 제5 본딩 패드(254), 제6 본딩 패드(264), 제1 반도체칩(310), 제2 반도체칩(320), 다이렉트 배선(330), 레지스트막(120) 및 몰드막(130)을 포함한다.
필름 기판(110)은 제1 본딩 영역(BR1), 칩 영역(CR) 및 제2 본딩 영역(BR2)을 포함할 수 있다. 제1 본딩 영역(BR1), 칩 영역(CR) 및 제2 본딩 영역(BR2)은 제1 방향(Y)을 따라 차례로 배열될 수 있다.
예를 들어, 제1 본딩 영역(BR1) 및 제2 본딩 영역(BR2)은 필름 기판(110)의 양단에 각각 배치될 수 있고, 칩 영역(CR)은 제1 본딩 영역(BR1)과 제2 본딩 영역(BR2) 사이에 배치될 수 있다. 예를 들어, 칩 영역(CR)은 필름 기판(110)의 중앙부에 형성될 수 있다.
제1 본딩 영역(BR1)은 예를 들어, 도 1의 구동 인쇄 회로(400)가 접속되는 필름 기판(110)의 영역일 수 있다. 제2 본딩 영역(BR2)은 예를 들어, 도 1의 디스플레이 패널(500)이 접속되는 필름 기판(110)의 영역일 수 있다. 칩 영역(CR)은 예를 들어, 도 1의 제1 반도체칩(310) 및 제2 반도체칩(320)이 부착되는 필름 기판(110)의 영역일 수 있다. 칩 영역(CR) 내에서, 제1 반도체칩(310)과 제2 반도체칩(320)은 제1 방향(Y)과 교차하는 제2 방향(X)을 따라 서로 인접하게 배열될 수 있다.
또한, 필름 기판(110)은 서로 대향되는 제1 면(110a) 및 제2 면(110b)을 포함할 수 있다. 예를 들어, 제1 면(110a)은 필름 기판(110)의 상면일 수 있고, 제2 면(110b)은 필름 기판(110)의 하면일 수 있다.
필름 기판(110)은 예를 들어, 플레시블(flexible) 필름일 수 있다. 예를 들어, 필름 기판(110)은 폴리이미드(polyimide) 또는 에폭시계 수지를 포함하는 플렉시블 필름일 수 있다.
복수의 제1 칩 패드(315)는 칩 영역(CR)의 제1 면(110a) 상에 형성될 수 있다. 복수의 제1 칩 패드(315)는 제1 반도체칩(310)과 전기적으로 연결될 수 있다. 예를 들어, 제1 반도체칩(310)은 복수의 제1 칩 패드(315) 상에 배치될 수 있다. 도 2에서, 복수의 제1 칩 패드(315)는 제1 반도체칩(310)의 둘레를 따라 일렬로 배열되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 복수의 제1 칩 패드(315)는 제1 반도체칩(310)의 가장자리의 일부를 따라 배열될 수도 있다. 또는 예를 들어, 복수의 제1 칩 패드(315)는 제1 반도체칩(310)의 가장자리를 따라 2개 이상의 열로 배열될 수도 있다.
복수의 제1 칩 패드(315)의 일부는 입력 패드일 수 있다. 또한, 복수의 제1 칩 패드(315)의 다른 일부는 출력 패드일 수 있다. 이에 관하여는, 도 7 내지 도 13에 관한 설명에서 자세히 후술한다.
몇몇 실시예에서, 복수의 제1 칩 패드(315)의 또 다른 일부는 더미(dummy) 패드일 수 있다. 예를 들어, 복수의 제1 칩 패드(315)의 또 다른 일부는 본딩 패드와 전기적으로 연결되지 않을 수 있다. 이러한 더미 패드는 예를 들어, 칩 영역(CR)의 중앙부에 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 제1 칩 패드(315)는 제1 패드 그룹(PG1)을 포함할 수 있다. 제1 패드 그룹(PG1)은 제2 방향(X)을 따라 배열되는 복수의 제1 칩 패드(315)의 일부일 수 있다. 또한, 제1 패드 그룹(PG1)은 제1 본딩 영역(BR1)에 인접하는 복수의 제1 칩 패드(315)의 일부일 수 있다.
복수의 제2 칩 패드(325)는 칩 영역(CR)의 제1 면(110a) 상에 형성될 수 있다. 복수의 제2 칩 패드(325)는 제2 반도체칩(320)과 전기적으로 연결될 수 있다. 예를 들어, 제2 반도체칩(320)은 복수의 제2 칩 패드(325) 상에 배치될 수 있다. 복수의 제1 칩 패드(315)와 마찬가지로, 도 2에서, 복수의 제2 칩 패드(325)는 제2 반도체칩(320)의 둘레를 따라 일렬로 배열되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 제2 칩 패드(325)의 일부는 입력 패드일 수 있다. 또한, 복수의 제2 칩 패드(325)의 다른 일부는 출력 패드일 수 있다. 이에 관하여는, 도 7 내지 도 13에 관한 설명에서 자세히 후술한다.
몇몇 실시예에서, 복수의 제2 칩 패드(325)의 또 다른 일부는 더미(dummy) 패드일 수 있다. 예를 들어, 복수의 제2 칩 패드(325)의 또 다른 일부는 본딩 패드와 전기적으로 연결되지 않을 수 있다. 이러한 더미 패드는 예를 들어, 칩 영역(CR)의 중앙부에 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 제2 칩 패드(325)는 제2 패드 그룹(PG2)을 포함할 수 있다. 제2 패드 그룹(PG2)은 제2 방향(X)을 따라 배열되는 복수의 제2 칩 패드(325)의 일부일 수 있다. 또한, 제2 패드 그룹(PG2)은 제1 본딩 영역(BR1)에 인접하는 복수의 제2 칩 패드(325)의 일부일 수 있다. 예를 들어, 제2 패드 그룹(PG2)은 제2 방향(X)을 따라 제1 패드 그룹(PG1)과 인접하게 배열될 수 있다.
제1 및 제2 본딩 패드(144, 244)는 제1 본딩 영역(BR1) 내에 형성될 수 있다. 몇몇 실시예에서, 제1 및 제2 본딩 패드(144, 244)는 제1 본딩 영역(BR1)의 제1 면(110a) 상에 형성될 수 있다. 제1 및 제2 본딩 패드(144, 244)는 예를 들어, 도 1의 구동 인쇄 회로(400)의 구동 연결 배선(430)과 전기적으로 연결될 수 있다.
또한, 복수의 제1 본딩 패드(144) 및 복수의 제2 본딩 패드(244)가 제1 본딩 영역(BR1) 내에 형성될 수 있다. 예를 들어, 복수의 제1 본딩 패드(144) 및 복수의 제2 본딩 패드(244)는 제2 방향(X)을 따라 나란히 배열될 수 있다.
제3 내지 제6 본딩 패드(154, 164, 254, 264)는 제2 본딩 영역(BR2) 내에 형성될 수 있다. 몇몇 실시예에서, 제3 내지 제6 본딩 패드(154, 164, 254, 264)는 제2 본딩 영역(BR2)의 제1 면(110a) 상에 형성될 수 있다. 제3 내지 제6 본딩 패드(154, 164, 254, 264)는 예를 들어, 도 1의 디스플레이 패널(500)의 패널 연결 배선(530)과 전기적으로 연결될 수 있다.
또한, 복수의 제3 본딩 패드(154) 및 복수의 제5 본딩 패드(254)가 제2 본딩 영역(BR2) 내에 형성될 수 있다. 예를 들어, 복수의 제3 본딩 패드(154) 및 복수의 제5 본딩 패드(254)는 제2 방향(X)을 따라 나란히 배열될 수 있다.
마찬가지로, 복수의 제4 본딩 패드(164) 및 복수의 제6 본딩 패드(264)가 제2 본딩 영역(BR2) 내에 형성될 수 있다. 예를 들어, 복수의 제4 본딩 패드(164) 및 복수의 제6 본딩 패드(264)는 제2 방향(X)을 따라 나란히 배열될 수 있다.
몇몇 실시예에서, 제4 본딩 패드(164) 및 제6 본딩 패드(264)는 제3 본딩 패드(154) 및 제5 본딩 패드(254)보다 칩 영역(CR)에 인접할 수 있다. 예를 들어, 제4 본딩 패드(164)는 제3 본딩 패드(154)와 칩 영역(CR) 사이에 배치될 수 있고, 제6 본딩 패드(264)는 제5 본딩 패드(254)와 칩 영역(CR) 사이에 배치될 수 있다.
몇몇 실시예에서, 제3 본딩 패드(154) 및 제4 본딩 패드(164)의 개수의 합은 제1 본딩 패드(144)의 개수보다 많을 수 있다. 마찬가지로, 제5 본딩 패드(254) 및 제6 본딩 패드(264)의 개수의 합은 제2 본딩 패드(244)의 개수보다 많을 수 있다.
도 7 및 도 8에서, 제3 본딩 패드(154)의 개수와 제4 본딩 패드(164)의 개수는 동일하고, 제5 본딩 패드(254)의 개수와 제6 본딩 패드(264)의 개수는 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 본딩 패드(154)의 개수와 제4 본딩 패드(164)의 개수보다 적을 수도 있고, 이보다 많을 수도 있다.
제3 본딩 패드(154)와 제4 본딩 패드(164)는 서로 이격될 수 있고, 제5 본딩 패드(254)와 제6 본딩 패드(264)는 서로 이격될 수 있다. 또한, 도시된 것처럼, 제3 본딩 패드(154)와 제4 본딩 패드(164)는 서로 엇갈리게 배열될 수 있고, 제5 본딩 패드(254)와 제6 본딩 패드(264)는 서로 엇갈리게 배열될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 본딩 패드(154)와 제4 본딩 패드(164)가 제1 방향(Y)을 따라 나란히 배열될 수도 있고, 제5 본딩 패드(254)와 제6 본딩 패드(264)가 제1 방향(Y)을 따라 나란히 배열될 수도 있다.
다이렉트 배선(330)은 제1 본딩 영역(BR1)과 제2 본딩 영역(BR2)을 연결할 수 있다. 예를 들어, 다이렉트 배선(330)은 제1 방향(Y)을 따라 연장되어 제1 본딩 영역(BR1)과 제2 본딩 영역(BR2)을 연결할 수 있다. 몇몇 실시예에서, 다이렉트 배선(330)은 필름 기판(110)의 제1 면(110a)을 따라 연장될 수 있다.
제1 본딩 영역(BR1) 내의 다이렉트 배선(330)은 예를 들어, 도 1의 구동 인쇄 회로(400)의 구동 연결 배선(430)과 전기적으로 연결될 수 있다. 제2 본딩 영역(BR2) 내의 다이렉트 배선(330)은 예를 들어, 도 1의 디스플레이 패널(500)의 패널 연결 배선(530)과 전기적으로 연결될 수 있다. 이에 따라, 다이렉트 배선(330)은 예를 들어, 구동 인쇄 회로(400)와 디스플레이 패널(500)을 전기적으로 연결할 수 있다.
그러나, 몇몇 실시예에 따른 반도체 패키지는 다이렉트 배선(330)을 포함하지 않을 수도 있다. 예를 들어, 몇몇 실시예에서, 제1 본딩 영역(BR1)과 제2 본딩 영역(BR2)을 연결하는 다이렉트 배선(330)은 생략될 수도 있다.
레지스트막(120)은 필름 기판(110) 상의 배선들을 덮을 수 있다. 또한, 레지스트막(120)은 필름 기판(110) 상의 배선들의 일부를 노출시킬 수 있다. 예를 들어, 도 3 및 도 4에 도시된 것처럼, 레지스트막(120)은 복수의 제1 칩 패드(315) 및 복수의 제2 칩 패드(325)를 노출시킬 수 있다.
이에 따라, 복수의 제1 칩 패드(315)는 제1 반도체칩(310)과 접속될 수 있고, 복수의 제2 칩 패드(325)는 제2 반도체칩(320)과 접속될 수 있다. 복수의 제1 칩 패드(315) 및 복수의 제2 칩 패드(325)는, 각각 도전성 범프(bump)에 의해 제1 반도체칩(310) 및 제2 반도체칩(320)과 전기적으로 연결될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몰드막(130)은 필름 기판(110)과 제1 및 제2 반도체칩(310, 320) 사이 및 필름 기판(110)과 제2 반도체칩(320) 사이에 형성될 수 있다. 또한, 몰드막(130)은 복수의 제1 칩 패드(315) 및 복수의 제2 칩 패드(325)를 덮을 수 있다.
몰드막(130)은 예를 들어, 에폭시 수지를 포함할 수 있다. 몰드막(130)은 예를 들어, 모세관 언더필(capillary under-fill) 방법에 의해 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
상술한 것처럼, 제1 반도체칩(310)과 제2 반도체칩(320)은 서로 인접할 수 있다. 몇몇 실시예에서, 제1 반도체칩(310)과 제2 반도체칩(320) 사이의 거리는 100 μm 이하일 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 반도체칩(310)과 제2 반도체칩(320) 사이의 거리(D)는 100 μm 이하일 수 있다. 몇몇 실시예에서, 제1 반도체칩(310)과 제2 반도체칩(320)은 서로 접촉할 수도 있다.
몇몇 실시예에서, 제1 반도체칩(310)과 제2 반도체칩(320)은 단차를 가질 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제1 반도체칩(310)의 제1 두께(TH1)와 제2 반도체칩(320)의 제2 두께(TH2)는 서로 다를 수 있다. 도 4에서, 제1 반도체칩(310)의 제1 두께(TH1)는 제2 반도체칩(320)의 제2 두께(TH2)보다 작은 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체칩(310)의 제1 두께(TH1)는 제2 반도체칩(320)의 제2 두께(TH2)보다 클 수도 있다.
도 5 및 도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지에서 반도체칩의 부착 방법을 설명하기 위한 예시적인 도면들이다.
도 5를 참조하면, 서로 인접하는 제1 반도체칩(310) 및 제2 반도체칩(320)은 별개로 필름 기판(110) 상에 부착될 수 있다.
예를 들어, 제1 반도체칩(310)이 부착된 후에, 제2 반도체칩(320)이 필름 기판(110) 상에 부착될 수 있다. 제1 반도체칩(310) 및 제2 반도체칩(320)은 예를 들어, 부착 기구(700)에 의해 필름 기판(110) 상에 부착될 수 있다.
몇몇 실시예에서, 제1 반도체칩(310)을 부착한 후에, 제1 반도체칩(310)보다 두꺼운 두께의 제2 반도체칩(320)을 필름 기판(110) 상에 부착할 수 있다. 이러한 경우에, 부착 기구(700)의 폭이 제2 반도체칩(320)보다 크더라도, 제1 반도체칩(310)에 인접하는 제2 반도체칩(320)을 용이하게 부착할 수 있다. 예를 들어, 100 μm 이하의 거리로 인접하는 제1 반도체칩(310) 및 제2 반도체칩(320)이 필름 기판(110) 상에 형성될 수 있다.
그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 부착 방법 또는 부착 기구에 따라, 제1 반도체칩(310)의 두께와 제2 반도체칩(320)의 두께는 서로 동일할 수도 있다.
도 6을 참조하면, 서로 인접하는 제1 반도체칩(310) 및 제2 반도체칩(320)은 동시에 필름 기판(110) 상에 부착될 수 있다.
몇몇 실시예에서, 웨이퍼(미도시)로부터 인접하는 복수 개의 반도체칩을 한 번에 절단한 후에, 절단된 복수 개의 반도체칩을 필름 기판(110) 상에 부착할 수 있다.
예를 들어, 웨이퍼에서 서로 인접하는 제1 반도체칩(310) 및 제2 반도체칩(320)을 한 번에 절단한 후에, 제1 반도체칩(310) 및 제2 반도체칩(320)을 필름 기판(110) 상에 부착할 수 있다. 이에 따라, 필름 기판(110) 상에 서로 인접하는 제1 반도체칩(310) 및 제2 반도체칩(320)이 용이하게 부착될 수 있다. 예를 들어, 서로 접촉하는 제1 반도체칩(310) 및 제2 반도체칩(320)이 필름 기판(110) 상에 형성될 수 있다. 또는 예를 들어, 제1 반도체칩(310)과 제2 반도체칩(320) 사이에 웨이퍼의 스크라이브 라인(scribe line)이 남을 수 있다.
이하에서, 도 7 내지 도 13을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 보다 구체적으로 설명한다.
도 7 및 도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다. 도 9 및 도 10은 도 7 및 도 8의 B-B'을 따라서 절단한 다양한 단면도들이다. 도 11은 도 7 및 도 8의 C-C'을 따라서 절단한 단면도이다. 도 12 및 도 13은 도 7 및 도 8의 D-D'을 따라서 절단한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 또한, 설명의 편의를 위해, 도 7 및 도 8에서 반도체칩의 도시는 생략한다.
참고적으로, 도 7은 필름 기판(110)의 제1 면(110a)을 바라보는 레이아웃도이고, 도 8은 필름 기판(110)의 제2 면(110b)을 바라보는 레이아웃도이다.
도 7 내지 도 13을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 패드 그룹(PG1)은 제1 패드(152), 제2 패드(142) 및 제3 패드(162)를 포함하고, 제2 패드 그룹(PG2)은 제4 패드(252), 제5 패드(242) 및 제6 패드(262)를 포함한다. 또한, 몇몇 실시예에 따른 반도체 패키지는 제1 배선(150), 제2 배선(140), 제3 배선(160), 제4 배선(250), 제5 배선(240) 및 제6 배선(260)을 포함한다.
제1 내지 제3 패드(152, 142, 162)는 제2 방향(X)을 따라 차례로 배열될 수 있다. 이 때, 제1 패드(152)는 제2 반도체칩(320)에 인접할 수 있다. 예를 들어, 제1 패드(152)는 제2 패드(142) 및 제3 패드(162)보다 제2 반도체칩(320)에 인접할 수 있다.
제4 내지 제6 패드(252, 242, 262)는 제2 방향(X)을 따라 차례로 배열될 수 있다. 이 때, 제4 패드(252)는 제1 반도체칩(310)에 인접할 수 있다. 예를 들어, 제4 패드(252)는 제5 패드(242) 및 제6 패드(262)보다 제1 반도체칩(310)에 인접할 수 있다. 몇몇 실시예에서, 제4 패드(252)는 제1 패드(152)에 인접할 수 있다.
제1 배선(150)은 제1 반도체칩(310)과 제2 본딩 영역(BR2)을 연결할 수 있다. 예를 들어, 제1 배선(150)은 제1 패드(152)와 제3 본딩 패드(154)를 연결할 수 있다. 몇몇 실시예에서, 제1 배선(150)은 출력 배선일 수 있다. 예를 들어, 제1 배선(150)은 제1 반도체칩(310)과 도 1의 디스플레이 패널(500)을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제1 배선(150)의 적어도 일부는 필름 기판(110)의 제2 면(110b)을 따라 연장될 수 있다. 예를 들어, 도 9에 도시된 것처럼, 제1 배선(150)은 제1 연장부(150a), 제1 비아(150v1), 제2 연장부(150b) 및 제2 비아(150v2)를 포함할 수 있다.
제1 연장부(150a)는 제1 패드(152)와 제1 비아(150v1)를 연결할 수 있다. 또한, 제1 연장부(150a)는 필름 기판(110)의 제1 면(110a)을 따라 연장될 수 있다.
제1 비아(150v1)는 필름 기판(110)을 관통할 수 있다. 또한, 제1 비아(150v1)는 제1 연장부(150a)와 제2 연장부(150b)를 연결할 수 있다. 몇몇 실시예에서, 도 7 및 도 8에 도시된 것처럼, 제1 비아(150v1)는 칩 영역(CR)과 제1 본딩 영역(BR1) 사이에 배치될 수 있다.
제2 연장부(150b)는 제1 비아(150v1)와 제2 비아(150v2)를 연결할 수 있다. 또한, 제2 연장부(150b)는 필름 기판(110)의 제2 면(110b)을 따라 연장될 수 있다. 몇몇 실시예에서, 도 9에 도시된 것처럼, 제2 연장부(150b)의 적어도 일부는 제1 반도체칩(310)과 중첩될 수 있다. 여기서, "중첩"이란, 연직 방향에서 중첩되는 것을 의미한다.
제2 비아(150v2)는 필름 기판(110)을 관통할 수 있다. 또한, 제2 비아(150v2)는 제2 연장부(150b)와 제3 본딩 패드(154)를 연결할 수 있다. 몇몇 실시예에서, 도 7 및 도 8에 도시된 것처럼, 제2 비아(150v2)는 제2 본딩 영역(BR2) 내에 배치될 수 있다.
몇몇 실시예에서, 제2 비아(150v2)는 생략될 수도 있다. 예를 들어, 제3 본딩 패드(154)가 제2 본딩 영역(BR2)의 제2 면(110b) 상에 형성되는 경우에, 제2 비아(150v2)는 생략될 수 있다. 예를 들어, 제2 연장부(150b)와 제3 본딩 패드(154)가 직접 연결될 수 있다.
몇몇 실시예에서, 제1 배선(150)은 제1 반도체칩(310)의 특성을 검사하는 테스트 배선을 더 포함할 수 있다. 제1 배선(150)이 출력 배선인 경우에, 제1 반도체칩(310)의 출력 특성이 검사될 수 있다. 예를 들어, 도 10에 도시된 것처럼, 제1 배선(150)은 제3 연장부(150c) 및 제1 테스트 패드(156)를 더 포함할 수 있다.
몇몇 실시예에서, 제3 연장부(150c)는 제1 패드(152)로부터 제1 본딩 영역(BR1)을 향하는 방향으로 연장될 수 있다. 또한, 제3 연장부(150c)는 필름 기판(110)의 제1 면(110a)을 따라 연장될 수 있다. 몇몇 실시예에서, 제1 테스트 패드(156)는 제1 본딩 영역(BR1) 내에 배치될 수 있다. 그러나, 몇몇 실시예에서, 제1 테스트 패드(156)는 필름 기판(110)으로부터 제거될 수도 있다.
제2 배선(140)은 제1 반도체칩(310)과 제1 본딩 영역(BR1)을 연결할 수 있다. 예를 들어, 제2 배선(140)은 제2 패드(142)와 제1 본딩 패드(144)를 연결할 수 있다. 몇몇 실시예에서, 제2 배선(140)은 입력 배선일 수 있다. 예를 들어, 제2 배선(140)은 제1 반도체칩(310)과 도 1의 구동 인쇄 회로(400)를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 도 11에 도시된 것처럼, 제2 배선(140)은 필름 기판(110)의 제1 면(110a)을 따라 연장될 수 있다. 또한, 제1 본딩 패드(144)는 레지스트막(120)에 의해 노출될 수 있다.
제3 배선(160)은 제1 반도체칩(310)과 제2 본딩 영역(BR2)을 연결할 수 있다. 예를 들어, 제3 배선(160)은 제3 패드(162)와 제4 본딩 패드(164)를 연결할 수 있다. 몇몇 실시예에서, 제3 배선(160)은 출력 배선일 수 있다. 예를 들어, 제3 배선(160)은 제1 반도체칩(310)과 도 1의 디스플레이 패널(500)을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 도 12에 도시된 것처럼, 제3 배선(160)은 필름 기판(110)의 제1 면(110a)을 따라 연장될 수 있다. 또한, 제4 본딩 패드(164)는 레지스트막(120)에 의해 노출될 수 있다.
몇몇 실시예에서, 도 8에 도시된 것처럼, 제3 배선(160)은 제1 반도체칩(310)과 다이렉트 배선(330) 사이에서 연장될 수 있다.
몇몇 실시예에서, 제3 배선(160)은 제1 반도체칩(310)의 특성을 검사하는 테스트 배선을 더 포함할 수 있다. 제3 배선(160)이 출력 배선인 경우에, 제1 반도체칩(310)의 출력 특성이 검사될 수 있다. 예를 들어, 도 13에 도시된 것처럼, 제3 배선(160)은 제3 비아(160v) 및 제2 테스트 패드(166)를 더 포함할 수 있다.
몇몇 실시예에서, 제3 배선(160)의 일부는 제3 비아(160v)를 통해 필름 기판(110)의 제2 면(110b)을 따라 연장될 수 있다. 또한, 제3 배선(160)의 일부는 제3 비아(160v)를 통해 제3 패드(162)로부터 제2 본딩 영역(BR2)을 향하는 방향으로 연장될 수 있다. 몇몇 실시예에서, 제2 테스트 패드(166)는 제2 본딩 영역(BR2) 내에 배치될 수 있다. 그러나, 몇몇 실시예에서, 제2 테스트 패드(166)는 필름 기판(110)으로부터 제거될 수도 있다.
제4 배선(250)은 제2 반도체칩(320)과 제2 본딩 영역(BR2)을 연결할 수 있다. 예를 들어, 제4 배선(250)은 제4 패드(252)와 제5 본딩 패드(254)를 연결할 수 있다. 몇몇 실시예에서, 제4 배선(250)은 출력 배선일 수 있다. 예를 들어, 제4 배선(250)은 제2 반도체칩(320)과 도 1의 디스플레이 패널(500)을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제4 배선(250)의 적어도 일부는 필름 기판(110)의 제2 면(110b)을 따라 연장될 수 있다. 예를 들어, 제4 배선(250)은 필름 기판(110)을 관통하는 제4 비아(250v1) 및 제5 비아(250v2)를 포함할 수 있다. 몇몇 실시예에서, 제4 비아(250v1)는 칩 영역(CR)과 제1 본딩 영역(BR1) 사이에 배치될 수 있고, 제5 비아(250v2)는 제2 본딩 영역(BR2) 내에 배치될 수 있다.
그러나, 몇몇 실시예에서, 제5 비아(250v2)는 생략될 수도 있다. 예를 들어, 제5 본딩 패드(254)가 제2 본딩 영역(BR2)의 제2 면(110b) 상에 형성되는 경우에, 제4 비아는 생략될 수 있다.
제5 배선(240)은 제2 반도체칩(320)과 제1 본딩 영역(BR1)을 연결할 수 있다. 예를 들어, 제5 배선(240)은 제5 패드(242)와 제2 본딩 패드(244)를 연결할 수 있다. 몇몇 실시예에서, 제5 배선(240)은 입력 배선일 수 있다. 예를 들어, 제5 배선(240)은 제2 반도체칩(320)과 도 1의 구동 인쇄 회로(400)를 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제5 배선(240)은 필름 기판(110)의 제1 면(110a)을 따라 연장될 수 있다.
제6 배선(260)은 제2 반도체칩(320)과 제2 본딩 영역(BR2)을 연결할 수 있다. 예를 들어, 제6 배선(260)은 제6 패드(262)와 제6 본딩 패드(264)를 연결할 수 있다. 몇몇 실시예에서, 제6 배선(260)은 출력 배선일 수 있다. 예를 들어, 제6 배선(260)은 제2 반도체칩(320)과 도 1의 디스플레이 패널(500)을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 제6 배선(260)은 필름 기판(110)의 제1 면(110a)을 따라 연장될 수 있다. 또한, 몇몇 실시예에서, 제6 배선(260)은 제2 반도체칩(320)과 다이렉트 배선(330) 사이에서 연장될 수 있다.
전자 제품이 소형화, 박형화 및 경량화됨에 따라, 전자 제품에 사용되는 반도체 패키지의 소형화 또한 요구되고 있다. 몇몇 실시예에 따른 반도체 패키지는, 반도체칩 사이의 거리를 최소화하여 소형화된 반도체 패키지를 제공할 수 있다.
예를 들어, 몇몇 실시예에 따른 반도체 패키지는, 제2 반도체칩(320)에 인접하는 제1 배선(150)을 필름 기판(110)의 제2 면(110b)을 따라 연장되도록 형성하여, 제1 반도체칩(310)과 제2 반도체칩(320) 사이의 거리를 최소화할 수 있다. 예를 들어, 100 μm 이하의 거리로 인접하는 제1 반도체칩(310) 및 제2 반도체칩(320)이 형성될 수 있다. 이에 따라, 예를 들어, 제2 방향(X)에서 소형화된 반도체 패키지가 제공될 수 있다. 만일 제2 반도체칩(320)에 인접하는 제1 배선(150)이 필름 기판(110)의 제1 면(110a)을 따라 연장된다면, 제1 배선(150)은 제1 반도체칩(310)과 제2 반도체칩(320) 사이에서 연장될 수 있다. 이는 제1 반도체칩(310)과 제2 반도체칩(320) 사이의 거리를 넓히는 요소가 되므로, 반도체 패키지의 소형화에 불리하게 작용할 수 있다.
도 14 및 도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 또한, 설명의 편의를 위해, 도 14 및 도 17에서 반도체칩의 도시는 생략한다.
참고적으로, 도 14는 필름 기판(110)의 제1 면(110a)을 바라보는 레이아웃도이고, 도 15는 필름 기판(110)의 제2 면(110b)을 바라보는 레이아웃도이다.
도 14 및 도 15를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제7 배선(170) 및 제8 배선(270)을 포함한다.
제7 배선(170)은 제1 반도체칩(310)과 제2 본딩 영역(BR2)을 연결할 수 있다. 몇몇 실시예에서, 제7 배선(170)은 출력 배선일 수 있다. 예를 들어, 제7 배선(170)은 제1 반도체칩(310)과 도 1의 디스플레이 패널(500)을 전기적으로 연결할 수 있다.
제7 배선(170)의 적어도 일부는 필름 기판(110)의 제2 면(110b)을 따라 연장될 수 있다. 예를 들어, 제7 배선(170)은 필름 기판(110)을 관통하는 제6 비아(170v1)를 포함할 수 있다. 몇몇 실시예에서, 제6 비아(170v1)는 칩 영역(CR) 내에 배치될 수 있다. 예를 들어, 제6 비아(170v1)는 제1 반도체칩(310)과 중첩될 수 있다.
제7 배선(170)은 제7 패드(172)와 제3 본딩 패드(154)를 연결할 수 있다. 몇몇 실시예에서, 제7 패드(172)는 제1 패드 그룹(PG1)보다 제2 본딩 영역(BR2)에 인접할 수 있다.
제8 배선(270)은 제2 반도체칩(320)과 제2 본딩 영역(BR2)을 연결할 수 있다. 몇몇 실시예에서, 제8 배선(270)은 출력 배선일 수 있다. 예를 들어, 제8 배선(270)은 제2 반도체칩(320)과 도 1의 디스플레이 패널(500)을 전기적으로 연결할 수 있다.
제8 배선(270)의 적어도 일부는 필름 기판(110)의 제2 면(110b)을 따라 연장될 수 있다. 예를 들어, 제8 배선(270)은 필름 기판(110)을 관통하는 제7 비아(270v1)를 포함할 수 있다. 몇몇 실시예에서, 제7 비아(270v1)는 칩 영역(CR) 내에 배치될 수 있다. 예를 들어, 제7 비아(270v1)는 제2 반도체칩(320)과 중첩될 수 있다.
제8 배선(270)은 제8 패드(272)와 제5 본딩 패드(254)를 연결할 수 있다. 몇몇 실시예에서, 제8 패드(272)는 제2 패드 그룹(PG2)보다 제2 본딩 영역(BR2)에 인접할 수 있다.
도 16 및 도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 또한, 설명의 편의를 위해, 도 16 및 도 17에서 반도체칩의 도시는 생략한다.
참고적으로, 도 16은 필름 기판(110)의 제1 면(110a)을 바라보는 레이아웃도이고, 도 17은 필름 기판(110)의 제2 면(110b)을 바라보는 레이아웃도이다.
도 16 및 도 17을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 배선(150)의 제1 비아(150v1)는 칩 영역(CR) 내에 배치될 수 있다. 예를 들어, 제1 비아(150v1)는 제1 반도체칩(310)과 중첩될 수 있다.
제1 비아(150v1)와 마찬가지로, 몇몇 실시예에서, 제4 배선(250)의 제4 비아(250v1)는 칩 영역(CR) 내에 배치될 수 있다. 예를 들어, 제4 비아(250v1)는 제2 반도체칩(320)과 중첩될 수 있다.
도 18 및 도 19는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 또한, 설명의 편의를 위해, 도 18 및 도 19에서 반도체칩의 도시는 생략한다.
참고적으로, 도 18은 필름 기판(110)의 제1 면(110a)을 바라보는 레이아웃도이고, 도 19는 필름 기판(110)의 제2 면(110b)을 바라보는 레이아웃도이다.
도 18 및 도 19를 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제3 배선(160)의 적어도 일부는 필름 기판(110)의 제2 면(110b)을 따라 연장될 수 있다. 예를 들어, 제3 배선(160)은 필름 기판(110)을 관통하는 제8 비아(160v1)를 포함할 수 있다. 몇몇 실시예에서, 제8 비아(160v1)는 칩 영역(CR)과 제1 본딩 영역(BR1) 사이에 배치될 수 있다.
제3 배선(160)과 마찬가지로, 몇몇 실시예에서, 제6 배선(260)의 적어도 일부는 필름 기판(110)의 제2 면(110b)을 따라 연장될 수 있다. 예를 들어, 제6 배선(260)은 필름 기판(110)을 관통하는 제9 비아(260v1)를 포함할 수 잇다. 몇몇 실시예에서, 제9 비아(260v1)는 칩 영역(CR)과 제1 본딩 영역(BR1) 사이에 배치될 수 있다.
도 19에 도시된 것처럼, 몇몇 실시예에 따른 제3 배선(160) 및 제6 배선(260)은 칩 영역(CR)과 중첩되지 않을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 배선(160)의 적어도 일부 및/또는 제6 배선(260)의 적어도 일부는 칩 영역(CR)과 중첩될 수도 있다.
도 20 및 도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 또한, 설명의 편의를 위해, 도 20 및 도 21에서 반도체칩의 도시는 생략한다.
참고적으로, 도 20은 필름 기판(110)의 제1 면(110a)을 바라보는 레이아웃도이고, 도 21은 필름 기판(110)의 제2 면(110b)을 바라보는 레이아웃도이다.
도 20 및 도 21을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 패드 그룹(PG1)은 제9 패드(182)를 더 포함한다. 또한, 몇몇 실시예에 따른 반도체 패키지는 제9 배선(180)을 더 포함한다.
몇몇 실시예에서, 제9 패드(182)는 제1 패드(152)보다 제2 반도체칩(320)에 인접할 수 있다. 예를 들어, 제9 패드(182)는 제1 패드(152)보다 제4 패드(252)에 인접할 수 있다.
제9 배선(180)은 제1 반도체칩(310)과 제1 본딩 영역(BR1)을 연결할 수 있다. 몇몇 실시예에서, 제9 배선(180)은 출력 배선일 수 있다. 예를 들어, 제9 배선(180)은 제1 반도체칩(310)과 도 1의 디스플레이 패널(500)을 전기적으로 연결할 수 있다.
제9 배선(180)은 제1 반도체칩(310)과 제2 반도체칩(320) 사이에서 연장될 수 있다. 예를 들어, 제9 배선(180)은 제1 패드(152)와 제4 패드(252) 사이에서 연장될 수 있다.
몇몇 실시예에서, 제9 배선(180)은 필름 기판(110)의 제1 면(110a)을 따라 연장될 수 있다. 예를 들어, 제9 배선(180)은 제9 패드(182)와 제4 본딩 패드(164)를 연결할 수 있다.
몇몇 실시예에 따른 반도체 패키지는 다이렉트 배선을 포함하지 않을 수도 있다. 예를 들어, 도시된 것처럼, 몇몇 실시예에서, 제1 본딩 영역(BR1)과 제2 본딩 영역(BR2)을 연결하는 다이렉트 배선(예를 들어, 도 7 및 도 8의 330)은 생략될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 패키지 110: 필름 기판
120: 레지스트막 130: 몰드막
140, 150, 160: 배선 142, 152, 162: 패드
144, 154, 164: 본딩 패드 310, 320: 반도체칩
330: 다이렉트 배선 315, 325: 칩 패드
410: 구동 회로 칩 430: 구동 연결 배선
500: 디스플레이 패널 510: 디스플레이용 기판
520: 화상 영역 530: 패널 연결 배선
600: 이방 도전성층 BR1, BR2: 본딩 영역
CR: 칩 영역 PG1, PG2: 패드 그룹

Claims (20)

  1. 제1 방향을 따라 차례로 배열되는 제1 본딩 영역, 칩 영역 및 제2 본딩 영역이 정의되고, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판;
    상기 칩 영역의 상기 제1 면 상에, 상기 제1 방향과 교차하는 제2 방향을 따라 차례로 배열되는 제1 패드, 제2 패드 및 제3 패드를 포함하는 제1 패드 그룹;
    상기 제1 패드 그룹 상의 제1 반도체칩;
    상기 칩 영역의 상기 제1 면 상에, 상기 제1 반도체칩과 상기 제2 방향을 따라 배열되고, 상기 제1 패드에 인접하는 제2 반도체칩;
    상기 제1 패드와 상기 제2 본딩 영역을 연결하는 제1 배선;
    상기 제2 패드와 상기 제1 본딩 영역을 연결하는 제2 배선; 및
    상기 제3 패드와 상기 제2 본딩 영역을 연결하는 제3 배선을 포함하고,
    상기 제1 배선은,
    상기 필름 기판을 관통하는 제1 비아와,
    상기 제1 패드와 상기 제1 비아를 연결하는 제1 연장부와,
    상기 제1 비아와 상기 제2 본딩 영역을 연결하며 상기 필름 기판의 상기 제2 면을 따라 연장되는 제2 연장부를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제2 연장부의 적어도 일부는 상기 제1 반도체칩과 중첩되는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제2 본딩 영역의 상기 제1 면 상에, 서로 이격되는 제1 본딩 패드 및 제2 본딩 패드를 더 포함하고,
    상기 제1 배선은, 상기 제1 패드와 상기 제1 본딩 패드를 연결하고,
    상기 제3 배선은, 상기 제3 패드와 상기 제2 본딩 패드를 연결하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 제2 본딩 패드는 상기 제1 본딩 패드보다 상기 칩 영역에 인접하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 비아는 상기 칩 영역과 상기 제1 본딩 영역 사이에 배치되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 배선은, 상기 제1 패드와 상기 제1 본딩 영역을 연결하며 상기 필름 기판의 상기 제1 면을 따라 연장되는 제3 연장부를 더 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제3 배선은, 상기 칩 영역과 상기 제1 본딩 영역 사이의 제2 비아를 포함하고,
    상기 제3 배선의 적어도 일부는, 상기 필름 기판의 상기 제2 면을 따라 연장되는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 칩 영역의 상기 제1 면 상에, 상기 제2 반도체칩과 연결되고, 상기 제1 패드에 인접하는 제4 패드와,
    상기 제4 패드와 상기 제2 본딩 영역을 연결하는 제4 배선을 더 포함하고,
    상기 제4 배선은,
    상기 필름 기판을 관통하는 제2 비아와,
    상기 제4 패드와 상기 제2 비아를 연결하는 제3 연장부와,
    상기 제2 비아와 상기 제2 본딩 영역을 연결하며 상기 필름 기판의 상기 제2 면을 따라 연장되는 제4 연장부를 포함하는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 칩 영역의 상기 제1 면 상에, 상기 제1 반도체칩과 연결되고, 상기 제1 패드 그룹보다 상기 제2 본딩 영역에 인접하는 제4 패드와,
    상기 제4 패드와 상기 제2 본딩 영역을 연결하는 제4 배선을 더 포함하고,
    상기 제4 배선의 적어도 일부는, 상기 필름 기판의 상기 제2 면을 따라 연장되는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 제1 반도체칩 및 상기 제2 반도체칩은 디스플레이 구동칩(DDI)을 포함하는 반도체 패키지.
  11. 제 1항에 있어서,
    상기 제1 배선 및 상기 제3 배선은 출력 배선이고, 상기 제2 배선은 입력 배선인 반도체 패키지.
  12. 제1 방향을 따라 차례로 배열되는 제1 본딩 영역, 칩 영역 및 제2 본딩 영역이 정의되고, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판;
    상기 칩 영역의 상기 제1 면 상에, 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 제1 패드 및 제2 패드를 포함하는 제1 패드 그룹;
    상기 칩 영역의 상기 제1 면 상에, 상기 제1 패드를 사이에 두고 상기 제2 패드와 상기 제2 방향을 따라 배열되는 제3 패드를 포함하는 제2 패드 그룹;
    상기 제1 패드 그룹 상의 제1 반도체칩;
    상기 제2 패드 그룹 상에, 상기 제1 반도체칩과 상기 제2 방향을 따라 배열되는 제2 반도체칩;
    상기 필름 기판을 관통하는 제1 비아와, 상기 제1 패드와 상기 제1 비아를 연결하는 제1 연장부와, 상기 제1 비아와 상기 제2 본딩 영역을 연결하며 상기 필름 기판의 상기 제2 면을 따라 연장되는 제2 연장부를 포함하는 제1 배선;
    상기 제2 패드와 상기 제1 본딩 영역을 연결하는 제2 배선; 및
    상기 필름 기판을 관통하는 제2 비아와, 상기 제3 패드와 상기 제2 비아를 연결하는 제3 연장부와, 상기 제2 비아와 상기 제2 본딩 영역을 연결하며 상기 필름 기판의 상기 제2 면을 따라 연장되는 제4 연장부를 포함하는 제3 배선을 포함하는 반도체 패키지.
  13. 제 12항에 있어서,
    상기 필름 기판의 상기 제1 면을 따라 연장되는 제4 배선을 더 포함하고,
    상기 제1 패드 그룹은, 상기 제2 패드를 사이에 두고 상기 제1 패드와 이격되는 제4 패드를 더 포함하고,
    상기 제4 배선은 상기 제4 패드와 상기 제2 본딩 영역을 연결하는 반도체 패키지.
  14. 제 12항에 있어서,
    상기 필름 기판의 상기 제1 면을 따라 연장되는 제4 배선을 더 포함하고,
    상기 제2 패드 그룹은, 상기 제3 패드를 사이에 두고 상기 제1 패드와 이격되는 제4 패드를 더 포함하고,
    상기 제4 배선은 상기 제4 패드와 상기 제1 본딩 영역을 연결하는 반도체 패키지.
  15. 제 12항에 있어서,
    상기 제1 반도체칩과 상기 제2 반도체칩이 이격되는 거리는 100 μm 이하인 반도체 패키지.
  16. 제1 방향을 따라 차례로 배열되는 제1 본딩 영역, 칩 영역 및 제2 본딩 영역이 정의되고, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판;
    상기 칩 영역의 상기 제1 면 상에, 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 제1 패드 및 제2 패드를 포함하고, 상기 제1 본딩 영역에 인접하는 제1 패드 그룹;
    상기 제1 패드 그룹 상의 제1 반도체칩;
    상기 칩 영역의 상기 제1 면 상에, 상기 제1 반도체칩과 상기 제2 방향을 따라 배열되고, 상기 제2 패드보다 상기 제1 패드에 인접하는 제2 반도체칩;
    상기 제1 패드와 상기 제2 본딩 영역을 연결하는 제1 배선; 및
    상기 제2 패드와 상기 제2 본딩 영역을 연결하고, 상기 필름 기판의 상기 제1 면을 따라 연장되는 제2 배선을 포함하고,
    상기 제1 배선은,
    상기 필름 기판을 관통하는 제1 비아와,
    상기 제1 패드와 상기 제1 비아를 연결하는 제1 연장부와,
    상기 제1 비아와 상기 제2 본딩 영역을 연결하며 상기 필름 기판의 상기 제2 면을 따라 연장되는 제2 연장부를 포함하는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 필름 기판의 상기 제1 면을 따라 연장되는 제3 배선을 더 포함하고,
    상기 제1 패드 그룹은, 상기 제1 패드와 상기 제2 패드 사이의 제3 패드를 더 포함하고,
    상기 제3 배선은 상기 제3 패드와 상기 제1 본딩 영역을 연결하는 반도체 패키지.
  18. 제 16항에 있어서,
    상기 제1 반도체칩과 상기 제2 반도체칩 사이의 제3 배선을 더 포함하고,
    상기 제1 패드 그룹은, 상기 제1 패드보다 상기 제2 반도체칩에 인접하는 제3 패드를 더 포함하고,
    상기 제3 배선은 상기 제3 패드와 상기 제2 본딩 영역을 연결하는 반도체 패키지.
  19. 제 16항에 있어서,
    상기 필름 기판의 상기 제1 면 상에, 상기 제1 방향을 따라 연장되어 상기 제1 본딩 영역과 상기 제2 본딩 영역을 연결하는 다이렉트 배선을 더 포함하는 반도체 패키지.
  20. 제1 방향을 따라 차례로 배열되는 제1 본딩 영역, 칩 영역 및 제2 본딩 영역이 정의되고, 서로 대향되는 제1 면 및 제2 면을 포함하는 필름 기판;
    상기 칩 영역의 상기 제1 면 상에, 상기 제1 방향과 교차하는 제2 방향을 따라 배열되는 입력 패드 및 출력 패드를 포함하는 제1 패드 그룹;
    상기 제1 패드 그룹 상의 제1 디스플레이 구동칩;
    상기 칩 영역의 상기 제1 면 상에, 상기 제1 디스플레이 구동칩과 상기 제2 방향을 따라 배열되고, 상기 입력 패드보다 상기 출력 패드에 인접하는 제2 디스플레이 구동칩;
    상기 입력 패드와 상기 제1 본딩 영역을 연결하고, 상기 필름 기판의 상기 제1 면을 따라 연장되는 입력 배선; 및
    상기 출력 패드와 상기 제2 본딩 영역을 연결하고, 적어도 일부가 상기 필름 기판의 상기 제2 면을 따라 연장되는 출력 배선을 포함하는 디스플레이 장치.
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