KR20190093998A - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 게이트 구조물을 포함하고, 제1 영역 및 상기 제1 영역의 측면을 둘러싸는 제2 영역을 포함하는 반도체 칩, 상기 반도체 칩의 상기 제1 영역 상에 배치되고, 제1 중량 퍼센트의 은(Ag)을 포함하는 제1 솔더볼, 상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 제1 중량 퍼센트보다 큰 제2 중량 퍼센트의 은(Ag)을 포함하는 제2 솔더볼, 및 상기 반도체 칩의 상기 제2 영역 상에 배치되고, 상기 제1 중량 퍼센트보다 작은 제3 중량 퍼센트의 은(Ag)을 포함하는 제3 솔더볼을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
WLP(Wafer Level Packaging)(또는 WFP(Wafer Fabricated Packaging))는 웨이퍼(wafer) 상태에서 IC(Integrated Circuit)를 제조하고(전 공정) 패키징 및 전기적 테스트까지 수행(후 공정)한 후에, 마지막에 개개의 패키지로 분리하는 공정이다. 이는 웨이퍼 형태의 IC를 개개의 칩으로 분리한 후 분리된 개개의 칩에 대해 패키징을 하는 방식과 구별된다. 이와 같은 WLP 공정에서 반도체 칩의 전극 패드와 패키지의 외부 접속 단자인 솔더볼(solderball)을 전기적으로 연결하기 위한 재배선(redistrubution)이 이용될 수 있다.
본 발명이 해결하고자 하는 과제는, 반도체 칩 상에 서로 다른 조성을 갖는 3 종류의 솔도볼을 배치하여, 드롭 테스팅(drop testing) 평가 및 서멀 사이클링(thermal cycling) 평가 모두에서 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 게이트 구조물을 포함하고, 제1 영역 및 상기 제1 영역의 측면을 둘러싸는 제2 영역을 포함하는 반도체 칩, 상기 반도체 칩의 상기 제1 영역 상에 배치되고, 제1 중량 퍼센트의 은(Ag)을 포함하는 제1 솔더볼, 상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 제1 중량 퍼센트보다 큰 제2 중량 퍼센트의 은(Ag)을 포함하는 제2 솔더볼, 및 상기 반도체 칩의 상기 제2 영역 상에 배치되고, 상기 제1 중량 퍼센트보다 작은 제3 중량 퍼센트의 은(Ag)을 포함하는 제3 솔더볼을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 게이트 구조물을 포함하고, 제1 영역 및 상기 제1 영역의 측면을 둘러싸는 제2 영역을 포함하는 반도체 칩, 상기 반도체 칩의 상기 제1 영역 상에 배치되는 재배선층, 상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 재배선층과 전기적으로 절연되고, 제1 열팽창 정도를 갖는 제1 솔더볼, 상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 재배선층과 전기적으로 연결되고, 상기 제1 열팽창 정도보다 큰 제2 열팽창 정도를 갖는 제2 솔더볼, 및 상기 반도체 칩의 상기 제2 영역 상에 배치되고, 상기 재배선층과 전기적으로 절연되고, 상기 제1 열팽창 정도보다 작은 제3 열팽창 정도를 갖는 제3 솔더볼을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 게이트 구조물을 포함하고, 제1 영역 및 상기 제1 영역의 측면을 둘러싸는 제2 영역을 포함하는 반도체 칩, 상기 반도체 칩의 상기 제1 영역 상에 배치되는 재배선층, 상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 재배선층과 전기적으로 절연되고, 제1 경도(hardness)를 갖는 제1 솔더볼, 상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 재배선층과 전기적으로 연결되고, 상기 제1 경도보다 큰 제2 경도를 갖는 제2 솔더볼, 및 상기 반도체 칩의 상기 제2 영역 상에 배치되고, 상기 재배선층과 전기적으로 절연되고, 상기 제1 경도보다 작은 제3 경도를 갖는 제3 솔더볼을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 솔더볼의 배치를 설명하기 위한 평면도이다.
도 2는 도 1의 A-A를 절단한 단면도이다.
도 3은 도 2의 B 부분을 확대한 도면이다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 솔더볼의 배치를 설명하기 위한 평면도이다. 도 2는 도 1의 A-A를 절단한 단면도이다. 도 3은 도 2의 B 부분을 확대한 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 반도체 칩(100), 제1 솔더볼(130), 제2 솔더볼(120), 제3 솔더볼(140), 제1 전극 패드(151), 제2 전극 패드(152), 제1 재배선층(161), 제2 재배선층(162), 패시베이션층(170), 제1 절연층(181), 제2 절연층(182) 및 UBM(Under Bump Metallurgy)층(190)을 포함한다.
반도체 칩(100)은 IC가 형성되는 영역으로서, 하부 반도체층(101) 및 하부 반도체층(101) 상에 배치된 상부 반도체층(102)을 포함할 수 있다.
하부 반도체층(101)은 트랜지스터를 형성하기 위한 기판에 해당할 수 있다. 예를 들어, 하부 반도체층(101)은 트랜지스터를 형성하기 위한 액티브 영역을 포함할 수 있다. 여기서 액티브 영역은 소오스/드레인 영역(113)을 포함할 수 있다.
상부 반도체층(102)은 하부 반도체층(101) 예를 들어, 기판 상에 형성된 트랜지스터들로부터 확장되어 IC 회로가 구현되는 회로 형성 영역일 수 있다. IC 회로의 종류는 반도체 칩(100)의 종류에 따라서 달라질 수 있다. 예를 들어, IC 회로는 메모리 회로, 로직 회로, 및 이들의 결합을 포함할 수 있다. 또한, IC 회로는 저항 또는 캐패시터를 포함하는 수동소자일 수 있다.
상부 반도체층(102)은 트랜지스터를 형성하기 위한 게이트 구조물(111)을 비롯하여, 구현하고자 하는 회로에 따라 필요한 여러 가지 반도체 소자들을 전기적으로 연결시키는 배선, 컨택(contact), 비아(via), 절연층 등을 비롯한 다양한 요소들을 포함할 수 있다.
예를 들어, 상부 반도체층(102)은 회로 요소들 간의 전기적 접속을 형성하기 위한 제2 관통 비아(131), 제3 관통 비아(141), 제1 금속 배선층(122), 제2 금속 배선층(132) 및 제3 금속 배선층(142)을 포함할 수 있다. 다만, 도 2에 도시된 관통 비아 및 금속 배선층은 설명의 편의를 위한 임의의 배치이고, 다른 몇몇 실시예에서 관통 비아 및 금속 배선층 각각의 개수 및 배치 위치가 달라질 수 있음은 물론이다.
도 2에는 상부 반도체층(102)이 하나의 게이트 구조물(111)을 포함하는 것을 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 2개 이상의 게이트 구조물을 포함할 수 있다.
반도체 칩(100)은 제1 영역(R1) 및 제1 영역(R1)의 측면을 둘러싸는 제2 영역(R2)을 포함할 수 있다.
반도체 칩(100)의 제1 영역(R1) 상에는 경도(hardness)에 대한 평가인 드롭 테스팅(drop testing) 평가에서 상대적으로 우수한 성능을 갖는 제2 솔더볼(120)이 배치될 수 있다. 반도체 칩(100)의 제2 영역(R2) 상에는 열팽창 정도에 대한 평가인 서멀 사이클링(thermal cycling) 평가에서 상대적으로 우수한 성능을 갖는 제3 솔더볼(140)이 배치될 수 있다. 이에 대한 상세한 설명은 후술한다.
제1 전극 패드(151) 및 제2 전극 패드(152)는 반도체 칩(100) 내부의 금속 배선층과 전기적으로 연결이 되도록, 반도체 칩(100)의 상면에 배치될 수 있다.
구체적으로, 제1 전극 패드(151)는 상부 반도체층(102)의 상면에 배치되고, 제1 재배선층(161)과 제1 재배선층(161)의 하부에 배치된 제1 금속 배선층(122) 사이를 전기적으로 연결할 수 있다. 제2 전극 패드(152)는 상부 반도체층(102)의 상면에 배치되고, 제2 재배선층(162)과 제2 재배선층(162)의 하부에 배치된 제1 금속 배선층(122) 사이를 전기적으로 연결할 수 있다.
제1 전극 패드(151) 및 제2 전극 패드(152) 각각은 금속 예를 들어, 알루미늄(Al)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
패시베이션층(170)은 제1 전극 패드(151) 및 제2 전극 패드(152)를 제외한 반도체 칩(100)의 상면을 덮도록 배치될 수 있다. 패시베이션층(170)은 반도체 칩(100)을 보호하기 위해 제1 전극 패드(151) 및 제2 전극 패드(152)의 측면 및 가장자리(edge)를 덮도록 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 패시베이션층(170)은 질화물 또는 산화물을 포함할 수 있다.
제1 절연층(181)은 패시베이션층(170) 상에 배치될 수 있다. 제1 절연층(181)은 제1 및 제2 전극 패드(151, 152)와 제2 솔더볼(120)을 전기적으로 연결하는 제1 및 제2 재배선층(161, 162)을 다른 요소로부터 전기적으로 절연시킬 수 있다.
제1 절연층(181)은 감광성 폴리이미드(PSPI: Photosensitive Polyimide), 벤조사이클로부텐(BCB: Benzo-cyclo-butene), 에폭시(epoxy)와 같은 폴리머(polymer) 물질로 형성될 수 있다. 이 경우, 제1 및 제2 전극 패드(151, 152) 상에 형성된 예를 들어, 제1 및 제2 전극 패드(151, 152) 상에 증착되어 형성된 감광성 폴리이미드층의 일부는, 반도체 칩(100)의 제1 및 제2 전극 패드(151, 152)를 노출시키기 위해 제거될 수 있다.
제1 절연층(181)은 제1 및 제2 전극 패드(151, 152)의 측면 및 가장자리를 덮는 패시베이션층(170)을 덮도록 배치될 수 있다.
제1 재배선층(161) 및 제2 재배선층(162)은 제1 및 제2 전극 패드(151, 152)와 제1 절연층(181) 상에 배치될 수 있다. 제1 재배선층(161)과 제2 재배선층(162)은 서로 이격되어 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 재배선층(161)과 제2 재배선층(162)은 연결되어 하나의 재배선층을 형성할 수 있다.
제1 재배선층(161)은 제1 전극 패드(151)와 제1 전극 패드(151) 상에 배치된 제2 솔더볼(120)을 전기적으로 연결할 수 있다. 제2 재배선층(162)은 제2 전극 패드(152)와 제2 전극 패드(152) 상에 배치된 제2 솔더볼(120)을 전기적으로 연결할 수 있다.
제1 재배선층(161) 및 제2 재배선층(162)은 제1 솔더볼(130) 및 제3 솔더볼(140)과 전기적으로 절연될 수 있다.
제1 재배선층(161) 및 제2 재배선층(162)은 다마신(damascene) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 재배선층(161) 및 제2 재배선층(162)은 전기적인 접속을 형성하는 인터커넥션(interconnection)으로서 기능하므로, 전기 전도도가 높은 물질로 형성된다. 예를 들어, 제1 재배선층(161) 및 제2 재배선층(162)은 티타늄(Ti), 구리(Cu), 니켈(Ni) 등을 포함할 수 있다.
제1 재배선층(161) 및 제2 재배선층(162)은 우수한 전기 전도성, 접착성(adhesion), 보호성(protection) 등을 확보하기 위해, 여러 종류의 금속(several metal)이 증착된 박막으로서 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 재배선층(161) 및 제2 재배선층(162) 각각은 도 3에서 보는 바와 같이, 게이트 구조물(111)의 상면(112)과 오버랩되도록 배치될 수 있다.
구체적으로, 제1 재배선층(161)의 일부는 게이트 구조물(111)의 상면(112)의 제1 부분(112a)과 오버랩될 수 있고, 제2 재배선층(162)의 일부는 게이트 구조물(111)의 상면(112)의 제2 부분(112b)과 오버랩될 수 있다.
이 경우, 게이트 구조물(111)의 상면(112)의 제1 부분(112a)과 게이트 구조물(111)의 상면(112)의 제2 부분(112b) 사이에 형성되는 게이트 구조물(111)의 상면(112)의 제3 부분(112c)은 제1 및 제2 재배선층(161, 162)과 오버랩되지 않도록 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 절연층(182)은 제1 재배선층(161), 제2 재배선층(162) 및 제1 절연층(181) 상에 배치될 수 있다. 제2 절연층(182)은 제1 재배선층(161) 및 제2 재배선층(162)을 다른 요소로부터 절연시킬 수 있고, 제1 재배선층(161) 및 제2 재배선층(162)을 보호할 수 있다.
제2 절연층(182)은 제1 절연층(181)과 마찬가지로 다양한 종류의 폴리머 물질로 형성될 수 있다. 여기서, 제2 절연층(182)은 제1 절연층(181)과 달리 제1 및 제2 전극 패드(151, 152) 각각과 오버랩되는 영역에서 제거되지 않지만, UBM층(190)을 형성하기 위한 영역에서는 제거될 수 있다.
UBM층(190)은 제2 절연층(182) 사이에 노출된 제1 및 제2 재배선층(161, 162)과 제2 솔더볼(120) 사이에 배치될 수 있다. UBM층(190)은 제1 및 제2 재배선층(161, 162)과 제2 솔더볼(120)을 전기적으로 연결시킬 수 있다.
UBM층(190)은 제2 절연층(182)과 제1 솔더볼(130) 사이에 배치될 수 있다. UBM층(190)은 제1 솔더볼(130)과 상부 반도체층(102) 내부의 제2 금속 배선층(132)을 제2 관통 비아(131)를 통해 전기적으로 연결시킬 수 있다. 이 경우, 제2 관통 비아(131)는 제2 절연층(182), 제1 절연층(181), 패시베이션층(170) 및 상부 반도체층(102)의 일부를 순차적으로 관통하도록 배치될 수 있다.
UBM층(190)은 제2 절연층(182)과 제3 솔더볼(140) 사이에 배치될 수 있다. UBM층(190)은 제3 솔더볼(140)과 상부 반도체층(102) 내부의 제3 금속 배선층(142)을 제3 관통 비아(141)를 통해 전기적으로 연결시킬 수 있다. 이 경우, 제3 관통 비아(141)는 제2 절연층(182), 제1 절연층(181), 패시베이션층(170) 및 상부 반도체층(102)의 일부를 순차적으로 관통하도록 배치될 수 있다.
제1 솔더볼(130)은 반도체 칩(100)의 제1 영역(R1) 상에 배치될 수 있다. 구체적으로, 제1 솔더볼(130)은 패시베이션층(170)이 배치되는 상부 반도체층(102)의 상면 상에 배치될 수 있다.
제1 솔더볼(130)은 도 1 및 도 2에서 예시적으로 도시된 바와 같이, 반도체 칩(100)의 제1 영역(R1) 상에서, 제2 솔더볼(120)이 형성된 부분을 제외한 나머지 부분에 배치될 수 있다. 제1 솔더볼(130)은 제1 및 제2 재배선층(161, 162) 각각과 전기적으로 절연될 수 있다.
제1 솔더볼(130)은 은(Ag), 주석(Sn) 및 구리(Cu)를 포함할 수 있다. 구체적으로, 제1 솔더볼(130)은 제1 중량 퍼센트의 은(Ag)을 포함하고, 제4 중량 퍼센트의 주석(Sn)을 포함하고, 제7 중량 퍼센트의 구리(Cu)를 포함할 수 있다.
제2 솔더볼(120)은 반도체 칩(100)의 제1 영역(R1) 상에 배치될 수 있다. 구체적으로, 제2 솔더볼(120)은 패시베이션층(170)이 배치되는 상부 반도체층(102)의 상면 상에 배치될 수 있다. 제2 솔더볼(120)은 제1 재배선층(161) 및 제2 재배선층(162) 각각과 전기적으로 연결될 수 있다.
제2 솔더볼(120)은 도 1 및 도 2에서 예시적으로 도시된 바와 같이, 반도체 칩(100)의 제1 영역(R1) 상에서, 제1 재배선층(161) 및 제2 재배선층(162)과 각각 오버랩되도록 배치될 수 있다.
제2 솔더볼(120)은 은(Ag), 주석(Sn) 및 구리(Cu)를 포함할 수 있다. 구체적으로, 제2 솔더볼(120)은 제2 중량 퍼센트의 은(Ag)을 포함하고, 제5 중량 퍼센트의 주석(Sn)을 포함하고, 제8 중량 퍼센트의 구리(Cu)를 포함할 수 있다.
이 경우, 제2 중량 퍼센트는 제1 중량 퍼센트보다 클 수 있다. 즉, 제2 솔더볼(120)은 제1 솔더볼(130)보다 많은 함량의 은(Ag)을 포함할 수 있다. 또한, 제5 중량 퍼센트는 제4 중량 퍼센트보다 작을 수 있다. 즉, 제2 솔더볼(120)은 제1 솔더볼(130)보다 적은 함량의 주석(Sn)을 포함할 수 있다. 또한, 제8 중량 퍼센트는 제7 중량 퍼센트와 동일할 수 있다. 즉, 제2 솔더볼(120)은 제1 솔더볼(130)과 동일한 함량의 구리(Cu)를 포함할 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제5 중량 퍼센트는 제4 중량 퍼센트와 동일하고, 제8 중량 퍼센트는 제7 중량 퍼센트보다 작을 수 있다. 즉, 제2 솔더볼(120)은 제1 솔더볼(130)과 동일한 함량의 주석(Sn)을 포함하고, 제1 솔더볼(130)보다 적은 함량의 구리(Cu)를 포함할 수 있다.
제3 솔더볼(140)은 반도체 칩(100)의 제2 영역(R2) 상에 배치될 수 있다. 구체적으로, 제3 솔더볼(140)은 패시베이션층(170)이 배치되는 상부 반도체층(102)의 상면 상에 배치될 수 있다. 제3 솔더볼(140)은 제1 및 제2 재배선층(161, 162) 각각과 전기적으로 절연될 수 있다.
제3 솔더볼(140)은 도 1 및 도 2에서 예시적으로 도시된 바와 같이, 반도체 칩(100)의 제1 영역(R1)의 측면을 둘러싸는 제2 영역(R2) 상에서 즉, 반도체 칩(100)의 상면의 가장자리 상에 배치될 수 있다.
제3 솔더볼(140)은 은(Ag), 주석(Sn) 및 구리(Cu)를 포함할 수 있다. 구체적으로, 제3 솔더볼(140)은 제3 중량 퍼센트의 은(Ag)을 포함하고, 제6 중량 퍼센트의 주석(Sn)을 포함하고, 제9 중량 퍼센트의 구리(Cu)를 포함할 수 있다.
이 경우, 제3 중량 퍼센트는 제1 중량 퍼센트보다 작을 수 있다. 즉, 제3 솔더볼(140)은 제1 솔더볼(130)보다 적은 함량의 은(Ag)을 포함할 수 있다. 또한, 제6 중량 퍼센트는 제4 중량 퍼센트보다 클 수 있다. 즉, 제3 솔더볼(140)은 제1 솔더볼(130)보다 많은 함량의 주석(Sn)을 포함할 수 있다. 또한, 제9 중량 퍼센트는 제7 중량 퍼센트와 동일할 수 있다. 즉, 제3 솔더볼(140)은 제1 솔더볼(130)과 동일한 함량의 구리(Cu)를 포함할 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제6 중량 퍼센트는 제4 중량 퍼센트와 동일하고, 제9 중량 퍼센트는 제7 중량 퍼센트보다 클 수 있다. 즉, 제3 솔더볼(140)은 제1 솔더볼(130)과 동일한 함량의 주석(Sn)을 포함하고, 제1 솔더볼(130)보다 많은 함량의 구리(Cu)를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는, 상술한 바와 같이 제1 내지 제3 솔더볼(130, 120, 140) 각각에 포함된 물질의 조성을 서로 다르게 형성함으로써, 제1 내지 제3 솔더볼(130, 120, 140) 각각의 경도(hardness) 및 열팽창 정도를 서로 다르게 형성할 수 있다.
구체적으로, 제1 솔더볼(130)이 제1 경도를 갖는 것으로 정의하는 경우에, 제2 솔더볼(120)은 제1 경도보다 큰 제2 경도를 가질 수 있고, 제3 솔더볼(140)은 제1 경도보다 작은 제3 경도를 가질 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 재배선층(161) 및 제2 재배선층(162)과 각각 전기적으로 연결되는 제2 솔더볼(120)의 경도를 상대적으로 크게 형성함으로써, 경도에 대한 평가인 드롭 테스팅(drop testing) 평가에서 상대적으로 우수한 성능을 가질 수 있다.
또한, 제1 솔더볼(130)이 제1 열팽창 정도를 갖는 것으로 정의하는 경우에, 제2 솔더볼(120)은 제1 열팽창 정도보다 큰 제2 열팽창 정도를 가질 수 있고, 제3 솔더볼(140)은 제1 열팽창 정도보다 작은 제3 열팽창 정도를 가질 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 반도체 장치는 반도체 칩(100)의 가장자리 영역인 제2 영역(R2) 상에 배치된 제3 솔더볼(140)의 열팽창 정도를 상대적으로 작게 형성함으로써, 열팽창 정도에 대한 평가인 서멀 사이클링(thermal cycling) 평가에서 상대적으로 우수한 성능을 가질 수 있다.
결과적으로, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 내지 제3 솔더볼(130, 120, 140) 각각에 포함된 물질의 조성을 서로 다르게 형성함으로써, 드롭 테스팅(drop testing) 평가 및 서멀 사이클링(thermal cycling) 평가에서 신뢰성을 향상될 수 있다.
이하에서, 도 4를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 및 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 게이트 구조물(111)이 제1 재배선층(261) 및 제2 재배선층(262)과 오버랩되지 않는다.
즉, 도 4에 도시된 반도체 장치는 도 2에 도시된 반도체 장치와 비교하여 제1 재배선층(261)이 제2 재배선층(262)과 더 이격되어 배치될 수 있다.
이하에서, 도 5를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 및 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 게이트 구조물(111)이 제1 재배선층(261)과 완전히 오버랩되고, 제2 재배선층(262)과 오버랩되지 않는다.
즉, 도 5에 도시된 반도체 장치는 어느 하나의 재배선층과만 오버랩될 수 있다.
이하에서, 도 1 및 도 6을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 및 도 6을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 복수의 제2 솔더볼(120)이 하나의 재배선층(460)과 전기적으로 연결될 수 있다.
이 경우, 도 1에 도시된 복수의 제2 솔더볼(120) 모두가 하나의 재배선층(460)과 전기적으로 연결될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 도 1에 도시된 복수의 제2 솔더볼(120) 중에서 일부가 하나의 재배선층(460)과 전기적으로 연결될 수도 있다.
게이트 구조물(111)은 재배선층(460)과 완전히 오버랩될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 재배선층(460)은 게이트 구조물(111)의 일부와 오버랩되고, 게이트 구조물(111)의 나머지 일부와 오버랩되지 않을 수도 있다.
이하에서, 도 1 및 도 7을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 및 도 7을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제2 솔더볼(120)이 재배선층과 전기적으로 연결되지 않는다.
이 경우, 도 1에 도시된 복수의 제2 솔더볼(120) 모두가 재배선층과 전기적으로 연결되지 않을 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 도 1에 도시된 복수의 제2 솔더볼(120) 중에서 적어도 하나가 재배선층과 전기적으로 연결될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 칩 111: 게이트 구조물
120: 제1 솔더볼 130: 제2 솔더볼
140: 제3 솔더볼 161: 제1 재배선층
162: 제2 재배선층 170: 패시베이션층
181: 제1 절연층 182: 제2 절연층
190: UBM층

Claims (10)

  1. 게이트 구조물을 포함하고, 제1 영역 및 상기 제1 영역의 측면을 둘러싸는 제2 영역을 포함하는 반도체 칩;
    상기 반도체 칩의 상기 제1 영역 상에 배치되고, 제1 중량 퍼센트의 은(Ag)을 포함하는 제1 솔더볼;
    상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 제1 중량 퍼센트보다 큰 제2 중량 퍼센트의 은(Ag)을 포함하는 제2 솔더볼; 및
    상기 반도체 칩의 상기 제2 영역 상에 배치되고, 상기 제1 중량 퍼센트보다 작은 제3 중량 퍼센트의 은(Ag)을 포함하는 제3 솔더볼을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 제2 솔더볼과 전기적으로 연결되고, 상기 제1 솔더볼 및 상기 제3 솔더볼과 각각 전기적으로 절연되는 재배선층을 더 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 솔더볼은 제1 열팽창 정도를 갖고,
    상기 제2 솔더볼은 상기 제1 열팽창 정도보다 큰 제2 열팽창 정도를 갖고,
    상기 제3 솔더볼은 상기 제1 열팽창 정도보다 작은 제3 열팽창 정도를 갖는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 솔더볼은 제1 경도(hardness)를 갖고,
    상기 제2 솔더볼은 상기 제1 경도보다 큰 제2 경도를 갖고,
    상기 제3 솔더볼은 상기 제1 경도보다 작은 제3 경도를 갖는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 솔더볼은 제4 중량 퍼센트의 주석(Sn)을 포함하고,
    상기 제2 솔더볼은 상기 제4 중량 퍼센트보다 작은 제5 중량 퍼센트의 주석(Sn)을 포함하고,
    상기 제3 솔더볼은 상기 제4 중량 퍼센트보다 큰 제6 중량 퍼센트의 주석(Sn)을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 솔더볼은 제7 중량 퍼센트의 구리(Cu)를 포함하고,
    상기 제2 솔더볼은 상기 제7 중량 퍼센트보다 작은 제8 중량 퍼센트의 구리(Cu)를 포함하고,
    상기 제3 솔더볼은 상기 제7 중량 퍼센트보다 큰 제9 중량 퍼센트의 구리(Cu)를 포함하는 반도체 장치.
  7. 게이트 구조물을 포함하고, 제1 영역 및 상기 제1 영역의 측면을 둘러싸는 제2 영역을 포함하는 반도체 칩;
    상기 반도체 칩의 상기 제1 영역 상에 배치되는 재배선층;
    상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 재배선층과 전기적으로 절연되고, 제1 열팽창 정도를 갖는 제1 솔더볼;
    상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 재배선층과 전기적으로 연결되고, 상기 제1 열팽창 정도보다 큰 제2 열팽창 정도를 갖는 제2 솔더볼; 및
    상기 반도체 칩의 상기 제2 영역 상에 배치되고, 상기 재배선층과 전기적으로 절연되고, 상기 제1 열팽창 정도보다 작은 제3 열팽창 정도를 갖는 제3 솔더볼을 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 솔더볼은 제1 경도(hardness)를 갖고,
    상기 제2 솔더볼은 상기 제1 경도보다 큰 제2 경도를 갖고,
    상기 제3 솔더볼은 상기 제1 경도보다 작은 제3 경도를 갖는 반도체 장치.
  9. 제 7항에 있어서,
    상기 제1 솔더볼은 제1 중량 퍼센트의 은(Ag)을 포함하고,
    상기 제2 솔더볼은 상기 제1 중량 퍼센트보다 큰 제2 중량 퍼센트의 은(Ag)을 포함하고,
    상기 제3 솔더볼은 상기 제1 중량 퍼센트보다 작은 제3 중량 퍼센트의 은(Ag)을 포함하는 반도체 장치.
  10. 게이트 구조물을 포함하고, 제1 영역 및 상기 제1 영역의 측면을 둘러싸는 제2 영역을 포함하는 반도체 칩;
    상기 반도체 칩의 상기 제1 영역 상에 배치되는 재배선층;
    상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 재배선층과 전기적으로 절연되고, 제1 경도(hardness)를 갖는 제1 솔더볼;
    상기 반도체 칩의 상기 제1 영역 상에 배치되고, 상기 재배선층과 전기적으로 연결되고, 상기 제1 경도보다 큰 제2 경도를 갖는 제2 솔더볼; 및
    상기 반도체 칩의 상기 제2 영역 상에 배치되고, 상기 재배선층과 전기적으로 절연되고, 상기 제1 경도보다 작은 제3 경도를 갖는 제3 솔더볼을 포함하는 반도체 장치.
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