KR20190076843A - 강유전체 전계 효과 트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명의 개념의 측면에 따르면, FeFET 장치의 제조방법이 제공되고, 상기 방법은,
게이트 구조체 상에 층 스택을 형성하는 단계로, 상기 층 스택은 강유전체층 및 희생 스트레서층을 포함하고, 상기 희생 스트레서층은 상기 강유전체층을 형성한 후에 형성되는 것인, 단계,
상기 층 스택에 열 처리를 가해 상기 강유전체층에 상 전이를 야기하는 단계,
상기 열 처리 후에, 상기 희생 스트레서층을 2차원 물질 채널층으로 대체하는 단계, 및
상기 2차원(2D) 물질 채널층과 접촉하는 소스 컨택 및 드레인 컨택을 형성하는 단계,를 포함한다.

Description

강유전체 전계 효과 트랜지스터의 제조방법{A METHOD FOR FORMING A FERROELECTRIC FIELD-EFFECT TRANSISTOR}
본 발명은 강유전체 전계 효과 트랜지스터의 제조방법에 관한 것이다.
강유전체 전계 효과 트랜지스터(FeFET)는 다양한 적용, 예컨대 메모리 기술에서 관심이 증가되고 있는 장치 유형이다. 게이트와 채널 사이에 종래의 게이트 유전체층 대신에 또는 추가로 FeFET는 강유전체층을 포함한다.
최근의 장치 기술은 채널로서 2차원(2D) 물질층을 적용한 트랜지스터이다. 2D 물질은 보다 빠르고, 더욱 전력 효율적이고, 더욱 작은 전자 장치에 대해 조력자로서 가능성을 보여준다. 그래핀 및 전이 금속 디칼코게나이드 물질(transition metal dichalcogenide, TMDCs)은 2D 물질 중 주목할 만한 예이다.
본 발명의 개념의 목적은 2D 물질 채널층을 갖는 FeFET 장치를 제조할 수 있는 방법을 제공하는 것이다. 추가의 및 다른 목적은 이하로부터 이해될 것이다.
본 발명의 개념의 측면에 따라서, FeFET 장치의 제조방법이 제공되고, 상기 방법은,
게이트 구조체(gate structure) 상에 층 스택을 형성하는 단계로, 상기 층 스택은 강유전체층 및 희생 스트레서층(sacrificial stressor layer)을 포함하고, 상기 희생 스트레서층은 상기 강유전체층을 형성한 후에 형성되는 것인, 단계,
상기 층 스택에 열 처리를 가해 상기 강유전체층에 상 전이를 야기하는 단계,
상기 열 처리 후에, 상기 희생 스트레서층을 2차원 물질 채널층(two-dimensional material channel layer)으로 대체하는 단계, 및
상기 2차원(2D) 물질 채널층과 접촉하는 소스 컨택(source contact) 및 드레인 컨택(drain contact)을 형성하는 단계,를 포함한다.
본 발명은 2차원(2D) 물질 채널층에서 채널을 갖는 FeFET 장치의 제조에서, 희생 스트레서층의 존재는 강유전체층에서 상 전이의 개선된 제어를 제공하는 관점에 기초한다. 더욱 구체적으로, 희생 스트레서층은 강유전체층에서 강유전체 상 또는 강유전체 상태를 유도할 수 있다(열 처리와 조합하여), 즉 강유전체층을 강유전체 상(phase) 또는 강유전체 상태(state)로의 상 전이를 야기할 수 있다. 희생 스트레서층은 강유전체층에서 스트레스를 유도함으로써 상 전이에 기여할 수 있다.
2D 물질 채널층이 아니고, 희생 스트레서층이 열 처리 동안 존재함으로써, 2D 물질 채널층은 열 처리의 (잠재적으로 높은) 열 처리량으로 노출될 필요가 없다. 아무튼, 2D 물질 채널층은 열 처리 동안 강유전체층에 대해 기능을 유도하는 임의의 상당한 스트레스를 제공할 수 없을 것이다.
추가로, 희생 스트레서층을 2D 물질 채널층으로 대체할 때 게이트 구조체가 이미 준비될 수 있으므로, 2D 물질 채널층을 역 공정 조건에 노출하는 것은 더 감소될 것이다. 실시예로서, 2D 물질 채널층(예컨대 2D 물질 채널층의 상부 상에)에 후속하여 증착되는 대신 게이트 구조체를 갖는 경우, 게이트 구조체의 증착은 2D 물질 채널층에 손상 및 스트레스를 야기할 수 있다.
상기를 고려하여, 방법은 2D 물질에 의해 견딜 수 있는 열 처리량에 의해 제한되지 않고 강유전체층의 강유전체 특성 이상으로 유리한 제어를 제공하는 이점을 제공하는 것이 이해될 수 있다.
상기로부터 이해될 수 있듯이, "강유전체층"은 본 명세서에서 강유전성을 나타내는 상 또는 상태를 갖는 물질의 층을 의미한다(적어도 강유전체층을 형성하는 물질의 큐리 온도(Curie temperature) 이하의 온도에서 유지될 때). 강유전체층은 열 처리 전에 강유전성을 보일 수 있으나 반드시 필요한 것은 아니다. 임의의 경우에, 강유전체층은 강유전성을 보이는 열 처리로 이어질 수 있다(즉, 큐리 온도 이하의 온도까지 냉각된 후에).
강유전체층이 열 처리 전에 이미 어느 정도의 강유전성을 보이는 경우, 강유전체층은 열 처리 후에 증가된 강유전성을 보일 수 있다.
열 처리는 강유전체층의 적어도 일부(바람직하게는 적어도 주요 부분)가 열 처리 후에 강유전체 상태(즉, 강유전성을 보이는)가 되도록 할 수 있다.
열 처리는 강유전체층을 형성하는 물질의 큐리 온도를 초과하는 온도까지 강유전체층을 가열하는 것을 포함할 수 있다.
강유전체층은 300 ℃ 내지 1200 ℃, 바람직하게는 500 ℃ 내지 1000 ℃, 더욱 바람직하게는 600 내지 900 ℃ 범위의 온도가 가해질 수 있다.
방법은 열 처리 후에 희생 스트레서층이 2D 물질 채널층으로 대체되기 전에 강유전체층을 냉각시키는 것을 더 포함할 수 있다. 2D 물질 채널층 상에 열적으로 유도된 스트레스가 감소될 수 있다.
희생 스트레서층은 금속층을 포함할 수 있다. 희생 스트레서층은 금속층일 수 있다. 금속계 스트레서는 열 처리 동안 강유전체층에 유리한 양의 스트레스를 유도할 수 있다. 또한, 금속층은 열 처리량 공정 단계를 견딜 수 있다.
금속층은 티타늄 나이트라이드(titanium nitride)를 포함할 수 있다. 금속층은 티타늄 나이트라이드층일 수 있다. 티타늄 나이트라이드층은 열 처리 동안 강유전체층에 유리한 양의 스트레스를 유도할 수 있다. 또한, 강유전체층에 상대적으로 높은 선택성을 갖는 금속층을 제거하기 위한 공정이 존재한다. 또는, 금속층은 탄탈럼 나이트라이드(tantalum nitride) 또는 티타늄 탄탈럼 나이트라이드(titanium tantalum nitride)를 포함하거나, 탄탈럼 나이트라이드 또는 티타늄 탄탈럼 나이트라이드의 층일 수 있다.
강유전체층은 두께가 2 nm 내지 20 nm, 바람직하게는 2 nm 내지 8 nm 범위로 형성될 수 있다. 이 범위 및 후자의 보다 좁은 범위에서 보다 큰 범위에서 두께는 충분한 게이트-채널 정전 용량(gate-to-channel capacitance)을 여전히 허용하면서, 강유전체층이 바람직한 강유전체 특성을 가지고 형성되도록 한다.
희생 스트레서층의 2차원 물질 채널층으로의 대체는 층 스택으로부터 희생 스트레서층을 제거하고, 그 후 2차원 물질 채널층을 형성하는 것을 포함할 수 있다. 희생 스트레서층은 희생 스트레서층을 층 스택의 다른 층으로 선택적으로 에칭함으로써 제거될 수 있다.
강유전체층은 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 하프늄 티타네이트(hafnium titanate) 또는 하프늄 지르코늄 산화물(hafnium zirconium oxide)을 포함할 수 있다. 이러한 산화물들은 유리한 강유전체 특성을 제공하고, 비교적 작은 두께조차 낮은 누설 전류 밀도를 가능하게 할 수 있다. 강유전체층은 임의로 도펀트를 포함하도록 형성될 수 있다. 도펀트는 강유전체층 물질의 강유전체 상으로의 전이를 가능하게 할 수 있다.
2D 채널 물질층은 하나 이상의 전이 금속 디칼코게나이드 (TMDC) 물질의 단일층들 또는 하나 이상의 그래핀의 단일층들을 포함할 수 있다.
2D 채널 물질층은 하나 이상의 WS2, WSe2, MoS2, MoSe2 , WTe2 또는 MoTe2의 단일층들을 포함할 수 있다. 이러한 TMDC 물질은 유리한 전기적 특성을 갖는 트랜지스터 장치를 가능하게 한다.
본 발명의 방법은 수직의 층 스택 형태 및 측면의 층 스택 형태와 양립된다.
그 결과 일 양태에 따라서, 게이트 구조체는 기판 상에 배열되고, 기판의 주요면에 평행한 평면을 따라 연장하는 상부면에 나타내고, 층 스택은 상부면 상에 형성되고, 강유전체층은 상기 게이트 구조체 상에 형성되고, 희생 스트레서층은 상기 강유전체층 상에 형성된다.
다른 양태에 따라서, 게이트 구조체는 기판으로부터 수직으로 연장하는 반도체 구조체를 갖는 기판 상에 배열되고, 반도체 구조체는 게이트 구조체가 배열되는 측벽면을 갖는다.
게이트 구조체는 더미 게이트 구조체일 수 있고, 방법은 더미 게이트 구조체를 대체 게이트 구조체로 대체하는 것을 더 포함할 수 있다. 이는 특히 상기 측면 형태에 유리할 수 있다.
또는, 게이트 구조체는 게이트 전극(즉, 금속과 같은 도전성 물질)일 수 있다.
층 스택은 강유전체층을 형성한 후에 형성되는 높은-K 유전체층(high-K dielectric layer)을 더 포함할 수 있다. 그 결과, 게이트와 채널 사이의 효과적인 용량성 결합은 증가될 수 있다. 높은-K 유전체층은 희생 스트레서층을 형성하기 전에 형성될 수 있다. 그 결과, 열 처리된 강유전체층의 높은-K 형성 공정 조건에의 노출이 억제될 수 있다.
본 발명의 개념의 상기 및 추가 목적, 특징 및 이점은 첨부 도면을 참조하여 이하 설명적이고 비제한적인 상세한 설명을 통해 더 잘 이해될 것이다. 도면에서, 유사한 참조 번호는 달리 언급되지 않는 한 비슷한 요소로 사용될 것이다.
도 1-5는 FeFET 장치의 제조방법을 개략적으로 나타낸다.
도 6 및 7은 2개의 상이한 장치 대체물의 개략도이다.
FeFET 장치(100)의 제조방법이 도 1-5를 참조하여 기재될 것이다.
도 1은 게이트 구조체(102)를 개략적으로 도시한다. 도 2에서, 층 스택(110)은 게이트 구조체(102) 상에 형성된다. 층 스택은 강유전체층(104) 및 희생 스트레서층(108)을 포함한다. 도 2에 나타내는 방향 S는 층 스택(110)의 층들이 형성되는 순서, 즉 스택 방향 S를 나타낸다. 따라서, 희생 스트레서층(108)은 강유전체층(104)을 형성한 후에 형성된다. 장치의 기하학적 형상에 따라 달라지는, 스택 방향 S는 언더라잉 기판(도시되지 않음)의 주요면에 대해 주요면에 평행하게 배향되거나 주요면의 법선 방향에 평행하게 배향될 수 있다(적어도 방향 S의 주요면은 주요면 또는 법선 방향에 평행할 수 있음). 임의로, 층 스택(110)의 형성은 강유전체층(104)을 형성한 후에 높은-K 유전체층(106)을 형성하는 것을 더 포함한다. 희생 스트레서층(108)의 형성 후에, 높은-K 유전체층(106)은 강유전체층(104)과 희생 스트레서층(108) 사이에 샌드위칭될 수 있다.
도 3은 층 스택(110)에 열 처리(H)를 가하는 것을 개략적으로 도시한다. 열 처리(H) 동안, 상 전이는 강유전체층(104)에 야기된다. 그 결과, 강유전체층(104)은 강유전체 상태를 얻을 수 있다.
도 4에서, 열 처리 후에, 희생 스트레서층(108)은 층 스택(110)으로부터 제거된다. 도 5에서, 2D 물질 채널층(112)은 층 스택(110)에 형성되고, 따라서, 희생 스트레서층(108)을 대체한다. 소스 컨택(114) 및 드레인 컨택(116)은 2D 물질 채널층(112) 상에 형성된다. 따라서, FeFET 장치(100)가 형성된다.
게이트 구조체(102)는 도전성 물질로 형성되는 게이트 전극일 수 있다. 도전성 물질은 금속, 예컨대 TiN, TaN 또는 TiTaN일 수 있다. 또한, 예는 TiC, TaC, Ru, W, TiW 또는 Pt를 포함한다. 또한, 게이트 구조체(102)는 상기 금속 물질, 또는 이의 합금의 다수의 층들로 형성될 수 있다. 또한, 게이트 전도체 물질은 그러나 당업자에게 알려진 바와 같이 가능하다. 게이트 구조체(102)는 더미 게이트 구조체, 예컨대 폴리실리콘 또는 일부 다른 종래의 더미 게이트 물질일 수 있다. 그 후, 게이트 구조체(102)는 제거되고, 대체 게이트 구조체, 즉 상기 기재된 바와 같이 게이트 전극으로 대체될 수 있다.
강유전체층(104)은 게이트 구조체(102) 상에 형성된다. 강유전체층(104)은 게이트 구조체(102) 상에 바로 형성될 수 있고, 즉 강유전체층(104)과 게이트 구조체(102) 사이에 층이 없을 수 있다. 강유전체층(104)은 하프늄 산화물층(HfO2), 지르코늄 산화물층(ZrO2), 하프늄 티타네이트층(즉 하프늄 티타늄 산화물 HfxTi1 - xO2) 또는 하프튬 지르코늄 산화물의 층(HfxZr1 - xO2)일 수 있다. 또한, 강유전체층(104)은 상기 층들 중 둘 이상의 복합체 층으로 형성될 수 있다. 강유전체층(104)은 원자층 증착(ALD)에 의해 형성될 수 있다. 강유전체층(104)은 누설 전류 밀도 요건 및 게이트 정전 용량을 고려하여 두께가 2 nm 내지 20 nm, 바람직하게는 2 nm 내지 8 nm의 범위로 형성될 수 있다. 충분히 강한 강유전체 특성을 얻는 것을 용이하게 하기 위해, 예컨대 HrO2 또는 ZrO2와 같은 강유전체층(104)이 도핑될 수 있다. 가능한 도펀트는 Si, Ge, Al, Ga, Ba, Sr, Y, Sc 또는 임의의 란타넘족 원소를 포함한다. 도핑 농도는 유리하게 양이온이 7% 이하일 수 있다. 강유전체층(104)은 예컨대 이의 증착 동안 도핑될 수 있다. 그러나, 강유전체층의 다른 조성물, 예컨대 그 중에서도 형성될 트랜지스터 장치에 요구되는 게이트 정전 용량의 양에 따라 달라지는 10 nm 내지 200 nm의 층 두께 범위에서 (Pb,Zr)TiO3 또는 SrBi2Ta2O9도 가능하다.
높은-K 유전체층(106)은 강유전체층(104) 상에 바로 형성될 수 있다. 높은-K 유전체층(106)은 높은-K 유전체 물질층으로 형성될 수 있다. 높은-K 유전체층(106)은 HfO2 층, ZrO2 층, HfTiO4 층일 수 있다. 높은-K 유전체층(106)은 ALD 또는 일부 다른 적합한 종래의 증기 상 증착 공정에 의해 형성될 수 있다.
희생 스트레서층(108)(이후 스트레서층(108))은 강유전체층(104) 상에 형성된다. 스트레서층(108)은 강유전체층(104) 상에 바로 형성될 수 있다. 그러나, 높은-K 유전체층(106)이 층 스택(110)에 존재하는 경우, 스트레서층(108)은 중간층으로서 높은-K 유전체층(106)을 갖는 강유전체(104) 상에 형성될 수 있다. 후자의 경우에, 스트레서층(108)은 높은-K 유전체층(106) 상에 바로 형성될 수 있다.
스트레서층(108)은 금속층으로 형성될 수 있다. 금속층은 TiN, TaN 또는 TiTaN와 같은 게이트 전극과 접촉하여 언급되는 임의의 금속 물질들의 층일 수 있다. 금속층은 ALD, CVD 또는 물리 증기 증착(PVD)에 의해 형성될 수 있다. 스트레서층(108)은 비제한적인 예로서 두께가 2 내지 40 nm 범위로 형성될 수 있다.
열 처리(H)는 강유전체층(104) 및 스트레서층(108)을 300 ℃ 내지 1200 ℃, 바람직하게는 500 ℃ 내지 1000 ℃, 더욱 바람직하게는 600 ℃ 내지 900 ℃ 범위의 온도로 가열하는 것을 포함할 수 있다. 층 스택(110)은 예컨대 상기 범위에서 주변 챔버 온도로 오븐에서 가열될 수 있다. 또는, 강유전체층(1040)은 히터 요소를 층 스택(110)을 갖는 교대(abutment)로 가져감으로써 상기 범위의 온도로 가열될 수 있다. 열 처리(H)는 약 1분 동안의 기간일 수 있다. 그러나, 더 짧은 기간도 더 긴 기간도 가능하며, 그 중에서도 강유전체층(104)의 두께에 따라 달라진다. 또한, 열 처리는 이른바 스파이크 어닐링(spike annealing)의 형태일 수 있다(일반적으로 약 1초의 기간). 또는, 서브-세컨 기간(예컨대 밀리세컨에서 서브-마이크로세컨으로 낮아짐)에 레이저 어닐링과 같은 매우 빠른 기술이 적용될 수 있다. 열 처리 형태에 관계 없이, 열 처리는 충분한 열 처리량을 강유전체층(104)에 공급하도록 적용되어, 강유전체층(즉, 강유전체층(104)을 형성하는 물질)이, 예컨대 강유전체 상태로 결정화함으로써 강유전체 상태로 전이되도록 할 수 있다. 강유전체층(104)은 그 결과 바람직한 강유전체 특성이 제공될 수 있다(적어도 강유전체층(104)이 강유전체 물질의 큐리 온도 이하의 온도로 추정되도록 한 후). 강유전체 상에 대응하는 강유전체 물질의 특정 구조는 강유전체 물질의 유형에 따라 달라질 수 있다. 실시예에 의해, HfO2 및 ZrO2의 강유전체 상은 예컨대 사방정계의 상에 대응한다.
비제한적인 일 실시예로서, TiN의 10 nm 두께의 스트레서층(108)을 갖는 8 nm 두께의 강유전체층(104)을 포함하는 층 스택(110)이 1분 동안 약 800 ℃까지 가열될 수 있다(예컨대 오븐에서). 다른 비제한적인 예로서, 유사한 층 형태를 갖는 층 스택(110)은 몇 밀리세컨의 기간 동안 약 950 ℃까지 강유전체층(104)을 레이저 어닐링 가열함으로써 열 처리가 가해질 수 있다.
열 처리(H) 후, 스트레서층(108)은 스트레서층(108)을 선택적으로 에칭함으로써 층 스택(110)에서 강유전체층(104)(및 존재하는 경우에 높은-K 유전체층(106))까지 제거될 수 있다. 금속 스트레서층(108)은 기술 분야에 알려진 바와 같이 적합한 웨트(wet) 에칭을 이용하여 제거될 수 있다. 또는, 반응 이온 에칭(RIE)과 같은 드라이 에칭 공정은 금속 스트레서층(108)을 제거하기 위해 이용될 수 있다.
스트레서층(108)을 제거한 후, 2D 물질 채널층(112)(이후 채널층(112))은 강유전체층(104) 상에 형성된다. 채널층(112)은 강유전체층(104) 상에 바로 형성될 수 있다. 그러나, 높은-K 유전체층(106)이 층 스택(110)에 존재하는 경우, 채널층(112)은 중간층으로서 높은-K 유전체층(106)을 갖는 강유전체층(104) 상에 형성될 수 있다. 이 경우에, 채널층(112)은 높은-K 유전체층(106) 상에 바로 형성될 수 있다.
채널층(112)은 하나 이상의 그래핀 단일층들로 형성될 수 있다. 강유전체층(104) 상에 그래핀 채널층(112)을 제조하는 임의의 최신식 방법이 적용될 수 있다. 예컨대, 하나 이상의 그래핀 단일층들 중 그래핀 층은 템플레이트 기판 상에 성장되고, 이어서 층 이동 공정을 이용하여 층 스택(110)으로 이동될 수 있다. 또는, 하나 이상의 그래핀 단일층들 중 그래핀 플레이크는 박리에 의해 형성될 수 있고, 이때 그래핀 플레이크는 층 스택(110)으로 이동될 수 있다.
채널층(112)은 단결정 또는 다결정 TMDC 물질의 하나 이상의 단일층들로 형성될 수 있다. MX2로 나타내는 TMDC 단일층은 X 원자의 2개의 층들 사이에 샌드위칭 되는 M 원자의 층으로 구성되고, 여기서 M은 전이 금속 원소를 나타내고, X는 칼코겔 원소를 나타낸다. TMDC 층은 서로에 대해 적층된 다수의 TMDC 단일층으로 형성될 수 있다. 채널층(112)은 WS2, WSe2, MoS2, MoSe2 , WTe2 또는 MoTe2의 하나 이상의 단일층들로 형성될 수 있다. 강유전체층(104) 상에 TMDC 채널층(112)을 형성하는 임의의 최신식 방법이 적용될 수 있다. 예컨대, TMDC 플레이크는 박리에 의해 형성될 수 있고, TMDC 플레이크는 층 스택(110)으로 이동될 수 있다. TMDC 층을 형성하기 위한 다른 대안은 ALD, 화학 증기 증착(CVD), 물리 증기 증착(PVD), 펄스 레이터 증착(PLD) 및 고체원(solid source) 분자 빔 에피택시(MBE)를 포함한다.
소스 컨택(114) 및 드레인 컨택(116)은 채널층(112)에서 채널 영역의 반대쪽에서 채널층(112)과 접촉하여 형성될 수 있다. 컨택(114 및 116)은 도전성 물질로 형성될 수 있다. 도전성 물질은 금속, 예컨대 Ti, TiN, TiAl, 또는 WN일 수 있다. 그러나, W, Co, Ni, Ru 또는 이의 합금은 가능한 접촉 물질 및 실리사이드(silicide) 및 게르마나이드(germanide)이다. 접촉 물질은 ALD, CVD 또는 PVD로 형성될 수 있다. 마스크층은 채널층(112)을 커버하도록 형성되고, 접촉 물질의 증착 전에 컨택(114, 116)의 의도된 위치에서 개방될 수 있다. 접촉이 형성된 후, 마스크층은 제거될 수 있다.
도 6은 수직 층 스택 형태 또는 바톰-업(bottom-up) 형태를 가지고 층 스택(210)을 포함하는 FeFET 장치(200)를 도시한다. 장치(200)는 도 1-5를 참조하여 설명되는 방식으로 형성되는 층 스택(210)을 포함한다.
층 스택(210)은 게이트 전극의 형태로 게이트 구조체(102)를 포함한다. 게이트 구조체(210)는 반도체 기판, 예컨대 Si-기판, Ge-기판, SiGe-기판, 실리콘-온-절연체 기판(SOI)과 같은 기판(220) 상에 배열된다. 예컨대, 종래의 유전 물질의 절연층(222)은 기판(220)으로부터 게이트 구조체(102)를 전기적으로 절연하기 위해 기판(220)의 주요면 상에 형성된다. 게이트 구조체(102)의 상부면(강유전체층(104)이 형성되는)이 기판(220)의 주요면과 평행한 (수평)면을 따라 연장한다. 강유전체층(104) 및 채널층(112)은 수직 방향(즉 기판(220)의 주요면에 법선 방향)에서 보이는 바와 같이 게이트 구조체(102) 상에 형성된다. 채널층(112)으로 대체되기 전에, 스트레서층(스트레서층(108)에 대응하는)은 게이트 구조체(102) 상에, 강유전체층(104) 상에 형성된다.
소스 및 드레인 전극(114, 116)은 채널층(112)과 전기적 접촉으로 형성된다. 마스크층은 층 스택(210) 및 기판(220) 상에 형성될 수 있다. 개구부는 소스 및 드레인 전극(114, 116)이 형성될 채널층(112)의 영역을 노출하기 위해 마스크층(예컨대 리소그래피 공정에서)에 정의될 수 있다. 도전성 물질은 이후 개구부에 증착될 수 있다. 증착된 도전성 물질은, 예컨대 도 1 내지 5의 게이트 구조체(102)와 관련하여 논의된 금속일 수 있다. 화학적 기계 연마(CMP) 및 에칭 백에 의해 과도한 부담을 주는 도전성 물질의 제거 후, 마스크층이 제거되어 채널층(112) 상에 소스 및 드레인 전극(114, 116)을 남길 수 있다.
층 스택(210)에 인접하는 영역에서 접속 가능한 접촉을 통해 게이트 구조체(102)에 전기적 접근을 제공하기 위해 절연층(222)에 도전성 상호 접속 구조체(conductive interconnect structure)(224)가 형성된다. 상호 접속 구조체(224)는 게이트 구조체(102)를 형성하기 전에, 예컨대 다마신 공정(damascene process)으로 Al, Cu 또는 W와 같은 도전성 물질을 증착함으로써 형성될 수 있다.
도 7a는 측면 적층 형태로 층 스택(310)을 보여준다. 층 스택(310)은 기판(320)으로부터 연장 또는 돌출되는 수직 반도체 구조체(321)의 측벽면(321a) 상에 형성되는 게이트 구조체(102)를 포함한다. 구조체(321)는 예컨대 반도체 핀(fin)의 형태일 수 있다. 게이트 구조체(102)는 반도체 구조체(321)의 측벽면(321a)에 평행한 (수직)면을 따라 연장되고, 측벽면(321a)으로부터 마주보는 주요면에 나타낸다. 강유전체층(104)은 게이트 구조체(102)의 주요면 상에 형성된다. 스트레서층(108)은 강유전체층(104) 상에 형성된다. 따라서, 스트레서층(108)은 측벽면(321a)과 법선 방향을 따라 보이는 바와 같이 강유전체층(104)의 측면으로 외측에 형성된다. 층 스택(310)의 층은 기판(320) 및 구조체(321)를 커버하는 각각의 등각층으로 차례로 증착될 수 있다. 증착 후, 수평면 상에 증착된 층 부분은 수직 에칭에 의해 제거되어 구조체(321)의 측벽면 상에 형성되는 층 스택을 가지고 도 7a에 도시되는 형태로 도달될 수 있다.
도 7b에서, 스트레서층(108)은 2D 물질 채널층(112)으로 대체될 수 있다(상기 기재되는 바와 같이 열 처리(H) 수행 후). 채널층(112)은 기판(320), 강유전체층(104) 및 구조체(321)를 커버하는 등각층(예컨대 ALD에 의해)으로 증착될 수 있다. 증착 후, 수평면 상에(예컨대 구조체(321)의 상부면 상에) 증착된 채널층 부분은 임의로 남게 되는 채널층(112)의 일부를 마스킹하면서 수직 에칭에 의해 제거될 수 있다. 소스 및 드레인 전극(314, 316)은 그 후 채널층(112)과 전기적 접촉으로 형성될 수 있다. 소스 및 드레인 전극(314, 316)은 도 6에 도시되는 소스 및 드레인 전극(114 및 116)과 대응하는 방식으로 형성될 수 있다.
상기에서, 본 발명의 개념은 주로 한정되지 않는 실시예를 참조하여 기재되었다. 그러나, 당업자에게 쉽게 이해되는 바와 같이, 상기 개시된 것과는 다른 실시예가 첨부하는 청구항에 의해 정의되는 바와 같이 본 발명의 개념의 범위 내에서 동일하게 가능하다.

Claims (12)

  1. 강유전체 전계 효과 트랜지스터(FeFET) 장치(100)의 제조방법으로,
    상기 방법은,
    게이트 구조체(gate structure)(102) 상에 층 스택(110)을 형성하는 단계로, 상기 층 스택(110)은 강유전체층(104) 및 희생 스트레서층(sacrificial stressor layer)(108)을 포함하고, 상기 희생 스트레서층(108)은 상기 강유전체층(104)을 형성한 후에 형성되는 것인, 단계,
    상기 층 스택(110)에 열 처리를 가해 상기 강유전체층(104)에 상 전이를 야기하는 단계,
    상기 열 처리 후에, 상기 희생 스트레서층(108)을 2차원 물질 채널층(two-dimensional material channel layer)(112)으로 대체하는 단계, 및
    상기 2차원(2D) 물질 채널층(112)과 접촉하는 소스 컨택(source contact)(114) 및 드레인 컨택(drain contact)(116)을 형성하는 단계,를 포함하는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  2. 제1항에 있어서,
    상기 희생 스트레서층(108)은 금속층을 포함하는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  3. 제2항에 있어서,
    상기 금속층은 티타늄 나이트라이드, 탄탈럼 나이트라이드 또는 티타늄 탄탈럼 나이트라이드를 포함하는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 강유전체층(104)은 하프늄 산화물, 지르코늄 산화물, 하프늄 티타네이트 또는 하프늄 지르코늄 산화물을 포함하는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 2차원(2D) 채널 물질층(112)은 전이 금속 디칼코게나이드 물질의 하나 이상의 단일층들 또는 그래핀의 하나 이상의 단일층들을 포함하는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  6. 제5항에 있어서,
    상기 2차원(2D) 채널 물질층(112)은 WS2, WSe2, MoS2, MoSe2 , WTe2 또는 MoTe2의 하나 이상의 단일층들을 포함하는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    열 처리는 강유전체층(104)을 300 ℃ 내지 1200 ℃, 바람직하게는 500 ℃ 내지 1000 ℃, 더욱 바람직하게는 600 ℃ 내지 900 ℃ 범위의 온도로 가열하는 것을 포함하는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 게이트 구조체(102)는 기판(220) 상에 배열되어 상기 기판(220)의 주요면에 대해 평행한 평면을 따라 연장하는 상부면을 제공하고, 상기 층 스택(110)은 상기 상부면 상에 형성되는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 게이트 구조체는 기판(320)으로부터 수직으로 연장하는 반도체 구조체(321)를 갖는 기판(320) 상에 배열되고, 상기 반도체 구조체(321)는 상기 게이트 구조체(102)가 배열되는 측벽면(321a)을 갖는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 게이트 구조체(102)는 더미 게이트 구조체이고, 상기 방법은 상기 더미 게이트 구조체(102)를 대체 게이트 구조체로 대체하는 것을 더 포함하는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 게이트 구조체(102)는 게이트 전극인 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 층 스택(110)은 상기 강유전체층(104)을 형성한 후에 형성되는 높은-K 유전체층(106)을 더 포함하는 것인, 강유전체 전계 효과 트랜지스터 장치의 제조방법.
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