KR102283203B1 - 강유전체 트랜지스터의 제조방법 및 이를 이용하여 제조한 강유전체 트랜지스터 - Google Patents

강유전체 트랜지스터의 제조방법 및 이를 이용하여 제조한 강유전체 트랜지스터 Download PDF

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Abstract

본 발명의 일 관점에 따른 강유전체 트랜지스터의 제조방법은, 게이트 전극층 상에 ALD(Atomic Layer Deposition) 공정을 이용하여 강유전체층을 형성하는 단계; 상기 강유전체층의 강유전 특성을 유도하기 위해, 상기 강유전체층 상에 캡핑층(capping layer)을 증착하여 강유전체 캡핑 구조체를 형성하는 단계; 상기 강유전체 캡핑 구조체를 열처리하는 단계; 열처리된 상기 강유전체 캡핑 구조체에 구비된 상기 캡핑층을 식각하여 상기 강유전체층의 상면을 외부로 노출시키는 단계; 노출된 상기 강유전체층 상에 산화물 반도체층을 형성하는 단계; 및 상기 산화물 반도체층 상에 소스 전극 및 드레인 전극을 각각 형성하는 단계;를 포함한다.

Description

강유전체 트랜지스터의 제조방법 및 이를 이용하여 제조한 강유전체 트랜지스터{Manufacturing method of ferroelectric transistors and ferroelectric transistors fabricated by using the same}
본 발명은 반도체 소자에 관한 것으로서, 더 상세하게는 강유전체 트랜지스터에 관한 것이다.
인공 신경망을 이용한 애플리케이션은 이미지 인식, 자연 언어 처리, 다양한 패턴 매칭 및 분류 작업과 같은 다양한 작업에 점점 더 일반적으로 이용되고 있다. 이에 따라, 인공 신경망을 이용한 뉴로모픽 트랜지스터(neuromorphic transistor) 개발이 진행되고 있다.
시냅스의 특성을 모방한 소자는 비휘발성 소자이면서 여러 단계의 시냅스 강도를 표현할 수 있어야 하고, 시냅스 학습을 구현하기 용이하여야 한다. 대표적으로, 최근 연구되는 소자로는 멤리스터 속성을 띠는 소자들이 있다. 멤리스터는 메모리와 레지스터의 합성어로 저항의 특성을 띄는 소자가 저항 값이 일정하지 않고, 양단에 인가되는 특정 전압 펄스에 따라 저항 값이 변화하며, 일정 시간 이를 저장하는 메모리 역할을 하는 소자이다.
최근, 이러한 멤리스터 특성을 보이는 소자로 강유전체 트랜지스터가 연구되고 있다. 다만, 종래 실리콘 기반 강유전체 트랜지스터는 계면층(interfacial layer)을 필요로 하며, 고온 공정을 수반하는 문제가 있다.
본 발명은 이러한 문제점을 해결하기 위해서 안출된 것으로서, 계면층이 필요 없는 강유전체 트랜지스터를 제공하는 것을 목적으로 한다. 그러나, 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따른 강유전체 트랜지스터의 제조방법은, 게이트 전극층 상에 ALD(Atomic Layer Deposition) 공정을 이용하여 강유전체층을 형성하는 단계; 상기 강유전체층의 강유전 특성을 유도하기 위해, 상기 강유전체층 상에 캡핑층(capping layer)을 증착하여 강유전체 캡핑 구조체를 형성하는 단계; 상기 강유전체 캡핑 구조체를 열처리하는 단계; 열처리된 상기 강유전체 캡핑 구조체에 구비된 상기 캡핑층을 식각하여 상기 강유전체층의 상면을 외부로 노출시키는 단계; 노출된 상기 강유전체층 상에 산화물 반도체층을 형성하는 단계; 및 상기 산화물 반도체층 상에 소스 전극 및 드레인 전극을 각각 형성하는 단계;를 포함할 수 있다.
상기 강유전체 트랜지스터의 제조방법에 있어서, 상기 강유전체층을 형성하는 단계는, Zr 전구체, Si 전구체, Al 전구체, Gd 전구체 및 Y 전구체 중 적어도 어느 하나와 Hf 전구체 그리고 산소 원자를 포함한 산화제 소스를 사용하여, 상기 게이트 전극층 상에 Zr, Si, Al, Gd 및 Y 중 적어도 어느 하나의 도펀트를 포함하는 HfOx를 구비하는 박막을 증착하는 단계를 포함할 수 있다.
상기 강유전체 트랜지스터의 제조방법에 있어서, 상기 열처리하는 단계는, 질소(N2) 가스 분위기에서, 280℃ 내지 1000℃의 온도에서 1초 내지 600초의 시간동안 수행하는 단계를 포함할 수 있다.
상기 강유전체 트랜지스터의 제조방법에 있어서, 상기 캡핑층의 식각은 습식식각(wet etching) 방법을 이용할 수 있다.
상기 강유전체 트랜지스터의 제조방법에 있어서, 상기 산화물 반도체층은 In2O3(Indium oxide), ZnO(Zinc oxide), IZO(Indium zinc oxide), IGO(Indium gallium oxide), ZTO(Zinc tin oxide), AZO(Aluminium zinc oxide), GZO(Gallium zinc oxide), IGZO(Indium gallium zinc oxide), IZTO(Indium zinc tin oxide) 및 HIZO(Hafnium indium zinc oxide) 중 적어도 어느 하나의 박막을 포함할 수 있다.
상기 강유전체 트랜지스터의 제조방법에 있어서, 상기 게이트 전극층은 실리콘 산화물이 증착된 실리콘 기판 상에 증착될 수 있다.
상기 강유전체 트랜지스터의 제조방법에 있어서, 상기 강유전체층은 Zr-doped HfOx (HfZrOx), Si-doped HfOx (HfSiOx), Al-doped HfOx (Al:HfOx),Gd-doped HfOx (Gd:HfOx) 및 Y-doped HfOx (Y:HfOx) 중 적어도 어느 하나의 박막을 포함할 수 있다.
상기 강유전체 트랜지스터의 제조방법에 있어서, 상기 게이트 전극층은 TiN, Cu, Mo, W, Pt, Au, Ta, Al 및 Ni 중 적어도 어느 하나의 박막을 포함할 수 있다.
본 발명의 다른 관점에 따른 강유전체 트랜지스터는, 게이트 전극층; 상기 게이트 전극층 상에 형성된 강유전체층; 상기 강유전체층 상에 형성된 산화물 반도체층; 및 상기 산화물 반도체층 상에 각각 형성된 소스 전극 및 드레인 전극;을 포함하고, 상기 강유전체층은 Zr, Si, Al, Gd 및 Y 중 적어도 어느 하나와 Hf를 구비하는 산화막을 포함할 수 있다.
상기 강유전체 트랜지스터에 있어서, 상기 산화물 반도체층은 상기 강유전체층 상에 인위적인 계면층 삽입없이 바로 형성될 수 있다.
상기 강유전체 트랜지스터에 있어서, 상기 강유전체층은, 상기 강유전체층의 강유전 특성을 유도하기 위해, 상기 강유전체층 상에 캡핑층(capping layer)을 증착하여 강유전체 캡핑 구조체를 형성한 이후에, 상기 강유전체 캡핑 구조체를 열처리하고, 열처리된 상기 강유전체 캡핑 구조체에 구비된 상기 캡핑층을 식각하여 상기 강유전체층의 상면을 외부로 노출시켜 형성될 수 있다.
상기 강유전체 트랜지스터에 있어서, 상기 강유전체층은 Zr-doped HfOx (HfZrOx), Si-doped HfOx (HfSiOx), Al-doped HfOx (Al:HfOx),Gd-doped HfOx (Gd:HfOx) 및 Y-doped HfOx (Y:HfOx) 중 적어도 어느 하나의 박막을 포함할 수 있다.
상기 강유전체 트랜지스터에 있어서, 상기 게이트 전극층은 TiN, Cu, Mo, W, Pt, Au, Ta, Al 및 Ni 중 적어도 어느 하나의 박막을 포함할 수 있다.
상기 강유전체 트랜지스터에 있어서, 상기 산화물 반도체층은 In2O3(Indium oxide), ZnO(Zinc oxide), IZO(Indium zinc oxide), IGO(Indium gallium oxide), ZTO (Zinc tin oxide), AZO(Aluminium zinc oxide), GZO(Gallium zinc oxide), IGZO(Indium gallium zinc oxide), IZTO(Indium zinc tin oxide) 및 HIZO(Hafnium indium zinc oxide) 중 적어도 어느 하나의 박막을 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르며, 저온 공정이 가능하고 TFT(Thin Film Transistor) 형성이 가능한 산화물 반도체 기반 강유전체 트랜지스터를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 강유전체 트랜지스터의 구조를 개략적으로 도해하는 도면이다.
도 2 및 도 3은 본 발명의 실험예에 따른 커패시터 샘플의 강유전 특성을 측정한 결과이다.
도 4 내지 도 6은 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 강유전 특성을 분석한 결과이다.
도 7은 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 트랜스퍼 곡선을 측정한 결과(a)와 프로그래밍 펄스(6V, 30ms) 및 소거 펄스(-6V, 30ms)를 인가할 경우의 교류 동작 특성을 분석한 결과(b)이다.
도 8은 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 다단계 레벨 측정 결과(a) 및 (a)에 도시된 다단계 데이터 저장 메커니즘의 개략도(b)이다.
도 9는 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 다양한 데이터 레벨 특성을 분석한 결과이다.
도 10은 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 (a)강화 및 억제 특성, (b) 2개의 다층 퍼셉트론 신경망의 개략도 및 (c)이상적인 신경 형성 소자와 비교한 결과이다.
도 11은 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 100 사이클 동안 (a)Fe-TFT 소자의 내구성 특성, (b) 강화 및 (c) 억제 특성을 측정한 결과이다.
도 12는 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 (a)컨덕턴스 레벨, (b)Gmax/Gmin 비율 및 (c)사이클-사이클 산포특성에 따른 인식 정확도 및 각 특성이 인식 정확도에 미치는 영향에 대한 결과다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.
본 발명의 일 실시예에 따른 강유전체 트랜지스터는 산화물 반도체, 예컨대 In2O3(Indium oxide), ZnO(Zinc oxide), IZO(Indium zinc oxide), IGO(Indium gallium oxide), ZTO (Zinc tin oxide), AZO(Aluminium zinc oxide), GZO(Gallium zinc oxide), IGZO(Indium gallium zinc oxide), IZTO(Indium zinc tin oxide) 및 HIZO(Hafnium indium zinc oxide) 중 적어도 어느 하나의 박막을 기반으로 하여, Zr-doped HfOx (HfZrOx), Si-doped HfOx (HfSiOx), Al-doped HfOx (Al:HfOx),Gd-doped HfOx (Gd:HfOx) 및 Y-doped HfOx (Y:HfOx) 중 적어도 어느 하나의 물질을 강유전체층으로 사용하여 강유전체 트랜지스터를 구현할 수 있다.
이하에서, 도 1을 참조하여, 본 발명의 일 실시예에 따른 강유전체 트랜지스터의 구조 및 이의 제조방법에 대해서 구체적으로 후술한다.
도 1은 본 발명의 일 실시예에 따른 강유전체 트랜지스터의 구조를 개략적으로 도해하는 도면이다.
도 1을 참조하면, 강유전체 트랜지스터는 게이트 전극층, 강유전체층, 산화물 반도체층, 소스 전극 및 드레인 전극이 순서대로 적층된 구조체를 포함한다. 여기서, 소스 전극 및 드레인 전극은 산화물 반도체층 상에 각각 형성되며, 소스 전극 및 드레인 전극은 동일한 레벨 상에 배치된다.
게이트 전극층은 예를 들어, TiN, Cu, Mo, W, Pt, Au, Ta, Al 및 Ni 중 적어도 어느 하나의 박막을 포함할 수 있다. 도면에 도시되지는 않았으나, 게이트 전극층은 실리콘 기판 상에 증착될 수 있다. 좀 더 구체적으로, 실리콘 산화물이 증착된 실리콘 기판 상에 증착될 수 있다. 여기서, 실리콘 산화물은 예를 들어, SiO2를 포함할 수 있다.
강유전체층은 Zr, Si, Al, Gd 및 Y 중 적어도 어느 하나와 Hf를 구비하는 산화막을 포함할 수 있으며, 예를 들어, HfZrOx 박막을 포함할 수 있다. 구체적으로 HfZrOx 박막은 HfOx 박막 및 ZrOx 박막이 서로 혼재되어 있는 구조일 수 있다. 여기서, HfOx 박막 및 ZrOx 박막은 1:1의 비율로 형성될 수 있다.
일반적으로, 실리콘 기판 상의 강유전체층은 높은 어닐링 온도나 Pb와 같은 휘발성 원소에 의해서 강유전체층과 실리콘 기판 사이에 계면층(interfacial layer)을 필요로 한다. 계면층이 있는 경우, 계면층이 없는 경우보다 상대적으로 더 낮은 유전특성을 갖는다. 예를 들어, 높은 동작 전압, 낮은 유지 특성, 작은 메모리 윈도우와 같은 문제점을 유발한다.
이에 반해서, Hf계열 산화물 즉, Hf 기반 강유전체층은 산화물 반도체와 강유전체층 사이에 계면층(interfacial layer)이 없이 바로 형성되며, 기존 CMOS 공정을 이용할 수 있고, 상대적으로 더 저온 공정이 가능하다는 장점이 있다.
강유전체층은 Zr 전구체, Si 전구체, Al 전구체, Gd 전구체 및 Y 전구체 중 적어도 어느 하나와 Hf 전구체 그리고 산소 원자를 포함한 산화제 소스를 사용하여, 게이트 전극층 상에 Zr, Si, Al, Gd 및 Y 중 적어도 어느 하나의 도펀트를 포함하는 HfOx를 구비하는 박막을 증착하는 단계를 포함할 수 있다. 일 예로서, HfOx 및 ZrOx ALD 공정 사이클 비율을 1:1로 조절하면서 HfZrOx 박막을 증착할 수 있다.
이후에 강유전체층의 상부면을 보호하도록, 강유전체층 상에 캡핑층(capping layer)을 증착하여 강유전체 캡핑 구조체를 형성할 수 있다. 여기서, 상기 강유전체 캡핑 구조체는 실리콘 기판을 사용할 경우, 실리콘 기판 상에 게이트 전극층, 강유전체층 및 캡핑층이 순차적으로 적층된 구조를 의미한다. 캡핑층은 예를 들어, TiN, TaN, Mo, W, Pt, Au, Ta, Al, Ti 및 Ni 중 적어도 어느 하나의 박막을 포함할 수 있으며, 캡핑층이 형성된 강유전체 캡핑 구조체를 열처리할 수 있다. 여기서, 열처리는, 질소(N2) 가스 분위기에서, 280℃ 내지 1000℃의 온도에서 1초 내지 600초의 시간동안 수행할 수 있다. 만약, 열처리 온도가 280℃ 미만일 경우, 인가되는 열에너지가 낮아 강유전체층의 유전 특성이 온전히 유도되지 않을 수 있다. 반면, 1000℃ 초과일 경우, 경제적으로 비효율적이며, 오히려 강유전체층의 유전 특성이 저하될 수 있다.
열처리 온도범위 및 시간은 강유전체층의 두께 및 종류에 따라 상이하게 제어할 수 있으며, 바람직하게는, 상기 열처리는 400℃ 내지 600℃의 온도에서 수행될 수 있다. 더 바람직하게는, 상기 열처리는 400℃ 내지 500℃의 온도에서 수행될 수 있다. 일 예로서, 20㎚ 내지 30㎚ 두께의 HfZrOx 강유전체층일 경우, 400℃의 온도에서 60sec의 시간동안 열처리를 수행할 수 있다.
열처리 공정이 완료된 후 강유전체 캡핑 구조체에 구비된 캡핑층을 완전히 제거할 수 있다. 예컨대, 습식식각(wet etching) 방법을 이용하여 캡핑층을 식각하여 강유전체층의 상면을 외부로 노출될 수 있다.
캡핑층이 완전히 제거된 후 강유전체층 상에 산화물 반도체층이 형성된다. 산화물 반도체층은 예를 들어, 상기 산화물 반도체층은 In2O3(Indium oxide), ZnO(Zinc oxide), IZO(Indium zinc oxide), IGO(Indium gallium oxide), ZTO(Zinc tin oxide), AZO(Aluminium zinc oxide), GZO(Gallium zinc oxide), IGZO(Indium gallium zinc oxide), IZTO(Indium zinc tin oxide) 및 HIZO(Hafnium indium zinc oxide) 중 적어도 어느 하나의 박막을 포함할 수 있다. IGZO 박막은 In, Ga 및 Zn의 원자비(atomic ratio)가 1:1:1인 스퍼티링 타겟(sputtering target)을 이용하여 강유전체층 상에 증착할 수 있다.
산화물 반도체층 상에 소스 전극 및 드레인 전극을 각각 형성할 수 있다. 소스 전극 및 드레인 전극의 형성 영역에 따라 채널층의 폭(width)과 길이(length)가 정해진다. 소스 전극 및 드레인 전극은 예를 들어, Al 금속을 전극재료로 사용할 수 있으며, 대표적으로, 전자빔증발법(e-beam evaporation) 공정을 이용하여 증착할 수 있다. 소스 전극 및 드레인 전극을 형성한 후 마지막으로 강유전체 트랜지스터 구조체에 열처리를 수행할 수 있다.
이하에서는 HfZrOx 박막을 강유전체층으로 사용하여 제조한 강유전체 트랜지스터의 특성을 실험한 결과를 설명한다.
SiO2가 증착된 Si 기판 상에 TiN 박막을 DC 스퍼터링 공정을 이용하여 증착하고, TIN 박막 상에 ALD 공정을 이용하여 280℃의 온도에서, Hf[N(C2H5)CH3]4 (TEMAH), Zr[N(C2H5)CH3]4 (TEMAZ) 및 오존을 각각 Hf 전구체, Zr 전구체 및 산소 원자를 포함한 산화제 소스로 하여 24㎚ 두께의 HfZrOx 박막을 형성하였다. 이때, HfO2 및 ZrO2 ALD 공정 사이클 비율을 1:1로 조절하면서 HfZrOx 박막을 증착하였다.
이후에, HfZrOx 박막 상에 TiN 박막을 캡핑층으로 증착하고, 이를 질소(N2) 분위기에서 400℃의 온도에서 1분간 열처리를 수행하였다. 이후에 TiN 박막 캡핑층을 습식식각으로 완전히 제거하여 HfZrOx 박막의 상부면을 노출시키고, 노출된 HfZrOx 박막 상에 RF 스퍼터링 공정을 이용하여 10㎚ 두께의 IGZO 박막을 증착하였다. 이 때, In, Ga 및 Zn의 원자비(atomic ratio)가 1:1:1인 스퍼티링 타겟(sputtering target)을 이용하여, 150W의 RF 파워 및 챔버 내 공정압력을 5mTorr로 유지하면서 증착하였다.
마지막으로, 전자빔증발법 공정을 이용하여 IGZO 박막의 양 끝 단에 Al을 소스 전극 및 드레인 전극을 증착하여, 50㎛의 폭 및 300㎛의 길이를 갖는 채널을 형성하였다. 이후에 100℃의 온도에서 1시간동안 열처리하여 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플을 제조하였다.
또한, 커패시터(capacitor) 구조를 갖는 TiN/HfZrOx/TiN 소자 샘플(이하, 커패시터 샘플)은 상술한 방법 중 캡핑층을 형성하는 공정과 동일한 방식으로 제조되었고, 각 샘플의 상부 전극의 직경은 350㎛로 제조하였다.
제조된 각 샘플은 실온에서, Fe-TFT 특성을 분석하였다. 구체적으로, 전기적 특성은 반도체 파라미터 분석기(4200a-SCS, KEITHLEY)를 사용하였다. HfZrOx 박막의 두께는 분광 엘립소미터(M-2000, J.A. Woollam)를 이용하여 측정하였다. IGZO 박막의 두께는 0.5Hz의 스캔 속도에서 Si팁으로 태핑 모드에서 작동되는 AFM(Dimension 3100, VEECO)으로 측정하였다. 분극-전압 및 커패시턴스-전압 곡선은 각각 펄스 측정 유닛(4225-PMU, KEITHLEY) 및 임피던스 분석기(4194A, HP)를 사용하였다.
모든 시뮬레이션은 C++ 코드를 사용하여 GCC, GNU make, CNU C 라이브러리가있는 리눅스(Linux) 시스템에서 수행하였고, 시뮬레이션 된 MLP 신경망은 400개의 인풋(input) 뉴런, 100개의 히든(hidden) 뉴런 및 10개의 아웃풋(output) 뉴런으로 구성되었다. 400개의 인풋 뉴런은 20×20 MNIST 이미지에 해당하고, 10개의 아웃풋 뉴런은 10개의 클래스에 해당한다.
Fe-TFT의 Gmax/Gmin, 선형성 및 사이클과 사이클/소자와 소자 사이의 변형은 이러한 시뮬레이션에서 시냅스 디바이스 특성으로 간주되었고, 이상적인 시냅스 신경망의 시뮬레이션을 위해, Gmax/Gmin 비율은 50에서 64로, 완벽하게 선형 컨덕턴스 변조 상태를 포함한 이상적인 시냅스 특성이 사용되었다.
먼저, HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 특성을 분석하기 이전에, 커패시터 샘플의 기본적인 강유전 특성을 측정하였다.
도 2 및 도 3은 본 발명의 실험예에 따른 커패시터 샘플의 강유전 특성을 측정한 결과로서, 도 2의 (a)는 분극-전압 히스테리시스를 측정한 결과이고, 도 2의 (b)는 커패시턴스-전압 특성을 측정한 결과이다. 또, 도 3의 (a)는 커패시터 샘플의 크기별 분극-전압 히스테리시스를 측정한 결과이고, 도 3의 (b)는 커패시터 샘플의 크기별 잔류분극(Remnant polarization)을 측정한 결과이다.
도 2 및 도 3을 참조하면, 커패시터 샘플은 상이한 스위프 전압을 가지며, 전형적인 커패시턴스-전압 곡선을 나타내었다. 또, 소자의 크기가 다른 커패시터 샘플들에서도 안정적으로 강유전체 분극 전압(P-V) 특성이 관찰되는 것을 확인할 수 있었다.
또한, 정전기력 현미경을 사용하여, 1×1㎛2 크기의 강유전체 커패시터 샘플이 안정적으로 동작하는 것을 확인하였다. 이를 통해, HfZrOx 박막을 강유전체층으로 사용할 수 있다는 것을 확인할 수 있었고, 강유전체층으로서 HfZrOx 박막의 사용을 가능하게 하기 위해서, Fe-TFT는 하부 게이트 구조로 제조하게 되었다. 이 구조는 적절한 바닥층을 필요로 하기 때문에 HfZrOx 박막에서의 강유전 특성의 유도 되도록 하였다.
도 4 내지 도 6은 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 강유전 특성을 분석한 결과로서, 도 4는 분극-전압 히스테리시스를 측정한 결과이고, 도 5는 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 강유전 특성을 반복적으로 측정하여 내구성을 확인한 결과(a)이며, 사이클 수에 따른 잔류분극을 측정한 결과(b)이고, 도 6은 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 커패시턴스-전압 특성을 측정한 결과이다.
도 4 내지 도 6을 참조하면, HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플은 양의 잔류분극(+Pr)은 5.3μC/㎠, 음의 잔류분극(-Pr)은 -5.9μC/㎠을 갖는 것으로 나타났다.
또, HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 신뢰성을 추정하기 위해, 펄스(±7V, 10μs)를 인가하였을 때, HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 강유전 특성은 105 사이클동안 열화없이 유지된 것을 확인할 수 있었다.
특히, 나비 모양의 곡선이 관찰되었으며, 이는 HfZrOx 박막이 강유전 특성을 갖는다는 것을 의미한다. TiN 하부전극에 음의 바이어스가 인가될 경우 커패시턴스가 감소되었으나, 양의 바이어스가 인가될 경우 커패시턴스가 증가하였다. 이는 HfZrOx 박막의 분극 방향에 따라 HfZrOx 박막과 IGZO 박막의 계면에서 전자가 축적되고 고갈되기 때문인 것으로 나타났다. 또, 전압이 인가되지 않아도 IGZO 박막에서 전자의 축적 및 공핍 상태는 유지되는 것을 확인할 수 있었다. 이러한 결과를 토대로, HfZrOx 박막이 강유전 특성을 갖는 것을 확인할 수 있었다.
도 7은 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 트랜스퍼 곡선을 측정한 결과(a)와 프로그래밍 펄스(6V, 30ms) 및 소거 펄스(-6V, 30ms)를 인가할 경우의 교류 동작 특성을 분석한 결과(b)이다. 여기서, TiN 하부전극에 게이트 전압(VG)을 스윕하고, 1V의 소스-드레인 전압(VDS)을 인가하였다.
도 7을 참조하면, HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플은 n 타입 트랜스퍼(transfer) 특성을 가졌다. 순방향 및 역방향 트랜스퍼 곡선 스윕은 HfZrOx 박막의 강유전체 분극 스위칭에서 발생하는 전형적인 반시계 방향 히스테리시스를 유발했다.
프로그래밍 펄스(30ms, 6V) 및 소거 펄스(30ms, -6V)를 게이트 전극에 적용하고, 판독 전압(VG, -1V; VDS, 1V)을 사용하여 상태를 읽었고, 프로그래밍 펄스는 채널의 컨덕턴스 G를 증가시켰지만, 소거 펄스는 G를 감소시켰다. 채널의 최대 컨덕턴스 Gmax 대 최소 컨덕턴스 Gmin의 비율이 40을 초과하였고, HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플에서 G 변조는 강유전체층에서의 분극 스위칭에 기반하였다. 즉, 채널의 G는 강유전체층의 분극 상태에 의해 제어 될 수 있다. 따라서, HfZrOx 박막에서 연속적인 강유전성 도메인 스위칭을 유도함으로써, 다단계의 데이터 저장이 달성될 수 있는 것을 확인하였다.
도 8은 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 다단계 레벨 측정 결과(a) 및 (a)에 도시된 다단계 데이터 저장 메커니즘의 개략도(b)이다. 여기서, (b)에 도시된 화살표의 방향 및 크기는 각각 HfZrOx 박막에서의 분극의 방향 및 값을 나타낸다.
다시 도 2를 참조하면, HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플은 인가되는 전압을 제어함으로써, HfZrOx 박막의 분극 상태의 점진적인 변화가 가능하다. 강유전체층에 전압이 인가될 때, 스위칭 된 분극의 분율은 인가된 전압의 진폭에 의존할 수 있다. 따라서, G는 강유전체층의 분극 상태와 밀접한 관련이 있기 때문에, 적절한 바이어스 펄스의 사용은 채널의 G의 점진적인 제어를 가능하게 할 것으로 판단된다.
도 8을 참조하면, HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 게이트 전극에 음의 바이어스 펄스(30ms, -6V)를 인가하여 소거된 상태를 설정한 결과, HfZrOx 박막의 분극은 하향(TiN 게이트 전극을 향하여)을 가리키고, 전자는 하향 분극에 의해 채널과 강유전체층의 계면으로부터 공핍되기 때문에 채널은 G가 낮았다.
게이트 전극에 양의 바이어스 펄스를 인가할 경우, 분극은 상향 방향 (IGZO 채널을 향하여)으로 전환되기 시작했다. 이 때, 양의 바이어스 펄스의 진폭이 증가함에 따라, 강유전체층의 분극은 하향에서 상향으로 순차적으로 변화하였다. 상향 분극이 증가하면 전자가 상향 분극과 함께 계면 영역에 축적될 수 있기 때문에, 채널의 G가 증가했다. 따라서, 인가된 바이어스 펄스의 진폭을 변화시킴으로써, 채널의 G를 섬세하게 변조 할 수 있는 것을 확인할 수 있었다. 여기서, 4개의 데이터 레벨이 도시 되었지만, 인가된 바이어스 진폭 및/또는 폭을 변경함으로써 분극 반전이 거의 선형적으로 제어될 수 있기 때문에 레벨을 훨씬 더 제어할 수 있다.
도 9는 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 다양한 데이터 레벨 특성을 분석한 결과이다. 여기서, 유지 전압은 읽기 전압(VG = -1V 및 VDS = 1V)에서 4개의 채널 G 레벨을 측정하였다.
도 9를 참조하면, HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플은 104초 동안 4채널 컨덕턴스 레벨의 안정적인 데이터 저장 특성을 나타냈다. 이러한 안정적인 보유 특성은 종래의 유기 및 무기 Fe-TFT 소자가 불량한 데이터 보유 특성(103초 미만)을 갖는 것으로 나타났었기 때문에 매우 유망하다. 이는 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플에 계면층이 없기 때문인 것으로 판단된다. 이러한 결과는 IGZO 채널의 컨덕턴스가 강유전체 분극에 의해 제어될 수 있고, 각 G 레벨이 안정적으로 유지 될 수 있음을 나타낸다. 이러한 다중 레벨 보유 특성은 신경 형성 컴퓨팅을 위한 시냅스 장치로서의 Fe-TFT의 적합성을 의미한다.
온칩 스토리지(on chip storage)를 사용하는 효율적인 신경망 시스템을 위해서는 아날로그 메모리 특성을 가진 인공 시냅스 장치가 필수적이다. 이러한 뉴로모픽 시스템에서, 인공 시냅스 장치는 선형 컨덕턴스 변조, Gmax/Gmin 비율이 10 초과하며, 데이터 레벨이 32를 초과하고, 사이클과 사이클 사이/소자와 소자 사이에 작은 산포 특성을 가져야 한다.
도 10은 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 (a) 강화 및 억제 특성, (b) 2개의 다층 퍼셉트론 신경망의 개략도 및 (c)이상적인 신경 형성 소자와 비교한 결과이다. 여기서, Fe-TFT의 아날로그 컨덕턴스 변조 특성을 조사하기 위해, 증가 진폭(25mV 스텝으로 2.7V 내지 4.3V의 포텐셜, 25mV 스텝으로 -2V 내지 -3.6V의 디프레션)과 10ms 폭을 갖는 다중 바이어스 펄스를 게이트에 적용하였다.
도 10을 참조하면, HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 컨덕턴스는 -1V의 VG와 1V의 VDS에서 측정되었다. Fe-TFT는 64 레벨 컨덕턴스 상태, 우수한 선형성(Ap, -0.8028; Ad, -0.6979) 및 Gmax/Gmin 비율이 10을 초과하였으며, 이는 우수한 강화 및 억제 특성을 나타낸다.
한편, 강화 및 억제의 선형성을 평가하기 위해 펄스 수에 따른 G의 변화는 다음에 도시된 하기 수학식 1 내지 수학식 3에 의해 설명된다.
[수학식 1]
Figure 112020009575912-pat00001
[수학식 2]
Figure 112020009575912-pat00002
[수학식 3]
Figure 112020009575912-pat00003
여기서 Gp는 강화의 컨덕턴스이고, Gd는 억제 컨덕턴스이고, Pmax는 최대 펄스 수이며, A는 강화 및 억제 특성의 선형성을 나타내는 매개 변수이다.
도 10의 (b)를 참조하면, 인공 신경망(ANN)은 MNIST(Modified National Institute of Standard and Technology) 데이터베이스에서 감독 학습을 수행하도록 시뮬레이션 되었고, 시뮬레이션을 위해 2개의 MLP(Multilayer Perceptron) 신경 400개의 인풋(input) 뉴런, 100개의 히든(hidden) 뉴런 및 10개의 네트워크 아웃풋(output) 뉴런이 이용되었다. 아날로그 가중치 업데이트가 포함 된 MLP 알고리즘은 컨덕턴스 상태수, 선형성, Gmax/Gmin, 사이클 간 산포 및 소자 간 산포와 같은 Fe-TFT 컨덕턴스 변조 특성을 기반으로 한 시뮬레이션에 사용되었다. 400개의 인풋 뉴런은 20×20 MNIST 데이터에 해당하고, 10개의 아웃풋 뉴런은 10 자리수(0-9)에 해당한다. 각 경우의 수마다 ANN은 훈련 데이터 세트의 60,000개 이미지에서 무작위로 선택된 8,000개의 패턴에 대해 훈련되었으며, 인식 정확도는 테스트 데이터 세트와는 별개의 10,000 개 이미지 세트에서 테스트되었다.
도 10의 (c)를 참조하면, 시뮬레이션결과, Fe-TFT에 기반한 NN은 125번의 훈련 에포크 이후 91.1%의 정확도를 달성했으며, 이는 이상적인 시냅스 NN에 의해 얻어진 94.1%의 인식 정확도와 비슷한 수준이었다.
도 11은 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 100 사이클 동안 (a)Fe-TFT 소자의 내구성 특성, (b) 강화 및 (c) 억제 특성을 측정한 결과이다.
도 11을 참조하면, 64수준 컨덕턴스 상태, 우수한 선형성(Ap, -0.8028; Ad, -0.6979) 및 합리적인 Gmax/Gmin 비율이 10 초과로 인해 높은 인식 정확도가 달성된 것을 확인할 수 있다. 또한, Fe-TFT의 우수한 변형 특성은 높은 인식 정확도에 기여하고, 내구성 특성은 최대 100사이클(12800 펄스 작동)까지 나타났다. 반복적인 펄스 동작에도 소자의 열화가 심하지 않은 것으로 나타났다.
도 12는 본 발명의 실험예에 따른 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플의 (a)컨덕턴스 레벨, (b)Gmax/Gmin 비율 및 (c)사이클-사이클 산포특성에 따른 시냅스 NN 인식 정확도 및 각 특성이 시냅스 NN 인식 정확도에 미치는 영향에 대한 결과다.
하기 표 1은 본 발명의 실험예 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플과 종래의 비교예 샘플들의 특성을 비교정리한 것이다.
샘플 비교예 1
(RRAM_AlOx/HfO2)		 비교예 2
(RRAM_Ag:a-Si)		 비교예 3
(Charge trap Transistor)		 실험예
(HfZrOx 구비 Fe-TFT)
Gmax/Gmin 4.43 12.5 >10 14.4
Number of states 40 97 20 64
Cycle-to-cycle variation 5% 3.5% - 2.36%
Operating voltage 0.9V/-1V 3.2V/-2.8V 2V/-1.4V 4.3V/-3.6V
Recognition accuracy ~41% 73% 84% 91.1%
도 12 및 표 1을 참조하면, 본발명의 실험예인 HfZrOx 박막을 구비하는 강유전체 트랜지스터 샘플은 비교예 1 내지 비교예 3 대비, 높은 Gmax/Gmin 비율, 작은 변이 특성 및 컨덕턴스 레벨의 수로 인해 시냅스 장치에 있어서, 가장 특성이 좋은 것을 확인할 수 있다. 특히, Fe-TFT는 저항성 스위칭 거동에 기초하여 종래의 시냅스 장치와 비교하여 우수한 산포 특성을 나타낸다.
시냅스 장치의 사이클 간 산포가 3%를 초과할 경우, 산포가 컨덕턴스 변조의 양을 압도할 수 있기 때문에 인식 정확도가 심각하게 저하될 수 있다. Fe-TFT에 기초한 신경형 소자는 강유전체층에서 부분 분극 스위칭을 제어함으로써, Fe-TFT에서 컨덕턴스 변조되기 때문에 변이 특성에 유리하다. 따라서, 채널 컨덕턴스의 제어 가능성은 강유전성 아날로그 시냅스 트랜지스터에 기초한 신경성 하드웨어에 적용될 수 있다.
상술한 바와 같이, 이러한 HfZrOx 박막을 구비하는 강유전체 트랜지스터는 인가되는 전압 펄스 조건에 따라서 소거 상태와 프로그램 상태 이외에 하나 또는 그 이상의 중간 상태를 가질 수 있다. 따라서, 본 발명에 따른 강유전체 트랜지스터는 뉴로모픽 소자로 응용될 때 장점이 있으며, 산화물 반도체 기반으로 나노 규모의 강유전체를 사용한 아날로그 시냅스 소자를 구현할 수 있다. 또, 채널의 컨덕턴스는 강유전체층의 분극에 의해서 제어될 수 있다. 이러한 강유전체 트랜지스터는 좋은 선형성을 갖고, 멀티 데이터 저장 특성을 가지면서 좋은 웨이터-업데이트 특성을 보여준다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (14)

  1. 게이트 전극층 상에 ALD(Atomic Layer Deposition) 공정을 이용하여 강유전체층을 형성하는 단계;
    상기 강유전체층의 강유전 특성을 유도하기 위해, 상기 강유전체층 상에 캡핑층(capping layer)을 증착하여 강유전체 캡핑 구조체를 형성하는 단계;
    상기 강유전체 캡핑 구조체를 열처리하는 단계;
    열처리된 상기 강유전체 캡핑 구조체에 구비된 상기 캡핑층을 식각하여 상기 강유전체층의 상면을 외부로 노출시키는 단계;
    노출된 상기 강유전체층 상에 산화물 반도체층을 형성하는 단계; 및
    상기 산화물 반도체층 상에 소스 전극 및 드레인 전극을 각각 형성하는 단계;를 포함하고,
    상기 산화물 반도체층은 노출된 상기 강유전체층 상에 계면층을 개재하지 않고 바로 형성되며,
    상기 산화물 반도체층은 In2O3(Indium oxide), ZnO(Zinc oxide), IZO(Indium zinc oxide), IGO(Indium gallium oxide), ZTO(Zinc tin oxide), AZO (Aluminium zinc oxide), GZO(Gallium zinc oxide), IGZO(Indium gallium zinc oxide), IZTO(Indium zinc tin oxide) 및 HIZO(Hafnium indium zinc oxide) 중 적어도 어느 하나의 박막을 포함하는,
    강유전체 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 강유전체층을 형성하는 단계는,
    Zr 전구체, Si 전구체, Al 전구체, Gd 전구체 및 Y 전구체 중 적어도 어느 하나와 Hf 전구체 그리고 산소 원자를 포함한 산화제 소스를 사용하여, 상기 게이트 전극층 상에 Zr, Si, Al, Gd 및 Y 중 적어도 어느 하나의 도펀트를 포함하는 HfOx를 구비하는 박막을 증착하는 단계를 포함하는,
    강유전체 트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 열처리하는 단계는,
    질소(N2) 가스 분위기에서, 280℃ 내지 1000℃의 온도에서 1초 내지 600초의 시간동안 수행하는 단계를 포함하는,
    강유전체 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 캡핑층의 식각은 습식식각(wet etching) 방법을 이용하는,
    강유전체 트랜지스터의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 게이트 전극층은 실리콘 산화물이 증착된 실리콘 기판 상에 증착된,
    강유전체 트랜지스터의 제조방법.
  7. 제 1 항에 있어서,
    상기 강유전체층은 Zr-doped HfOx (HfZrOx), Si-doped HfOx (HfSiOx), Al-doped HfOx (Al:HfOx),Gd-doped HfOx (Gd:HfOx) 및 Y-doped HfOx (Y:HfOx) 중 적어도 어느 하나의 박막을 포함하는,
    강유전체 트랜지스터의 제조방법.
  8. 제 1 항에 있어서,
    상기 게이트 전극층은 TiN, Cu, Mo, W, Pt, Au, Ta, Al 및 Ni 중 적어도 어느 하나의 박막을 포함하는,
    강유전체 트랜지스터의 제조방법.
  9. 게이트 전극층;
    상기 게이트 전극층 상에 형성된 강유전체층;
    상기 강유전체층 상에 형성된 산화물 반도체층; 및
    상기 산화물 반도체층 상에 각각 형성된 소스 전극 및 드레인 전극;을 포함하고,
    상기 강유전체층은 Zr, Si, Al, Gd 및 Y 중 적어도 어느 하나와 Hf을 구비하는 산화막을 포함하고,
    상기 산화물 반도체층은 노출된 상기 강유전체층 상에 계면층을 개재하지 않고 바로 형성되며,
    상기 강유전체층은,
    상기 강유전체층의 강유전 특성을 유도하기 위해, 상기 강유전체층 상에 캡핑층(capping layer)을 증착하여 강유전체 캡핑 구조체를 형성한 이후에, 상기 강유전체 캡핑 구조체를 열처리하고, 열처리된 상기 강유전체 캡핑 구조체에 구비된 상기 캡핑층을 식각하여 상기 강유전체층의 상면을 외부로 노출시켜 형성되며,
    상기 산화물 반도체층은 In2O3(Indium oxide), ZnO(Zinc oxide), IZO(Indium zinc oxide), IGO(Indium gallium oxide), ZTO(Zinc tin oxide), AZO (Aluminium zinc oxide), GZO(Gallium zinc oxide), IGZO(Indium gallium zinc oxide), IZTO(Indium zinc tin oxide) 및 HIZO(Hafnium indium zinc oxide) 중 적어도 어느 하나의 박막을 포함하는,
    강유전체 트랜지스터.
  10. 삭제
  11. 삭제
  12. 제 9 항에 있어서,
    상기 강유전체층은 Zr-doped HfOx (HfZrOx), Si-doped HfOx (HfSiOx), Al-doped HfOx (Al:HfOx),Gd-doped HfOx (Gd:HfOx) 및 Y-doped HfOx (Y:HfOx) 중 적어도 어느 하나의 박막을 포함하는,
    강유전체 트랜지스터.
  13. 제 9 항에 있어서,
    상기 게이트 전극층은 TiN, Cu, Mo, W, Pt, Au, Ta, Al 및 Ni 중 적어도 어느 하나의 박막을 포함하는,
    강유전체 트랜지스터.
  14. 삭제
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KR20190076843A (ko) * 2017-12-22 2019-07-02 아이엠이씨 브이제트더블유 강유전체 전계 효과 트랜지스터의 제조방법

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