KR20190008567A - 반도체 장치 또는 이를 포함하는 표시 장치 - Google Patents

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Abstract

반도체 장치의 신규 제작 방법을 제공한다. 비교적 낮은 온도에서 신뢰성이 높은 반도체 장치를 제작하는 방법을 제공한다. 상기 방법은 퇴적 체임버에서 제 1 산화물 반도체막을 형성하는 제 1 단계, 및 퇴적 체임버에서 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 제 2 단계를 포함한다. 퇴적 체임버의 분위기 중의 수증기 분압은 대기 중의 수증기 분압보다 낮다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 각각 결정성을 가지도록 형성된다. 제 2 산화물 반도체막은 제 1 산화물 반도체막의 결정성보다 결정성이 높아지도록 형성된다.

Description

반도체 장치 또는 이를 포함하는 표시 장치
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치에 관한 것이다. 본 발명의 일 형태는 반도체 장치를 포함하는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 및 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 및 이들의 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함하는 경우가 있다.
트랜지스터에 사용 가능한 반도체 재료로서, 산화물 반도체가 주목을 받고 있다. 예를 들어, 특허문헌 1에는, 복수의 산화물 반도체층에서 채널로서 기능하는 산화물 반도체층이 인듐 및 갈륨을 함유하고 인듐의 비율이 갈륨의 비율보다 높은, 상기 복수의 산화물 반도체층을 적층함으로써, 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)가 향상된 반도체 장치가 개시되어 있다.
비특허문헌 1은 In2O3-Ga2ZnO4-ZnO 시스템 내의 고용체 범위(solid solution range)를 개시한 것이다.
비특허문헌 2는 트랜지스터의 활성층이 인듐 아연 산화물 및 IGZO의 2층의 산화물 반도체를 포함하는 구조를 논한 것이다.
일본 공개특허공보 특개2014-007399호
M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J. Solid State Chem., Vol. 93, 1991, pp. 298-315. John F. Wager, "Oxide TFTs: A Progress Report", Information Display 1/16, SID 2016, Jan/Feb 2016, Vol. 32, No. 1, pp. 16-21
비특허문헌 2에서는, 채널 보호형 보텀 게이트 트랜지스터가 높은 전계 효과 이동도(μ=62cm2V-1s-1)를 실현하고 있다. 트랜지스터의 활성층은 인듐 아연 산화물과 IGZO의 2층 적층이고, 채널이 형성되는 인듐 아연 산화물의 두께는 10nm이다. 그러나, 트랜지스터 특성 중 하나인 S값(서브스레숄드 스윙(SS))은 0.41V/decade로 크다. 또한 트랜지스터 특성 중 하나인 문턱 전압(Vth)이 -2.9V이고, 이것은 트랜지스터가 노멀리 온 특성을 가지는 것을 의미한다.
채널 영역으로서 산화물 반도체막을 사용하는 트랜지스터의 전계 효과 이동도는 가능한 한 높은 것이 바람직하다. 그러나, 전계 효과 이동도가 높아지면, 트랜지스터는 그 특상에 문제를 가지고, 즉, 트랜지스터가 노멀리 온이 되는 경향이 있다. 또한 "노멀리 온"이란 게이트 전극에 대한 전압 인가가 없어도 채널이 존재하고, 트랜지스터를 통하여 전류가 흐르는 상태를 의미한다.
또한 채널 영역에 산화물 반도체막을 사용하는 트랜지스터에서, 산화물 반도체막에 형성되는 산소 결손은 트랜지스터 특성에 악영향을 미친다. 예를 들어, 산화물 반도체막에 형성된 산소 결손이 수소와 결합하여 캐리어 공급원으로서 작용한다. 산화물 반도체막에 생기는 캐리어 공급원은 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화, 대표적으로는 문턱 전압에서의 시프트를 일으킨다.
산화물 반도체막의 산소 결손이 지나치게 많으면, 예를 들어 트랜지스터의 문턱 전압이 음의 방향으로 시프트되고, 노멀리 온 특성을 일으킨다. 따라서, 특히 산화물 반도체막의 채널 영역은 산소 결손이 적거나, 또는 노멀리 온 특성이 나타나지 않을 정도의 산소 결손을 포함하는 것이 바람직하다.
상술한 문제를 감안하여, 본 발명의 일 형태의 과제는 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도 및 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 과제는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 방지하고 트랜지스터의 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 반도체 장치의 신규 제작 방법을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신뢰성이 높은 반도체 장치를 비교적 낮은 온도에서 제작하는 방법을 제공하는 것이다.
또한 상술한 과제의 기재는 다른 과제의 존재를 방해하지는 않는다. 본 발명의 일 형태에서는 이들 과제 모두가 달성될 필요는 없다. 상술한 과제들 이외의 과제가 명세서 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는, 퇴적 체임버에서 제 1 산화물 반도체막을 형성하는 제 1 단계, 및 퇴적 체임버에서 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 제 2 단계를 포함하는 반도체 장치의 제작 방법이다. 퇴적 체임버의 분위기 중의 수증기 분압은 대기 중의 수증기 분압보다 낮다. 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 각각이 결정성을 가지도록 형성된다. 제 2 산화물 반도체막은 제 1 산화물 반도체막의 결정성보다 결정성이 높아지도록 형성된다.
본 발명의 다른 형태는, 퇴적 체임버에서 제 1 산화물 반도체막을 형성하는 제 1 단계, 및 퇴적 체임버에서 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 제 2 단계를 포함하는 반도체 장치의 제작 방법이다. 퇴적 체임버의 분위기 중의 수증기 분압은 대기 중의 수증기 분압보다 낮다. 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 의도적인 가열로 증가되지 않는 온도에서, 각각이 결정성을 가지도록 형성된다. 제 2 산화물 반도체막은 제 1 산화물 반도체막의 결정성보다 결정성이 높아지도록 형성된다.
본 발명의 다른 형태는, 퇴적 체임버에서 제 1 산화물 반도체막을 형성하는 제 1 단계, 및 퇴적 체임버에서 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 제 2 단계를 포함하는 반도체 장치의 제작 방법이다. 퇴적 체임버의 분위기 중의 수증기 분압은 대기 중의 수증기 분압보다 낮다. 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 100℃ 이상 200℃ 이하의 온도에서, 각각이 결정성을 가지도록 형성된다. 제 2 산화물 반도체막은 제 1 산화물 반도체막의 결정성보다 결정성이 높아지도록 형성된다.
상술한 형태들 중 임의의 것에서, 제 1 산화물 반도체막 및 제 2 산화물 반도체막 각각은 스퍼터링법에 의하여 형성되는 것이 바람직하다.
상술한 형태들 중 임의의 것에서, 제 1 산화물 반도체막이 형성되는 분위기 중의 산소 분압보다 산소 분압이 높은 분위기에서 제 2 산화물 반도체막이 형성되는 것이 바람직하다. 상술한 형태들 중 임의의 것에서, 제 1 산화물 반도체막은 0% 이상 30% 이하의 산소 유량비로 형성되고 제 2 산화물 반도체막은 30%보다 높고 100% 이하의 산소 유량비로 형성되는 것이 바람직하다.
상술한 형태들 중 임의의 것에서, 제 1 산화물 반도체막은 나노 결정을 포함하도록 형성되고, 제 2 산화물 반도체막은 c축 배향된 결정을 포함하도록 형성되는 것이 바람직하다.
상술한 형태들 중 임의의 것에서, 제 1 산화물 반도체막 및 제 2 산화물 반도체막 각각은 In-M-Zn 산화물(M은 Ga, Al, Y, 또는 Sn) 타깃을 사용하여 형성되는 것이 바람직하다.
상술한 형태에서, In 대 M 대 Zn의 원자수비가 In:M:Zn=4:2:4.1 또는 In:M:Zn=4:2:4.1 근방인 것이 바람직하다.
상술한 형태에서, In 대 M 대 Zn의 원자수비가 In:M:Zn=5:1:7 또는 In:M:Zn=5:1:7 근방인 것이 바람직하다
상술한 형태에서, In 대 M 대 Zn의 원자수비가 In:M:Zn=1:1:1.2 또는 In:M:Zn=1:1:1.2 근방인 것이 바람직하다.
본 발명의 일 형태는 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도 및 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 방지하고 트랜지스터의 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태는 소비전력이 낮은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 신규 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 반도체 장치의 신규 제작 방법을 제공할 수 있다. 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 비교적 낮은 온도에서 제작하는 방법을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 반드시 달성할 필요는 없다. 다른 효과들이 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1은 반도체 장치의 제작 방법을 도시한 흐름도.
도 2는 반도체 장치의 제작 방법을 도시한 흐름도.
도 3은 퇴적 장치의 상면도.
도 4의 (A) 내지 (C)는 퇴적 장치의 단면도.
도 5의 (A) 내지 (C)는 반도체 장치의 상면도 및 단면도.
도 6의 (A) 내지 (C)는 반도체 장치의 상면도 및 단면도.
도 7의 (A) 내지 (C)는 반도체 장치의 상면도 및 단면도.
도 8의 (A) 내지 (C)는 반도체 장치의 상면도 및 단면도.
도 9의 (A) 내지 (C)는 반도체 장치의 상면도 및 단면도.
도 10의 (A) 내지 (C)는 반도체 장치의 상면도 및 단면도.
도 11의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 12의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 13의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 14의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 15의 (A) 및 (B)는 산화물 반도체막으로 확산되는 산소 또는 과잉 산소의 확산 경로를 도시한 모식도.
도 16은 측정된 XRD 스펙트럼을 나타낸 도면.
도 17의 (A) 및 (B)는 샘플의 TEM 이미지이고 도 17의 (C) 내지 (L)은 샘플의 전자 회절 패턴.
도 18의 (A) 내지 (C)는 샘플의 EDX 매핑 이미지를 나타낸 도면.
도 19의 (A) 및 (B)는 복합 산화물 반도체의 단면 HAADF-STEM 이미지.
도 20은 복합 산화물 반도체의 단면 모식도.
도 21의 (A) 내지 (C)는 복합 산화물 반도체의 원자수비를 도시한 도면.
도 22의 (A) 및 (B)는 스퍼터링 장치를 도시한 도면.
도 23은 복합 산화물 반도체의 제작 방법을 도시한 공정 흐름도.
도 24의 (A) 내지 (C)는 타깃 근방의 단면을 도시한 도면.
도 25는 표시 장치의 일 형태의 상면도.
도 26은 표시 장치의 일 형태의 단면도.
도 27은 표시 장치의 일 형태의 단면도.
도 28은 표시 패널의 구조예를 도시한 도면.
도 29는 표시 패널의 구조예를 도시한 도면.
도 30의 (A) 내지 (C)는 표시 장치를 도시한 블록도 및 회로도.
도 31은 표시 모듈을 도시한 도면.
도 32의 (A) 내지 (E)는 전자 기기를 도시한 도면.
도 33의 (A) 내지 (G)는 전자 기기를 도시한 도면.
도 34의 (A) 내지 (D)는 육각형의 회전각의 도출 방법을 도시한 도면.
도 35의 (A) 및 (B)는 샘플의 평면 TEM 이미지의 화상 처리를 통하여 얻은 이미지.
도 36의 (A) 내지 (E)는 보로노이도(Voronoi diagram)의 작성 방법을 도시한 도면.
도 37의 (A) 및 (B)는 보로노이 영역의 형상의 비율 및 개수를 나타낸 도면.
도 38의 (A) 내지 (C)는 실시예의 트랜지스터의 I d-V g 특성을 나타낸 도면.
도 39는 실시예의 트랜지스터에 대하여 수행된 신뢰성 시험의 결과를 나타낸 도면.
도 40의 (A) 및 (B)는 실시예의 트랜지스터의 단면 TEM 이미지.
도 41은 실시예의 샘플의 수소 농도를 나타낸 도면.
도 42의 (A) 및 (B)는 실시예의 샘플의 탄소 농도 및 질소 농도를 나타낸 도면.
도 43은 실시예의 샘플의 산소 농도를 나타낸 도면.
도 44는 실시예의 샘플의 스핀 밀도를 나타낸 도면.
아래에서 실시형태에 대하여 도면을 참조하여 설명한다. 그러나, 실시형태는 다른 많은 형태로 실시할 수 있고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서, 본 발명은 아래의 실시형태의 설명에 한정되어 해석되지 말아야 한다.
도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 크기, 층의 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태들은 도면에 나타낸 형상 또는 값에 한정되지 않는다.
또한 본 명세서에서 "제 1", "제 2", 및 "제 3" 등의 서수는 구성요소 간의 혼동을 피하기 위하여 사용하는 것이며, 이들 용어는 구성요소들을 수적으로 한정하는 것은 아니다.
본 명세서에서, "위", "상방", "아래", 및 "하방" 등 배치를 설명하는 용어는, 도면을 참조하여 구성요소들 간의 위치 관계를 설명하기 위하여 편의상 사용된다. 또한 구성요소들 간의 위치 관계는 각 구성요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용되는 용어에 대한 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 포함하고, 전류는 채널 영역을 통하여 소스와 드레인 사이를 흐른다. 또한 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한 소스와 드레인의 기능은, 예를 들어 극성이 상이한 트랜지스터들을 채용하거나, 또는 회로 동작에서 전류 흐름의 방향이 변화될 때에 바뀔 수 있다. 그러므로, 본 명세서 등에서는 "소스"와 "드레인"이라는 용어를 서로 바꿀 수 있다.
또한 본 명세서 등에서, "전기적으로 접속"이라는 용어는 구성요소들이 어떠한 전기적 작용을 가지는 물체를 통하여 접속되는 경우를 포함한다. "어떠한 전기적 작용을 가지는 물체"에는, 그 물체를 통하여 접속된 구성요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떠한 전기적 작용을 가지는 물체"의 예는 전극 및 배선에 더하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 및 다양한 기능을 가지는 소자이다.
본 명세서 등에서 "평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 가리키기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "수직"이라는 용어는 두 직선이 이루는 각도가 80° 이상 100° 이하임을 가리키기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서 등에서 "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
별도로 명시되지 않으면, 본 명세서 등에서 오프 상태 전류란, 오프 상태(비도통 상태 및 차단(cutoff) 상태라고도 함)에서의 트랜지스터의 드레인 전류를 말한다. 별도로 명시되지 않으면, n채널 트랜지스터의 오프 상태는 그 게이트와 소스 사이의 전압(Vgs: gate-source voltage)이 문턱 전압 Vth보다 낮은 것을 의미하고, p채널 트랜지스터의 오프 상태는 게이트-소스 전압 Vgs가 문턱 전압 Vth보다 높은 것을 의미한다. 예를 들어, n채널 트랜지스터의 오프 상태 전류는 게이트-소스 전압 Vgs가 문턱 전압 Vth보다 낮을 때에 흐르는 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 상태 전류는 Vgs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 상태 전류가 I 이하"란, "트랜지스터의 오프 상태 전류가 I 이하가 되는 Vgs가 있다"는 것을 의미하는 경우가 있다. 또한 "트랜지스터의 오프 상태 전류"란, "소정의 Vgs에서의 오프 상태 시의 오프 상태 전류", "소정의 범위 내의 Vgs에서의 오프 상태 시의 오프 상태 전류", 또는 "충분히 저감된 오프 상태 전류가 얻어지는 Vgs에서의 오프 상태 시의 오프 상태 전류" 등을 의미한다.
일례로서, 문턱 전압 Vth가 0.5V이고, 드레인 전류가 전압 Vgs 0.5V에서 1Х10-9A, 전압 Vgs 0.1V에서 1Х10-13A, 전압 Vgs -0.5V에서 1Х10-19A, 그리고 전압 Vgs -0.8V에서 1Х10-22A인 n채널 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs -0.5V에서 또는 Vgs -0.8V 내지 -0.5V의 범위에서 1Х10-19A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1Х10-19A 이하라고 할 수 있다. 상기 트랜지스터의 드레인 전류가 1Х10-22A 이하가 되는 Vgs가 있기 때문에, 상기 트랜지스터의 오프 상태 전류는 1Х10-22A 이하라고 할 수 있다.
본 명세서 등에서는, 채널 폭 W를 가지는 트랜지스터의 오프 상태 전류를 채널 폭 W당 전류값 또는 소정의 채널 폭(예를 들어, 1μm)당 전류값으로 나타내는 경우가 있다. 후자(後者)의 경우, 오프 상태 전류는 길이당 전류의 차원을 가지는 단위(예를 들어, A/μm)로 나타낼 수 있다.
트랜지스터의 오프 상태 전류는 온도에 의존하는 경우가 있다. 별도로 명시되지 않으면, 본 명세서에서의 오프 상태 전류는 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 상태 전류인 경우가 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등에 요구되는 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서의 오프 상태 전류인 경우가 있다. "트랜지스터의 오프 상태 전류가 I 이하"라는 기재는, 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터를 포함하는 반도체 장치 등에 요구되는 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서 트랜지스터의 오프 상태 전류가 I 이하인 Vgs가 있는 상황을 가리키는 경우가 있다.
트랜지스터의 오프 상태 전류는 드레인과 소스 간의 전압 Vds에 의존하는 경우가 있다. 별도로 명시되지 않으면, 본 명세서에서의 오프 상태 전류는, Vds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V에서의 오프 상태 전류인 경우가 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 요구되는 신뢰성이 보장되는 Vds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 Vds에서의 오프 상태 전류일 수 있다. "트랜지스터의 오프 상태 전류가 전류 I 이하"라는 기재는, 전압 Vds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 전압 Vds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 전압 Vds에서 트랜지스터의 오프 상태 전류가 전류 I 이하인 Vgs가 있는 것을 의미하는 경우가 있다.
오프 상태 전류의 상기 기재에서, 드레인이 소스와 교체되어도 좋다. 즉, 오프 상태 전류는 오프 상태의 트랜지스터의 소스를 통하여 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, "누설 전류"라는 용어는 "오프 상태 전류"와 같은 뜻을 표현하는 경우가 있다. 본 명세서 등에서, 오프 상태 전류는 예를 들어, 오프 상태의 트랜지스터의 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, 트랜지스터의 문턱 전압은 트랜지스터에 채널이 형성될 때의 게이트 전압(V g)을 말한다. 구체적으로는, 가로축이 게이트 전압(V g)을 나타내고 세로축이 드레인 전류(I d)의 제곱근을 나타내는 그래프에서, 트랜지스터의 문턱 전압은 드레인 전류(I d)의 제곱근이 0(I d=0A)일 때와, 플롯된 곡선(V g-√I d 특성)에 대한 최대 기울기와의 접선인 외삽된 직선의 교점에서의 게이트 전압(V g)을 말하는 경우가 있다. 또는, 트랜지스터의 문턱 전압은, L이 채널 길이고 W가 채널 폭인 경우 I d[A]×L[μm]/W[μm]의 값이 1×10-9[A]일 때의 게이트 전압(V g)을 말하는 경우가 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 낮은 경우에는 "절연체"의 특성을 포함한다. 또한 "반도체"와 "절연체"의 경계는 명백하지 않기 때문에, "반도체"와 "절연체"는 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다. 본 명세서 등에서 "절연체"를 "반절연체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 높은 경우에는 "도전체"의 특성을 포함한다. 또한 "반도체"와 "도전체"의 경계는 명백하지 않기 때문에, "반도체"와 "도전체"는 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서, 반도체 내의 불순물은 반도체막의 주성분이 아닌 원소를 말한다. 예를 들어, 농도 0.1atomic% 미만의 원소는 불순물이다. 반도체가 불순물을 포함하면, 예를 들어 반도체 내에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체를 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예는 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 주성분 이외의 전이 금속(transition metal)이 포함되고, 구체적인 예로서 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소이다. 반도체가 산화물 반도체일 때, 예를 들어 수소 등의 불순물이 들어감으로써 산소 결손이 형성될 수 있다. 또한 반도체가 실리콘을 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
또한 본 명세서 등에서, "In:Ga:Zn=4:2:3 또는 In:Ga:Zn=4:2:3 근방"이란, 원자의 총수에 대하여 In이 4일 때, Ga이 1 이상 3 이하(1≤Ga≤3)이고 Zn이 2 이상 4 이하(2≤Zn≤4)인 원자수비를 말한다. "In:Ga:Zn=5:1:6 또는 In:Ga:Zn=5:1:6 근방"이란, 원자의 총수에 대하여 In이 5일 때, Ga이 0.1보다 크고 2 이하(0.1<Ga≤2)이고 Zn이 5 이상 7 이하(5≤Zn≤7)인 원자수비를 말한다. "In:Ga:Zn=1:1:1 또는 In:Ga:Zn=1:1:1 근방"이란, 원자의 총수에 대하여 In이 1일 때, Ga이 0.1보다 크고 2 이하(0.1<Ga≤2)이고 Zn이 0.1보다 크고 2 이하(0.1<Zn≤2)인 원자수비를 말한다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치 및 그 제작 방법에 대하여 도 1 내지 도 11의 (C)를 참조하여 설명한다.
본 발명의 일 형태는, 퇴적 체임버에서 제 1 산화물 반도체막을 형성하는 제 1 단계, 및 퇴적 체임버에서 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 제 2 단계를 포함하는 반도체 장치의 제작 방법이다. 퇴적 체임버의 분위기 중의 수증기 분압은 대기 중의 수증기 분압보다 낮다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 각각이 결정성을 가지도록 형성된다. 제 2 산화물 반도체막은 제 1 산화물 반도체막의 결정성보다 결정성이 높아지도록 형성된다.
복수의 산화물 반도체막(여기서는, 제 1 산화물 반도체막 및 제 2 산화물 반도체막)이 적층되는 경우, 제 1 산화물 반도체막과 제 2 산화물 반도체막 사이의 계면에서의 불순물(구체적으로는 수소 및 수분 등)이 문제가 된다.
제 1 산화물 반도체막과 제 2 산화물 반도체막 사이의 계면에 불순물이 부착되거나 또는 침입하면 반도체 장치의 신뢰성이 저하되는 경우가 있다. 따라서, 제 1 산화물 반도체막과 제 2 산화물 반도체막 사이의 계면에서의 수소 또는 수분 등의 불순물량은 가능한 한 적은 것이 바람직하다.
따라서, 본 발명의 일 형태에서는, 제 1 산화물 반도체막을 형성하는 제 1 단계 및 제 2 산화물 반도체막을 형성하는 제 2 단계를 같은 퇴적 체임버에서 수행하고, 퇴적 체임버의 분위기 중의 수증기 분압을 대기 중의 수증기 분압보다 낮게 한다.
또한 수증기 분압이 대기 중의 수증기 분압보다 낮은 분위기는 압력이 적어도 대기의 압력보다 낮은 분위기에 상당한다. 구체적으로는, 분위기의 압력을 저진공 또는 중진공(수백Pa 내지 0.1Pa), 또는 고진공 또는 초고진공(0.1Pa 내지 1×10-7Pa)으로 한다.
상술한 형태에 의하여, 제 1 산화물 반도체막과 제 2 산화물 반도체막 사이의 계면에 불순물이 부착되거나 또는 침입하는 것을 억제할 수 있다.
제 1 산화물 반도체막 및 제 2 산화물 반도체막은 각각이 결정성을 가지도록 형성된다. 제 2 산화물 반도체막은 제 1 산화물 반도체막의 결정성보다 결정성이 높아지도록 형성된다.
제 1 산화물 반도체막의 결정성 및 제 2 산화물 반도체막의 결정성에 대해서는 실시형태 3 또는 실시형태 4에서 자세히 설명한다.
제 1 산화물 반도체막 및 제 2 산화물 반도체막을 형성한 후, 제 1 산화물 반도체막 및 제 2 산화물 반도체막에 포함될 수 있는 수소 및 수분 등을 제거하는 단계를 수행하여도 좋다. 또한 본 명세서 등에서, 산화물 반도체막에 포함되는 수소를 제거하는 처리를 탈수소화 처리라고 하는 경우가 있다. 마찬가지로, 산화물 반도체막에 포함되는 수분을 제거하는 처리를 탈수화 처리라고 하는 경우가 있다.
본 발명의 일 형태의 반도체 장치의 제작 방법을 사용함으로써, 복수의 산화물 반도체막 각각을 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막으로 할 수 있다.
또한 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 사용하면, 트랜지스터는 더 우수한 전기 특성을 가질 수 있어 바람직하다. 여기서, 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손의 양이 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 또한 산화물 반도체막 내의 불순물은 대표적으로 물 및 수소 등이다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적으므로 캐리어 밀도를 낮출 수 있다. 따라서 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도가 낮은 경우가 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 상태 전류가 매우 낮기 때문에, 소자의 채널 폭이 1×106μm이고 채널 길이(L)가 10μm이더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다.
<1-1. 반도체 장치의 제작 방법>
다음으로, 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 도 1 및 도 2를 참조하여 설명한다. 또한 도 1 및 도 2는 본 발명의 일 형태의 반도체 장치의 제작 방법을 각각 나타낸 흐름도이다.
[제 1 단계: 제 1 산화물 반도체막의 형성]
제 1 단계는 퇴적 장치에서 기판 위에 제 1 산화물 반도체막을 형성하는 단계이다(도 1의 단계 S101 참조).
또한 본 실시형태의 예로서, 기판 위에 제 1 산화물 반도체막을 형성하는 단계에 대하여 설명하지만, 이에 한정되지 않는다. 예를 들어, 기판 위에 형성된 절연막, 반도체막, 및 도전막 등의 다양한 막들 중 임의의 막 위에 제 1 산화물 반도체막을 형성하여도 좋다.
제 1 산화물 반도체막은 In, M(M은 Ga, Al, Y, 또는 Sn), 및 Zn을 포함하는 것이 바람직하다. 제 1 산화물 반도체막은 In의 원자수비가 M의 원자수비보다 큰 영역을 포함하는 것이 바람직하다. 예를 들어, 제 1 산화물 반도체막의 In 대 M 대 Zn의 원자수비는 In:M:Zn=4:2:3 또는 In:M:Zn=4:2:3 근방, 또는 In:M:Zn=5:1:7 또는 In:M:Zn=5:1:7 근방인 것이 바람직하다.
제 1 산화물 반도체막 형성에 사용되는 가스로서는, 불활성 가스(대표적으로 아르곤) 및 산소 가스 중 적어도 하나를 사용한다.
예를 들어, 제 1 산화물 반도체막을 형성하기 위하여 아르곤 가스 및 산소 가스 중 적어도 하나를 사용한다. 또한 제 1 산화물 반도체막 형성 시의 가스 전체의 유량에 대한 산소 가스의 유량의 비율(이 비율을 산소 유량비라고도 함)은 0% 이상 30% 이하, 바람직하게는 5% 이상 15% 이하이다. 상술한 범위의 산소 유량비로 함으로써, 제 1 산화물 반도체막의 결정성을 낮게 할 수 있다. 또한 상술한 범위의 산소 유량비로 함으로써 제 1 산화물 반도체막의 재료 구성을 후술하는 CAC-OS로 할 수 있다.
제 1 산화물 반도체막 형성 시의 기판 온도는 실온(25℃) 이상 200℃ 이하, 바람직하게는 실온 이상 130℃ 이하로 한다. 상술한 범위의 기판 온도에 의하여, 기판이 대형 유리 기판인 경우에 기판의 휘어짐 또는 왜곡을 방지할 수 있다.
[제 2 단계: 제 2 산화물 반도체막의 형성]
제 2 단계는 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계이다(도 1의 단계 S201 참조).
제 2 산화물 반도체막은 In, M(M은 Ga, Al, Y, 또는 Sn), 및 Zn을 포함하는 것이 바람직하다. 제 2 산화물 반도체막은 In의 원자수비가 M의 원자수비보다 큰 영역을 포함하는 것이 바람직하다. 예를 들어, 제 2 산화물 반도체막의 In 대 M 대 Zn의 원자수비는 In:M:Zn=4:2:3 또는 In:M:Zn=4:2:3 근방, 또는 In:M:Zn=5:1:7 또는 In:M:Zn=5:1:7 근방인 것이 바람직하다.
제 2 산화물 반도체막 형성에 사용되는 가스로서는, 불활성 가스(대표적으로 아르곤) 및 산소 가스 중 적어도 하나를 사용한다.
예를 들어, 제 2 산화물 반도체막을 형성하기 위하여 아르곤 가스 및 산소 가스 중 하나를 사용한다. 제 2 산화물 반도체막 형성 시의 산소 유량비는 30%보다 크고 100% 이하, 바람직하게는 50% 이상 100% 이하, 더 바람직하게는 70% 이상 100% 이하로 한다. 상술한 범위의 산소 유량비로 함으로써, 제 2 산화물 반도체막의 결정성을 높게 할 수 있다.
제 2 산화물 반도체막 형성 시의 기판 온도는 실온(25℃) 이상 200℃ 이하, 바람직하게는 실온 이상 130℃ 이하로 한다. 상술한 범위의 기판 온도에 의하여, 기판이 대형 유리 기판인 경우에 기판의 휘어짐 또는 왜곡을 방지할 수 있다.
제 1 단계 및 제 2 단계는 같은 퇴적 체임버에서 수행되고, 퇴적 체임버의 분위기 중의 수증기 분압은 대기 중의 수증기 분압보다 낮다. 따라서, 제 1 산화물 반도체막과 제 2 산화물 반도체막 사이의 계면에 물 및 수소 등의 불순물이 침입하는 것을 억제할 수 있다. 또한 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 같은 퇴적 체임버에서 형성되기 때문에, 제작 비용을 줄일 수 있다.
제 1 산화물 반도체막 형성(단계 S101) 전에, 제 3 단계로서 기판에 가열 처리를 수행하여도 좋다(도 2의 단계 S301).
제 3 단계는 기판을 가열하는 단계이다. 제 3 단계를 수행함으로써, 기판의 표면에 흡착된 물 등을 적합하게 제거할 수 있다. 기판의 표면에 물 등이 흡착된 상태로 제 1 산화물 반도체막을 형성하면, 제 1 산화물 반도체막에 수분 등이 침입하여 트랜지스터 특성 등에 영향을 미친다.
제 3 단계를 수행하는 경우, 도 2에 나타낸 바와 같이 제 3 단계, 제 1 단계, 및 제 2 단계를 이 순서대로 연속적으로 수행한다. 제 1 단계 내지 제 3 단계는 수증기 분압이 대기 중의 수증기 분압보다 낮은 분위기에서 수행하는 것이 적합하다.
<1-2. 퇴적 장치의 구조예>
본 발명의 일 형태의 반도체 장치의 제작 방법에 사용될 수 있는 퇴적 장치의 구조예에 대하여 도 3 및 도 4의 (A) 내지 (C)를 참조하여 설명한다.
도 3 및 도 4의 (A) 내지 (C)에 나타낸 퇴적 장치를 사용함으로써, 산화물 반도체막에 들어갈 가능성이 있는 불순물(특히 수소 및 물)의 침입을 억제할 수 있다.
도 3은 매엽식 멀티 체임버 퇴적 장치(4000)를 모식적으로 도시한 상면도이다. 매엽식 멀티 체임버 퇴적 장치(4000)는 기판을 수용하기 위한 카세트 포트(4101) 및 기판의 얼라인먼트를 수행하기 위한 얼라인먼트 포트(4102)를 포함하는 대기 측 기판 공급 체임버(4001), 대기 측 기판 공급 체임버(4001)로부터 기판이 반송되는 대기 측 기판 반송 체임버(4002), 기판을 반입하고 압력을 대기압으로부터 감압으로 또는 감압으로부터 대기압으로 전환하는 로드록(load lock) 체임버(4003a), 기판을 반출하고 압력을 감압으로부터 대기압으로 또는 대기압으로부터 감압으로 전환하는 언로드록(unload lock) 체임버(4003b), 진공 중에서 기판을 반송하는 반송 체임버(4004), 기판을 가열하는 기판 가열 체임버(4005), 및 퇴적을 위하여 스퍼터링 타깃이 각각 배치되는 퇴적 체임버(4006a, 4006b, 및 4006c)를 포함한다.
또한 도 3에 도시된 바와 같이 복수의 카세트 포트(4101)가 제공되어도 좋다(도 3에서는 3개의 카세트 포트(4101)가 제공됨).
대기 측 기판 반송 체임버(4002)는 로드록 체임버(4003a) 및 언로드록 체임버(4003b)에 접속되고, 로드록 체임버(4003a) 및 언로드록 체임버(4003b)는 반송 체임버(4004)에 접속되고, 반송 체임버(4004)는 기판 가열 체임버(4005) 및 퇴적 체임버(4006a, 4006b, 및 4006c)에 접속된다.
대기 측 기판 공급 체임버(4001) 및 대기 측 기판 반송 체임버(4002)를 제외한 각 체임버를 독립적으로 진공으로 유지할 수 있도록 체임버들 간의 접속부에 게이트 밸브(4104)가 제공된다. 대기 측 기판 반송 체임버(4002) 및 반송 체임버(4004) 각각에서, 유리 기판을 반송할 수 있는 반송 로봇(4103)이 제공된다.
또한 기판 가열 체임버(4005)는 플라스마 처리 체임버로서도 기능하는 것이 바람직하다. 매엽식 멀티 체임버 퇴적 장치(4000)에서는, 처리와 처리 사이에서 기판을 대기에 노출시키지 않고 반송할 수 있기 때문에, 기판에 대한 불순물 흡착을 억제할 수 있다. 또한 막 퇴적 및 가열 처리 등의 순서를 자유로이 결정할 수 있다. 또한 반송 체임버 수, 퇴적 체임버 수, 로드록 체임버 수, 언로드록 체임버 수, 및 기판 가열 체임버 수는 상술한 것에 한정되지 않고, 이들의 수는 배치 공간 또는 공정 조건에 따라 적절히 설정할 수 있다.
도 4의 (A), (B), 및 (C)는, 도 3에 도시된 매엽식 멀티 체임버 퇴적 장치(4000)에서, 일점쇄선 A1-A2를 따른 절단면에 상당하는 단면, 일점쇄선 B1-B2를 따른 절단면에 상당하는 단면, 및 B2-B3을 따른 절단면에 상당하는 단면을 각각 나타낸다.
도 4의 (A)는 기판 가열 체임버(4005) 및 반송 체임버(4004)의 단면도이다. 도 4의 (A)에 나타낸 기판 가열 체임버(4005)는 기판을 수용할 수 있는 복수의 가열 스테이지(4105)를 포함한다.
또한 도 4의 (A)에는 7개의 가열 스테이지(4105)를 포함하는 기판 가열 체임버(4005)를 도시하였지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 복수의 가열 스테이지(4105)의 수는 하나 이상 7개 미만이어도 좋다. 또는, 복수의 가열 스테이지(4105)의 수는 8개 이상이어도 좋다. 복수의 가열 스테이지(4105)의 수를 증가시키는 것은, 복수의 기판에 대하여 동시에 가열 처리를 수행할 수 있어 생산성이 높아지기 때문에 바람직하다. 또한 기판 가열 체임버(4005)는 밸브를 통하여 진공 펌프(4200)에 접속된다. 진공 펌프(4200)로서는, 예를 들어, 드라이 펌프 및 메커니컬 부스터 펌프를 사용할 수 있다.
기판 가열 체임버(4005)에 사용할 수 있는 가열 기구로서 예를 들어, 저항 발열체 등을 가열에 사용하여도 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사를 가열 기구로서 사용하여도 좋다. 예를 들어, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치를 사용할 수 있다. LRTA 장치는, 할로젠 램프, 메탈 할라이드 램프, 제논 아크 램프, 카본 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프 등의 램프로부터 사출되는 광(전자기파)의 복사에 의하여 물체를 가열하는 장치이다. GRTA 장치에서는, 고온 가스를 사용하여 가열 처리가 수행된다. 가스로서는 불활성 가스가 사용된다.
또한 기판 가열 체임버(4005)는 질량 유량 컨트롤러(4300)를 통하여 정제기(4301)에 접속된다. 또한 질량 유량 컨트롤러(4300) 및 정제기(4301)는 복수 종류의 가스 각각을 위하여 제공할 수 있지만, 간략화를 위하여 하나의 질량 유량 컨트롤러(4300) 및 하나의 정제기(4301)만을 제공한다. 기판 가열 체임버(4005)에 도입되는 가스로서는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(예를 들어 아르곤 가스)를 사용한다.
반송 체임버(4004)는 반송 로봇(4103)을 포함한다. 반송 로봇(4103)은 복수의 가동부 및 기판을 유지하는 암(arm)을 포함하고, 각 체임버에 기판을 반송할 수 있다. 또한 반송 체임버(4004)는 밸브를 통하여 진공 펌프(4200) 및 크라이오펌프(cryopump)(4201)에 접속된다. 이러한 구조에 의하여, 대기압으로부터 저진공 또는 중진공(약 수백Pa 내지 0.1Pa)까지 진공 범프(4200)를 사용하여 반송 체임버(4004) 내가 배기되고, 그 후 밸브를 전환하고 중진공으로부터 고진공 또는 초고진공(약 0.1Pa 내지 1×10-7Pa)까지 크라이오펌프(4201)를 사용하여 배기된다.
또는, 2개 이상의 크라이오펌프(4201)가 반송 체임버(4004)에 병렬로 접속되어도 좋다. 이러한 구조로 함으로써, 크라이오펌프들 중 하나가 리제너레이션(regeneration) 중이라도, 다른 크라이오펌프들 중 어느 것을 사용하여 배기를 수행할 수 있다. 또한 상술한 리제너레이션이란, 크라이오펌프에 갇힌 분자(또는 원자)를 방출하는 처리를 말한다. 크라이오펌프에 분자(또는 원자)가 과도하게 갇히면 크라이오펌프의 배기 능력이 저하되기 때문에, 리제너레이션을 정기적으로 수행한다.
도 4의 (B)는 퇴적 체임버(4006b), 반송 체임버(4004), 및 로드록 체임버(4003a)의 단면도이다. 퇴적 체임버(스퍼터링 체임버)에 대하여 도 4의 (B)를 참조하여 자세히 설명한다.
도 4의 (B)에 도시된 퇴적 체임버(4006b)는, 타깃(4106), 방착판(4107), 및 기판 스테이지(4108)를 포함한다. 또한 여기서 기판 스테이지(4108)에는 기판(4109)이 제공된다. 도시되지 않았지만, 기판 스테이지(4108)는 기판(4109)을 유지하는 기판 유지 기구, 또는 기판(4109)을 이면으로부터 가열하는 이면 히터 등을 포함하여도 좋다.
또한 기판 스테이지(4108)는 막 퇴적 중에 바닥에 대하여 실질적으로 수직으로 유지되고, 기판이 배송될 때는 바닥에 대하여 실질적으로 평행하게 유지된다. 도 4의 (B)에서, 기판이 반송될 때의 기판 스테이지(4108)가 유지되는 위치를 파선(破線)으로 나타내었다. 이러한 구조에 의하여, 퇴적 중에 막에 혼입될 수 있는 먼지나 파티클이 기판(4109)에 부착될 확률을, 기판 스테이지(4108)가 바닥에 대하여 평행하게 유지되는 경우에 비하여 저하시킬 수 있다. 하지만, 기판 스테이지(4108)가 바닥에 대하여 수직(90°)으로 유지되면, 기판(4109)이 낙하될 가능성이 있기 때문에, 기판 스테이지(4108)의 바닥에 대한 각도는 80° 이상 90° 미만인 것이 바람직하다.
방착판(4107)은, 퇴적이 불필요한 영역에 타깃(4106)으로부터 스퍼터링되는 입자가 퇴적되는 것을 억제할 수 있다. 또한 방착판(4107)은 누적된 스퍼터링 입자가 분리되는 것을 방지하도록 가공되는 것이 바람직하다. 예를 들어, 표면 거칠기를 증가시키는 블라스트 처리를 수행하거나, 또는 방착판(4107)의 표면에 거칠기를 형성하여도 좋다.
막 형성 체임버(4006b)는 가스 가열 시스템(4302)을 통하여 질량 유량 컨트롤러(4300)에 접속되고, 가스 가열 시스템(4302)은 질량 유량 컨트롤러(4300)를 통하여 정제기(4301)에 접속된다. 가스 가열 시스템(4302)에 의하여, 퇴적 체임버(4006b)에 도입되는 가스를 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하의 온도까지 가열할 수 있다. 또한 가스 가열 시스템(4302), 질량 유량 컨트롤러(4300), 및 정제기(4301)는 복수 종류의 가스 각각을 위하여 제공될 수 있지만, 간략화를 위하여 하나의 가스 가열 시스템(4302), 하나의 질량 유량 컨트롤러(4300), 및 하나의 정제기(4301)만이 제공된다. 퇴적 체임버(4006b)에 도입되는 가스로서는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(예를 들어 아르곤 가스)를 사용한다.
퇴적 체임버(4006b)는 밸브를 통하여 터보 분자 펌프(4202) 및 진공 펌프(4200)에 접속된다.
또한 퇴적 체임버(4006b)에는 크라이오 트랩(4110)이 제공된다.
크라이오 트랩(4110)은 물 등 비교적 융점이 높은 분자(또는 원자)를 흡착할 수 있는 기구이다. 터보 분자 펌프(4202)는 큰 사이즈의 분자(또는 원자)를 안정적으로 배기할 수 있고, 보수 관리(maintenance)의 빈도가 낮기 때문에, 생산성을 높일 수 있는 한편, 수소 및 물의 배기 능력이 낮다. 따라서, 물 등의 배기에 대한 능력을 높게 하도록, 크라이오 트랩(4110)이 퇴적 체임버(4006b)에 접속된다. 크라이오 트랩(4110)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하로 한다. 크라이오 트랩(4110)이 복수의 냉동기를 포함하는 경우, 각 냉동기의 온도를 다른 온도로 하면, 효율적인 배출이 가능하여 바람직하다. 예를 들어, 제 1 단의 냉동기의 온도를 100K 이하로 하고, 제 2 단의 냉동기의 온도를 20K 이하로 할 수 있다.
또한 퇴적 체임버(4006b)의 배기 방법은 상기에 한정되지 않고, 반송 체임버(4004)에서 설명한 배기 방법(크라이오펌프와 진공 펌프를 사용한 배기 방법)과 같은 구조를 채용하여도 좋다. 물론, 반송 체임버(4004)의 배기 방법은 퇴적 체임버(4006b)의 배기 방법(터보 분자 펌프와 진공 펌프를 사용한 배기 방법)과 같은 구조를 가져도 좋다.
또한 상술한 반송 체임버(4004), 기판 가열 체임버(4005), 및 퇴적 체임버(4006b) 각각에서, 배압(전압력(total pressure)) 및 각 기체 분자(원자)의 분압(partial pressure)은 다음과 같이 설정하는 것이 바람직하다. 특히, 형성되는 막에 불순물이 들어갈 가능성이 있기 때문에, 퇴적 체임버(4006b)의 배압 및 각 기체 분자(원자)의 분압에는 주의할 필요가 있다.
상술한 각 체임버에서 배압(전압력)은 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하이다. 상술한 각 체임버에서 질량 전하 비율(m/z)이 18인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한 상술한 각 체임버에서 질량 전하 비율(m/z)이 28인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한 상술한 각 체임버에서 질량 전하 비율(m/z)이 44인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한 진공 체임버 내의 전압력 및 분압은 질량 분석기를 사용하여 측정할 수 있다. 예를 들어, ULVAC, Inc.제조의 4중극 질량 분석기 Qulee CGM-051(Q-mass라고도 함)을 사용할 수 있다.
다음으로, 도 4의 (B)에 도시된 반송 체임버(4004) 및 로드록 체임버(4003a)와, 도 4의 (C)에 도시된 대기 측 기판 반송 체임버(4002) 및 대기 측 기판 공급 체임버(4001)에 대하여 자세히 설명한다. 또한 도 4의 (C)는 대기 측 기판 반송 체임버(4002) 및 대기 측 기판 공급 체임버(4001)의 단면도이다.
도 4의 (B)에 도시된 반송 체임버(4004)에 대해서는, 도 4의 (A)의 반송 체임버(4004)의 기재를 참조할 수 있다.
로드록 체임버(4003a)는 기판 반송 스테이지(4111)를 포함한다. 로드록 체임버(4003a)의 압력이 감압으로부터 상승되어 대기압이 되었을 때, 기판 반송 스테이지(4111)는 대기 측 기판 반송 체임버(4002)에 제공된 반송 로봇(4103)으로부터 기판을 받는다. 그 후, 로드록 체임버(4003a)를 진공으로 배기하여 거기의 압력을 감압으로 하고 나서, 반송 체임버(4004)에 제공된 반송 로봇(4103)이 기판 반송 스테이지(4111)로부터 기판을 받는다.
또한 로드록 체임버(4003a)는 밸브를 통하여 진공 펌프(4200) 및 크라이오펌프(4201)에 접속된다. 진공 펌프(4200) 및 크라이오펌프(4201) 등 배기 시스템의 접속 방법에는, 반송 체임버(4004)의 접속 방법의 기재를 참조할 수 있고, 그 설명은 여기서는 생략한다. 또한 도 3에 도시된 언로드록 체임버(4003b)는 로드록 체임버(4003a)와 같은 구조를 가질 수 있다.
대기 측 기판 반송 체임버(4002)는 반송 로봇(4103)을 포함한다. 반송 로봇(4103)은 카세트 포트(4101)로부터 로드록 체임버(4003a)로 또는 로드록 체임버(4003a)로부터 카세트 포트(4101)로 기판을 반송할 수 있다. 또한 대기 측 기판 반송 체임버(4002) 및 대기 측 기판 공급 체임버(4001) 상방에는, HEPA(high efficiency particulate air) 필터 등 먼지 또는 파티클의 침입을 억제하기 위한 기구를 제공하여도 좋다.
대기 측 기판 공급 체임버(4001)는 복수의 카세트 포트(4101)를 포함한다. 카세트 포트(4101)는 복수의 기판을 수용할 수 있다.
상술한 퇴적 장치를 사용하여 산화물 반도체막을 형성하면, 산화물 반도체막으로의 불순물 침입을 억제할 수 있다. 또한 상술한 퇴적 장치를 사용하여 산화물 반도체막과 접하는 막을 형성하면, 산화물 반도체막과 접하는 막으로부터 산화물 반도체막으로의 불순물 침입을 억제할 수 있다.
예를 들어, 도 3 및 도 4의 (A) 내지 (C)에 나타낸 퇴적 장치를 사용하여, 본 발명의 일 형태의 반도체 장치를 다음 순서로 제작할 수 있다.
퇴적 체임버(4006b)에서 제 1 산화물 반도체막을 형성한다. 다음으로, 퇴적 체임버(4006b)에서 제 2 반도체막을 형성한다. 또한 상술한 바와 같이 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 형성하기 위하여 상이한 산소 가스 유량을 사용함으로써, 제 1 산화물 반도체막의 결정성 또는 재료 구성과 제 2 산화물 반도체막의 결정성 또는 재료 구성을 상이하게 할 수 있다.
또는, 기판 가열 체임버(4005)에서 기판을 가열한다. 그 후, 퇴적 체임버(4006b)에서 제 1 산화물 반도체막을 형성한다. 그리고, 퇴적 체임버(4006b)에서 제 2 산화물 반도체막을 형성한다. 이로써, 동일한 퇴적 체임버(4006b) 및 동일한 스퍼터링 타깃을 사용하여 동일한 기판 위에 제 1 산화물 반도체막 및 제 2 산화물 반도체막이 형성된다. 바꿔 말하면, 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 동일한 재료를 사용하여 형성되고, 상이한 재료 구성을 가진다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태들 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치 및 그 제작 방법에 대하여 도 5의 (A) 내지 도 15의 (B)를 참조하여 설명한다.
<2-1. 반도체 장치의 구조예 1>
도 5의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이다. 도 5의 (B)는 도 5의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 5의 (C)는 도 5의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한 도 5의 (A)에서, 트랜지스터(100)의 일부의 구성요소(예를 들어, 게이트 절연막으로서 기능하는 절연막)는 복잡화를 피하기 위하여 도시하지 않았다. 또한 일점쇄선 X1-X2의 방향을 채널 길이 방향이라고 하고, 일점쇄선 Y1-Y2의 방향을 채널 폭 방향이라고 하는 경우가 있다. 도 5의 (A)와 같이, 아래에서 설명하는 트랜지스터의 상면도에서는 일부의 구성요소가 도시되지 않은 경우가 있다.
트랜지스터(100)는 기판(102) 위의 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 도전막(112a), 및 산화물 반도체막(108) 위의 도전막(112b)을 포함한다. 또한 트랜지스터(100) 위, 구체적으로는 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위에는 절연막(114), 절연막(114) 위의 절연막(116), 및 절연막(116) 위의 절연막(118)이 형성된다.
또한 트랜지스터(100)는 소위 채널 에치형(channel-etched) 트랜지스터이다.
또한 산화물 반도체막(108)은 절연막(106) 위의 산화물 반도체막(108_1), 및 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2)을 포함한다. 또한 산화물 반도체막(108_1)은 실시형태 1에서 설명한 제 1 산화물 반도체막에 상당하고, 산화물 반도체막(108_2)은 실시형태 1에서 설명한 제 2 산화물 반도체막에 상당한다. 즉, 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)은 각각 독립적으로 In의 원자수비가 M의 원자수비보다 높은 영역을 포함한다.
산화물 반도체막(108_1) 및 산화물 반도체막(108_2)이 각각 독립적으로, In의 원자수비가 M의 원자수비보다 높은 영역을 포함하는 경우, 트랜지스터(100)는 높은 전계 효과 이동도를 가질 수 있다. 구체적으로, 트랜지스터(100)의 전계 효과 이동도는 50cm2/Vs보다 높아질 수 있고, 바람직하게는 100cm2/Vs보다 높아질 수 있다.
예를 들어, 게이트 신호를 생성하는 게이트 드라이버에 전계 효과 이동도가 높은 트랜지스터를 사용함으로써, 표시 장치의 프레임을 좁게 할 수 있다. 표시 장치에 포함되고 신호선으로부터 신호를 공급하는 소스 드라이버(특히, 소스 드라이버에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 전계 효과 이동도가 높은 트랜지스터를 사용함으로써, 표시 장치에 접속되는 배선 수를 줄일 수 있다.
산화물 반도체막(108_1) 및 산화물 반도체막(108_2)이 각각 독립적으로, In의 원자수비가 M의 원자수비보다 높은 영역을 포함하는 경우에도, 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)의 결정성이 높으면 전계 효과 이동도는 낮아질 가능성이 있다.
그러나, 본 실시형태에서 산화물 반도체막(108_1)은 산화물 반도체막(108_2)보다 결정성이 낮은 영역을 포함한다. 또한 산화물 반도체막(108)의 결정성은 X선 회절(XRD: X-ray diffraction)에 의한 분석 또는 투과형 전자 현미경(TEM: transmission electron microscope)에 의하여 판정할 수 있다.
산화물 반도체막(108_1)이 결정성이 낮은 영역을 가지는 경우, 다음의 효과들을 달성할 수 있다.
우선, 산화물 반도체막(108)에 형성될 가능성이 있는 산소 결손에 대하여 설명한다.
산화물 반도체막(108)에 형성되는 산소 결손은 트랜지스터 특성에 악영향을 미치므로 문제를 일으킨다. 예를 들어, 산화물 반도체막(108)에 형성되는 산소 결손은 수소와 결합하여 캐리어 공급원으로서 작용한다. 산화물 반도체막(108)에 생긴 캐리어 공급원은, 산화물 반도체막(108)을 포함하는 트랜지스터(100)의 전기 특성의 변화, 대표적으로는 문턱 전압의 시프트를 일으킨다. 따라서, 산화물 반도체막(108)에서의 산소 결손의 양은 가능한 한 적은 것이 바람직하다.
이를 감안하여, 본 발명의 일 형태는, 산화물 반도체막(108)의 근방의 절연막, 구체적으로는 산화물 반도체막(108) 위에 형성되는 절연막(114 및 116)이 과잉 산소를 포함하는 구조이다. 산소 또는 과잉 산소가 절연막(114) 및 절연막(116)으로부터 산화물 반도체막(108)으로 이동함으로써, 산화물 반도체막에서의 산소 결손을 저감할 수 있다.
여기서, 산화물 반도체막(108)으로 확산되는 산소 또는 과잉 산소의 경로에 대하여 도 15의 (A) 및 (B)를 참조하여 설명한다. 도 15의 (A) 및 (B)는 산화물 반도체막(108)으로 확산되는 산소 또는 과잉 산소의 확산 경로를 도시한 모식도이다. 도 15의 (A)는 채널 길이 방향의 모식도이고 도 15의 (B)는 채널 폭 방향의 모식도이다.
절연막(114 및 116)의 산소 또는 과잉 산소는 위로부터, 즉 산화물 반도체막(108_2)을 통하여 산화물 반도체막(108_1)으로 확산된다(도 15의 (A) 및 (B)의 루트 1).
다른 경우에는, 절연막(114 및 116)의 산소 또는 과잉 산소는 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)의 측면을 통하여 산화물 반도체막(108)으로 확산된다(도 15의 (B)의 루트 2).
예를 들어, 도 15의 (A) 및 (B)에 나타낸 루트 1에 의한 산소 또는 과잉 산소의 확산은 산화물 반도체막(108_2)의 결정성이 높을 때 방해되는 경우가 있다. 한편, 도 15의 (B)에 나타낸 루트 2에 의하여 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)의 측면을 통하여 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)으로 산소 또는 과잉 산소를 확산시킬 수 있다.
산화물 반도체막(108_1)은 산화물 반도체막(108_2)보다 결정성이 낮은 영역을 포함하고, 이 영역이 과잉 산소의 확산 경로로서 기능한다. 따라서, 도 15의 (B)에 나타낸 루트 2에 의하여, 산화물 반도체막(108_1)보다 결정성이 높은 산화물 반도체막(108_2)으로 과잉 산소가 확산될 수 있다. 도 15의 (A) 및 (B)에는 나타내지 않았지만, 절연막(106)이 산소 또는 과잉 산소를 포함하는 경우, 산소 또는 과잉 산소는 절연막(106)으로부터도 산화물 반도체막(108)으로 확산될 수 있다.
도 15의 (A) 및 (B)에는 나타내지 않았지만, 산화물 반도체막(108_2) 형성 시에 산소 가스를 사용하는 경우, 산소 가스를 산화물 반도체막(108_1)에 첨가할 수 있다. 두께가 얇은 산화물 반도체막(108_1), 예를 들어 두께가 5nm 이상 40nm 이하 또는 두께가 10nm 이상 20nm 이하인 산화물 반도체막(108_1)은, 산화물 반도체막(108_2) 형성 시에 산소 가스를 산화물 반도체막(108_1)에 도입시킬 수 있어 적합하다.
상술한 바와 같이, 상이한 결정 구조를 가지는 산화물 반도체막들을 포함하는 적층 구조가 본 발명의 일 형태의 반도체 장치에 형성되고, 결정성이 낮은 영역이 과잉 산소의 확산 경로로서 기능함으로써, 반도체 장치는 높은 신뢰성을 가질 수 있다.
또한 결정성이 낮은 산화물 반도체막만으로 산화물 반도체막(108)이 구성되는 경우, 산화물 반도체막의 백 채널 측, 즉 산화물 반도체막(108_2)에 상당하는 영역에 불순물(예를 들어 수소 또는 수분)이 부착되거나 또는 침입함으로써 신뢰성이 저하될 수 있다.
산화물 반도체막(108)의 채널 영역으로 침입한 수소 또는 수분 등의 불순물은 트랜지스터 특성에 악영향을 미치므로 문제를 일으킨다. 따라서, 산화물 반도체막(108)의 수소 또는 수분 등의 불순물의 양은 가능한 한 적은 것이 바람직하다.
이를 감안하여, 본 발명의 일 형태에서는 산화물 반도체막 위의 산화물 반도체막의 결정성을 높인다. 이에 의하여, 산화물 반도체막(108)으로 침입할 수 있는 불순물을 억제할 수 있다. 특히, 산화물 반도체막(108_2)의 결정성이 높을수록, 도전막(112a 및 112b) 가공 시의 대미지를 억제할 수 있다. 산화물 반도체막(108)의 표면, 즉 산화물 반도체막(108_2)의 표면은 도전막(112a 및 112b) 가공 시에 에천트 또는 에칭 가스에 노출된다. 산화물 반도체막(108_2)은 산화물 반도체막(108_1)보다 결정성이 높은 영역을 가지기 때문에 산화물 반도체막(108_1)에 비하여 에칭 내성이 우수하다. 따라서, 산화물 반도체막(108_2)은 에칭 스토퍼로서 기능한다.
산화물 반도체막(108_1)은, 산화물 반도체막(108_2)보다 결정성이 낮은 영역을 포함함으로써, 캐리어 밀도가 높아지는 경우가 있다.
산화물 반도체막(108_1)의 캐리어 밀도가 높으면, 산화물 반도체막(108_1)의 전도대에 대하여 페르미 준위가 상대적으로 높아지는 경우가 있다. 이에 의하여 산화물 반도체막(108_1)의 전도대 하단이 낮아져, 산화물 반도체막(108_1)의 전도대 하단과, 게이트 절연막(여기서는 절연막(106))에 형성될 수 있는 트랩 준위의 에너지 차이가 증가되는 경우가 있다. 에너지 차이의 증가는 게이트 절연막에서 전하가 트랩되는 것을 저감하고 트랜지스터의 문턱 전압의 시프트를 저감할 수 있는 경우가 있다. 또한 산화물 반도체막(108_1)의 캐리어 밀도가 높은 경우, 산화물 반도체막(108)은 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막(108_1)으로서 복합 산화물 반도체를 사용하는 것이 바람직하다. 복합 산화물 반도체에 대해서는 실시형태 4에서 자세히 설명한다.
도 5의 (A) 내지 (C)에 도시된 트랜지스터(100)에서, 절연막(106)은 트랜지스터(100)의 게이트 절연막으로서 기능하고, 절연막(114, 116, 및 118)은 트랜지스터(100)의 보호 절연막으로서 기능한다. 또한 트랜지스터(100)에서, 도전막(104)은 게이트 전극으로서 기능하고, 도전막(112a)은 소스 전극으로서 기능하고, 도전막(112b)은 드레인 전극으로서 기능한다. 또한 본 명세서 등에서, 절연막(106)을 제 1 절연막이라고 하고, 절연막(114 및 116)은 집합적으로 제 2 절연막이라고 하고, 절연막(118)을 제 3 절연막이라고 하는 경우가 있다.
<2-2. 반도체 장치의 구성요소>
다음으로, 본 실시형태의 반도체 장치의 구성요소에 대하여 자세히 설명한다.
[기판]
적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도로 높은 내열성을 가지는 재료이기만 하면, 기판(102)의 재료 등에 특별한 한정은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또는 기판(102)으로서, 실리콘 또는 탄소화 실리콘의 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄의 화합물 반도체 기판, 또는 SOI 기판 등을 사용할 수 있고, 또는 반도체 소자가 제공된 이들 기판 중 어느 것을 사용하여도 좋다. 기판(102)으로서 유리 기판을 사용하는 경우, 다음의 사이즈 중 어느 사이즈를 가지는 유리 기판을 사용할 수 있다: 제 6세대(1500mm×1850mm), 제 7세대(1870mm×2200mm), 제 8세대(2200mm×2400mm), 제 9세대(2400mm×2800mm), 및 제 10세대(2950mm×3400mm). 따라서, 대형 표시 장치를 제작할 수 있다.
또는, 기판(102)으로서 플렉시블 기판을 사용하여도 좋고, 트랜지스터(100)를 플렉시블 기판에 직접 제공하여도 좋다. 또는, 기판(102)과 트랜지스터(100) 사이에 분리층을 제공하여도 좋다. 분리층은 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치할 때에 사용할 수 있다. 이러한 경우, 트랜지스터(100)를 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
[도전막]
게이트 전극으로서 기능하는 도전막(104), 그리고 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a 및 112b)은 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co)에서 선택되는 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 포함하는 합금; 또는 이들 금속 원소 중 어느 것의 조합을 포함하는 합금 등을 사용하여 각각 형성할 수 있다.
또한 도전막(104, 112a, 및 112b)은, 인듐 및 주석을 포함하는 산화물(In-Sn 산화물), 인듐 및 텅스텐을 포함하는 산화물(In-W 산화물), 인듐, 텅스텐, 및 아연을 포함하는 산화물(In-W-Zn 산화물), 인듐 및 타이타늄을 포함하는 산화물(In-Ti 산화물), 인듐, 타이타늄, 및 주석을 포함하는 산화물(In-Ti-Sn 산화물), 인듐 및 아연을 포함하는 산화물(In-Zn 산화물), 인듐, 주석, 및 실리콘을 포함하는 산화물(In-Sn-Si 산화물), 또는 인듐, 갈륨, 및 아연을 포함하는 산화물(In-Ga-Zn 산화물) 등의 산화물 도전체 또는 산화물 반도체를 사용하여 형성할 수 있다.
여기서 산화물 도전체에 대하여 설명한다. 본 명세서 등에서, 산화물 도전체를 OC라고 하여도 좋다. 예를 들어, 산화물 반도체에 산소 결손이 형성된 후에 산소 결손에 수소가 들어가, 전도대 근방에 도너 준위가 형성된다. 이로써 산화물 반도체의 도전성이 증가되어 산화물 반도체는 도전체가 된다. 도전체가 된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로, 산화물 반도체는 에너지 갭이 크기 때문에 가시광을 투과시킨다. 산화물 도전체는 전도대 근방에 도너 준위를 가지는 산화물 반도체이기 때문에, 산화물 도전체에서는 도너 준위로 인한 흡수의 영향이 작고, 산화물 도전체는 산화물 반도체에 상당하는 가시광 투과성을 가진다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 도전막(104, 112a, 및 112b)에 사용하여도 좋다. Cu-X 합금막을 사용하면 막을 웨트 에칭에 의하여 가공할 수 있기 때문에 제작 비용이 절감된다.
상술한 금속 원소 중, 구리, 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘에서 선택되는 어느 하나 이상의 원소가 도전막(112a 및 112b)에 포함되는 것이 바람직하다. 특히, 도전막(112a 및 112b)에 질화 탄탈럼막을 사용하는 것이 바람직하다. 질화 탄탈럼막은 도전성을 가지고, 구리 또는 수소에 대한 배리어성이 높다. 질화 탄탈럼막으로부터는 수소가 거의 방출되지 않기 때문에, 산화물 반도체막(108)과 접하는 도전막 또는 산화물 반도체막(108) 근방의 도전막으로서 바람직하게 사용할 수 있다. 도전막(112a 및 112b)의 저항을 저감할 수 있기 때문에, 도전막(112a 및 112b)에 구리막을 사용하는 것이 바람직하다.
도전막(112a 및 112b)은 무전해 도금에 의하여 형성할 수 있다. 무전해 도금에 의하여 퇴적될 수 있는 재료로서는, 예를 들어 Cu, Ni, Al, Au, Sn, Co, Ag, 및 Pd에서 선택되는 하나 이상의 원소를 사용할 수 있다. Cu 또는 Ag를 사용하면 도전막의 저항을 저감할 수 있어 더 바람직하다.
[게이트 절연막으로서 기능하는 절연막]
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(106)으로서, PECVD(plasma enhanced chemical vapor deposition)법 또는 스퍼터링법 등에 의하여 형성된 다음의 막들 중 적어도 하나를 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막. 또한 절연막(106)은 적층 구조, 또는 3층 이상의 적층 구조를 가져도 좋다.
트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접하는 절연막(106)은 산화물 절연막인 것이 바람직하고 화학량론적 조성을 초과하여 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(106)은 산소를 방출할 수 있는 절연막이다. 절연막(106)에 산소 과잉 영역을 제공하기 위해서는 예를 들어, 산소 분위기에서 절연막(106)을 형성하거나, 또는 퇴적된 절연막(106)에 산소 분위기에서 가열 처리를 실시한다.
절연막(106)에 산화 하프늄을 사용하는 경우, 다음 효과가 얻어진다. 산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 유전율이 높다. 따라서, 산화 하프늄을 사용한 절연막(106)은 산화 실리콘을 사용한 절연막(106)보다 두께를 두껍게 할 수 있어, 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄보다 비유전율이 높다. 따라서, 오프 상태 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 다만 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
본 실시형태에서는, 절연막(106)으로서 질화 실리콘막과 산화 실리콘막의 적층막을 형성한다. 질화 실리콘막은 산화 실리콘막보다 높은 유전 상수를 가지고 산화 실리콘막과 동등한 용량을 위하여 더 두꺼운 두께가 필요하다. 따라서, 트랜지스터(100)의 게이트 절연막에 질화 실리콘막이 포함되는 경우, 절연막의 두께를 두껍게 할 수 있다. 이에 의하여 트랜지스터(100)의 내전압의 저하를 저감할 수 있고, 또한 내전압을 높일 수 있기 때문에, 트랜지스터(100)에 대한 정전 방전 대미지가 저감된다.
[산화물 반도체막]
산화물 반도체막(108)은 상술한 재료를 사용하여 형성할 수 있다.
산화물 반도체막(108)이 In-M-Zn 산화물을 포함하는 경우, In-M-Zn 산화물을 형성하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In>M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비는 예를 들어, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, 또는 In:M:Zn=5:2:5 등이다.
산화물 반도체막(108)을 In-M-Zn 산화물로 형성하는 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하면 결정성을 가지는 산화물 반도체막(108)의 형성이 용이해진다. 또한 형성된 산화물 반도체막(108)의 금속 원소의 원자수비는 상술한 스퍼터링 타깃의 금속 원소의 원자수비로부터 ±40%의 범위 내에서 변동된다. 예를 들어, In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 스퍼터링 타깃을 사용하는 경우, 형성된 산화물 반도체막(108)의 In 대 Ga 대 Zn의 원자수비는 4:2:3 또는 4:2:3 근방이 될 수 있다.
산화물 반도체막(108)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상이다. 이러한 넓은 에너지 갭을 가지는 산화물 반도체를 사용함으로써, 트랜지스터(100)의 오프 상태 전류를 저감할 수 있다.
또한 산화물 반도체막(108)은 비단결정 구조를 가지는 것이 바람직하다. 비단결정 구조의 예에는 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 미결정(microcrystalline) 구조, 또는 비정질 구조가 포함한다. 비단결정 구조 중에서, 비정질 구조가 결함 준위 밀도가 가장 높고, CAAC-OS가 결함 준위 밀도가 가장 낮다.
[보호 절연막으로서 기능하는 절연막 1]
절연막(114 및 116)은 트랜지스터(100)의 보호 절연막으로서 기능한다. 또한 절연막(114 및 116) 각각은 산화물 반도체막(108)에 산소를 공급하는 기능을 가진다. 즉, 절연막(114 및 116)은 산소를 포함한다. 절연막(114)은 산소를 투과시키는 절연막이다. 또한 절연막(114)은 나중의 공정에서의 절연막(116) 형성 시에 산화물 반도체막(108)에 대한 대미지를 완화하는 막으로서도 기능한다.
절연막(114)으로서는 두께 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연막(114)의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR(electron spin resonance) 측정에 의하여 실리콘의 댕글링 본드(dangling bond)로 인하여 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이는 절연막(114)에서의 결함 밀도가 높으면 산소가 결함에 결합되고, 절연막(114)의 산소를 투과시키는 특성이 저하되기 때문이다.
또한 외부로부터 절연막(114)에 들어가는 모든 산소가 절연막(114) 외부로 이동하지는 않고, 일부의 산소는 절연막(114)에 남는다. 또한 산소가 절연막(114)에 들어가고 절연막(114)에 포함되는 산소가 절연막(114) 외부로 이동하는 식으로 절연막(114)에서 산소의 이동이 일어나는 경우가 있다. 절연막(114)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 제공되는 절연막(116)으로부터 방출된 산소가 절연막(114)을 통하여 산화물 반도체막(108)으로 이동할 수 있다.
또한 절연막(114)은 질소 산화물로 인한 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한 질소 산화물로 인한 준위 밀도는 산화물 반도체막의 가전자대 상단의 에너지(Ev_os)와 전도대 하단의 에너지(Ec_os) 사이에 형성될 수 있다. 상술한 산화물 절연막으로서는, 질소 산화물의 방출량이 적은 산화질화 실리콘막 및 질소 산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한 질소 산화물의 방출량이 적은 산화질화 실리콘막은, 열 탈착 분광법(TDS: thermal desorption spectroscopy) 분석에서 질소 산화물보다 암모니아의 방출량이 적은 막이고; 암모니아의 방출량은 대표적으로는 1×1018molecules/cm-3 이상 5×1019molecules/cm-3 이하이다. 또한 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하가 되는 가열 처리에 의하여 방출되는 암모니아의 양이다.
예를 들어, 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(114)에 준위를 형성한다. 이 준위는 산화물 반도체막(108)의 에너지 갭에 위치한다. 그러므로, 질소 산화물이 절연막(114)과 산화물 반도체막(108)의 계면으로 확산되면, 전자가 절연막(114) 측의 준위에 의하여 트랩되는 경우가 있다. 그 결과, 트랩된 전자가 절연막(114)과 산화물 반도체막(108)의 계면 근방에 남아서, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은 가열 처리에서 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소 산화물이 저감된다. 그러므로, 절연막(114)과 산화물 반도체막(108)의 계면에서 전자가 트랩되기 어렵다.
이러한 산화물 절연막을 사용함으로써, 절연막(114)에 의하여 트랜지스터의 문턱 전압의 시프트가 저감되어, 트랜지스터의 전기 특성의 변화를 작게 할 수 있다.
또한 절연막(114)의 100K 이하의 ESR 스펙트럼에서, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 350℃ 미만의 온도에서의 가열 처리에 의하여, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호가 관찰된다. X밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 및 제 2 신호들의 스플릿 폭과 제 2 및 제 3 신호들의 스플릿 폭의 각각은 약 5mT이다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합계는 1×1018spins/cm3 미만, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합은 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호의 스핀 밀도의 합에 상당한다. 질소 산화물의 대표적인 예에는, 일산화질소 및 이산화질소가 포함된다. 바꿔 말하면, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 총 스핀 밀도가 낮아질수록, 산화물 절연막의 질소 산화물의 함유량이 적어진다.
SIMS에 의하여 측정되는 상술한 산화물 절연막의 질소 농도는 6×1020atoms/cm3 이하이다.
상술한 산화물 절연막을, 기판 온도 220℃ 이상 350℃ 이하에서 실레인 및 일산화이질소를 사용하여 PECVD법으로 형성함으로써, 치밀하고 경도가 높은 막을 형성할 수 있다.
절연막(116)은 화학량론적 조성보다 많은 산소를 포함하는 산화물 절연막이다. 가열에 의하여 상술한 산화물 절연막으로부터 산소의 일부가 방출된다. TDS에서 산화물 절연막으로부터의 산소 방출량은 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상이다. 산소 방출량은 TDS에서 온도 범위 50℃ 내지 650℃ 또는 50℃ 내지 550℃의 가열 처리에 의한 산소의 총 방출량이다. 또한 산소의 방출량은 TDS에서 산소 원자로 환산된 산소의 총 방출량이다.
절연막(116)으로서, 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
절연막(116)에서의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드로 인하여 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 1.5×1018spins/cm3 미만, 바람직하게는 1×1018spins/cm3 이하이다. 또한 절연막(116)은 절연막(114)보다 더 산화물 반도체막(108)에서 떨어지도록 제공되기 때문에 절연막(116)은 절연막(114)보다 결함 밀도가 높아도 좋다.
또한 절연막(114 및 116)은 같은 종류의 재료로 형성되는 절연막을 사용하여 형성할 수 있으므로, 절연막들(114 및 116)의 경계는 명확하게 관찰될 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막들(114 및 116)의 경계를 파선으로 나타내었다. 본 실시형태에서는 절연막들(114 및 116)의 2층 구조에 대하여 설명하지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 절연막(114)만의 단층 구조 또는 3개 이상의 층의 적층 구조를 채용하여도 좋다.
[보호 절연막으로서 기능하는 절연막 2]
절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다.
절연막(118)은 수소 및 질소 중 한쪽 또는 양쪽을 포함한다. 또는, 절연막(118)은 질소 및 실리콘을 포함한다. 절연막(118)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단하는 기능을 가진다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터의 산소의 외부 확산, 절연막(114 및 116)에 포함되는 산소의 외부 확산, 그리고 외부로부터 산화물 반도체막(108)에 대한 수소 또는 물 등의 진입을 방지할 수 있다.
절연막(118)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등을 사용하여 형성한다.
상술한 도전막, 절연막, 산화물 반도체막, 및 금속막 등의 다양한 막은 스퍼터링법 또는 PECVD법으로 형성할 수 있지만, 이러한 막을 다른 방법, 예를 들어 열 CVD(thermal chemical vapor deposition)법으로 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(organic chemical vapor deposition)법 및 ALD(atomic layer deposition)법을 들 수 있다.
열 CVD법은, 막을 형성하는 데 플라스마를 이용하지 않기 때문에 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 가진다. 열 CVD법에서는, 체임버에 원료 가스를 도입하고, 체임버를 대기압 또는 감압으로 하고, 기판에 막을 퇴적시킨다.
또한 ALD법에서는, 체임버에 원료 가스를 도입하고, 체임버를 대기압 또는 감압으로 하고, 기판에 막을 퇴적시킨다.
<2-3. 반도체 장치의 구조예 2>
다음으로, 도 5의 (A) 내지 (C)에 도시된 트랜지스터(100)의 베리에이션에 대하여 도 6의 (A) 내지 도 10의 (C)를 참조하여 설명한다.
도 6의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100A)의 상면도이다. 도 6의 (B)는 도 6의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 6의 (C)는 도 6의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
또한 도 6의 (A) 및 (B)에 도시된 트랜지스터(100A)는 소위 채널 보호형 트랜지스터이다. 따라서, 본 발명의 일 형태의 반도체 장치는 채널 에치형 구조 또는 채널 보호형 구조의 어느 쪽 구조나 가질 수 있다.
트랜지스터(100A)에서, 절연막(114 및 116)은 개구(141a) 및 개구(141b)를 가진다. 산화물 반도체막(108)은 개구(141a 및 141b)를 통하여 도전막(112a 및 112b)에 접속된다. 또한 도전막(112a 및 112b) 위에는 절연막(118)이 형성된다. 절연막(114 및 116)은 채널 보호막으로서 기능한다. 또한 트랜지스터(100A)의 다른 구성요소는 상술한 트랜지스터(100)의 구성요소와 같고, 트랜지스터(100)와 같은 효과를 얻을 수 있다.
도 7의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100B)의 상면도이다. 도 7의 (B)는 도 7의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 7의 (C)는 도 7의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(100B)는 기판(102) 위의 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 도전막(112a), 산화물 반도체막(108) 위의 도전막(112b), 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(116) 위의 도전막(120a), 절연막(116) 위의 도전막(120b), 및 절연막(116) 및 도전막(120a 및 120b) 위의 절연막(118)을 포함한다.
절연막(114 및 116)은 개구(142a)를 가진다. 절연막(106, 114, 및 116)은 개구(142b)를 가진다. 도전막(120a)은 개구(142b)를 통하여 도전막(104)에 전기적으로 접속된다. 또한 도전막(120b)은 개구(142a)를 통하여 도전막(112b)에 전기적으로 접속된다.
또한 트랜지스터(100B)에서, 절연막(106)은 트랜지스터(100B)의 제 1 게이트 절연막으로서 기능하고, 절연막(114 및 116)은 트랜지스터(100B)의 제 2 게이트 절연막으로서 기능하고, 절연막(118)은 트랜지스터(100B)의 보호 절연막으로서 기능한다. 트랜지스터(100B)에서, 도전막(104)은 제 1 게이트 전극으로서 기능하고, 도전막(112a)은 소스 전극으로서 기능하고, 도전막(112b)은 드레인 전극으로서 기능한다. 트랜지스터(100B)에서, 도전막(120a)은 제 2 게이트 전극으로서 기능하고, 도전막(120b)은 표시 장치의 화소 전극으로서 기능한다.
도 7의 (C)에 도시된 바와 같이, 도전막(120a)은 개구(142b)를 통하여 도전막(104)에 전기적으로 접속된다. 따라서, 도전막(104) 및 도전막(120a)에는 같은 전위가 공급된다.
도 7의 (C)에 도시된 바와 같이, 산화물 반도체막(108)은 도전막(104) 및 도전막(120a)과 대향하도록 위치하고, 게이트 전극으로서 기능하는 2개의 도전막 사이에 끼워진다. 도전막(120a)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이는 각각 산화물 반도체막(108)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다 길다. 산화물 반도체막(108) 전체가 절연막(114 및 116)을 개재(介在)하여 도전막(120a)으로 덮인다.
바꿔 말하면, 도전막(104) 및 도전막(120a)은 절연막(106, 114, 및 116)에 제공된 개구를 통하여 접속되고, 산화물 반도체막(108)의 단부보다 외측에 위치하는 영역을 각각 포함한다.
이 구조에 의하여, 트랜지스터(100B)에 포함되는 산화물 반도체막(108)을 도전막(104 및 120a)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(100B)와 같이 제 1 게이트 전극 및 제 2 게이트 전극의 전계가, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 s-channel(surrounded channel) 구조라고 할 수 있다.
트랜지스터(100B)는 s-channel 구조를 가지기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여, 채널을 유발시키기 위한 전계가 산화물 반도체막(108)에 효과적으로 인가될 수 있으므로, 트랜지스터(100B)의 전류 구동력을 향상시킬 수 있고, 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류를 높일 수 있기 때문에, 트랜지스터(100B)의 크기를 축소할 수 있다. 또한 트랜지스터(100B)는 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120a)에 의하여 산화물 반도체막(108)이 둘러싸이는 구조를 가지기 때문에, 트랜지스터(100B)의 기계적 강도를 높일 수 있다.
또한 도전막(120a 및 120b)에는, 상술한 도전막(104, 112a, 및 112b)의 재료로서 설명한 것과 같은 재료를 사용할 수 있다. 특히, 도전막(120a 및 120b)으로서는 산화물 도전막(OC)이 바람직하다. 도전막(120a 및 120b)을 산화물 도전막을 사용하여 형성하면, 절연막(114 및 116)에 산소를 첨가할 수 있다.
트랜지스터(100B)의 다른 구성요소는 상술한 트랜지스터(100)의 구성요소와 같고, 같은 효과를 가진다.
도 8의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100C)의 상면도이다. 도 8의 (B)는 도 8의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 8의 (C)는 도 8의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(100C)는 도전막(112a 및 112b) 각각이 3층 구조를 가지는 점이 상술한 트랜지스터(100B)와 상이하다.
트랜지스터(100C)의 도전막(112a)은 도전막(112a_1), 도전막(112a_1) 위의 도전막(112a_2), 및 도전막(112a_2) 위의 도전막(112a_3)을 포함한다. 트랜지스터(100C)의 도전막(112b)은 도전막(112b_1), 도전막(112b_1) 위의 도전막(112b_2), 및 도전막(112b_2) 위의 도전막(112b_3)을 포함한다.
예를 들어, 도전막(112a_1), 도전막(112b_1), 도전막(112a_3), 및 도전막(112b_3)은 타이타늄, 텅스텐, 탄탈럼, 몰리브데넘, 인듐, 갈륨, 주석, 및 아연에서 선택되는 하나 이상의 원소를 포함하는 것이 바람직하다. 또한 도전막(112a_2) 및 도전막(112b_2)은 구리, 알루미늄, 및 은에서 선택되는 하나 이상의 원소를 포함하는 것이 바람직하다.
구체적으로, 도전막(112a_1), 도전막(112b_1), 도전막(112a_3), 및 도전막(112b_3)은 In-Sn 산화물 또는 In-Zn 산화물 사용하여 형성할 수 있고, 도전막(112a_2) 및 도전막(112b_2)은 구리를 사용하여 형성할 수 있다.
상술한 구조는 도전막(112a 및 112b)의 배선 저항을 저감할 수 있고 산화물 반도체막(108)으로의 구리 확산을 억제할 수 있기 때문에 바람직하다. 또한 상술한 구조는 도전막(112b)과 도전막(120b) 사이의 접촉 저항을 낮게 할 수 있기 때문에 바람직하다. 트랜지스터(100C)의 다른 구성요소는 상술한 트랜지스터(100)의 구성요소와 같고, 같은 효과를 가진다.
도 9의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100D)의 상면도이다. 도 9의 (B)는 도 9의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 9의 (C)는 도 9의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(100D)는 도전막(112a 및 112b) 각각이 3층 구조를 가지는 점이 상술한 트랜지스터(100B)와 상이하다. 또한 트랜지스터(100D)는 도전막(112a 및 112b)의 형상이 상술한 트랜지스터(100C)와 상이하다.
트랜지스터(100D)의 도전막(112a)은 도전막(112a_1), 도전막(112a_1) 위의 도전막(112a_2), 및 도전막(112a_2) 위의 도전막(112a_3)을 포함한다. 트랜지스터(100C)의 도전막(112b)은 도전막(112b_1), 도전막(112b_1) 위의 도전막(112b_2), 및 도전막(112b_2) 위의 도전막(112b_3)을 포함한다. 또한 도전막(112a_1), 도전막(112a_2), 도전막(112a_3), 도전막(112b_1), 도전막(112b_2), 및 도전막(112b_3)은 상술한 재료 중 임의의 것을 사용하여 형성할 수 있다.
도전막(112a_1)의 단부는 도전막(112a_2)의 단부보다 외측에 위치하는 영역을 가진다. 도전막(112a_3)은 도전막(112a_2)의 상면 및 측면을 덮고, 도전막(112a_1)과 접하는 영역을 가진다. 도전막(112b_1)의 단부는 도전막(112b_2)의 단부보다 외측에 위치하는 영역을 가진다. 도전막(112b_3)은 도전막(112b_2)의 상면 및 측면을 덮고, 도전막(112b_1)과 접하는 영역을 가진다.
상술한 구조는 도전막(112a 및 112b)의 배선 저항을 저감할 수 있고 산화물 반도체막(108)으로의 구리 확산을 억제할 수 있기 때문에 바람직하다. 또한 트랜지스터(100D)에서는 상술한 트랜지스터(100C)보다 더 효과적으로 구리의 확산을 억제할 수 있다. 상술한 구조는 도전막(112b)과 도전막(120b) 사이의 접촉 저항을 낮게 할 수도 있기 때문에 바람직하다. 트랜지스터(100D)의 다른 구성요소는 상술한 트랜지스터(100)의 구성요소와 같고, 같은 효과를 가진다.
도 10의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100E)의 상면도이다. 도 10의 (B)는 도 10의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 10의 (C)는 도 10의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(100E)는 도전막(120a 및 120b)의 위치가 상술한 트랜지스터(100D)와 상이하다. 구체적으로는, 트랜지스터(100E)의 도전막(120a 및 120b)은 절연막(118) 위에 위치한다. 또한 트랜지스터(100E)의 다른 구성요소는 상술한 트랜지스터(100D)의 구성요소와 같고, 트랜지스터(100D)와 같은 효과를 얻을 수 있다.
본 실시형태의 트랜지스터들의 구조는 서로 자유로이 조합할 수 있다.
<2-4. 반도체 장치의 제작 방법>
다음으로, 본 발명의 일 형태의 반도체 장치인 트랜지스터(100B)의 제작 방법에 대하여 도 11의 (A) 내지 도 14의 (C)를 참조하여 설명한다.
도 11의 (A) 내지 (C), 도 12의 (A) 내지 (C), 도 13의 (A) 내지 (C), 및 도 14의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도이다. 도 11의 (A) 내지 (C), 도 12의 (A) 내지 (C), 도 13의 (A) 내지 (C), 및 도 14의 (A) 내지 (C) 각각에서, 왼쪽 부분이 채널 길이 방향의 단면도이고, 오른쪽 부분이 채널 폭 방향의 단면도이다.
우선, 기판(102) 위에 도전막을 형성하고 리소그래피 공정 및 에칭 공정을 거쳐 가공함으로써, 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 그 후, 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106)을 형성한다(도 11의 (A) 참조).
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 제 1 게이트 전극으로서 기능하는 도전막(104)으로서 두께 50nm의 타이타늄막 및 두께 200nm의 구리막을 스퍼터링법에 의하여 각각 형성한다. 절연막(106)으로서 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화질화 실리콘막을 PECVD법에 의하여 형성한다.
또한 상술한 질화 실리콘막은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 구조를 가진다. 3층 구조의 예는 다음과 같다.
예를 들어, 제 1 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건에서 두께 50nm로 형성할 수 있다.
제 2 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건에서 두께 300nm로 형성할 수 있다.
제 3 질화 실리콘막은 유량 200sccm의 실레인 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건에서 두께 50nm로 형성할 수 있다.
또한 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 각각은 기판 온도 350℃ 이하에서 형성할 수 있다.
질화 실리콘막이 상술한 3층 구조를 가지면, 예를 들어 도전막(104)으로서 구리를 포함하는 도전막을 사용하는 경우에 다음 효과를 얻을 수 있다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 가지며, 게이트 절연막으로서 기능하는 절연막의 내전압을 향상시킬 수 있다. 제 3 질화 실리콘막은 수소의 방출량이 적으며, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
다음으로, 절연막(106) 위에 산화물 반도체막(108_1_0) 및 산화물 반도체막(108_2_0)을 형성한다(도 11의 (B) 및 (C) 참조).
도 11의 (B)는 절연막(106) 위에 산화물 반도체막(108_1_0) 및 산화물 반도체막(108_2_0)을 형성할 때의 퇴적 장치의 내부를 도시한 단면 모식도이다. 도 11의 (B)에서, 퇴적 장치로서 스퍼터링 장치가 사용되고, 스퍼터링 장치 내에 배치된 타깃(191) 및 타깃(191) 아래에 형성된 플라스마(192)를 모식적으로 도시하였다.
또한 도 11의 (B)에서, 절연막(106)에 첨가되는 산소 또는 과잉 산소를 파선의 화살표로 모식적으로 나타내었다. 산화물 반도체막(108_1_0) 형성 시에 산소 가스를 사용하면, 절연막(106)에 산소를 적합하게 첨가할 수 있다.
우선, 절연막(106) 위에 산화물 반도체막(108_1_0)을 형성한다. 산화물 반도체막(108_1_0)의 두께는 1nm 이상 25nm 이하, 바람직하게는 5nm 이상 20nm 이하로 한다. 산화물 반도체막(108_1_0)은 불활성 가스(대표적으로는 Ar 가스) 및 산소 가스 중 한쪽 또는 양쪽을 사용하여 형성한다. 또한 산화물 반도체막(108_1_0)을 형성하기 위한 퇴적성 가스에서의 산소 가스의 비율(이하, 산소 유량비라고도 함)은 0% 이상 30% 이하, 바람직하게는 5% 이상 15% 이하로 한다.
산화물 반도체막(108_1_0) 형성을 위한 산소 유량비를 상술한 범위로 하면, 산화물 반도체막(108_1_0)의 결정성을 낮게 할 수 있다.
다음으로, 산화물 반도체막(108_1_0) 위에 산화물 반도체막(108_2_0)을 형성한다. 또한 산화물 반도체막(108_2_0)을 형성할 때, 산소 가스를 포함하는 분위기에서 플라스마 방전을 수행한다. 이때, 산화물 반도체막(108_2_0)이 형성될 산화물 반도체막(108_1_0)에 산소가 첨가된다. 산화물 반도체막(108_2_0) 형성 시의 산소 유량비는 30%보다 크고 100% 이하, 바람직하게는 50% 이상 100% 이하, 더 바람직하게는 70% 이상 100% 이하로 한다.
산화물 반도체막(108_2_0)의 두께는 20nm 이상 100nm 이하, 바람직하게는 20nm 이상 50nm 이하이다.
또한 상술한 바와 같이, 산화물 반도체막(108_2_0) 형성을 위한 산소 유량비는 산화물 반도체막(108_1_0) 형성을 위한 산소 유량비보다 높은 것이 바람직하다. 바꿔 말하면, 산화물 반도체막(108_1_0)은, 산화물 반도체막(108_2_0)보다 낮은 산소 분압하에서 형성하는 것이 바람직하다.
산화물 반도체막(108_1_0) 및 산화물 반도체막(108_2_0) 형성 시의 기판 온도는 실온(25℃) 이상 200℃ 이하, 바람직하게는 실온 이상 130℃ 이하로 한다. 또한 산화물 반도체막(108_1_0) 및 산화물 반도체막(108_2_0)을 진공에서 연속적으로 형성하면, 그 계면에 불순물이 포획되는 것을 방지할 수 있기 때문에 더 바람직하다.
또한 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어, 스퍼터링 가스로서 사용되는 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는, -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하의 이슬점을 가지도록 고순도화된 가스를 사용함으로써, 산화물 반도체막으로의 수분 등의 침입을 최소화시킬 수 있다.
산화물 반도체막을 스퍼터링법에 의하여 퇴적시키는 경우, 산화물 반도체막에 있어서 불순물로서 작용하는 물 등을 가능한 한 제거하기 위하여, 크라이오펌프 등의 흡착 진공 배기 펌프로 스퍼터링 장치의 체임버를 고진공 상태가 될 때까지(5Х10-7Pa 내지 1Х10-4Pa 정도까지) 배기시키는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 모드(standby mode)에서의, 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압은 1Х10-4Pa 이하인 것이 바람직하고, 5Х10-5Pa인 것이 더 바람직하다.
본 실시형태에서는, In-Ga-Zn 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의하여 산화물 반도체막(108_1_0)을 형성한다. 산화물 반도체막(108_1_0) 형성 시의 기판 온도는 실온이고, 퇴적성 가스로서 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 사용한다(산소 유량비: 10%).
In-Ga-Zn 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의하여 산화물 반도체막(108_2_0)을 형성한다. 산화물 반도체막(108_2_0) 형성 시의 기판 온도는 실온이고, 퇴적성 가스로서 유량 200sccm의 산소 가스를 사용한다(산소 유량비: 100%).
산화물 반도체막(108_1_0) 형성 시의 산소 유량비가 산화물 반도체막(108_2_0) 형성 시의 산소 유량비와 상이하면, 복수 종류의 결정성을 가지는 적층막을 형성할 수 있다.
다음으로, 산화물 반도체막(108_1_0) 및 산화물 반도체막(108_2_0)을 원하는 형상으로 가공하여, 섬 형상의 산화물 반도체막(108_1) 및 섬 형상의 산화물 반도체막(108_2)을 형성한다. 본 실시형태에서, 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)은 산화물 반도체막(108)을 구성한다(도 12의 (A) 참조).
산화물 반도체막(108)을 형성한 후에 가열 처리(이하, 제 1 가열 처리라고 함)를 수행하는 것이 바람직하다. 제 1 가열 처리에 의하여, 산화물 반도체막(108)에 포함되는 물 또는 수소 등을 저감할 수 있다. 수소 및 물 등의 저감을 목적으로 한 가열 처리는 산화물 반도체막(108)을 섬 형상으로 가공하기 전에 수행하여도 좋다. 또한 제 1 가열 처리는 산화물 반도체막의 순도를 증가시키는 처리의 한 종류이다.
제 1 가열 처리는 예를 들어 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 250℃ 이상 350℃ 이하의 온도에서 수행할 수 있다.
또한 제 1 가열 처리에는 전기로(electric furnace) 또는 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 시간이 짧으면 기판의 변형점 이상의 온도에서 가열 처리를 수행할 수 있다. 따라서, 가열 처리 시간을 줄일 수 있다. 제 1 가열 처리는 질소, 산소, 초건조 공기(물 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(예를 들어 아르곤, 헬륨)의 분위기하에서 수행하여도 좋다. 질소, 산소, 초건조 공기, 또는 희가스에 수소 및 물 등이 포함되지 않는 것이 바람직하다. 또한 질소 분위기 또는 희가스 분위기하에서 가열 처리를 수행한 후에, 산소 분위기 또는 초건조 공기 분위기에서 추가적으로 가열 처리를 수행하여도 좋다. 이 결과, 산화물 반도체막으로부터 수소 및 물 등이 방출될 수 있고, 동시에 산화물 반도체막에 산소를 공급할 수 있다. 결과적으로, 산화물 반도체막 내의 산소 결손의 수를 줄일 수 있다.
다음으로, 절연막(106) 및 산화물 반도체막(108) 위에 도전막(112)을 형성한다(도 12의 (B) 참조).
본 실시형태에서는, 도전막(112)으로서, 두께 30nm의 타이타늄막, 두께 200nm의 구리막, 및 두께 10nm의 타이타늄막을 이 순서대로 스퍼터링법에 의하여 형성한다.
다음으로, 도전막(112)을 원하는 형상으로 가공하여, 섬 형상의 도전막(112a) 및 섬 형상의 도전막(112b)을 형성한다(도 12의 (C) 참조).
본 실시형태에서는, 웨트 에칭 장치에 의하여 도전막(112)을 가공한다. 또한 도전막(112)의 가공 방법은 상술한 방법에 한정되지 않고, 예를 들어 드라이 에칭 장치를 사용하여도 좋다.
도전막(112a 및 112b)을 형성한 후, 산화물 반도체막(108)(구체적으로는 산화물 반도체막(108_3))의 표면(백 채널 측)을 세정하여도 좋다. 세정은 예를 들어, 인산 등의 화학 용액을 사용하여 수행할 수 있다. 인산 등의 화학 용액을 사용한 세정에 의하여 산화물 반도체막(108_3)의 표면에 부착된 불순물(예를 들어 도전막(112a 및 112b)에 포함되는 원소)을 제거할 수 있다. 또한 세정을 반드시 수행할 필요는 없고, 세정을 수행하지 않는 경우도 있다.
도전막(112a 및 112b)의 형성 단계 및/또는 세정 단계에서, 도전막(112a 및 112b)으로 덮이지 않는, 산화물 반도체막(108)의 영역의 두께가 저감될 가능성이 있다.
또한 본 발명의 일 형태의 반도체 장치에서, 도전막(112a 및 112b)으로 덮이지 않는 영역, 즉 산화물 반도체막(109_2)은 결정성이 향상된 산화물 반도체막이다. 불순물(특히, 도전막(112a 및 112b)에 사용되는 구성 원소)은 결정성이 높은 산화물 반도체막으로 확산되기 어렵다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 12의 (C)에는, 도전막(112a 및 112b)으로 덮이지 않는 산화물 반도체막(108)의 표면, 즉 산화물 반도체막(108_2)의 표면이 오목부를 가지는 예를 도시하였지만, 본 발명의 일 형태는 이 예에 한정되지 않고, 도전막(112a 및 112b)으로 덮이지 않는 산화물 반도체막(108)의 표면은 반드시 오목부를 가질 필요는 없다.
다음으로, 산화물 반도체막(108) 및 도전막(112a 및 112b) 위에 절연막(114) 및 절연막(116)을 형성한다(도 13의 (A) 참조).
또한 절연막(114)을 형성한 후, 대기에 노출시키지 않고 절연막(116)을 연속적으로 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절하면서 대기에 노출시키지 않고 절연막(116)을 연속적으로 형성하면, 절연막들(114 및 116) 사이의 계면에서 대기 성분에 기인하는 불순물의 농도를 저감할 수 있다.
예를 들어, 절연막(114)으로서 산화질화 실리콘막을 PECVD법에 의하여 형성할 수 있다. 이 경우, 실리콘을 포함하는 퇴적성 가스 및 산화성 가스를 원료 가스로서 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다.
본 실시형태에서는 절연막(114)으로서, 기판(102)을 온도 220℃로 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로서 사용하고, 처리 체임버 내의 압력을 20Pa로 하고, 평행 평판 전극에 13.56MHz로 100W(전력 밀도로서는 1.6Х10-2W/cm2)의 고주파 전력을 공급하는 조건에서 PECVD법에 의하여 산화질화 실리콘막을 형성한다.
절연막(116)으로서는, 진공 배기된 PECVD 장치의 처리 체임버 내에 놓인 기판을 180℃ 이상 350℃ 이하의 온도에서 유지하고, 처리 체임버에 원료 가스를 도입하여 처리 체임버 내의 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에서 산화 실리콘막 또는 산화질화 실리콘막을 형성한다.
절연막(116)의 퇴적 조건으로서, 상술한 전력 밀도를 가지는 고주파 전력을 상술한 압력을 가지는 반응 체임버에 공급하여 플라스마에서의 원료 가스의 분해 효율을 높이고, 산소 라디칼이 증가되고, 원료 가스의 산화를 촉진시킴으로써, 절연막(116)의 산소 함유량이 화학량론적 조성보다 높아진다. 상술한 온도 범위 내의 기판 온도에서 형성된 막에서는 실리콘과 산소의 결합이 약하기 때문에, 이 막 내의 산소의 일부가 나중의 단계의 가열 처리에 의하여 방출된다. 그러므로, 화학량론적 조성보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 방출되는 산화물 절연막을 형성하는 것이 가능하다.
또한 절연막(116)을 형성하는 단계에서 절연막(114)은 산화물 반도체막(108)을 위한 보호막으로서 기능한다. 그러므로 산화물 반도체막(108)에 대한 대미지를 저감하면서 전력 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한 절연막(116)의 퇴적 조건에서, 산화성 가스에 대한 실리콘을 포함하는 퇴적성 가스의 유량을 높이면, 절연막(116)의 결함량을 저감할 수 있다. 전형적으로, 결함량이 적은, 즉 ESR 측정에 의하여 실리콘의 댕글링 결합으로 인한 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인, 산화물 절연막을 형성하는 것이 가능하다. 이 결과, 트랜지스터(100)의 신뢰성을 향상시킬 수 있다.
절연막(114 및 116)을 형성한 후에 가열 처리(이하, 제 2 가열 처리라고 함)를 수행하는 것이 바람직하다. 제 2 가열 처리에 의하여 절연막(114 및 116)에 포함되는 질소 산화물을 저감할 수 있다. 제 2 가열 처리에 의하여, 절연막(114 및 116)에 포함되는 산소의 일부를 산화물 반도체막(108)으로 이동시킬 수 있어, 산화물 반도체막(108)에 포함되는 산소 결손의 양을 저감할 수 있다.
제 2 가열 처리의 온도는 대표적으로는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다. 제 2 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(예를 들어 아르곤, 헬륨)의 분위기에서 수행하여도 좋다. 수소 및 물 등이 질소, 산소, 초건조 공기, 또는 희가스에 포함되지 않는 것이 바람직하다. 전기로 또는 RTA 등이 가열 처리를 위하여 사용되어도 좋다.
다음으로, 절연막(114 및 116)의 원하는 영역에 개구(142a 및 142b)를 형성한다(도 13의 (B) 참조).
본 실시형태에서는, 개구(142a 및 142b)를 드라이 에칭 장치를 사용하여 형성한다. 또한 개구(142a)는 도전막(112b)까지 도달하고, 개구(142b)는 도전막(104)까지 도달한다.
다음으로, 절연막(116) 위에 도전막(120)을 형성한다(도 13의 (C) 및 도 14의 (A) 참조).
도 13의 (C)는 절연막(116) 위에 도전막(120)을 형성할 때의 퇴적 장치의 내부를 도시한 단면 모식도이다. 도 13의 (C)에서, 퇴적 장치로서는 스퍼터링 장치를 사용하고, 스퍼터링 장치 내에 배치된 타깃(193) 및 타깃(193) 아래에 형성된 플라스마(194)를 모식적으로 도시하였다.
도전막(120)을 형성할 때, 산소 가스를 포함하는 분위기에서 플라스마 방전을 수행한다. 이때, 도전막(120)이 형성될 절연막(116)에 산소가 첨가된다. 도전막(120)을 형성할 때, 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 또는 제논 가스)와 산소 가스를 혼합시킨다.
산소 가스는 적어도 도전막(120)이 형성할 때 혼합시킨다. 도전막(120) 형성을 위한 퇴적성 가스에서의 산소 가스의 비율은 0%보다 높고 100% 이하, 바람직하게는 10% 이상 100% 이하, 더 바람직하게는 30% 이상 100% 이하이다.
도 13의 (C)에서, 절연막(116)에 첨가되는 산소 또는 과잉 산소를 파선의 화살표로 모식적으로 나타내었다.
본 실시형태에서는, In-Ga-Zn 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의하여 도전막(120)을 형성한다.
또한 본 실시형태에서 도전막(120)을 형성할 때 절연막(116)에 산소를 첨가하지만, 산소의 첨가 방법은 이 예에 한정되지 않는다. 예를 들어, 도전막(120)을 형성한 후에 절연막(116)에 산소를 더 첨가하여도 좋다.
절연막(116)에 산소를 첨가하는 방법으로서는, 예를 들어 인듐, 주석, 및 실리콘을 포함하는 산화물(In-Sn-Si 산화물, ITSO라고도 함)의 타깃(중량%에서 In2O3:SnO2:SiO2=85:10:5)을 사용하여 두께 5nm의 ITSO막을 형성할 수 있다. 이 경우, ITSO막의 두께가 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하이면, 산소가 적합하게 이동하고 산소의 방출을 억제할 수 있어 바람직하다. 그 후, ITSO막을 통하여 절연막(116)에 산소를 첨가한다. 산소는 예를 들어 이온 도핑, 이온 주입, 또는 플라스마 처리에 의하여 첨가할 수 있다. 산소를 첨가할 때 기판 측에 바이어스 전압을 인가함으로써, 산소를 절연막(116)에 효과적으로 첨가할 수 있다. 예를 들어, 애싱 장치를 사용하고, 애싱 장치의 기판 측에 인가되는 바이어스 전압의 전력 밀도를 1W/cm2 이상 5W/cm2 이하로 할 수 있다. 산소 첨가 시의 기판 온도를 실온 이상 300℃ 이하, 바람직하게는 100℃ 이상 250℃ 이하로 함으로써, 산소를 절연막(116)에 효과적으로 첨가할 수 있다.
다음으로, 도전막(120)을 원하는 형상으로 가공하여, 섬 형상의 도전막(120a 및 120b)을 형성한다(도 14의 (B) 참조).
본 실시형태에서는, 웨트 에칭 장치에 의하여 도전막(120)을 형성한다.
다음으로, 절연막(116) 및 도전막(120a 및 120b) 위에 절연막(118)을 형성한다(도 14의 (C) 참조).
절연막(118)은 수소 및 질소 중 어느 한쪽 또는 양쪽을 포함한다. 절연막(118)으로서는 예를 들어, 질화 실리콘막을 사용하는 것이 바람직하다. 절연막(118)은 예를 들어 스퍼터링법 또는 PECVD법으로 형성할 수 있다. 절연막(118)을 PECVD법으로 형성하는 경우, 예를 들어 기판 온도는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하로 한다. 절연막(118)을 형성할 때의 기판 온도를 상술한 범위 내로 하면, 치밀한 막을 형성할 수 있으므로 바람직하다. 또한 절연막(118)을 형성할 때의 기판 온도를 상술한 범위 내로 하면, 절연막(114 및 116)의 산소 또는 과잉 산소를 산화물 반도체막(108)으로 이동시킬 수 있다.
절연막(118)으로서 PECVD법에 의하여 질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소량에 비하여 소량의 암모니아를 사용함으로써 암모니아가 플라스마에서 해리되고 활성종이 생성된다. 활성종은 실리콘을 포함하는 퇴적성 가스에 포함되는 실리콘과 수소의 결합 및 질소 분자들의 3중 결합을 쪼갠다. 그 결과, 실리콘과 질소의 결합이 촉진되고 실리콘과 수소의 결합이 적은, 결함이 적은 치밀한 질화 실리콘막을 형성할 수 있다. 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 가스의 분해 및 질소의 분해가 촉진되지 않아, 실리콘과 수소의 결합이 남아 있고 결함이 증가된 거친 질화 실리콘막이 형성된다. 그러므로, 원료 가스에서, 질소의 유량은 암모니아의 유량의 바람직하게는 5배 이상 50배 이하, 더 바람직하게는 10배 이상 50배 이하로 한다.
본 실시형태에서는, PECVD 장치를 사용하여, 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여 절연막(118)으로서 두께 50nm의 질화 실리콘막을 형성한다. 실레인의 유량은 50sccm로 하고, 질소의 유량은 5000sccm로 하고, 암모니아의 유량은 100sccm로 한다. 처리 체임버의 압력은 100Pa로 하고, 기판 온도는 350℃로 하고, 27.12MHz의 고주파 전원을 이용하여 평행 평판 전극에 1000W의 고주파 전력을 공급한다. PECVD 장치는 전극 면적이 6000cm2인 평행 평판 PECVD 장치이고, 공급된 전력을 단위 면적당 전력(전력 밀도)으로 변환하면 1.7×10-1W/cm2이다.
In-Ga-Zn 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용하여 도전막(120a 및 120b)을 형성하는 경우, 절연막(118)에 포함되는 수소 및 질소 중 어느 한쪽 또는 양쪽이 도전막(120a 및 120b)으로 들어갈 가능성이 있다. 이 경우, 수소 및 질소 중 어느 한쪽 또는 양쪽이 도전막(120a 및 120b)의 산소 결손과 결합하여 도전막(120a 및 120b)의 저항 저하를 일으킬 가능성이 있다.
절연막(118)을 형성한 후, 제 1 가열 처리 또는 제 2 가열 처리와 같은 가열 처리(이하, 제 3 가열 처리라고 함)를 수행하여도 좋다.
제 3 가열 처리에 의하여, 절연막(116)에 포함되는 산소가 산화물 반도체막(108)으로 이동하여 산화물 반도체막(108)의 산소 결손을 채운다.
상술한 공정을 거쳐, 도 7의 (A) 내지 (C)에 도시된 트랜지스터(100B)를 제작할 수 있다.
도 5의 (A) 내지 (C)에 도시된 트랜지스터(100)는, 도 13의 (A)의 단계 후에 절연막(118)을 형성함으로써 제작할 수 있다. 도 6의 (A) 내지 (C)에 도시된 트랜지스터(100A)는, 도전막(112a 및 112b)과 절연막(114 및 116)의 형성 순서를 바꾸고, 또한 절연막(114 및 116)에 개구(141a 및 141b)를 형성하는 단계를 추가함으로써 제작할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 산화물 반도체막에 포함되는 CAC-OS(cloud-aligned composite oxide semiconductor)의 구성에 대하여 설명한다.
<3-1. CAC의 구성>
CAC는 예를 들어, 산화물 반도체막에 포함되는 원소가 고르지 않게 분포되어 있는 구성을 가진다. 고르지 않게 분포된 원소를 포함하는 재료는 각각 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 이와 비슷한 크기를 가진다. 또한 산화물 반도체막에 대한 아래의 설명에서, 하나 이상의 금속 원소가 혼합된 상태를 모자이크 패턴 또는 패치상 패턴이라고 한다. 금속 원소의 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 이와 비슷한 크기를 가진다.
예를 들어, In-Ga-Zn 산화물(이하에서 IGZO라고도 함)의 CAC-IGZO는, 인듐 산화물(InO X1 (X1은 0보다 큰 실수(實數))) 또는 인듐 아연 산화물(In X2 Zn Y2 O Z2 (X2, Y2, 및 Z2는 0보다 큰 실수))과, 갈륨 산화물(GaO X3 (X3은 0보다 큰 실수)), 또는 갈륨 아연 산화물(Ga X4 Zn Y4 O Z4 (X4, Y4, 및 Z4는 0보다 큰 실수)) 등으로 재료가 분리되고 모자이크 패턴이 형성되는 구성을 가진다. 그리고, 모자이크 패턴을 형성하는 InO X1 또는 In X2 Zn Y2 O Z2 는 산화물 반도체막 내에 분포된다. 이 구성을 클라우드상(cloud-like) 구성이라고도 한다.
즉, CAC-IGZO는, In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역과 GaO X3 을 주성분으로서 포함하는 영역이 고르지 않게 분포되어 혼합되어 있는 구성을 가지는 복합 산화물 반도체막이다. In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역의 주변부 및 GaO X3 을 주성분으로서 포함하는 영역의 주변부는 불명확하기 때문에(흐릿하기 때문에), 경계가 명확하게 관찰되지 않는 경우가 있다.
또한 IGZO로서, In, Ga, Zn, 및 O를 포함하는 화합물도 알려져 있다. IGZO의 대표적인 예에는 InGaO3(ZnO) m1 (m1은 자연수)으로 나타내어지는 결정성 화합물 및 In(1+ x0 )Ga(1- x0 )O3(ZnO) m0 (-1=x0=1, m0은 임의의 수)으로 나타내어지는 결정성 화합물이 포함된다.
상술한 결정성 화합물은, 단결정 구조, 다결정 구조, 또는 CAAC 구조를 가진다. 또한 CAAC 구조는 복수의 IGZO 나노 결정이 c축 배향을 가지고 a-b면 방향에서는 배향하지 않고 연결되는 결정 구조이다.
한편, CAC는 재료 구성에 관한 것이다. In, Ga, Zn, 및 O를 포함하는 CAC의 재료 구성에서, Ga을 주성분으로서 포함하는 복수의 영역 및 In을 주성분으로서 포함하는 복수의 영역이 모자이크 패턴으로 무작위로 분산된다. 따라서, CAC 구성에 관하여 그 결정 구조는 부차적인 요소이다. 또한 Ga을 주성분으로서 포함하는 영역 및 In을 주성분으로서 포함하는 영역은 EDX 매핑에 의하여 평가할 수 있다. 또한 Ga을 주성분으로서 포함하는 영역 및 In을 주성분으로서 포함하는 영역의 각각을 나노입자라고 하여도 좋다. 나노입자의 직경은 0.5nm 이상 10nm 이하, 대표적으로는 1nm 이상 2nm 이하이다. 나노입자의 주변부는 불명확하기 때문에(흐릿하기 때문에), 경계가 명확하게 관찰되지 않는 경우가 있다.
또한 CAC 구성에서, 원자수비가 다른 2개 이상의 막을 포함하는 적층 구조는 포함되지 않는다. 예를 들어, In을 주성분으로서 포함하는 막과 Ga을 주성분으로서 포함하는 막의 2층 구조는 포함되지 않는다.
GaO X3 을 주성분으로서 포함하는 영역과 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역의 경계가 명확하게 관찰되지 않는 경우가 있다. 예를 들어, 주성분인 원소의 밀도는 영역의 중심부로부터 주변부를 향하여 서서히 저하된다. 예를 들어, 단면 사진의 EDX 매핑 이미지에서 카운트할 수 있는 원소의 원자의 수(존재량)은 서서히 변화되기 때문에, EDX 매핑 이미지에서 영역의 주변부는 불명확하다(흐릿하다). 구체적으로, GaO X3 을 주성분으로서 포함하는 영역의 중심부로부터 주변부를 향하여 Ga 원자의 수가 서서히 감소되고 Zn 원자의 수가 서서히 증가되어, Ga X Zn Y O Z 을 주성분으로서 포함하는 영역이 서서히 나타난다. 따라서, EDX 매핑 이미지에서, GaO X3 을 주성분으로서 포함하는 영역의 주변부는 불명확하다(흐릿하다).
<3-2. CAC-IGZO의 해석>
다음으로, 다양한 방법에 의하여 기판 위의 산화물 반도체막을 측정한 결과에 대하여 설명한다.
[샘플의 구조 및 형성 방법]
이하에서는, 본 발명의 일 형태의 9개의 샘플에 대하여 설명한다. 샘플들은 산화물 반도체막 형성 시의 기판 온도 및 산소 가스 유량비를 다르게 하여 형성된다. 또한 각 샘플은 기판 및 기판 위의 산화물 반도체막을 포함한다.
샘플들의 형성 방법에 대하여 설명한다.
기판으로서는 유리 기판을 사용한다. 스퍼터링 장치를 사용하여 유리 기판 위에 산화물 반도체막으로서 두께 100nm의 In-Ga-Zn 산화물을 형성한다. 형성 조건은 다음과 같다: 체임버 내의 압력이 0.6Pa이고, 타깃으로서 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한다. 스퍼터링 장치 내에 제공된 금속 산화물 타깃에 2500W의 AC 전력을 공급한다.
9개의 샘플의 산화물의 형성 조건으로서, 기판의 온도는, 의도적인 가열로 증가되지 않는 온도(이하, 이런 온도를 R.T.라고도 함), 130℃, 및 170℃로 한다. Ar과 산소의 혼합 가스의 유량비에 대한 산소 가스의 유량비(산소 가스 유량비라고도 함)를 10%, 30%, 및 100%로 한다.
[X선 회절에 의한 분석]
본 항목에서는, 9개의 샘플에 대하여 행해진 X선 회절(XRD) 측정의 결과에 대하여 설명한다. XRD 장치로서 D8 ADVANCE(Bruker AXS제조)를 사용한다. 조건은, out-of-plane법에 의하여 θ/2θ에서 주사하고, 주사 범위를 15deg. 내지 50deg.로 하고, 스텝 폭을 0.02deg.로 하고, 주사 속도를 3.0deg./min로 하였다.
도 16에 Out-of-plane법에 의하여 측정된 샘플의 XRD 스펙트럼을 나타낸다. 도 16에서, 상단에는 기판 온도 170℃에서 형성된 샘플의 측정 결과를 나타내고, 중단에는 기판 온도 130℃에서 형성된 샘플의 측정 결과를 나타내고, 하단에는 기판 온도 R.T.에서 형성된 샘플의 측정 결과를 나타낸다. 왼쪽 열에는 산소 가스 유량비 10%로 형성된 샘플의 측정 결과를 나타내고, 중앙 열에는 산소 가스 유량비 30%로 형성된 샘플의 측정 결과를 나타내고, 오른쪽 열에는 산소 가스 유량비 100%로 형성된 샘플의 측정 결과를 나타낸다.
도 16에 나타낸 XRD 스펙트럼에서, 형성 시의 기판 온도가 높을수록, 또는 형성 시의 산소 가스 유량비가 높을수록, 2θ=31° 부근의 피크 강도가 높아진다. 또한 2θ=31° 부근의 피크는, 결정성 IGZO 화합물의 형성면 또는 상면에 실질적으로 수직인 방향으로 c축이 배향되는 결정성 IGZO 화합물(이런 화합물을 CAAC(c-axis aligned crystalline) IGZO라고도 함)에서 유래하는 것이 알려져 있다.
도 16에서의 XRD 스펙트럼에 나타낸 바와 같이, 형성 시의 기판 온도가 낮을수록, 또는 형성 시의 산소 가스 유량비가 낮을수록, 피크가 불명확해진다. 따라서, 낮은 기판 온도에서 또는 낮은 산소 가스 유량비로 형성되는 샘플의 측정 영역의 a-b면 방향 및 c축 방향의 배향은 없는 것을 알았다.
또한 실시형태 1에서 설명한 제 1 산화물 반도체막을 형성하기 위해서는, 도 16에 나타낸 XRD 스펙트럼에서 명확한 피크가 나타나지 않는 조건을 사용한다. 예를 들어, 도 16에 나타낸 9개의 샘플을 형성하기 위하여 사용된 조건으로부터, 기판 온도가 R.T.이고 산소 가스 유량비가 10%인 조건, 기판 온도가 R.T.이고 산소 가스 유량비가 30%인 조건, 또는 기판 온도가 130℃이고 산소 가스 유량비가 10%인 조건을 선택한다.
실시형태 1에서 설명한 제 2 산화물 반도체막을 형성하기 위해서는, 도 16에 나타낸 XRD 스펙트럼에서 2θ=31° 또는 그 부근에 명확한 피크가 나타나는 조건을 사용한다. 예를 들어, 도 16에 나타낸 9개의 샘플을 형성하기 위하여 사용된 조건으로부터, 기판 온도가 130℃이고 산소 가스 유량비가 100%인 조건, 기판 온도가 170℃이고 산소 가스 유량비가 30%인 조건, 또는 기판 온도가 170℃이고 산소 가스 유량비가 100%인 조건을 선택한다.
[전자 현미경에 의한 분석]
본 항목에서는, 기판 온도 R.T.에서, 그리고 산소 가스 유량비 10%로 형성된 샘플을, HAADF-STEM(high-angle annular dark-field scanning transmission electron microscope)에 의하여 관찰 및 분석한 결과에 대하여 설명한다. HAADF-STEM에 의하여 취득한 이미지는 TEM 이미지라고도 한다.
HAADF-STEM에 의하여 취득한 평면 이미지 및 단면 이미지(각각 평면 TEM 이미지 및 단면 TEM 이미지라고도 함)의 이미지 분석의 결과에 대하여 설명한다. TEM 이미지는 구면 수차 보정 기능을 사용하여 관찰한다. HAADF-STEM 이미지는 JEOL Ltd.제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여, 가속 전압 200kV, 전자빔 직경 약 0.1nm의 조사의 조건에서 얻는다.
도 17의 (A)는 기판 온도 R.T.에서, 그리고 산소 가스 유량비 10%로 형성한 샘플의 평면 TEM 이미지이다. 도 17의 (B)는 기판 온도 R.T.에서, 그리고 산소 가스 유량비 10%로 형성한 샘플의 단면 TEM 이미지이다.
[전자 회절 패턴의 분석]
본 항목에서는, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성한 샘플에 프로브 직경이 1nm인 전자빔(나노빔이라고도 함)을 조사하여 얻은 전자 회절 패턴에 대하여 설명한다.
기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성한 샘플의 도 17의 (A)의 평면 TEM 이미지에서, 흑점 a1, 흑점 a2, 흑점 a3, 흑점 a4, 및 흑점 a5로 나타낸 지점의 전자 회절 패턴을 관찰한다. 또한 전자 회절 패턴은 전자빔 조사를 35초 동안 일정한 속도로 수행하면서 관찰한다. 도 17의 (C), (D), (E), (F), 및 (G)는 각각, 흑점 a1, 흑점 a2, 흑점 a3, 흑점 a4, 및 흑점 a5로 나타낸 지점의 결과를 나타낸 것이다.
도 17의 (C), (D), (E), (F), 및 (G)에서, 원(고리) 패턴의 휘도가 높은 영역이 보일 수 있다. 또한 고리 형상으로 복수의 스폿이 보일 수 있다.
기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성한 샘플의 도 17의 (B)의 단면 TEM 이미지에서, 흑점 b1, 흑점 b2, 흑점 b3, 흑점 b4, 및 흑점 b5로 나타낸 지점의 전자 회절 패턴을 관찰한다. 도 17의 (H), (I), (J), (K), 및 (L)은 각각, 흑점 b1, 흑점 b2, 흑점 b3, 흑점 b4, 및 흑점 b5로 나타낸 지점의 결과를 나타낸 것이다.
도 17의 (H), (I), (J), (K), 및 (L)에서, 고리 패턴의 휘도가 높은 영역이 보일 수 있다. 또한 고리 형상으로 복수의 스폿이 보일 수 있다.
예를 들어, 샘플면에 평행한 방향으로 프로브 직경 300nm의 전자빔을 InGaZnO4 결정을 포함하는 CAAC-OS에 대하여 입사시키면, InGaZnO4 결정의 (009)면에서 유래하는 스폿을 포함하는 회절 패턴이 얻어진다. 즉, CAAC-OS는 c축 배향을 가지고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향된다. 한편, 같은 샘플에 대하여 프로브 직경 300nm의 전자빔을 샘플면에 수직인 방향으로 입사시키면, 고리 형상의 회절 패턴이 확인된다. 즉, CAAC-OS는 a축 배향도 b축 배향도 가지지 않는 것을 알 수 있다.
또한 나노 결정을 포함하는 산화물 반도체(nanocrystalline oxide semiconductor(nc-OS))막에 대하여 프로브 직경이 큰(예를 들어, 50nm 이상) 전자빔을 사용한 전자 회절을 수행하면, 헤일로 패턴(halo pattern) 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 작은(예를 들어, 50nm 미만) 전자빔을 사용하여 얻어진 nc-OS의 나노빔 전자 회절 패턴에는 휘점이 나타난다. 또한 nc-OS의 나노빔 전자 회절 패턴에서, 원(고리) 패턴의 휘도가 높은 영역이 관찰되는 경우가 있다. 또한 nc-OS의 나노빔 전자 회절 패턴에서는, 고리 형상에 복수의 휘점이 관찰되는 경우가 있다.
기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 샘플의 전자 회절 패턴은 고리 패턴의 휘도가 높은 영역을 가지고, 상기 고리 패턴에 복수의 휘점이 나타난다. 따라서, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 샘플은 nc-OS와 같은 전자 회절 패턴을 나타내고, 평면 방향 및 단면 방향에서 배향성을 나타내지 않는다.
상술한 것에 따르면, 낮은 기판 온도 또는 낮은 산소 가스 유량비로 형성된 산화물 반도체막은, 비정질 구조를 가지는 산화물 반도체막 및 단결정 구조를 가지는 산화물 반도체막과 명확히 다른 특성을 가진다고 추정할 수 있다.
[원소 분석]
본 항목에서는, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 샘플에 포함된 원소의 분석 결과에 대하여 설명한다. 이 분석에는, 에너지 분산형 X선 분광법(EDX: energy dispersive X-ray spectroscopy)에 의하여, EDX 매핑 이미지를 얻는다. EDX 측정에는, 원소 분석 장치로서 에너지 분산형 X선 분석 장치(JEOL Ltd.제조, AnalysisStation JED-2300T)를 사용한다. 샘플로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용한다.
EDX 측정에서는, 샘플의 검출 대상 영역의 점에 전자빔 조사를 실시하고, 이 조사에 의하여 발생되는 샘플의 특성 X선의 에너지와 그 빈도를 측정하는 식으로, 점의 EDX 스펙트럼을 얻는다. 본 실시예에서, 점의 EDX 스펙트럼의 피크는 In 원자의 L껍질로의 전자 전이(electron transition), Ga 원자의 K껍질로의 전자 전이, Zn 원자의 K껍질 및 O 원자의 K껍질로의 전자 전이에서 유래하고, 점에서의 원자의 비율을 산출한다. 샘플의 분석 대상 영역에서 이 공정을 통하여, 원자의 비율의 분포를 나타낸 EDX 매핑 이미지를 얻을 수 있다.
도 18의 (A) 내지 (C)는, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 샘플의 단면에서의 EDX 매핑 이미지를 나타낸 것이다. 도 18의 (A)는 Ga 원자의 EDX 매핑 이미지를 나타낸 것이다. 모든 원자에서의 Ga 원자의 비율은 1.18atomic% 내지 18.64atomic%이다. 도 18의 (B)는 In 원자의 EDX 매핑 이미지를 나타낸 것이다. 모든 원자에서의 In 원자의 비율은 9.28atomic% 내지 33.74atomic%이다. 도 18의 (C)는 Zn 원자의 EDX 매핑 이미지를 나타낸 것이다. 모든 원자에서의 Zn 원자의 비율은 6.69atomic% 내지 24.99atomic%이다. 도 18의 (A) 내지 (C)는 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 샘플의 단면에서의 같은 영역을 나타낸 것이다. EDX 매핑 이미지에서, 원소의 비율은 계조에 의하여 나타내어진다: 한 영역에 측정 원자가 많이 존재할수록 그 영역은 밝아지고; 한 영역에 측정 원자가 적게 존재할수록 그 영역은 어두워진다. 도 18의 (A) 내지 (C)에서의 EDX 매핑의 배율은 720만배이다.
도 18의 (A) 내지 (C)에서의 EDX 매핑은 밝기의 상대적 분포를 나타내고, 기판 온도 R.T.에서 그리고 산소 가스 유량비 10%로 형성된 샘플에서 각 원소가 분포를 가지는 것을 나타낸다. 도 18의 (A) 내지 (C)에서의 실선으로 둘러싸인 범위와 파선으로 둘러싸인 범위를 조사한다.
도 18의 (A)에서는, 실선으로 둘러싸인 범위에서는 상대적으로 어두운 영역이 큰 범위를 차지하고, 파선으로 둘러싸인 범위에서는 상대적으로 밝은 영역이 큰 범위를 차지한다. 도 18의 (B)에서는, 실선으로 둘러싸인 범위에서는 상대적으로 밝은 영역이 큰 범위를 차지하고, 파선으로 둘러싸인 범위에서는 상대적으로 어두운 영역이 큰 범위를 차지한다.
즉, 실선으로 둘러싸인 범위는 In 원자수가 상대적으로 많이 포함되는 영역이고, 파선으로 둘러싸인 범위는 In 원자수가 상대적으로 적게 포함되는 영역이다. 도 18의 (C)에서는, 실선으로 둘러싸인 범위의 오른쪽 부분은 상대적으로 밝고, 왼쪽 부분은 상대적으로 어둡다. 따라서, 실선으로 둘러싸인 범위는 In X2 Zn Y2 O Z2 또는 InO X1 등을 주성분으로서 포함하는 영역이다.
실선으로 둘러싸인 범위는 Ga 원자수가 상대적으로 적게 포함되는 영역이고, 파선으로 둘러싸인 범위는 Ga 원자수가 상대적으로 많이 포함되는 영역이다. 도 18의 (C)에서는, 파선으로 둘러싸인 범위의 왼쪽 위의 부분은 상대적으로 밝고, 오른쪽 아래의 부분은 상대적으로 어둡다. 따라서, 파선으로 둘러싸인 범위는, GaO X3 또는 Ga X4 Zn Y4 O Z4 등을 주성분으로서 포함하는 영역이다.
또한 도 18의 (A) 내지 (C)에 나타낸 바와 같이, In 원자는 Ga 원자보다 상대적으로 균일하게 분포되고, InO X1 을 주성분으로서 포함하는 영역은 In X2 Zn Y2 O Z2 를 주성분으로서 포함하는 영역을 통하여 서로 외견상 연결된다. 따라서, In X2 Zn Y2 O Z2 및 InO X1 을 주성분으로서 포함하는 영역은 클라우드상으로 연장된다.
GaO을 주성분으로서 포함하는 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역이 고르지 않게 분포되고 혼합되는 구조를 가지는 In-Ga-Zn 산화물을 CAC-IGZO라고 부를 수 있다.
도 18의 (A) 내지 (C)에 나타낸 바와 같이, GaO X3 등을 주성분으로서 포함하는 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역 각각은 0.5nm 이상 10nm 이하, 또는 0.3nm 이상 3nm 이하의 크기를 가진다. 또한 EDX 매핑 이미지에서, 각 금속 원소를 주성분으로서 포함하는 영역의 직경은 1nm 이상 2nm 이하인 것이 바람직하다.
상술한 바와 같이, CAC-IGZO는 금속 원소가 균일하게 분포된 IGZO 화합물과 다른 구조를 가지고, IGZO 화합물과 다른 특성을 가진다. 즉, CAC-IGZO는 GaO X3 등을 주성분으로서 포함하는 영역 및 In X2 Zn Y2 O Z2 또는 InO X1 을 주성분으로서 포함하는 영역을 포함한다. 따라서, CAC-IGZO를 반도체 소자에 사용한 경우, GaO X3 등에 기인하는 성질과 In X2 Zn Y2 O Z2 또는 InO X1 에 기인하는 성질이 서로를 보완함으로써, 높은 온 상태 전류(Ion) 및 높은 전계 효과 이동도(μ)를 달성할 수 있다.
또한 높은 온 상태 전류(Ion) 및 높은 전계 효과 이동도(μ)를 달성하는 CAC-IGZO를 포함하는 반도체 소자의 도전 메커니즘은 침투 이론(percolation theory)의 랜덤 저항망(random-resistance-network) 모델에 의하여 추정할 수 있다.
CAC-IGZO를 포함하는 반도체 소자는 신뢰성이 높다. 따라서, CAC-IGZO는 디스플레이로 대표되는 다양한 반도체 장치에 적절히 사용된다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태들 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 산화물 반도체막에 대하여 도 19의 (A) 내지 도 24의 (C)를 참조하여 설명한다.
<4-1. 산화물 반도체막>
산화물 반도체막은 적어도 인듐을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 갈륨, 알루미늄, 이트륨, 또는 주석 등을 포함하는 것이 바람직하다. 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서, 산화물 반도체막이 인듐, 원소 M, 및 아연을 포함하는 것으로 가정한다. 또한 원소 M은 갈륨, 알루미늄, 이트륨, 또는 주석 등이다. 원소 M으로서 사용될 수 있는 다른 원소에는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘이 포함된다. 또한 상술한 원소들 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다. 아래의 설명에 있어서, 산화물 반도체막에 포함되는 인듐 대 원소 M 대 아연의 원자수비의 용어를 각각 [In], [M], 및 [Zn]으로 나타내는 경우가 있다.
<4-2. 산화물 반도체막의 결정 구조>
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
CAAC-OS는 c축 배향을 가지고, a-b면 방향에서 나노 결정들이 연결되고, 결정 구조는 변형을 가진다. 또한 CAAC-OS에서의 변형은, 나노 결정들이 연결되는 영역에 있어서, 균일한 격자 배열을 가진 영역과 균일한 격자 배열을 가진 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분이다.
나노 결정의 형상은 기본적으로 육각형이지만, 언제나 정육각형인 것은 아니고, 비정육각형인 경우도 있다. 변형에는, 오각형 나노 결정 또는 칠각형 나노 결정 등의 다각형 나노 결정이 포함되는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계를 관찰할 수 없다. 즉, 격자 배열이 변형됨으로써 결정립계의 형성이 억제된다. 이것은, a-b면 방향에서 원자 배열의 밀도가 낮은 것, 그리고 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
CAAC-OS는 인듐 및 산소를 포함하는 층(이하, In층)과 원소 M, 아연, 및 산소를 포함하는 층(이하, (M,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M,Zn)층의 원소 M을 인듐으로 치환하면, 그 층을 (In,M,Zn)층이라고도 할 수 있다. In층의 인듐을 원소 M으로 치환하면, 그 층을 (In,M)층이라고도 할 수 있다.
nc-OS에서, 미소한 영역(예를 들어, 0.5nm 이상 10nm 이하의 크기의 영역, 특히 1nm 이상 2nm 이하의 크기의 영역)이 주기적인 원자 배열을 가진다. nc-OS에서 상이한 나노 결정들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향이 관찰되지 않는다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다.
a-like OS는 nc-OS와 비정질 산화물 반도체 사이의 구조를 가진다. a-like OS는 공동(void) 또는 밀도가 낮은 영역을 포함한다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여, 불안정한 구조를 가진다.
산화물 반도체는 다양하고 상이한 특성을 나타내는 여러 가지 구조를 가질 수 있다. 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 본 발명의 일 형태의 산화물 반도체에 포함되어도 좋다.
본 발명의 일 형태의 산화물 반도체막은 복합 산화물 반도체를 포함한다. 따라서, 아래의 설명에서는 산화물 반도체막을 복합 산화물 반도체라고 하는 경우가 있다. 복합 산화물 반도체를 사용함으로써 전계 효과 이동도가 높은 트랜지스터를 제공할 수 있다.
<4-3. 복합 산화물 반도체>
본 발명의 일 형태의 복합 산화물 반도체에 대하여 설명한다. 산화물 반도체막을 포함하는 샘플들을 형성하고, 이들 샘플을 평가한 결과에 대하여 아래에서 설명한다.
[샘플의 구조 및 형성 방법]
본 발명의 일 형태의 샘플을 2개 형성하고 평가한다. 이들 샘플은, 산화물 반도체막 형성 시에 상이한 기판 온도에서 상이한 산소 가스 유량비로 형성한다. 또한 아래의 설명에 있어서, 편의상 2개의 샘플을 샘플 A1 및 샘플 A2라고 한다.
샘플 A1 및 샘플 A2 각각은 기판, 및 기판 위의 산화물 반도체막을 포함한다.
[샘플 A1]
샘플 A1의 형성 방법에 대하여 설명한다. 이 경우, 기판으로서는 유리 기판을 사용한다. 스퍼터링 장치를 사용하여 유리 기판 위에 산화물 반도체막으로서 두께 100nm의 In-Ga-Zn 산화물을 형성한다. 형성 조건은 다음과 같다: 체임버 내의 압력이 0.6Pa이고, 타깃으로서 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한다. 스퍼터링 장치 내에 제공된 금속 산화물 타깃에 2500W의 AC 전력을 공급한다. 산화물의 형성 조건에 관하여, 기판 온도를 의도적인 가열로 증가되지 않는 온도(이하, 이러한 온도를 R.T.라고도 함)로 한다. 혼합 가스로서, Ar 가스 및 산소 가스를 각각 270sccm 및 30sccm에서 퇴적 체임버 내에 공급하여 산화물을 형성한다. 즉, Ar과 산소의 혼합 가스의 유량에 대한 산소 가스의 유량비(산소 가스 유량비라고도 함)를 10%로 한다.
[샘플 A2]
샘플 A2의 형성 방법에 대하여 설명한다. 이 경우, 기판으로서는 유리 기판을 사용한다. 스퍼터링 장치를 사용하여 유리 기판 위에 산화물 반도체막으로서 두께 100nm의 In-Ga-Zn 산화물을 형성한다. 형성 조건은 다음과 같다: 체임버 내의 압력이 0.6Pa이고, 타깃으로서 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한다. 스퍼터링 장치 내에 제공된 금속 산화물 타깃에 2500W의 AC 전력을 공급한다. 또한 산화물 형성 시의 기판 온도를 170℃로 한다. 산소 가스를 300sccm에서 퇴적 체임버 내에 공급하여 산화물을 형성한다. 즉, 가스 전체의 유량에 대한 산소 가스의 유량비(산소 가스 유량비라고도 함)를 100%로 한다.
[단면 HAADF-STEM]
다음으로, 상술한 바와 같이 형성된 샘플 A1 및 샘플 A2의 단면 관찰에 대하여 설명한다. 단면 관찰로서 HAADF-STEM 관찰을 수행하였다. 또한 HAADF-STEM 관찰에는 가속 전압이 200kV인 조건에서 JEOL Ltd.제조의 JEM-ARM200F를 사용하였다. 도 19의 (A) 및 (B)는 각각 샘플 A1 및 샘플 A2의 HAADF-STEM 이미지이다.
도 19의 (A)에 나타낸 샘플 A1의 HAADF-STEM 이미지에서, 명확한 배향이 관찰되지 않는다. 한편, 도 19의 (B)에 나타낸 샘플 A2의 HAADF-STEM 이미지에서는 c축 방향으로 층상의 배향이 관찰된다.
도 20은 도 19의 (A)에 나타낸 샘플 A1의 단면의 모식도이다.
도 20에는, 기판 Sub. 위에 형성된 산화물 반도체막의 단면(여기서는, c축 방향이라고 함)의 모식도를 나타내었다. 도 20은 산화물 반도체막이 기판 위에 형성되는 예를 도시한 것이지만, 본 발명의 일 형태는 이 예에 한정되지 않고, 기판과 산화물 반도체막 사이에 하지막 또는 층간막 등의 절연막, 또는 산화물 반도체막 등의 다른 반도체막이 형성되어도 좋다.
본 발명의 일 형태의 산화물 반도체막은 도 20에 도시된 바와 같이 영역 A1, 영역 B1, 및 영역 C1이 혼합된 구조를 가지는 복합 산화물 반도체이다.
도 20에 나타낸 영역 A1은, [In]:[M]:[Zn]=x:y:z(x>0, y≥0, z≥0)의 In을 포함하는 영역이다. 영역 B1은 [In]:[M]:[Zn]=a:b:c(a≥0, b>0, c≥0)의 Ga을 포함하는 영역이다. 영역 C1은 [In]:[M]:[Zn]=α:β:γ(α≥0, β≥0, γ>0)의 Zn을 포함하는 영역이다.
또한 본 명세서에서 영역 A1의 원소 M에 대한 In의 원자수비가 영역 B1의 원소 M에 대한 In의 원자수비보다 클 때, 영역 A1은 영역 B1보다 In 농도가 높다. 따라서, 본 명세서에서 영역 A1을 In-rich 영역이라고도 하고, 영역 B1을 In-poor 영역이라고도 한다.
예를 들어 영역 A1의 In 농도는 영역 B1의 In 농도보다 1.1배 이상, 바람직하게는 2배 내지 10배이다. 영역 A1은 적어도 In을 포함하는 산화물이고, 원소 M과 Zn을 반드시 포함할 필요는 없다.
본 발명의 일 형태의 산화물 반도체막에서, 영역 A1, 영역 B1, 및 영역 C1은 복합체를 형성한다. 즉, 영역 A1에서는 캐리어 이동이 쉽게 일어나고, 영역 B1에서는 캐리어 이동이 쉽게 일어나지 않는다. 그러므로, 본 발명의 일 형태의 산화물 반도체는 캐리어 이동도가 높고, 스위칭 특성이 우수하고, 반도체 특성이 양호한 재료로서 사용할 수 있다. 또한 영역 C1은 인듐 아연 산화물, 갈륨 아연 산화물, 또는 인듐 갈륨 아연 산화물이다. 따라서, 영역 C1은 캐리어 이동도 및 스위칭 특성의 양쪽에 기여한다.
바꿔 말하면, 영역 A1은 영역 B1보다 반도체 특성이 낮고 도전성이 높다. 한편, 영역 B1은 영역 A1보다 반도체 특성이 높고 도전성이 낮다. 여기서, 반도체 특성이 높다는 것은 밴드갭이 넓거나, 스위칭 특성이 양호하거나, 또는 i형 반도체에 가까운 등을 의미한다.
예를 들어, 도 20에 나타낸 바와 같이, 복수의 영역 A1이 c축 방향으로 입상 형태(클러스터 형태)로 존재한다. 또한 클러스터는 불균등하게 및 불규칙하게 분산되어도 좋다. 복수의 클러스터는, 서로 중첩되거나 또는 서로 접속되는 경우가 있다. 예를 들어, 다른 클러스터와 중첩되는 클러스터를 각각 포함하는 형상들이 서로 연결되어, 영역 A1은 클라우드상(cloud-like manner)으로 확장되는 것으로 관찰되는 경우가 있다.
바꿔 말하면, 영역 A1에 포함되는 클러스터(제 1 클러스터라고도 함)는 영역 B1에 포함되는 클러스터(제 2 클러스터라고도 함)보다 반도체 특성이 낮고 도전성이 높다. 한편, 영역 B1에 포함되는 클러스터는 영역 A1에 포함되는 클러스터보다 반도체 특성이 높고 도전성이 낮다. 이 구조에서, 영역 B1은 복수의 제 2 클러스터를 포함하고 복수의 제 2 클러스터가 서로 연결되는 부분을 가진다. 바꿔 말하면, 영역 A1에 포함되는 복수의 제 1 클러스터는 제 1 클러스터와 다른 제 1 클러스터가 클라우드상으로 서로 연결되는 부분을 포함하고, 영역 B1에 포함되는 복수의 제 2 클러스터는 제 2 클러스터와 다른 제 2 클러스터가 클라우드상으로 서로 연결되는 부분을 포함한다.
바꿔 말하면, 본 발명의 일 형태의 복합 산화물 반도체에서는, In 농도가 높은 제 1 영역(영역 A1)과 In 농도가 낮은 제 2 영역(영역 B1)이 영역 C1을 통하여 클라우드상으로 연결되어 있다. 또는, 본 발명의 일 형태의 복합 산화물 반도체에서는, In이 높은 농도로 분포되는 제 1 영역과 In이 높은 농도로 분포되지 않는 제 2 영역이 클라우드상으로 연결되어 있다.
도 20에 나타낸 바와 같이, 영역 A1이 서로 연결되어 전류 경로로서 기능한다. 따라서, 산화물 반도체막의 도전성을 증가시킬 수 있고, 이 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도를 증가시킬 수 있다.
바꿔 말하면, 도 20에 나타낸 영역 B1은 영역 A1에 분산되어 있다. 따라서, 영역 B1은 영역 A1에 의하여 입체적으로 끼워진 상태로 존재할 수 있다. 바꿔 말하면, 영역 B1은 영역 A1에 의하여 둘러싸인 상태로 존재할 수 있다. 즉, 영역 B1은 영역 A1에 내포되어 있다.
또한 분산되는 영역 A1의 비율은 예를 들어, 복합 산화물 반도체의 형성 조건 또는 조성을 변화시킴으로써 조정할 수 있다. 예를 들어, 영역 A1의 비율이 낮은 복합 산화물 반도체 또는 영역 A1의 비율이 높은 복합 산화물 반도체를 형성할 수 있다. 본 발명의 일 형태의 복합 산화물 반도체에서, 영역 A1의 비율은 항상 영역 B1의 비율보다 낮다는 것이 아니다. 영역 A1의 비율이 매우 높은 복합 산화물 반도체에서, 관찰 범위에 따라 영역 B1이 영역 A1 내에 형성되는 경우가 있다. 영역 A1의 입상 영역의 크기는 예를 들어 복합 산화물 반도체의 형성 조건 또는 조성을 변화시킴으로써 적절히 조정할 수 있다.
영역 A1의 경계, 영역 B1의 경계, 및 영역 C1의 경계는 명확히 관찰되지 않는 경우가 있다. 영역 A1, 영역 B1, 및 영역 C1의 크기는 EDX(energy dispersive X-ray spectroscopy)에 의하여 얻어진 EDX 매핑 이미지를 사용하여 측정할 수 있다. 예를 들어, 단면 사진 또는 평면 사진의 EDX 매핑 이미지에서, 영역 A1에서의 클러스터의 직경은 0.5nm 이상 10nm 이하인 경우가 있다. 또한 클러스터의 직경은 1nm 이상 2nm 이하인 것이 바람직하다.
상술한 바와 같이, 본 발명의 일 형태의 산화물 반도체는 영역 A1과 영역 B1이 혼합되고 서로 상보적인 상이한 기능을 가지는 복합 산화물 반도체이다.
한편, 영역 A1 및 영역 B1이 층상으로 적층된 경우, 예를 들어 영역 A1과 영역 B1 사이에 상호 작용이 일어나지 않거나 또는 일어나기 어렵기 때문에, 영역 A1의 기능 및 영역 B1의 기능은 독립적으로 수행되는 경우가 있다. 이 경우, 영역 A1에 의하여 캐리어 이동도가 증가되더라도, 트랜지스터의 오프 상태 전류가 증가될 가능성이 있다. 따라서, 본 발명의 일 형태의 복합 산화물 반도체를 사용하는 경우, 높은 캐리어 이동도를 달성하는 기능 및 우수한 스위칭 특성을 달성하는 기능을 동시에 얻을 수 있다. 이것은 본 발명의 일 형태의 복합 산화물 반도체를 사용함으로써 얻어지는 유리한 효과이다.
<4-4. 복합 산화물 반도체의 원자수비>
여기서는 본 발명의 일 형태의 복합 산화물 반도체에 포함되는 원소의 원자수비에 대하여 설명한다.
복합 산화물 반도체의 영역 A1이 In, 원소 M, 및 Zn을 포함하는 경우의 원소의 원자수비를 나타내기 위하여, 도 21의 (A) 내지 (C)의 상도(phase diagram)를 사용할 수 있다. In 대 원소 M 대 Zn의 원자수비는 x:y:z로 나타내어진다. 이 원자수비는 도 21의 (A) 내지 (C)의 좌표(x:y:z)로서 나타낼 수 있다. 또한 산소 원자의 비율은 도 21의 (A) 내지 (C)에 나타내어지지 않았다.
도 21의 (A) 내지 (C)에서는, 파선은 [In]:[M]:[Zn]=(1+α):(1-α):1의 원자수비(-1≤α≤1)를 나타내는 선, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자수비를 나타내는 선, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자수비를 나타내는 선, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자수비를 나타내는 선, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자수비를 나타내는 선에 대응한다.
일점쇄선은 [In]:[M]:[Zn]=1:1:β의 원자수비(β≥0)를 나타내는 선, [In]:[M]:[Zn]=1:2:β의 원자수비를 나타내는 선, [In]:[M]:[Zn]=1:3:β의 원자수비를 나타내는 선, [In]:[M]:[Zn]=1:4:β의 원자수비를 나타내는 선, [In]:[M]:[Zn]=1:7:β의 원자수비를 나타내는 선, [In]:[M]:[Zn]=2:1:β의 원자수비를 나타내는 선, 및 [In]:[M]:[Zn]=5:1:β의 원자수비를 나타내는 선에 대응한다.
도 21의 (A) 내지 (C)에서, [In]:[M]:[Zn]=0:2:1 또는 그 근방의 원자수비를 가지는 산화물 반도체는 스피넬 결정 구조를 가지는 경향이 있다.
도 21의 (A) 내지 (C)에서의 영역 A2는, 영역 A1에 포함되는 인듐 대 원소 M 대 아연의 원자수비의 바람직한 범위의 예를 나타낸 것이다. 또한 영역 A2는 [In]:[M]:[Zn]=(1+γ):0:(1-γ)의 원자수비(-1≤γ≤1)를 나타내는 선 위의 원자수비를 포함한다.
도 21의 (A) 내지 (C)에서의 영역 B2는, 영역 B1에 포함되는 인듐 대 원소 M 대 아연의 원자수비의 바람직한 범위의 예를 나타낸 것이다. 또한 영역 B2는 [In]:[M]:[Zn]=4:2:3 내지 [In]:[M]:[Zn]=4:2:4.1 및 그 근방의 원자수비를 포함한다. 상기 근방에는 [In]:[M]:[Zn]=5:3:4의 원자수비가 포함된다. 영역 B2는 [In]:[M]:[Zn]=5:1:6 및 그 근방의 원자수비를 포함한다.
In의 농도가 높은 영역 A2는 영역 B2보다 높은 도전성을 제공하고, 캐리어 이동도(전계 효과 이동도)를 높이는 기능을 가진다. 그러므로, 영역 A1을 포함하는 산화물 반도체막을 사용하는 트랜지스터의 온 상태 전류 및 캐리어 이동도를 높일 수 있다.
한편, In의 농도가 낮은 영역 B2는 영역 A2보다 낮은 도전성을 제공하고, 누설 전류를 낮추는 기능을 가진다. 그러므로, 영역 B1을 포함하는 산화물 반도체막을 사용하는 트랜지스터의 오프 상태 전류를 낮출 수 있다.
예를 들어, 영역 A1은 비단결정인 것이 바람직하다. 또한 영역 A1이 결정성을 가지는 경우, 영역 A1이 인듐으로 형성되면, 영역 A1은 정방정 구조를 가지는 경향이 있다. 또한 영역 A1이 산화 인듐([In]:[M]:[Zn]=x:0:0(x>0))으로 형성되면, 영역 A1은 빅스비아이트(bixbyite) 결정 구조를 가지는 경향이 있다. 또한 영역 A1이 In-Zn 산화물([In]:[M]:[Zn]=x:0:z(x>0, z>0))으로 형성되면, 영역 A1은 층상 결정 구조를 가지는 경향이 있다.
예를 들어, 영역 B1은 비결정이고, CAAC-OS를 포함하는 것이 바람직하다. 또한 영역 B1은 반드시 CAAC-OS만을 포함할 필요는 없고, 다결정 산화물 반도체 또는 nc-OS 등의 영역도 포함하여도 좋다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는, 명확한 결정립계를 관찰할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다. 불순물의 침입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 가능성이 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어, 산소 결손)의 양이 적다는 것을 의미한다. 따라서, CAAC-OS에 의하여, 복합 산화물 반도체는 물리적으로 안정적이기 때문에, 내열성을 가지고 신뢰성이 높은 복합 산화물 반도체를 제공할 수 있다.
또한 산화물 반도체를 스퍼터링 장치를 사용하여 퇴적하는 경우, 타깃의 원자수비에서 벗어난 원자수비를 가지는 막이 형성된다. 특히 아연에 대해서는, 퇴적 시의 기판 온도에 따라, 퇴적된 막의 원자수비에서의 [Zn]이 타깃의 원자수비에서의 [Zn]보다 작아지는 경우가 있다.
또한 본 발명의 일 형태의 복합 산화물 반도체의 특성은 원자수비에 의하여 일의적으로 결정되지 않는다. 그러므로, 도시된 영역은 복합 산화물 반도체의 영역 A1 및 영역 B1의 바람직한 원자수비를 나타내고, 그 경계는 명확하지 않는다.
<4-5. 복합 산화물 반도체의 제작 방법>
도 20에 나타낸 복합 산화물 반도체의 제작 방법의 예에 대하여 설명한다. 본 발명의 일 형태의 복합 산화물 반도체는 스퍼터링 장치를 사용하여 형성할 수 있다.
[스퍼터링 장치]
도 22의 (A)는 스퍼터링 장치의 퇴적 체임버(2501)의 단면도이다. 도 22의 (B)는 스퍼터링 장치의 마그넷 유닛(2530a) 및 마그넷 유닛(2530b)의 평면도이다.
도 22의 (A)에 도시된 퇴적 체임버(2501)는 타깃 홀더(2520a), 타깃 홀더(2520b), 백킹 플레이트(2510a), 백킹 플레이트(2510b), 타깃(2502a), 타깃(2502b), 부재(2542), 및 기판 홀더(2570)를 포함한다. 또한 타깃(2502a)은 백킹 플레이트(2510a) 위에 배치된다. 백킹 플레이트(2510a)는 타깃 홀더(2520a) 위에 배치된다. 마그넷 유닛(2530a)은 백킹 플레이트(2510a)를 개재하여 타깃(2502a) 아래에 배치된다. 타깃(2502b)은 백킹 플레이트(2510b) 위에 배치된다. 백킹 플레이트(2510b)는 타깃 홀더(2520b) 위에 배치된다. 마그넷 유닛(2530b)은 백킹 플레이트(2510b)를 개재하여 타깃(2502b) 아래에 배치된다.
도 22의 (A) 및 (B)에 도시된 바와 같이, 마그넷 유닛(2530a)은 마그넷(2530N1), 마그넷(2530N2), 마그넷(2530S), 및 마그넷 홀더(2532)를 포함한다. 마그넷 유닛(2530a)에서, 마그넷(2530N1), 마그넷(2530N2), 및 마그넷(2530S)은 마그넷 홀더(2532) 위에 배치된다. 마그넷(2530N1), 마그넷(2530N2), 및 마그넷(2530S)은 간격을 두고 배치된다. 또한 마그넷 유닛(2530b)은 마그넷 유닛(2530a)과 비슷한 구조를 가진다. 기판(2560)을 퇴적 체임버(2501)로 옮길 때, 기판(2560)은 기판 홀더(2570)와 접하여 배치된다.
타깃(2502a), 백킹 플레이트(2510a), 및 타깃 홀더(2520a)는 부재(2542)에 의하여 타깃(2502b), 백킹 플레이트(2510b), 및 타깃 홀더(2520b)와 분리된다. 또한 부재(2542)는 절연체인 것이 바람직하다. 부재(2542)가 도전체 또는 반도체이어도 좋다. 부재(2542)는 표면이 절연체로 덮인 도전체 또는 반도체이어도 좋다.
타깃 홀더(2520a)와 백킹 플레이트(2510a)는 나사(예를 들어 볼트)에 의하여 서로 고정되고 같은 전위를 가진다. 타깃 홀더(2520a)는 백킹 플레이트(2510a)를 개재하여 타깃(2502a)을 지지하는 기능을 가진다. 타깃 홀더(2520b)와 백킹 플레이트(2510b)는 나사(예를 들어 볼트)에 의하여 서로 고정되고 같은 전위를 가진다. 타깃 홀더(2520b)는 백킹 플레이트(2510b)를 개재하여 타깃(2502b)을 지지하는 기능을 가진다.
백킹 플레이트(2510a)는 타깃(2502a)을 고정하는 기능을 가진다. 백킹 플레이트(2510b)는 타깃(2502b)을 고정하는 기능을 가진다.
도 22의 (A)에는, 마그넷 유닛(2530a)에 의하여 형성되는 자력선(2580a 및 2580b)을 도시하였다.
도 22의 (B)에 도시된 바와 같이, 마그넷 유닛(2530a)은 장방형 또는 실질적으로 장방형인 마그넷(2530N1), 장방형 또는 실질적으로 장방형인 마그넷(2530N2), 및 장방형 또는 실질적으로 장방형인 마그넷(2530S)이 마그넷 홀더(2532)에 고정되어 있는 구조를 가진다. 도 22의 (B)의 화살표로 나타낸 바와 같이, 마그넷 유닛(2530a)을 수평으로 진동시킬 수 있다. 예를 들어, 마그넷 유닛(2530a)을 0.1Hz 이상 1kHz 이하의 비트로 진동시켜도 좋다.
타깃(2502a) 위의 자기장은 마그넷 유닛(2530a)의 진동에 따라 변화된다. 자기장이 강한 영역은 고밀도 플라스마 영역이기 때문에, 이 영역 근방에 타깃(2502a)의 스퍼터링이 일어나기 쉽다. 이는 마그넷 유닛(2530b)에도 마찬가지로 적용된다.
<4-6. 복합 산화물 반도체의 형성 방법>
다음으로, 복합 산화물 반도체의 형성 방법에 대하여 설명한다. 도 23은 복합 산화물 반도체의 제작 방법을 나타낸 공정 흐름도이다.
도 20에 나타낸 복합 산화물 반도체는 적어도 도 23에 나타낸 제 1 내지 제 4 공정을 거쳐 형성된다.
[제 1 공정: 퇴적 체임버에 기판을 배치하는 공정]
제 1 공정은 퇴적 체임버에 기판을 배치하는 공정을 포함한다(도 23의 단계 S102 참조).
제 1 공정에서는, 예를 들어 도 22의 (A) 및 (B)에 나타낸 퇴적 체임버(2501)의 기판 홀더(2570)에 기판(2560)이 배치된다.
퇴적 시의 기판(2560)의 온도는 복합 산화물 반도체의 전기 특성에 영향을 미친다. 기판 온도가 높을수록, 복합 산화물 반도체의 결정성 및 신뢰성이 높아질 수 있다. 한편, 기판 온도가 낮을수록, 복합 산화물 반도체의 결정성이 낮아질 수 있고, 그 캐리어 이동도가 높아질 수 있다. 특히, 퇴적 시의 기판 온도가 낮을수록, 복합 산화물 반도체를 포함하는 트랜지스터에서, 낮은 게이트 전압(예를 들어, 0V보다 높고 2V 이하)에서의 전계 효과 이동도가 현저히 높아진다.
기판(2560)의 온도는 실온(25℃) 이상 200℃ 이하, 바람직하게는 실온 이상 170℃ 이하, 더 바람직하게는 실온 이상 130℃ 이하이다. 상기 범위에 기판 온도를 설정하는 것은 대형 유리 기판(예를 들어 상술한 8세대 내지 10세대 유리 기판)에 적합하다. 특히, 복합 산화물 반도체의 퇴적 시의 기판 온도가 실온인 경우, 즉 기판이 의도적으로 가열되지 않는 경우에는, 기판이 휘거나 또는 왜곡되는 것을 적합하게 방지할 수 있다.
기판(2560)은 기판 홀더(2570)에 제공된 냉각 기구 등에 의하여 냉각되어도 좋다.
기판(2560)의 온도가 100℃ 이상 130℃ 이하이면, 복합 산화물 반도체 내의 물을 제거할 수 있다. 이러한 식으로 불순물인 물을 제거함으로써, 전계 효과 이동도 및 신뢰성이 높아진다.
물의 제거를 위하여 기판(2560)의 온도를 100℃ 이상 130℃ 이하로 함으로써, 스퍼터링 장치가 과도한 가열로 인하여 왜곡되는 것을 방지할 수 있다. 이에 의하여, 반도체 장치의 생산성이 향상된다. 생산성이 안정되므로, 대규모 생산 장치를 적용하기 쉽다. 이에 의하여, 대형 기판을 사용하여 제작되는 대형 표시 장치를 쉽게 제작할 수 있다.
기판(2560)의 온도가 높으면, 복합 산화물 반도체 내의 물을 더 효과적으로 제거할 수 있는 것뿐만 아니라, 복합 산화물 반도체의 결정성을 높일 수 있다. 예를 들어, 기판(2560)의 온도를 80℃ 이상 200℃ 이하, 바람직하게는 100℃ 이상 170℃ 이하로 함으로써, 결정성이 높은 복합 산화물 반도체를 형성할 수 있다.
[제 2 공정: 퇴적 체임버에 가스를 도입하는 공정]
제 2 단계는 퇴적 체임버에 가스를 도입하는 공정을 포함한다(도 23의 단계 S202 참조).
제 2 단계에서는, 예를 들어 도 22의 (A) 및 (B)에 나타낸 퇴적 체임버(2501)에 가스를 도입한다. 상기 가스로서는, 아르곤 가스 및/또는 산소 가스가 도입된다. 또한 아르곤 가스 대신에 헬륨, 제논, 또는 크립톤 등의 불활성 가스를 사용할 수 있다.
산소 가스를 사용하여 복합 산화물 반도체를 형성하는 경우의 산소 유량비는 이하의 경향을 나타낸다. 산소 유량비가 높을수록, 복합 산화물 반도체의 결정성이 높아지고 신뢰성이 높아진다. 한편, 산소 유량비가 낮을수록, 복합 산화물 반도체의 결정성이 낮아지고 캐리어 이동도가 높아진다. 구체적으로, 복합 산화물 반도체를 포함하는 트랜지스터에서는 산소 유량비가 낮을수록, 낮은 게이트 전압(예를 들어, 0V보다 높고 2V 이하)에서의 전계 효과 이동도가 현저히 높아진다.
복합 산화물 반도체의 용도에 적합한 양호한 특성을 얻을 수 있도록, 산소 유량비를 0% 내지 100%의 범위에서 적절히 설정할 수 있다.
예를 들어, 전계 효과 이동도가 높은 트랜지스터의 반도체층에 복합 산화물 반도체를 사용하는 경우, 복합 산화물 반도체의 퇴적 시에 산소 유량비를 0% 이상 30% 이하, 바람직하게는 5% 이상 30% 이하, 더 바람직하게는 7% 이상 15% 이하로 한다.
전계 효과 이동도 및 트랜지스터의 신뢰성의 양쪽 모두를 높이기 위하여, 복합 산화물 반도체의 퇴적 시의 산소 유량비를 30%보다 높고 70% 미만, 바람직하게는 30%보다 높고 50% 이하로 한다. 또는, 복합 산화물 반도체의 퇴적 시의 산소 유량비를 10% 이상 50% 이하, 바람직하게는 30%보다 높고 50% 이하로 한다.
트랜지스터의 신뢰성을 높게 하기 위해서는, 복합 산화물 반도체의 퇴적 시의 산소 유량비를 70% 이상 100% 이하로 한다.
이러한 식으로 퇴적 시의 기판 온도 및 산소 유량비를 제어하면, 원하는 전기 특성이 제공되는 복합 산화물 반도체를 퇴적할 수 있다. 예를 들어, 기판 온도의 저하(상승) 및 산소 유량비의 저감(증가)은 전계 효과 이동도에 대하여 같은 정도로 기여하는 경우가 있다. 그러므로, 예를 들어 장치의 제약에 의하여 기판 온도가 충분히 높아지지 않는 경우에도, 산소 유량비를 높임으로써 기판 온도가 높아지는 경우와 실질적으로 같은 전계 효과 이동도를 가지는 트랜지스터를 얻을 수 있다.
산화물 반도체막 내의 불순물을 실시형태 1의 방법으로 저감함으로써, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
[제 3 공정: 타깃에 전압을 인가하는 공정]
제 3 공정은 타깃에 전압을 인가하는 단계를 포함한다(도 23의 단계 S302 참조).
제 3 공정에서는, 예를 들어, 도 22의 (A) 및 (B)의 타깃 홀더(2520a) 및 타깃 홀더(2520b)에 전압을 인가한다. 예로서, 타깃 홀더(2520a)에 접속되는 단자 V1에 인가되는 전위는 기판 홀더(2570)에 접속되는 단자 V2에 인가되는 전위보다 낮다. 타깃 홀더(2520b)에 접속되는 단자 V4에 인가되는 전위는 기판 홀더(2570)에 접속되는 단자 V2에 인가되는 전위보다 낮다. 기판 홀더(2570)에 접속되는 단자 V2에 인가되는 전위는 접지 전위이다. 마그넷 홀더(2532)에 접속되는 단자 V3에 인가되는 전위는 접지 전위이다.
또한 단자 V1, V2, V3, 및 V4에 인가되는 전위는 상기 전위에 한정되지 않는다. 전위가 반드시 타깃 홀더(2520), 기판 홀더(2570), 및 마그넷 홀더(2532)의 모두에 공급될 필요는 없다. 예를 들어, 기판 홀더(2570)는 전기적으로 부유 상태이어도 좋다. 또한 단자 V1에 인가되는 전위를 제어할 수 있는 전원이 단자 V1과 전기적으로 접속되는 것으로 가정한다. 전원으로서, DC 전원, AC 전원, 또는 RF 전원을 사용하여도 좋다.
타깃(2502a) 및 타깃(2502b)으로서, 인듐, 원소 M(M은 Ga, Al, Y, 또는 Sn), 아연, 및 산소를 포함하는 타깃을 사용하는 것이 바람직하다. 예를 들어, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비]) 또는 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=5:1:7[원자수비])은 타깃(2502a) 및 타깃(2502b)으로서 사용할 수 있다. 이하의 설명에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하는 경우에 대하여 설명한다.
[제 4 공정: 기판 위에 복합 산화물 반도체를 퇴적하는 공정]
제 4 공정은, 타깃으로부터 스퍼터링 입자를 방출시키고, 기판 위에 복합 산화물 반도체를 퇴적시키는 단계를 포함한다(도 23의 단계 S402 참조).
제 4 공정에서는, 예를 들어 도 22의 (A) 및 (B)에 도시된 퇴적 체임버(2501)에서 아르곤 가스 또는 산소 가스가 이온화되어 양이온 및 전자로 분리되고, 플라스마를 형성한다. 그리고, 플라스마 내의 양이온은 타깃 홀더(2520a 및 2520b)에 인가되는 전위에 의하여 타깃(2502a 및 2502b)을 향하여 가속된다. 양이온이 In-Ga-Zn 금속 산화물 타깃과 충돌되면 스퍼터링 입자가 생성되고, 상기 스퍼터링 입자는 기판(2560)에 퇴적된다.
또한 타깃(2502a 및 2502b)으로서 사용되는 원자수비가 In:Ga:Zn=4:2:4.1 또는 5:1:7의 In-Ga-Zn 금속 산화물 타깃에서는, 조성이 상이한 복수의 결정립이 포함되는 경우가 있다. 예를 들어, 복수의 결정립의 직경은 각각 10μm 이하인 경우가 많다. 예를 들어 In의 비율이 높은 결정립이 In-Ga-Zn 금속 산화물 타깃에 포함되는 경우, 상술한 영역 A1의 비율이 높아지는 경우가 있다.
<4-7. 퇴적 모델>
제 4 공정에서는, 도 24의 (A) 내지 (C)에 나타낸 퇴적 모델을 추정할 수 있다.
도 24의 (A) 내지 (C)는 도 22의 (A) 및 (B)에 나타낸 타깃(2502a) 근방의 단면도이다. 또한 도 24의 (A)는 사용 전의 타깃의 상태를 나타낸 것이고, 도 24의 (B)는 퇴적 후의 타깃의 상태를 나타낸 것이고, 도 24의 (C)는 퇴적 시의 타깃의 상태를 나타낸 것이다. 도 24의 (A) 내지 (C)에서는, 타깃(2502a), 플라스마(2190), 양이온(2192), 및 스퍼터링 입자(2504a 및 2506a) 등을 나타내었다.
도 24의 (A)에서, 타깃(2502a)의 표면은 비교적 평탄하고, 그 조성(예를 들어 In, Ga, 및 Zn 간의 조성)은 균일하다. 한편, 도 24의 (B)에서는 미리 수행된 스퍼터링 처리 등에 의하여 타깃(2502a)의 표면에 요철이 형성되고, 조성 편석이 발생된다. 상기 요철 및 편석은 미리 수행된 스퍼터링 처리에서 발생되는 플라스마(예를 들어 Ar 플라스마)에 의하여 발생할 수 있다. 또한 도 24의 (B)는 편석 영역(2504) 및 편석 영역(2506)을 도시한 것이다. 여기서는, 편석 영역(2504)은 대량의 Ga 및 대량의 Zn을 포함하는 영역(Ga,Zn-rich 영역)이고, 편석 영역(2506)은 대량의 In을 포함하는 영역(In-rich 영역)이다. Ga의 융점이 In보다 낮으면, 플라스마 처리 시에 타깃(2502a)에 인가되는 열에 의하여 Ga의 일부가 용해되고 응집되기 때문에, 대량의 Ga를 포함하는 편석 영역(2504)이 형성된다.
[제 1 단계]
도 24의 (C)에서는, 아르곤 가스 또는 산소 가스가 양이온(2192)과 전자(도시되지 않음)로 분리되고, 플라스마(2190)가 형성된다. 그 후, 플라스마(2190) 내의 양이온(2192)은 타깃(2502a)(여기서는 In-Ga-Zn 산화물 타깃)을 향하여 가속된다. 양이온(2192)이 In-Ga-Zn 산화물 타깃과 충돌됨으로써, 스퍼터링 입자(2504a 및 2506a)가 생성되고 In-Ga-Zn 산화물 타깃으로부터 튀어나온다. 또한 스퍼터링 입자(2504a)가 편석 영역(2504)으로부터 튀어나오기 때문에, 이들이 Ga,Zn-rich 클러스터를 형성하는 경우가 있다. 스퍼터링 입자(2506a)가 편석 영역(2506)으로부터 튀어나오기 때문에, 이들이 In-rich 클러스터를 형성하는 경우가 있다.
In-Ga-Zn 산화물 타깃을 사용하는 경우, 스퍼터링 입자(2504a)는 먼저 편석 영역(2504)으로부터 우선적으로 스퍼터링되는 것으로 추측된다. 이는, In-Ga-Zn 산화물 타깃과 양이온(2192)의 충돌에 의하여, 상대 원자량이 In보다 적은 Ga 및 Zn이 In-Ga-Zn 산화물 타깃으로부터 우선적으로 튀어나오기 때문이다. 스퍼터링 입자(2504a)가 기판 위에 퇴적됨으로써, 도 20에 도시된 영역 B1이 형성된다.
[제 2 단계]
다음으로, 도 24의 (C)에 도시된 바와 같이, 스퍼터링 입자(2506a)가 편석 영역(2506)으로부터 스퍼터링된다. 기판 위에 형성된 영역 B1과, 스퍼터링 입자(2506a)가 충돌함으로써, 도 20에 도시된 영역 A1이 형성된다.
도 24의 (C)에 도시된 바와 같이, 타깃(2502a)은 퇴적 중 계속 스퍼터링되기 때문에, 편석 영역(2504)의 생성 및 편석 영역(2504)의 소멸이 간헐적으로 발생한다.
상기 제 1 단계 및 상기 제 2 단계를 포함하는 퇴적 모델을 반복함으로써, 도 20에 나타낸 본 발명의 일 형태의 복합 산화물 반도체를 얻을 수 있다.
즉, 스퍼터링 입자(2506a 및 2504a)는 In-rich 편석 영역(2506) 및 Ga,Zn-rich 편석 영역(2504)으로부터 각각 튀어나와 기판 위에 퇴적된다. In-rich 영역이 기판 위에서 클라우드상으로 서로 접속됨으로써, 도 19의 (A) 및 (B)에 도시된 바와 같은 본 발명의 일 형태의 복합 산화물 반도체가 형성될 수 있다. 복합 산화물 반도체의 막에서는, In-rich 영역이 클라우드상으로 서로 접속된다. 이 덕분에, 복합 산화물 반도체를 사용하는 트랜지스터는 온 상태 전류(I on)가 높고, 전계 효과 이동도(μFE)가 높다.
이러한 식으로, 온 상태 전류(I on)가 높고 전계 효과 이동도(μFE)가 높은 트랜지스터에는, In이 중요하고, 다른 금속(예를 들어 Ga)은 반드시 필요한 것은 아니다.
또한 아르곤 가스를 사용하여 복합 산화물 반도체가 형성되는 모델을 예로서 상술하였다. 이 경우, 복합 산화물 반도체는 산소 결손을 많이 포함할 수 있다. 복합 산화물 반도체가 산소 결손을 많이 포함하면, 복합 산화물 반도체에 얕은 결함 준위(sDOS이라고도 함)가 형성되는 경우가 있다. 복합 산화물 반도체에 sDOS가 형성되면, sDOS는 캐리어 트랩으로서 기능하여 온 상태 전류 및 전계 효과 이동도가 저하된다.
그러므로, 복합 산화물 반도체를 아르곤 가스를 사용하여 형성하는 경우, 복합 산화물 반도체를 형성한 후에 복합 산화물 반도체에 산소를 공급함으로써 복합 산화물 반도체 내의 산소 결손을 보충하고 sDOS를 저감하는 것이 바람직하다.
이러한 산소 공급은, 예를 들어 복합 산화물 반도체를 형성한 후에 산소를 포함하는 대기하에서 가열 처리를 수행하거나, 또는 산소를 포함하는 대기하에서 플라스마 처리를 수행함으로써 수행될 수 있다. 또는, 복합 산화물 반도체와 접하는 절연막 또는 복합 산화물 반도체 근방의 절연막 중 어느 한쪽에 과잉 산소를 포함시킨다. 이러한 절연막이 과잉 산소를 포함하는 형태에 대해서는 실시형태 2에서 설명하였다.
또한 본 발명의 일 형태는 스퍼터링법에 의한 상술한 제작 방법에 한정되지 않는다. PLD(pulsed laser deposition)법, PECVD(plasma-enhanced chemical vapor deposition)법, 열 CVD(thermal chemical vapor deposition)법, ALD(atomic layer deposition)법, 또는 진공 증착법 등을 사용하여도 좋다. 열 CVD법의 예로서는, MOCVD(metal organic chemical vapor deposition)법을 들 수 있다.
<4-8. 산화물 반도체막을 포함하는 트랜지스터>
다음으로, 산화물 반도체막을 포함하는 트랜지스터에 대하여 설명한다.
또한 복합 산화물 반도체를 트랜지스터에 사용하면, 캐리어 이동도가 높고 스위칭 특성이 우수한 트랜지스터로 할 수 있다. 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체막을 사용하는 것이 바람직하다. 예를 들어, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 또는 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체막을 산화물 반도체막으로서 사용한다.
본 발명의 일 형태의 산화물 반도체막은 상술한 바와 같이 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막이다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮출 수 있다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도가 낮은 경우가 있다.
산화물 반도체막의 트랩 준위에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용될 수 있다. 따라서, 트랩 준위의 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
트랜지스터의 안정된 전기 특성을 얻기 위해서는, 산화물 반도체막에서의 불순물 농도를 낮추는 것이 효과적이다. 산화물 반도체막에서의 불순물 농도를 낮추기 위해서는, 산화물 반도체막에 인접한 막에서의 불순물 농도를 낮추는 것이 바람직하다. 불순물의 예로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘이 들어진다.
여기서, 산화물 반도체막에서의 불순물의 영향에 대하여 설명한다.
14족 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막에 포함되면, 결함 준위가 산화물 반도체에 형성된다. 따라서, 산화물 반도체에서의, 그리고 산화물 반도체와의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS(secondary ion mass spectrometry)에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
산화물 반도체막이 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 그러므로, 알칼리 금속 또는 알칼리 토금속이 포함된 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막 내의 알칼리 금속 또는 알칼리 토금속의 농도를 낮추는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체막 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
산화물 반도체막이 질소를 포함하면, 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 산화물이 n형화되기 쉽다. 따라서, 반도체가, 질소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 상기 산화물 반도체의 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 SIMS에 의하여 측정되는 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손(Vo)을 발생시키는 경우가 있다. 산소 결손(Vo)에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 수소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로, SIMS에 의하여 측정되는 수소 농도는, 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
또한 산화물 반도체막에서의 산소 결손(Vo)은 산화물 반도체에 산소를 도입함으로써 저감될 수 있다. 즉, 산소 결손(Vo)이 산소로 채워지면, 산화물 반도체막에서의 산소 결손(Vo)은 소멸한다. 따라서, 산화물 반도체막으로의 산소의 확산에 의하여, 트랜지스터에서의 산소 결손(Vo)의 양이 저감되고 트랜지스터의 신뢰성이 향상될 수 있다.
산화물 반도체막에 산소를 도입하는 방법으로서, 예를 들어 산화물 반도체와 접하여 화학량론적 조성보다 산소 함유량이 높은 산화물이 제공된다. 즉, 산화물에는, 화학량론적 조성을 초과하여 산소를 포함하는 영역(이하, 과잉 산소 영역이라고도 함)을 형성하는 것이 바람직하다. 특히, 트랜지스터에 산화물 반도체막을 사용하는 경우, 과잉 산소 영역을 포함하는 산화물을 트랜지스터 근방의 하지막 또는 층간막 등에 제공함으로써, 트랜지스터의 산소 결손이 저감되어, 신뢰성을 향상시킬 수 있다.
불순물 농도가 충분히 저감된 산화물 반도체막을 트랜지스터의 채널 형성 영역에 사용하면, 전기 특성이 안정된 트랜지스터로 할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태들 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 상술한 실시형태에서 설명한 트랜지스터를 포함하는 표시 장치의 예에 대하여 도 25 내지 도 27을 참조하여 아래에서 설명한다.
도 25는 표시 장치의 예를 도시한 상면도이다. 도 25의 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702), 제 1 기판(701) 위에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706), 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 제공된 실란트(712), 및 제 1 기판(701)과 마주 보도록 제공된 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 실란트(712)로 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 실란트(712), 및 제 2 기판(705)으로 밀봉되어 있다. 도 25에는 도시되어 있지 않지만, 제 1 기판(701)과 제 2 기판(705) 사이에 표시 소자가 제공된다.
표시 장치(700)에 있어서, 제 1 기판(701) 위에 있고 실란트(712)로 둘러싸여 있는 영역과는 다른 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC(flexible printed circuit) 단자부(708)가 제공된다. 또한 FPC 단자부(708)에 FPC(716)가 접속되고, FPC(716)로부터 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 공급된다. 또한 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 접속된다. 신호선(710)을 통하여 FPC(716)로부터 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
표시 장치(700)에 복수의 게이트 드라이버 회로부(706)를 제공하여도 좋다. 표시 장치(700)의 구조는, 화소부(702)에 더하여 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)가 제 1 기판(701) 위에 형성되는, 여기서 나타낸 예에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701) 위에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701) 위에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을, 제 1 기판(701) 위에 형성하여도 좋다. 또한 별도로 준비된 구동 회로 기판의 접속 방법에 특별한 제한은 없으며, COG(chip on glass)법 또는 와이어 본딩 방법 등을 사용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 포함한다. 본 발명의 일 형태의 반도체 장치인 트랜지스터를 사용할 수 있다.
표시 장치(700)는 다양한 소자를 포함할 수 있다. 상기 소자의 예로서는, 일렉트로루미네선스(EL) 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, 또는 LED), 발광 트랜지스터 소자(전류에 따라 광을 방출하는 트랜지스터), 전자 방출체(electron emitter), 액정 소자, 전자 잉크 디스플레이, 전기 영동 소자, 일렉트로웨팅 소자, PDP(plasma display panel), MEMS(micro electro mechanical systems) 디스플레이(예를 들어, GLV(grating light valve), DMD(digital micromirror device), DMS(digital micro shutter) 소자, 또는 IMOD(interferometric modulator display) 소자), 및 압전 세라믹 디스플레이 등을 들 수 있다.
EL 소자를 포함하는 표시 장치의 예는 EL 디스플레이이다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)이다. 전자 잉크 디스플레이 또는 전기 영동 소자를 포함하는 표시 장치의 예는 전자 종이이다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이에서, 화소 전극들 중 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어, 화소 전극들 중 일부 또는 모두는 알루미늄 또는 은 등을 포함할 수 있다. 이 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있어, 소비전력을 저감할 수 있다.
표시 장치(700)에서의 표시 방식으로서, 프로그레시브 방식 또는 인터레이스 방식 등을 채용할 수 있다. 또한 컬러 표시 시에 화소에서 제어되는 색 요소는, 3색: R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)에 한정되지 않는다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 사용하여도 좋다. 또는 색 요소는, 펜타일(PenTile) 레이아웃에서와 같이, R, G, 및 B 중 2가지 색으로 구성되어도 좋다. 색 요소에 따라 2색이 상이하여도 좋다. 또는, RGB에 황색, 시안, 및 마젠타(magenta) 등 중 하나 이상의 색을 추가하여도 좋다. 또한 색 요소의 도트들 간에서 표시 영역의 크기가 상이하여도 좋다. 개시된 발명의 실시형태는 컬러 표시 장치에 한정되지 않고; 개시된 발명의 일 형태는 흑백 표시 장치에도 적용될 수 있다.
백라이트(예를 들어, 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)에 백색광(W)을 사용한 풀 컬러 표시 장치를 얻기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 예를 들어, 적색(R) 착색층, 녹색(G) 착색층, 청색(B) 착색층, 및 황색(Y) 착색층을 적절히 조합하여도 좋다. 착색층을 사용하면, 착색층이 없는 경우보다 높은 색 재현성을 얻을 수 있다. 여기서, 착색층이 있는 영역과 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 밝은 화상의 휘도 저하를 억제할 수 있고, 소비전력의 약 20% 내지 30%를 저감할 수 있는 경우가 있다. 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 수행하는 경우, 소자들이 각기 R, G, B, Y, 및 W 색의 광을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용하는 경우에 비하여 소비전력을 더 저감할 수 있다.
착색 시스템으로서는, 백색광의 일부를 컬러 필터를 통하여 적색광, 녹색광, 및 청색광으로 변환하는 상술한 착색 시스템, 적색광, 녹색광, 및 청색광을 사용하는 3색 시스템, 및 청색광의 일부를 적색광 또는 녹색광으로 변환하는 색 변환 시스템 또는 퀀텀닷(quantum dot) 시스템 중 임의의 시스템을 사용하여도 좋다.
본 실시형태에서는, 표시 소자로서 액정 소자를 포함하는 구조 및 표시 소자로서 EL 소자를 포함하는 구조에 대하여 도 26 및 도 27을 참조하여 설명한다. 도 26은 도 25의 일점쇄선 Q-R을 따라 취한 단면도이고 표시 소자로서 액정 소자를 포함하는 구조를 도시한 것이다. 도 27은 도 25의 일점쇄선 Q-R을 따라 취한 단면도이고 표시 소자로서 EL 소자를 포함하는 구조를 도시한 것이다.
우선 도 26과 도 27에서 공통된 부분에 대하여 설명한 다음에, 상이한 부분에 대하여 설명한다.
<5-1. 표시 장치에 공통된 부분>
도 26 및 도 27의 표시 장치(700)는, 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 포함한다. 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 포함한다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다.
트랜지스터(750) 및 트랜지스터(752) 각각은 상술한 트랜지스터(100D)와 같은 구조를 가진다. 또한 트랜지스터(750) 및 트랜지스터(752)는 각각 상술한 실시형태에서 설명한 다른 트랜지스터들 중 어느 것의 구조를 가져도 좋다.
본 실시형태에서 사용하는 트랜지스터는, 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 포함한다. 상기 트랜지스터는 낮은 오프 상태 전류를 가질 수 있다. 따라서, 화상 신호 등의 전기 신호가 더 오랫동안 유지될 수 있고, 온 상태에서의 기록 간격을 길게 할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있고, 이로써 소비전력이 억제된다.
또한 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 가질 수 있어, 고속 동작이 가능하다. 예를 들어, 고속 동작이 가능한 이러한 트랜지스터를 포함하는 액정 표시 장치에서, 화소부의 스위칭 트랜지스터와, 드라이버 회로부의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 실리콘 웨이퍼 등을 사용하여 형성된 반도체 장치가, 구동 회로로서 추가적으로 필요하지 않기 때문에, 반도체 장치의 부품 수를 줄일 수 있다. 또한 고속 동작이 가능한 트랜지스터를 화소부에 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 하부 전극 및 상부 전극을 포함한다. 하부 전극은 도전막을 가공하여 트랜지스터(750)의 제 1 게이트 전극으로서 기능하는 도전막으로 하는 단계를 거쳐 형성된다. 상부 전극은 도전막을 가공하여 소스 전극 및 드레인 전극으로서 기능하는 도전막으로 하는 단계를 거쳐 형성된다. 하부 전극과 상부 전극 사이에는, 절연막을 형성하여 트랜지스터(750)의 제 1 게이트 절연막으로서 기능하는 절연막으로 하는 단계를 거쳐 형성되는 절연막이 제공된다. 즉, 용량 소자(790)는 유전체막으로서 기능하는 절연막이 한 쌍의 전극 사이에 위치한 적층 구조를 가진다.
도 26 및 도 27에서는, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 평탄화 절연막(770)이 제공되어 있다.
평탄화 절연막(770)은, 폴리이미드 수지, 아크릴 수지, 폴리이미드 아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 또는 에폭시 수지 등의 내열성 유기 재료를 사용하여 형성할 수 있다. 또한 이들 재료로부터 형성되는 복수의 절연막을 적층함으로써 평탄화 절연막(770)을 형성하여도 좋다. 또는 평탄화 절연막(770)이 없는 구조를 채용하여도 좋다.
도 26 및 도 27은 각각 화소부(702)에 포함되는 트랜지스터(750)와, 소스 드라이버 회로부(704)에 포함되는 트랜지스터(752)가 같은 구조를 가지는 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 화소부(702)와 소스 드라이버 회로부(704)는 상이한 트랜지스터를 포함하여도 좋다. 구체적으로는, 화소부(702)에 스태거형 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 실시형태 1에서 설명한 역 스태거형 트랜지스터를 사용하는 구조, 또는 화소부(702)에 실시형태 1에서 설명한 역 스태거형 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 스태거형 트랜지스터를 사용하는 구조를 채용하여도 좋다. 또한 "소스 드라이버 회로부(704)"라는 용어는 "게이트 드라이버 회로부"라는 용어와 치환할 수 있다.
신호선(710)은, 트랜지스터(750 또는 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 구리 원소를 포함하는 재료를 사용하여 신호선(710)을 형성하는 경우, 배선 저항으로 인한 신호 지연 등이 저감되고, 이에 의하여 대화면 표시가 가능해진다.
FPC 단자부(708)는, 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한 접속 전극(760)은 트랜지스터(750 또는 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 접속 전극(760)은, 이방성 도전막(780)을 통하여 FPC(716)에 포함되는 단자에 전기적으로 접속된다.
예들 들어, 제 1 기판(701) 및 제 2 기판(705)으로서, 유리 기판을 사용할 수 있다. 제 1 기판(701) 및 제 2 기판(705)으로서, 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판의 예는 플라스틱 기판이다.
제 1 기판(701)과 제 2 기판(705) 사이에 구조체(778)를 제공한다. 구조체(778)는, 절연막의 선택적 에칭에 의하여 얻어지는 기둥형 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또는, 구조체(778)로서, 구(球)형 스페이서를 사용하여도 좋다.
제 2 기판(705) 측에는, 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)과 접하는 절연막(734)이 제공된다.
<5-2. 표시 장치의 입출력 장치의 구조예>
도 26 및 도 27에 나타낸 표시 장치(700)에서는 입출력 장치로서 터치 패널(791)이 제공된다. 또한 터치 패널(791)을 포함하지 않는 표시 장치(700)를 사용하여도 좋다.
도 26 및 도 27에 도시된 터치 패널(791)은 제 2 기판(705)과 착색막(736) 사이에 제공되는 소위 인셀형 터치 패널이다. 터치 패널(791)은 착색막(736)을 형성하기 전에 제 2 기판(705) 측에 형성한다.
터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 포함한다. 예를 들어, 손가락 또는 스타일러스 등의 물체가 근접할 때, 전극(793)과 전극(794) 사이의 상호 용량의 변화를 검지할 수 있다.
도 26 및 도 27에 도시된 트랜지스터(750)의 상부에는, 전극(793)이 전극(794)과 교차되는 부분을 도시하였다. 절연막(795)에 제공된 개구를 통하여, 전극(794)이 개재되는 2개의 전극(793)에 전극(796)이 전기적으로 접속되어 있다. 또한 전극(796)이 제공된 영역이 화소부(702)에 제공되는 구조를 예로서 도 26 및 도 27에 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 전극(796)이 제공된 영역을 소스 드라이버 회로부(704)에 제공하여도 좋다.
전극(793) 및 전극(794)은 차광막(738)과 중첩되는 영역에 제공된다. 도 26에 도시된 바와 같이, 전극(793)은 발광 소자(782)와 중첩되지 않는 것이 바람직하다. 도 27에 도시된 바와 같이, 전극(793)은 액정 소자(775)와 중첩되지 않는 것이 바람직하다. 바꿔 말하면, 전극(793)은 발광 소자(782) 및 액정 소자(775)와 중첩되는 영역에 개구를 가진다. 즉, 전극(793)은 메시 형상을 가진다. 이러한 구조에 의하여, 전극(793)은 발광 소자(782)로부터 방출되는 광을 차단하지 않거나, 또는 액정 소자(775)를 통하여 방출되는 광을 차단하지 않는다. 따라서, 터치 패널(791)이 제공되더라도 휘도가 거의 저하되지 않기 때문에, 시인성이 높고 소비전력이 낮은 표시 장치를 얻을 수 있다. 또한 전극(794)은 전극(793)과 같은 구조를 가질 수 있다.
전극(793) 및 전극(794)은 발광 소자(782)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광에 대한 투과율이 낮은 금속 재료를 사용할 수 있다. 또한 전극(793) 및 전극(794)은 액정 소자(775)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광에 대한 투과율이 낮은 금속 재료를 사용할 수 있다.
따라서, 가시광 투과율이 높은 산화물 재료를 사용하는 경우에 비하여 전극(793 및 794)의 저항을 저감시킬 수 있기 때문에 터치 패널의 센서의 감도를 증가시킬 수 있다.
예를 들어, 도전성 나노와이어를 전극(793, 794, 및 796)에 사용하여도 좋다. 나노와이어는 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하의 평균 직경을 가져도 좋다. 나노와이어로서는 카본 나노튜브, 또는 Ag 나노와이어, Cu 나노와이어, 또는 Al 나노와이어 등의 금속 나노와이어를 사용하여도 좋다. 예를 들어, Ag 나노와이어를 전극(664, 665, 및 667) 중 어느 하나 또는 모두에 사용하는 경우, 가시광의 투과율은 89% 이상으로 할 수 있고 시트 저항은 40Ω/sq. 이상 100Ω/sq. 이하로 할 수 있다.
인셀형 터치 패널의 구조를 도 26 및 도 27에 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 온셀형 터치 패널이라고 불리는, 표시 장치(700) 위에 형성된 터치 패널, 또는 아웃셀형 터치 패널이라고 불리는, 표시 장치(700)에 장착되는 터치 패널이 사용되어도 좋다. 이와 같이, 본 발명의 일 형태의 표시 장치(700)는 다양한 종류의 터치 패널과 조합할 수 있다.
<5-3. 발광 소자를 포함하는 표시 장치>
도 26에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 포함한다. 도 26에 도시된 표시 장치(700)는 발광 소자(782)의 EL층(786)으로부터의 발광을 이용하여 화상을 표시할 수 있다. 또한 EL층(786)은 유기 화합물, 또는 퀀텀닷 등의 무기 화합물을 포함한다.
유기 화합물에 사용할 수 있는 재료의 예에는 형광 재료 및 인광 재료가 포함된다. 퀀텀닷에 사용할 수 있는 재료의 예에는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 및 코어형 퀀텀닷 재료가 포함된다. 12족 및 16족에 속하는 원소, 13족 및 15족에 속하는 원소, 또는 14족 및 16족에 속하는 원소를 포함하는 재료를 사용하여도 좋다. 또는, 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 또는 알루미늄(Al) 등의 원소를 포함하는 퀀텀닷 재료를 사용하여도 좋다.
도 26에서의 표시 장치(700)에서는, 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한 발광 소자(782)는 톱 이미션 구조를 가진다. 따라서, 도전막(788)은 투광성을 가지며, EL층(786)으로부터 방출되는 광을 투과시킨다. 본 실시형태에서는 톱 이미션 구조를 예시하였지만, 구조는 이에 한정되지 않는다. 예를 들어, 광이 도전막(772) 측으로 방출되는 보텀 이미션 구조, 또는 광이 도전막(772) 측과 도전막(788) 측의 양쪽으로 방출되는 듀얼 이미션 구조를 채용하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공되고, 차광막(738)은 절연막(730)과 중첩되도록 리드 배선부(711) 및 소스 드라이버 회로부(704)에 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)으로 채워진다. 표시 장치(700)의 구조는 착색막(736)이 제공된 도 26의 예에 한정되지 않는다. 예를 들어, EL층(786)이 분리 착색에 의하여 형성되는 경우에는 착색막(736)이 없는 구조를 채용하여도 좋다.
<5-4. 액정 소자를 포함하는 표시 장치의 구조예>
도 27에 도시된 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전막(772), 절연막(773), 도전막(774), 및 액정층(776)을 포함한다. 이러한 구조에서, 도전막(774)은 공통 전극으로서 기능하고, 절연막(773)을 통하여 도전막(772)과 도전막(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다. 도 27의 표시 장치(700)는 도전막(772) 및 도전막(774)에 인가되는 전압에 따른 액정층(776)의 배향 상태의 변화에 의하여 투과 또는 비투과가 제어되는 식으로, 화상을 표시할 수 있다.
도전막(772)은, 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막에 전기적으로 접속된다. 도전막(772)은, 평탄화 절연막(770) 위에 형성되고, 화소 전극, 즉 표시 소자의 한쪽 전극으로서의 기능을 가진다.
가시광을 투과시키는 도전막 또는 가시광을 반사하는 도전막을 도전막(772)으로서 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn)에서 선택되는 원소를 포함하는 재료를, 가시광을 투과시키는 도전막에 사용하는 것이 바람직하다. 예를 들어, 알루미늄 또는 은을 포함하는 재료를, 가시광을 반사하는 도전막에 사용하는 것이 바람직하다. 본 실시형태에서, 가시광을 반사하는 도전막을 도전막(772)에 사용한다.
도 27에는 도전막(772)이 트랜지스터(750)의 드레인 전극으로서 기능하는 도전막에 접속되는 예를 도시하였지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 예를 들어, 도전막(772)은 접속 전극으로서 기능하는 도전막을 통하여 트랜지스터(750)의 드레인 전극으로서 기능하는 도전막에 전기적으로 접속되어도 좋다.
도 27에 나타낸 바와 같이, 액정층(776)과 접하여 배향막을 제공하여도 좋다. 도 27에 도시되어 있지 않지만, 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써, 원편광을 채용하여도 좋다. 또한 광원으로서 백라이트 또는 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 또는 반(anti)강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
횡전계 방식을 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은, 콜레스테릭 액정의 온도가 상승될 때 콜레스테릭상이 등방상으로 전이하기 직전에 발현하는, 액정상 중 하나이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 향상시키기 위하여, 수 중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은 응답 시간이 짧고, 광학적 등방성을 가지고, 이에 의하여 배향 처리가 불필요하게 된다. 배향막을 제공할 필요가 없기 때문에 러빙 처리가 필요하지 않고, 이에 따라 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 불량 및 대미지를 감소시킬 수 있다. 또한 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
표시 소자로서 액정 소자를 사용하는 경우, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등을 사용할 수 있다.
또한 VA(vertical alignment) 모드 등의 투과형 액정 표시 장치 등의 노멀리 블랙형 액정 표시 장치도 사용하여도 좋다. 수직 배향 모드에는 몇 가지 예가 있고, 예를 들어 MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 또는 ASV 모드 등을 채용할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태들 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치의 표시부 등에 사용할 수 있는 표시 패널의 예에 대하여, 도 28 및 도 29를 참조하여 설명한다. 이하에서 예로서 설명하는 표시 패널은 반사형 액정 소자 및 발광 소자의 양쪽 모두를 포함하고, 투과 모드로도 반사 모드로도 화상을 표시할 수 있다.
<6-1. 표시 패널의 구조예>
도 28은 본 발명의 일 형태의 표시 패널(600)을 도시한 모식 사시도이다. 표시 패널(600)에서는, 기판(651)과 기판(661)이 서로 접합되어 있다. 도 28에서는 기판(661)을 파선으로 나타내었다.
표시 패널(600)은 표시부(662), 회로(659), 및 배선(666) 등을 포함한다. 기판(651)에는 회로(659), 배선(666), "G 화소 전극으로서 기능하는 도전막(663) 등이 제공된다. 도 28에서는, IC(673) 및 FPC(672)를 기판(651)에 실장한다. 따라서, 도 28에 도시된 구조는 표시 패널(600), FPC(672), 및 IC(673)를 포함하는 표시 모듈이라고 할 수 있다.
회로(659)로서는, 예를 들어, 주사선 구동 회로로서 기능하는 회로를 사용할 수 있다.
배선(666)은 표시부 또는 회로(659)에 신호 또는 전력을 공급하는 기능을 가진다. 상기 신호 또는 전력은 IC(673)로부터, 또는 FPC(672)를 통하여 외부로부터 배선(666)에 입력된다.
도 28은 IC(673)가 COG(chip on glass)법 등에 의하여 기판(651)에 제공되는 예를 나타낸 것이다. IC(673)로서는, 주사선 구동 회로 또는 신호선 구동 회로 등으로서 기능하는 IC를 사용할 수 있다. 또한 예를 들어 표시 패널(600)이 주사선 구동 회로 및 신호선 구동 회로로서 기능하는 회로를 포함하는 경우, 및 주사선 구동 회로 및 신호선 구동 회로로서 기능하는 회로가 외부에 제공되고 FPC(672)를 통하여 표시 패널(600)을 구동시키기 위한 신호가 입력되는 경우에는, IC(673)를 제공하지 않는 것이 가능하다. 또는, IC(673)는 COF(chip on film)법 등에 의하여 FPC(672)에 실장되어도 좋다.
도 28에는 표시부(662)의 일부의 확대도도 나타내었다. 복수의 표시 소자에 포함되는 도전막(663)은 표시부(662)에 매트릭스로 배치된다. 도전막(663)은 가시광을 반사하는 기능을 가지고, 나중에 설명하는 액정 소자(640)의 반사 전극으로서 기능한다.
도 28에 도시된 바와 같이, 도전막(663)은 개구를 가진다. 발광 소자(660)는 도전막(663)보다 기판(651) 가까이에 위치한다. 도전막(663)의 개구를 통하여 발광 소자(660)로부터 기판(661) 측에 광이 방출된다.
<6-2. 단면 구조예>
도 29는, 도 28에 도시된 표시 패널의, FPC(672)를 포함하는 영역의 일부, 회로(659)를 포함하는 영역의 일부, 및 표시부(662)를 포함하는 영역의 일부의 단면의 예를 나타낸 것이다.
표시 패널은 기판들(651 및 661) 사이에 절연막(620)을 포함한다. 표시 패널은 기판(651)과 절연막(620) 사이에 발광 소자(660), 트랜지스터(601), 트랜지스터(605), 트랜지스터(606), 및 착색층(634) 등도 포함한다. 또한 표시 패널은 절연막(620)과 기판(661) 사이에 액정 소자(640) 및 착색층(631) 등을 포함한다. 기판(661)과 절연막(620)은 접착층(641)에 의하여 접합된다. 기판(651)과 절연막(620)은 접착층(642)에 의하여 접합된다.
트랜지스터(606)는 액정 소자(640)와 전기적으로 접속되고, 트랜지스터(605)는 발광 소자(660)와 전기적으로 접속된다. 트랜지스터(605 및 606)는 기판(651) 측에 있는 절연막(620)의 표면에 형성되기 때문에, 트랜지스터(605 및 606)는 같은 공정을 거쳐 형성될 수 있다.
기판(661)에는 착색층(631), 차광막(632), 절연막(621), 액정 소자(640)의 공통 전극으로서 기능하는 도전막(613), 배향막(633b), 및 절연막(617) 등이 제공된다. 절연막(617)은 액정 소자(640)의 셀 갭을 유지하기 위한 스페이서로서 기능한다.
절연막(681), 절연막(682), 절연막(683), 절연막(684), 및 절연막(685) 등의 절연층은 절연막(620)의 기판(651) 측에 제공된다. 절연막(681)의 일부는 각 트랜지스터의 게이트 절연층으로서 기능한다. 절연막(682, 683, 및 684)은 각 트랜지스터를 덮도록 제공된다. 절연막(685)은 절연막(684)을 덮도록 제공된다. 절연막(684 및 685)은 각각 평탄화층으로서 기능한다. 또한 여기서는 절연막(682, 683, 및 684)의 3층의 절연층이 트랜지스터 등을 덮도록 제공되는 예를 설명하였지만, 본 발명의 일 형태는 이 예에 한정되지 않고, 4층 이상의 절연층, 단층의 절연층, 또는 2층의 절연층이 제공되어도 좋다. 평탄화층으로서 기능하는 절연막(684)은 필요가 없으면 반드시 제공할 필요는 없다.
트랜지스터(601, 605, 및 606)는 각각, 일부가 게이트로서 기능하는 도전막(654), 일부가 소스 또는 드레인으로서 기능하는 도전막(652), 및 반도체막(653)을 포함한다. 여기서, 같은 도전막을 가공함으로써 얻어지는 복수의 층은 같은 해칭 패턴으로 나타낸다.
액정 소자(640)는 반사형 액정 소자이다. 액정 소자(640)는 도전막(635), 액정층(612), 및 도전막(613)의 적층 구조를 가진다. 또한 가시광을 반사하는 도전막(663)은 기판(651)과 대향하는 도전막(635)의 표면과 접하여 제공된다. 도전막(663)은 개구(655)를 포함한다. 도전막(635 및 613)은 가시광을 투과시키는 재료를 포함한다. 또한 배향막(633a)은 액정층(612)과 도전막(635) 사이에 제공되고, 배향막(633b)은 액정층(612)과 도전막(613) 사이에 제공된다. 편광판(656)은 기판(661)의 바깥쪽 면에 제공된다.
액정 소자(640)에서는, 도전막(663)은 가시광을 반사하는 기능을 가지고, 도전막(613)은 가시광을 투과시키는 기능을 가진다. 기판(661) 측으로부터 들어오는 광은 편광판(656)에 의하여 편광되고, 도전막(613) 및 액정층(612)을 통과하고, 도전막(663)에 의하여 반사된다. 그리고, 상기 광은 액정층(612) 및 도전막(613)을 다시 통과하고, 편광판(656)에 도달한다. 이 경우, 도전막(613)과 도전막(663) 사이에 인가되는 전압에 의하여 액정의 배향을 제어함으로써, 광의 광학 변조를 제어할 수 있다. 즉, 편광판(656)을 통하여 방출되는 광의 강도를 제어할 수 있다. 특정 파장 영역에서의 광을 제외한 광은 착색층(631)에 의하여 흡수되기 때문에, 방출된 광은 예를 들어 적색 광이다.
발광 소자(660)는 보텀 이미션 발광 소자이다. 발광 소자(660)는, 도전막(643), EL층(644), 및 도전막(645b)을 절연막(620) 측으로부터 이 순서대로 적층하는 구조를 가진다. 또한 도전막(645a)은 도전막(645b)을 덮도록 제공된다. 도전막(645b)은 가시광을 반사하는 재료를 포함하고, 도전막(643 및 645a)은 가시광을 투과시키는 재료를 포함한다. 착색층(634), 절연막(620), 개구(655), 및 도전막(613) 등을 통하여 발광 소자(660)로부터 기판(661) 측에 광이 방출된다.
여기서는, 도 29에 도시된 바와 같이, 가시광을 투과시키는 도전막(635)이 개구(655)에 제공되는 것이 바람직하다. 이에 의하여, 액정이 개구(655)와 중첩되는 영역에서도 다른 영역과 마찬가지로 배향되면 이들 영역의 경계 부분에서 액정의 배향 불량이 발생하는 것이 방지되고, 원하지 않는 광 누설이 억제될 수 있다.
기판(661)의 바깥쪽 면에 제공되는 편광판(656)으로서, 직선 편광판 또는 원 편광판을 사용할 수 있다. 원 편광판의 예는 직선 편광판 및 1/4 파장 위상차판을 포함하는 적층이다. 이러한 구조에 의하여, 외광의 반사를 저감할 수 있다. 액정 소자(640)로서 사용되는 액정 소자의 셀 갭, 배향, 및 구동 전압 등은 소망의 명암비가 얻어지도록, 편광판의 종류에 따라 제어된다.
또한 도전막(643)의 단부를 덮는 절연막(646)에 절연막(647)이 제공된다. 절연막(647)은 절연막(620) 및 기판(651)이 필요 이상으로 가까워지는 것을 방지하기 위한 스페이서로서의 기능을 가진다. EL층(644) 또는 도전막(645a)이 차폐 마스크(메탈 마스크)를 사용하여 형성되는 경우, 절연막(647)은 EL층(644) 또는 도전막(645a)이 형성되는 면과 차폐 마스크가 접하는 것을 방지하는 기능을 가져도 좋다. 또한 절연막(647)은 필요 없으면 반드시 제공할 필요는 없다.
트랜지스터(605)의 소스 및 드레인 중 한쪽은 도전막(648)을 통하여 발광 소자(660)의 도전막(643)과 전기적으로 접속된다.
트랜지스터(606)의 소스 및 드레인 중 한쪽은 접속부(607)를 통하여 도전막(663)과 전기적으로 접속된다. 도전막(663 및 635)은 서로 접하고, 전기적으로 접속된다. 여기서, 접속부(607)에서는 절연막(620)의 양쪽 면에 제공되는 도전층들이 절연막(620)의 개구를 통하여 서로 접속된다.
기판(651)과 기판(661)이 서로 중첩되지 않는 영역에 접속부(604)가 제공된다. 접속부(604)는 접속층(649)을 통하여 FPC(672)와 전기적으로 접속된다. 접속부(604)는 접속부(607)와 같은 구조를 가진다. 접속부(604)의 상면에는, 도전막(635)과 같은 도전막을 가공함으로써 얻어진 도전층이 노출되어 있다. 따라서, 접속부(604) 및 FPC(672)는 접속층(649)을 통하여 서로 전기적으로 접속될 수 있다.
접착층(641)이 제공되는 영역의 일부에 접속부(687)가 제공된다. 접속부(687)에서, 도전막(635)과 같은 도전막을 가공함으로써 얻어진 도전층이 커넥터(686)에 의하여 도전막(613)의 일부와 전기적으로 접속된다. 이에 의하여, 기판(651) 측과 접속되는 FPC(672)로부터 입력되는 신호 또는 전위를 접속부(687)를 통하여, 기판(661) 측에 형성되는 도전막(613)에 공급할 수 있다.
커넥터(686)로서는, 예를 들어 도전성 입자를 사용할 수 있다. 도전성 입자로서는, 금속 재료로 피복한 유기 수지 또는 실리카 등의 입자를 사용할 수 있다. 접촉 저항을 저감할 수 있으므로 금속 재료로서 니켈 또는 금을 사용하는 것이 바람직하다. 또한 니켈로 피복하고 금으로 더 피복한 입자 등, 2종류 이상의 금속 재료의 층으로 피복한 입자를 사용하는 것이 바람직하다. 커넥터(686)로서는, 탄성 변형 또는 소성(塑性) 변형이 가능한 재료를 사용하는 것이 바람직하다. 도 29에 도시된 바와 같이, 도전성 입자인 커넥터(686)는 수직으로 찌부러진 형상을 가지는 경우가 있다. 찌부러진 형상에 의하여, 커넥터(686)와, 커넥터(686)에 전기적으로 접속되는 도전층의 접촉 면적을 증대시킬 수 있으므로, 접촉 저항이 저감되고 접속 불량 등의 문제의 발생이 억제된다.
커넥터(686)는 접착층(641)으로 덮이도록 제공되는 것이 바람직하다. 예를 들어, 접착층(641)이 경화되기 전의 접착층(641)에 커넥터(686)를 분산시킨다.
도 29는 트랜지스터(601)가 제공되는 회로(659)의 예를 도시한 것이다.
채널이 형성되는 반도체막(653)이 2개의 게이트 사이에 제공되는 구조를 도 29의 트랜지스터(601 및 605)의 예로서 사용한다. 한쪽 게이트는 도전막(654)을 사용하여 형성되고, 다른 쪽 게이트는 절연막(682)을 개재하여 반도체막(653)과 중첩하는 도전막(623)을 사용하여 형성된다. 이러한 구조로 함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다. 이 경우, 2개의 게이트를 서로 접속하여도 좋고, 같은 신호를 공급하여 트랜지스터를 동작시켜도 좋다. 이러한 트랜지스터는 다른 트랜지스터보다 전계 효과 이동도를 높게 할 수 있기 때문에, 다른 트랜지스터보다 온 상태 전류를 높게 할 수 있다. 그 결과, 고속 동작이 가능한 회로를 얻을 수 있다. 또한 회로부에 의하여 점유되는 면적을 축소할 수 있다. 사이즈 또는 선명도의 증가로 인하여 배선의 개수가 증가된 표시 패널이어도 온 상태 전류가 높은 트랜지스터를 사용함으로써 배선에서의 신호 지연을 저감할 수 있고, 표시의 불균일을 저감할 수 있다.
또한 회로(659)에 포함되는 트랜지스터, 및 표시부(662)에 포함되는 트랜지스터는 같은 구조를 가져도 좋다. 회로(659)에 포함되는 복수의 트랜지스터는 같은 구조를 가져도 좋고 상이한 구조를 가져도 좋다. 표시부(662)에 포함되는 복수의 트랜지스터는 같은 구조를 가져도 좋고 상이한 구조를 가져도 좋다.
트랜지스터들을 덮는 절연막(682 및 683) 중 적어도 하나에, 물 및 수소 등의 불순물이 쉽게 확산되지 않는 재료를 사용하는 것이 바람직하다. 즉, 절연막(682) 또는 절연막(683)은 배리어막으로서 기능할 수 있다. 이러한 구조에 의하여, 외부로부터 트랜지스터로의 불순물의 확산을 효과적으로 억제할 수 있고, 신뢰성이 높은 표시 패널을 제공할 수 있다.
절연막(621)은 기판(661) 측에 제공되어 착색층(631) 및 차광막(632)을 덮는다. 절연막(621)은 평탄화층으로서의 기능을 가져도 좋다. 절연막(621)에 의하여, 도전막(613)을 거의 평탄한 면으로 할 수 있으므로, 액정층(612)의 배향 상태를 균일하게 할 수 있다.
표시 패널(600)의 제작 방법의 예에 대하여 설명한다. 예를 들어, 도전막(635), 도전막(663), 및 절연막(620)은 박리층이 제공되는 지지 기판 위에 순서대로 형성되고, 트랜지스터(605), 트랜지스터(606), 및 발광 소자(660) 등이 형성된다. 그리고, 기판(651)과 지지 기판은 접착층(642)에 의하여 접합된다. 그 후, 박리층과, 절연막(620) 및 도전막(635) 각각의 계면에서 박리가 수행됨으로써, 지지 기판 및 박리층이 제거된다. 이와 별도로, 착색층(631), 차광막(632), 및 도전막(613) 등을 기판(661) 위에 미리 형성한다. 그리고, 기판(651 또는 661)에 액정을 적하하고, 기판들(651 및 661)을 접착층(641)에 의하여 접합함으로써, 표시 패널(600)을 제작할 수 있다.
박리층의 재료는, 절연막(620) 및 도전막(635)과의 계면에서 박리가 일어나도록 선택될 수 있다. 특히, 텅스텐 등의 고융점 금속 재료를 포함하는 층과 상기 금속 재료의 산화물을 포함하는 층의 적층을 박리층으로서 사용하고, 질화 실리콘층, 산화질화 실리콘층, 및 질화산화 실리콘층 등의 복수의 층의 적층을 박리층 위의 절연막(620)으로서 사용하는 것이 바람직하다. 박리층에 고융점 금속 재료를 사용함으로써, 나중의 공정에서 형성되는 층의 형성 온도를 높일 수 있어, 불순물 농도가 저감되고 신뢰성이 높은 표시 패널을 실현할 수 있다.
도전막(635)으로서, 금속 산화물, 금속 질화물, 또는 저항이 저감된 산화물 반도체 등의 산화물 또는 질화물을 사용하는 것이 바람직하다. 산화물 반도체를 사용하는 경우에는, 수소, 붕소, 인, 질소, 그리고 그 외의 불순물의 농도, 및 산소 결손의 수 중 적어도 하나가 트랜지스터의 반도체층보다 높아진 재료를 도전막(635)에 사용한다.
<6-3. 구성요소>
상술한 구성요소에 대하여 이하에서 설명한다. 또한 상술한 실시형태와 같은 기능을 가지는 구조에 대한 설명은 생략한다.
[접착층]
접착층으로서는, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제, 자외선 경화형 접착제 등의 광 경화형 접착제 등 다양한 경화형 접착제를 사용할 수 있다. 이들 접착제의 예에는 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, 폴리바이닐클로라이드(PVC) 수지, 폴리바이닐뷰티랄(PVB) 수지, 및 에틸렌바이닐아세테이트(EVA) 수지가 포함된다. 특히, 에폭시 수지 등의 투습성이 낮은 재료가 바람직하다. 또는, 2액 혼합형 수지를 사용하여도 좋다. 또는, 접착 시트 등을 사용하여도 좋다.
또한 상기 수지는 건조제를 포함하여도 좋다. 예를 들어, 알칼리 토금속의 산화물(예를 들어, 산화 칼슘 또는 산화 바륨) 등, 화학 흡착에 의하여 수분을 흡착하는 물질을 사용할 수 있다. 또는, 제올라이트 또는 실리카 겔 등 물리 흡착에 의하여 수분을 흡착하는 물질을 사용하여도 좋다. 건조제를 포함하면, 수분 등의 불순물이 소자에 들어가는 것을 방지할 수 있어, 표시 패널의 신뢰성이 향상되기 때문에 바람직하다.
또한 수지에 높은 굴절률을 가지는 필러 또는 광 산란 부재를 혼합하는 것이 바람직하고, 이 경우, 광 추출 효율을 향상시킬 수 있다. 예를 들어, 산화 타이타늄, 산화 바륨, 제올라이트, 또는 지르코늄 등을 사용할 수 있다.
[접속층]
접속층으로서는, ACF(anisotropic conductive film) 또는 ACP(anisotropic conductive paste) 등을 사용할 수 있다.
[착색층]
착색층에 사용할 수 있는 재료의 예에는, 금속 재료, 수지 재료, 및 안료 또는 염료를 포함하는 수지 재료가 포함된다.
[차광층]
차광층에 사용할 수 있는 재료의 예는, 카본 블랙, 타이타늄 블랙, 금속, 금속 산화물, 및 복수의 금속 산화물의 고용체를 포함하는 복합 산화물을 포함한다. 차광층은 수지 재료를 포함하는 막이어도 좋고, 금속 등의 무기 재료의 박막이어도 좋다. 착색층의 재료를 포함하는 적층막을 차광층에 사용할 수도 있다. 예를 들어, 특정한 색의 광을 투과시키는 착색층의 재료를 포함하는 막과, 다른 색의 광을 투과시키는 착색층의 재료를 포함하는 막의 적층 구조를 적용할 수 있다. 같은 제조 장치를 사용할 수 있고, 공정을 간략화할 수 있기 때문에, 착색층 및 차광층을 같은 재료를 사용하여 형성하는 것이 바람직하다.
이상이 구성요소에 대한 설명이다.
<6-4. 제작 방법의 예>
가요성 기판을 사용하는 표시 패널의 제작 방법의 예에 대하여 설명한다.
여기서는, 표시 소자, 회로, 배선, 전극, 착색층 및 차광층 등의 광학 부재, 및 절연층 등을 포함하는 층을 총칭하여 소자층이라고 한다. 소자층은 예를 들어, 표시 소자를 포함하고, 표시 소자와 전기적으로 접속되는 배선, 또는 화소 또는 회로에 사용되는 트랜지스터 등의 소자를 추가적으로 포함하여도 좋다.
또한 여기서는 표시 소자가 완성된(제작 공정이 종료된) 단계에서 소자층을 지지하는 가요성 부재를 기판이라고 한다. 예를 들어, 기판은 두께가 10nm 이상 300μm 이하의 매우 얇은 막 등을 포함한다.
절연 표면이 제공된 가요성 기판 위에 소자층을 형성하는 방법으로서는, 대표적으로 이하에 나타낸 2개의 방법이 있다. 이들 중 하나는 기판 위에 소자층을 직접 형성하는 방법이다. 다른 방법은, 기판과 다른 지지 기판 위에 소자층을 형성하고 나서, 지지 기판으로부터 소자층을 박리하여 기판으로 전치하는 방법이다. 여기서는 자세히 설명하지 않았지만, 상술한 2개의 방법에 더하여, 가요성을 가지지 않는 기판 위에 소자층을 형성하고, 상기 기판을 가요성을 가지도록 연마 등에 의하여 얇게 하는 방법이 있다.
기판의 재료가 소자층의 형성 공정의 가열 온도를 견딜 수 있는 경우에는, 기판 위에 직접 소자층을 형성하는 것이 바람직하고, 이 경우에는 제작 공정을 간략화할 수 있다. 이때, 기판을 지지 기판에 고정한 상태에서 소자층을 형성하는 것이 바람직하고, 이 경우에는, 장치 내 및 장치 간에서의 반송을 쉽게 할 수 있다.
소자층을 지지 기판 위에 형성한 다음에 기판으로 전치하는 방법을 적용하는 경우에는, 먼저 지지 기판 위에 박리층과 절연층을 적층하고 나서 절연층 위에 소자층을 형성한다. 다음으로, 지지 기판으로부터 소자층을 박리한 다음에 기판으로 전치한다. 이때 선택된 것은 지지 기판과 박리층의 계면, 박리층과 절연층의 계면, 또는 박리층 내에서 박리가 일어나는 재료이다. 이 방법을 사용하면, 지지 기판 또는 박리층에 내열성이 높은 재료를 사용하는 것이 바람직하고, 이 경우에는 소자층의 형성 시에 가해지는 온도의 상항을 높일 수 있고, 신뢰성이 더 높은 소자를 포함하는 소자층을 형성할 수 있다.
예를 들어, 텅스텐 등의 고융점 금속 재료를 포함하는 층과 금속 재료의 산화물을 포함하는 층의 적층을 박리층으로서 사용하고, 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 및 질화산화 실리콘층 등의 복수의 층의 적층을 박리층 위의 절연층으로서 사용하는 것이 바람직하다.
지지 기판을 소자층으로부터 박리하는 방법으로서는, 기계적 힘을 가하는 것, 박리층을 에칭하는 것, 및 액체를 박리 계면에 침투시키는 것을 예로서 든다. 또는, 열 팽창 계수의 차이를 이용하여, 박리 계면의 2개의 층을 가열하거나 냉각시킴으로써 박리를 수행하여도 좋다.
지지 기판과 절연층의 계면에서 박리를 수행할 수 있는 경우에는 반드시 박리층을 제공할 필요는 없다.
예를 들어, 유리 및 폴리이미드 등의 유기 수지를 지지 기판 및 절연층으로서 각각 사용할 수 있다. 이 경우, 예를 들어 레이저 광 등에 의하여 유기 수지의 일부를 국소적으로 가열하거나, 또는 예리한 도구로 유기 수지의 일부를 물리적으로 절단 또는 관통시킴으로써 박리의 기점을 형성하여도 좋고, 박리를 유리와 유기 수지의 계면에서 수행하여도 좋다. 상술한 유기 수지로서, 감광성 재료를 사용하면 개구 등을 쉽게 형성할 수 있기 때문에 바람직하다. 상술한 레이저 광은, 예를 들어 가시광에서 자외광까지의 파장 영역을 가지는 것이 바람직하다. 예를 들어, 200nm 이상 400nm 이하, 바람직하게는 250nm 이상 350nm 이하의 파장의 광을 사용할 수 있다. 특히, 파장이 308nm인 엑시머 레이저를 사용하면, 생산성이 높아지기 때문에 바람직하다. 또는, Nd:YAG 레이저의 제 3 고조파인 파장 355nm의 UV 레이저 등의 고체 UV 레이저(반도체 UV 레이저라고도 함)를 사용하여도 좋다.
또는, 지지 기판과, 유기 수지로 형성되는 절연층 사이에 발열층을 제공하여도 좋고, 상기 발열층을 가열함으로써 상기 발열층과 절연층의 계면에서 박리가 수행되어도 좋다. 발열층에는, 전류가 공급됨으로써 발열되는 재료, 광을 흡수함으로써 발열되는 재료, 및 전계를 공급함으로써 발열되는 재료 등의 다양한 재료 중 임의의 것을 사용할 수 있다. 예를 들어 발열층에는, 반도체, 금속, 및 절연체 중에서 선택된 재료를 사용할 수 있다.
상술한 방법에서, 유기 수지로 형성된 절연층은 박리 후에 기판으로서 사용할 수 있다.
상기가 가요성 표시 패널의 제작 방법에 대한 설명이다.
본 실시형태의 적어도 일부는, 본 명세서에서 설명하는 다른 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치에 대하여 도 30의 (A) 내지 (C)를 참조하여 설명한다.
<7. 표시 장치의 회로 구성>
도 30의 (A)에 도시된 표시 장치는, 표시 소자의 화소들을 포함하는 영역(이후, 화소부(502)라고 함), 화소부(502) 외측에 제공되며 화소들을 구동시키기 위한 회로를 포함하는 회로부(이후, 이 회로부를 드라이버 회로부(504)라고 함), 소자를 보호하는 기능을 가지는 회로(이후, 이 회로를 보호 회로(506)라고 함), 및 단자부(507)를 포함한다. 또한 보호 회로(506)를 반드시 제공할 필요는 없다.
드라이버 회로부(504)의 일부 또는 전체는, 화소부(502)가 형성된 기판 위에 형성되는 것이 바람직하다. 이로써, 구성요소의 개수 및 단자의 개수를 줄일 수 있다. 드라이버 회로부(504)의 일부 또는 전체가, 화소부(502)가 형성된 기판 위에 형성되지 않는 경우, 드라이버 회로부(504)의 일부 또는 전체는 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는, X(X는 2 이상의 자연수)행 Y(Y는 2 이상의 자연수)열로 배치된 표시 소자를 구동시키기 위한 복수의 회로(이후, 이 회로를 화소 회로(501)라고 함)를 포함한다. 드라이버 회로부(504)는, 화소를 선택하는 신호(주사 신호)를 공급하기 위한 회로(이후, 이 회로를 게이트 드라이버(504a)라고 함) 및 화소의 표시 소자를 구동시키는 신호(데이터 신호)를 공급하기 위한 회로(이후, 이러한 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호를 받고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는, 스타트 펄스 신호 또는 클럭 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호를 공급받는 배선들(이후, 주사선(GL_1 내지 GL_X)이라고 함)의 전위를 제어하는 기능을 가진다. 또한 주사선(GL_1 내지 GL_X)을 개별적으로 제어하기 위하여, 복수의 게이트 드라이버(504a)를 제공하여도 좋다. 또는, 게이트 드라이버(504a)는, 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 게이트 드라이버(504a)로부터 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라, 데이터 신호가 생성되는 신호(화상 신호)를 받는다. 소스 드라이버(504b)는, 화소 회로(501)에 기록될 데이터 신호를 화상 신호로부터 생성하는 기능을 가진다. 또한 소스 드라이버(504b)는, 스타트 펄스 신호 또는 클럭 신호 등의 입력에 의하여 생성되는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또한 소스 드라이버(504b)는, 데이터 신호를 공급받는 배선(이후, 데이터선(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 가진다. 또는, 소스 드라이버(504b)는, 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 소스 드라이버(504b)로부터 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 예를 들어, 복수의 아날로그 스위치를 포함한다. 소스 드라이버(504b)는, 복수의 아날로그 스위치를 순차적으로 온으로 함으로써 시분할된 화상 신호를 데이터 신호로서 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다.
주사 신호를 공급받는 복수의 주사선(GL) 중 하나 및 데이터 신호를 공급받는 복수의 데이터선(DL) 중 하나를 통하여, 복수의 화소 회로(501) 각각에, 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(501) 각각에서의 데이터 신호의 기록 및 유지는, 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, m행 n열째(m은 X 이하의 자연수, n은 Y 이하의 자연수)의 화소 회로(501)에는, 주사선(GL_m)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 30의 (A)의 보호 회로(506)는, 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선(GL)에 접속된다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는, 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한 단자부(507)는, 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 화상 신호를 입력하기 위한 단자를 가지는 부분을 말한다.
보호 회로(506)는, 이 보호 회로에 접속된 배선에 특정한 범위 외의 전위가 공급되었을 때에, 이 보호 회로에 접속된 해당 배선을 다른 배선에 전기적으로 접속시킨다.
도 30의 (A)에 도시된 바와 같이, 화소부(502) 및 드라이버 회로부(504)에 제공되는 보호 회로(506)는, ESD(electrostatic discharge) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 또한 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 게이트 드라이버(504a) 또는 소스 드라이버(504b)에 보호 회로(506)가 접속될 수 있다. 또는, 단자부(507)에 보호 회로(506)가 접속될 수 있다.
본 발명의 일 형태는 드라이버 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 도 30의 (A)의 예에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로가 형성된 기판(예를 들어 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을 실장하여도 좋다.
도 30의 (A)의 복수의 화소 회로(501) 각각은 예를 들어 도 30의 (B)에 도시된 구성을 가질 수 있다.
도 30의 (B)의 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 용량 소자(560)를 포함한다. 트랜지스터(550)로서는 상술한 실시형태에서 설명한 트랜지스터를 사용할 수 있다.
화소 회로(501)의 사양에 따라, 액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위를 적절히 설정할 수 있다. 액정 소자(570)의 배향 상태는 기록되는 데이터에 따라 결정된다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는 행마다 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예에는, TN 모드, STN 모드, VA 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드, MVA 모드, PVA(patterned vertical alignment) 모드, IPS 모드, FFS 모드, 및 TBA(transverse bend alignment) 모드가 포함된다. 표시 장치의 구동 방법의 다른 예에는 ECB(electrically controlled birefringence) 모드, PDLC(polymer-dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 및 게스트 호스트 모드가 포함된다. 이에 한정되지 않고, 다양한 액정 소자 및 구동 방법을 사용할 수 있다.
m행 n열째 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터선(DL_n)에 전기적으로 접속되고, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는, 온 상태 또는 오프 상태가 되어 데이터 신호가 기록될지를 제어한다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL)이라고 함)에 전기적으로 접속되고, 용량 소자(560)의 한 쌍의 전극 중 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 전위 공급선(VL)의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는, 기록된 데이터를 저장하기 위한 저장 용량 소자(storage capacitor)로서 기능한다.
예를 들어, 도 30의 (B)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 30의 (A)의 게이트 드라이버(504a)가 화소 회로(501)를 행마다 순차적으로 선택하여 트랜지스터(550)를 온 상태로 하여, 데이터 신호가 기록된다.
트랜지스터(550)가 오프 상태가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
또는, 도 30의 (A)에서의 복수의 화소 회로(501) 각각은, 예를 들어 도 30의 (C)에 도시된 구성을 가질 수 있다.
도 30의 (C)의 화소 회로(501)는, 트랜지스터(552 및 554), 용량 소자(562), 및 발광 소자(572)를 포함한다. 트랜지스터(552) 및/또는 트랜지스터(554)로서, 상술한 실시형태에 기재된 트랜지스터를 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호가 공급되는 배선(이하, 데이터선(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는, 온 상태 또는 오프 상태가 되어 데이터 신호가 기록될지를 제어한다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 용량 소자(562)의 한 쌍의 전극 중 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는, 기록된 데이터를 저장하기 위한 저장 용량 소자(storage capacitor)로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속된다. 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은, 전위 공급선(VL_b)에 전기적으로 접속되고, 발광 소자(572)의 애노드 및 캐소드 중 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 전계 발광 소자(유기 EL 소자라고도 함)를 사용할 수 있다. 또한 발광 소자(572)는 이에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자이어도 좋다.
전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 고전원 전위(V DD)가 공급되고, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 다른 쪽에 저전원 전위(V SS)가 공급된다.
도 30의 (C)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 30의 (A)의 게이트 드라이버(504a)가 화소 회로(501)를 행마다 순차적으로 선택하여 트랜지스터(552)를 온 상태로 하여, 데이터 신호가 기록된다.
트랜지스터(552)가 오프 상태가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량은, 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류의 양에 대응하는 휘도로 광을 방출한다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 각각 포함하는 표시 모듈 및 전자 기기에 대하여 도 31, 도 32의 (A) 내지 (E), 그리고 도 33의 (A) 내지 (G)를 참조하여 설명한다.
<8-1. 표시 모듈>
도 31에 도시된 표시 모듈(7000)에는, 상부 커버(7001)와 하부 커버(7002) 사이에, FPC(7003)에 접속된 터치 패널(7004), FPC(7005)에 접속된 표시 패널(7006), 백라이트(7007), 프레임(7009), 인쇄 회로 기판(7010), 및 배터리(7011)가 제공되어 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 표시 패널(7006)에 사용할 수 있다.
상부 커버(7001) 및 하부 커버(7002)의 형상 및 크기는, 터치 패널(7004) 및 표시 패널(7006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(7004)은, 저항막 방식 터치 패널 또는 정전 용량 방식 터치 패널일 수 있고, 표시 패널(7006)과 중첩될 수 있다. 또는, 표시 패널(7006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 또는, 표시 패널(7006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백라이트(7007)는 광원(7008)을 포함한다. 본 발명의 일 형태는, 광원(7008)이 백라이트(7007) 위에 제공된 도 31의 구조에 한정되지 않는다. 예를 들어, 백라이트(7007)의 단부에 광원(7008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우, 백라이트(7007)를 제공할 필요는 없다.
프레임(7009)은 표시 패널(7006)을 보호하고, 또한 인쇄 회로 기판(7010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서 기능한다. 프레임(7009)은 방열판(radiator plate)으로서도 기능하여도 좋다.
인쇄 회로 기판(7010)은, 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 포함한다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원 또는 별도의 배터리(7011)를 사용하여도 좋다. 배터리(7011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(7000)에, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<8-2. 전자 기기 1>
다음으로, 도 32의 (A) 내지 (E)에 전자 기기의 예를 도시하였다.
도 32의 (A)는 파인더(8100)가 장착된 카메라(8000)의 외관도이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 및 셔터 버튼(8004) 등을 포함한다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
여기서 카메라(8000)의 탈착 가능한 렌즈(8006)는 교환을 위하여 하우징(8001)에서 떼어낼 수 있지만 탈착 가능한 렌즈(8006)는 하우징(8001)에 포함되어도 좋다.
셔터 버튼(8004)을 눌러 카메라(8000)로 촬상할 수 있다. 또한 터치 패널로서 기능하는 표시부(8002)를 터치하여 촬상할 수 있다.
카메라(8000)의 하우징(8001)은 전극을 포함하는 마운트를 포함하기 때문에, 파인더(8100) 또는 스트로보스코프 등을 하우징(8001)에 접속시킬 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 마운트와 연결되는 마운트를 포함하기 때문에, 파인더(8100)를 카메라(8000)에 접속시킬 수 있다. 이 마운트는 전극을 포함하고, 전극을 통하여 카메라(8000)로부터 수신한 화상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼으로서 기능한다. 버튼(8103)을 사용하여 표시부(8102)를 온 및 오프 상태로 할 수 있다.
본 발명의 일 형태에 따른 표시 장치를 카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 사용할 수 있다.
도 32의 (A)에서 카메라(8000)와 파인더(8100)는 분리되어 있고 탈착 가능한 전자 기기이지만, 카메라(8000)의 하우징(8001)은 표시 장치를 가지는 파인더를 포함하여도 좋다.
도 32의 (B)는 헤드 마운트 디스플레이(8200)의 외관도이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 포함한다. 장착부(8201)는 배터리(8206)를 포함한다.
케이블(8205)을 통하여 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하여 화상 데이터 등의 영상 정보를 수신하고 그것을 표시부(8204)에 표시한다. 본체(8203)의 카메라에 의하여 사용자의 눈알 및 눈꺼풀의 움직임을 파악한 다음, 그 파악한 데이터를 사용하여 사용자의 시점의 좌표를 산출하여 사용자의 눈을 입력 수단으로서 이용한다.
장착부(8201)는 사용자와 접하는 복수의 전극을 포함하여도 좋다. 본체(8203)는 사용자의 눈알의 움직임에 따라 전극을 흐르는 전류를 검지함으로써 사용자의 눈의 방향을 인식하도록 구성되어도 좋다. 본체(8203)는 상기 전극을 흐르는 전류를 검지함으로써 사용자의 맥박을 모니터링하도록 구성되어도 좋다. 장착부(8201)는 사용자의 생체 정보를 표시부(8204)에 표시할 수 있도록, 온도 센서, 압력 센서, 또는 가속도 센서 등의 센서를 포함하여도 좋다. 본체(8203)는 사용자의 머리 등의 움직임을 검지하여 사용자의 머리 등의 움직임에 맞추어 표시부(8204)에 표시시키는 영상을 바꾸도록 구성되어도 좋다.
본 발명의 일 형태에 따른 표시 장치를 표시부(8204)에 사용할 수 있다.
도 32의 (C) 내지 (E)는 헤드 마운트 디스플레이(8300)의 외관도이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드 등의 고정구(8304), 및 한 쌍의 렌즈(8305)를 포함한다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 볼 수 있다. 표시부(8302)는 휘어져 있는 것이 바람직하다. 표시부(8302)가 휘어져 있으면, 사용자는 화상의 높은 현실감을 느낄 수 있다. 본 실시형태에서 예로서 설명한 구조는 하나의 표시부(8302)를 가지지만, 표시부(8302)의 개수는 하나에 한정되지 않는다. 예를 들어, 2개의 표시부(8302)를 제공하여도 좋고, 이 경우 사용자의 대응하는 한쪽 눈을 위하여 하나의 표시부를 제공하면, 시차를 사용한 3차원 표시 등이 가능하다.
본 발명의 일 형태에 따른 표시 장치를 표시부(8302)에 사용할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치는 해상도가 매우 높으므로, 도 32의 (E)에 도시된 바와 같이 렌즈(8305)를 사용하여 화상을 확대한 경우에도 사용자는 화소를 감지하지 않아, 더 현실적인 화상을 표시할 수 있다.
<8-3. 전자 기기 2>
다음으로, 도 33의 (A) 내지 (G)는 도 32의 (A) 내지 (E)에 도시된 것과 다른 전자 기기의 예를 도시한 것이다.
도 33의 (A) 내지 (G)에 도시된 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 33의 (A) 내지 (G)의 전자 기기는 다양한 정보(예를 들어, 정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 표시하는 기능 등 다양한 기능을 가진다. 또한 도 33의 (A) 내지 (G)의 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 33의 (A) 내지 (G)에는 도시되지 않았지만, 전자 기기들은 각각 복수의 표시부를 가져도 좋다. 또한 전자 기기 각각에는 카메라 등이 제공되고 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기억 매체(외부 기억 매체 또는 카메라에 포함되는 기억 매체)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 33의 (A) 내지 (G)에 도시된 전자 기기에 대하여 아래에서 자세히 설명한다.
도 33의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 예를 들어, 50인치 이상 또는 100인치 이상의 화면 크기가 큰 표시부(9001)를 포함할 수 있다.
도 33의 (B)는 휴대 정보 단말기(9101)의 사시도이다. 휴대 정보 단말기(9101)는 예를 들어, 전화기, 노트, 및 정보 열람 시스템 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말기(9101)는 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)는 스피커, 접속 단자, 또는 센서 등을 포함하여도 좋다. 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단하게 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는, 이메일, SNS(social networking service) 메시지, 또는 전화의 수신을 알리는 표시, 이메일 또는 SNS 메시지의 제목 및 송신자, 날짜, 시각, 배터리의 잔량, 및 안테나의 수신 강도가 포함된다. 또는, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 33의 (C)는 휴대 정보 단말기(9102)의 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 가진다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시되어 있다. 예를 들어, 휴대 정보 단말기(9102)의 사용자는, 자신 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말기(9102)의 상방에서 볼 수 있는 위치에 표시한다. 따라서 사용자는, 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 33의 (D)는 손목시계형 휴대 정보 단말기(9200)의 사시도이다. 휴대 정보 단말기(9200)는 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 휘어져 있고, 휘어진 표시면에 표시가 수행해질 수 있다. 휴대 정보 단말기(9200)는 통신 표준에 맞는 근거리 무선 통신을 채용할 수 있다. 예를 들어 휴대 정보 단말기(9200)와 무선 통신이 가능한 헤드셋 간의 상호 통신에 의하여 핸즈프리 통화를 실현할 수 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말과의 직접 데이터 통신을 수행할 수 있다. 접속 단자(9006)를 통한 충전도 가능하다. 또한 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 수행하여도 좋다.
도 33의 (E), (F), 및 (G)는 각각 펼친 상태의 폴더블 휴대 정보 단말기(9201)의 사시도, 펼친 상태로부터 접은 상태 또는 접은 상태로부터 펼친 상태로 변화되는 상태의 폴더블 휴대 정보 단말기(9201)의 사시도, 및 접은 상태의 폴더블 휴대 정보 단말기(9201)의 사시도이다. 휴대 정보 단말기(9201)는, 접었을 때 휴대가 매우 쉽다. 휴대 정보 단말기(9201)를 펼치면, 이음매 없는 큰 표시 영역의 일람성이 높다. 휴대 정보 단말기(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 인접한 2개의 하우징(9000) 사이의 힌지(9055)에서 접힘으로써, 휴대 정보 단말기(9201)를, 펼친 상태에서 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말기(9201)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태에 기재된 전자 기기는 어떠한 데이터를 표시하기 위한 표시부를 포함한다. 또한 본 발명의 일 형태에 따른 반도체 장치는, 표시부를 가지지 않는 전자 기기에도 사용될 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 및 다른 실시예 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 산화물 반도체막을 형성하고 평가하였다. 또한 본 실시예에서, 샘플 B1 및 샘플 B2를 형성하고, 각각을 HAADF-STEM에 의하여 관찰하여 해석하였다.
<1-1. 샘플 조건>
샘플 B1은 실시형태 4에서 설명한 샘플 A1 형성에 사용되는 조건과 같은 조건에서 형성하였다. 샘플 B2는 실시형태 4에서 설명한 샘플 A2 형성에 사용되는 조건과 같은 조건에서 형성하였다.
<1-2. TEM 이미지의 해석>
다음으로, 샘플 B1 및 샘플 B2의 평면 TEM 이미지를 해석하였다. 또한 평면 TEM 이미지를 구면 수차 보정 기능을 사용하여 관찰하였다. 평면 TEM 이미지는 JEOL Ltd.제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여, 가속 전압 200kV, 그리고 직경 약 0.1nmφ의 전자빔으로 조사하는 조건에서 얻었다.
그 후, 샘플 B1 및 샘플 B2의 평면 TEM 이미지 각각에 대하여 이미지 처리 및 이미지 해석을 수행하였다.
이미지 처리에서는, 평면 TEM 이미지에 FFT(fast Fourier transform)를 수행하여 FFT 이미지를 얻었다. 다음으로, 얻어진 FFT 이미지에 대하여 2.8nm-1 내지 5.0nm-1의 범위를 제외하고 마스크 처리를 수행하였다. 그 후, 마스크 처리를 수행한 FFT 이미지에 IFFT(inverse fast Fourier transform)를 수행하여 FFT 필터링 이미지를 얻었다.
이미지 해석에서, FFT 필터링 이미지에서 격자점을 추출하였다. 격자점의 추출은 다음과 같이 수행하였다. 우선, FFT 필터링 이미지의 노이즈를 제거하였다. 노이즈를 제거하기 위하여, 반경 0.05nm 이내의 영역의 휘도를 다음 식을 사용하여 평활화시켰다.
[식 1]
Figure pct00001
또한 S_Int(x, y)는 좌표 (x, y)에서의 평활화된 휘도를 나타내고, r은 좌표 (x, y)와 좌표 (x', y') 사이의 거리를 나타내고, Int(x', y')는 좌표 (x', y')에서의 휘도를 나타낸다. 계산에서, r이 0일 때는 이를 1로 간주하였다.
그리고, 격자점의 탐색을 실시하였다. 반경 0.22nm 이내에서 나머지의 격자점의 후보보다 휘도가 가장 높은 좌표를 격자점으로 간주하였다. 이때, 격자점의 후보가 추출되었다. 반경 0.22nm 이내에서는, 노이즈로 인한 격자점의 오류 검출의 빈도를 줄일 수 있다. 또한 TEM 이미지에 있어서 인접한 격자점들은 서로 일정한 거리 떨어져 있기 때문에, 두 개 이상의 격자점이 반경 0.22nm 이내에 관찰될 가능성은 적다.
다음으로, 추출된 격자점의 후보에서 반경 0.22nm 이내에 있어서 휘도가 가장 높은 좌표를 추출하여 격자점의 후보를 다시 결정하였다. 격자점의 후보의 추출은 새로운 격자점의 후보가 나타나지 않을 때까지 이러한 식으로 반복되고, 이 시점에서의 좌표를 격자점으로 결정하였다. 마찬가지로, 결정된 격자점에서 0.22nm보다 떨어진 위치에서 다른 격자점의 결정을 수행하였다. 이러한 식으로, 영역 전체에서 격자점을 결정하였다. 결정된 격자점들을 총합적으로 격자점 그룹이라고 부른다.
여기서, 추출된 격자점 그룹으로부터 육각형 격자의 방향을 얻는 방법에 대하여 도 34의 (A) 내지 (C)의 모식도 및 도 34의 (D)의 흐름도를 참조하여 설명한다.
먼저, 기준 격자점을 결정하고, 이 기준 격자점에 가장 가까운 6개의 격자점들을 연결하여 육각형 격자를 형성하였다(도 34의 (A), 및 도 34의 (D)의 단계 S111). 그 후, 상기 육각형 격자의 중심점인 기준 격자점과, 꼭짓점인 각 격자점 사이의 평균 거리 R을 산출하였다. 그리고, 기준 격자점을 중심점으로서, 산출된 거리 R을 중심점으로부터 각 꼭짓점까지의 거리로서 사용하여 정육각형을 형성하였다(도 34의 (D)의 단계 S112 참조). 정육각형의 꼭짓점들에서 이들 각각에 가장 가까운 격자점까지의 거리를 거리 d1, 거리 d2, 거리 d3, 거리 d4, 거리 d5, 및 거리 d6으로 간주한다(도 34의 (D)의 단계 S113 참조). 다음으로, 중심점을 중심으로 하여 0.1°씩 60°까지 정육각형을 회전시키고, 육각형 격자와 회전시킨 정육각형 사이의 평균 편차 [D=(d1+d2+d3+d4+d5+d6)/6]를 산출하였다(도 34의 (D)의 단계 S114). 그리고, 평균 편차 D가 최소가 될 때의 정육각형의 회전각 θ를 육각형 격자의 각도로서 산출하였다(도 34의 (D)의 단계 S115).
다음으로, 각도가 30°인 육각형 격자가 가장 높은 비율을 차지하도록 평면 TEM 이미지의 관찰 범위를 조정하였다. 반경 1nm 이내의 육각형 격자의 평균 방향을 산출하였다. 그 후, 이미지 처리를 통하여 얻어진 평면 TEM 이미지를, 그 영역의 육각형 격자의 방향에 따라 그라데이션으로 나타내었다.
도 35의 (A)는 샘플 B1의 평면 TEM 이미지의 이미지 처리 결과를 나타낸 것이고, 도 35의 (B)는 샘플 B2의 평면 TEM 이미지의 이미지 처리 결과를 나타낸 것이다.
평면 TEM 이미지의 이미지 처리를 통하여 얻어진 도 35의 (A) 및 (B)의 이미지는 육각형 격자의 방향에 따라 그라데이션으로 나타낸 것이다. 즉, 평면 TEM 이미지의 이미지 처리를 통하여 얻어진 이미지들은 각각, 평면 TEM 이미지의 FFT 필터링 이미지에서 특정 파수 범위를 분할하고 분할된 범위에 있어서 그라데이션을 이용함으로써 각 특정 파수 범위의 격자점에 의하여 형성되는 보로노이 영역의 방향을 추출한 이미지이다.
도 35의 (A)에 나타낸 결과는, 샘플 B1에서 육각형의 방향이 랜덤이고 나노 결정이 모자이크 패턴으로 분포되어 있는 것을 보여준다. 도 35의 (B)에 나타낸 결과는, 샘플 B2에서 육각형이 균일하게 배향된 영역이 수십nm의 큰 면적을 덮는 것을 보여준다. 큰 면적을 덮는 이 영역은 하나의 큰 그레인을 형성하는 것처럼 보인다. 또한 이 그레인과 다른 그레인 사이의 영역에서는, 샘플 B1에서와 같이 육각형이 랜덤으로 배향된 나노 결정이 모자이크 패턴으로 분포되고, 그레인들을 서로 연속적으로 연결시키는 것처럼 보인다.
따라서, 도 35의 (A) 및 (B)에 나타낸 결과는, 산화물 반도체막 형성 시의 기판 온도가 낮을수록, 또는 산소 가스 유량비가 낮을수록, 육각형이 랜덤으로 배향되고 모자이크 패턴으로 분포되어 있는 영역이 더 쉽게 형성되는 것을 제시한다.
상술한 식으로 평면 TEM 이미지의 해석을 통하여, 육각형 격자의 각도가 변화되는 경계 부분을 평가할 수 있다.
<1-3. 보로노이 해석>
다음으로, 샘플 B1 및 샘플 B2의 보로노이 다이어그램을 작성하고, 그 보로노이 다이어그램을 해석하였다.
보로노이 다이어그램은 격자점 그룹을 포함하는 영역으로 나누어진 이미지이다. 각 격자점은 다른 격자점보다 상기 격자점을 둘러싸는 영역에 더 가깝다. 이하에서는, 도 36의 (A) 내지 (D)의 모식도 및 도 36의 (E)의 흐름도를 사용하여, 보로노이 다이어그램의 작성 방법에 대하여 자세히 설명한다.
먼저, 도 34의 (A) 내지 (D)를 사용하여 설명한 방법 등에 의하여 격자점 그룹을 추출하였다(도 36의 (A), 및 도 36의 (E)의 단계 S121). 다음으로, 인접한 격저점들을 선분으로 연결하였다(도 36의 (B), 및 도 36의 (E)의 단계 S122). 그리고, 선분의 수직 이등분선을 그렸다(도 36의 (C), 및 도 36의 (E)의 단계 S123). 다음으로, 3개의 수직 이등분선이 교차되는 점을 추출하였다(도 36의 (E)의 단계 S124). 이 점들을 보로노이점이라고 부른다. 그 후, 인접한 보로노이점을 선분으로 연결하였다(도 36의 (D), 및 도 36의 (E)의 단계 S125). 이때 선분으로 둘러싸인 다각형 영역을 보로노이 영역이라고 부른다. 상술한 방법에서, 보로노이 다이어그램을 작성할 수 있다.
그 후, 작성한 보로노이 다이아그램을 사용하여 보로노이 해석을 수행하였다.
도 37의 (A)는 샘플 B1의 보로노이 해석 결과를 나타낸 것이고, 도 37의 (B)는 샘플 B2의 보로노이 해석 결과를 나타낸 것이다.
샘플 B1 및 샘플 B2에서의 보로노이 영역의 형상(사각형, 오각형, 육각형, 칠각형, 팔각형, 및 구각형)의 비율 및 개수를 도 37의 (A) 및 (B)에 나타내었다. 막대 그래프에서는, 샘플에서의 보로노이 영역의 형상(사각형, 오각형, 육각형, 칠각형, 팔각형, 및 구각형)의 개수를 나타낸다. 표에서는, 보로노의 영역의 형상(사각형, 오각형, 육각형, 칠각형, 팔각형, 및 구각형)의 비율을 나타내었다.
도 37의 (A)에 나타낸 바와 같이, 샘플 B1의 육각형의 비율은 53.55%이었다. 도 37의 (B)에 나타낸 바와 같이, 샘플 B2의 육각형의 비율은 76.70%이었다.
도 37의 (A) 및 (B)에 나타낸 결과로부터, 산화물 반도체막의 막 형성 조건의 차이에 따라 산화물의 결정 상태가 크게 다른 것이 확인되었다. 즉, 산화물 반도체막 형성 시의 기판 온도 또는 산소 가스 유량비가 낮을수록, 육각형의 비율이 낮아지는 것이 시사된다.
또한 본 실시예의 적어도 일부는 본 명세서에서 설명한 실시형태들 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시예 2)
본 실시예에서는, 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 산화물 반도체막을 형성하고, 이 산화물 반도체막의 웨트 에칭 레이트를 평가하였다.
또한 본 실시예에서는, 전체로서 10수준의 조건을 채용하였다. 산화물 반도체막 형성 시의 기판 온도를 2수준(Tsub.=130℃ 및 170℃)으로 하고, 산화물 반도체막 형성 시의 산소 유량을 5수준(O2=10%, 30%, 50%, 70%, 및 100%)으로 하였다. 또한 상기 10수준의 산화물 반도체막은 원자수비 In:Ga:Zn=4:2:4.1의 금속 산화물 타깃을 사용하여 100nm의 두께가 되도록 각각 형성하였다. 산화물 반도체막들은 에천트(농도 85%의 인산 수용액을 순수에 의하여 100배로 희석하여 얻어짐)를 사용하여 60초간 각각 에칭하였다.
<2. 웨트 에칭 레이트>
표 1은 형성된 10수준의 산화물 반도체막의 웨트 에칭 레이트를 나타낸 것이다.
Figure pct00002
표 1에 나타낸 바와 같이, 산화물 반도체막 형성 시의 기판 온도가 높을수록 웨트 에칭 레이트가 낮아지는 결과가 되고, 산화물 반도체막 형성 시의 산소 유량비가 낮을수록 웨트 에칭 레이트가 높아지는 결과가 되었다.
상술한 바와 같이, 산화물 반도체막 형성 시의 기판 온도 및 산소 유량비를 변경함으로써, 웨트 에칭 레이트가 상이한 산화물 반도체막을 형성할 수 있다.
또한 본 실시예의 적어도 일부는 본 명세서에서 설명한 실시형태들 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시예 3)
본 실시예에서는, 도 10의 (A) 내지 (C)에 나타낸 트랜지스터(100E)에 상당하는 트랜지스터를 형성하고, 그 트랜지스터에 대하여 I d-V g 특성 평가, 신뢰성 시험, 및 단면 관찰을 수행하였다.
또한 본 실시예에서 형성한 샘플은, 채널 길이 L이 2μm이고 채널 폭 W가 50μm인 트랜지스터, 채널 길이 L이 3μm이고 채널 폭 W가 50μm인 트랜지스터, 및 채널 길이 L이 6μm이고 채널 폭 W가 50μm인 트랜지스터이다. 이 3종류의 트랜지스터로서, 10개씩 트랜지스터를 형성하였다.
본 실시예에서 형성한 샘플에 대하여 아래에서 설명한다. 또한 도 10의 (A) 내지 (D)의 트랜지스터(100E)에 사용된 부호를 아래의 설명에서 사용한다.
<3-1. 샘플의 형성 방법>
우선, 기판(102) 위에 도전막(104)을 형성하였다. 기판(102)으로서는 유리 기판을 사용하였다. 도전막(104)으로서는, 두께 100nm의 텅스텐막을 스퍼터링 장치를 사용하여 형성하였다.
그 후, 기판(102) 및 도전막(104) 위에 절연막을 형성하였다. 절연막(106)으로서, 두께 400nm의 질화 실리콘막 및 두께 15nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
다음으로, 절연막(106) 위에 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)을 형성하였다. 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)은 In-Ga-Zn 산화물을 사용하여 스퍼터링 장치에 의하여 각각 형성하였다.
산화물 반도체막(108_1)은 두께 10nm의 In-Ga-Zn 산화물로 형성하고, 산화물 반도체막(108_2)은 두께 25nm의 In-Ga-Zn 산화물로 형성하였다. 또한 산화물 반도체막(108_1)은 기판 온도를 130℃로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건에서 형성하였다. 또한 산화물 반도체막(108_2)은 기판 온도를 130℃로 하고, 유량 100sccm의 산소 가스를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건에서 형성하였다. 또한 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)은 스퍼터링 장치의 진공 체임버 내에서 연속적으로 형성하였다.
다음으로, 절연막(106) 및 산화물 반도체막(108_2) 위에 도전막(112a 및 112b)을 형성하였다. 도전막(112a 및 112b)으로서, 두께 30nm의 타이타늄막, 두께 200nm의 구리막, 및 두께 50nm의 타이타늄막을 스퍼터링 장치를 사용하여 진공에서 연속적으로 형성하였다.
그 후, 절연막(106), 산화물 반도체막(108), 및 도전막(112a 및 112b) 위에 절연막(114) 및 절연막(116)을 형성하였다. 절연막(114)으로서, 두께 30nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성하였다. 절연막(116)으로서, 두께 400nm의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성하였다. 또한 절연막(114) 및 절연막(116)은 PECVD 장치를 사용하여 진공에서 연속적으로 형성하였다.
그리고, 제 1 가열 처리를 수행하였다. 제 1 가열 처리는 질소 가스 분위기, 350℃에서 1시간 수행하였다.
다음으로, 절연막(116) 위에 절연막(118)을 형성하였다. 절연막(118)으로서는, 두께 100nm의 질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
다음으로, 도전막(112b)에 도달하는 개구(142a) 및 도전막(104)에 도달하는 개구(142b)를 형성하였다. 개구(142a 및 142b)는 드라이 에칭 장치를 사용하여 형성하였다.
다음으로, 개구(142a 및 142b)를 덮도록 절연막(118) 위에 도전막을 형성하고, 가공함으로써 도전막(120a 및 120b)을 형성하였다. 도전막(120a 및 120b)에는, 두께 100nm의 In-Sn-Si 산화물을 스퍼터링 장치에 의하여 형성하였다.
그 후, 제 2 가열 처리를 수행하였다. 제 2 가열 처리는 질소 가스 분위기, 250℃에서 1시간 수행하였다.
상술한 공정을 거쳐, 본 실시예의 샘플을 제작하였다.
<3-2. I d-V g 특성>
다음으로, 상술한 바와 같이 형성된 샘플의 I d-V g 특성을 측정하였다. 도 38의 (A) 내지 (C)는 본 실시예의 샘플의 I d-V g 특성을 나타낸 것이다.
도 38의 (A)는 각각 채널 길이 L이 2μm이고 채널 폭 W가 50μm인 트랜지스터의 I d-V g 특성을 나타낸 것이다. 도 38의 (B)는 각각 채널 길이 L이 3μm이고 채널 폭 W가 50μm인 트랜지스터의 I d-V g 특성을 나타낸 것이다. 도 38의 (C)는 각각 채널 길이 L이 6μm이고 채널 폭 W가 50μm인 트랜지스터의 I d-V g 특성을 나타낸 것이다. 도 38의 (A) 내지 (C) 각각에는 10개의 트랜지스터의 중첩된 I d-V g 특성을 나타내었다.
트랜지스터(100E)의 제 1 게이트 전극으로서 기능하는 도전막(104)에 인가되는 전압(이하, 이 전압을 게이트 전압(V g)이라고도 함) 및 트랜지스터(100E)의 제 2 게이트 전극으로서 기능하는 도전막(120a)에 인가되는 전압(V bg)을 -15V로부터 +20V까지 0.25V씩 각각 변화시켰다. 소스 전극으로서 기능하는 도전막(112a)에 인가되는 전압(이하, 이 전압을 소스 전압(VS)이라고도 함)을 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막(112b)에 인가되는 전압(이하, 이 전압을 드레인 전압(VD)이라고도 함)을 1V 또는 10V로 하였다.
도 38의 (A) 내지 (C)에 나타낸 결과로부터, 본 실시예에서 제작된 샘플은 양호한 전기 특성을 나타내는 것이 확인되었다.
<3-3. 신뢰성 시험>
다음으로, 상술한 바와 같이 형성된 샘플에 대하여 신뢰성 시험을 수행하였다. 신뢰성 시험으로서는, 바이어스 온도 스트레스 시험(이하, GBT 시험이라고 함)을 수행하였다.
본 실시예에서의 GBT 시험은, 게이트 전압(VG)을 ±30V로 하고, 드레인 전압(VD) 및 소스 전압(VS)을 0V(COMMON)로 하고, 스트레스 온도를 60℃로 하고, 스트레스 인가 시간을 1시간으로 하고, 암 환경과 광 환경(백색 LED로 약 10000lx의 광을 조사)의 2종류의 측정 환경을 채용하는 조건에서 수행하였다. 바꿔 말하면, 트랜지스터의 소스 전극과 드레인 전극을 동일한 전위로 하고, 소스 및 드레인 전극들과 상이한 전위를 게이트 전극에 소정의 시간 동안(여기서는, 1시간) 인가하였다. 게이트 전극에 인가되는 전위가 소스 및 드레인 전극들의 전위보다 높은 경우를 포지티브 스트레스라고 부르고, 게이트 전극에 인가되는 전위가 소스 및 드레인 전극들의 전위보다 낮은 경우를 네거티브 스트레스라고 부른다. 따라서, 신뢰성 시험은 측정 환경을 포함하여 합계 4개의 조건에서 수행하였다. 즉, PBTS(positive BT stress), NBTS(negative BT stress), PBITS(positive bias illumination temperature stress), 및 NBITS(negative bias illumination temperature stress)하에서 신뢰성 시험을 수행하였다.
도 39는 BT 시험 결과를 나타낸 것이다. 도 39에서, 세로축은 트랜지스터의 문턱 전압의 변화량(Vth)을 나타내고, 가로축은 조건을 나타낸다.
도 39에 나타낸 결과로부터, 본 실시예에서 형성한 샘플들은 모든 조건에서 문턱 전압의 변화량이 ±1.5V 내인 양호한 신뢰성을 가진다는 것이 확인되었다.
<3-4. 단면 관찰>
다음으로, 상술한 바와 같이 형성한 샘플의 단면을 관찰하였다. 또한 단면 관찰에는 TEM(transmission electron microscope)을 사용하였다.
도 40의 (A) 및 (B)는 샘플의 단면 TEM 이미지이다. 도 40의 (A)는 50,000배로 관찰한 트랜지스터(100E)의 단면 TEM 이미지이고, 도 40의 (B)는 200,000배로 관찰한 산화물 반도체막(108_1) 및 산화물 반도체막(108_2) 근방의 단면 TEM 이미지이다. 도 40의 (A) 및 (B)에 나타낸 바와 같이, 본 실시예에서 형성한 샘플은 양호한 단면 형상을 가지는 것이 확인되었다. 특히, 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)은 양호한 단면 형상을 가진다.
본 실시예에서 설명한 구조는 실시형태들 또는 다른 실시예들 중 임의의 것과 적절히 조합할 수 있다.
(실시예 4)
본 실시예에서는, 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 산화물 반도체막을 형성하고, 이 산화물 반도체막 내의 불순물을 평가하였다.
<4-1. 샘플의 형성 방법>
본 실시예에서, 아래에서 설명하는 샘플 D1 및 샘플 D2를 먼저 형성하였다. 이들 샘플의 형성 방법에 대하여 설명한다.
[샘플 D1]
샘플 D1에서, 유리 기판 위에 산화물 반도체막(108_1)을 형성하고, 산화물 반도체막(108_1) 위에 산화물 반도체막(108_2)을 형성하였다. 산화물 반도체막(108_1)은 두께 100nm의 In-Ga-Zn 산화물로 형성하고, 산화물 반도체막(108_2)은 두께 100nm의 In-Ga-Zn 산화물로 형성하였다. 산화물 반도체막(108_1)은 기판 온도를 130℃로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건에서 형성하였다. 산화물 반도체막(108_2)은 기판 온도를 130℃로 하고, 유량 100sccm의 산소 가스를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건에서 형성하였다. 또한 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)은 스퍼터링 장치의 진공 체임버 내에서 연속적으로 형성하였다.
[샘플 D2]
샘플 D2에서, 유리 기판 위에 산화물 반도체막(108_1)을 형성하고, 산화물 반도체막(108_1) 위에 산화물 반도체막(108_2)을 형성하였다. 산화물 반도체막(108_1)은 두께 100nm의 In-Ga-Zn 산화물로 형성하고, 산화물 반도체막(108_2)은 두께 100nm의 In-Ga-Zn 산화물로 형성하였다. 산화물 반도체막(108_1)은 기판 온도를 130℃로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건에서 형성하였다. 산화물 반도체막(108_2)은 기판 온도를 170℃로 하고, 유량 50sccm의 아르곤 가스 및 유량 50sccm의 산소 가스를 체임버 내에 도입하고, 압력을 0.2Pa로 하고, 금속 산화물 스퍼터링 타깃(원자수비 In:Ga:Zn=1:1:1.2)에 500W의 AC 전력을 인가하는 조건에서 형성하였다.
산화물 반도체막 내의 불순물을 SIMS 측정에 의하여 분석하였다. 또한 SIMS 측정은 ULVAC-PHI, Inc.제조의 4중극 질량 분석 장치 ADEPT-1010을 사용하여 수행하였다.
<4-2. SIMS 분석>
본 실시예의 산화물 반도체막 내의 불순물의 분석 결과를 도 41 그리고 도 42의 (A) 및 (B)에 나타내었다.
도 41은 산화물 반도체막 내의 수소 농도를 나타낸 것이고, 도 42의 (A)는 산화물 반도체막 내의 탄소 농도를 나타낸 것이고, 도 42의 (B)는 산화물 반도체막 내의 질소 농도를 나타낸 것이다.
도 41, 그리고 도 42의 (A) 및 (B)는, 샘플 D1에서 산화물 반도체막(108_1)과 산화물 반도체막(108_2) 사이의 계면에서의 불순물(수소, 탄소, 및 질소) 농도가 샘플 D2보다 낮은 것을 나타낸다. 샘플 D1은 같은 조성의 금속 산화물 타깃을 사용하여 같은 진공 체임버에서 연속적으로 형성된 산화물 반도체막(108_1 및 108_2)을 포함하기 때문에, 산화물 반도체막(108_1)과 산화물 반도체막(108_2) 사이의 계면에서의 불순물 농도가 저감될 수 있다.
본 실시예에서 설명한 구조는 실시형태들 또는 다른 실시예들 중 임의의 것과 적절히 조합할 수 있다.
(실시예 5)
본 실시예에서는, 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 산화물 반도체막을 형성하고, 이 산화물 반도체막의 구성 원소 및 결함 준위를 평가하였다.
<5-1. 샘플의 형성 방법>
본 실시예에서, 아래에서 설명하는 샘플 E1 및 샘플 E2를 먼저 형성하였다. 샘플의 형성 방법에 대하여 설명한다.
[샘플 E1]
샘플 E1은 유리 기판 위의 두께 100nm의 제 1 산화질화 실리콘막, 제 1 산화질화 실리콘막 위의 두께 100nm의 산화물 반도체막(이하, 산화물 반도체막(108_1)이라고 함), 산화물 반도체막(108_1) 위의 산화물 반도체막(이하, 산화물 반도체막(108_2)이라고 함), 및 산화물 반도체막(108_2) 위의 제 2 산화질화 실리콘막을 포함한다.
제 1 산화질화 실리콘막은 PECVD 장치를 사용하여 형성하였다. 제 1 산화질화 실리콘막 형성 시의 기판 온도는 350℃로 하였다.
산화물 반도체막(108_1) 및 산화물 반도체막(108_2)은 각각 In-Ga-Zn 산화물로 하였다. 산화물 반도체막(108_1)은 기판 온도를 130℃로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소(16O) 가스를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건에서 형성하였다. 산화물 반도체막(108_2)은 기판 온도를 130℃로 하고, 유량 100sccm의 산소(18O) 가스를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건에서 형성하였다.
제 2 산화질화 실리콘막을 PECVD 장치에 의하여 형성하였다. 제 2 산화질화 실리콘막 형성 시의 기판 온도는 220℃로 하였다.
[샘플 E2]
샘플 E2에서는 샘플 E1과 같은 구조를 사용하고, 산화물 반도체막(108_2)은 샘플 E1의 산화물 반도체막(108_2)의 형성 조건과 다른 조건에서 형성하였다.
샘플 E2의 산화물 반도체막(108_2)은, 기판 온도를 130℃로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소(18O) 가스를 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 금속 산화물 스퍼터링 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건에서 형성하였다.
또한 본 실시예에서는, 샘플 E1 및 샘플 E2 각각에서 산화물 반도체막(108_2) 형성 시의 막 형성 가스의 산소로서 18O를 사용하였다. 산화물 반도체막(108_1 및 108_2)은 산소(16O)를 주성분 레벨로 포함하기 때문에, 산화물 반도체막(108_2) 형성 시에 산화물 반도체막(108_1)으로 도입되는 산소의 양을 측정하기 위하여 산소(18O)를 사용하였다.
산화물 반도체막 내의 불순물을 SIMS 측정에 의하여 분석하였다. 또한 SIMS 측정은 ULVAC-PHI, Inc.제조의 4중극 질량 분석 장치 ADEPT-1010을 사용하여 수행하였다.
<5-2. SIMS 분석>
본 실시예의 산화물 반도체막의 SIMS 분석 결과를 도 43에 나타내었다. 또한 도 43은 산화물 반도체막 내의 산소(18O) 농도를 나타낸 것이다.
도 43에 나타낸 결과는, 샘플 E1에서 산화물 반도체막(108_1)과 산화물 반도체막(108_2) 사이의 계면, 및 산화물 반도체막(108_1)에 도입되는 18O의 농도가 샘플 E2보다 높은 것을 나타낸다. 샘플 E1 및 샘플 E2 각각은, 산화물 반도체막(108_1) 중에서 18O가 약 15nm의 깊이에 도입되는 것도 나타낸다.
<5-3. 산화물 반도체막 내의 결함 평가>
다음으로, 상술한 바와 같이 형성한 샘플 E1 및 샘플 E2에 상당하는 샘플의 산화물 반도체막 내의 결함을 평가하였다. 본 실시예에서, g=1.93에 나타나는 신호에 상당하는 스핀 밀도를 ESR에 의하여 측정하였다. 또한 g=1.93에 나타나는 신호에 상당하는 스핀 밀도는, 산화물 반도체막에 포함될 수 있는 산소 결손(Vo), 또는 상기 산소 결손에 들어간 수소(VoH)에 기인한다.
도 44는 샘플 E1 및 샘플 E2에 상당하는 샘플의 ESR 측정 결과를 나타낸 것이다.
도 44는, 샘플 E1에서 산화물 반도체막(108_1)과 산화물 반도체막(108_2)의 적층 구조에 있어서의 g=1.93에 나타나는 신호에 상당하는 스핀 밀도가 샘플 E2보다 낮은 것을 나타낸다. 이것은, 산화물 반도체막(108_2) 형성 시의 산소 유량비를 증가시킴으로써 산화물 반도체막(108_1 및 108_2)의 산소 결손이 보충되기 때문이라고 시사된다.
본 실시예에서 설명한 구조는 실시형태들 또는 다른 실시예들 중 임의의 것과 적절히 조합할 수 있다.
100: 트랜지스터, 100A: 트랜지스터, 100B: 트랜지스터, 100C: 트랜지스터, 100D: 트랜지스터, 100E: 트랜지스터, 102: 기판, 104: 도전막, 106: 절연막, 108: 산화물 반도체막, 108_1: 산화물 반도체막, 108_1_0: 산화물 반도체막, 108_2: 산화물 반도체막, 108_2_0: 산화물 반도체막, 108_3: 산화물 반도체막, 109_2: 산화물 반도체막, 112: 도전막, 112a: 도전막, 112a_1: 도전막, 112a_2: 도전막, 112a_3: 도전막, 112b: 도전막, 112b_1: 도전막, 112b_2: 도전막, 112b_3: 도전막, 114: 절연막, 116: 절연막, 118: 절연막, 120: 도전막, 120a: 도전막, 120b: 도전막, 141a: 개구, 141b: 개구, 142a: 개구, 142b: 개구, 191: 타깃, 192: 플라스마, 193: 타깃, 194: 플라스마, 501: 화소 회로, 502: 화소부, 504: 드라이버 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 600: 표시 패널, 601: 트랜지스터, 604: 접속부, 605: 트랜지스터, 606: 트랜지스터, 607: 접속부, 612: 액정층, 613: 도전막, 617: 절연막, 620: 절연막, 621: 절연막, 623: 도전막, 631: 착색층, 632: 차광막, 633a: 배향막, 633b: 배향막, 634: 착색층, 640: 액정 소자, 641: 접착층, 642: 접착층, 643: 도전막, 644: EL층, 645a: 도전막, 645b: 도전막, 646: 절연막, 647: 절연막, 648: 도전막, 649: 접속층, 651: 기판, 652: 도전막, 653: 반도체막, 654: 도전막, 655: 개구, 656: 편광판, 659: 회로, 660: 발광 소자, 661: 기판, 662: 표시부, 663: 도전막, 664: 전극, 665: 전극, 666: 배선, 667: 전극, 672: FPC, 673: IC, 681: 절연막, 682: 절연막, 683: 절연막, 684: 절연막, 685: 절연막, 686: 커넥터, 687: 접속부, 700: 표시 장치, 701: 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 배선부, 712: 실란트, 716: FPC, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 750: 트랜지스터, 752: 트랜지스터, 760: 접속 전극, 770: 평탄화 절연막, 772: 도전막, 773: 절연막, 774: 도전막, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 786: EL층, 788: 도전막, 790: 용량 소자, 791: 터치 패널, 792: 절연막, 793: 전극, 794: 전극, 795: 절연막, 796: 전극, 797: 절연막, 2190: 플라스마, 2192: 양이온, 2501: 퇴적 체임버, 2502a: 타깃, 2502b: 타깃, 2504: 편석 영역, 2504a: 스퍼터링 입자, 2506: 편석 영역, 2506a: 스퍼터링 입자, 2510a: 백킹 플레이트, 2510b: 백킹 플레이트, 2520: 타깃 홀더, 2520a: 타깃 홀더, 2520b: 타깃 홀더, 2530a: 마그넷 유닛, 2530b: 마그넷 유닛, 2530N1: 마그넷, 2530N2: 마그넷, 2530S: 마그넷, 2532: 마그넷 홀더, 2542: 부재, 2560: 기판, 2570: 기판 홀더, 2580a: 자력선, 2580b: 자력선, 4000: 퇴적 장치, 4001: 대기 측 기판 공급 체임버, 4002: 대기 측 기판 반송 체임버, 4003a: 로드록 체임버, 4003b: 언로드록 체임버, 4004: 반송 체임버, 4005: 기판 가열 체임버, 4006a: 퇴적 체임버, 4006b: 퇴적 체임버, 4006c: 퇴적 체임버, 4101: 카세트 포트, 4102: 얼라인먼트 포트, 4103: 반송 로봇, 4104: 게이트 밸브, 4105: 가열 스테이지, 4106: 타깃, 4107: 방착판, 4108: 기판 스테이지, 4109: 기판, 4110: 크라이오 트랩, 4111: 스테이지, 4200: 진공 펌프, 4201: 크라이오펌프, 4202: 터보 분자 펌프, 4300: 질량 유량 컨트롤러, 4301: 정제기, 4302: 가스 가열 시스템, 6651: 기판, 7000: 표시 모듈, 7001: 상부 커버, 7002: 하부 커버, 7003: FPC, 7004: 터치 패널, 7005: FPC, 7006: 표시 패널, 7007: 백라이트, 7008: 광원, 7009: 프레임, 7010: 인쇄 회로 기판, 7011: 배터리, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정구, 8305: 렌즈, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 텔레비전 장치, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기.
본 출원은 2016년 5월 20일에 일본 특허청에 출원된 일련 번호 2016-101578의 일본 특허 출원, 및 2016년 8월 3일에 일본 특허청에 출원된 일련 번호 2016-152985의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (27)

  1. 반도체 장치의 제작 방법으로서,
    퇴적 체임버에서 제 1 산화물 반도체막을 형성하는 제 1 단계; 및
    상기 퇴적 체임버에서 상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 제 2 단계를 포함하고,
    상기 퇴적 체임버의 분위기 중의 수증기 분압은 대기 중의 수증기 분압보다 낮고,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 각각 결정성을 가지고,
    상기 제 2 산화물 반도체막의 결정성은 상기 제 1 산화물 반도체막의 결정성보다 높은, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 각각은 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 2 산화물 반도체막은, 상기 제 1 산화물 반도체막이 형성되는 분위기 중의 산소 분압보다 산소 분압이 높은 분위기에서 형성되는, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막은 0% 이상 30% 이하의 산소 유량비로 형성되고,
    상기 제 2 산화물 반도체막은 30%보다 높고 100% 이하의 산소 유량비로 형성되는, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막은 나노 결정을 포함하고,
    상기 제 2 산화물 반도체막은 c축 배향된 결정을 포함하는, 반도체 장치의 제작 방법.
  6. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 각각은 In-M-Zn 산화물 타깃을 사용하여 형성되고,
    상기 M은 Ga, Al, Y, 또는 Sn인, 반도체 장치의 제작 방법.
  7. 제 6 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비가 In:M:Zn=4:2:4.1 또는 In:M:Zn=4:2:4.1 근방인, 반도체 장치의 제작 방법.
  8. 제 6 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비가 In:M:Zn=5:1:7 또는 In:M:Zn=5:1:7 근방인, 반도체 장치의 제작 방법.
  9. 제 6 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비가 In:M:Zn=1:1:1.2 또는 In:M:Zn=1:1:1.2 근방인, 반도체 장치의 제작 방법.
  10. 반도체 장치의 제작 방법으로서,
    퇴적 체임버에서 제 1 산화물 반도체막을 형성하는 제 1 단계; 및
    상기 퇴적 체임버에서 상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 제 2 단계를 포함하고,
    상기 퇴적 체임버의 분위기 중의 수증기 분압은 대기 중의 수증기 분압보다 낮고,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 의도적인 가열로 증가되지 않는 온도에서 각각 형성되고, 상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 각각 결정성을 가지고,
    상기 제 2 산화물 반도체막의 결정성은 상기 제 1 산화물 반도체막의 결정성보다 높은, 반도체 장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 각각은 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  12. 제 10 항에 있어서,
    상기 제 2 산화물 반도체막은, 상기 제 1 산화물 반도체막이 형성되는 분위기 중의 산소 분압보다 산소 분압이 높은 분위기에서 형성되는, 반도체 장치의 제작 방법.
  13. 제 10 항에 있어서,
    상기 제 1 산화물 반도체막은 0% 이상 30% 이하의 산소 유량비로 형성되고,
    상기 제 2 산화물 반도체막은 30%보다 높고 100% 이하의 산소 유량비로 형성되는, 반도체 장치의 제작 방법.
  14. 제 10 항에 있어서,
    상기 제 1 산화물 반도체막은 나노 결정을 포함하고,
    상기 제 2 산화물 반도체막은 c축 배향된 결정을 포함하는, 반도체 장치의 제작 방법.
  15. 제 10 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 각각은 In-M-Zn 산화물 타깃을 사용하여 형성되고,
    상기 M은 Ga, Al, Y, 또는 Sn인, 반도체 장치의 제작 방법.
  16. 제 15 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비가 In:M:Zn=4:2:4.1 또는 In:M:Zn=4:2:4.1 근방인, 반도체 장치의 제작 방법.
  17. 제 15 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비가 In:M:Zn=5:1:7 또는 In:M:Zn=5:1:7 근방인, 반도체 장치의 제작 방법.
  18. 제 15 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비가 In:M:Zn=1:1:1.2 또는 In:M:Zn=1:1:1.2 근방인, 반도체 장치의 제작 방법.
  19. 반도체 장치의 제작 방법으로서,
    퇴적 체임버에서 제 1 산화물 반도체막을 형성하는 제 1 단계; 및
    상기 퇴적 체임버에서 상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 제 2 단계를 포함하고,
    상기 퇴적 체임버의 분위기 중의 수증기 분압은 대기 중의 수증기 분압보다 낮고,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 100℃ 이상 200℃ 이하의 온도에서 각각 형성되고, 상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 각각 결정성을 가지고,
    상기 제 2 산화물 반도체막의 결정성은 상기 제 1 산화물 반도체막의 결정성보다 높은, 반도체 장치의 제작 방법.
  20. 제 19 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 각각은 스퍼터링법에 의하여 형성되는, 반도체 장치의 제작 방법.
  21. 제 19 항에 있어서,
    상기 제 2 산화물 반도체막은, 상기 제 1 산화물 반도체막이 형성되는 분위기 중의 산소 분압보다 산소 분압이 높은 분위기에서 형성되는, 반도체 장치의 제작 방법.
  22. 제 19 항에 있어서,
    상기 제 1 산화물 반도체막은 0% 이상 30% 이하의 산소 유량비로 형성되고,
    상기 제 2 산화물 반도체막은 30%보다 높고 100% 이하의 산소 유량비로 형성되는, 반도체 장치의 제작 방법.
  23. 제 19 항에 있어서,
    상기 제 1 산화물 반도체막은 나노 결정을 포함하고,
    상기 제 2 산화물 반도체막은 c축 배향된 결정을 포함하는, 반도체 장치의 제작 방법.
  24. 제 19 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막 각각은 In-M-Zn 산화물 타깃을 사용하여 형성되고,
    상기 M은 Ga, Al, Y, 또는 Sn인, 반도체 장치의 제작 방법.
  25. 제 24 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비가 In:M:Zn=4:2:4.1 또는 In:M:Zn=4:2:4.1 근방인, 반도체 장치의 제작 방법.
  26. 제 24 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비가 In:M:Zn=5:1:7 또는 In:M:Zn=5:1:7 근방인, 반도체 장치의 제작 방법.
  27. 제 24 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비가 In:M:Zn=1:1:1.2 또는 In:M:Zn=1:1:1.2 근방인, 반도체 장치의 제작 방법.
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