KR20180124894A - 전력 효율적 전압 레벨 변환기 회로 - Google Patents
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Abstract
개시되는 시스템들 및 방법들은 전력 효율적 전압 레벨 변환기에 관한 것이다. 제1 전압 도메인의 제1 공급 전압(vdd1) 및 제2 전압 도메인의 제2 공급 전압(vdd2)이 상이한 정상 모드에서, 전압 레벨 변환기(250)는, 제1 전압 도메인의 입력 신호(a, a_n)를 제2 전압 도메인의 출력 신호로 변환한다. 제1 공급 전압 및 제2 공급 전압이 실질적으로 동일한 바이패스 모드에서, 바이패스 회로(252)는, 전압 레벨 변환기(250)를 바이패스하고, 입력 신호를 제1 전압 도메인의 출력 신호로서 제공하도록 구성되어서, 바이패스 모드에서 전압 레벨 변환기에 의해 초래된 지연을 회피한다. 추가로, 전력-다운 회로(275)는 정상 모드가 아니라 바이패스 모드에서 전압 레벨 변환기를 전력-다운시키도록 구성된다.
Description
[0001]
개시되는 양상들은 프로세싱 시스템들을 위한 전압 공급에 관한 것이다. 보다 상세하게, 예시적 양상들은 제1 전압 도메인과 제2 전압 도메인 사이의 전압 레벨 변환을 위한 전력 효율적 전압 레벨 변환기 회로에 관련된다.
[0002]
최근 프로세싱 시스템들(예컨대, 시스템-온-칩 또는 "SOC")은 상이한 주파수 및 전력 고려사항들을 가질 수 있는 다양한 서브시스템들 또는 컴포넌트들을 포함할 수 있다. 대응적으로, SOC의 상이한 섹션들에 상이한 공급 전압들이 제공될 수 있다. 예컨대, 메모리 시스템은 보다 높은 공급 전압을 공급받을 수 있는 메모리 셀들(예컨대, 정적 랜덤 액세스 메모리 또는 "SRAM" 셀들)을 포함할 수 있는 반면, CPU(central processing unit) 또는 프로세서 코어의 로직 셀들은 보다 낮은 공급 전압들을 지원할 수 있다. 따라서, SOC는 2개 또는 그 초과의 전압 섬(voltage island)들 또는 전압 도메인들(예컨대, 로직 전압 도메인, 메모리 전압 도메인 등)로 설계될 수 있으며, 대응하는 전압 공급을 가지는 각각의 전압 도메인은 전압 도메인의 컴포넌트들(예컨대, 로직 셀들, 메모리 셀들 등)의 전압 고려사항들에 적합하도록 만들어진다.
[0003]
2개의 전압 도메인들을 교차하는 신호들, 예컨대, 메모리 전압 도메인의 메모리 시스템으로 로직 전압 도메인의 CPU에 의해 발행된 판독 또는 기록 커맨드가 존재할 수 있다. 그러한 신호들에 대해, 당해 기술 분야에서 "전압 레벨 변환기(voltage level translator)"로 알려진 변환 회로가 제1 전압 도메인으로부터 제2 전압 도메인으로 신호를 변환하도록 제공될 수 있다. 그러나, 일부 경우들에서, 하나 또는 그 초과의 전압 도메인들의 전압들이 동적으로 스케일링될 수 있으며, 이는 (예컨대, 로직 전압 도메인의 이전의 낮은 공급 전압이 보다 높은 주파수에서 로직 셀들을 동작시키도록 보다 높은 공급 전압으로 스케일링될 수 있고, 로직 전압 도메인의 보다 높은 공급 전압이 메모리 전압 도메인의 공급 전압과 실질적으로 동일할 수 있는, 당해 기술 분야에 알려져 있는 바와 같은 "터보 모드"에서) 제1 및 제2 전압 도메인들의 공급 전압들이 동일하거나 또는 실질적으로 동일한 결과를 초래할 수 있다. 그러한 경우들에서, 제1 전압 도메인 및 제2 전압 도메인의 공급 전압들이 실질적으로 동일하기 때문에, 제1 전압 도메인과 제2 전압 도메인 사이의 전압 레벨 변환기에 대한 어떠한 필요성도 존재하지 않을 것이다.
[0004]
그러나, 종래의 설계들에서, 제1 전압 도메인 및 제2 전압 도메인의 공급 전압들이 실질적으로 동일한 경우에도 전압 레벨 변환기는 그럼에도 불구하고 활성인 채로 유지될 수 있고, 제1 전압 도메인과 제2 전압 도메인 사이의 신호의 전압 변환을 불필요하게 수행할 수 있다. 활성인 채로 그리고 신호의 경로에서 유지됨으로써, 전압 레벨 변환기는 전압 레벨 변환이 필요하지 않을 때에도 항상 신호의 경로에서 전력을 소비하며, 지연을 부가한다.
[0005]
본 발명의 예시적 양상들은 전력 효율적 전압 레벨 변환기에 대한 시스템들 및 방법들에 관한 것이다. 제1 전압 도메인의 제1 공급 전압 및 제2 전압 도메인의 제2 공급 전압이 상이한 정상 모드에서, 전압 레벨 변환기는, 제1 전압 도메인의 입력 신호를 제2 전압 도메인의 출력 신호로 변환한다. 제1 공급 전압 및 제2 공급 전압이 실질적으로 동일한 바이패스 모드에서, 바이패스 회로는, 전압 레벨 변환기를 바이패스하고, 입력 신호를 제1 전압 도메인의 출력 신호로서 제공하도록 구성되어서, 바이패스 모드에서 전압 레벨 변환기에 의해 초래된 지연을 회피한다. 추가로, 전력-다운 회로(power-down circuit)는 정상 모드가 아니라 바이패스 모드에서 전압 레벨 변환기를 전력-다운(power-down)시키도록 구성된다.
[0006]
예컨대, 예시적 양상은, 제1 전압 도메인의 제1 공급 전압이 제2 전압 도메인의 제2 공급 전압과 상이한 정상 모드에서, 제1 전압 도메인의 입력 신호를 제2 전압 도메인의 출력 신호로 변환하도록 구성된 전압 레벨 변환기, 제1 공급 전압 및 제2 공급 전압이 실질적으로 동일한 바이패스 모드에서, 전압 레벨 변환기를 바이패스하고, 입력 신호를 제1 전압 도메인의 출력 신호로서 제공하도록 구성된 바이패스 회로, 및 정상 모드가 아니라 바이패스 모드에서 전압 레벨 변환기를 전력-다운시키도록 구성된 전력-다운 회로를 포함하는 장치에 관한 것이다.
[0007]
다른 예시적 양상은 전압 레벨 변환 방법에 관련되며, 그 방법은, 전압 레벨 변환기에서, 제1 전압 도메인의 제1 공급 전압이 제2 전압 도메인의 제2 공급 전압과 상이한 정상 모드에서, 제1 전압 도메인의 입력 신호를 제2 전압 도메인의 출력 신호로 변환하는 단계, 제1 공급 전압 및 제2 공급 전압이 실질적으로 동일한 바이패스 모드에서, 전압 레벨 변환기를 바이패스하고, 입력 신호를 제1 전압 도메인의 출력 신호로서 제공하는 단계, 및 정상 모드가 아니라 바이패스 모드에서 전압 레벨 변환기를 전력-다운시키는 단계를 포함한다.
[0008]
또 다른 예시적 양상은, 제1 전압 도메인의 제1 공급 전압이 제2 전압 도메인의 제2 공급 전압과 상이한 정상 모드에서, 제1 전압 도메인의 입력 신호를 제2 전압 도메인의 출력 신호로 변환하기 위한 수단, 제1 공급 전압 및 제2 공급 전압이 실질적으로 동일한 바이패스 모드에서, 변환하기 위한 수단을 바이패스하고, 제1 전압 도메인의 출력 신호를 제공하기 위한 수단, 및 정상 모드가 아니라 바이패스 모드에서 전압 레벨 변환기를 전력-다운시키기 위한 수단을 포함하는 장치에 관한 것이다.
[0009]
첨부한 도면들은 본 발명의 양상들의 설명을 돕기 위해 제시되며, 양상들의 제한이 아니라 단지 양상들의 예시를 위해 제공된다.
[0010] 도 1a-도 1b는 종래의 전압 레벨 변환기를 예시한다.
[0011] 도 2a-도 2d는 본 개시내용의 예시적 양상들에 따른, 전압 레벨 변환기에 관련된 회로들을 예시한다.
[0012] 도 3은 본 개시내용의 예시적 양상들에 따른, 전압 레벨 변환을 수행하는 방법에 대응하는 블록 다이어그램을 예시한다.
[0013] 도 4는 본 개시내용의 양상이 유리하게 사용될 수 있는 예시적 컴퓨팅 디바이스를 예시한다.
[0010] 도 1a-도 1b는 종래의 전압 레벨 변환기를 예시한다.
[0011] 도 2a-도 2d는 본 개시내용의 예시적 양상들에 따른, 전압 레벨 변환기에 관련된 회로들을 예시한다.
[0012] 도 3은 본 개시내용의 예시적 양상들에 따른, 전압 레벨 변환을 수행하는 방법에 대응하는 블록 다이어그램을 예시한다.
[0013] 도 4는 본 개시내용의 양상이 유리하게 사용될 수 있는 예시적 컴퓨팅 디바이스를 예시한다.
[0014]
본 발명의 양상들은 본 발명의 특정 양상들과 관련된 다음의 설명 및 관련 도면들에서 개시된다. 대안적 양상들은 본 발명의 범위로부터 벗어나지 않으면서 고안될 수 있다. 부가적으로, 본 발명의 잘-알려진 엘리먼트들은 본 발명의 관련된 세부사항들을 모호하게 하지 않도록 상세하게 설명되지 않을 것이거나 또는 생략될 것이다.
[0015]
"예시적"이라는 용어는, "예, 사례 또는 예시로서 제공되는"을 의미하는 것으로 본원에서 사용된다. "예시적"으로서 본원에서 설명되는 임의의 양상은 반드시 다른 양상들에 비해 바람직하거나 또는 유리한 것으로서 해석되는 것은 아니다. 마찬가지로, "본 발명의 양상들"이라는 용어는 본 발명의 모든 양상들이 논의되는 특징, 이점, 또는 동작 모드를 포함할 것을 요구하지 않는다.
[0016]
본원에서 사용되는 용어는 특정 양상들만을 설명하기 위한 것이며, 본 발명의 양상들을 제한하도록 의도되는 것은 아니다. 본원에서 사용되는 바와 같이, 단수 형태들의 표현은 문맥상 달리 명백하게 표시되지 않는 한, 복수 형태들 역시 포함하도록 의도된다. "포함하다(comprises)", "포함하는(comprising)", "구비하다(includes)" 및/또는 "구비하는(including)"이라는 용어들은, 본원에서 사용될 때, 서술된 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지 않는다는 것이 추가로 이해될 것이다.
[0017]
추가로, 많은 양상들이, 예컨대, 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 액션(action)들의 시퀀스들에 관해 설명된다. 본원에서 설명되는 다양한 액션들이 특정 회로들(예컨대, ASIC(application specific integrated circuit)들)에 의해, 하나 또는 그 초과의 프로세서들에 의해 실행되는 프로그램 명령들에 의해 또는 이 둘의 조합에 의해 수행될 수 있다는 것이 인식될 것이다. 부가적으로, 본원에서 설명되는 이러한 액션들의 시퀀스는, 실행 시에, 연관된 프로세서로 하여금 본원에서 설명되는 기능성을 수행하게 할 대응하는 컴퓨터 명령들의 세트가 저장된 임의의 형태의 컴퓨터 판독가능한 저장 매체 내에서 전적으로 구현되는 것으로 고려될 수 있다. 따라서, 본 발명의 다양한 양상들은 다수의 상이한 형태들로 구현될 수 있으며, 이들 모두는 청구되는 청구 대상의 범위 내에 있는 것으로 고려된다. 또한, 본원에서 설명되는 양상들 각각에 대해, 임의의 그러한 양상들의 대응하는 형태는 예컨대, 설명되는 액션을 수행하도록 "구성되는 로직"으로서 본원에서 설명될 수 있다.
[0018]
본 개시내용의 예시적 양상들은 신호를 제1 전압 도메인으로부터 제2 전압 도메인으로 변환하도록 구성된 전압 레벨 변환기에 관한 것이다. 제1 전압 도메인이 제2 전압 도메인과 동일한 경우, 선택적 바이패스 회로는, 제1 전압 도메인과 제2 전압 도메인 사이의 신호의 경로에서 전압 레벨 변환기에 의해 초래된 지연을 회피하도록 전압 레벨 변환기를 바이패스하기 위해 포함된다. 게다가, 예시적 양상들에서, 전력 제어 회로들은, 전압 레벨 변환기가 위에서-설명된 방식으로 바이패스될 때 전압 레벨 변환기를 전력-다운시키거나 또는 셧 오프(shut off)하기 위해 포함될 수 있다. 따라서, 예시적 양상들에서, 전압 레벨 변환기가 신호의 경로에 필요하지 않을 때 전압 레벨 변환기와 연관된 전력 소비 및 지연이 회피될 수 있다. 이러한 그리고 관련된 양상들은 이제 다음의 섹션들에서 도면들을 참조로 설명될 것이다.
[0019]
먼저, 도 1a-도 1b를 참조하여, 종래의 전압 레벨 변환기(100)가 설명될 것이다. 전압 레벨 변환기(100)는 제1 공급 전압(VDD1)에 의해 공급된 제1 전압 도메인의 상보적 입력 신호들 a(114) 및 a_n(116)을 제2 공급 전압(VDD2)에 의해 공급된 제2 전압 도메인의 출력 신호 z(120)로 변환하도록 구성된다. 일반성의 손실 없이, 제1 공급 전압(VDD1)은 정상 동작 조건들 하에서 제2 공급 전압(VDD2)보다 작을 수 있는 반면, 일부 사례들에서, 제1 및 제2 공급 전압들(VDD1 및 VDD2)은 실질적으로 동일한 전압 값들일 수 있다. 제1 및 제2 공급 전압들(VDD1 및 VDD2)이 상이한 값들을 취할 수 있는 특정 조건들 또는 이러한 전압 공급들이 생성되는 방식이 이러한 논의에 적절하지 않지만, 예는 로직 셀들을 가지는 프로세싱 시스템 등의 프로세서 코어를 포함하는 제1 전압 도메인(여기서, 제1 공급 전압(VDD1)은 로직 공급 전압으로 지칭될 수 있음) 및 메모리 셀들을 가지는 메모리 시스템을 포함하는 제2 전압 도메인(여기서, 제2 공급 전압(VDD2)은 메모리 공급 전압으로 지칭될 수 있음)에 관련될 수 있다.
[0020]
도 1a-도 1b에서 예시되는 구성에서, 전압 레벨 변환기(100)는, PMOS(p-channel metal oxide semiconductor) 디바이스들 또는 PFET(p-channel field effect transistor)들로 구성될 수 있는 풀-업 트랜지스터들(102 및 104); NMOS(n-channel metal oxide semiconductor) 디바이스들 또는 NFET(n-channel field effect transistor)들로 구성될 수 있는 풀-다운 트랜지스터들(108 및 112); 및 PMOS 디바이스들 또는 PFET들로서 구성될 수 있는 풀-업 트랜지스터들(106 및 110)을 포함한다. 상보적 입력 신호들 a(114) 및 a_n(116)의 전압 레벨 변환의 출력은 노드(122)로부터 도출될 수 있으며, 이들은 인버터(118)를 통과하여 출력 신호 z(120)를 제공할 수 있다. 도 1a-도 1b에서 예시되는 바와 같은 전압 레벨 변환기(100)의 동작 세부사항들이 잘-알려져 있지만, 본 개시내용의 예시적 양상들이 적용될 수 있는, 다양한 다른 구성들의 전압 레벨 변환기들이 가능하다는 것을 유념하면서, 다음의 섹션들에서 일부 간략한 세부사항들이 제공될 것이다.
[0021]
도 1a를 참조하면, 입력 신호 a(114)가 로우 로직 상태(예컨대, 바이너리 "0")로부터 하이 로직 상태(예컨대, 바이너리 "1")로 상승하거나 또는 트랜지션하고, 그리고 대응적으로 입력 신호 a_n(116)가 하강하는 경우가 예시된다. 대응적으로, 제1 스테이지에서, 풀-업 트랜지스터(106)는 셧 오프되기 시작할 것이고, 풀-다운 트랜지스터(108)는 턴 온되기 시작할 것이며, 이는 노드(122)를 방전시키기 시작한다. 다른 한편으로, 입력 신호 a_n(116)은 하강하여 풀-다운 트랜지스터(112)를 셧 오프하는 반면, 풀-업 트랜지스터(110)를 턴 온시킨다. 일단 노드(122)가 충분히 로우 값으로 하강하면, 제2 스테이지에서, 풀-업 트랜지스터(104)는 턴 온되고, 풀-업 트랜지스터들(104 및 110)은 노드(123)를 제2 공급 전압(VDD2)으로 충전시키기 시작한다.
[0022]
노드(123)가 충전됨에 따라, 풀-업 트랜지스터(102)는 셧 오프되기 시작하며, 이는 풀-다운 트랜지스터(108)가 노드(122)를 추가로 풀 다운시키도록 보조한다. 풀 다운되는 노드(122)는 풀-업 트랜지스터(104)가 턴 온되는 프로세스를 보조하며, 이는 추가로 노드(123)를 충전시킨다. 결국, 풀-업 트랜지스터(102)는 완전히 셧 오프되고, 노드(122)는 "0"의 로직 상태로 트랜지션되는 반면, 노드(123)는 제2 전압 도메인의 로직 "1"로 트랜지션된다. 노드들(122 및 123)은 상보적 입력 신호들 a(114) 및 a_n(116)의 값들의 후속하는 변화가 발생할 때까지 "0" 및 "1"의 자신들의 로직 상태들을 유지한다.
[0023]
따라서, 노드(122)의 인버팅된 값이, 인버터(118)를 통과한 이후에, 제1 전압 도메인의 입력 신호 a(114)의 상승 및 입력 신호 a_n(116)의 하강에 대응하는 출력 신호 z(120)로서 나타나며, 이 출력 신호 z(120)는 제2 전압 도메인에서 상승한다. 전압 레벨 변환기(100)의 위에서-식별된 스테이지들은 상보적 입력 신호들 a(114) 및 a_n(116)과 출력 신호 z(120) 사이의 경로에서 대응하는 지연들 또는 레이턴시를 초래한다.
[0024]
이제 도 1b를 참조하여, 입력 신호 a(114)가 하강하고 a_n(116)이 상승하는 반대 시나리오가 이제 설명될 것이다. 이러한 경우, 풀-업 트랜지스터(110)는 셧 오프되기 시작할 것이고, 풀-다운 트랜지스터(112)는 턴 온되기 시작할 것이며, 따라서, 노드(123)를 방전시킨다. 다른 한편으로, 입력 신호 a(114)가 하강함에 따라, 풀-다운 트랜지스터(108)는 셧 오프되게 되는 반면, 풀-업 트랜지스터(106)는 턴 온된다. 일단 노드(123)가 충분히 로우 값으로 하강하면, 제2 스테이지에서, 풀-업 트랜지스터(102)는 턴 온되고, 풀-업 트랜지스터들(102 및 106)은 노드(122)를 제2 공급 전압(VDD2)으로 충전시키기 시작한다. 노드(122)가 충전됨에 따라, 풀-업 트랜지스터(104)는 셧 오프되게 되며, 이는 풀-다운 트랜지스터(112)가 노드(123)를 추가로 풀 다운하도록 돕는다. 풀 다운되는 노드(123)는 풀-업 트랜지스터(102)가 턴 온되는 것을 보조하며, 이는 노드(122)를 추가로 충전시킨다. 결국, 풀-업 트랜지스터(104)는 완전히 셧 오프되고, 노드(123)는 "0"의 로직 상태로 트랜지션되는 반면, 노드(122)는 제2 전압 도메인의 "1"의 로직 상태로 트랜지션된다. 노드(122)의 로직 상태는 인버터(118)에 의해 인버팅되어, 제2 전압 도메인의 하강 출력 신호 z(120)로서 나타난다. 상보적 입력 신호들 a(114) 및 a_n(116)에 대해 후속하는 트랜지션이 발생할 때까지, 노드들(122 및 123)은 "1" 및 "0"의 자신들의 로직 상태들을 각각 유지한다. 알 수 있는 바와 같이, 이러한 경우 전압 레벨 변환기(100)의 동작에 수반되는 위에서-식별된 스테이지들은 또한 상당한 지연들을 야기한다.
[0025]
제1 및 제2 공급 전압들(VDD1 및 VDD2)의 전압 값들 사이의 차이가 큰 경우들에 대해, 전압 레벨 변환기(100)의 좌측 상의 풀-업 트랜지스터들(102 및 106)의 스택은, 풀-다운 트랜지스터(108)가, 예컨대, 입력 신호 a(114)가 상승(또는 로우로부터 하이로 트랜지션)하고, 대응적으로, 입력 신호 a_n(116)이 하강(또는 하이로부터 로우로 트랜지션)하는 경우에 대해, 노드(122)를 효과적으로 풀 다운시킬 수 있게 허용하기 위해 약화될 수 있다. 유사하게, 전압 레벨 변환기(100)의 우측 상의 풀-업 트랜지스터들(104 및 110)의 스택은, 입력 신호 a(114)가 하강하고, 대응적으로, 입력 신호 a_n(116)이 상승하는 경우에 대해 풀-다운 트랜지스터(112)가 노드(123)를 효과적으로 풀-다운시킬 수 있게 허용하기 위해 약화될 수 있다. 풀-다운 및 풀-업 트랜지스터들의 이러한 상대적 사이징은 상보적 입력 신호들 a(114) 및 a_n(116) 및 출력 신호 z(120)로부터의 지연을 추가로 증가시킬 수 있다.
[0026]
전압 레벨 변환기(100)에 대한 위의 논의들로부터, 도 1a-도 1b에 도시되는 두 경우들 모두에서, 상당한 지연이 초래된다는 것이 인식될 수 있다. 게다가, 다양한 풀-업 및 풀-다운 트랜지스터들을 턴 온 및 턴 오프시키는 다수의 스테이지들이 또한 전력을 소비한다. 제1 전압 도메인의 제1 공급 전압(VDD1) 및 제2 전압 도메인의 제2 공급 전압(VDD2)이 실질적으로 동일한 경우, 전압 레벨 변환기(100)와 연관된 지연 및 전력이, 도 2a-도 2b를 참조하여 이제 논의될 예시적 양상들에서 회피될 수 있다.
[0027]
도 2a를 참조하면, 전압 레벨 변환기(250) 및 바이패스 회로(252)를 포함하는 회로(200)가 도시된다. 전압 레벨 변환기(250)는, 도 1a-도 1b를 참조하여 설명되는 종래의 전압 레벨 변환기(100), 또는 제1 공급 전압(VDD1)에 의해 공급된 제1 전압 도메인의 상보적 입력 신호들 a(214) 및 a_n(216)을 제2 공급 전압(VDD2)에 의해 공급된 제2 전압 도메인의 노드(222)에서 도출된 중간 출력 신호 y_n으로 변환하는 데 적합한 임의의 다른 전압 레벨 변환기 구성과 유사하게 구성될 수 있다. 예시적 양상에서, 제1 전압 도메인은 로직 셀들을 포함하는 로직 전압 도메인에 대응하고, 제2 전압 도메인은 메모리 셀들을 포함하는 메모리 전압 도메인에 대응한다.
[0028]
전압 레벨 변환기(250)의 구성이 전압 레벨 변환기(100)의 구성과 유사한 양상들에서, 전압 레벨 변환기(250)의 컴포넌트들은 전압 레벨 변환기(100)의 대응하는 컴포넌트들과 유사한 기능성을 가질 수 있어서, 간략함을 위해, 전압 레벨 변환기(250)의 동작 세부사항들이 반복되지 않을 것이다. 간략하게, 전압 레벨 변환기(250)의 풀-업 트랜지스터들(202, 204, 206, 210) 및 풀-다운 트랜지스터들(208, 212)은, 전압 레벨 변환기(100)의 대응하는 풀-업 트랜지스터들(102, 104, 106, 110) 및 풀-다운 트랜지스터들(108, 112)로서 유사하게 구성될 수 있다. 따라서, 노드들(222 및 223)은, 도 1a-도 1b에서 설명되는 바와 같은 상보적 입력 신호들 a(114) 및 a_n(116)의 상승 및 하강에 기반하는 노드들(122 및 123)과 유사한 방식으로 상보적 입력 신호들 a(214) 및 a_n(216)의 상승 및 하강에 기반하는 제2 전압 도메인으로 변환된 전압들을 수신할 수 있다.
[0029]
추가로, 회로(200)는 몇몇 동작 모드들을 수반할 수 있다. 예컨대, 정상 동작 모드는, 제1 공급 전압(VDD1)이 제2 공급 전압(VDD2)과 상이하고(예컨대, 이보다 작거나 또는 이보다 큼), 제1 전압 도메인으로부터 제2 전압 도메인으로의 상보적 입력 신호들 a(214) 및 a_n(216)의 전압 레벨 변환이 요구되는 상황들을 포함하는 것으로 정의될 수 있다. 정상 모드에서, 전압 레벨 변환기(250)의 기능성이 전압 레벨 변환기(100)의 기능성과 실질적으로 유사할 수 있다.
[0030]
회로(200)의 제2 동작 모드는, 제1 공급 전압(VDD1)이 제2 공급 전압(VDD2)과 실질적으로 동일한 바이패스 모드로서 정의되어서, 제1 전압 도메인으로부터 제2 전압 도메인으로의 상보적 입력 신호들 a(214) 및 a_n(216)의 전압 레벨 변환이 바이패스 모드에서 회피될 수 있다. 바이패스 모드는, 예컨대, 제1 전압 도메인(예컨대, 로직 전압 도메인) 및 제2 전압 도메인(예컨대, 메모리 전압 도메인)의 공급 전압들이 동일하거나 또는 실질적으로 동일한 앞서 언급된 터보 모드에 대응할 수 있다. 이러한 맥락에서, 실질적으로 동일한 것은, 턴 오프되어야 하는 보다 높은 전압 도메인의 디바이스들이 원하지 않는 누설 전류를 야기하도록 충분히 턴 온되지 않도록, 제1 전압 도메인과 제2 전압 도메인 사이의 전압 차이가 충분히 작은 것으로서 당업자들에 의해 이해될 것이다. 바이패스 모드에서, 전압 레벨 변환기(250)를 바이패스하고, 이에 의해, 전압 레벨 변환기(250)를 통과하는(traversing through) 상보적 입력 신호들 a(214) 및 a_n(216)에 의해 발생될 수 있는 지연을 회피하기 위해 바이패스 회로(252)가 사용될 수 있다.
[0031]
일부 양상들에서, 바이패스 회로(252)는, 바이패스 모드에서, 입력 신호 a_n(216)을 바이패스 회로(252)의 출력으로서 선택하기 위한 선택기 또는 멀티플렉서로서 구현되고; 정상 모드에서, 중간 신호 y_n을 바이패스 회로(252)의 출력으로서 나타내는 노드(222)로서 구현될 수 있다. 이를 위해, 바이패스 회로(252)는, PFET 및 NFET 디바이스의 병렬 커플링에 의해 각각 형성되는 2개의 송신-게이트 회로들(234 및 236)을 포함할 수 있다. 신호 bypass(232)는, 회로(200)가 바이패스 모드에서 동작될 경우, 어서트(assert)될 수 있다. bypass(232)의 상보는 신호 bypass_n(230)으로서 도시된다. bypass(232)가 하이이면, bypass_n(230)은 로우이고, 송신-게이트 회로(234)는 a_n(216)을 바이패스 회로(252)의 출력으로 전달하기 위해 턴 온된다. 다른 한편으로, bypass(232)가 로우이면, bypass_n(230)은 하이이고, 송신-게이트 회로(236)는 중간 신호 y_n(즉, 노드(222))을 바이패스 회로(252)의 출력으로 전달하기 위해 턴 온된다. 바이패스 회로(252)의 출력은 인버터(218)에 의해 인버팅되어, 회로(200)의 출력 신호 z(220)로서 나타난다. 따라서, 바이패스 모드에서, (예컨대, bypass(232)가, 실질적으로 동일한 제1 및 제2 공급 전압들(VDD1 및 VDD2)에 기반하여 어서트될 때), 전압 레벨 변환기(250) 및 대응하는 지연들을 완전히 바이패스하는 동안, a_n(216)은 바이패스 회로(252)의 출력으로서 선택될 수 있다.
[0032]
도 2b-도 2d는 바이패스 모드에서 전력 절약들을 위해 사용될 수 있는 전력 다운 회로들에 관련된 예시적 양상들을 예시한다. 하기의 섹션들에서 상세하게 설명되는 바와 같이, bypass(232)가 어서트되고 전압 레벨 변환기(250)가 바이패스될 때 전력 다운 회로들은 선택적으로 배치된다.
[0033]
먼저, 도 2b를 참조하면, 바이패스 모드에서의 전력 절약들의 예시적 양상에 따른 회로(270)가 예시된다. 회로(270)는 도 2a의 회로(200)에 부가된 전력-다운 회로(275)를 포함한다. 보다 상세하게는, 회로(270)는 또한, 위의 도 2a를 참조하여 논의된 바와 같은 전압 레벨 변환기(250) 및 바이패스 회로(252)를 포함하고, 전력-다운 회로(275)는 도시되는 바와 같이 전압 레벨 변환기(250)에 커플링된다. 바이패스 모드에서, bypass(232)가 어서트될 때, 전력-다운 회로(275)는 전압 레벨 변환기(250)를 선택적으로 전력 다운시키도록 구성된다. 그러나, 정상 모드에서, bypass(232)가 어서트되지 않을 때(또는 다시 말해서, bypass_n(230)이 어서트될 때), 전력-다운 회로(275)는 정상 동작 동안 전압 레벨 변환기(250)를 활성화 상태로 유지한다. 전력-다운 회로(275)는 아래에서 보다 상세하게 설명될 것이다.
[0034]
도시되는 바와 같이, 전력-다운 회로(275)는 제1 풀-다운 트랜지스터(240)(예컨대, NMOS 트랜지스터 또는 NFET)를 포함한다. 제1 풀-다운 트랜지스터(240)는 전압 레벨 변환기(250)의 풀-다운 트랜지스터들(208 및 212)의 각각의 풀-다운 트랜지스터 및 접지에 직렬로 연결되며, 여기서, 제1 풀-다운 트랜지스터(240)의 게이트는 bypass_n(230)에 의해 제어된다. 따라서, 정상 모드에서, bypass(232)가 어서트되지 않고 bypass_n(230)이 어서트될 때, 제1 풀-다운 트랜지스터(240)가 턴 온되며, 이는 풀-다운 트랜지스터들(208 및 212)의 소스 단자들을 접지에 연결시켜서, 전압 레벨 변환기(250)의 정상 구성을 유지하거나 또는 다시 말해서, 전압 레벨 변환기(250)로 하여금 활성 상태를 유지하게 한다. 다른 한편으로, 바이패스 모드에서, bypass(232)가 어서트되어서, bypass_n(230)으로 하여금 로우로 구동되게 하고, 제1 풀-다운 트랜지스터(240)를 턴 오프시키며, 결국, 풀-다운 트랜지스터들(208 및 212)에 대한, 접지로의 경로를 게이트 오프하고, 전압 레벨 변환기(250)로 하여금 전력 다운되게 한다.
[0035]
전력-다운 회로(275)는 또한, 제1 풀-업 트랜지스터(242)(예컨대, PMOS 트랜지스터 또는 PFET)를 포함할 수 있지만, 이것은 선택적일 수 있다. 전력-다운 회로(275)에 포함되는 경우, 제1 풀-업 트랜지스터(242)는 전압 레벨 변환기(250)의 중간 신호 y_n(또는 노드(222)) 및 제2 공급 전압(VDD2)에 연결되며, 여기서, 제1 풀-업 트랜지스터(242)의 게이트는 또한 bypass_n(230)에 의해 제어된다. 정상 모드에서, bypass(232)가 로우이고 bypass_n(230)이 어서트되어서, 제1 풀-업 트랜지스터(242)를 턴 오프시키며, 이는 전압 레벨 변환기(250)의 정상 구성에 영향을 미치지 않는다. 다른 한편으로, 바이패스 모드에서, bypass(232)가 어서트되어서, bypass_n(230)으로 하여금 로우로 구동되게 하고, 제1 풀-업 트랜지스터(242)를 턴 온시켜서, 노드(222)를 제2 공급 전압(VDD2)에 연결시키고, 풀-업 트랜지스터(204)를 턴 오프시킨다. 그에 따라서, 제1 풀-업 트랜지스터(242)는, 포함되는 경우, (노드(222)를 제2 공급 전압(VDD2)에 연결함으로써) 노드(222)로 하여금 바이패스 모드에서 플로팅(float)하지 않게 하며, 이는 바이패스 회로(252)에서 백 커플링(back coupling)의 감소로 이어져, 이로써 바이패스 모드에서 회로(270)의 성능이 개선된다는 것을 알 수 있다. 대응적으로, 제2 공급 전압(VDD2)으로부터 풀-업 트랜지스터(210) 및 풀-다운 트랜지스터(212)로의 전력 공급은 또한 바이패스 모드에서 컷 오프된다.
[0036]
따라서, 바이패스 모드에서, bypass_n(230)이 어서트될 때, 제1 풀-다운 트랜지스터(240)를 턴 오프시키고 제1 풀-업 트랜지스터(242)를 턴 온시키는 것의 결합된 효과는 전력 공급으로부터 전압 레벨 변환기(250)의 스위칭 트랜지스터들 모두를 격리시키는 것이어서, 전압 레벨 변환기(250)를 전력-다운시킨다. 따라서, 전압 레벨 변환기(250)가 바이패스될 때(예컨대, 제1 및 제2 공급 전압들(VDD1 및 VDD2)이 실질적으로 동일할 때), 전압 레벨 변환기(250)는 또한 전력 다운되어서, 전력 절약들이 이루어진다.
[0037]
전력-다운 회로(275)가 제1 풀-업 트랜지스터(242)를 포함하지 않는 경우, 노드(222)에 커플링된 중간 신호 y_n은 바이패스 모드 동안 플로팅하게 될 것이지만, 앞서 설명된 바와 같이 제1 풀-다운 트랜지스터(240)가 게이트 오프될 것이기 때문에 전압 레벨 변환기(250)는 여전히 전력 다운 상태로 유지될 것이다. 전력-다운 회로(275)에 제1 풀-업 트랜지스터(242)를 포함하지 않는 것은 전력-다운 회로(275)와 연관된 영역을 감소시킬 수 있다.
[0038]
다음으로, 도 2c를 참조하면, 바이패스 모드에서의 전력 절약들의 다른 예시적 양상에 따른 회로(280)가 예시된다. 회로(270)와 같이, 회로(280)는 또한, 도 2a의 회로(200)에 부가된 전력-다운 회로(이 경우 전력-다운 회로(285)로서 식별됨)를 포함한다. 보다 상세하게는, 회로(280)는 또한, 위의 도 2a를 참조하여 논의된 바와 같은 전압 레벨 변환기(250) 및 바이패스 회로(252)를 포함하고, 전력-다운 회로(285)는 도시되는 바와 같이 전압 레벨 변환기(250)에 커플링된다. 바이패스 모드에서, bypass(232)가 어서트될 때, 전력-다운 회로(285)는 전압 레벨 변환기(250)를 선택적으로 전력 다운시키도록 구성된다. 그러나, 정상 모드에서, bypass(232)가 어서트되지 않을 때(또는 다시 말해서, bypass_n(230)이 어서트될 때), 전력-다운 회로(285)는 정상 동작 동안 전압 레벨 변환기(250)를 활성화 상태로 유지한다. 전력-다운 회로(285)는 아래에서 보다 상세하게 설명될 것이다.
[0039]
도시되는 바와 같이, 전력-다운 회로(285)는 제2 공급 전압(VDD2)과 전압 레벨 변환기(250) 사이에(예컨대, 도시되는 바와 같이, 전압 레벨 변환기(250)의 풀-업 트랜지스터들(202 및 204)에) 커플링된 제2 풀-업 트랜지스터(282)를 포함하며, 여기서, 제2 풀-업 트랜지스터(282)의 게이트는 bypass(232)에 의해 제어된다. 바이패스 모드에서, bypass(232)가 하이일 때, 제2 풀-업 트랜지스터(282)는 턴 오프되어서, 제2 공급 전압(VDD2)으로부터 전압 레벨 변환기(250)로의 전압 공급을 게이트 오프하고, 노드(222) 및 신호 y_n으로 하여금 플로팅하게 한다. 이와 달리, 정상 모드에서, bypass(232)는 로우여서, 제2 풀-업 트랜지스터(282)로 하여금 턴 온되게 하고, 제2 공급 전압(VDD2)을 정상적으로 전압 레벨 변환기(250)에 연결시킨다.
[0040]
전력-다운 회로(285)는 전압 레벨 변환기(250)의 노드(222)에 연결된 제2 풀-다운 트랜지스터(284)(예컨대, NMOS 트랜지스터 또는 NFET)를 선택적으로 포함할 수 있으며, 여기서, 제2 풀-다운 트랜지스터(284)의 게이트는 bypass(232)에 의해 제어된다. 제2 풀-다운 트랜지스터(284)가 이러한 방식으로 구성될 경우, 바이패스 모드에서, bypass(232)가 하이일 때, 제2 풀-다운 트랜지스터(284)가 턴 온되어서, 노드(222) 또는 신호 y_n을 접지 또는 로직 "0"에 연결시킨다. 그에 따라서, 제2 풀-다운 트랜지스터(284)는 또한, 노드(222)가 바이패스 모드에서 플로팅하는 것을 방지하여서, 바이패스 회로(252)에서의 백 커플링을 감소시켜, 이로써, 바이패스 모드에서 회로(280)의 성능이 개선될 수 있다. 정상 모드에서, bypass(232)는 로우여서, 제2 풀-다운 트랜지스터(284)로 하여금 턴 오프되게 하여, 노드(222) 또는 신호 y_n에 대한 임의의 영향이 제거된다.
[0041]
이제 도 2d를 참조하면, 바이패스 모드에서의 전력 절약들의 또 다른 예시적 양상에 따른 회로(290)가 예시된다. 회로들(270 및 280)과 같이, 회로(290)는 또한, 도 2a의 회로(200)에 부가된, 이러한 경우의 전력-다운 회로(295)로서 식별된 전력-다운 회로를 포함한다. 보다 상세하게는, 회로(290)는 또한, 위의 도 2a를 참조하여 논의된 바와 같은 전압 레벨 변환기(250) 및 바이패스 회로(252)를 포함하고, 전력-다운 회로(295)는 도시되는 바와 같이 전압 레벨 변환기(250)에 커플링된다. 바이패스 모드에서, bypass(232)가 어서트될 때, 전력-다운 회로(295)는 전압 레벨 변환기(250)를 선택적으로 전력 다운시키도록 구성된다. 그러나, 정상 모드에서, bypass(232)가 어서트되지 않을 때(또는 다시 말해서, bypass_n(230)이 어서트될 때), 전력-다운 회로(295)는 정상 동작 동안 전압 레벨 변환기(250)를 활성화 상태로 유지한다. 전력-다운 회로(295)는 아래에서 보다 상세하게 설명될 것이다.
[0042]
도시되는 바와 같이, 전력-다운 회로(295)는 또한, 위에서 설명된 전력-다운 회로(285)의 제2 풀-업 트랜지스터(282)로서 유사하게 구성되고, 그리고 제2 공급 전압(VDD2)과 전압 레벨 변환기(250) 사이에(예컨대, 도시되는 바와 같이, 전압 레벨 변환기(250)의 풀-업 트랜지스터들(202 및 204)에) 커플링된 제2 풀-업 트랜지스터(282)를 포함하며, 여기서, 제2 풀-업 트랜지스터(282)의 게이트는 bypass(232)에 의해 제어된다. 바이패스 모드에서, bypass(232)가 하이일 때, 제2 풀-업 트랜지스터(282)는 유사하게 턴 오프되어서, 제2 공급 전압(VDD2)으로부터 전압 레벨 변환기(250)로의 전압 공급을 게이트 오프하고, 노드(222) 및 신호 y_n으로 하여금 플로팅하게 한다. 그렇지 않으면, 정상 모드에서, bypass(232)는 로우여서, 제2 풀-업 트랜지스터(282)로 하여금 턴 온되게 하고, 제2 공급 전압(VDD2)으로 하여금 정상적으로 전압 레벨 변환기(250)에 커플링되게 한다.
[0043]
전력-다운 회로(295)는 또한, 전압 레벨 변환기(250)와 접지 사이에 커플링된 제3 풀-다운 트랜지스터(294)를 포함하며, 제3 풀-다운 트랜지스터(294)의 게이트는 bypass_n(230)에 의해 제어된다. 바이패스 모드에서, bypass_n(230)이 로우일 때, 제3 풀-다운 트랜지스터(294)는 턴 오프되어서, 전압 레벨 변환기(250)에 대한 접지로의 경로를 게이트 오프한다. 그렇지 않으면, 정상 모드에서, bypass_n(230)은 하이여서, 제3 풀-다운 트랜지스터(294)로 하여금 턴 온되게 하고, 전압 레벨 변환기(250)로 하여금 정상적으로 접지에 커플링되게 한다.
[0044]
전력-다운 회로(295)는, 전압 레벨 변환기(250)의 노드(222)에 연결된 제4 풀-다운 트랜지스터(296) 또는 제4 풀-업 트랜지스터(298) 둘 모두가 아니라 이 둘 중 하나를 선택적으로 포함할 수 있다. 제4 풀-다운 트랜지스터(296)가 전력-다운 회로(295)에 포함되면, 제4 풀-다운 트랜지스터(296)의 게이트는 bypass(232)에 의해 제어된다. 바이패스 모드에서, bypass(232)가 하이일 때, 제4 풀-다운 트랜지스터(296)는 턴 온되어서, 노드(222)를 접지 또는 로직 "0"에 연결시킨다. 정상 모드에서, bypass(232)는 로우여서, 제4 풀-다운 트랜지스터(296)로 하여금 턴 오프되게 하여, 노드(222) 또는 신호 y_n에 대한 임의의 영향을 제거한다.
[0045]
다른 한편으로, 제4 풀-업 트랜지스터(298)가 전력-다운 회로(295)에 포함되면, 제4 풀-업 트랜지스터(298)의 게이트는 bypass_n(230)에 의해 제어된다. 바이패스 모드에서, bypass_n(230)이 로우일 때, 제4 풀-업 트랜지스터(298)는 턴 온되어서, 노드(222)를 제2 공급 전압(VDD2) 또는 로직 "1"에 연결시킨다. 정상 모드에서, bypass_n(230)은 하이여서, 제4 풀-업 트랜지스터(298)로 하여금 턴 오프되게 하여, 노드(222) 또는 신호 y_n에 대한 임의의 영향을 제거한다. 인식될 바와 같이, 제4 풀-다운 트랜지스터(296) 또는 제4 풀-업 트랜지스터(298) 중 어느 하나가 위에서와 같이 구성된 전력-다운 회로(295)에 포함될 때, 노드(222)가 바이패스 모드에서 플로팅하는 것이 방지되며, 이는 바이패스 회로(252)의 백 커플링의 감소로 이어져, 이로써 바이패스 모드에서 회로(290)의 성능이 개선된다.
[0046]
따라서, 예시적 양상들에서, 회로(270, 280 또는 290)와 같은 회로들은 전압 레벨 변환기(250)가 바이패스 모드에서 사용되지 않을 때 전력 소비를 회피하기 위해 전력-다운 회로들(275, 285 또는 295)로 각각 구성될 수 있다. 회로(270, 280 및 290)는 또한, 바이패스 모드에서 전압 레벨 변환기를 통한 지연을 회피하기 위해 바이패스 회로(252)를 포함한다.
[0047]
예컨대, bypass(232)를 어서트하기 위해 바이패스 모드에 들어가는 상황들은, 실질적으로 동일한 전압 값이 되는 제1 및 제2 공급 전압들(VDD1 및 VDD2)의 검출을 수반할 수 있다. 이러한 검출은 당해 기술 분야에 알려져 있는 방법들 및 시스템들로 수행될 수 있다. 예컨대, 배터리로 동작되는 모바일 디바이스의 배터리 레벨들 또는 충전 조건들은 바이패스 모드에 들어가거나 또는 바이패스 모드에서 나가기 위해 사용될 수 있다. 예시하기 위해, 모바일 디바이스가 외부 전력 소스에 플러깅되면, 또는 배터리 레벨이 하이이면(또는 특정 충전 레벨을 초과하면), 모바일 디바이스는 제1 및 제2 공급 전압들(VDD1 및 VDD2)이 실질적으로 동일하게 이루어질 수 있는 고 성능 또는 터보 모드를 지원하도록 프로그래밍될 수 있다. 그러나, 예컨대, 배터리 레벨이 로우 배터리 모드에 대한 사전 결정된 레벨 미만으로 떨어지면, 제1 및 제2 공급 전압들(VDD1 및 VDD2)의 개별 전압 레벨들이 유지될 수 있고, 바이패스 모드에서 나갈 수 있다. 디지털 및/또는 아날로그 회로는 바이패스 모드가 선택될 수 있는지 여부 또는 정상 동작 조건들이 전압 레벨 변환기에 적용되는지에 대한 표시들을 대응적으로 제공하기 위해 외부 전력 소스에 대한 연결 또는 배터리 레벨들을 검출하도록 구성될 수 있다. 일부 예들에서, 프로그래머 또는 운영 시스템이 바이패스 모드에 들어가거나 또는 바이패스 모드에서 나오기 위해 사용될 수 있는 소프트웨어 제어들을 제공하는 것이 또한 가능할 수 있다. (예컨대, bypass(232)를 어서트하기 위한) 바이패스 모드의 검출 또는 결정을 위한 다양한 다른 옵션들은 당업자들에 의해 인식될 것이고, 그에 따라서 본원에서 보다 상세하게 논의되지 않을 것이다.
[0048]
예시적 양상들은 본원에서 개시되는 프로세스들, 함수들 및/또는 알고리즘들을 수행하기 위한 다양한 방법들을 포함한다는 것이 인식될 것이다. 예컨대, 도 3에서 예시되는 바와 같이, 예시적 양상은 전압 레벨 변환을 수행하는 방법(300)을 포함할 수 있다. 방법(300)은 예컨대, 회로들(270, 280 또는 290)의 정상 동작 모드에 관련된 블록(302)을 포함할 수 있고, 블록(303)은 예컨대, 회로들(270, 280 또는 290)의 바이패스 동작 모드에 관련될 수 있다. 도 3은, 경우에 따라 정상 모드로부터 바이패스 모드로의 또는 바이패스 모드로부터 정상모드로의 변환이 가능함을 표시하기 위한 블록들(302 및 303) 사이의 양방향 화살표를 도시한다. 이러한 블록들(302 및 303)은 아래에서 보다 상세하게 설명될 것이다.
[0049]
언급된 바와 같이, 블록(302)은 정상 동작 모드에 관련될 수 있으며, 제1 전압 도메인의 제1 공급 전압(VDD1)은 제2 전압 도메인의 제2 공급 전압(VDD2)과 상이하다. 정상 모드에서, 블록(302)은, 예컨대, 전압 레벨 변환기(250)에서, 제1 전압 도메인의 입력 신호, 예컨대, 입력 신호 a(214)를 정상 모드에서 제2 전압 도메인의 출력 신호, 예컨대, 출력 신호 z(220)로 변환하는 단계를 포함할 수 있다.
[0050]
블록(303)은 바이패스 동작 모드에 관련될 수 있으며, 여기서, 제1 및 제2 공급 전압들(VDD1 및 VDD2)은 실질적으로 동일하다. 블록(303)은 동시에 수행될 수 있는 블록들(304 및 306)을 포함할 수 있다.
[0051]
이로써, 블록(304)은 전압 레벨 변환기를 바이패스하는 단계, 및 바이패스 모드에서 제1 전압 도메인의 출력 신호로서 입력 신호를 제공하는 단계를 포함할 수 있다. 예컨대, 블록(304)은 bypass(232)가 어서트될 때 바이패스 회로(252)를 사용하여 전압 레벨 변환기(250)를 바이패스하는 단계, 및 제1 전압 도메인의 출력 신호로서 입력 신호를 제공하는 단계를 포함할 수 있다.
[0052]
블록(306)은 바이패스 모드에서 전압 레벨 변환기를 선택적으로 전력-다운시키는 단계를 포함할 수 있다. 예컨대, 블록(306)은 (예컨대, 예시적 양상들에서 회로들(270, 280 또는 290)에 대한 구현들이 선정되는지 여부에 따라 전력-다운 회로들(275, 285 또는 295)을 사용하여) 전압 레벨 변환기(250)를 전력-다운시키는 단계를 포함할 수 있다. 구체적으로, 본원에서 논의되는 전력-다운 기법들 중 임의의 전력-다운 기법을 사용하여, 전압 레벨 변환기(250)는 (bypass(232)가 하이이고 bypass_n(230)이 로우일 때) 바이패스 모드에서 전력 다운될 수 있고, 전압 레벨 변환기(250)는 (bypass(232)가 로우이고, bypass_n(230)이 하이일 때) 정상 모드에서 활성 상태로 유지될 수 있다. 이러한 방식으로, bypass(232)가 어서트될 때, 바이패스 모드에서 회로(270, 280 또는 290) 내의 전압 레벨 변환기(250)와 연관된 지연 및 전력을 회피하기 위해 방법(300)이 사용될 수 있다.
[0053]
이제, 도 4를 참조하면, 전력 효율적 전압 레벨 변환을 위한 회로, 이를테면, 회로(270, 280 또는 290)를 포함하는 컴퓨팅 디바이스의 특정한 예시적 양상의 블록 다이어그램이 도시되며, 일반적으로 400으로 지정된다. 컴퓨팅 디바이스(400)는 위에서 도 3을 참조하여 논의된 방법(300)을 수행하기 위한 기능을 포함할 수 있다. 게다가, 일부 양상들에서, 컴퓨팅 디바이스(400)는 무선 통신 디바이스로서 구성될 수 있다.
[0054]
컴퓨팅 디바이스(400)는 프로세서(464) 및 메모리(432)를 포함하는 것으로 도시된다. 일부 양상들에서, 프로세서(464)는 제1 공급 전압(VDD1)을 가지는 제1 또는 로직 전압 도메인에 속할 수 있고, 메모리(432)는 제2 공급 전압(VDD2)을 가지는 제2 또는 메모리 전압 도메인에 속할 수 있다. 따라서, 위에서 도 2b-도 2d를 참조하여 설명된 회로(270, 280 또는 290)의 개략도는 프로세서(464)와 메모리(432) 사이에 구성되는 것으로 도시된다. 회로(270/280/290)는 정상 모드에서 전압 레벨 변환기(250)를 사용하여, 예컨대, 출력 신호 z(220)로의 입력 신호 a(214)의 전압 레벨 변환(예컨대, 프로세서(464)로부터 메모리(432)로의 판독/기록 커맨드에 대응함)을 수행할 수 있다. 회로(270/280/290)는, 바이패스 모드에서, 전압 레벨 변환 없이, 출력 신호 z(220)로서 프로세서(464)로부터의 상보적 입력 신호들 a(214) 및 a_n(216)을 메모리(432)에 제공하기 위해 바이패스 회로(252) 및 대응하는 전력-다운 회로(275/285/295)를 사용하여 전압 레벨 변환기(250)를 바이패스하여 전력-다운시키도록 구성될 수 있으며, 여기서, 제1 및 제2 공급 전압들(VDD1 및 VDD2)은 바이패스 모드에서 실질적으로 동일하다. 앞서 언급된 바와 같이, 바이패스 모드는 당해 기술 분야에서 알려져 있는 터보 모드에 대응할 수 있다. 명료함을 위해, 도 4에서의 회로(270/280/290)의 표현은 대응하는 도 2b-도 2d에 도시되는 다양한 세부사항들을 생략한다는 점이 주목된다.
[0055]
컴퓨팅 디바이스(400)는 또한, 프로세서(464) 및 디스플레이(428)에 커플링된 디스플레이 제어기(426)를 포함할 수 있다. 도 4는 또한, 컴퓨팅 디바이스(400)에서 제공될 수 있는 선택적 양상들을 도시한다. 예컨대, 컴퓨팅 디바이스는 선택적으로, CODEC(coder/decoder)(434)에 커플링된 스피커(436) 및 마이크로폰(438)과 함께, 프로세서(464)에 커플링된 CODEC(434)(예컨대, 오디오 및/또는 음성 CODEC); 및 무선 안테나(442)에 커플링된 무선 제어기(440)와 함께, 프로세서(464)에 커플링된 무선 제어기(440)(이는 모뎀을 포함할 수 있음)를 선택적으로 포함할 수 있다.
[0056]
위에서-언급된 선택적 특징들 중 하나 또는 그 초과가 제시되는 예시적 양상에서, 프로세서(464), 회로(270/280/290), 메모리(432), CODEC(434), 디스플레이 제어기(426) 및 무선 제어기(440)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(422)에 포함될 수 있다. 일부 양상들에서, 입력 디바이스(430) 및 전력 공급기(444)는 시스템-온-칩 디바이스(422)에 커플링될 수 있는 반면(여기서, 일부 경우들에서 제1 및 제2 공급 전압들(VDD1 및 VDD2)이 전력 공급기(444)로부터 도출되거나 또는 공급될 수 있다는 점이 또한 주목됨), 일부 양상들에서, 디스플레이(428), 입력 디바이스(430), 스피커(436), 마이크로폰(438), 무선 안테나(442) 및 전력 공급기(444)는 시스템-온-칩 디바이스(422)의 외부에 있을 수 있다. 그러나, 디스플레이(428), 입력 디바이스(430), 스피커(436), 마이크로폰(438), 무선 안테나(442) 및 전력 공급기(444) 각각은, 인터페이스 또는 제어기와 같은, 시스템-온-칩 디바이스(422)의 컴포넌트에 커플링될 수 있다.
[0057]
도 4는 일반적으로 컴퓨팅 디바이스를 도시하지만, 프로세서(464) 및 메모리(432)는 또한 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰, 서버 및 컴퓨터에 통합될 수 있다는 점이 주목되어야 한다.
[0058]
당업자들은 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 인식할 것이다. 예컨대, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
[0059]
추가로, 당업자들은 본원에서 개시되는 양상들과 관련하여 설명되는 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 둘 모두의 조합들로서 구현될 수 있다는 것을 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 교환가능성을 명확하게 예시하기 위해, 다양한 예시적 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 일반적으로 그 기능성의 측면에서 위에서 설명되었다. 그러한 기능성이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 전체 시스템 상에 부과되는 설계 제약들 및 특정 애플리케이션에 의존한다. 당업자들은 설명되는 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 판정들이 본 발명의 범위로부터의 이탈을 야기하는 것으로 해석되지 않아야 한다.
[0060]
본원에서 개시되는 양상들과 관련하여 설명되는 방법들, 시퀀스들 및/또는 알고리즘들은 직접적으로, 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 탈착가능한(removable) 디스크, CD-ROM, 또는 당해 기술 분야에서 알려진 임의의 다른 형태의 저장 매체 내에 상주할 수 있다. 예시적 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다.
[0061]
따라서, 본 발명의 양상은 전력-효율적 전압 레벨 변환을 위한 방법을 구현하는 컴퓨터 판독가능한 매체들을 포함할 수 있다. 따라서, 본 발명은 예시되는 예들로 제한되지 않고, 본원에서 설명되는 기능성을 수행하기 위한 임의의 수단은 본 발명의 양상들에 포함된다.
[0062]
위의 개시내용은 본 발명의 예시적 양상들을 나타내는 반면, 다양한 변화들 및 수정들이 첨부된 청구항들에 의해 정의되는 본 발명의 범위로부터 벗어나지 않으면서 본원에서 이루어질 수 있다는 점이 주목되어야 한다. 본원에서 설명되는 본 발명의 양상들에 따른 방법 청구항들의 기능들, 단계들 및/또는 액션들은 임의의 특정 순서로 수행되지 않아도 된다. 게다가, 본 발명의 엘리먼트들은 단수 형태로 설명되거나 또는 청구될 수 있지만, 단수에 대한 제한이 명시적으로 서술되지 않는 한 복수가 고려된다.
Claims (15)
- 장치로서,
제1 전압 도메인의 제1 공급 전압이 제2 전압 도메인의 제2 공급 전압과 상이한 정상 모드에서, 상기 제1 전압 도메인의 입력 신호를 상기 제2 전압 도메인의 출력 신호로 변환하도록 구성된 전압 레벨 변환기;
상기 제1 공급 전압 및 상기 제2 공급 전압이 실질적으로 동일한 바이패스 모드에서, 상기 전압 레벨 변환기를 바이패스하고, 바이패스 신호에 기반하여 상기 입력 신호를 상기 제1 전압 도메인의 상기 출력 신호로서 제공하도록 구성된 바이패스 회로;
상기 바이패스 신호에 기반하여 상기 정상 모드가 아니라 바이패스 모드에서 상기 전압 레벨 변환기를 전력-다운(power-down)시키도록 구성된 전력-다운 회로; 및
상기 전압 레벨 변환기의 출력 노드가 상기 바이패스 모드에서 플로팅(float)하는 것을 방지하기 위해 상기 바이패스 모드에서 상기 출력 노드를 공급 전압 또는 접지에 연결하도록 구성된 회로를 포함하는, 장치. - 제1 항에 있어서,
상기 전력-다운 회로는 상기 바이패스 모드에서 상기 전압 레벨 변환기로의 접지 연결을 게이트 오프(gate off)하도록 구성된 제1 풀-다운 트랜지스터(pull-down transistor)를 포함하는, 장치. - 제2 항에 있어서,
상기 회로는 상기 바이패스 모드에서 상기 제2 공급 전압에 상기 전압 레벨 변환기의 상기 출력 노드를 연결시키도록 구성된 제1 풀-업 트랜지스터(pull-up transistor)를 포함하는, 장치. - 제1 항에 있어서,
상기 전력-다운 회로는 상기 바이패스 모드에서 상기 제2 공급 전압과 상기 전압 레벨 변환기 사이의 연결을 게이트 오프하도록 구성된 제2 풀-업 트랜지스터를 포함하는, 장치. - 제4 항에 있어서,
상기 회로는 상기 바이패스 모드에서 접지에 상기 전압 레벨 변환기의 상기 출력 노드를 연결시키도록 구성된 제2 풀-다운 트랜지스터를 포함하는, 장치. - 제4 항에 있어서,
상기 전력-다운 회로는 상기 바이패스 모드에서 상기 전압 레벨 변환기와 접지 사이의 연결을 게이트 오프하도록 구성된 제3 풀-다운 트랜지스터를 더 포함하는, 장치. - 제1 항에 있어서,
상기 바이패스 회로는 상기 바이패스 모드에서 상기 제1 전압 도메인의 상기 입력 신호를 선택하고 상기 정상 모드에서 상기 제2 전압 도메인의 상기 전압 레벨 변환기의 상기 출력 노드를 선택하도록 구성된 멀티플렉서를 포함하는, 장치. - 제1 항에 있어서,
상기 제1 전압 도메인은 로직 셀들을 포함하는 로직 전압 도메인에 대응하고, 상기 제2 전압 도메인은 메모리 셀들을 포함하는 메모리 전압 도메인에 대응하며,
상기 바이패스 모드는 터보 모드에 대응하는, 장치. - 제1 항에 있어서,
셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 서버, 모바일 폰 및 컴퓨터로 구성되는 그룹들로부터 선택된 디바이스에 통합되는, 장치. - 전압 레벨 변환 방법으로서,
전압 레벨 변환기에서, 제1 전압 도메인의 제1 공급 전압이 제2 전압 도메인의 제2 공급 전압과 상이한 정상 모드에서, 상기 제1 전압 도메인의 입력 신호를 상기 제2 전압 도메인의 출력 신호로 변환하는 단계;
상기 제1 공급 전압 및 상기 제2 공급 전압이 실질적으로 동일한 바이패스 모드에서, 상기 전압 레벨 변환기를 바이패스하고, 바이패스 신호에 기반하여 상기 입력 신호를 상기 제1 전압 도메인의 상기 출력 신호로서 제공하는 단계;
상기 바이패스 신호에 기반하여 상기 정상 모드가 아니라 상기 바이패스 모드에서 상기 전압 레벨 변환기를 전력-다운시키는 단계; 및
상기 전압 레벨 변환기의 출력 노드가 상기 바이패스 모드에서 플로팅하는 것을 방지하기 위해 상기 바이패스 모드에서 상기 출력 노드를 상기 제2 공급 전압 또는 접지에 연결하는 단계를 포함하는, 전압 레벨 변환 방법. - 제10 항에 있어서,
상기 전압 레벨 변환기를 전력-다운시키는 단계는, 상기 바이패스 모드에서 접지 연결로부터 상기 전압 레벨 변환기를 게이트 오프하도록 제1 풀-다운 트랜지스터를 턴 오프시키는 단계를 포함하는, 전압 레벨 변환 방법. - 제10 항에 있어서,
상기 전압 레벨 변환기를 전력-다운시키는 단계는, 상기 바이패스 모드에서 상기 제2 공급 전압과 상기 전압 레벨 변환기 사이의 연결을 게이트 오프하도록 구성된 제2 풀-업 트랜지스터를 턴 오프시키는 단계를 포함하는, 전압 레벨 변환 방법. - 제10 항에 있어서,
상기 바이패스 모드에서 상기 제1 전압 도메인의 상기 입력 신호를 선택하고 상기 정상 모드에서 상기 제2 전압 도메인의 상기 전압 레벨 변환기의 상기 출력 노드를 선택하는 단계를 포함하는, 전압 레벨 변환 방법. - 제10 항에 있어서,
상기 제1 전압 도메인은 로직 셀들을 포함하는 로직 전압 도메인에 대응하고, 상기 제2 전압 도메인은 메모리 셀들을 포함하는 메모리 전압 도메인에 대응하며,
상기 바이패스 모드는 터보 모드에 대응하는, 전압 레벨 변환 방법. - 제10 항 내지 제14 항 중 어느 한 항에 따른 방법을 수행하기 위한 수단을 포함하는, 장치.
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Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10574236B2 (en) * | 2017-08-21 | 2020-02-25 | Arm Limited | Level shifter with bypass control |
| US10622975B2 (en) * | 2018-06-11 | 2020-04-14 | Semiconductor Components Industries, Llc | Voltage translator using low voltage power supply |
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| US11764784B2 (en) * | 2021-07-07 | 2023-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device including a level shifter and method of mitigating a delay between input and output signals |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036398A (ja) * | 1999-07-16 | 2001-02-09 | Matsushita Electric Ind Co Ltd | レベルシフタ回路 |
| US20030179032A1 (en) * | 2002-03-25 | 2003-09-25 | Tomohiro Kaneko | Level shifter circuit and semiconductor device including the same |
| JP2005117628A (ja) * | 2003-10-10 | 2005-04-28 | Arm Ltd | データ処理装置におけるレベル・シフト |
| US20050122820A1 (en) * | 2003-12-05 | 2005-06-09 | Jong-Hyun Choi | Semiconductor devices including an external power voltage control function and methods of operating the same |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5015880A (en) * | 1989-10-10 | 1991-05-14 | International Business Machines Corporation | CMOS driver circuit |
| US5315179A (en) | 1992-09-28 | 1994-05-24 | Motorola, Inc. | BICMOS level converter circuit |
| JPH1084274A (ja) * | 1996-09-09 | 1998-03-31 | Matsushita Electric Ind Co Ltd | 半導体論理回路および回路レイアウト構造 |
| JPH1184274A (ja) | 1997-09-03 | 1999-03-26 | Sumitomo Electric Ind Ltd | 光スイッチ |
| JP3796034B2 (ja) | 1997-12-26 | 2006-07-12 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路装置 |
| JP3866111B2 (ja) | 2002-01-18 | 2007-01-10 | 株式会社ルネサステクノロジ | 半導体集積回路及びバーンイン方法 |
| JP4075823B2 (ja) | 2004-02-25 | 2008-04-16 | 株式会社デンソー | コンパレータ回路装置 |
| US20050270065A1 (en) | 2004-06-03 | 2005-12-08 | Dipankar Bhattacharya | Coms buffer having higher and lower voltage operation |
| US7145364B2 (en) | 2005-02-25 | 2006-12-05 | Agere Systems Inc. | Self-bypassing voltage level translator circuit |
| JP2007228330A (ja) | 2006-02-24 | 2007-09-06 | Seiko Epson Corp | レベルシフタ回路及びそれを具備する半導体集積回路 |
| JP2007306042A (ja) | 2006-05-08 | 2007-11-22 | Sony Corp | レベル変換回路及びこれを用いた入出力装置 |
| JP5057713B2 (ja) * | 2006-07-03 | 2012-10-24 | 株式会社東芝 | スイッチング素子駆動回路 |
| JP4260176B2 (ja) | 2006-08-31 | 2009-04-30 | 株式会社沖データ | レベルシフト回路、駆動装置、ｌｅｄヘッド及び画像形成装置 |
| KR100856128B1 (ko) | 2007-02-12 | 2008-09-03 | 삼성전자주식회사 | 고속 동작이 가능한 레벨 쉬프터 및 그 방법 |
| US7696804B2 (en) | 2007-03-31 | 2010-04-13 | Sandisk 3D Llc | Method for incorporating transistor snap-back protection in a level shifter circuit |
| WO2008121977A2 (en) | 2007-03-31 | 2008-10-09 | Sandisk 3D Llc | Level shifter circuit incorporating transistor snap-back protection |
| US7884645B2 (en) | 2008-01-31 | 2011-02-08 | Qualcomm Incorporated | Voltage level shifting circuit and method |
| US7733126B1 (en) | 2009-03-31 | 2010-06-08 | Freescale Semiconductor, Inc. | Negative voltage generation |
| US8111088B2 (en) | 2010-04-26 | 2012-02-07 | Qualcomm Incorporated | Level shifter with balanced duty cycle |
| US8570077B2 (en) * | 2010-12-17 | 2013-10-29 | Qualcomm Incorporated | Methods and implementation of low-power power-on control circuits |
| US8339177B2 (en) * | 2011-01-26 | 2012-12-25 | Freescale Semiconductor, Inc. | Multiple function power domain level shifter |
| CN102324923B (zh) | 2011-08-18 | 2017-05-24 | 广东新岸线计算机系统芯片有限公司 | 一种电平移位电路 |
| US8786371B2 (en) | 2011-11-18 | 2014-07-22 | Skyworks Solutions, Inc. | Apparatus and methods for voltage converters |
| US8558603B2 (en) | 2011-12-15 | 2013-10-15 | Apple Inc. | Multiplexer with level shifter |
| JP5838141B2 (ja) | 2012-02-27 | 2015-12-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US8872570B2 (en) | 2012-12-28 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple power domain circuit and related method |
| US20150109045A1 (en) | 2013-10-21 | 2015-04-23 | Qualcomm Incorporated | Scalable layout architecture for metal-programmable voltage level shifter cells |
| GB2520726A (en) * | 2013-11-29 | 2015-06-03 | St Microelectronics Res & Dev | Read-out circuitry for an image sensor |
| US9325313B2 (en) | 2014-01-28 | 2016-04-26 | Broadcom Corporation | Low-power level-shift circuit for data-dependent signals |
| GB2528718B (en) | 2014-07-30 | 2021-05-05 | Advanced Risc Mach Ltd | Output signal generation circuitry for converting an input signal from a source voltage domain into an output signal for a destination voltage domain |
| US9912335B2 (en) * | 2015-07-08 | 2018-03-06 | Nxp B.V. | Configurable power domain and method |
-
2016
- 2016-03-31 US US15/087,812 patent/US11223359B2/en active Active
-
2017
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036398A (ja) * | 1999-07-16 | 2001-02-09 | Matsushita Electric Ind Co Ltd | レベルシフタ回路 |
| US20030179032A1 (en) * | 2002-03-25 | 2003-09-25 | Tomohiro Kaneko | Level shifter circuit and semiconductor device including the same |
| JP2005117628A (ja) * | 2003-10-10 | 2005-04-28 | Arm Ltd | データ処理装置におけるレベル・シフト |
| US20050122820A1 (en) * | 2003-12-05 | 2005-06-09 | Jong-Hyun Choi | Semiconductor devices including an external power voltage control function and methods of operating the same |
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