KR20180118553A - 제거가능한 캐리어를 포함하는 라우팅 가능한 전기 주조 기판 - Google Patents

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KR20180118553A
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layer
carrier
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gold
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KR1020180046063A
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탓 치 찬
유 훼이 콴
지오 호세 아즈모 빌라에스핀
유 렁 람
항 렌
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에이에스엠 테크놀러지 싱가포르 피티이 엘티디
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
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Abstract

반도체 패키지를 조립하기 위한 라우팅 가능한 전기 주조 기판은 캐리어를 제공하는 단계 및 조립된 반도체 패키지에서 표면 실장 패드 또는 입/출력 패드로서 기능하도록 구성된 패턴화된 제 1 금속 층을 상기 캐리어 상에 도금하는 단계에 의해 제조된다. 구리를 포함하는 패턴화된 제 2 금속 층은 제 1 금속 층 위에 도금되고, 복수의 반도체 다이스를 장착하도록 구성된 제 3 금속 층은 상기 제 2 금속 층 위쪽에 도금된다. 이후, 캐리어는 제 1 금속 층을 노출시키기 위해 제거된다.

Description

제거가능한 캐리어를 포함하는 라우팅 가능한 전기 주조 기판{ROUTABLE ELECTROFORMING SUBSTRATE COMPRISING REMOVABLE CARRIER}
본 발명은 전기 장치들의 조립 및 패키징에 사용되는 기판들에 관한 것이다.
통상적으로, 반도체 패키지들은 리드 프레임들의 형태로 기판들 상에 반도체 다이스를 조립하여 제조되어 왔다. 이러한 기판들은 다이 접착(die bonding), 와이어 접착, 및 다이스 및 와이어 본드들의 캡슐화 동안 반도체 다이스를 지지한다. 캡슐화 후에, 기판들 및 캡슐재(encapsulant)는 절단되거나 개별화되어 개별 반도체 패키지들을 형성한다.
휴대용 장치들, 웨어러블 장치들 및 기타 소비재 제품들에 의해 구동되면서, 반도체 패키징 산업에서 작은 폼 팩터들(form factors)을 갖는 장치들을 생산해야한다는 요구가 커지고 있다. 그렇게 하기 위해, 이러한 비용-효율적인 첨단 패키징 솔루션들의 목표를 달성하기 위해 더욱 소형이고 라우팅 가능한 회로들을 갖춘 더 얇은 기판들이 요구된다.
예를 들어, "미세 피치 소형화 및 그의 제조 방법을 위한 반도체 패키지(Semiconductor Package for Fine Pitch Miniaturization and Manufacturing Method thereof)"라는 제목의 미국 특허 번호 제7,795,071호는 미세 피치 반도체 제조 패키지 기판 및 상기 기판을 사용하는 공정을 개시한다. 도전성 전기 트레이스들은 캐리어 상의 절연층에 임베딩되어 절연되며, 이후 캐리어는 선택적으로 에칭되어 최종 제품을 생성한다.
상기 접근법의 문제점은 100㎛ 이하와 같은 매우 얇은 패키지 기판들의 경우, 기판의 제조 동안뿐만 아니라 반도체 조립 공정에서 그것의 취급동안 기판의 휨 또는 균열들과 같은 많은 어려움들이 닥친다는 점이다. 이들은 더 낮은 수율과 더 높은 비용들을 야기하고, 반도체 패키지들을 더욱 얇게 만들 수 있는 능력에 대한 제한들을 부과한다.
따라서, 본 발명의 목적은 얇은 패키지들을 조립하기에 적합하고 반도체 조립 공정에서 취급 중에 본질적으로 더욱 견고한 반도체 조립 및 패키지에 사용되는 기판을 제공하는 것이다.
본 발명의 제 1 양태에 따르면, 반도체 패키지를 조립하기 위한 라우팅 가능한 전기 주조 기판을 제조하는 방법이 제공되고, 상기 방법은: 캐리어를 제공하는 단계; 조립된 반도체 패키지에서 표면 실장 패드 또는 입/출력 패드로서 기능하도록 구성된 패턴화된 제 1 금속 층을 캐리어 상에 도금하는 단계; 구리를 포함하는 패턴화된 제 2 금속 층을 제 1 금속 층 위에 도금하는 단계; 제 3 금속 층 상에 복수의 반도체 다이스를 장착하도록 구성된 제 3 금속 층을 제 2 금속 층 위에 도금하는 단계; 및 이후 제 1 금속 층을 노출시키기 위해 캐리어를 제거하는 단계를 포함한다.
본 발명의 제 2 양태에 따르면, 반도체 패키지를 조립하기 위한 라우팅 가능한 전기 주조 기판이 제공되며, 상기 기판은: 캐리어; 조립된 반도체 패키지에서 표면 실장 패드 또는 입/출력 패드로서 기능하도록 구성된 제 1 금속 층; 제 1 금속 층 위의 구리를 포함하는 제 2 금속 층; 및 상기 제 3 금속 층 상에 복수의 반도체 다이스를 장착하도록 구성된 제 2 금속 층 상의 제 3 금속 층을 포함하고; 캐리어는 제 1 금속 층을 노출시키기 위해 제거 가능하다.
이하, 본 발명의 특정 바람직한 실시예들을 도시하는 첨부 도면들을 참조하여 본 발명을 보다 상세하게 설명하는 것이 편리할 것이다. 도면들의 특정성 및 관련된 설명은 청구항들에 의해 정의된 본 발명의 광범위한 식별의 보편성을 대체하는 것으로 이해되어서는 안 된다.
본 발명에 따른 기판 및 그 제조 공정의 일례가 첨부된 도면들을 참조하여 이제 설명될 것이다.
도 1a 내지 도 1p는 본 발명의 바람직한 실시예에 따른 기판을 제조하는 공정을 도시한 도면;
도 2a 내지 도 2d는 반도체 다이를 지지하기 위한 기판 캐리어를 제거하기 전에 반도체 다이를 조립하는 방법을 도시한 도면; 및
도 3a 내지 도 3g는 제조된 기판의 트레이스 층 상에 선택적인 표면 마감재들의 혼입을 도시한 도면;
도 1a 내지 도 1p는 본 발명의 바람직한 실시예에 따른 반도체 패키지를 조립하기 위한 라우팅 가능한 전기 주조 기판을 제조하기 위한 공정을 도시한다. 도 1a에서, 기판 캐리어(10)가 제공된다. 기판 캐리어(10)는 도전성 재료로 만들어지고, 바람직하게는 자기력에 의해 끌어 당겨질 수 있다. 일 실시예에서, 기판 캐리어(10)는 스테인레스 스틸, 특히 스테인레스 스틸 등급(430)을 포함한다. 기판 캐리어(10)의 표면들은 먼저 화학적으로 처리되어 깨끗한 것을 보장하기 위해 사용 전에 모든 얼룩, 오일 마크 및 오염물을 제거해야 한다.
도 1b에서, 제 1 포토-레지스트 층들(12)은 기판 캐리어(10)의 상부 및 하부 표면들을 감광성 드라이 필름으로 적층하고 덮음으로써 기판 캐리어(10)의 표면들 상에 형성된다. 도 1c에서, 제 1 포토-레지스트 층(12)은 자외선에 대한 제 1 포토-레지스트 층(12)의 선택적 노광 또는 직접 레이저 이미지 처리에 의해 패턴화되어 제 1 포토-레지스트 층(12) 상에 미리-정의된 패턴을 생성한다. 자외선에 대한 선택적 노광 또는 레이저 이미지 처리가 사용되는지 여부에 관계없이, 제 1 포토-레지스트 층(12)에 노출된 부분들(14)을 생성하기 위해, 이후 제 1 포토-레지스트 층(12)의 부분들은 화학적으로 제거된다. 노출된 부분들(14)은 제 1 포토-레지스트 층(12) 아래의 기판 캐리어(10)의 표면을 노출시키는 역할을 한다. 선택적으로, 이후 그의 노출된 표면의 일부를 제거함으로써 기판 캐리어(10)의 노출된 하부 표면을 러프닝하기 위해 화학적 러프닝 프로세스가 적용될 수 있다.
도 1d에서, 패턴화된 제 1 포토-레지스트 층(12)을 마스크로 사용하는 전기 도금 공정에 의해 제 1 포토-레지스트 층(12)의 노출된 부분들(14) 내부에 제 1 금속층(16)이 소정의 두께로 형성된다. 제 1 금속 층(16)은 완성된 반도체 패키지 내에 표면 실장 패드 또는 입/출력 패드를 포함할 것이다. 따라서, 제 1 금속 층(16)은 바람직하게 금 층, 금-니켈 층들, 또는 금-팔라듐-니켈 층들을 포함한다. 이후, 도 1e에서, 금 및/또는 니켈로 도금된 노출된 부분들(14)의 나머지는 제 1 포토-레지스트 층(12)과 동일 평면에 있는 중간 금속 층(18)을 형성하기 위해 구리와 같은 다른 금속으로 채워질 수 있다.
도 1f에서, 제 2 포토-레지스트 층(20)은 제 1 포토-레지스트 층(12) 및 제 1 및 중간 금속 층들(16, 18)을 감광성 드라이 필름으로 적층하고 덮음으로써 그들 위에 형성된다. 미리-정의된 패턴을 제 2 포토-레지스트 층(20) 상에 생성하기 위해, 자외선에 대한 제 2 포토-레지스트 층(20)의 선택적 노출에 의해 및 제 2 포토-레지스트 층(20)의 부분들을 화학적으로 제거한 이후 직접 레이저 이미지 처리에 의해 또는 제 2 포토-레지스트 층(20)의 부분들을 화학적으로 제거함으로써, 도 1g에 도시된 바와 같이 더 패턴화된다. 이러한 프로세스는 제 2 포토-레지스트 층(20)에 노출 된 부분들(22)을 생성한다. 제 2 포토-레지스트 층(20)의 노출된 부분들(22)은 중간 금속 층(18)의 부분들의 상응하는 상부 표면들을 노출시킨다.
도 1h에서, 제 2 금속 층(24)은 패턴화된 제 2 포토-레지스트 층(20)을 차폐물로서 사용하는 전기 도금 공정에 의해 제 2 포토-레지스트 층(20)의 노출된 부분들(22)에 형성된다. 제 2 금속 층(24)은 제 1 및 중간 금속 층들(16, 18)의 상부에 형성되고 제 1 및 중간 금속 층들(16, 18)보다 작은 표면적을 갖는 수직 기둥들을 형성하도록 비아 인터커넥트들(via interconnects)로서 기능할 수 있다. 제 2 금속 층(24)은 실제로 단일 또는 다수의 금속 층들로 구성될 수 있고, 바람직하게 구리를 포함한다.
도 1i에서, 제 1 및 제 2 포토-레지스트 층들(12, 20)은 제 1, 중간, 및 제 2 금속 층들(16, 18, 24)을 드러내기 위해 상술된 공정들 중 하나에 의해 제거되고, 이후 다수의 금속 층이 몰딩될 수 있다. 도 1j에 도시된 바와 같이, 제 1 유전체 층(26)은 복수의 금속 층들(16, 18, 24)을 캡슐화하도록 형성된다. 제 1 유전체 층(26)은 트랜스퍼 몰딩, 사출 몰딩 또는 압축 몰딩과 같은 몰딩 공정에 의해 또는 필름 라미네이션 공정에 의해 도입되는 몰딩 화합물을 포함한다. 몰딩 화합물은 에폭시 수지 및 실리카 필러들을 포함할 수 있다. 복수의 금속 층들(16, 18, 24)은 특히 제 2 금속 층(24)을 덮는 몰딩 화합물(26)의 과잉 층(excess layer)이 형성되도록 오버-몰딩되었다.
도 1k에서, 제 1 유전체 층(26)의 과잉 부분은 제 2 금속 층(24)의 상부 표면을 평탄화하고 노출시키기 위해 제거되었다. 이러한 제거는 그린딩 또는 버핑과 같은 기계적 평탄화 공정, 또는 화학적 평탄화 공정을 사용하여 수행될 수 있다. 평탄화 이후, 도 1l에 도시된 바와 같이, 도전성 시드 층(30)이 제 1 유전체 층(26) 및 제 2 금속 층(24)의 표면 상에 형성된다. 도전성 시드 층(30)은 바람직하게 구리를 포함하고, 무전해 도금(electroless plating)에 의해, 또는 스퍼터링 공정(sputtering process)에 의해 형성될 수 있다.
도 1m에서, 제 3 포토-레지스트 층(32)은 감광성 드라이 필름들로 적층하고 덮음으로써, 기판(10)의 하부 표면뿐만 아니라 도전성 시드 층(30) 상에 형성된다. 제 3 포토-레지스트 층(32)은 도 1n에 도시된 바와 같이 제 3 포토-레지스트 층(32)을 자외선으로 선택적으로 노출하고 제 3 포토-레지스트 층(32)의 부분들을 화학적으로 제거함으로써, 그 다음에 제 3 포토-레지스트 층(32) 상에 미리-정의된 패턴을 생성하기 위해 제 3 포토-레지스트 층(32)의 부분들을 화학적으로 제거하는 직접 레이저 이미지 처리에 의해 패턴화된다. 이러한 공정은 제 3 포토-레지스트 층(32) 내에 노출된 부분들(34)을 생성한다. 제 3 포토-레지스트 층(32)의 노출된 부분둘(34)은 밑에 있는 도전성 씨드 층(30)의 부분들의 상응하는 상부 표면들을 노출시킨다.
도 1o는, 패턴화된 제 3 포토-레지스트 층(32)을 차폐물로 사용하는 전기 도금에 의해 제 3 포토-레지스트 층(32)의 노출된 부분들에 연속적으로 채워지는 제 3 금속 층(36) 및 마무리 금속 층(38)을 도시한다. 제 3 금속 층(36)은 구리와 같은 단일 금속으로 형성된 트레이스 층을 포함할 수 있고, 마무리 금속 층(38)은 니켈-금 층들, 니켈-팔라듐-금 층들 또는 은 층을 포함하는 표면 마무리일 수 있다. 도 1p에서, 제 3 포토-레지스트 층(32)이 제거되었다. 임의의 금속 층들로 도금되지 않은 도전성 시드 층(30)의 부분들에서 하부의 제 1 유전체 층(26)을 노출시키기 위해 바람직하게, 화학적 에칭 공정에 의해, 도전성 시드 층(30)이 또한 제거된다.
도 2a 내지 도 2d는 반도체 다이(40)를 지지하는 기판 캐리어(10)를 제거하기 전에 반도체 다이(40)를 조립하는 방법을 도시한다. 반도체 다이(40)는 도 2a에 도시된 바와 같이 최상부 마무리 금속 층(38) 상에 먼저 접착된다. 그렇게 하기 위해서, 다이 부착을 위한 에폭시가
마무리 금속 층(38)상의 다이-부착 패드 영역 내에 분배되고, 이어서 다이 배치, 이후 반도체 다이(40)를 단단히 접착시키기 위해 에폭시를 경화한다.
도 2b에서, 반도체 다이(40)는 미세한 전기적 접착 와이어들(42)을 커넥터들로서 사용하여 와이어-접착에 의해 마무리 금속 층(38)의 상부 마무리 층에 전기적으로 접속되었다. 접착 와이어들(42)은 전형적으로 금 또는 구리 와이어를 포함할 수 있다. 대안으로, 반도체 다이(40)는 부착을 위해 반도체 다이(40)의 하부 표면 상에 형성된 납땜-팁 범프들을 사용하여 마무리 금속 층(38)과 전기 접속들을 형성하는 플립 칩 접착 공정(도시되지 않음)에 의해 부착될 수 있다.
이후, 제 2c에 도시된 바와 같이, 반도체 다이(40), 접착 와이어들(42), 에폭시, 다이 패드들 및 배선 트레이스들은 제 2 유전체 층(44)에 의해 캡슐화되어 외부 환경으로부터 보호된다. 캡슐재는 바람직하게 사출 몰딩, 트랜스퍼 몰딩 또는 압축 몰딩 공정에 의해 도입되는 몰딩 화합물이다.
반도체 다이 및 접착 와이어들(42) 및 다른 접속들을 캡슐화하도록 캡슐재가 몰딩된 이후, 기판 캐리어(10)는 마무리된 반도체 패키지(46)인 채로 두도록 제거된다. 기판 캐리어(10)의 제거는 바람직하게 박리와 같은 기계적 수단에 의한 것이어야 한다. 기판 캐리어(10)를 벗겨 내는 것은 반도체 패키지(46)를 다른 장치들에 장착하도록, 제 1 금속 층(16)을 포함하는 반도체 패키지(46)의 하부 표면 실장 층 또는 입/출력 패드 층을 노출시킨다.
도 3a 내지 도 3g는 제조된 기판의 트레이스 층 상에 선택적인 표면 마감재들의 혼입을 도시한다. 도 3a에서, 패턴화된 제 3 포토-레지스트 층(32)은 상기 도 1n에 따라 형성되었다. 하부의 도전성 시드 층(30)의 상응하는 상부 표면들의 부분들을 노출시키는 제 3 포토-레지스트 층(32)에 노출된 부분들(34)이 존재한다.
도 3b에서, 트레이스 층을 형성하기 위해, 패턴화 된 제 3 포토-레지스트 층(32)을 차폐물로 사용하여 전기 도금 공정에 의해 제 3 금속층(50)이 도전성 시드 층(30) 상에 증착된다. 선택적으로, 다른 구리 층은 제 3 포토-레지스트 층(32)의 높이까지 노출된 부분들(34) 내부의 제 3 금속 층(50) 상에 증착될 수 있다.
도 3c에서, 제 4 포토-레지스트 층(54)은 감광성 드라이 필름들로 적층하고 덮음으로써, 제 3 포토-레지스트 층 및 제 3 금속 층(50) 위에 형성되었다. 제 3 포토-레지스트 층(54) 상에 미리-정의된 패턴을 생성하기 위해, 제 4 포토-레지스트 층(32)은, 제 4 포토-레지스트 층(32)을 자외선으로 선택적으로 노출하고 제 4 포토-레지스트 층(54)의 부분들을 화학적으로 제거함으로써, 그 다음에 제 4 포토-레지스트 층(54) 상에 미리-정의된 패턴을 생성하기 위해 제 4 포토-레지스트 층(54)의 부분들을 화학적으로 제거하는 직접 레이저 이미지 처리에 의해 패턴화된다. 이러한 공정은 선택적인 표면 마무리를 적용하기 위해 하부의 제 3 금속 층(50)의 일부를 노출시키기 위해 제 3 금속 층(50)의 상부 표면들의 특정 영역들에 대응하는 제 4 포토-레지스트 층(54)에 노출된 부분(56)을 생성한다.
도 3d에서, 표면 마무리를 형성하기 위한 추가 마무리 금속 층(58)이 제 4 포토-레지스트 층(54)을 차폐물로서 사용하는 전기 도금 공정에 의해 노출된 부분들(56) 내부로 증착된다. 이러한 마무리 금속 층(58)은 니켈-금 층, 니켈-팔라듐-금 층 또는 은 층을 표면 마무리로서 포함할 수 있다.
제 3 포토-레지스트 층(32) 및 제 4 포토-레지스트 층(54)은 이후, 도 3e에 도시된 구조를 형성하도록 제거되고, 이후 도 3f에 도시된 바와 같이 노출된 도전성 시드 층(30)의 부분들이 그들이 기판 상에 형성되었던 위치들에서 제 3 금속 층(50) 또는 마무리 금속 층(58)을 드러내도록 제거된다. 도전성 시드 층(30)의 제거는 화학적 에칭 공정에 의해 수행될 수 있다.
도 3g에서, 기판 캐리어(10)는 상술한 것과 같은 다이 부착 및 캡슐화를 포함하는 하류 패키징 공정에 대비하여 인터커넥트 기판 구조(60)로 두도록 제거되었다. 기판 캐리어(10)의 제거는 바람직하게 박리와 같은 기계적 수단에 의한 것이어야 한다. 기판 캐리어(10)를 벗겨 내는 것은 인터커넥트 기판 구조(60)로 조립된 반도체 패키지(46)를 다른 장치들에 장착하도록, 제 1 금속 층(16)을 포함하는 인터커넥트 기판 구조(60)의 하부 표면 실장 층 또는 입/출력 패드 층을 노출시킨다.
본원에 기술된 본 발명은 구체적으로 설명된 것 이외의 변형들, 수정들 및/또는 부가들이 될 수 있으며, 본 발명이 상기 설명의 취지 및 범위 내에 있는 그러한 모든 변형들, 수정들 및/또는 추가들을 포함하는 것으로 이해되어야한다.

Claims (16)

  1. 반도체 패키지를 조립하기 위한 라우팅 가능한 전기 주조 기판(routable electroforming substrate)을 제조하는 방법에 있어서:
    캐리어를 제공하는 단계;
    조립된 반도체 패키지에서 표면 실장 패드 또는 입/출력 패드로서 기능하도록 구성된 패턴화된 제 1 금속 층을 상기 캐리어 상에 도금하는 단계;
    상기 제 1 금속 층 위에 구리를 포함하는 패턴화된 제 2 금속 층을 도금하는 단계;
    상기 제 3 금속 층 상에 복수의 반도체 다이스를 장착하도록 구성된 제 3 금속 층을 상기 제 2 금속 층 위에 도금하는 단계; 및 이후
    상기 제 1 금속 층을 노출시키기 위해 상기 캐리어를 제거하는 단계를 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 캐리어는 자기력에 의해 끌어당길 수 있는 도전성 재료로 제조되는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  3. 제 2 항에 있어서,
    상기 캐리어는 스테인리스 스틸 등급 430을 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 금속 층을 도금하기 전에 노출된 표면의 일부를 제거함으로써 상기 캐리어의 상기 노출된 표면을 러프닝(roughening)하는 단계를 더 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 금속 층들을 도금하는 단계들은 전기 도금에 의해 수행되는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 금속 층은 금 층, 금-니켈 층들 또는 금-팔라듐-니켈 층들을 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  7. 제 6 항에 있어서,
    상기 제 2 금속 층을 도금하기 전에, 상기 금 층, 금-니켈 층들 또는 금-팔라듐-니켈 층들 위에 구리 층을 도금하는 단계를 더 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 제 2 금속 층은 상기 제 1 금속 층보다 작은 표면적을 갖고, 상기 제 1 금속 층에 비아 인터커넥트들(via interconnects)로서 기능하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  9. 제 1 항에 있어서,
    상기 제 3 금속 층을 도금하기 전에, 상기 제 1 및 제 2 금속 층들을 유전체 재료로 캡슐화하는 단계를 더 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  10. 제 9 항에 있어서,
    상기 제 3 금속 층이 도전성 시드 층(conductive seed layer) 상에 도금되도록, 상기 유전체 재료 및 제 2 금속 층을 평탄화하고 그 상부 표면 상에 상기 도전성 시드 층을 형성하는 단계를 더 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  11. 제 1 항에 있어서,
    상기 제 1 금속 층을 노출시키기 위해 상기 캐리어를 제거하기 전에, 복수의 반도체 다이스를 상기 제 3 금속 층 상에 접착시키는 단계를 더 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  12. 제 1 항에 있어서,
    상기 캐리어를 제거하기 전에, 상기 복수의 반도체 다이스와 상기 기판 사이에 와이어 본드들을 접속시키는 단계를 더 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  13. 제 11 항에 있어서,
    상기 복수의 반도체 다이스를 접착시킨 후, 상기 반도체 다이스를 유전체 층으로 캡슐화하는 단계를 더 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  14. 제 1 항에 있어서,
    니켈-금 층, 니켈-팔라듐-금 층 또는 은 층을 포함하는 표면 마무리를 상기 제 3 금속 층의 선택된 부분들 상에 도금하는 단계를 더 포함하는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  15. 제 1 항에 있어서,
    상기 캐리어는 상기 제 1 금속 층으로부터 상기 캐리어를 박리함으로써 제거되는, 라우팅 가능한 전기 주조 기판을 제조하는 방법.
  16. 반도체 패키지를 조립하기 위한 라우팅 가능한 전기 주조 기판에 있어서:
    캐리어;
    조립된 반도체 패키지에서 표면 실장 패드 또는 입/출력 패드로서 기능하도록 구성된 제 1 금속 층;
    상기 제 1 금속 층 위의 구리를 포함하는 제 2 금속 층; 및
    제 3 금속층 상에 복수의 반도체 다이스를 장착하도록 구성된 상기 제 2 금속 층 위의 상기 제 3 금속층을 포함하고,
    상기 캐리어는 상기 제 1 금속 층을 노출시키기 위해 제거가능한, 라우팅 가능한 전기 주조 기판.
KR1020180046063A 2017-04-21 2018-04-20 제거가능한 캐리어를 포함하는 라우팅 가능한 전기 주조 기판 KR20180118553A (ko)

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