KR20180068865A - 세라믹 전자 부품 및 그 제조 방법 - Google Patents

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Abstract

세라믹 소체의 표면의 임의의 부분에 도금 전극을 용이하게 형성할 수 있는 세라믹 전자 부품, 및 그 제조 방법을 제안한다.
금속 산화물을 함유한 세라믹 소체(10)와, 상기 세라믹 소체의 표층부에 형성되고, 상기 금속 산화물의 일부를 용융ㆍ응고시킨 개질층(14)과, 상기 개질층 상에 형성된 도금 금속을 포함하는 전극(21)을 구비한 세라믹 전자 부품(1)이다. 상기 개질층(14)에서는 상기 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 편석되어 있다. 금속 원소의 편석에 의해 도금 금속이 석출되기 쉬워진다.

Description

세라믹 전자 부품 및 그 제조 방법{CERAMIC ELECTRONIC COMPONENT AND MANUFACTURING METHOD THEREOF}
본 발명은 세라믹 전자 부품, 특히 세라믹 소체의 표면에 도금 전극을 형성한 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
종래부터, 전자 부품의 외부 전극의 형성 방법은, 세라믹 소체의 양 단부면에 전극 페이스트를 도포하고, 다음에 전극 페이스트를 베이킹 또는 열경화함으로써 하지 전극을 형성한 후, 그 하지 전극 상에 도금 처리에 의해 도금 전극을 형성하는 것이 일반적이다.
전극 페이스트의 도포는, 소정의 두께로 형성한 페이스트막에 전자 부품의 단부를 침지하는 방법이나, 롤러 등에 의한 전사를 이용한 방법이 사용된다. 이들 기술에서는, 전극 페이스트를 도포하는 관계로, 전극의 두께가 커지고, 그만큼 외형 치수가 증대된다고 하는 과제가 있다.
이러한 전극 페이스트를 사용한 전극 형성 방법 대신에, 내부 전극의 복수의 단부를 세라믹 소체의 단부면에 서로 근접시켜 노출시킴과 함께, 앵커 탭이라고 불리는 더미 단자를 내부 전극의 단부와 동일한 단부면에 근접시켜 노출시키고, 세라믹 소체에 대하여 무전해 도금을 행함으로써, 이들 내부 전극의 단부와 앵커 탭을 핵으로서 도금 금속을 성장시켜, 외부 전극을 형성하는 방법이 제안되어 있다(특허문헌 1). 이 방법이라면, 도금 처리만으로 외부 전극을 형성 가능하게 된다.
그러나, 이 공법에서는, 도금을 석출시키기 위한 핵으로서, 복수의 내부 전극의 단부와 앵커 탭을 세라믹 소체의 단부면에 근접시켜 노출시킬 필요가 있기 때문에, 제조 공정이 복잡해지고, 비용 상승에 이른다고 하는 결점을 갖는다. 게다가, 내부 전극의 단부가 노출되는 면에만 외부 전극을 형성할 수 있기 때문에, 외부 전극의 형성 부위가 제약된다고 하는 문제가 있다.
일본 특허 공개 제2004-40084호 공보
본 발명의 목적은, 세라믹 소체의 표면의 임의의 부위에 도금 전극이 형성된 세라믹 전자 부품, 및 그 제조 방법을 제안하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 제1 형태는, 금속 산화물을 함유한 세라믹 소체와, 상기 세라믹 소체의 표층부에 형성되고, 상기 금속 산화물의 일부를 용융ㆍ응고시킨 개질층과, 상기 개질층 상에 형성된 도금 금속을 포함하는 전극을 구비하고, 상기 개질층에서는 상기 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 편석되어 있는 것을 특징으로 하는 세라믹 전자 부품을 제공한다.
본 발명자들은, 금속 산화물을 함유한 세라믹 소체의 표층부를 국소적으로 용융ㆍ응고시켜, 개질층을 형성한바, 그 개질층에서는 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 편석되어 있음을 발견하였다. 금속 원소가 편석됨으로써, 도금의 석출성이 향상된다. 그 때문에, 이 세라믹 소체를 도금 처리하면, 개질층 상에 도금 금속이 석출되고, 그 석출된 도금 금속을 핵으로서 도금 금속이 급속하게 성장함으로써, 도금 전극을 형성할 수 있다. 그 때문에, 종래와 같은 도전 페이스트의 도포, 베이킹과 같은 복잡한 공정을 필요로 하지 않고, 전극의 형성 공정이 간이해진다. 또한, 특허문헌 1과 같이, 복수의 내부 전극이나 앵커 탭을 세라믹 소체의 단부면에 근접시켜 노출시킬 필요가 없으므로, 전극의 형성 부위에 제약이 없고, 게다가 제조 공정이 간략화되어, 비용을 저감할 수 있다.
본 발명에 있어서 「도금 금속을 포함하는 전극」이란, 외부 전극에 한하지 않고, 임의의 전극이어도 된다. 예를 들어, 패드 전극, 랜드 전극, 코일상 전극, 회로 패턴 전극이어도 된다. 또한, 세라믹 전자 부품이란, 칩 부품에 한하지 않고, 회로 모듈과 같은 복합 부품이어도 되고, 회로 기판이나 다층 기판이어도 된다. 또한, 본 발명의 「개질층」이란, 층상으로 연속되어 있을 필요는 없고, 복수의 부분이 독립되어 있어도 된다.
세라믹 소체가 Cu를 함유하는 페라이트인 경우, 개질층에서는, Cu가 상층부에 편석되어 있는 구성으로 해도 된다. 페라이트는 Fe2O3을 주체로 하는 산화물이며, 그 안에 Cu의 산화물이 포함되어 있는 경우, 이 페라이트의 표층부를 용융ㆍ응고에 의해 개질하면, Cu 산화물의 일부가 환원되어 개질층의 상층부로 편석된다. Cu는 Fe나 다른 금속에 비하여 양호한 도전성을 갖거나 또는 전위가 높으므로, 개질층 상에 도금 금속이 석출되기 쉬워진다고 생각된다.
Cu를 함유하는 페라이트인 경우, 개질층은 상층부에 Cu의 편석층을 갖고, 그 하층부에 Cu가 편석되어 있지 않은 미편석층을 갖는 구조로 할 수 있다. 상기와 같이 개질층의 상층부에 Cu가 편석되면, 개질층의 하층부에서는 Cu 성분이 상대적으로 감소하기 때문에, 그 영역에 Cu의 미편석층이 형성된다. 또한, Cu의 미편석층이란 Cu 성분이 제로라고 하는 의미가 아니라, Cu의 편석이 발생하지 않는 층을 말한다. 이 경우에는, 개질층의 상층부의 도금의 석출성이 향상된다.
세라믹 소체가 Cu를 함유하는 페라이트인 경우, 개질의 정도에 따라, Cu의 편석 상태에 변화가 발생한다. 예를 들어, 개질의 정도가 비교적 낮은 경우에는, Cu가 줄무늬상 또는 주상으로 편석되기 쉽다. 이 경우, 편석되기 전에 비하여 개질층의 도금이 석출되기 쉬워진다. 또한, 개질이 진행되면, Cu의 편석 형태가 그물눈상으로 변화한다. 이 경우에는, 개질층의 도금의 석출성이 한층 더 향상된다.
세라믹 소체가 Cu, Zn, Ni를 함유하는 페라이트인 경우, 개질층에서는, Cu의 편석을 피하도록 Zn, Ni가 존재하고 있어도 된다. 상술한 바와 같이 Cu가 줄무늬상 또는 그물눈상으로 편석되는 것에 비해, Zn, Ni는 줄무늬상 또는 그물눈상으로 편석되지 않고, Cu의 편석 부분을 피하도록 존재한다. 그 때문에, Cu, Zn, Ni를 함유하는 페라이트인 경우에는, 금속 원소 중, Cu 부분과 Zn, Ni 부분이 분리 상태로 존재할 가능성이 있다.
본 발명의 제2 형태는, 금속 산화물을 함유한 세라믹 소체와, 상기 세라믹 소체의 표층부의 일부에 형성되고, 상기 금속 산화물을 용융ㆍ응고시킨 개질층과, 상기 개질층 상에 형성된 도금 금속을 포함하는 전극을 구비하고, 상기 개질층은, 상기 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 환원되어 있고, 도금 석출성이 비개질층에 비하여 높은 층인, 세라믹 전자 부품을 제공하는 것이다.
예를 들어, Ni-Zn계 페라이트, Mn-Zn계 페라이트 등과 같이, Cu를 함유하지 않거나 또는 극미량만 함유하는 페라이트인 경우, 표층부를 국소적으로 용융ㆍ응고시켜 개질층을 형성한바, 그 개질층에서는 Cu는 편석되지 않지만, 다른 금속 원소의 적어도 일부가 환원되어 층을 형성한다. 이 개질층은, 비개질층에 비하여 도금 석출성이 좋은 층이기 때문에, 도금 처리에 의해, 그 개질층 상에 도금 전극을 간단하게 형성할 수 있다.
개질층의 두께는, 1㎛ 이상인 것이 바람직하다. 용융ㆍ응고의 정도에 따라 개질층의 두께는 변화한다. 개질층의 두께는, 전기 저항과 상관 관계에 있으며, 도금의 석출성에 영향을 준다. 개질층의 두께가 1㎛ 미만인 경우에는, 개질층의 전기 저항이 그다지 저하하지 않고, 도금은 석출되지 않거나, 또는 극미량만 석출된다. 이에 비해, 1㎛ 이상이 되면, 전기 저항이 저하되고, 도금을 효과적으로 석출시킬 수 있다.
본 발명의 일 형태는, 금속 산화물을 함유하는 세라믹 소체를 준비하는 공정과, 상기 세라믹 소체의 표층부의 일부에, 상기 금속 산화물을 용융ㆍ응고시켜, 상기 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 편석되어 있는 개질층을 형성하는 공정과, 상기 개질층 상에 전극을 도금 처리에 의해 형성하는 공정을 구비하는 세라믹 전자 부품의 제조 방법을 제공하는 것이다. 이 방법에 의해, 본 발명의 세라믹 전자 부품을 용이하게 제조할 수 있다.
본 발명의 다른 형태는, 금속 산화물을 함유하는 세라믹 소체를 준비하는 공정과, 상기 세라믹 소체의 표층부의 일부에, 상기 금속 산화물을 용융ㆍ응고시켜, 상기 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 환원된 개질층을 형성하는 공정이며, 상기 개질층의 도금 석출성이 비개질층에 비하여 높은 층인 공정과, 상기 개질층 상에 전극을 도금 처리에 의해 형성하는 공정을 구비하는 세라믹 전자 부품의 제조 방법을 제공하는 것이다.
개질층을 형성하는 공정은, 레이저 조사, 전자빔 조사, 또는 이미지로에 의한 국소 가열에 의해 실행되어도 된다. 이들 방법은, 미리 준비한 마스크 등을 사용하지 않고, 세라믹 소체의 특정 부위만 국소 가열할 수 있으므로, 매우 생산성이 높다. 국소 가열은 세라믹 소체의 표층부만을 가열하여 개질하므로, 전자 부품으로서의 전기적 특성에 실질적으로 영향을 미치는 일은 없다. 특히, 레이저 조사는, 장치를 비교적 소형으로 구성할 수 있다는 점, 레이저의 조사 위치가 빠르게 바뀐다는 점에서 유리하다. 레이저에는 YAG 레이저, YVO4 레이저 등 공지된 레이저를 사용할 수 있다.
본 발명에 있어서의 도금 처리의 방법으로서는, 전해 도금 또는 무전해 도금의 어느 방법도 사용 가능하다. 전해 도금인 경우에는, 막 두께의 컨트롤이 용이하다고 하는 이점이 있다.
본 발명 방법의 특징 중 하나는, 임의의 부위에 전극을 용이하게 형성할 수 있는 점이다. 예를 들어, 세라믹 소체의 긴 변 방향 양 단부면과, 이들 양 단부면에 인접하는 하나의 면(예를 들어 저면)에만 개질층을 형성한 경우에는, 단면 L자형의 외부 전극을 형성하는 것이 가능하게 된다. 즉, 양 단부면과 저면에만 외부 전극을 형성하고, 상면이나 폭 방향 양측면에는 전극을 형성하지 않도록 할 수도 있다. L자형의 외부 전극을 형성하는 이점은, 고착 강도를 유지하면서 실장 면적을 삭감할 수 있고, 본 세라믹 전자 부품을 고밀도로 실장할 수 있는 것, 및 인접하는 다른 전자 부품과의 전기적 간섭을 제어할 수 있는 것이다.
이상과 같이, 본 발명에 따르면, 세라믹 소체의 표층부에 금속 산화물의 일부를 용융ㆍ응고시킨 개질층을 형성하고, 그 개질층은 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 편석되어 있는 구성으로 하였으므로, 개질층 상에 도금 금속을 석출시킬 수 있다. 본 발명에서는, 복잡한 공정을 필요로 하지 않고, 도금 전극을 용이하게 형성할 수 있다. 또한, 개질층을 형성할 수 있는 부위라면, 전극의 형성 부위에 제약이 없다.
도 1은, 본 발명에 관한 세라믹 전자 부품의 제1 실시예인 권선형 인덕터의 사시도이다.
도 2는, 도 1에 도시하는 권선형 인덕터의 일부 단면도이다.
도 3은, 코어에 레이저를 조사하는 방법의 몇 가지 예를 도시하는 도면이다.
도 4는, 개질부 및 도금 전극의 형성 공정의 일례를 도시하는 단면도이다.
도 5는, 개질부 및 도금 전극의 형성 공정의 다른 예를 도시하는 단면도이다.
도 6은, 개질층의 단면 구조의 일례를 도시하는 도면이다.
도 7은, Ni-Cu-Zn계 페라이트, Ni-Zn계 페라이트 및 Mn-Zn계 페라이트에 있어서의, 개질층과 도금층의 구조를 개략적으로 도시하는 도면이다.
도 8은, Ni-Cu-Zn계 페라이트에 있어서의 개질층의 편석 상태를 모식적으로 도시하는 도면이다.
도 9는, 시료 1 내지 4에 있어서의 레이저 조사 전후의 sTEM 화상과 EDX 화상이다.
도 10은, 시료 5, 6에 있어서의 레이저 조사 후의 sTEM 화상과 EDX 화상이다.
도 11은, 개질층의 두께와 저항률의 관계를 도시하는 도면이다.
도 12는, Cu 편석층의 두께와 저항률의 관계를 도시하는 도면이다.
도 13은, Ni-Cu-Zn계 페라이트에 대한 레이저의 조사 전후의 금속 원소의 EDX 정량 분석 결과를 도시한다.
도 14는, 본 발명의 제2 실시예인 2 라인(4 단자)의 공통 모드 초크 코일의 사시도이다.
도 15는, 본 발명의 제3 실시예인 3 라인(6 단자)의 코일 부품의 사시도이다.
도 16은, 본 발명의 제4 실시예인 4 라인(8 단자)의 코일 부품의 사시도이다.
도 17은, 본 발명의 제5 실시예인 적층형 인덕터의 일례를 도시하는 사시도이다.
도 18은, 본 발명의 제6 실시예 및 제7 실시예인 적층형 인덕터의 다른 예를 도시하는 사시도이다.
도 1은 본 발명에 관한 세라믹 전자 부품의 제1 실시예인 권선형 인덕터(1)를 도시한다. 또한, 도 1에서는 인덕터(1)의 저면이 상향으로 되도록 도시되어 있다. 인덕터(1)는, 권취 코어부(11)와, 권취 코어부(11)의 양단부에 형성된 플랜지부(12, 13)를 갖는 코어(세라믹 소체)(10)와, 권취 코어부(11)에 권회된 와이어(20)와, 와이어(20)의 양단부(20a, 20b)가 전기적으로 접속된 외부 전극(21, 22)을 구비하고 있다. 또한, 도 1을 포함하여 도면은 모두 모식적인 것이며, 그 치수나 종횡비의 축척 등은 실제의 제품과는 상이한 경우가 있다.
코어(10)는, 예를 들어 Ni-Cu-Zn계 페라이트, Ni-Zn계 페라이트 또는 Mn-Zn계 페라이트 등과 같이, 금속 산화물을 함유하는 소결 완료 세라믹 재료를 포함한다. 도 2는, 도 1에 도시하는 권선형 인덕터(1)의 일부 확대 단면도이며, 코어(10)의 한쪽의 플랜지부(12) 부근을 확대한 단면도이다. 또한, 도시 및 설명은 생략하지만, 코어(10)의 다른 쪽의 플랜지부(13) 부근에 대해서도 도 2와 마찬가지의 구조로 되어 있다. 도 2에 도시하는 바와 같이, 플랜지부(12)의 표층부에는, 저면(12a)으로부터 측면(12b)에 걸쳐 개질층(14)이 형성되어 있다. 여기서, 저면(12a)이란, 인덕터(1)를 회로 기판에 표면 실장한 경우에 회로 기판과 대향하는 실장면을 말하며, 측면(12b)이란, 저면(12a)에 인접하고, 또한 저면(12a)에 대하여 거의 수직인 외측면을 말한다. 개질층(14)은, 페라이트에 포함되는 금속 산화물의 일부를 용융ㆍ응고시킨 것이며, 이 개질층(14) 상에 도금층을 포함하는 외부 전극(21)이 형성되어 있다. 그 때문에, 외부 전극(21, 22)은 단면 L자형으로 형성되어 있다. 도 2에서는, 외부 전극(21)이 1층의 도금층으로 형성되어 있지만, 복수층의 도금층으로 형성해도 된다. 예를 들어, 개질층(14) 상에 하지로 되는 도금층을 형성하고, 그 위에 내식성이나 땜납 습윤성을 향상시킬 목적으로 다른 금속을 포함하는 도금층을 형성해도 된다. 외부 전극(21)을 구성하는 도금층의 재료 및 층수는 임의이다.
이 실시예에서는, 와이어(20)의 양단부가 플랜지부(12, 13)의 저면측에 있어서의 외부 전극(21, 22)에 접속되어 있다. 또한, 와이어(20)의 양단부를 플랜지부(12, 13)의 측면측의 외부 전극(21, 22)에 접속해도 된다. 접속 방법은 임의이지만, 예를 들어 열압착에 의해 고정할 수 있다. 상기한 바와 같이, 저면(12a)과 측면(12b)으로 신장하는 L자형의 외부 전극(21)을 형성한 경우에는, 회로 기판으로의 실장 시에, 땜납이 저면(12a)뿐만 아니라 측면(12b)에도 부착되어, 필렛을 형성할 수 있으므로, 회로 기판에 대한 고착 강도를 높이는 측면에서 바람직하다.
도 1에서는, 외부 전극(21, 22)이 플랜지부(12, 13)의 저면 및 측면의 일부에 형성되어 있지만, 저면 및/또는 측면의 전체면에 형성되어 있어도 된다. 특히, 본 발명을 적용함으로써, 외부 전극(21, 22)을 플랜지부(12, 13)의 저면 및 측면의 일부에 선택적으로 형성할 수 있다. 그 이유는, 후술하는 바와 같이 코어(10)의 임의의 위치에 개질층(14)을 형성할 수 있기 때문이다. 도 1은 외부 전극(21, 22)의 단순한 일례를 나타내는 것에 지나지 않으며, 외부 전극(21, 22)의 형상 및 형성면은, 개질층을 형성할 수 있는 부위라면 임의로 선택할 수 있다. 따라서, 외부 전극(21, 22)의 형상은 L자형에 한하지 않고, 임의이다.
도 3은, 코어(10)의 표층부에 개질층을 형성하기 위한 레이저 조사 방법의 몇 가지 예를 도시한다. 도 3의 (a)는, 레이저(L)를 연속 조사하면서 횡방향을 따라 주사한 예(또는 코어(10)를 횡방향으로 이동시킨 예)를 도시하고 있다. 또한, 주사 방향은 임의이며, 종방향이어도 되고, 지그재그상이나 주회상이어도 된다. 레이저(L)의 조사에 의해, 코어(10)의 표면에는 다수의 선상의 레이저 조사 자국(40)이 형성되고, 그 레이저 조사 자국(40)의 하측에 개질층이 형성된다. 또한, 도 3의 (a)에서는, 선상의 레이저 조사 자국(40)을 지면 상하 방향으로 간격을 두고 형성한 예를 도시하였지만, 레이저 조사 자국(40)끼리 서로 겹치도록 밀하게 형성해도 된다. 도 3의 (b)는, 레이저(L)를 점상으로 조사한 예를 도시한다. 이 경우에는, 코어(10)의 표면에 다수의 점상의 레이저 조사 자국(41)이 분산되어 형성된다. 도 3의 (c)는, 레이저(L)를 파선상으로 조사한 예를 도시한다. 이 경우에는, 코어(10)의 표면에 다수의 파선상의 레이저 조사 자국(42)이 분산되어 형성된다. 어느 경우라도, 레이저 조사 자국(41, 42)의 하측에 개질층이 형성된다. 레이저(L)는 도금 전극을 형성해야 할 영역에 균등하게 조사하는 것이 바람직하다.
도 4는 개질층 및 도금 전극(외부 전극)의 형성 과정의 일례의 개략을 도시한다. 특히, 레이저(L)를 코어(10)의 표면에 소정의 간격을 두고 선상으로 조사한 경우를 도시한다. 도 4의 (A)는, 우선 코어(10)의 표면에 레이저(L)를 조사하고, 그에 의해 표면에 단면 V자상 또는 U자상의 레이저 조사 자국(40)을 형성한 상태를 도시한다. 또한, 도 4의 (A)에서는 레이저(L)가 1점에 집광한 예를 도시하였지만, 실제로는 레이저(L)를 조사하는 스폿이 어느 정도의 면적을 갖고 있어도 된다. 이 레이저 조사 자국(40)은, 레이저 조사에 의해 코어(10)의 표층부가 용융ㆍ응고된 자국이다. 스폿의 중심부가 가장 에너지가 높으므로, 그 부분이 변질되기 쉽고, 레이저 조사 자국(40)의 단면은 대략 V자상 또는 대략 U자상으로 된다. 레이저 조사 자국(40)의 내벽면을 포함하는 주위에는, 코어(10)를 구성하는 세라믹 재료(페라이트)가 변질되고, 그 세라믹 재료보다 전기 저항값이 낮은 개질층(43)이 형성된다. 또한, 개질층(43)의 깊이나 넓이는, 레이저의 조사 에너지나 조사 범위 등에 의해 가변될 수 있다.
도 4의 (B)는, 레이저 조사를 반복함으로써, 코어(10)의 표면에 복수의 레이저 조사 자국(40)을 간격 D를 두고 형성한 상태를 도시한다. 이 예에서는 레이저 조사의 스폿 중심의 간격 D가 개질층(43)의 확대 폭(또는 레이저 조사 자국(40)의 직경의 평균값) W보다 넓기(D>W) 때문에, 각 레이저 조사 자국(40)의 사이에는 개질층(43) 이외의 절연 영역(44)이 존재하고 있다. 이 절연 영역(44)은, 코어(10)를 구성하는 세라믹 재료가 변질되지 않고 노출되어 있는 영역이다. 이 경우에는, 개질층(43)은 지면 횡방향으로 분리 상태로 형성되어 있다.
도 4의 (C)는, 상기와 같이 레이저 조사에 의해 개질부(14)를 형성한 코어(10)를 도금액에 침지하고, 도금을 행한 초기의 상태를 도시한다. 낮은 전기 저항값을 갖는 개질층(43)에 있어서의 전류 밀도는 다른 부분(절연 영역(44))보다 높아지므로, 개질층(43)의 표면에만 도금 금속(45a)이 석출되어 있고, 절연 영역(44) 상에는 아직 석출되어 있지 않다. 즉, 이 단계에서는 연속된 도금 전극(외부 전극)(45)은 형성되어 있지 않다.
도 4의 (D)는, 도금을 행한 종기의 상태를 도시한다. 도금 처리를 계속함으로써, 개질층(43) 상에 석출된 도금 금속(45a)이 핵이 되어 주위로 성장하고, 개질층(43)에 인접하는 절연 영역(44) 상까지 퍼진다. 인접하는 도금 금속(45a)끼리 접속할 때까지 도금 처리를 계속함으로써, 코어(10)의 표면에 있어서 연속된 도금 전극(45)을 형성할 수 있다. 레이저를 조사한 개질층(43)에 있어서의 도금 금속의 성장 속도에 비하여, 개질층(43) 이외의 영역의 도금 금속의 성장 속도가 느리기 때문에, 도금 처리 시간을 엄밀하게 컨트롤하지 않아도, 개질층(43)에 도금 금속을 선택적으로 성장시킬 수 있다. 도금 처리 시간 또는 전류를 제어함으로써, 도금 전극(45)의 두께를 컨트롤하는 것이 가능하다.
도 5는, 도금 전극(외부 전극)의 형성 과정의 다른 예를 도시하고, 특히 레이저(L)를 코어(10)의 표면에 밀하게 조사한 경우를 도시한다. 「밀하게 조사하는」이란, 레이저 조사의 스폿 중심의 간격 D가 전술한 개질층(43)의 확대 폭 W와 동등 또는 그보다 좁음(D≤W)을 가리키고, 인접하는 레이저 조사 자국(40)의 하측에 형성되는 개질층(43)끼리 서로 연결되어 있는 상태를 가리킨다(도 5의 (B) 참조). 그 때문에, 코어(10)의 표면에 있어서의 전극 형성 영역의 거의 전역이 개질층(43)으로 덮인 구조로 되어 있다. 단, 모든 개질층(43)이 연속되어 있을 필요는 없다.
이 경우에는, 도 5의 (C)에 도시하는 바와 같이, 도금 처리의 개시로부터 단시간에 저저항부(43)의 표면에 도금 금속(45a)이 석출되지만, 그들 도금 금속(45a)이 거의 근접해 있기 때문에, 인접하는 도금 금속(45a)끼리 빠르게 접속된다. 그 때문에, 연속된 도금 전극(45)을 도 4의 경우보다 단시간에 형성할 수 있다.
도 5와 같이 레이저(L)를 코어(10)의 표면에 밀하게 조사한 경우에는, 레이저 조사 자국(40)도 밀하게 형성되기 때문에, 개질층(43)이 형성된 표면 부분은 깍여진 상태로 된다. 그 깍여진 표면 부분에 도금 전극(45)이 형성되기 때문에, 도금 전극(45)의 표면을 개질층(43)이 형성되어 있지 않은 표면 부분과 거의 동일 높이 또는 그보다 낮게 하는 것이 가능하다. 그 때문에, 도금 전극(45) 자체의 두께가 얇은 것과 아울러, 외부 전극(45)의 돌출량을 억제할 수 있고, 보다 소형화가 가능하다.
도 6은, 개질층(43)의 단면 구조의 일례를 도시한다. 레이저 조사에 의한 열로 페라이트에 포함되는 금속 산화물이 분해되고, 조사부의 금속 원소가 환원되어 개질층(43)이 형성되지만, 개질층(43)의 표층에서는 금속 원소의 일부가 잔열에 의해 재산화되고, 재산화막(43b)이 형성되는 경우가 있다. 재산화막(43b)이 형성된 경우에는, 하층에 있는 환원층(43a)의 재산화의 진행을 억제하고, 재산화층(43b) 자체의 경시 변화를 억제할 수 있는 효과도 있다. 또한, 재산화층(43b)은 1종의 반도체이며, 절연체인 페라이트보다 저항값은 낮고, 게다가 극박육의 막이기 때문에, 후에 실시되는 도금 처리의 장해가 되는 것은 아니다. 또한, 재산화막(43b)은 필수 구성이 아니며, 예를 들어 레이저 조사를 대기 분위기가 아니라, 진공 중이나 N2 분위기에서 행함으로써, 재산화막(43b)의 형성을 억제하는 것도 가능하다.
이어서, 코어(10)로서 Ni-Cu-Zn계 페라이트, Ni-Zn계 페라이트 및 Mn-Zn계 페라이트를 사용한 경우의, 개질층의 구조에 대하여 설명한다. 개질층은, 상술한 바와 같이 코어(10)의 표면에 레이저를 조사하고, 코어(10)를 구성하는 금속 산화물의 표층부를 용융, 응고시킴으로써, 형성할 수 있다. 예를 들어 Ni-Cu-Zn계 페라이트인 경우에는, 금속 산화물로서 Fe, Ni, Cu, Zn이 포함되어 있고, 개질층에서는 이들 금속 원소의 일부가 환원됨과 함께, Cu가 편석된다고 생각된다.
도 7은, Ni-Cu-Zn계 페라이트, Ni-Zn계 페라이트 및 Mn-Zn계 페라이트에 있어서의, 개질층과 도금층의 구조를 개략적으로 도시하고 있다. 즉, Ni-Cu-Zn계 페라이트인 경우에는, 도 7의 (a)와 같이 표면에서부터 소정 깊이까지 개질층이 형성되고, 그 하층은 비개질층, 즉 원래의 금속 산화물인 채의 층이다. 개질층은 비개질층에 비하여 도금 석출성이 높은 영역이기 때문에, 도금 처리함으로써, 그 표면에 도금층이 형성된다.
도 8의 (a), (b)는, Ni-Cu-Zn계 페라이트에 있어서의 개질층의 편석 상태를 모식적으로 도시하고 있다. 도 8의 상부 에지가 페라이트의 표면이다. Cu의 편석은 개질 정도에 따라 변화한다. 비교적 낮은 에너지(예를 들어 140mJ/㎟)의 레이저를 조사한 경우에는, 도 8의 (a)와 같이, Cu가 줄무늬상 또는 주상으로 편석된다. 한편, 높은 에너지(예를 들어 250mJ/㎟)의 레이저를 조사한 경우에는, 도 8의 (b)와 같이, Cu 편석이 그물눈상으로 변화한다. 또한, 도 8에서는 Cu 편석이 평면적으로 표현되어 있지만, 실제로는 3차원적으로 나타난다. 레이저의 에너지가 증대됨과 함께, 개질층의 두께가 두꺼워진다. 이때, Zn, Ni가 Cu의 편석을 피하도록 존재한다. 즉, Zn, Ni는, 줄무늬상 또는 그물눈상의 Cu 편석의 간극을 메우도록 존재한다. 이러한 줄무늬상 또는 그물눈상의 Cu 편석은, 양호한 도전성을 갖거나, 또는 전위가 높으므로, 도금의 석출성이 향상된다. Cu 편석층의 하층부, 즉 편석층과 비개질층의 사이에 Cu의 비편석층이 생성된다. 이 영역은 Cu 성분이 상대적으로 감소한 영역이지만, Ni, Zn은 존재하고 있다.
Ni-Zn계 페라이트인 경우에는, 도 7의 (b)와 같이 표면에서부터 소정 깊이까지 개질층이 형성되고, 그 하층에 비개질층이 존재한다는 점에서는, Ni-Cu-Zn계 페라이트와 마찬가지이다. Ni-Zn계 페라이트에서는 Cu 성분이 제로 또는 극미량이기 때문에, 개질층은 주로 Ni, Zn을 포함한다. 이 경우에도, 개질층의 도금 석출성이 비개질층에 비하여 높고, 도금 처리함으로써, 그 표면에 도금층이 형성된다.
Mn-Zn계 페라이트인 경우에는, 도 7의 (c)와 같이 표면에서부터 소정 깊이까지 개질층이 형성되고, 그 하층에 비개질층이 존재한다. 이 경우에도, 개질층의 도금 석출성이 비개질층에 비하여 높기 때문에, 도금 처리함으로써, 그 표면에 도금층이 형성된다.
-실험 결과-
이어서, 복수 종류의 페라이트를 사용하여, 표 1과 같이 레이저 조건을 바꾸면서 개질층을 형성하였을 때의 실험 결과를 나타낸다. 표 1에 있어서, 피치란, 레이저(L)를 연속 조사하면서 직선상으로 복수열 주사한 경우에 있어서, 인접하는 열의 레이저광의 조사 간격이다. 시료 1 내지 4가 Ni-Cu-Zn계 페라이트, 시료 5가 Ni-Zn계 페라이트, 시료 6이 Mn-Zn계 페라이트를 사용한 경우이다. YVO4 레이저를 사용하고, 레이저 에너지를 85 내지 500mJ/㎟로 변화시켰다.
Figure pat00001
상기 조건에서 작성한 개질층에, 이하의 조건에서 Ni 전해 도금을 실시하였다. 구체적으로는, 배럴 도금을 사용하였다.
Figure pat00002
도 9, 도 10은, 상기 시료 1 내지 6에 있어서의 페라이트의 각 조직의 구체예를 도시한다. 도 9는, 시료 1 내지 4에 있어서의 레이저 조사 전후의 sTEM 화상과 각 금속 원소의 편석 상태를 도시하는 EDX 화상이다. 도 10은, 시료 5, 6에 있어서의 레이저 조사 후의 sTEM 화상과 EDX 화상이다. 도 9에는, 시료 2에 있어서의 도금 후의 sTEM 화상과 EDX 화상도 도시되어 있다.
도 9로부터 알 수 있는 바와 같이, 시료 4(에너지: 85mJ/㎟)에서는 극히 얕은 영역밖에 개질되어 있지 않고, 편석도 진행되어 있지 않다. 이에 비해, 시료 1 내지 3(에너지: 140 내지 500mJ/㎟)에서는, 1㎛ 이상의 두께로 개질되고, Cu의 줄무늬상 또는 그물눈상의 명확한 편석을 확인할 수 있다. 또한, Ni, Zn에 대하여, Cu 편석을 피하도록 존재하고 있는 모습을 알 수 있다.
한편, 도 10에 도시되는 바와 같이, 시료 5에서는 Zn과 Ni가 개질되고, 시료 6에서는 Zn, Mn이 개질되어 있다. 단, Cu 편석과 같이 줄무늬상 또는 그물눈상이 아니라, 개질된 Zn과 Ni, Zn과 Mn이 두께 방향으로 분산 상태로 존재하고 있는 모습을 알 수 있다.
도 11은 시료 1 내지 6에 있어서의 개질층의 두께와 저항률의 관계를 도시하고, 도 12는 시료 1 내지 4에 있어서의 Cu 편석층의 두께와 저항률의 관계를 도시한다. 도면 중의 번호는 각 시료 번호를 나타낸다. 또한, 저항률은 프로브를 재료 표면에 접촉시키고, 그 사이의 저항값을 일렉트로 미터에 의해 측정하고, Ωㆍ㎝로 환산한 것이다. 도 11로부터 명백한 바와 같이, 시료 4(에너지: 85mJ/㎟)로 형성한 개질층의 두께는 0.5㎛이고, 저항률이 105Ωㆍ㎝였던 것에 비해, 그 밖의 시료(에너지: 140 내지 500mJ/㎟)로 형성한 개질층의 두께는 1㎛ 이상으로 되고, 저항률이 102Ωㆍ㎝ 이하까지 저하되어 있음을 알 수 있다. 또한, 비개질층의 저항률은 1012Ωㆍ㎝ 이상이었다. 도 12로부터 명백한 바와 같이, 시료 1 내지 3에서는, Cu 편석층의 두께가 0.5㎛ 이상인 것에 비해, 시료 4에서는, Cu 편석층의 두께가 약 0.3㎛였다.
그 결과, 도 11에 도시하는 바와 같이, 시료 4를 제외한 다른 시료에서는, Ni 도금을 석출시킬 수 있었다. 한편, 시료 4에서는 개질층의 두께가 약 0.5㎛이고, 저항률이 105Ωㆍ㎝였기 때문에, Ni 도금을 석출시킬 수 없었다. 이상의 결과로부터, 개질층의 두께가 1㎛ 이상이면, Ni 도금을 형성할 수 있음을 알 수 있다. 또한, Ni 이외에도 Cu, Sn, Au, Ag, Pd 등, 다른 금속을 사용한 도금에 있어서도 마찬가지의 결과가 얻어진다고 추정된다.
도 13은, Ni-Cu-Zn계 페라이트에 대하여 레이저(에너지: 140mJ/㎟)를 조사하기 전 및 조사한 후의 금속 원소의 EDX 정량 분석 결과를 도시한다. (a)는 조사 전, (b)는 조사 후의 어떠한 종단면에 있어서의 금속 원소의 성분비를 도시하고 있다. (a)에서 도시하는 바와 같이, 레이저 조사 전에는 Fe, Ni, Cu, Zn이 거의 일정한 비율로 두께 방향으로 분포되어 있음을 알 수 있다. 이에 비해, 레이저 조사 후에는, (b)와 같이 표면에서부터 약 1㎛의 깊이까지 개질되고, 각 금속 원소의 성분비가 변화되어 있다. 특히, 개질층에서는, 편석의 영향에 의해 Cu의 성분비가 크게 변화되어 있다. Cu의 피크 부분이 Cu 편석 부분을 나타내고 있고, 그 부분에서는 Fe, Ni, Zn의 각 성분비가 저하되어 있다. 또한, 깊이 1㎛ 부근에 Cu 성분비가 저하되어 있는 영역이 있고, 그 부분이 Cu의 비편석층이다.
도 14는, 본 발명의 제2 실시예인 2 라인(4 단자)의 공통 모드 초크 코일(50)의 일례를 도시한다. 도 14는 코일 부품(50)을 상하 반전시켜 도시하고 있다. 이 코일 부품(50)에서는, 페라이트 코어(세라믹 소체)(51)의 중앙부에 권취 코어부(52)를 갖고, 축 방향 양단부에 한 쌍의 플랜지부(53, 54)를 갖고 있다. 권취 코어부(52)에는, 복수개의 와이어가 권회되어 있다. 권취 코어부(52)에는, 예를 들어 2개의 와이어(도시하지 않음)가 병렬로 권회되어도 된다. 플랜지부(53, 54)의 저면으로부터 외측면에 걸쳐, 각각 2개(합계 4개)의 외부 전극(55 내지 58)이 형성되어 있다. 2개의 와이어의 일단부는 일단부측 플랜지부(53)의 외부 전극(55, 56) 상에 접속 고정되고, 와이어의 타단부는 타단부측 플랜지부(54)의 외부 전극(57, 58) 상에 접속 고정되어도 된다.
이 실시예의 경우도, 도 2와 마찬가지로, 플랜지부(53, 54)의 저면측으로부터 외측면측에 걸쳐 개질층(도시하지 않음)이 형성되고, 그 위에 도금 처리에 의해 외부 전극(55 내지 58)이 형성되어 있다. 또한, 도 14에서는, 플랜지부(53, 54)의 저면측이 평탄하게 형성되어 있지만, 외부 전극(55 내지 58)이 형성된 부위만 볼록상으로 형성되어 있어도 된다. 즉, 외부 전극(55와 56)의 사이, 외부 전극(57과 58)의 사이에 오목부가 형성되어 있어도 된다. 또한, 외부 전극(55 내지 58)이 플랜지부(53, 54)의 양측 에지를 따라 형성된 것에 한하지 않고, 양측 에지보다 내측의 부위에 형성되어 있어도 된다. 어느 경우도, 개질층의 형성 위치에 의해 외부 전극(55 내지 58)의 위치도 자유롭게 설정할 수 있다.
도 15는 본 발명의 제3 실시예인 3 라인(6 단자)의 코일 부품(60), 도 16은 본 발명의 제4 실시예인 4 라인(8 단자)의 코일 부품(70)의 일례를 도시한다. 어느 도면도 코일 부품(60, 70)을 상하 반전시켜 도시하고 있다. 도 14와 공통되는 부분에는 동일 부호를 붙여 중복 설명을 생략한다. 3 라인의 코일 부품(60)에서는, 플랜지부(53, 54)의 저면으로부터 외측면에 걸쳐, 각각 3개(합계 6개)의 외부 전극(61 내지 66)이 도금 처리에 의해 형성되어 있다. 3개의 와이어(도시하지 않음)의 일단부는 한쪽의 플랜지부(53)의 외부 전극(61 내지 63)에 접속 고정되고, 와이어의 타단부는 다른 쪽의 플랜지부(54)의 외부 전극(64 내지 66)에 접속 고정되어 있다. 4 라인의 코일 부품(70)의 경우도 마찬가지로, 플랜지부(53, 54)의 저면측으로부터 외측면측에 걸쳐, 각각 4개(합계 8개)의 외부 전극(71 내지 78)이 도금 처리에 의해 형성되어 있다. 4개의 와이어(도시하지 않음)의 일단부는 일단부측 플랜지부(53)의 외부 전극(71 내지 74)에 접속 고정되고, 와이어의 타단부는 타단부측 플랜지부(54)의 외부 전극(75 내지 78)에 접속 고정되어 있다. 외부 전극(61 내지 66, 71 내지 78)의 하층측, 즉 플랜지부(53, 54)의 표층부에는 개질층(도시하지 않음)이 형성되어 있다.
도 17은, 본 발명을 적층형 인덕터(80)에 적용한 일례를 도시한다. 또한, 도 17은 저면측이 상향으로 되도록 상하 역전되어 도시되어 있다. 또한, 내부 전극도 투시되어 도시되어 있다. 이 인덕터(80)의 세라믹 소체(81)는, 복수의 절연체층을 상하 방향으로 적층하고, 소결함으로써 얻어진다. 상하 양단의 절연체층을 제외한 중간의 절연체층 상에는, 내부 전극을 구성하는 코일 도체(82 내지 84)가 각각 형성되어 있다. 이들 3개의 코일 도체(82 내지 84)는 비아 도체(85, 86)에 의해 서로 접속되고, 전체로서 나선상으로 형성되어 있다. 코일 도체(84)의 일단부(인출부)(84a)가 세라믹 소체(81)의 일단부면(81a)에 노출되어 있고, 코일 도체(82)의 일단부(인출부)(82a)가 세라믹 소체(81)의 타단부면(81b)에 노출되어 있다. 또한, 이 실시예에서는 코일 도체(82 내지 84)가 2턴분의 코일을 형성하고 있는 예를 나타내었지만, 턴수는 임의이며, 코일 도체의 형상 및 절연체층의 층수도 임의로 선택할 수 있다.
외부 전극(87, 88)은, 각각 단면 L자형으로 형성되어 있다. 즉, 외부 전극(87)은 세라믹 소체(81)의 일단부면(81a)과 저면(실장면)(81c)의 일부를 덮도록 L자형으로 형성되고, 외부 전극(88)은 세라믹 소체(81)의 타단부면(81b)과 저면(81c)의 일부를 덮도록 L자형으로 형성되어 있다. 외부 전극(87)은 코일 도체(84)의 인출부(84a)와 접속되어 있고, 외부 전극(88)은 코일 도체(82)의 인출부(82a)와 접속되어 있다. 이들 외부 전극(87, 88)도 도금 처리에 의해 형성되어 있고, 외부 전극(87, 88)의 하층측, 즉 세라믹 소체(81)의 표층부에는 개질층(도시하지 않음)이 형성되어 있다. 또한, 외부 전극(87, 88)을 구성하는 도금층은, 1층에 한하지 않고, 복수층의 도금층을 포함하고 있어도 된다.
외부 전극(87, 88)의 형상은 L자형에 한하지 않는다. 도 17에서는, 외부 전극(87, 88)이 폭 방향의 전체 폭에 걸쳐 형성되어 있지만, 폭 방향의 중간부에 형성되어 있어도 된다. 또한, 양 단부면(81a, 81b)에 형성되는 외부 전극(87, 88)의 부분도, 높이 방향으로 전체로 퍼져 형성될 필요는 없고, 높이 방향의 일부에 형성되어도 된다. 개질층의 형성 부위를 변경함으로써, 외부 전극(87, 88)의 형상도 임의로 변경할 수 있다.
도 18은, 본 발명을 적층형 인덕터(90)에 적용한 다른 예를 도시한다. 도 18의 (a)는, 세라믹 소체(91)의 저면(91a)(도 18에서는 상하 역전되어 도시되어 있음)의 양단부에 외부 전극(92, 93)이 형성된 전자 부품(90)을 도시하고 있다. 다른 면에는 외부 전극이 형성되어 있지 않다. 이 경우에는, 내부 전극의 단부(94, 95)가 세라믹 소체(91)의 양 단부면(91b, 91c)에는 노출되어 있지 않고, 저면(91a)에만 노출되어 있다. 세라믹 소체(91)의 저면(91a)에는, 외부 전극(92, 93)이 각각 내부 전극의 단부(94, 95)와 접속되도록 형성되어 있다. 이 인덕터(90)의 경우에는, 도 17의 인덕터와는 달리, 복수의 절연체층이 횡방향으로 적층되어 있고, 내부 전극인 코일 도체의 축선도 횡방향으로 되어 있다. 또한, 외부 전극(92, 93)의 하층측에는 개질층(도시하지 않음)이 형성되고, 그 위에 외부 전극(92, 93)이 도금 처리에 의해 형성되어 있다.
도 18의 (b)는, 다단자형의 전자 부품(100)을 도시하고 있다. 이 예에서는, 내부 전극의 4개의 인출부(102 내지 105)가 세라믹 소체(101)의 저면(101a)의 4개소에 노출되어 있고, 그 노출부를 덮도록 4개의 외부 전극(106 내지 109)이 도금 처리에 의해 형성되어 있다. 저면 이외의 면에는 외부 전극이 형성되어 있지 않다. 외부 전극(106 내지 109)의 하층측에는 개질층(도시하지 않음)이 형성되어 있다.
상기 실시예에서는, 본 발명을 인덕터의 외부 전극의 형성에 적용한 예를 나타내었지만, 이것에 한정되는 것은 아니다. 본 발명이 대상으로 하는 전자 부품으로서는, 인덕터에 한하지 않고, 용융ㆍ응고에 의해 개질층이 형성되고, 그 개질층에 있어서 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 편석되는 세라믹 소체를 사용한 전자 부품이라면, 적용 가능하다. 즉, 세라믹 소체의 재질은 페라이트에 한정되지 않는다.
상기 실시예에서는, 세라믹 소체의 용융ㆍ응고의 방법으로서 레이저 조사를 사용하였지만, 전자빔의 조사, 이미지로를 사용한 가열 등도 적용 가능하다. 어느 경우도, 열원의 에너지를 집광하여, 세라믹 소체를 국소 가열할 수 있기 때문에, 다른 영역의 전기적 특성을 손상시키는 일이 없다.
개질층을 형성하기 위해 레이저를 사용한 경우, 하나의 레이저를 분광하여, 복수 개소에 동시에 레이저를 조사해도 된다. 또한, 레이저의 초점을 어긋나게 하여, 레이저의 초점이 맞는 경우에 비하여, 레이저의 조사 범위를 확장해도 된다.
본 발명은 세라믹 소체의 표층부에 형성되는 모든 전극이 도금 전극만으로 구성되는 경우에 한정되지 않는다. 즉, 전극이 복수의 재료로 형성된 경우에도 적용할 수 있다. 예를 들어, 세라믹 표면의 일부에 도전 페이스트, 스퍼터링, 증착 등을 사용하여 하지 전극을 형성하고, 그것과 인접하는 부위에 개질층을 형성하고, 그 개질층과 하지 전극 상에 연속적으로 도금 전극을 형성해도 된다. 그 밖에, 개질층의 적용 부위는 임의로 선택할 수 있다.
1: 전자 부품(인덕터)
10: 세라믹 소체(코어)
11: 권취 코어부
12, 13: 플랜지부
12a: 저면
12b: 측면
14: 개질층
20: 와이어
21, 22: 외부 전극
L: 레이저

Claims (11)

  1. 금속 산화물을 함유한 세라믹 소체와,
    상기 세라믹 소체의 표층부의 일부에 형성되고, 상기 금속 산화물을 용융ㆍ응고시킨 개질층과,
    상기 개질층 상에 형성된 도금 금속을 포함하는 전극
    을 구비하고,
    상기 개질층에서는 상기 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 편석되어 있는 것을 특징으로 하는 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 세라믹 소체는 Cu를 함유하는 페라이트이며,
    상기 개질층에서는, Cu가 상층부에 편석되어 있는, 세라믹 전자 부품.
  3. 제2항에 있어서,
    상기 개질층에서는, 상층부에 Cu의 편석층을 갖고, 하층부에 Cu가 편석되어 있지 않은 미편석층을 갖는, 세라믹 전자 부품.
  4. 제2항 또는 제3항에 있어서,
    상기 Cu가 줄무늬상 또는 그물눈상으로 편석되어 있는, 세라믹 전자 부품.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 세라믹 소체는 Cu, Zn, Ni를 함유하는 페라이트이며,
    상기 개질층에서는, 상기 Cu의 편석을 피하도록 Zn, Ni가 존재하고 있는, 세라믹 전자 부품.
  6. 금속 산화물을 함유한 세라믹 소체와,
    상기 세라믹 소체의 표층부의 일부에 형성되고, 상기 금속 산화물을 용융ㆍ응고시킨 개질층과,
    상기 개질층 상에 형성된 도금 금속을 포함하는 전극
    을 구비하고,
    상기 개질층은, 상기 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 환원되어 있고, 도금 석출성이 비개질층에 비하여 높은 층인 것을 특징으로 하는 세라믹 전자 부품.
  7. 제1항 내지 제3항 및 제6항 중 어느 한 항에 있어서,
    상기 개질층의 두께는 1㎛ 이상인, 세라믹 전자 부품.
  8. 금속 산화물을 함유하는 세라믹 소체를 준비하는 공정과,
    상기 세라믹 소체의 표층부의 일부에, 상기 금속 산화물을 용융ㆍ응고시켜, 상기 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 편석되어 있는 개질층을 형성하는 공정과,
    상기 개질층 상에 전극을 도금 처리에 의해 형성하는 공정
    을 구비하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
  9. 금속 산화물을 함유하는 세라믹 소체를 준비하는 공정과,
    상기 세라믹 소체의 표층부의 일부에, 상기 금속 산화물을 용융ㆍ응고시켜, 상기 금속 산화물을 구성하는 금속 원소 중 적어도 하나가 환원된 개질층을 형성하는 공정이며, 상기 개질층의 도금 석출성이 비개질층에 비하여 높은 층인 공정과,
    상기 개질층 상에 전극을 도금 처리에 의해 형성하는 공정
    을 구비하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 개질층을 형성하는 공정은, 레이저 조사, 전자빔 조사, 또는 이미지로에 의한 국소 가열에 의해 실행되는, 세라믹 전자 부품의 제조 방법.
  11. 제8항 또는 제9항에 있어서,
    상기 도금 처리는 전해 도금법에 의해 실행되는, 세라믹 전자 부품의 제조 방법.
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