KR20180005005A - 쇼트키 배리어 다이오드 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판의 제1면에 위치하는 n-형층, 상기 n-형층 위에 위치하며, 서로 이격되어 있는 p+형 영역 및 p형 영역, 상기 n-형층, 상기 p+형 영역 및 상기 p형 영역 위에 위치하는 애노드 전극, 그리고 상기 n+형 탄화 규소 기판의 제2면에 위치하는 캐소드 전극을 포함하고, 상기 p형 영역은 복수 개이고, 평면상으로 육각 형상이며, 매트릭스 형태로 위치하고, 상기 p+형 영역과 상기 p형 영역 사이에 위치하는 상기 n-형층은 평면상으로 육각 형상이고, 상기 p형 영역을 감싸고, 상기 p형 영역의 중심점을 지나는 수평선은 평면상으로 열 방향으로 서로 인접하게 위치한 상기 p형 영역의 중심점을 지나는 수평선과 만나지 않는다.

Description

쇼트키 배리어 다이오드 및 그 제조 방법{SHOTTKY BARRIER DIODE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
쇼트키 배리어 다이오드(shottky barrier diode, SBD)는 일반적인 PN 다이오드와 달리 PN 접합을 이용하지 않고, 금속과 반도체가 접합된 쇼트키 접합을 이용하는 것으로, 빠른 스위칭 특성을 나타내며, PN 다이오드 보다 낮은 턴 온 전압 특성을 갖는다.
일반적인 쇼트키 배리어 다이오드는 누설 전류의 저감 특성을 향상시키기 위하여 쇼트키 접합부의 하단에 p+형 영역이 형성된 접합 장벽 쇼트키(junction barrier shottky, JBS)의 구조를 적용하여 역방향 전압 인가 시 확산된 PN 다이오드 공핍층의 중첩에 의해 누설 전류가 차단되고 항복 전압이 향상되는 효과를 얻고 있다.
또한, 이온 도핑 농도가 서로 다른 p+형 영역 및 p형 영역을 형성하여 쇼트키 접합 영역의 전계를 감소시켜 역방향 전압 인가 시 누설 전류를 감소시킬 수 있다.
본 발명이 해결하고자 하는 과제는 쇼트키 배리어 다이오드의 전류 밀도를 증가하는 것이다.
본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판의 제1면에 위치하는 n-형층, 상기 n-형층 위에 위치하며, 서로 이격되어 있는 p+형 영역 및 p형 영역, 상기 n-형층, 상기 p+형 영역 및 상기 p형 영역 위에 위치하는 애노드 전극, 그리고 상기 n+형 탄화 규소 기판의 제2면에 위치하는 캐소드 전극을 포함하고, 상기 p형 영역은 복수 개이고, 평면상으로 육각 형상이며, 매트릭스 형태로 위치하고, 상기 p+형 영역과 상기 p형 영역 사이에 위치하는 상기 n-형층은 평면상으로 육각 형상이고, 상기 p형 영역을 감싸고, 상기 p형 영역의 중심점을 지나는 수평선은 평면상으로 열 방향으로 서로 인접하게 위치한 상기 p형 영역의 중심점을 지나는 수평선과 만나지 않는다.
상기 p+형 영역 및 상기 p형 영역은 각각 상기 n-형층과 접촉하고, 상기 p+형 영역과 상기 n-형층이 접촉하는 면적은 상기 p형 영역과 상기 n-형층이 접촉하는 면적보다 넓을 수 있다.
상기 p+형 영역의 이온 도핑 농도는 상기 p형 영역의 이온 도핑 농도 보다 높을 수 있다.
상기 애노드 전극은 쇼트키 전극을 포함하고, 상기 캐소드 전극은 오믹 전극을 포함할 수 있다.
본 발명의 한 실시예에 따른 쇼트키 배리어 다이오드는 상기 애노드 전극과 상기 n-형층 사이에 위치하는 n형층을 더 포함하고, 상기 n형층의 이온 도핑 농도는 상기 n-형층의 이온 도핑 농도 보다 높을 수 있다.
본 발명의 한 실시예에 따른 쇼트키 배리어 다이오드는 상기 n형층에 위치하며, 서로 이격되어 있는 제1 트렌치 및 제2 트렌치를 더 포함할 수 있다.
상기 p+형 영역은 상기 제1 트렌치의 하부면 아래에 위치하고, 상기 p형 영역은 상기 제2 트렌치의 하부면 아래에 위치할 수 있다.
상기 애노드 전극은 상기 제1 트렌치 및 상기 트렌치 내부에 위치하는 제1 애노드 전극과 상기 제1 애노드 전극 및 상기 n형층 위에 위치하는 제2 애노드 전극을 포함할 수 있다.
본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형층 및 n형층을 순차적으로 형성하는 단계, 상기 n형층에 서로 이격되는 제1 트렌치 및 제2 트렌치를 형성하는 단계, 상기 제1 트렌치의 하부면에 p+형 이온을 주입하여 p+형 영역을 형성하는 단계, 상기 제2 트렌치의 하부면에 p형 이온을 주입하여 p형 영역을 형성하는 단계, 상기 n형층 위, 상기 제1 트렌치 내부 및 상기 제2 트렌치 내부에 애노드 전극을 형성하는 단계, 그리고 상기 n+형 탄화 규소 기판의 제2면에 캐소드 전극을 형성하는 단계를 포함하고, 상기 p형 영역은 복수 개이고, 평면상으로 육각 형상이며, 매트릭스 형태로 위치하고, 상기 p+형 영역과 상기 p형 영역 사이에 위치하는 상기 n-형층은 평면상으로 육각 형상이고, 상기 p형 영역을 감싸고, 상기 p형 영역의 중심점을 지나는 수평선은 평면상으로 열 방향으로 서로 인접하게 위치한 상기 p형 영역의 중심점을 지나는 수평선과 만나지 않는다.
이와 같이 본 발명의 일 실시예에 따르면, p+형 영역과 n-형층의 접촉 면적을 p형 영역과 n-형층의 접촉 면적보다 넓게 형성하여 순 방항 전압 인가 시 쇼트키 배리어 다이오드의 전류 밀도를 증가시킬 수 있다.
이에 따라, 쇼트키 배리어 다이오드의 면적을 감소시킬 수 있으므로, 단위 웨이퍼당 쇼트키 배리어 다이오드의 개수 및 수율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 레이아웃의 일 예를 도시한 도면이다.
도 2는 도 1의 절단선 II-II선을 따라 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 레이아웃의 일부를 도시한 도면이다.
도 4는 비교예에 따른 쇼트키 배리어 다이오드의 레이아웃의 일부를 도시한 도면이다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법의 일 예를 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 레이아웃의 일 예를 도시한 도면이다. 도 2는 도 1의 절단선 II-II선을 따라 자른 단면의 이례를 도시한 도면이다.
도 1 및 도 2에 참고하면, 본 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판(100), n-형층(200), n형층(300), p+형 영역(400), p형 영역(500), 애노드(anode) 전극(600), 및 캐소드(cathode) 전극(700)을 포함한다.
도 1의 레이아웃은 본 실시예에 따른 쇼트키 배리어 다이오드의 구조를 명확하게 설명하기 위하여 n형층(300) 및 애노드 전극(600)이 생략되어 있다.
도 1을 참고하면, 평면상으로, p형 영역(500)은 육각 형상이고, p+형 영역(400)과 이격되어 있다. p형 영역(500)과 p+형 영역(400) 사이에는 n-형층(200)이 위치한다. p형 영역(500)과 p+형 영역(400) 사이에 위치하는 n-형층(200)은 육각 형상이다. 즉, 평면상으로, 육각 형상인 p형 영역(500)을 육각 형상인 n-형층(200)이 감싸고, 그 외 부분에는 p+형 영역(400)이 위치하는 구조이다. 여기서, p형 영역(500) 및 p+형 영역(400) 사이에 위치하는 n-형층(200)과 p형 영역(500)은 평면상으로 정육각형 형상일 수 있다.
p형 영역(500)은 복수 개이며, 매트릭스 형태로 위치한다. p형 영역(500)의 중심점을 지나는 수평선은 평면상으로 열 방향으로 서로 인접하게 위치한 p형 영역(500)의 중심점을 지나는 수평선과 만나지 않도록 복수 개의 p형 영역(500)은 열 방향으로 지그재그 형태로 위치한다.
아래에서는 본 실시예에 따른 반도체 소자의 구체적인 구조에 대해 설명한다.
n+형 탄화 규소 기판(100)의 제1면에 n-형층(200) 및 n형층(300)이 순차적으로 위치한다. n형층(300)의 이온 도핑 농도는 n-형층(200)의 이온 도핑 농도 보다 높을 수 있다.
n형층(300)에는 제1 트렌치(350) 및 제2 트렌치(360)가 형성되고, 제1 트렌치(350) 및 제2 트렌치(360)는 서로 인접하게 위치하며, 이격되어 있다. 제1 트렌치(350) 및 제2 트렌치(360)의 깊이는 동일할 수 있다.
p+형 영역(400)은 제1 트렌치(350)의 하부면 아래에 위치하고, p형 영역(500)은 제2 트렌치(360)의 하부면 아래에 위치한다. p+형 영역(400)의 이온 도핑 농도는 p형 영역(500)의 이온 도핑 농도 보다 높다.
p+형 영역(400)은 제1 트렌치(350)의 하부면의 코너를 감싸며, n-형층(200)과 접촉한다. p형 영역(500)은 제2 트렌치(360)의 하부면의 코너를 감싸며, n-형층(200)과 접촉한다.
n형층(300) 위, 제1 트렌치(350) 내부, 및 제2 트렌치(360) 내부에 애노드 전극(600)이 위치한다. 애노드 전극(600)은 쇼트기 금속을 포함할 수 있다. 애노드 전극(600)은 제1 트렌치(350) 내부 및 제2 트렌치(360) 내부에 위치하는 제1 애노드 전극(610)과 제1 애노드 전극(610) 및 n형층(300) 위에 위치하는 제2 애노드 전극(620)을 포함한다. 제1 애노드 전극(610)은 p+형 영역(400) 및 p형 영역(500)과 접촉한다.
n+형 탄화 규소 기판(100)의 제2면에 캐소드 전극(700)이 위치한다. 캐소드 전극(700)은 오믹 금속을 포함할 수 있다. 여기서, n+형 탄화 규소 기판(100)의 제2면은 n+형 탄화 규소 기판(100)의 제1면에 대해 반대쪽에 위치한다.
p+형 영역(400)의 이온 도핑 농도는 p형 영역(500)의 이온 도핑 농도 보다 높기 때문에, 순방향 전압 인가 시, p+형 영역(400)과 n-형층(200)이 접합하는 부분에서의 정공(hole) 전류 밀도가 p형 영역(500)과 n-형층(200)이 접합하는 부분에서의 정공 전류 밀도보다 높게 된다.
앞서 설명하였듯이, 평면상으로, 육각 형상인 p형 영역(500)을 육각 형상인 n-형층(200)이 감싸고, 그 외 부분에는 p+형 영역(400)이 위치하고, p+형 영역(400) 및 p형 영역(500)은 각각 n-형층(200)과 접촉한다. 이에, p+형 영역(400)과 n-형층(200)이 접촉하는 면적은 p형 영역(500)과 n-형층(200)이 접촉하는 면적보다 넓게 된다.
즉, p+형 영역(400)과 n-형층(200)이 접촉하는 면적이 넓으므로, 쇼트키 배리어 다이오드의 정공 전류 밀도가 증가하고, 이에 따라 쇼트키 배리어 다이오드의 전체적인 전류 밀도가 증가할 수 있다.
또한, 쇼트키 배리어 다이오드의 전류 밀도의 증가로 인하여, 쇼트키 배리어 다이오드의 면적을 감소시킬 수 있으므로, 단위 웨이퍼당 쇼트키 배리어 다이오드의 개수 및 수율을 향상시킬 수 있다.
그러면, 도 3, 도 4 및 표 1을 참고하여, 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 특성에 대하여 설명한다.
도 3은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 레이아웃의 일부를 도시한 도면이다. 도 4는 비교예에 따른 쇼트키 배리어 다이오드의 레이아웃의 일부를 도시한 도면이다.
도 3을 참고하면, 앞서 설명하였듯이, 본 발명의 실시예에 따른 쇼트키 배리어 다이오드는 평면상으로, 육각 형상인 p형 영역(500)을 육각 형상인 n-형층(200)이 감싸고, 그 외 부분에는 p+형 영역(400)이 위치하는 구조이다. 여기서, p형 영역(500)의 중심부와 육각 형상인 p형 영역(500)의 인접한 두 꼭지점을 각각 잇는 선과 인접한 두 p형 영역(500) 사이의 중심부분을 잇는 선을 변으로 하는 삼각형이 형성할 수 있는데, 이러한 삼각형을 단위셀이라고 한다.
도 4를 참고하면, 비교예에 따른 쇼트키 배리아 다이오드는 평면상으로, p+형 영역 및 p형 영역이 막대 형상이고, p+형 영역 및 p형 영역 사이에 n-형층이 위치하는 구조이다. 여기서, 하나의 p형 영역과 하나의 p+형 영역을 포함하는 사각형을 형성할 수 있는데, 이러한 사각형을 단위셀이라고 한다.
본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 단위셀은 p+형 영역이 차지하는 면적이 p형 영역이 차지하는 면적보다 넓음을 알 수 있다. 비교예에 따른 쇼트키 배리어 다이오드의 단위셀은 p+형 영역이 차지하는 면적과 p형 영역이 차지하는 면적이 동일함을 알 수 있다.
표 1은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드와 비교예에 따른 쇼트키 배리어 다이오드에 대해 순방향 전압 인가 시의 시뮬레이션한 결과를 나타낸 표이다.

구분
단위셀당
전자
전류밀도
(A/㎛2)
단위셀당
정공
전류밀도
(A/㎛2)
단위셀당
전체
전류밀도
(A/cm2)
통전부
면적(cm2)
@100A

비교예
124
162
286
0.350

실시예
124
203
327
0.306
표 1을 참고하면, 본 실시예에 따른 쇼트키 배리어 다이오드의 단위셀당 전자 전류 밀도와 비교예에 따른 쇼트키 배리어 다이오드의 단위셀당 전자 전류 밀도는 동일하지만, 본 실시예에 따른 쇼트키 배리어 다이오드의 단위셀당 정공 전류 밀도가 비교예에 따른 쇼트키 배리어 다이오드의 단위셀당 정공 전류 밀도에 비해 약 25% 증가함을 알 수 있다. 이에 따라, 본 실시예에 따른 쇼트키 배리어 다이오드의 단위셀당 전체 전류 밀도가 비교예에 따른 쇼트키 배리어 다이오드의 단위셀당 전체 전류 밀도에 비해 약 14% 증가함을 알 수 있다.
또한, 동일한 전류량 100A를 기준으로 할 때, 본 실시예에 따른 쇼트키 배리어 다이오드의 면적이 비교예에 따른 쇼트키 배리어 다이오드의 면적에 비해 약 13% 감소함을 알 수 있다. 이에, 본 실시예에 따른 쇼트키 배리어 다이오드는 비교예에 따른 쇼트키 배리어 다이오드에 비해 단위 웨이퍼 당 쇼트키 배리어 다이오드의 개수를 증가시킬 수 있으므로, 원가를 절감할 수 있다.
그러면, 도 5 내지 도 8 및 도 2를 참고하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법의 일 예를 도시한 도면이다.
도 5를 참고하면, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 n-형층(200) 및 n형층(300)을 순차적으로 형성한다. n형층(300)의 이온 도핑 농도는 n-형층(200)의 이온 도핑 농도 보다 높을 수 있다.
여기서, n-형층(200)은 n+형 탄화 규소 기판(100)의 제1면에 에피택셜 성장으로 형성하고, n형층(300)은 n-형층(200) 위에 에피택셜 성장으로 형성할 수 있다.
또한, n-형층(200)은 n+형 탄화 규소 기판(100)의 제1면에 에피택셜 성장으로 형성하고, n형층(300)은 n-형층(200)의 표면에 n형의 이온을 주입하여 형성할 수도 있다.
도 6을 참고하면, n형층(300)을 식각하여 제1 트렌치(350) 및 제2 트렌치(360)를 형성한다. 제1 트렌치(350) 및 제2 트렌치(360)는 서로 인접하게 위치하며, 이격되어 있다. 제1 트렌치(350) 및 제2 트렌치(360)의 깊이는 동일할 수 있다.
도 7을 참고하면, 제1 트렌치(350)의 하부면에 p+형 이온을 주입하여 p+형 영역(400)을 형성한다. p+형 영역(400)은 제1 트렌치(350)의 하부면 아래에 형성되고, 제1 트렌치(350)의 하부면의 코너를 감싸며, n-형층(200)과 접촉한다.
도 8을 참고하면, 제2 트렌치(360)의 하부면에 p형 이온을 주입하여 p형 영역(500)을 형성한다. p형 영역(500)은 제2 트렌치(360)의 하부면 아래에 형성되고, 제2 트렌치(360)의 하부면의 코너를 감싸며, n-형층(200)과 접촉한다. 여기서, p형 영역(500)의 이온 도핑 농도는 p+형 영역(400)의 이온 도핑 농도보다 낮다.
이에, 도 1에 도시한 바와 같이, 평면상으로, p형 영역(500)은 육각 형상이고, p+형 영역(400)과 이격되어 있고, p형 영역(500)과 p+형 영역(400) 사이에는 n-형층(200)이 위치한다. p형 영역(500)과 p+형 영역(400) 사이에 위치하는 n-형층(200)은 육각 형상이다. 즉, 평면상으로, 육각 형상인 p형 영역(500)을 육각 형상인 n-형층(200)이 감싸고, 그 외 부분에는 p+형 영역(400)이 위치하는 구조가 된다.
p형 영역(500)은 복수 개이며, 매트릭스 형태로 위치한다. p형 영역(500)의 중심점을 지나는 수평선은 평면상으로 열 방향으로 서로 인접하게 위치한 p형 영역(500)의 중심점을 지나는 수평선과 만나지 않도록 복수 개의 p형 영역(500)은 열 방향으로 지그재그 형태로 위치한다.
도 2를 참고하면, n형층(300) 위, 제1 트렌치(350) 내부, 및 제2 트렌치(360) 내부에 애노드 전극(600)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 캐소드 전극(700)을 형성한다.
여기서, 애노드 전극(600)은 제1 트렌치(350) 내부 및 제2 트렌치(360) 내부에 위치하는 제1 애노드 전극(610)과 제1 애노드 전극(610) 및 n형층(300) 위에 위치하는 제2 애노드 전극(620)을 포함한다. 제1 애노드 전극(610)은 p+형 영역(400) 및 p형 영역(500)과 접촉한다.
애노드 전극(600)은 쇼트기 금속을 포함할 수 있고, 캐소드 전극(700)은 오믹 금속을 포함할 수 있다.
한편, 본 실시예에 따른 반도체 소자의 제조 방법에서는 제1 트렌치(350) 및 제2 트렌치(360)를 동시에 형성한 후에 p+형 영역(400) 및 p형 영역(500)을 형성하였지만, 이에 한정하지 않고, 제1 트렌치(350)를 먼저 형성하고, 제1 트렌치(350)의 하부면 아래에 p+형 영역(400)한 후, 제2 트렌치(360)를 형성하고, 제2 트렌치(360)의 하부면 아래에 p형 영역(500)을 형성할 수도 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n-형층
300: n형층 350: 제1 트렌치
360: 제2 트렌치 400: p+형 영역
500: p형 영역 600: 애노드 전극
700: 캐소드 전극

Claims (14)

  1. n+형 탄화 규소 기판의 제1면에 위치하는 n-형층,
    상기 n-형층 위에 위치하며, 서로 이격되어 있는 p+형 영역 및 p형 영역,
    상기 n-형층, 상기 p+형 영역 및 상기 p형 영역 위에 위치하는 애노드 전극, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 위치하는 캐소드 전극을 포함하고,
    상기 p형 영역은 복수 개이고, 평면상으로 육각 형상이며, 매트릭스 형태로 위치하고,
    상기 p+형 영역과 상기 p형 영역 사이에 위치하는 상기 n-형층은 평면상으로 육각 형상이고, 상기 p형 영역을 감싸고,
    상기 p형 영역의 중심점을 지나는 수평선은 평면상으로 열 방향으로 서로 인접하게 위치한 상기 p형 영역의 중심점을 지나는 수평선과 만나지 않는 쇼트키 배리어 다이오드.
  2. 제1항에서,
    상기 p+형 영역 및 상기 p형 영역은 각각 상기 n-형층과 접촉하고,
    상기 p+형 영역과 상기 n-형층이 접촉하는 면적은 상기 p형 영역과 상기 n-형층이 접촉하는 면적보다 넓은 쇼트키 배리어 다이오드.
  3. 제2항에서,
    상기 p+형 영역의 이온 도핑 농도는 상기 p형 영역의 이온 도핑 농도 보다 높은 쇼트키 배리어 다이오드.
  4. 제3항에서,
    상기 애노드 전극은 쇼트키 전극을 포함하고,
    상기 캐소드 전극은 오믹 전극을 포함하는 쇼트키 배리어 다이오드.
  5. 제4항에서,
    상기 애노드 전극과 상기 n-형층 사이에 위치하는 n형층을 더 포함하고,
    상기 n형층의 이온 도핑 농도는 상기 n-형층의 이온 도핑 농도 보다 높은 쇼트키 배리어 다이오드.
  6. 제5항에서,
    상기 n형층에 위치하며, 서로 이격되어 있는 제1 트렌치 및 제2 트렌치를 더 포함하는 쇼트키 배리어 다이오드.
  7. 제6항에서,
    상기 p+형 영역은 상기 제1 트렌치의 하부면 아래에 위치하고,
    상기 p형 영역은 상기 제2 트렌치의 하부면 아래에 위치하는 쇼트키 배리어 다이오드.
  8. 제7항에서,
    상기 애노드 전극은
    상기 제1 트렌치 및 상기 트렌치 내부에 위치하는 제1 애노드 전극과
    상기 제1 애노드 전극 및 상기 n형층 위에 위치하는 제2 애노드 전극을 포함하는 쇼트키 배리어 다이오드.
  9. n+형 탄화 규소 기판의 제1면에 n-형층 및 n형층을 순차적으로 형성하는 단계,
    상기 n형층에 서로 이격되는 제1 트렌치 및 제2 트렌치를 형성하는 단계,
    상기 제1 트렌치의 하부면에 p+형 이온을 주입하여 p+형 영역을 형성하는 단계,
    상기 제2 트렌치의 하부면에 p형 이온을 주입하여 p형 영역을 형성하는 단계,
    상기 n형층 위, 상기 제1 트렌치 내부 및 상기 제2 트렌치 내부에 애노드 전극을 형성하는 단계, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 캐소드 전극을 형성하는 단계를 포함하고,
    상기 p형 영역은 복수 개이고, 평면상으로 육각 형상이며, 매트릭스 형태로 위치하고,
    상기 p+형 영역과 상기 p형 영역 사이에 위치하는 상기 n-형층은 평면상으로 육각 형상이고, 상기 p형 영역을 감싸고,
    상기 p형 영역의 중심점을 지나는 수평선은 평면상으로 열 방향으로 서로 인접하게 위치한 상기 p형 영역의 중심점을 지나는 수평선과 만나지 않는 쇼트키 배리어 다이오드의 제조 방법.
  10. 제9항에서,
    상기 p+형 영역 및 상기 p형 영역은 각각 상기 n-형층과 접촉하고,
    상기 p+형 영역과 상기 n-형층이 접촉하는 면적은 상기 p형 영역과 상기 n-형층이 접촉하는 면적보다 넓은 쇼트키 배리어 다이오드의 제조 방법.
  11. 제10항에서,
    상기 p+형 영역의 이온 도핑 농도는 상기 p형 영역의 이온 도핑 농도 보다 높은 쇼트키 배리어 다이오드의 제조 방법.
  12. 제11항에서,
    상기 n형층의 이온 도핑 농도는 상기 n-형층의 이온 도핑 농도 보다 높은 쇼트키 배리어 다이오드의 제조 방법.
  13. 제12항에서,
    상기 애노드 전극은 쇼트키 전극을 포함하고,
    상기 캐소드 전극은 오믹 전극을 포함하는 쇼트키 배리어 다이오드의 제조 방법.
  14. 제13항에서,
    상기 애노드 전극은
    상기 제1 트렌치 및 상기 트렌치 내부에 위치하는 제1 애노드 전극과
    상기 제1 애노드 전극 및 상기 n형층 위에 위치하는 제2 애노드 전극을 포함하는 쇼트키 배리어 다이오드의 제조 방법.
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