KR20170132130A - 센서, 그 제조 방법 및 전자 디바이스 - Google Patents

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KR20170132130A
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치아 츠앙 린
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보에 테크놀로지 그룹 컴퍼니 리미티드
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Abstract

센서(100)는, 베이스 기판(101); 베이스 기판 상에 배치되고 소스 전극(1025)을 포함하는 박막 트랜지스터(TFT)(102); TFT(102) 상에 배치되는 제1 절연 층(106)으로서 제1 절연 층(106)을 관통하는 제1 관통 홀(1071)이 제공된 제1 절연 층(106); 제1 관통 홀(1071) 내 및 제1 절연 층(106)의 일부 상에 배치되고 제1 관통 홀(1071)을 통해 소스 전극(1025)과 전기적으로 접속되는 도전 층(1031); 제1 절연 층(106) 상에 배치되고 도전 층(1031)과 분리된 바이어스 전극(1032); 도전 층(1031) 및 바이어스 전극(1032)과 각각 접속되는 감지 활성층(1033); 및 도전 층(1031) 상에 배치된 보조 도전 층(1034)을 포함한다. 센서 및 그 제조 방법은 프로세스를 추가하지 않고 도전 층 상에 보조 도전 층(1034)을 배열함으로써 전도도를 향상시키고 신호의 정상 송신을 보장한다.

Description

센서, 그 제조 방법 및 전자 디바이스{SENSOR, MANUFACTURING METHOD THEREOF AND ELECTRONIC DEVICE}
본 출원은 2016년 4월 15일자로 출원된 중국 특허출원 제201610236910.9호의 우선권을 주장하며, 그 전체 내용은 본 출원의 일부로서 참조에 의해 본 명세서에 통합된다.
본 개시내용의 실시예들은 센서, 그 제조 방법 및 전자 디바이스에 관한 것이다.
광전 센서는 고정밀, 고속 응답, 비접촉, 간단한 구조 등의 이점을 가지며, 검출 및 제어에 널리 적용된다. 예를 들어, 광전 센서는 연기 먼지 모니터, 바코드 스캐닝 건, 제품 카운터, 광전 연기 경보 등의 양태에 적용될 수 있다.
광전 센서는 박막 트랜지스터(TFT) 및 포토다이오드를 포함한다. 포토다이오드는 광을 수신하고 광 신호를 전기 신호로 변환한다. TFT는 전기 신호의 판독을 제어한다.
본 개시내용의 실시예는 프로세스의 추가 없이 박막 도전 층 상에 보조 도전 층을 배열함으로써 전도도를 향상시키고 신호의 정상 송신을 보장하는, 센서 및 그 제조 방법을 제공한다.
본 개시내용의 실시예는 센서를 제공하며, 상기 센서는, 베이스 기판; 베이스 기판 상에 배치되고 소스 전극을 포함하는 박막 트랜지스터(TFT); TFT 상에 배치되며 제1 절연 층을 관통하는 제1 관통 홀이 제공된 제1 절연 층; 제1 관통 홀 내 및 제1 절연 층의 일부 상에 배치되고 제1 관통 홀을 통해 소스 전극과 전기적으로 접속되는 도전 층; 제1 절연 층 상에 배치되고 도전 층과 분리된 바이어스 전극; 도전 층 및 바이어스 전극과 각각 접속된 감지 활성층; 및 도전 층 상에 배치된 보조 도전 층을 포함한다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 보조 도전 층은 감지 활성층과 분리되어 있다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 보조 도전 층은 금속 산화물 도전 층이다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 보조 도전 층은 인듐 주석 산화물(Indium Tin Oxide)(ITO) 층 또는 인듐 아연 산화물(Indium Zinc Oxide)(IZO) 층이다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 보조 도전 층은 도전 층과 직접 접촉한다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 제2 절연 층은 감지 활성층 상에 배치된다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 도전 층은 금속 도전 층이다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 도전 층의 두께는 10nm 내지 100nm이다.
예를 들어, 본 개시내용의 실시예에 따른 센서는 제2 관통 홀이 제공된 패시베이션 층을 더 포함하고; 베이스 기판에 수직인 방향에서, 패시베이션 층은 소스 전극과 제1 절연 층 사이에 배치되고; 제2 관통 홀은 패시베이션 층을 관통하여 제1 관통 홀과 연통하도록 구성되고; 도전 층은 제1 관통 홀 및 제2 관통 홀을 통해 소스 전극과 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 제2 관통 홀의 최대 애퍼처는 제1 관통 홀의 최소 애퍼처보다 작다.
예를 들어, 본 개시내용의 실시예에 따른 센서는 제3 관통 홀이 제공된 금속 실드를 더 포함하고; 금속 실드는 패시베이션 층과 제1 절연 층 사이에 배치되고; 제3 관통 홀은 금속 실드를 관통하여 제1 관통 홀 및 상기 제2 관통 홀과 연통하도록 구성되고; 도전 층은 제1 관통 홀, 제2 관통 홀 및 제3 관통 홀을 통해 소스 전극과 전기적으로 접속된다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 베이스 기판 상의 금속 실드의 돌출부는 베이스 기판 상의 TFT의 활성층의 돌출부와 적어도 부분적으로 중첩된다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 제3 관통 홀의 최대 애퍼처는 제1 관통 홀의 최소 애퍼처보다 작고, 제3 관통 홀의 최소 애퍼처는 제2 관통 홀의 최대 애퍼처보다 크다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 도전 층은 적어도 제1 관통 홀, 제2 관통 홀 및 제3 관통 홀의 측벽들 상에 배치되고; 적어도 측벽들 상에 배치된 도전 층의 일부는 보조 도전 층에 의해 완전히 커버된다.
예를 들어, 본 개시내용의 실시예에 따른 센서에서, 제1 절연 층의 두께는 1㎛ 내지 4㎛이다.
본 개시내용의 실시예는 실시예들 중 어느 하나에 따른 센서를 포함하는 전자 디바이스를 추가로 제공한다.
본 개시내용의 실시예는 센서를 제조하기 위한 방법을 추가로 제공하며, 상기 방법은, 베이스 기판 상에 박막 트랜지스터(TFT)를 형성하는 단계 - TFT는 소스 전극을 포함함 - ; TFT 상에 제1 절연 층을 형성하는 단계 - 제1 절연 층에는 제1 관통 홀이 제공됨 - ; 제1 관통 홀 내 및 제1 절연 층의 일부 상에 도전 층을 형성하는 단계 - 도전 층은 제1 관통 홀을 통해 소스 전극과 전기적으로 접속됨 - ; 도전 층과 분리된 바이어스 전극 및 감지 활성층을 제1 절연 층 상에 형성하는 단계 - 감지 활성층은 도전 층 및 바이어스 전극과 각각 접속됨 - ; 및 도전 층 상에 보조 도전 층을 형성하는 단계를 포함한다.
예를 들어, 본 개시내용의 실시예에 따른 센서를 제조하기 위한 방법은 감지 활성층 상에 제2 절연 층을 형성하는 단계를 추가로 포함한다.
예를 들어, 본 개시내용의 실시예에 따른 센서를 제조하기 위한 방법은, 소스 전극과 제1 절연 층 사이에 패시베이션 층을 형성하는 단계 - 패시베이션 층에는 제1 관통 홀과 연통하는 제2 관통 홀이 제공됨 -; 및 제1 관통 홀 및 제2 관통 홀을 통해 소스 전극과 전기적으로 접속되는 도전 층을 형성하는 단계를 추가로 포함한다.
예를 들어, 본 개시내용의 실시예에 따른 센서를 제조하기 위한 방법은, 패시베이션 층과 제1 절연 층 사이에 금속 실드를 형성하는 단계 - 금속 실드에는 제1 관통 홀 및 제2 관통 홀과 연통하는 제3 관통 홀이 제공됨 - ; 및 제1 관통 홀, 제2 관통 홀 및 제3 관통 홀을 통해 소스 전극과 전기적으로 접속되는 도전 층을 형성하는 단계를 추가로 포함한다.
본 개시내용의 실시예의 기술적 해결책을 명확히 설명하기 위해, 실시예들의 도면들이 이하에서 간략하게 설명될 것이다; 설명된 도면은 본 개시내용의 일부 실시예에만 관련이 있으므로 본 개시내용을 제한하려는 것이 아님이 명백하다.
도 1은 본 개시내용의 실시예에 의해 제공된 센서의 단면도이다.
도 2는 본 개시내용의 실시예에 의해 제공된 센서의 부분 구조의 단면도이다.
도 3은 본 개시내용의 실시예에 의해 제공된 센서를 제조하기 위한 방법의 흐름도이다.
도 4a-4l은 본 개시내용의 실시예에 의해 제공된 센서를 제조하기 위한 방법의 개략도들이다.
첨부된 도면의 참조 부호:
100 - 센서; 101 - 베이스 기판; 102 - TFT; 1021 - 게이트 전극; 1022 - 게이트 절연 층; 1023 - 활성층; 1024 - 드레인 전극; 1025 - 소스 전극; 1031 - 도전 층; 1032 - 바이어스 전극; 1033 - 감지 활성층; 1034 - 보조 도전 층; 1035 - 절연 스페이서 층; 1036 - 제2 절연 층; 104 - 패시베이션 층; 105 - 금속 실드; 106 : 제1 절연 층; 1071 - 제1 관통 홀; 1072 - 제2 관통 홀; 1073 - 제3 관통 홀; L1 - 제1 관통 홀의 최소 애퍼처; L2 - 제2 관통 홀의 최대 애퍼처; L3 - 제3 관통 홀의 최대 애퍼처; L4 - 제3 관통 홀의 최소 애퍼처; F1 - 제1 스텝; F2 - 제2 스텝.
본 개시내용의 실시예들의 목적들, 기술적 상세들 및 이점들을 명백히 하기 위하여, 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면들과 결합하여 분명하고 완전하게 이해할 수 있는 방식으로 설명될 것이다. 명백하게, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아닌 일부에 불과하다. 본 명세서에 설명된 실시예들에 기초하여, 본 기술분야의 통상의 기술자는 임의의 독창적인 작업을 하지 않고서도 본 개시내용의 범주에 포함되어야 하는 다른 실시예(들)를 획득할 수 있다.
다르게 정의되지 않는 한, 본 명세서에 사용되는 모든 기술적 및 과학적 용어들은 본 개시내용이 속하는 기술 분야의 통상의 기술자에 의해 공통적으로 이해되는 것과 동일한 의미를 갖는다. 개시를 위해 본 출원의 명세서 및 청구항에서 사용되는 "제1", "제2" 등의 용어는 임의의 시퀀스, 양, 또는 중요도를 나타내려는 것이 아니라, 다양한 컴포넌트들을 구별하기 위한 것이다. 또한, 부정 관사("a", "an") 등과 같은 용어는 양을 한정하는 것이 아니라 적어도 하나가 존재한다는 것을 나타낸다. "포함한다(comprise, include)", "포함하는(comprising, including)" 등의 용어는 이들 용어 앞에 언급된 요소 또는 객체가 이들 용어 뒤에 나열된 요소 또는 객체 및 그 등가물을 포괄한다는 것을 명시하는 것으로 의도되지만, 다른 요소 또는 객체를 배제하지는 않는다. "접속한다", "접속된" 등의 구절은 물리적 접속 또는 기계적 접속을 정의하려는 것이 아니라, 직접 또는 간접의 전기적 접속을 포함할 수 있다. "위", "아래", "우측", "좌측" 등은 단지 상대적 위치 관계를 나타내는데 사용되며, 기술되어 있는 객체의 위치가 변경될 때, 상대적 위치 관계가 이에 따라서 변경될 수 있다.
최신 기술에서, 보다 양호한 신호 대 잡음비(SNR)를 얻기 위해, 센서에는 통상 두꺼운 절연 층이 제공되고, 신호 송신을 위한 도전 층은 가능한 누설 영역을 감소시키고, 누설 전류를 감소시키고 노이즈를 감소시키기 위해 통상 얇다. 절연 층의 측벽의 경사는 경화를 위한 로스팅 동안 재료의 수축으로 인해 커지기 때문에, 절연 층의 측벽 상에 배치된 도전 층은 큰 경사에 기인하여 파손되는 경향이 있고, 그러므로 불량한 전도 문제가 발생할 수 있다.
본 개시내용의 실시예는 프로세스들의 추가 없이 박막 도전 층 상에 보조 도전 층을 배열함으로써 전도도를 향상시키고 신호의 정상 송신을 보장하는 센서 및 그 제조 방법을 제공한다.
도 1은 본 개시내용의 실시예에 의해 제공된 센서의 단면도이다. 도 1에 도시된 바와 같이, 본 개시내용의 실시예는 센서(100)를 제공하며, 센서(100)는, 베이스 기판(101); 베이스 기판(101) 상에 배치되고 소스 전극(1025), 드레인 전극(1024), 활성층(1023), 게이트 전극(1021) 및 게이트 절연 층(1022)을 포함하는 박막 트랜지스터(TFT)(102); TFT(102) 상에 배치되는 제1 절연 층(106)으로서 제1 절연 층(106)을 관통하는 제1 관통 홀(1071)이 제공된 제1 절연 층(106); 제1 절연 층(106) 상에 배치되고 도전 층(1031)과 분리된 바이어스 전극(1032); 도전 층(1031) 및 바이어스 전극(1032)과 각각 접속되는 감지 활성층(1033); 및 도전 층(1031) 상에 배치된 보조 도전 층(1034)을 포함한다.
예를 들어, 센서(100)는 패시베이션 층(104)을 추가로 포함할 수 있고; 패시베이션 층(104)에는 제2 관통 홀(1072)이 제공되며; 베이스 기판에 수직인 방향에서, 패시베이션 층(104)은 소스 전극(1025)과 제1 절연 층(106) 사이에 배치되고; 제2 관통 홀(1072)은 패시베이션 층(104)을 관통하여 제1 관통 홀(1071)과 연통한다.
예를 들어, 센서(100)는 금속 실드(105)를 추가로 포함할 수 있고; 금속 실드(105)에는 제3 관통 홀(1073)이 제공되고, 금속 실드(105)는 패시베이션 층(104)과 제1 절연 층(106) 사이에 배치되며; 제3 관통 홀(1073)은 금속 실드(105)를 관통하여 제1 관통 홀(1071) 및 제2 관통 홀(1072)과 연통하고; 도전 층(1031)은 제1 관통 홀(1071), 제2 관통 홀(1072) 및 제3 관통 홀(1073)을 통해 소스 전극(1025)과 전기적으로 접속된다.
예를 들어, 바이어스 전극(1032)과 도전 층(1031) 사이의 분리는 바이어스 전극(1032)과 도전 층(1031)이 직접 접촉하지 않는다는 것을 나타낸다. 예를 들어, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 절연 스페이서 층(1035)은 도전 층(1031)과 바이어스 전극(1032) 사이에 배치된다. 또한, 예를 들어, 감지 활성 층(1033)은 도전 층(1031)과 바이어스 전극(1032) 사이에 배치된다. 일부 예에서, 절연 스페이서 층(1035)은 배열되지 않을 수도 있고, 감지 활성층(1033)을 형성하기 위한 재료는 도전 층(1031)과 바이어스 전극(1032) 사이에 채워진다.
예를 들어, 바이어스 전극(1032)에는 고전압이 인가되고, 고전압의 범위는, 예를 들면 100-300 V이다. 또한, 예를 들어, 고전압의 범위는, 예를 들면 150-200 V이다. 예를 들어, 바이어스 전극(1032)의 재료는 몰리브덴(Mo), 알루미늄(Al) 및 구리(Cu)와 같은 도전성 금속 또는 이들의 임의의 조합에 의해 형성된 합금일 수 있고; 바이어스 전극(1032)의 재료는 또한 ITO, 알루미늄 도핑된 산화 아연(AZO), IZO, 도전성 수지, 그래핀 막 또는 탄소 나노튜브 막과 같은 도전성 재료일 수 있다.
예를 들어, 감지 활성층(1033)은 또한 도전 층(1031) 상에 배치될 수 있고, 바이어스 전극(1032)은 감지 활성층(1033) 상에 배치될 수 있다. 이 시점에서, 감지 활성층(1033)이 조사될 수 있음을 보장하기 위해, 바이어스 전극(1032)은, 예를 들어 ITO, IZO, AZO, 도전성 수지, 그래핀 막 또는 탄소 나노튜브 막과 같은 투명 도전성 재료로 만들어져야 한다.
예를 들어, 감지 활성층(1033)은 비정질 실리콘(a-Si) 반도체 층이다.
예를 들어, 금속 실드(105)는 차폐 기능을 가지며, 금속 실드(105)의 양 측면 상의 전계의 상호 크로스토크(mutual crosstalk)를 방지할 수 있다. 금속 실드(105)는 드레인 전극(1024), 소스 전극(1025) 및 드레인 전극(1024)과 접속된 데이터 라인 상의 도전 층(1031)에서의 전계에 의해 생성된 유도 전류를 차폐하며, 따라서 SNR이 향상될 수 있다.
예를 들어, 금속 실드(105)는 서로 분리된 복수의 부분으로 형성될 수 있으며, 금속 실드의 일부에 안정된 전압을 인가하여 차폐 효과를 향상시킬 수 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 베이스 기판(101) 상의 금속 실드(105)의 돌출부는 베이스 기판(101) 상의 TFT(102)의 활성층(1023)의 돌출부와 적어도 부분적으로 중첩된다. 광 조사가 TFT의 스위칭 특성에 영향을 줄 수 있기 때문에, TFT의 활성층(1023)은 차폐되어야 한다. 베이스 기판(101) 상의 금속 실드(105)의 돌출부가 베이스 기판(101) 상의 TFT(102)의 활성층(1023)의 돌출부와 적어도 부분적으로 중첩되기 때문에, 금속 실드(105)는 TFT(102)의 활성층(1023)을 차폐할 수 있고, 따라서 TFT에 대한 외부 광의 영향을 회피할 수 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 보조 도전 층(1034)과 감지 활성층(1033)은 서로 분리되어 있다. 즉, 보조 도전 층(1034)과 감지 활성층(1033)은 직접 접촉되지 않고, 따라서 누설 및 노이즈의 문제를 피할 수 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 보조 도전 층(1034)은 금속 산화물 도전 층이다.
예를 들어, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 보조 도전 층(1034)은 ITO 또는 IZO 층이다. 예를 들어, 보조 도전 층(1034)과 도전 층(1031)은 직접 접촉한다.
예를 들어, 도전 층(1031)이 파손될 때, 보조 도전 층(1034)은 신호의 정상 송신을 보장하기 위해 도전 층(1031)의 전도를 도울 수 있다.
예를 들어, 주변 영역 내의 리드 전극이 산화되는 것을 방지하기 위해, 주변 전극들 상에 산화 방지용 도전성 보호층이 배치되어야 하고, 보조 도전 층(1034) 및 산화 방지용 도전성 보호층은 동일한 재료(예를 들어, ITO)로부터 만들어지고 동일한 층에 형성될 수 있으며, 따라서 도전 층(1031) 상에 보조 도전 층(1034)을 배열함으로써 추가적인 프로세서가 요구되지 않는다. 예를 들어, 센서 내의 데이터 라인은 리드 전극을 통해 집적 회로(IC)와 접속되고; 리드 전극이 산화되는 것을 방지하기 위해 리드 전극 상에 산화 방지용 보호층이 배치되어야만 하고; 보조 도전 층(1034)과 산화 방지용 도전성 보호층은 동일한 재료(예를 들어, ITO)로 만들어지고 동일한 층에 형성될 수 있으므로, 추가적인 프로세서는 반드시 요구되지 않는다.
예를 들어, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 제2 절연 층(1036)은 감지 활성층(1033) 상에 배치된다. 제2 절연 층(1036)은 감지 활성층을 보호하는 기능을 가질 수 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 도전 층(1031)은 금속 도전 층이다.
예를 들어, 도전 층(1031)은 Mo, Al, Cu와 같은 금속들 중 임의의 하나 또는 이들의 합금으로 이루어질 수 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 도전 층(1031)의 두께는 10nm 내지 100nm이다. 또한, 예를 들어, 도전 층(1031)의 두께는 30㎚ 내지 70㎚이다.
예를 들어, 제1 절연 층(106), 절연 스페이서 층(1035) 및 제2 절연 층(1036)은 유기 수지와 같은 유기 절연 층들일 수 있으며, 또한 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)과 같은 무기 절연 층들일 수 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 제1 절연 층(106)의 두께는 1 내지 4㎛이다. 또한, 예를 들어, 제1 절연 층(106)의 두께는 2㎛ 내지 3㎛이다. 바이어스 전극(1032)에 고전압이 인가되기 때문에, 두꺼운 제1 절연 층(106)의 배열은, 예를 들어 TFT(102)의 소스 전극(1025) 상의 바이어스 전극(1032)의 전계의 간섭을 감소시킬 수 있다. 한편, 매우 두꺼운 절연 층은 후속 프로세스의 구현에 도움이 되도록 평탄화의 기능을 가질 수도 있다.
예를 들어, 도 2는 본 개시내용의 실시예에 의해 제공된 센서 내의 부분 구조의 단면도이다. 도 2에 도시된 바와 같이, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 제3 관통 홀(1073)의 최대 애퍼처(L3)는 제1 관통 홀(1071)의 최소 애퍼처(L1)보다 작고, 제3 관통 홀(1073)의 최소 애퍼처(L4)는 제2 관통 홀(1072)의 최대 애퍼처(L2)보다 크다. 따라서, 패시베이션 층(104)과 금속 실드(105) 사이에 제1 스텝(F1)이 형성되고, 금속 실드(105)와 절연 층(106) 사이에 제2 스텝(F2)이 형성된다. 제1 스텝(F1) 및 제2 스텝(F2)으로 인해, 제1 관통 홀(1071), 제2 관통 홀(1072) 및 제3 관통 홀(1073)의 측벽들은 더 매끄러워져 도전 층(1031)의 형성에 도움이 되고, 도전 층(1031)의 파괴를 방지할 수 있다.
예를 들어, 본 개시내용의 실시예에 의해 제공된 센서(100)에서, 도전 층(1031)은 적어도 제1 관통 홀(1071), 제2 관통 홀(1072) 및 제3 관통 홀(1073)의 측벽들 상에 배치되고; 적어도 측벽들 상에 배치된 도전 층(1031)의 일부는 보조 도전 층(1034)에 의해 완전히 커버된다.
예를 들어, 패시베이션 층(104)은 평탄화 기능을 가지며, 금속 실드(105)와 TFT가 서로 절연되도록 하고, 패시베이션 층(104) 양 측면 상의 전계의 간섭을 감소시키고, SNR을 향상시킬 수 있다.
예를 들어, 베이스 기판(101)은, 예를 들면 유리 기판 또는 석영 기판이다.
예를 들어, 센서(100)는 절연 층(106)을 포함할 수 있지만 금속 실드(105) 및 패시베이션 층(104)을 포함하지 않을 수 있다. 이 경우, 도전 층(1031)은 제1 관통 홀(1071) 내 및 제1 절연 층(106)의 일부 상에 배치되고, 제1 관통 홀(1071)을 통해 소스 전극(1025)과 전기적으로 접속된다. 예를 들어, 이 경우, 도전 층(1031)은 적어도 제1 관통 홀(1071)의 측벽 상에 배치되고; 적어도 측벽 상에 배치된 도전 층(1031)의 일부는 보조 도전 층(1034)에 의해 완전히 커버된다.
예를 들어, 센서(100)는 절연 층(106) 및 패시베이션 층(104)을 포함할 수 있지만 금속 실드(105)를 포함하지 않을 수 있다. 이때, 도전 층(1031)은 제1 관통 홀(1071) 및 제2 관통 홀(1072) 내, 및 제1 절연 층(106)의 일부 상에 배치되고, 제1 관통 홀(1071) 및 제2 관통 홀(1072)을 통해 소스 전극(1025)과 전기적으로 접속된다. 예를 들어, 이 경우 제2 관통 홀(1072)의 최대 애퍼처(L2)는 제1 관통 홀(1071)의 최소 애퍼처(L1)보다 작다. 도전 층(1031)은 적어도 제1 관통 홀(1071) 및 제2 관통 홀(1072)의 측벽들 상에 배치되고; 적어도 측벽들 상에 배치된 도전 층(1031)의 일부는 보조 도전 층(1034)에 의해 완전히 커버된다.
본 개시내용의 실시예에 의해 제공된 센서는, 예를 들어, 광전 센서이지만, 광전 센서에 한정되지 않고, 전류를 통한 신호 송신을 실현하기 위한 다른 종류의 센서일 수도 있다.
본 개시내용의 실시예는 본 개시내용의 실시예에 의해 제공된 임의의 전술한 센서를 포함하는 전자 디바이스를 추가로 제공한다.
본 개시내용의 실시예는 센서를 제조하기 위한 방법을 추가로 제공하며, 상기 방법은, 베이스 기판 상에 박막 트랜지스터(TFT)를 형성하는 단계 - TFT는 소스 전극을 포함함 - ; TFT 상에 제1 절연 층을 형성하는 단계 - 제1 절연 층에는 제1 관통 홀이 제공됨 - ; 제1 관통 홀 내 및 제1 절연 층의 일부 상에 도전 층을 형성하는 단계 - 도전 층은 제1 관통 홀을 통해 소스 전극과 전기적으로 접속됨 - ; 도전 층과 분리된 바이어스 전극 및 감지 활성층을 제1 절연 층 상에 형성하는 단계 - 감지 활성층은 도전 층 및 바이어스 전극과 각각 접속됨 - ; 및 도전 층 상에 보조 도전 층을 형성하는 단계를 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는, 센서를 제조하기 위한 방법은 도전 층과 바이어스 전극 사이에 절연 스페이서 층을 형성하는 단계를 추가로 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는, 센서를 제조하기 위한 방법은 감지 활성층 상에 제2 절연 층을 형성하는 단계를 추가로 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는, 센서를 제조하기 위한 방법은, 소스 전극과 제1 절연 층 사이에 패시베이션 층을 형성하는 단계 - 패시베이션 층에는 제1 관통 홀과 연통하는 제2 관통 홀이 제공됨 -; 및 제1 관통 홀 및 제2 관통 홀을 통해 소스 전극과 전기적으로 접속되는 도전 층을 형성하는 단계를 추가로 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공되는, 센서를 제조하기 위한 방법은, 패시베이션 층과 제1 절연 층 사이에 금속 실드를 형성하는 단계 - 금속 실드에는 제1 관통 홀 및 제2 관통 홀과 연통하는 제3 관통 홀이 제공됨 - ; 및 제1 관통 홀, 제2 관통 홀 및 제3 관통 홀을 통해 소스 전극과 전기적으로 접속되는 도전 층을 형성하는 단계를 추가로 포함한다.
예를 들어, 도 3은 본 개시내용의 실시예에 의해 제공되는, 센서를 제조하기 위한 방법의 흐름도이고, 도 4a 내지 도 4l은 본 개시내용의 실시예에 의해 제공되는, 센서를 제조하기 위한 방법의 개략도이다. 제조 방법은 다음과 같은 동작을 포함할 수 있다:
단계 S01: 도 4a-4d에 도시된 바와 같이, 베이스 기판(101) 상에 TFT(102)를 형성하는 단계. 이 단계는, 예를 들어 다음의 동작들을 포함한다:
단계 S011: 도 4a에 도시된 바와 같이, 베이스 기판 상에 게이트 전극(1021)을 형성하는 단계;
단계 S012: 도 4b에 도시된 바와 같이, 게이트 전극(1021) 상에 게이트 절연 층(1022)을 형성하는 단계;
단계 S013: 도 4c에 도시된 바와 같이, 게이트 절연 층(1022) 상에 활성층(1023)을 형성하는 단계; 및
단계 S014: 도 4d에 도시된 바와 같이, 활성층(1023) 상에 소스 전극(1025) 및 드레인 전극(1024)을 형성하는 단계.
단계 S02: 도 4e에 도시된 바와 같이, TFT(102) 상에 패시베이션 층(104)을 형성하는 단계로서, 패시베이션 층(104)에는 제2 관통 홀(1072)이 제공된다.
단계 S03: 도 4f에 도시된 바와 같이, 패시베이션 층(104) 상에 금속 실드(105)를 형성하는 단계로서, 금속 실드(105)에는 제2 관통 홀(1072)과 연통하는 제3 관통 홀(1073)이 제공된다.
단계 S04: 도 4g에 도시된 바와 같이, 금속 실드(105) 상에 제1 절연 층(106)을 형성하는 단계로서, 제1 절연 층(106)에는 제3 관통 홀(1073)과 연통하는 제1 관통 홀(1071)이 제공된다.
단계 S05: 도 4h에 도시된 바와 같이, 제1 관통 홀(1071), 제2 관통 홀(1072) 및 제3 관통 홀(1073) 내, 및 제1 절연 층(106)의 일부 상에 도전 층(1031)을 형성하는 단계로서, 도전 층(1031)은 제1 관통 홀(1071), 제2 관통 홀(1072) 및 제3 관통 홀(1073)을 통해 소스 전극(1025)과 전기적으로 접속된다.
단계 S06: 도 4h에 도시된 바와 같이, 제1 절연 층(106) 상에 도전 층(1031)과 분리된 바이어스 전극(1032)을 형성하는 단계.
단계 S07: 도 4에 도시된 바와 같이, 도전 층(1031)과 바이어스 전극(1032) 사이에 절연 스페이서 층(1035)을 형성하는 단계.
단계 S08; 도 4j에 도시된 바와 같이, 감지 활성층(1033)을 형성하는 단계로서, 감지 활성층(1033)은 도전 층(1031) 및 바이어스 전극(1032)과 각각 접속된다.
단계 S09: 도 4k에 도시된 바와 같이, 감지 활성층(1033) 상에 제2 절연 층(1036)을 형성하는 단계.
단계 S10: 도 4l에 도시된 바와 같이, 도전 층(1031) 상에 보조 도전 층(1034)을 형성하는 단계.
예를 들어, 주변 영역 내의 리드 전극이 산화되는 것을 방지하기 위해, 주변 영역 내의 전극 상에 산화 방지용 도전성 보호층이 배치되어야 하고, 보조 도전 층(1034) 및 산화 방지용 도전성 보호층은 동일한 재료(예를 들어, ITO)로부터 만들어지고 동일한 층에 형성될 수 있으며, 따라서 도전 층(1031) 상에 보조 도전 층(1034)을 배열함으로써 추가적인 프로세서가 요구되지 않는다. 예를 들어, 센서 내의 데이터 라인은 리드 전극을 통해 IC와 접속되고; 리드 전극이 산화되는 것을 방지하기 위해 리드 전극 상에 산화 방지용 보호층이 배치되어야만 하고; 보조 도전 층(1034)과 산화 방지용 도전성 보호층은 동일한 재료(예를 들어, ITO)로 만들어지고 동일한 층에 형성될 수 있으므로, 추가적인 프로세서는 반드시 요구되지 않는다.
예를 들어, 각각의 단계는 퇴적(또는 스퍼터링), 세정, 포토레지스트 코팅, 노광, 현상, 에칭 및 포토레지스트 제거(예를 들어, 스트리핑)와 같은 프로세스들을 포함한다.
예를 들어, 게이트 전극(1021)은 Cr, W, Ti, Ta, Mo, Al 및 Cu 중에서 선택된 임의의 금속 또는 이들의 합금으로 이루어질 수 있다.
예를 들어, 게이트 절연 층(1022)은 SiNx 또는 SiOx로 이루어질 수 있다.
예를 들어, 활성층(1023) 및 감지 활성층(1033)은 a-Si로 이루어질 수 있다.
예를 들어, 소스 전극(1025) 및 드레인 전극은 AlNd 합금, WMo 합금, Al, Cu, Mo 및 Cr 중 임의의 하나 또는 이들의 조합으로 이루어질 수 있다.
예를 들어, 패시베이션 층(104)은 SiNx 또는 SiOx로 이루어질 수 있다.
예를 들어, 금속 실드(105)는 Mo, Al 및 Cu 중에서 선택된 임의의 금속 또는 이들의 합금으로 이루어질 수 있다.
예를 들어, 제1 절연 층(106), 절연 스페이서 층(1035) 및 제2 절연 층(1036)은 유기 수지, SiNx 또는 SiOx로 이루어질 수 있다.
예를 들어, 도전 층(1031)은 Mo, Al, Cu와 같은 금속들 중 임의의 하나 또는 이들의 합금으로 이루어질 수 있다.
예를 들어, 보조 도전 층(1034)은 ITO 또는 IZO로 이루어질 수 있다.
예를 들어, 바이어스 전극(1032)의 재료는 Mo, Al 및 Cu와 같은 도전성 금속 또는 이들의 임의의 조합에 의해 형성된 합금일 수 있고; 바이어스 전극(1032)의 재료는 ITO, AZO, IZO, 도전성 수지, 그래핀 막 및 탄소 나노튜브 막과 같은 도전성 재료일 수도 있다.
본 개시내용의 실시예에 의해 제공되는 센서 및 그 제조 방법은 프로세스를 추가하지 않고 박막 도전 층 상에 보조 도전 층을 배열함으로써 전도도를 향상시키고 신호의 정상 송신을 보장한다.
명확한 설명을 위해, 센서 및 전자 디바이스의 모든 구조가 본 개시내용의 실시예 및 첨부 도면에 주어지는 것은 아니라는 점에 유의해야 한다. 센서 및 전자 디바이스의 필요한 기능을 실현하기 위해, 도시되지 않은 다른 구조가 종래 기술을 참조하여 특정 애플리케이션 장면에 따라 본 기술분야의 통상의 기술자에 의해 배열될 수있다. 본 개시내용에는 제한이 주어지지 않을 것이다.
위에 설명된 것은, 본 개시내용의 예시적인 실시예들에만 관련되는 것이고, 본 개시내용의 범위에 대해 제한적인 것은 아니며; 본 개시내용의 범위들은 첨부의 특허청구범위에 의해 제한된다.

Claims (20)

  1. 센서로서,
    베이스 기판;
    상기 베이스 기판 상에 배치되고 소스 전극을 포함하는 박막 트랜지스터(TFT);
    상기 TFT 상에 배치되고 제1 관통 홀이 제공되는 제1 절연 층 - 상기 제1 관통 홀은 상기 제1 절연 층을 관통함 - ;
    상기 제1 관통 홀 내 및 상기 제1 절연 층의 일부 상에 배치되고 상기 제1 관통 홀을 통해 상기 소스 전극과 전기적으로 접속되는 도전 층;
    상기 제1 절연 층 상에 배치되고 상기 도전 층과 분리된 바이어스 전극;
    상기 도전 층 및 상기 바이어스 전극과 각각 접속되는 감지 활성층; 및
    상기 도전 층 상에 배치된 보조 도전 층
    을 포함하는 센서.
  2. 제1항에 있어서, 상기 보조 도전 층은 상기 감지 활성층과 분리되는, 센서.
  3. 제1항 또는 제2항에 있어서, 상기 보조 도전 층은 금속 산화물 도전 층인, 센서.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 보조 도전 층은 인듐 주석 산화물(ITO) 층 또는 인듐 아연 산화물(IZO) 층인, 센서.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 보조 도전 층은 상기 도전 층과 직접 접촉하는, 센서.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 제2 절연 층은 상기 감지 활성층 상에 배치되는, 센서.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 도전 층은 금속 도전 층인, 센서.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 도전 층의 두께는 10㎚ 내지 100㎚인, 센서.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 제2 관통 홀이 제공된 패시베이션 층을 더 포함하고,
    상기 베이스 기판에 수직인 방향에서, 상기 패시베이션 층은 상기 소스 전극과 상기 제1 절연 층 사이에 배치되고; 상기 제2 관통 홀은 상기 패시베이션 층을 관통하여 상기 제1 관통 홀과 연통하도록 구성되고; 상기 도전 층은 상기 제1 관통 홀 및 상기 제2 관통 홀을 통해 상기 소스 전극과 전기적으로 접속되는, 센서.
  10. 제9항에 있어서, 상기 제2 관통 홀의 최대 애퍼처는 상기 제1 관통 홀의 최소 애퍼처보다 작은, 센서.
  11. 제9항 또는 제10항에 있어서, 제3 관통 홀이 제공된 금속 실드를 더 포함하고,
    상기 금속 실드는 상기 패시베이션 층과 상기 제1 절연 층 사이에 배치되며; 상기 제3 관통 홀은 상기 금속 실드를 관통하여 상기 제1 관통 홀 및 상기 제2 관통 홀과 연통하도록 구성되고; 상기 도전 층은 상기 제1 관통 홀, 상기 제2 관통 홀 및 상기 제3 관통 홀을 통해 상기 소스 전극과 전기적으로 접속되는, 센서.
  12. 제11항에 있어서, 상기 베이스 기판 상의 상기 금속 실드의 돌출부는 상기 베이스 기판 상의 상기 TFT의 활성층의 돌출부와 적어도 부분적으로 중첩되는, 센서.
  13. 제11항 또는 제12항에 있어서, 상기 제3 관통 홀의 최대 애퍼처는 상기 제1 관통 홀의 최소 애퍼처보다 작고, 상기 제3 관통 홀의 최소 애퍼처는 상기 제2 관통 홀의 최대 애퍼처보다 큰, 센서.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 도전 층은 적어도 상기 제1 관통 홀, 상기 제2 관통 홀 및 상기 제3 관통 홀의 측벽들 상에 배치되고; 적어도 상기 측벽들 상에 배치된 상기 도전 층의 일부는 상기 보조 도전 층에 의해 완전히 커버되는, 센서.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 제1 절연 층의 두께는 1㎛ 내지 4㎛인, 센서.
  16. 제1항 내지 제15항 중 어느 한 항에 따른 센서를 포함하는 전자 디바이스.
  17. 센서를 제조하기 위한 방법으로서,
    베이스 기판 상에 박막 트랜지스터(TFT)를 형성하는 단계 - 상기 TFT는 소스 전극을 포함함 - ;
    상기 TFT 상에 제1 절연 층을 형성하는 단계 - 상기 제1 절연 층에는 제1 관통 홀이 제공됨 - ;
    상기 제1 관통 홀 내 및 상기 제1 절연 층의 일부 상에 도전 층을 형성하는 단계 - 상기 도전 층은 상기 제1 관통 홀을 통해 상기 소스 전극과 전기적으로 접속됨 - ;
    상기 도전 층과 분리된 바이어스 전극 및 감지 활성층을 상기 제1 절연 층 상에 형성하는 단계 - 상기 감지 활성층은 상기 도전 층 및 상기 바이어스 전극과 각각 접속됨 - ; 및
    상기 도전 층 상에 보조 도전 층을 형성하는 단계
    를 포함하는 센서 제조 방법.
  18. 제17항에 있어서, 상기 감지 활성층 상에 제2 절연 층을 형성하는 단계를 더 포함하는 센서 제조 방법.
  19. 제17항 내지 제18항 중 어느 한 항에 있어서,
    상기 소스 전극과 상기 제1 절연 층 사이에 패시베이션 층을 형성하는 단계 - 상기 패시베이션 층에는 상기 제1 관통 홀과 연통하는 제2 관통 홀이 제공됨 -; 및
    상기 제1 관통 홀 및 제2 관통 홀을 통해 상기 소스 전극과 전기적으로 접속되는 도전 층을 형성하는 단계
    를 더 포함하는 센서 제조 방법.
  20. 제19항에 있어서,
    상기 패시베이션 층과 상기 제1 절연 층 사이에 금속 실드를 형성하는 단계 - 상기 금속 실드에는 상기 제1 관통 홀 및 상기 제2 관통 홀과 연통하는 제3 관통 홀이 제공됨 - ; 및
    상기 제1 관통 홀, 상기 제2 관통 홀 및 상기 제3 관통 홀을 통해 상기 소스 전극과 전기적으로 접속되는 도전 층을 형성하는 단계
    를 더 포함하는 센서 제조 방법.
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