KR20170113863A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

데이터 저장 장치는 복수의 메모리 셀들을 포함하는 메모리 블록을 포함하는 비휘발성 메모리 장치 및 상기 메모리 블록이 오픈 블록인지 여부를 판단하고, 판단 결과에 따라 상기 메모리 블록에 대한 리드 동작에서 비선택 메모리 셀들로 인가될 패스 바이어스를 조정하고, 상기 리드 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 데이터 저장 장치에 관한 것이다.
데이터 저장 장치는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 리드 디스터브 영향에 따른 데이터 손상을 억제하는 데이터 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 메모리 셀들을 포함하는 메모리 블록을 포함하는 비휘발성 메모리 장치 및 상기 메모리 블록이 오픈 블록인지 여부를 판단하고, 판단 결과에 따라 상기 메모리 블록에 대한 리드 동작에서 비선택 메모리 셀들로 인가될 패스 바이어스를 조정하고, 상기 리드 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 비휘발성 메모리 장치의 리드 동작이 수행될 메모리 블록이 오픈 블록인지 여부를 판단하는 단계, 판단 결과에 따라 상기 리드 동작에서 상기 메모리 블록에 포함된 비선택 메모리 셀들로 인가될 패스 바이어스를 조정하는 단계 및 상기 리드 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치 및 그것의 동작 방법은 리드 디스터브 영향에 따른 데이터 손상을 억제함으로써 향상된 데이터 신뢰성을 제공할 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도,
도2는 도1의 비휘발성 메모리 장치의 세부적인 구성을 예시적으로 도시한 블록도,
도3은 타겟 메모리 블록을 세부적으로 도시한 도면,
도4는 타겟 메모리 블록에 포함된 메모리 셀들의 문턱 전압 분포들을 예시적으로 도시하는 도면,
도5는 도1의 패스 바이어스 조정부의 패스 바이어스 조정 동작을 예시적으로 설명하기 위한 도면,
도6 및 도7은 조정 지수에 근거하여 패스 바이어스가 조정되는 예시적인 방법들을 도시하는 도면들,
도8은 도1의 데이터 저장 장치의 동작 방법을 예시적으로 도시한 순서도,
도9는 도1의 패스 바이어스 조정부의 동작 방법을 예시적으로 도시한 순서도,
도10은 본 발명의 실시 예에 따른 SSD를 도시하는 블록도,
도11은 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 데이터 처리 시스템을 도시하는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)를 도시한 블록도이다.
도1을 참조하면, 데이터 저장 장치(10)는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(10)는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다.
데이터 저장 장치(10)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
데이터 저장 장치(10)는 컨트롤러(100) 및 비휘발성 메모리 장치(200)를 포함할 수 있다.
컨트롤러(100)는 데이터 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(100)는 외부 장치로부터 전송된 라이트 요청에 응답하여 비휘발성 메모리 장치(200)에 데이터를 저장하고, 외부 장치로부터 전송된 리드 요청에 응답하여 비휘발성 메모리 장치(200)에 저장된 데이터를 리드하여 외부 장치로 출력할 수 있다.
컨트롤러(100)는 타겟 메모리 블록(TBK)에 대한 리드 동작을 수행하도록 비휘발성 메모리 장치(200)를 제어하기 전에, 타겟 메모리 블록(TBK)이 오픈 블록인지 여부를 판단하고, 판단 결과에 따라 패스 바이어스 조정 동작을 수행할 수 있다. 패스 바이어스 조정 동작은, 타겟 메모리 블록(TBK)에 대한 리드 동작에서 비선택 메모리 셀들로 인가될 패스 바이어스를 조정하기 위해 수행될 수 있다. 컨트롤러(100)는 조정된 패스 바이어스를 사용하여 리드 동작을 수행하도록 비휘발성 메모리 장치를 제어할 수 있다.
구체적으로, 컨트롤러(100)는, 타겟 메모리 블록(TBK)이 오픈 블록일 때 패스 바이어스 조정 동작을 수행할 수 있다. 오픈 블록은 메모리 블록의 일부만 라이트된 메모리 블록일 수 있다. 오픈 블록은 현재 데이터를 저장할 필요가 있을 때, 사용되는 메모리 블록일 수 있다. 그리고, 컨트롤러(100)는, 타겟 메모리 블록(TBK)이 클로즈드 블록일 때 패스 바이어스 조정 동작을 수행하지 않을 수 있다. 클로즈드 블록은 메모리 블록의 전체가 라이트된 메모리 블록일 수 있다. 오픈 블록은 더 이상 빈 메모리 영역, 예를 들어, 페이지를 포함하지 않음으로써 클로즈드 블록으로 전환될 수 있다.
컨트롤러(100)는 패스 바이어스 조정 동작을 수행하도록 구성된 패스 바이어스 조정부(110)를 포함할 수 있다.
패스 바이어스 조정부(110)는 타겟 메모리 블록(TBK)의 조정 지수를 산출하고, 조정 지수에 근거하여 패스 바이어스를 조정할 수 있다.
우선, 패스 바이어스 조정부(110)는, 예를 들어, 타겟 메모리 블록(TBK)의 복수의 워드라인들 중 소거된 워드라인들의 개수에 근거하여 조정 지수를 산출할 수 있다. 소거된 워드라인은, 대응하는 모든 메모리 영역들이 아직 라이트되지 않은 워드라인일 수 있다.
실시 예에 따라, 패스 바이어스 조정부(110)는 타겟 메모리 블록(TBK)에 포함된 메모리 영역들 중 소거된 메모리 영역들의 개수에 근거하여 조정 지수를 산출할 수 있다.
그리고, 패스 바이어스 조정부(110)는, 타겟 메모리 블록(TBK)의 조정 지수가 클수록 패스 바이어스를 디폴트 패스 바이어스보다 더 낮은 레벨로 조정할 수 있다.
실시 예에 따라, 패스 바이어스 조정부(110)는, 조정 지수에 대응하는 하위 임계 레벨로 상기 패스 바이어스를 조정할 수 있다. 하위 임계 레벨은 타겟 메모리 블록(TBK)의 비선택 메모리 셀들이 턴온될 수 있는 최소 바이어스 레벨일 수 있다.
실시 예에 따라, 패스 바이어스 조정부(110)는, 복수의 바이어스 레벨들에 대응하는 복수의 범위들 중에서 조정 지수가 포함되는 범위를 선택하고, 선택된 범위에 대응하는 바이어스 레벨로 패스 바이어스를 조정할 수 있다. 이때, 복수의 범위들은 높은 조정 지수들을 포함할수록 낮은 바이어스 레벨에 대응할 수 있다. 실시 예에 따라, 바이어스 레벨들 각각은 대응하는 범위의 최소 조정 지수에 대응하는 하위 임계 레벨일 수 있다.
비휘발성 메모리 장치(200)는 컨트롤러(100)의 제어에 따라, 컨트롤러(100)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(100)로 전송할 수 있다.
비휘발성 메모리 장치(200)는 컨트롤러(100)의 제어에 따라 타겟 메모리 블록(TBK)에 대해 리드 동작을 수행할 수 있다. 이때, 컨트롤러(100)의 패스 바이어스 조정 동작이 수행되지 않는다면, 비휘발성 메모리 장치(200)는 디폴트 패스 바이어스를 사용함으로써 리드 동작을 수행할 수 있다. 그러나, 컨트롤러(100)의 패스 바이어스 조정 동작이 수행된다면, 비휘발성 메모리 장치(200)는 컨트롤러(100)에 의해 조정된 패스 바이어스를 사용함으로써 리드 동작을 수행할 수 있다.
비휘발성 메모리 장치(200)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
도2는 도1의 비휘발성 메모리 장치(200)의 세부적인 구성을 예시적으로 도시한 블록도이다.
도2를 참조하면, 비휘발성 메모리 장치(200)는 제어 로직(210), 전압 공급부(220), 인터페이스부(230), 어드레스 디코더(240), 데이터 입출력부(250) 및 메모리 셀 어레이(260)를 포함할 수 있다.
제어 로직(210)은 컨트롤러(100)의 제어에 따라 비휘발성 메모리 장치(200)의 제반 동작들을 제어할 수 있다. 제어 로직(210)은 컨트롤러(100)로부터 전송된 커맨드를 인터페이스부(230)로부터 전송받고, 커맨드에 응답하여 제어 신호들을 비휘발성 메모리 장치(200)의 내부 유닛들로 전송할 수 있다.
전압 공급부(220)는 제어 로직(210)의 제어에 따라, 비휘발성 메모리 장치(200)의 제반 동작에 필요한 다양한 동작 전압들을 생성할 수 있다. 전압 공급부(220)는 리드 동작을 위한 리드 바이어스(Vr) 및 패스 바이어스(Vp)를 어드레스 디코더로 공급할 수 있다.
인터페이스부(230)는 컨트롤러(100)와 커맨드 및 어드레스를 포함한 각종 제어 신호들 및 데이터를 주고 받을 수 있다. 인터페이스부(230)는 입력된 각종 제어 신호들 및 데이터를 비휘발성 메모리 장치(200)의 내부 유닛들로 전송할 수 있다.
어드레스 디코더(240)는 메모리 셀 어레이(260)에서 액세스될 부분을 선택하기 위해 어드레스를 디코딩할 수 있다.
어드레스 디코더(240)는 디코딩 결과에 따라 워드라인들(WL)을 선택적으로 구동할 수 있다. 어드레스 디코더(240)는 메모리 블록들(BK0~BKn) 중 타겟 메모리 블록의 타겟 워드라인으로 리드 바이어스(Vr)를 인가하고, 타겟 메모리 블록의 비선택 워드라인들로 패스 바이어스(Vp)를 인가할 수 있다.
또한, 어드레스 디코더(240)는 비트라인들(BL)을 선택적으로 구동하도록 데이터 입출력부(250)를 제어할 수 있다.
데이터 입출력부(250)는 인터페이스부(230)로부터 전송된 데이터를 비트라인들(BL)을 통해 메모리 셀 어레이(260)로 전송할 수 있다. 데이터 입출력부(250)는 메모리 셀 어레이(260)로부터 비트라인들(BL)을 통해 리드된 데이터를 인터페이스부(230)로 전송할 수 있다. 데이터 입출력부(230)는 메모리 셀 어레이(260)에 포함된 메모리 셀이 리드 바이어스(Vr)에 응답하여 온/오프됨에 따라 형성된 커런트를 센싱하고, 센싱 결과에 따라 메모리 셀로부터 리드된 데이터를 획득할 수 있다.
메모리 셀 어레이(260)는 워드라인들(WL)을 통해 어드레스 디코더(240)와 연결될 수 있고, 비트라인들(BL)을 통해 데이터 입출력부(250)와 연결될 수 있다. 메모리 셀 어레이(260)는 복수의 메모리 블록들(BK0~BKn)을 포함할 수 있다. 메모리 블록들(BK0~BKn) 각각은 복수의 페이지들(P0~Pm)을 포함할 수 있다.
도3은 타겟 메모리 블록(TBK)을 세부적으로 도시한 도면이다. 도2에 도시된 메모리 블록들(BK0~BKn)은 타겟 메모리 블록(TBK)과 실질적으로 동일하게 구성될 수 있다.
도3을 참조하면, 타겟 메모리 블록(TBK)은 스트링들(STR0~STRj)을 포함할 수 있다. 스트링들(STR0~STRj) 각각은 소스라인(SL)과 대응하는 비트라인 사이에 연결될 수 있다. 예를 들어, 스트링(STR0)은 소스라인(SL)과 비트라인(BL0) 사이에 연결될 수 있다.
스트링들(STR0~STRj)은 스트링(STR0)과 실질적으로 동일하게 구성될 수 있고, 따라서 스트링(STR0)이 예시적으로 설명될 것이다. 스트링(STR0)은 드레인 선택 트랜지스터(DST0), 메모리 셀들(MC00~MCk0) 및 소스 선택 트랜지스터(SST0)를 포함할 수 있다. 드레인 선택 트랜지스터(DST0)의 드레인은 비트라인(BL0)에 연결되고 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다. 소스 선택 트랜지스터(SST0)의 소스는 소스라인(SL)에 연결되고 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC00~MCi0)은 드레인 선택 트랜지스터(DST0)와 소스 선택 트랜지스터(SST0) 사이에 직렬로 연결될 수 있다. 메모리 셀들(MC00~MCi0)의 게이트들은 워드라인들(WL0~WLi)에 각각 연결될 수 있다.
워드라인들(WL0~WLi) 각각은 스트링들(STR0~STRj)에서 대응하는 메모리 셀들에 연결될 수 있다. 예를 들어, 워드라인(WL1)은 스트링들(STR0~STRj)에 각각 포함된 메모리 셀들(MC10~MC1j)에 연결될 수 있다. 메모리 셀은 대응하는 워드라인이 선택됨으로써 액세스될 수 있다. 예를 들어, 메모리 셀들(MC10~MC1j)은 워드라인(WL1)이 선택됨으로써, 동시에 라이트되고 리드될 수 있다.
메모리 셀 당 저장되는 데이터 비트들의 개수에 따라 워드라인은 복수의 페이지들에 대응할 수 있다. 예를 들어, 메모리 셀 당 1비트가 저장될 때, 워드라인은 하나의 페이지와 대응할 수 있다. 메모리 셀 당 2비트, 즉, LSB (Least Significant Bit) 및 MSB (Most Significant Bit) 데이터가 저장될 때, 워드라인은 LSB 및 MSB 데이터가 각각 저장되는 LSB 및 MSB 페이지들에 대응할 수 있다. 이하에서, 메모리 셀은 2비트를 저장하고, 워드라인은 LSB 및 MSB 페이지들에 대응하는 것으로 가정할 것이지만, 본 발명의 실시 예는 이에 제한되지 않는다.
도4는 타겟 메모리 블록(TBK)에 포함된 메모리 셀들의 문턱 전압 분포들(D1~D4)을 예시적으로 도시하는 도면이다. 가로축(Vth)은 메모리 셀의 문턱 전압을 의미하고, 세로축(Cell #)은 문턱 전압에 대한 메모리 셀들의 개수를 의미할 수 있다.
도4를 참조하면, 우선, 메모리 셀들은, 소거되었을 때 문턱 전압 분포(D0)를 형성할 수 있다. 그리고, 메모리 셀들은 저장된 데이터에 따라 일정한 문턱 전압 분포들(D1~D4)을 형성할 수 있다. 메모리 셀은 라이트될 때 저장될 2비트의 데이터에 따라, 4개의 문턱 전압 분포들(D1~D4) 중 어느 하나에 대응하는 문턱 전압을 가지도록 제어될 수 있다. 예를 들어, 데이터 "01"이 저장된 메모리 셀은 문턱 전압 분포(D2)에 대응하는 문턱 전압을 가질 수 있다.
메모리 셀은, 대응하는 워드라인을 통해 소정의 리드 바이어스(Vr)가 인가될 때, 문턱 전압에 따라 턴온/턴오프될 수 있다. 구체적으로, 메모리 셀은 자신의 문턱 전압보다 높은 리드 바이어스(Vr)가 인가되면, 턴온될 수 있고, 자신의 문턱 전압보다 낮은 리드 바이어스(Vr)가 인가되면 턴오프될 수 있다. 이러한 경우, 메모리 셀이 턴온/턴오프될 때 형성되는 커런트를 센싱함으로써 메모리 셀의 문턱 전압이 리드 바이어스(Vr)보다 높은지 또는 낮은지가 판단될 수 있다. 따라서, 문턱 전압 분포들(D1~D4)의 사이에 위치하는 리드 바이어스들(Vr1~Vr3)에 근거하여 메모리 셀에 대응하는 문턱 전압 분포가 판단될 수 있고, 결과적으로, 문턱 전압 분포에 대응하는 데이터가 메모리 셀로부터 리드될 수 있다.
보다 구체적으로, 비휘발성 메모리 장치(200)는 타겟 메모리 블록(TBK)에 포함된 타겟 페이지에 대한 리드 동작을 수행할 때, 타겟 페이지에 대응하는 타겟 워드라인으로 리드 바이어스(Vr)를 인가하고, 타겟 메모리 블록(TBK)에서 타겟 워드라인을 제외한 나머지 워드라인들, 즉, 비선택 워드라인들로 패스 바이어스(Vp)를 인가할 수 있다. 패스 바이어스(Vp)는 문턱 전압 축(Vth) 상에서 문턱 전압 분포들(D1~D4) 중 가장 높은 문턱 전압 분포(D4)보다 높은 레벨에 대응할 수 있다. 이것은, 타겟 워드라인에 연결된 타겟 메모리 셀들이 턴온/턴오프됨으로써 생성된 커런트를 샌싱하기 위해서, 비선택 워드라인들에 연결된 비선택 메모리 셀들은 모두 턴온되어야 하기 때문이다. 즉, 패스 바이어스(Vp)는 비선택 워드라인들로 인가되었을 때 비선택 메모리 셀들을 모두 턴온시킬 수 있는 충분한 레벨이어야 한다.
도5는 도1의 패스 바이어스 조정부(110)의 패스 바이어스 조정 동작을 예시적으로 설명하기 위한 도면이다.
도5를 참조하면, 타겟 메모리 블록(TBK)의 음영은 라이트되었음을 의미하고, 그렇지 않은 곳은 소거된 상태임을 의미할 수 있다. 그리고, 상태들(T1~T3)에서, 타겟 메모리 블록(TBK)이 라이트된 정도에 따라 패스 바이어스(Vp)는 조정될 수 있다.
구체적으로, 상태(T1)는 타겟 메모리 블록(TBK)이 더 이상 빈 페이지를 포함하지 않을 때이고, 이때, 타겟 메모리 블록(TBK)에 데이터가 랜덤하게, 즉, 균일하게 저장된다면, 타겟 메모리 블록(TBK)의 메모리 셀들의 문턱 전압 분포들(D11~D14)은 균일하게 형성될 수 있다. 그리고, 리드 동작이 수행될 때, 비선택 메모리 셀들을 모두 턴온시킬 수 있는 디폴트 패스 바이어스(Vp_dft)가 인가될 수 있다. 디폴트 패스 바이어스(Vp_dft)는, 패스 바이어스 조정 동작이 수행되지 않을 때 사용되는 디폴트 값일 수 있다.
상태(T2)는 타겟 메모리 블록(TBK)이 전체의 1/3의 빈 페이지들을 포함할 때이고, 따라서, 소거 상태의 메모리 셀들이 존재하기 때문에, 문턱 전압 분포(D21)가 문턱 전압 분포들(D22~D24)보다 상대적으로 넓을 수 있다. 이러한 경우, 메모리 셀들의 문턱 전압들은 상태(T1)보다 전반적으로 낮기 때문에, 패스 바이어스(Vp1)는 패스 바이어스(Vp_dft)보다 낮더라도 비선택 메모리 셀들을 모두 턴온시킬 수 있다.
상태(T3)는 타겟 메모리 블록(TBK)이 전체의 2/3의 빈 페이지들을 포함할 때이고, 따라서, 소거 상태의 메모리 셀들이 상태(T2)보다 더 많기 때문에 문턱 전압 분포(D31)는 더욱 커지고, 문턱 전압분포들(D32~D34)은 더욱 작아질 수 있다. 이러한 경우, 메모리 셀들의 문턱 전압들은 상태(T2)보다 전반적으로 낮기 때문에, 패스 바이어스(Vp2)는 패스 바이어스(Vp1)의 레벨보다 낮더라도 비선택 메모리 셀들을 모두 턴온시킬 수 있다.
본 발명에 따르면, 타겟 메모리 블록(TBK)이 라이트된 정도에 따라 패스 바이어스 조정 동작을 통해 패스 바이어스(Vp)를 낮춤으로써, 높은 패스 바이어스(Vp)에 기인한 리드 디스터브 효과에 따른 데이터 변질이 억제될 수 있다. 따라서, 데이터 신뢰성이 향상될 수 있다.
도6 및 도7은 조정 지수에 근거하여 패스 바이어스(Vp)가 조정되는 예시적인 방법들을 도시하는 도면들이다.
도6 및 도7에서, 도1의 패스 바이어스 조정부(110)는 타겟 메모리 블록(TBK)의 복수의 워드라인들(WL0~WLi) 중 소거된 워드라인들의 개수를 조정 지수로서 산출한 것으로 가정한다. 소거된 워드라인은, 대응하는 모든 페이지들이 아직 라이트되지 않은 워드라인일 수 있다.
도6을 참조하면, 패스 바이어스 조정부(110)는, 타겟 메모리 블록(TBK)의 조정 지수가 클수록, 즉, 소거된 워드라인들의 개수가 클수록 패스 바이어스(Vp)를 낮은 레벨로 조정할 수 있다. 예를 들어, 타겟 메모리 블록(TBK)의 소거된 워드라인들의 개수가 "1"일 때, 패스 바이어스(Vp11)는 디폴트 패스 바이어스(Vp_dft)로부터 소정 레벨만큼 낮아질 수 있다.
한편, 비선택 메모리 셀들이 모두 턴온되려면, 패스 바이어스(Vp)는 소정의 하위 임계 레벨 이상이어야 할 것이다. 그리고, 하위 임계 레벨은 타겟 메모리 블록(TBK)의 조정 지수에 따라 달라질 것이다. 즉, 조정 지수가 클수록 패스 바이어스(Vp)의 하위 임계 레벨은 낮을 수 있다. 결과적으로, 조정 지수의 값들(1~i) 각각에 대응하는 하위 임계 레벨이 결정될 수 있다. 하위 임계 레벨은, 대응하는 조정 지수가 산출되는 타겟 메모리 블록(TBK)에서 비선택 메모리 셀들이 모두 턴온되도록 하는, 패스 바이어스(Vp)의 최소 바이어스 레벨일 수 있다.
따라서, 패스 바이어스(Vp)는 타겟 메모리 블록(TBK)의 조정 지수에 대응하는 하위 임계 레벨 이상인 레벨로 조정될 수 있다. 실시 예에 따라서, 리드 디스터브 효과를 최소화하기 위해, 패스 바이어스(Vp)는 타겟 메모리 블록(TBK)의 조정 지수에 대응하는 하위 임계 레벨로 조정될 수 있다.
도7을 참조하면, 도6와 달리, 패스 바이어스 조정부(110)는, 범위들(IX1~IX3) 중에서 타겟 메모리 블록(TBK)의 조정 지수가 포함되는 범위를 선택하고, 선택된 범위에 대응하는 바이어스 레벨로 패스 바이어스(Vp)를 조정할 수 있다. 이때, 범위들(IX1~IX3)은 바이어스 레벨들(Vp11, Vp12, Vp13)에 각각 대응하고, 높은 조정 지수들을 포함할수록 낮은 바이어스 레벨에 대응할 수 있다. 예를 들어, 범위(IX2)는 범위(IX1)에 포함된 조정 지수들(1~a)보다 높은 조정 지수들(a+1~b)을 포함하고 범위(IX1)에 대응하는 바이어스 레벨(vp11)보다 낮은 바이어스 레벨(Vp12)에 대응할 수 있다.
도7에서, 바이어스 레벨들(Vp11, Vp12, Vp13)은, 대응하는 범위의 최소 조정 지수에 대응하는 하위 임계 레벨 이상이도록 설정되어야 할 것이다. 왜냐하면, 패스 바이어스(Vp)가, 예를 들어, 범위(IX1)의 최소 조정 지수 "1"에 대응하는 하위 임계 레벨 이상이기만 하면, 타겟 메모리 블록(TBK)의 조정 지수가 범위(IX1)의 어떤 값이더라도 비선택 메모리 셀들이 모두 턴온될 수 있기 때문이다.
실시 예에 따라서, 리드 디스터브 효과를 최소화하기 위해, 바이어스 레벨들(Vp11, Vp12, Vp13) 각각은 대응하는 범위의 최소 조정 지수에 대응하는 하위 임계 레벨일 수 있다.
도7에서, 3개의 범위들(IX1~IX3)이 도시되지만, 실시 예에 따라 범위들의 개수는 달라질 수 있다.
도7에서, 범위(IX1)는 디폴트 패스 바이어스(Vp_dft)보다 낮은 바이어스 레벨(Vp11)에 대응하는 것으로 도시되지만, 실시 예에 따라, 범위(IX1)는 디폴트 패스 바이어스(Vp_dft)에 대응할 수 있다.
도6 및 도7에서, 조정 지수는 타겟 메모리 블록(TBK)의 소거된 워드라인들의 개수에 근거하여 산출되지만, 실시 예에 따라, 조정 지수는 타겟 메모리 블록(TBK)에 포함된 페이지들 중 소거된 페이지들의 개수에 근거하여 산출될 수 있다
실시 예에 따라, 리드 동작에서 사용되는 패스 바이어스는 둘 이상일 수 있다. 예를 들어, 비휘발성 메모리 장치는 리드 동작을 수행할 때 타겟 워드라인에 인접한 인접 워드라인들로, 나머지 비선택 워드라인들로 인가되는 제1 패스 바이어스보다 더 높은 제2 패스 바이어스를 인가할 수 있다. 이러한 경우, 패스 바이어스 조정부(110)는 상술한 동작 방법에 따라 제1 패스 바이어스를 조정하고, 제1 패스 바이어스의 변화량과 동일한 변화량으로 제2 패스 바이어스를 조정할 수 있다.
도8은 도1의 데이터 저장 장치(10)의 동작 방법을 예시적으로 도시한 순서도이다.
도8을 참조하면, 단계(S110)에서, 컨트롤러(100)는 리드 동작이 수행될 타겟 메모리 블록(TBK)이 오픈 블록인지 여부를 판단할 수 있다. 타겟 메모리 블록(TBK)이 오픈 블록일 때, 절차는 단계(S120)로 진행될 수 있다. 타겟 메모리 블록(TBK)이 오픈 블록이 아닐 때, 절차는 단계(S130)로 진행될 수 있다.
단계(S120)에서, 컨트롤러(100)는 타겟 메모리 블록(TBK)에 대한 리드 동작에서 비선택 메모리 셀들로 인가될 패스 바이어스를 조정할 수 있다. 컨트롤러(100)는 조정된 패스 바이어스를 사용하여 리드 동작을 수행하도록 비휘발성 메모리 장치를 제어할 수 있다.
단계(S130)에서, 컨트롤러(100)는 타겟 메모리 블록(TBK)에 대한 리드 동작을 수행하도록 비휘발성 메모리 장치(200)를 제어할 수 있다.
도9는 도1의 패스 바이어스 조정부(110)의 동작 방법을 예시적으로 도시한 순서도이다. 도9에 도시된 절차는 도8의 단계(S120)의 실시 예일 수 있다.
도9를 참조하면, 단계(S210)에서, 패스 바이어스 조정부(110)는 타겟 메모리 블록(TBK)의 조정 지수를 산출할 수 있다. 패스 바이어스 조정부(110)는, 예를 들어, 타겟 메모리 블록(TBK)의 복수의 워드라인들 중 소거된 워드라인들의 개수에 근거하여 조정 지수를 산출할 수 있다. 소거된 워드라인은, 대응하는 모든 메모리 영역들이 아직 라이트되지 않은 워드라인일 수 있다. 실시 예에 따라, 패스 바이어스 조정부(110)는 타겟 메모리 블록(TBK)에 포함된 메모리 영역들 중 소거된 메모리 영역들의 개수에 근거하여 조정 지수를 산출할 수 있다.
단계(S220)에서, 패스 바이어스 조정부(110)는 조정 지수에 근거하여 패스 바이어스를 조정할 수 있다. 패스 바이어스 조정부(110)는, 타겟 메모리 블록(TBK)의 조정 지수가 클수록 패스 바이어스를 디폴트 패스 바이어스보다 더 낮은 레벨로 조정할 수 있다. 실시 예에 따라, 패스 바이어스 조정부(110)는, 조정 지수에 대응하는 하위 임계 레벨로 상기 패스 바이어스를 조정할 수 있다. 실시 예에 따라, 패스 바이어스 조정부(110)는, 복수의 바이어스 레벨들에 대응하는 복수의 범위들 중에서 조정 지수가 포함되는 범위를 선택하고, 선택된 범위에 대응하는 바이어스 레벨로 패스 바이어스를 조정할 수 있다. 복수의 범위들은 높은 조정 지수들을 포함할수록 낮은 바이어스 레벨에 대응할 수 있다. 바이어스 레벨들 각각은 대응하는 범위의 최소 조정 지수에 대응하는 하위 임계 레벨일 수 있다.
도10은 본 발명의 실시 예에 따른 SSD(1000)를 도시하는 블록도이다.
SSD(1000)는 컨트롤러(1100)와 저장 매체(1200)를 포함할 수 있다.
컨트롤러(1100)는 호스트 장치(1500)와 저장 매체(1200) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(1100)는 프로세서(1110), 램(1120), 롬(1130), ECC부(1140), 호스트 인터페이스(1150) 및 저장 매체 인터페이스(1160)를 포함할 수 있다.
프로세서(1110)는 컨트롤러(1100)의 제반 동작을 제어할 수 있다. 프로세서(1110)는 호스트 장치(1500)의 데이터 처리 요청에 따라 저장 매체(1200)에 데이터를 저장하고, 저장 매체(1200)로부터 저장된 데이터를 리드할 수 있다. 프로세서(1110)는 저장 매체(1200)를 효율적으로 관리하기 위해서, 머지 동작 및 웨어 레벨링 동작 등과 같은 SSD(1000)의 내부 동작을 제어할 수 있다.
프로세서(1110)는 도1의 패스 바이어스 조정부(110)의 동작을 수행할 수 있다. 즉 프로세서(1110)는 타겟 메모리 블록에 대한 리드 동작을 수행하도록 저장 매체(1200)의 비휘발성 메모리 장치를 제어하기 전에, 타겟 메모리 블록이 오픈 블록인지 여부를 판단하고, 판단 결과에 따라 패스 바이어스 조정 동작을 수행할 수 있다. 패스 바이어스 조정 동작은, 타겟 메모리 블록에 대한 리드 동작에서 비선택 메모리 셀들로 인가될 패스 바이어스를 조정하기 위해 수행될 수 있다. 프로세서(1110)는 조정된 패스 바이어스를 사용하여 리드 동작을 수행하도록 비휘발성 메모리 장치를 제어할 수 있다.
램(1120)은 프로세서(1110)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 램(1120)은 호스트 인터페이스(1150)로부터 전송된 데이터를 저장 매체(1200)에 전달하기 전에 임시 저장할 수 있고. 저장 매체(1200)로부터 전송된 데이터를 호스트 장치(1500)로 전달하기 전에 임시 저장할 수 있다.
롬(1130)은 프로세서(1110)에 의해 리드되는 프로그램 코드를 저장할 수 있다. 프로그램 코드는 프로세서(1110)가 컨트롤러(1100)의 내부 유닛들을 제어하기 위해서 프로세서(1110)에 의해 처리되는 명령들을 포함할 수 있다.
ECC부(1140)는 저장 매체(1200)에 저장될 데이터를 인코딩하고, 저장 매체(1200)로부터 리드된 데이터를 디코딩할 수 있다. ECC부(1140)는 ECC 알고리즘에 따라 데이터에 발생된 에러를 검출하고 정정할 수 있다.
호스트 인터페이스(1150)는 호스트 장치(1500)와 데이터 처리 요청 및 데이터 등을 교환할 수 있다.
저장 매체 인터페이스(1160)는 저장 매체(1200)로 제어 신호 및 데이터를 전송할 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)로부터 데이터를 전송받을 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)와 복수의 채널들(CH0~CHn)을 통해 연결될 수 있다.
저장 매체(1200)는 복수의 비휘발성 메모리 장치들(NVM0~NVMn)을 포함할 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 컨트롤러(1100)의 제어에 따라 라이트 동작 및 리드 동작을 수행할 수 있다.
도11은 본 발명의 실시 예에 따른 데이터 저장 장치(10)가 적용된 데이터 처리 시스템(2000)을 도시하는 블록도이다.
데이터 처리 시스템(2000)은 컴퓨터, 랩탑, 넷북, 스마트폰, 디지털 TV, 디지털 카메라, 네비게이션 등을 포함할 수 있다. 데이터 처리 시스템(2000)은 메인 프로세서(2100), 메인 메모리 장치(2200), 데이터 저장 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 데이터 처리 시스템(2000)의 내부 유닛들은 시스템 버스(2500)를 통해서 데이터 및 제어 신호 등을 주고받을 수 있다.
메인 프로세서(2100)는 데이터 처리 시스템(2000)의 제반 동작을 제어할 수 있다. 메인 프로세서(2100)는, 예를 들어, 마이크로프로세서와 같은 중앙 처리 장치일 수 있다. 메인 프로세서(2100)는 운영 체제, 애플리케이션 및 장치 드라이버 등의 소프트웨어들을 메인 메모리 장치(2200) 상에서 수행할 수 있다.
메인 메모리 장치(2200)는 메인 프로세서(2100)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 메인 메모리 장치(2200)는 데이터 저장 장치(2300) 및 입출력 장치(2400)로 전송될 데이터를 임시 저장할 수 있다.
데이터 저장 장치(2300)는 컨트롤러(2310) 및 저장 매체(2320)를 포함할 수 있다. 데이터 저장 장치(2300)는 도1의 데이터 저장 장치(10)와 실질적으로 동일하게 구성되고 동작할 수 있다.
입출력 장치(2400)는 사용자로부터 데이터 처리 시스템(2000)을 제어하기 위한 명령을 입력받거나 처리된 결과를 사용자에게 제공하는 등 사용자와 정보를 교환할 수 있는 키보드, 스캐너, 터치스크린, 스크린 모니터, 프린터 및 마우스 등을 포함할 수 있다.
실시 예에 따라, 데이터 처리 시스템(2000)은 LAN(Local Area Network), WAN(Wide Area Network) 및 무선 네트워크 등의 네트워크(2600)를 통해 적어도 하나의 서버(2700)와 통신할 수 있다. 데이터 처리 시스템(2000)은 네트워크(2600)에 접속하기 위해서 네트워크 인터페이스(미도시)를 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치
100: 컨트롤러
110: 패스 바이어스 조정부
120: 비휘발성 메모리 장치
TBK: 타겟 메모리 블록

Claims (18)

  1. 복수의 메모리 셀들을 포함하는 메모리 블록을 포함하는 비휘발성 메모리 장치; 및
    상기 메모리 블록이 오픈 블록인지 여부를 판단하고, 판단 결과에 따라 상기 메모리 블록에 대한 리드 동작에서 비선택 메모리 셀들로 인가될 패스 바이어스를 조정하고, 상기 리드 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는, 상기 메모리 블록이 상기 오픈 블록으로 판단될 때, 상기 메모리 블록의 조정 지수를 산출하고, 상기 조정 지수에 근거하여 상기 패스 바이어스를 조정하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 컨트롤러는, 상기 메모리 블록의 복수의 워드라인들 중 소거된 워드라인들의 개수에 근거하여 상기 조정 지수를 산출하는 데이터 저장 장치.
  4. 제2항에 있어서,
    상기 컨트롤러는, 상기 메모리 블록에 포함된 메모리 영역들 중 소거된 메모리 영역들의 개수에 근거하여 상기 조정 지수를 산출하는 데이터 저장 장치.
  5. 제2항에 있어서,
    상기 컨트롤러는, 상기 조정 지수가 클수록 상기 패스 바이어스를 디폴트 패스 바이어스보다 더 낮은 레벨로 조정하는 데이터 저장 장치.
  6. 제2항에 있어서,
    상기 컨트롤러는, 상기 조정 지수에 대응하는 하위 임계 레벨로 상기 패스 바이어스를 조정하고,
    상기 하위 임계 레벨은 상기 비선택 메모리 셀들이 턴온될 수 있는 최소 바이어스 레벨인 데이터 저장 장치.
  7. 제2항에 있어서,
    상기 컨트롤러는, 복수의 바이어스 레벨들에 각각 대응하는 복수의 범위들 중에서 상기 조정 지수가 포함되는 범위를 선택하고, 선택된 범위에 대응하는 바이어스 레벨로 상기 패스 바이어스를 조정하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 범위들은 높은 조정 지수들을 포함할수록 낮은 바이어스 레벨에 대응하는 데이터 저장 장치.
  9. 제7항에 있어서,
    상기 바이어스 레벨들 각각은, 대응하는 범위의 최소 조정 지수에 대응하는 하위 임계 레벨인 데이터 저장 장치.
  10. 비휘발성 메모리 장치의 리드 동작이 수행될 메모리 블록이 오픈 블록인지 여부를 판단하는 단계;
    판단 결과에 따라 상기 리드 동작에서 상기 메모리 블록에 포함된 비선택 메모리 셀들로 인가될 패스 바이어스를 조정하는 단계; 및
    상기 리드 동작을 수행하도록 상기 비휘발성 메모리 장치를 제어하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 패스 바이어스를 조정하는 단계는,
    상기 메모리 블록이 상기 오픈 블록으로 판단될 때, 상기 메모리 블록의 조정 지수를 산출하는 단계; 및
    상기 조정 지수에 근거하여 상기 패스 바이어스를 조정하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 조정 지수를 산출하는 단계는, 상기 메모리 블록의 복수의 워드라인들 중 소거된 워드라인들의 개수에 근거하여 상기 조정 지수를 산출하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 조정 지수를 산출하는 단계는, 상기 메모리 블록에 포함된 메모리 영역들 중 소거된 메모리 영역들의 개수에 근거하여 상기 조정 지수를 산출하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 조정 지수에 근거하여 상기 패스 바이어스를 조정하는 단계는, 상기 조정 지수가 클수록 상기 패스 바이어스를 디폴트 패스 바이어스보다 더 낮은 레벨로 조정하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  15. 제11항에 있어서,
    상기 조정 지수에 근거하여 상기 패스 바이어스를 조정하는 단계는, 상기 조정 지수에 대응하는 하위 임계 레벨로 상기 패스 바이어스를 조정하는 단계를 포함하고,
    상기 하위 임계 레벨은 상기 비선택 메모리 셀들이 턴온될 수 있는 최소 바이어스 레벨인 데이터 저장 장치의 동작 방법.
  16. 제11항에 있어서,
    상기 조정 지수에 근거하여 상기 패스 바이어스를 조정하는 단계는,
    복수의 바이어스 레벨들에 각각 대응하는 복수의 범위들 중에서 상기 조정 지수가 포함되는 범위를 선택하는 단계; 및
    선택된 범위에 대응하는 바이어스 레벨로 상기 패스 바이어스를 조정하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 범위들은 높은 조정 지수들을 포함할수록 낮은 바이어스 레벨에 대응하는 데이터 저장 장치의 동작 방법.
  18. 제16항에 있어서,
    상기 바이어스 레벨은, 상기 선택된 범위의 최소 조정 지수에 대응하는 하위 임계 레벨인 데이터 저장 장치의 동작 방법.
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