KR20200036272A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 메모리 셀들 중 선택된 메모리 셀의 리드 동작 시, 선택된 메모리 셀에 연결된 선택 워드라인에 리드 전압을 인가하고, 선택된 메모리 셀 이외의 메모리 셀들에 연결된 비선택 워드라인들에 패스 전압을 인가하도록 구성된 주변 회로부 및 주변 회로부를 제어하도록 구성되고, 리드 동작의 대상인 타겟 메모리 블록의 상태 정보에 기초하여 패스 전압의 전압 레벨을 가변적으로 적용하는 컨트롤러를 포함할 수 있다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
메모리 장치를 이용한 메모리 시스템은 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템은 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는, 리드 동작 시 비선택 워드라인들에 인가되는 패스 전압의 크기를 가변적으로 적용하여 비휘발성 메모리 장치의 신뢰성을 향상시키는 메모리 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 메모리 셀들 중 선택된 메모리 셀의 리드 동작 시, 선택된 메모리 셀에 연결된 선택 워드라인에 리드 전압을 인가하고, 선택된 메모리 셀 이외의 메모리 셀들에 연결된 비선택 워드라인들에 패스 전압을 인가하도록 구성된 주변 회로부 및 주변 회로부를 제어하도록 구성되고, 리드 동작의 대상인 타겟 메모리 블록의 상태 정보에 기초하여 패스 전압의 전압 레벨을 가변적으로 적용하는 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은, 리드 요청 데이터가 저장된 타겟 메모리 블록의 상태 정보를 판단하는 단계, 상태 정보에 기초하여 비선택 워드라인들에 인가될 패스 전압을 결정하는 단계 및 선택 워드라인에 리드 전압을 인가하고, 비선택 워드라인들에 결정된 패스 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 소거 셀의 전압 분포가 시프트 되는 현상을 방지하여 리드 동작의 신뢰성을 향상시킬 수 있다.
또한, 메모리 블록의 상태 정보에 따라 내부 카피 동작이 수행될 블록의 기준을 가변적으로 적용함으로써 디바이스의 수명을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 개략적으로 도시한 블록도이다.
도 2는 도 1의 비휘발성 메모리 장치의 구성을 설명하기 위한 도면이다.
도 3은 도2의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 소거 카운트가 증가함에 따라 소거 셀 분포가 분산되는 종래 문제점을 설명하기 위한 문턱 전압 분포이다.
도 5a는 소거 카운트에 따라 패스 전압 레벨을 가변적으로 적용하는 실시 예를 설명하기 위한 테이블이다.
도 5b 및 도 5c는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 6은 소거 카운트에 따라 카피 블록 선택 기준을 가변적으로 적용하는 실시 예를 설명하기 위한 테이블이다.
도 7은 본 발명의 실시 예에 따라 소거 카운트에 따라 패스 전압을 가변적으로 적용한 경우의 소거 셀 분포를 설명하기 위한 문턱 전압 분포이다.
도 8은 본 발명의 실시 예에 따른 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 9는 본 발명의 실시 예에 따른 SSD를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 개략적으로 도시한 블록도이다.
메모리 시스템(10)은 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(미도시)에 의해서 액세스되는 데이터를 저장할 수 있다.
메모리 시스템(10)은 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(10)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(10)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(10)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 시스템(10)은 컨트롤러(100) 및 비휘발성 메모리 장치(200)를 포함할 수 있다.
컨트롤러(100)는 비휘발성 메모리 장치(200)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(100)는 호스트 장치로부터 수신된 요청(RQ)에 응답하여 비휘발성 메모리 장치(200)에 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 전송하거나, 비휘발성 메모리 장치(200)로부터 데이터(DATA)를 수신할 수 있다.
도면에는 도시되지 않았으나, 호스트 장치는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(10)과 통신할 수 있다.
비휘발성 메모리 장치(200)는 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(magnetic random access memory: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory: PCRAM), 전이금속 산화물(transition metal oxide)을 이용한 저항성 램(resistive random access memory: RERAM) 등과 같은 다양한 형태의 비휘발성 메모리 중 어느 하나로 구성될 수 있다.
비휘발성 메모리 장치(200)는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이에 포함된 메모리 셀들은 동작의 관점에서 또는 물리적(또는 구조적) 관점에서 계층적인 메모리 셀 집합 또는 메모리 셀 단위로 구성될 수 있다. 예를 들면, 동일한 워드 라인에 연결되며, 동시에 읽혀지고 쓰여지는(또는 프로그램되는) 메모리 셀들은 페이지로 구성될 수 있다. 또한, 동시에 삭제되는 메모리 셀들은 메모리 블록으로 구성될 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들(Blk0 내지 Blkn)을 포함하고, 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다.
비휘발성 메모리 장치(200)는 컨트롤러(100)로부터 수신된 커맨드(CMD) 및 데이터(DATA)에 응답하여 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 2는 도 1의 비휘발성 메모리 장치의 구성을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(200)는 데이터(DATA)가 저장되는 메모리 셀 어레이(210)와, 메모리 셀 어레이(210)에 데이터(DATA)를 프로그램하거나, 저장된 데이터(DATA)를 리드하거나, 데이터(DATA)를 소거하도록 구성된 주변 회로부(220)를 포함할 수 있다.
메모리 셀 어레이(210)는 워드 라인들(WL)과 비트 라인들(BL)이 서로 교차된 영역에 배열된 메모리 셀들(도 3의 MC0 내지 MC8)을 포함할 수 있다. 메모리 셀 어레이(210)는 다수의 메모리 블록들을 포함할 수 있다. 다수의 메모리 블록들에는 워드라인(WL)들과 비트라인(BL)들이 연결될 수 있다. 워드라인(WL)들은 대응하는 메모리 블록들에 각각 연결되고, 비트라인(BL)들은 메모리 블록들에 공통으로 연결된다. 메모리 블록들은 2차원 또는 3차원 구조의 셀 스트링들을 포함할 수 있다. 각각의 셀 스트링은 다수의 메모리 셀들을 포함할 수 있다. 2차원 구조의 셀 스트링의 메모리 셀들은 기판에 평행한 방향으로 배치될 수 있다. 3차원 구조의 셀 스트링의 메모리 셀들은 기판에 수직한 방향으로 배치될 수 있다.
주변 회로부(220)는 제어 로직(221), 전압 생성 회로(222), 로우 디코더(223), 컬럼 디코더(224), 및 입출력 회로(225)를 포함할 수 있다.
제어 로직(221)은 외부 장치 즉, 컨트롤러(100)로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(200)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(221)은 비휘발성 메모리 장치(200)의 리드 동작, 프로그램 동작, 소거 동작을 제어할 수 있다.
제어 로직(221)은 컨트롤러(100)로부터 제공된 커맨드(CMD) 및 어드레스(ADD)에 근거하여 동작 신호(OP_SIG), 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 생성하고, 생성된 동작 신호(OP_SIG), 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 각각 전압 생성 회로(222), 로우 디코더(223) 및 컬럼 디코더(224)로 출력할 수 있다.
리드 동작 시 제어 로직(221)은 리드할 어드레스에 대응하는 워드라인(또는, 메모리 셀)을 선택하고, 선택된 워드라인(또는, 선택된 메모리 셀)에 리드 전압(Vr)이 인가되도록 전압 생성 회로(222) 및 로우 디코더(223)를 제어할 수 있다. 또한, 제어 로직(221)은 타겟 메모리 블록(즉, 리드할 어드레스에 대응하는 메모리 블록)의 상태 정보에 따라 비선택된 워드라인들에 인가되는 패스 전압(Vpass)의 레벨이 조절되도록 전압 생성 회로(222)를 제어할 수 있다. 여기에서, 상태 정보는 소거 카운트일 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 제어 로직(221)은 타겟 메모리 블록의 소거 카운트가 증가하면 비선택 워드라인들에 인가되는 패스 전압(Vpass)의 레벨이 감소되도록 전압 생성 회로(222)를 제어할 수 있다.
전압 생성 회로(222)는 비휘발성 메모리 장치(200)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 생성 회로(222)에 의해서 생성된 전압들은 메모리 셀 어레이(210)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 리드 동작 시 생성된 리드 전압(Vr)은 리드 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
전압 생성 회로(222)는 제어 로직(221)으로부터 수신된 동작 신호(OP_SIG)에 근거하여 프로그램, 리드 및 소거 동작에 사용되는 다양한 레벨을 갖는 동작 전압들을 생성할 수 있다. 예를 들어, 리드 동작 시 전압 생성 회로(222)는 제어 로직(221)으로부터 수신된 동작 신호(OP_SIG)에 근거하여 리드 전압(Vr) 및 패스 전압(Vpass)을 생성할 수 있다. 패스 전압(Vpass)은 0V보다 높은 양전압으로 설정될 수 있다.
로우 디코더(223)는 워드 라인(WL)들을 통해서 메모리 셀 어레이(210)와 연결될 수 있다. 로우 디코더(223)는 제어 로직(221)의 제어에 따라 동작할 수 있다. 로우 디코더(223)는 제어 로직(221)으로부터 수신된 로우 어드레스(RADD)를 디코딩할 수 있다. 로우 디코더(223)는 디코딩 결과에 근거하여 워드 라인(WL)을 선택하고, 구동할 수 있다. 예를 들어, 로우 디코더(223)는 전압 생성 회로(222)로부터 제공된 워드 라인 전압을 워드 라인(WL)들에 제공할 수 있다.
컬럼 디코더(224)는 제어 로직(221)의 제어에 따라 동작할 수 있다. 컬럼 디코더(224)는 제어 로직(221)으로부터 수신된 컬럼 어드레스(CADD)를 디코딩할 수 있다. 컬럼 디코더(224)는 디코딩 결과에 근거하여 비트 라인(BL)들 각각에 대응하는 데이터 읽기/쓰기 블록(미도시)의 읽기/쓰기 회로들과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다. 컬럼 디코더(224)는 컬럼 어드레스(CADD)에 대응하는 비트라인(BL)을 통해 선택된 메모리 블록과 데이터(DATA)를 주고 받을 수 있다.
입출력 회로(225)는 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 수신하고, 컨트롤러(100)로 데이터(DATA)를 전송할 수 있다. 입출력 회로(225)는 컨트롤러(100)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(221)으로 제공할 수 있다. 입출력 회로(225)는 컨트롤러(100)로부터 수신된 데이터(DATA) 및 컨트롤러(100)로 전송할 데이터(DATA)를 컬럼 디코더(224)와 주고 받을 수 있다.
도 2에 도시하지는 않았지만, 주변 회로부(220)는 데이터 읽기/쓰기 블록을 포함할 수 있다. 데이터 읽기/쓰기 블록은 비트 라인들(BL)을 통해서 메모리 셀 어레이(210)와 연결될 수 있다. 데이터 읽기/쓰기 블록은 비트 라인들(BL) 각각에 대응하는 읽기/쓰기 회로들(미도시)을 포함할 수 있다. 데이터 읽기/쓰기 블록은 제어 로직(221)의 제어에 따라 동작할 수 있다.
데이터 읽기/쓰기 블록은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블록은 쓰기 동작 시 컨트롤러(100)로부터 제공된 데이터(DATA)를 메모리 셀 어레이(210)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 또한, 데이터 읽기/쓰기 블록은 읽기 동작 시 메모리 셀 어레이(210)로부터 데이터(DATA)를 독출하는 감지 증폭기로서 동작할 수 있다.
도 3은 도2의 메모리 블록을 구체적으로 설명하기 위한 회로도이다. 설명의 편의를 위하여, 도 1의 메모리 블록(Blk0)을 예를 들어 설명한다.
도 3을 참조하면, 메모리 블록(Blk0)은 비트 라인들(BL0 내지 BLk)과 소스 라인(SL) 사이에 연결된 다수의 셀 스트링(ST)들을 포함한다. 이 중 어느 하나의 셀 스트링(ST)을 예를 들어 설명하면 다음과 같다.
셀 스트링(ST)은 소스 라인(SL)과 비트 라인(BL0) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 메모리 셀들(MC0 내지 MC8) 및 드레인 셀렉트 트랜지스터(DST)를 포함한다. 소스 셀렉트 트랜지스터(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(MC0 내지 MC8)의 게이트들은 워드라인들(WL0 내지 WL8)에 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 소스 셀렉트 트랜지스터(SST), 메모리 셀들(MC0 내지 MC8) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 비휘발성 메모리 장치에 따라 다를 수 있다.
본 실시 예에서 리드 동작은 리드 대상 메모리 셀들이 연결된 선택 워드라인(Sel.WL)에 리드 전압(Vr)이 인가되고, 나머지 비선택 워드라인들(Unsel.WL)에는 패스 전압(Vpass)이 인가됨으로써 수행된다. 패스 전압(Vpass)은 0V보다 높은 양전압으로 설정될 수 있다. 또한, 선택 워드라인(Sel.WL)에 연결된 메모리 셀들을 리드할 때, 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL)에는 턴 온(turn on) 전압이 선택적으로 인가될 수 있다.
도 4는 소거 카운트가 증가함에 따라 소거 셀 분포가 분산되는 종래 문제점을 설명하기 위한 문턱 전압 분포이다.
도 4를 참조하면, 2비트 멀티 레벨 셀(MLC)은 멀티 비트, 즉, LSB(least significant bit) 데이터와 MSB(most significant bit) 데이터에 따라서 소거 상태(EV)와 복수의 프로그램 상태들(PV1, PV2, PV3) 중 어느 하나에 대응하는 문턱 전압 분포를 갖도록 소거되거나 또는 프로그램될 수 있다. 리드 동작 시, 소거 상태(EV)와 제1 프로그램 상태(PV1) 사이의 전압 레벨을 갖는 제1 리드 전압(Vr), 제1 프로그램 상태(PV1)와 제2 프로그램 상태(PV2) 사이의 전압 레벨을 갖는 제2 리드 전압 및 제2 프로그램 상태(PV2)와 제3 프로그램 상태(PV3) 사이의 전압 레벨을 갖는 제3 리드 전압 중 어느 하나가 메모리 셀에 인가될 수 있다. 설명의 편의를 위하여 도 4에는 제1 리드 전압(Vr)만을 표시하였고, 본 명세서에서 “리드 전압”은 제1 리드 전압을 의미할 수 있다.
제2 리드 전압이 인가되면, 소거 상태(EV)와 제1 프로그램 상태(PV1)의 문턱 전압 분포를 갖는 메모리 셀은 LSB 데이터 “1”을 저장하는 온 셀로 판별되고, 제2 프로그램 상태(PV2)와 제3 프로그램 상태(PV3)의 문턱 전압 분포를 갖는 메모리 셀은 LSB 데이터 “0”을 저장하는 오프 셀로 판별될 수 있다.
제1 리드 전압(Vr)이 인가되면, 소거 상태(EV)의 문턱 전압 분포를 갖는 메모리 셀은 MSB 데이터 “1”을 저장하는 온 셀로 판별되고, 제1 프로그램 상태(PV1)의 문턱 전압을 갖는 메모리 셀은 MSB 데이터 “0”을 저장하는 오프 셀로 판별될 수 있다. 제3 리드 전압이 인가되면, 제2 프로그램 상태(PV2)의 문턱 전압 분포를 갖는 메모리 셀은 MSB 데이터 “1”을 저장하는 온 셀로 판별되고, 제3 프로그램 상태(PV3)의 문턱 전압 분포를 갖는 메모리 셀은 MSB 데이터 “0”을 저장하는 오프 셀로 판별될 수 있다.
또한, 설명의 편의를 위하여 본 실시 예에서는 2비트의 데이터를 저장하는 멀티 레벨 셀(MLC)을 예를 들어 설명하지만, 1비트의 데이터를 저장하는 싱글 레벨 셀(SLC) 또는 3비트 이상의 데이터를 저장하는 멀티 레벨 셀에도 본 실시 예는 동일하게 적용됨은 물론이다.
도 4를 설명함에 있어서, 제2 리드 전압이 LSB 데이터를 리드하기 위한 전압으로 사용되고, 제1 리드 전압(Vr)과 제3 리드 전압이 MSB 데이터를 리드하기 위한 전압으로 사용되는 것을 예를 들어 설명하였다. 그러나, 소거 상태(EV)와 제1 내지 제3 프로그램 상태들(PV1 내지 PV3)이 의미하는 비트 데이터 심볼을 다른 형태로 설정하면, LSB 데이터를 리드하기 위한 리드 전압과 MSB 데이터를 리드하기 위한 리드 전압은 그에 맞게 변경될 수 있다.
제조 공정 기술의 발전으로 메모리 셀 간 간격이 작아짐에 따라 셀간 커플링(coupling)에 의해 메모리 셀의 문턱 전압 분포가 넓어지고, 인접한 문턱 전압 분포들이 중첩되는 문제가 발생한다. 게다가, 메모리 셀에 저장되는 데이터의 비트 수가 증가함에 따라, 메모리 셀에 프로그램되는 데이터 또는 메모리 셀로부터 리드되는 데이터의 신뢰성이 저하되는 문제가 발생한다.
또한, 메모리 셀은 사용 횟수가 증가할수록, 즉, 메모리 블록의 프로그램/소거(P/E) 횟수가 증가할수록 열화될 수 있다. 열화된 메모리 셀은 정상적인 메모리 셀에 비해 소거 동작이 잘 수행되지 않을 수 있다. 예를 들어, 프로그램/소거(P/E) 횟수가 “0”인 정상적인 메모리 셀들은 일정 횟수의 소거 동작이 반복적으로 수행되면 완전히 소거되어 문턱 전압 분포(EV)를 형성할 수 있다. 그러나, 프로그램/소거(P/E) 횟수가 “2000”인 열화된 메모리 셀들은 동일한 횟수의 소거 동작이 수행되더라도 완전히 소거되지 않고 문턱 전압 분포(EV′)를 형성할 수 있다.
동일한 메모리 블록에 포함된 메모리 셀들 중에서 상대적으로 사용 횟수가 많은 메모리 셀들은 다른 메모리 셀들보다 더욱 열화되어 완전히 소거되지 않으므로, 도 4에 도시된 문턱 전압 분포(EV′)와 같이 리드 전압(Vr)보다 높은 전압 분포를 갖는 메모리 셀이 존재할 수 있다. 예를 들어, 메모리 블록에 포함된 메모리 셀들 중 일부의 메모리 셀들이 프로그램된 후 해당 메모리 블록을 소거하는 경우, 동일한 메모리 블록에 포함된 메모리 셀들이더라도 실질적인 사용 횟수는 서로 다를 수 있다. 이에 따라, 메모리 블록에서 프로그램 순서가 빠른 워드라인에 연결된 메모리 셀들은 프로그램 순서가 늦은 워드라인에 연결된 메모리 셀들보다 더 열화될 수 있다. 프로그램 순서는 메모리 블록에 대한 프로그램 동작이 수행될 때 워드라인들 중 선택되는 워드라인의 순서일 수 있다.
한편, 상술한 바와 같이 리드 동작 시 비선택 워드라인들에 패스 전압을 인가하게 되는데, 메모리 셀의 열화 정도와 관계없이 일정한 패스 전압을 인가하는 경우 불필요하게 높은 레벨의 패스 전압을 인가하거나, 또는 필요한 레벨보다 낮은 레벨의 패스 전압이 인가하여 에러 비트의 수가 증가할 수 있고, 결과적으로 리드 동작의 신뢰성이 감소될 수 있다.
즉, 메모리 셀은 데이터가 프로그램됨에 따라 일정한 문턱 전압을 형성하게 됨으로써 인접한 메모리 셀에 간섭 효과를 미칠 수 있다. 간섭을 받는 메모리 셀은, 데이터가 프로그램될 때 형성된 문턱 전압과 다른 문턱 전압을 가지게 될 수 있고, 도 4에 도시한 바와 같이 시프트된 문턱 전압 분포(EV′)를 형성할 수 있다. 간섭 효과가 클수록 문턱 전압의 변화가 클 수 있고, 결국, 메모리 셀에 저장된 데이터가 변경 또는 손실될 가능성이 커질 수 있다.
도 5a는 소거 카운트에 따라 패스 전압 레벨을 가변적으로 적용하는 실시 예를 설명하기 위한 테이블이고, 도 5b 및 도 5c는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다. 이하에서, 도 1 내지 도 3 및 도 5a 내지 도 5c를 참조하여 상태 정보에 기초하여 패스 전압(Vpass)의 전압 레벨을 가변적으로 적용하는 실시 예를 설명한다.
본 실시 예에 따른 메모리 시스템(10)은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(210), 메모리 셀들 중 선택된 메모리 셀의 리드 동작 시, 선택된 메모리 셀에 연결된 선택 워드라인(Sel.WL)에 리드 전압(Vr)을 인가하고, 선택된 메모리 셀 이외의 메모리 셀들에 연결된 비선택 워드라인들(Unsel.WL)에 패스 전압(Vpass)을 인가하도록 구성된 주변 회로부(220) 및 주변 회로부(220)를 제어하고, 리드 동작의 대상인 타겟 메모리 블록의 상태 정보에 기초하여 패스 전압(Vpass)의 전압 레벨을 가변적으로 적용하는 컨트롤러(100)를 포함할 수 있다. 실시 예에 따라, 상태 정보는 타겟 메모리 블록의 소거 카운트에 기초하여 생성될 수 있다. 이하에서 소거 카운트에 기초하여 상태 정보가 결정되는 실시 예를 예시적으로 설명한다.
도 5a를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 타겟 메모리 블록의 소거 카운트에 따라, 리드 동작 시에 인가되는 패스 전압(Vpass) 레벨을 가변적으로 적용할 수 있다. 도시된 바와 같이, 복수의 소거 카운트 범위들 각각에 대응되는 패스 전압(Vpass) 레벨이 설정될 수 있고, 테이블의 형태로 저장될 수 있다. 이때, 패스 전압 레벨 테이블은 컨트롤러(100)의 랜덤 액세스 메모리(미도시) 또는 비휘발성 메모리 장치(200)의 특정 영역에 저장될 수 있다.
패스 전압 레벨 테이블에서 소거 카운트(EC_0)는 0에서 1000까지의 소거 카운트 범위를 나타낼 수 있다. 마찬가지로, 소거 카운트(EC_1)은 1000에서 2000까지의 소거 카운트 범위를 나타내고, 소거 카운트(EC_2)는 2000에서 3000까지의 소거 카운트 범위를 나타내고, 소거 카운트(EC_3)은 3000 이상의 소거 카운트 범위를 나타낼 수 있다.
패스 전압 레벨 테이블에는 각각의 소거 카운트 범위에 대응하는 패스 전압(Vpass) 레벨들이 저장될 수 있다. 예를 들어, 소거 카운트(EC_0)은 7V의 패스 전압(Vpass) 레벨에 대응하고, 소거 카운트(EC_1)은 6.5V의 패스 전압(Vpass) 레벨에 대응하고, 소거 카운트(EC_2)는 6V의 패스 전압(Vpass) 레벨에 대응하고, 소거 카운트(EC_3)은 5.5V의 패스 전압(Vpass) 레벨에 대응할 수 있다. 즉, 본 실시 예에서는 타겟 메모리 블록의 소거 카운트가 증가하면 타겟 메모리 블록에 대한 리드 동작에서 사용되는 패스 전압(Vpass) 레벨은 감소될 수 있다.
도 5b를 참조하면, 본 실시 예에 따른 메모리 시스템(10)의 동작 방법은, 리드 요청 데이터가 저장된 타겟 메모리 블록의 상태 정보를 판단하는 단계(S100), 상태 정보에 기초하여 비선택 워드라인들(Unsel.WL)에 인가될 패스 전압(Vpass)을 결정하는 단계(S200) 및 선택 워드라인(Sel.WL)에 리드 전압(Vr)을 인가하고, 비선택 워드라인들(Unsel.WL)에 결정된 패스 전압(Vpass)을 인가하는 단계(S300)를 포함할 수 있다.
실시 예에 따라, 선택 워드라인(Sel.WL) 및 비선택 워드라인들(Unsel.WL)에 각각 리드 전압(Vr) 및 패스 전압(Vpass)을 인가하는 단계(S300)는, 동작 신호(OP_SIG)에 응답하여 리드 전압(Vr) 및 패스 전압(Vpass)을 생성하고, 로우 어드레스(RADD)에 응답하여 생성된 전압들을 선택 워드라인(Sel.WL) 및 비선택 워드라인들(Unsel.WL)에 전달하는 단계를 포함할 수 있다.
도 5c를 참조하면, 타겟 메모리 블록의 상태 정보를 판단하는 단계(S100)는, 타겟 메모리 블록의 소거 카운트를 획득하는 단계(S110) 및 획득한 소거 카운트에 근거하여 상태 정보를 판단하는 단계(S120)를 포함할 수 있다. 또한, 상태 정보에 기초하여 패스 전압(Vpass)을 결정하는 단계(S200)는, 패스 전압 레벨 테이블을 참조하여 소거 카운트에 대응하는 패스 전압(Vpass) 레벨을 결정하는 단계(S210)를 포함할 수 있다.
호스트 장치로부터 리드 요청(RQ)을 수신되면, 컨트롤러(100)는 리드할 데이터가 저장된 타겟 메모리 블록의 소거 카운트를 획득하고, 획득한 소거 카운트 및 패스 전압 레벨 테이블에 근거하여 리드 동작 시 비선택 워드라인들(Unsel.WL)에 인가되는 패스 전압(Vpass) 레벨을 결정할 수 있다.
컨트롤러(100)는 결정된 패스 전압(Vpass) 레벨을 포함하는 커맨드(CMD)를 비휘발성 메모리 장치(200)로 제공하고, 비휘발성 메모리 장치(200)의 제어 로직(221)은 컨트롤러(100)로부터 수신된 커맨드(CMD)에 근거하여 생성한 동작 신호(OP_SIG)를 전압 생성 회로(222)에 제공할 수 있다. 전압 생성 회로(222)는 제어 로직(221)으로부터 제공된 동작 신호(OP_SIG)에 따라 리드 전압(Vr) 및 결정된 패스 전압(Vpass)을 생성하고, 생성된 리드 전압(Vr) 및 패스 전압(Vpass)은 워드라인(WL)들을 통해 메모리 셀 어레이(210)에 인가될 수 있다.
예를 들어, 타겟 메모리 블록의 소거 카운트가 ‘800’인 경우, 컨트롤러(100)는 패스 전압 레벨 테이블을 참조하여 타겟 메모리 블록의 소거 카운트(800)가 소거 카운트(EC_0)에 포함되는 것을 확인하고, 소거 카운트(EC_0)에 대응하는 패스 전압(Vpass) 레벨, 즉 7V의 패스 전압 레벨을 타겟 메모리 블록의 리드 동작에서 사용할 패스 전압(Vpass) 레벨로 결정할 수 있다. 다른 예로써, 타겟 메모리 블록의 소거 카운트가 ‘1500’인 경우, 컨트롤러(100)는 패스 전압 레벨 테이블을 참조하여 타겟 메모리 블록의 소거 카운트(1500)가 소거 카운트(EC_1)에 포함되는 것을 확인하고, 소거 카운트(EC_1)에 대응하는 패스 전압(Vpass) 레벨, 즉, 6.5V의 패스 전압 레벨을 타겟 메모리 블록의 리드 동작에서 사용할 패스 전압(Vpass) 레벨로 결정할 수 있다. 또 다른 예로써, 타겟 메모리 블록의 소거 카운트가 ‘4000’인 경우, 컨트롤러(100)는 패스 전압 레벨 테이블을 참조하여 타겟 메모리 블록의 소거 카운트(4000)가 소거 카운트(EC_3)에 포함되는 것을 확인하고, 소거 카운트(EC_3)에 대응하는 패스 전압 레벨, 즉, 5.5V의 패스 전압 레벨을 타겟 메모리 블록의 리드 동작에서 사용할 패스 전압(Vpass) 레벨로 결정할 수 있다.
이와 같이, 본 실시 예에서는 리드 데이터가 저장된 타겟 메모리 블록의 상태 정보(예를 들어, 소거 카운트)에 따라 리드 동작 시 비선택 워드라인(Sel.WL)에 인가되는 패스 전압(Vpass) 레벨을 가변적으로 적용함으로써, 리드 디스터브로 인한 문턱 전압 분포의 시프트를 감소시켜 데이터 리드 동작에 대한 신뢰성이 향상될 수 있다. 이에 대한 효과는 도 7을 참조하여 후술한다.
도 6은 소거 카운트에 따라 카피 블록 선택 기준을 가변적으로 적용하는 실시 예를 설명하기 위한 테이블이다. 이하에서, 도 1 내지 도 3 및 도 6을 참조하여 본 발명의 실시 예에 따라 상태 정보에 기초하여 카피 블록 선택 기준을 가변적으로 적용하는 실시 예를 설명한다.
컨트롤러(100)는 메모리 셀 어레이(210)에 저장된 데이터에 대한 내부 카피 동작의 대상인 메모리 블록을 선택하는 카피 블록 선택 기준을 관리하고, 상태 정보에 따라 카피 블록 선택 기준을 가변적으로 적용할 수 있다. 이때, 카피 블록 선택 기준은 각각의 메모리 블록들의 리드 카운트에 기초하여 설정될 수 있다. 이하에서, 상태 정보는 타겟 메모리 블록의 소거 카운트에 기초하여 결정되고, 카피 블록 선택 기준은 타겟 메모리 블록의 리드 카운트에 기초한 실시 예를 설명한다.
실시 예에 따라, 카피 블록 선택 기준은, 메모리 셀 어레이(210)에 저장된 데이터에 대한 내부 카피 동작의 대상인 메모리 블록을 선택하는 기준을 의미할 수 있다. 또한, 내부 카피 동작은 가비지 컬렉션 또는 리드 리클레임 동작을 의미할 수 있으나, 이에 한정되지 않고, 비휘발성 메모리 장치(200) 내부의 데이터가 이동되는 모든 동작에 적용될 수 있음은 물론이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 타겟 메모리 블록의 소거 카운트에 따라, 카피 블록 선택 기준을 가변적으로 적용할 수 있다. 도시된 바와 같이, 실시 예에 따라 소거 카운트 범위에 대응되는 리드 카운트가 설정될 수 있고, 테이블의 형태로 저장될 수 있다. 이 때, 카피 블록 선택 기준 테이블은 컨트롤러(100)의 랜덤 액세스 메모리 또는 비휘발성 메모리 장치(200)의 특정 영역에 저장될 수 있다.
카피 블록 선택 기준 테이블에서 소거 카운트(EC_0)는 0에서 1000까지의 소거 카운트 범위를 나타낼 수 있다. 마찬가지로, 소거 카운트(EC_1)은 1000에서 2000까지의 소거 카운트 범위를 나타내고, 소거 카운트(EC_2)는 2000에서 3000까지의 소거 카운트 범위를 나타내고, 소거 카운트(EC_3)은 3000 이상의 소거 카운트 범위를 나타낼 수 있다.
카피 블록 선택 기준 테이블에는 각각의 소거 카운트 범위에 대응하는 리드 카운트들이 저장될 수 있다. 예를 들어, 소거 카운트(EC_0)은 10000의 리드 카운트에 대응하고, 소거 카운트(EC_1)은 9000의 리드 카운트에 대응하고, 소거 카운트(EC_2)는 8000의 리드 카운트에 대응하고, 소거 카운트(EC_3)은 7000의 리드 카운트에 대응할 수 있다. 즉, 본 실시 예에서는 타겟 메모리 블록의 소거 카운트가 증가하면 카피 블록 선택 기준인 리드 카운트를 감소시켜 적용하도록 설정할 수 있다.
본 실시 예에 따른 메모리 시스템(10)의 동작 방법은, 내부 카피 동작의 대상인 메모리 블록을 선택하는 카피 블록 선택 기준을 상태 정보에 기초하여 결정하는 단계 및 카피 블록 선택 기준을 만족하는 메모리 블록에 대한 내부 카피 동작을 수행하는 단계를 포함할 수 있다. 카피 블록 선택 기준을 결정하는 단계는, 각 메모리 블록의 리드 카운트(예컨대, 실제 리드 카운트)가 해당 메모리 블록의 상태 정보 즉, 소거 카운트에 대응하는 리드 카운트(예컨대, 기준 리드 카운트)에 도달했는지 여부를 판단하는 단계를 포함할 수 있다.
예를 들어, 타겟 메모리 블록의 소거 카운트가 ‘800’인 경우, 컨트롤러(100)는 도 5a의 패스 전압 레벨 테이블을 참조하여 타겟 메모리 블록의 소거 카운트(800)가 소거 카운트(EC_0)에 포함되는 것을 확인하고, 도 6의 카피 블록 선택 기준 테이블을 참조하여 소거 카운트(EC_0)에 대응하는 리드 카운트(10k)를 확인할 수 있다. 또한, 컨트롤러(100)는 타겟 메모리 블록의 실제 리드 카운트와 기준 리드 카운트(10k)를 비교하여 타겟 메모리 블록을 카피 블록으로 선택할 지 여부를 판단할 수 있다. 예를 들어, 컨트롤러(100)는 타겟 메모리 블록의 실제 리드 카운트가 기준 리드 카운트 이상이면 타겟 메모리 블록을 카피 블록으로 선택하고, 타겟 메모리 블록의 실제 리드 카운트가 기준 리드 카운트 미만이면 타겟 메모리 블록을 카피 블록으로 선택하지 않을 수 있다.
다른 예로써, 타겟 메모리 블록의 소거 카운트가 ‘1500’인 경우, 컨트롤러(100)는 도 5a의 패스 전압 레벨 테이블을 참조하여 타겟 메모리 블록의 소거 카운트(1500)가 소거 카운트(EC_1)에 포함되는 것을 확인하고, 도 6의 카피 블록 선택 기준 테이블을 참조하여 소거 카운트(EC_1)에 대응하는 리드 카운트(9k)를 확인할 수 있다. 이에 따라, 컨트롤러(100)는 타겟 메모리 블록을 카피 블록으로 선택할 지 여부를 판단하기 위한 기준 리드 카운트로서 리드 카운트(9k)를 적용할 수 있다.
이와 같이, 본 실시 예에서는 카피 동작을 수행할 메모리 블록을 선택하기 위한 기준 리드 카운트를 해당 메모리 블록의 상태 정보 즉, 소거 카운트에 따라 가변적으로 적용할 수 있다.
상술한 바와 같이 본 실시 예에서는 데이터가 저장된 타겟 메모리 블록의 상태 정보 즉, 소거 카운트에 따라 내부 카피 동작(예를 들어, 가비지 컬렉션)의 대상 메모리 블록으로 선택되는 카피 블록 선택 기준(예를 들어, 리드 카운트)을 가변적으로 적용함으로써, 시스템의 신뢰성이 향상될 수 있다. 이에 대한 효과는 도 7을 참조하여 후술한다.
도 7은 본 발명의 실시 예에 따라 소거 카운트에 따라 패스 전압을 가변적으로 적용한 경우의 소거 셀 분포를 설명하기 위한 문턱 전압 분포이다.
도 4 및 도 7을 참조하면, 리드 동작 시 비선택 워드라인들에 인가되는 패스 전압 레벨을 타겟 메모리 블록의 소거 카운트에 따라 가변적으로 적용하면, 소거 셀들의 분포가 인접한 메모리 셀의 간섭으로 인하여(또는, 열화로 인하여) 시프트되는 현상을 최소화할 수 있다.
즉, 타겟 메모리 블록의 소거 카운트에 따라 가변된 패스 전압을 비선택 워드라인들에 인가하여 리드 동작을 수행했을 때의 소거 셀들의 전압 분포(EV″)에 대한 산포도는 타겟 메모리 블록의 소거 카운트에 관계 없이 일정한 패스 전압을 비선택 워드라인들에 인가하여 리드 동작을 수행했을 때의 소거 셀들의 전압 분포(EV′)에 대한 산포도보다 작을 수 있다. 이에 따라, 리드 전압(Vr)의 인가를 통한 리드 동작에서의 에러 발생 확률을 줄일 수 있으므로, 리드 동작의 신뢰성을 향상시킬 수 있다.
또한, 패스 전압 레벨을 가변적으로 적용함과 동시에 내부 카피 동작의 대상인 메모리 셀인 카피 블록 선택 기준을 가변적으로 적용함으로써 내부 카피 동작(예를 들면, 가비지 컬렉션, 리드 리클레임)이 필요한 시기를 놓쳐 메모리 셀의 수명이 단축되는 현상을 방지할 수 있고, 결과적으로 메모리 시스템의 수명을 향상시킬 수 있다.
도 8은 본 발명의 실시 예에 따른 컨트롤러(100)의 구성을 설명하기 위한 블록도이다.
도 1 및 도 8을 참조하면, 본 실시 예에 따른 메모리 시스템(10)의 컨트롤러(100)는 프로세서(110), 랜덤 액세스 메모리(120), 호스트 인터페이스(130) 및 메모리 컨트롤러(140)를 포함할 수 있다.
프로세서(110)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(110)는 호스트 장치로부터 전송된 요청을 처리할 수 있다. 프로세서(110)는, 요청을 처리하기 위해서, 랜덤 액세스 메모리(120)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어(FW)를 구동하고, 내부의 기능 블록들 및 비휘발성 메모리 장치(200)를 제어할 수 있다.
랜덤 액세스 메모리(120)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)를 포함할 수 있다. 랜덤 액세스 메모리(120)는 프로세서(110)에 의해서 구동되는 펌웨어(FW)를 저장할 수 있다. 또한, 랜덤 액세스 메모리(120)는 펌웨어(FW)의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(120)는 프로세서(110)의 동작 메모리(working memory)로서 동작할 수 있다. 실시 예에 따라, 랜덤 액세스 메모리(120)는 비휘발성 메모리 장치(200)의 메모리 블록 별 상태 정보에 매칭되는 패스 전압 레벨이 저장된 패스 전압 레벨 테이블 및 메모리 블록 별 상태 정보에 매칭되는 카피 블록 선택 기준이 저장된 카피 블록 선택 기준 테이블을 저장할 수 있다.
호스트 인터페이스(130)는 호스트 장치(미도시)와 메모리 시스템(10)을 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스(130)는 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 전송 프로토콜들 중 어느 하나를 이용해서 호스트 장치와 통신할 수 있다. 예시적으로, 도 8에 도시한 바와 같이, 호스트 인터페이스(130)는 호스트 장치로부터 요청(RQ)을 수신하고, 호스트 장치와 데이터(DATA)를 송수신할 수 있다.
메모리 컨트롤러(140)는 프로세서(110)의 제어에 따라서 비휘발성 메모리 장치(200)를 제어할 수 있다. 메모리 컨트롤러(140)는 메모리 인터페이스로도 불릴 수 있다. 메모리 컨트롤러(140)는 제어 신호들을 비휘발성 메모리 장치(200)로 제공할 수 있다. 제어 신호들은 비휘발성 메모리 장치(200)를 제어하기 위한 커맨드(CMD), 어드레스(ADD), 제어 신호 등을 포함할 수 있다. 메모리 컨트롤러(140)는 데이터(DATA)를 비휘발성 메모리 장치(200)로 제공하거나, 비휘발성 메모리 장치(200)로부터 데이터(DATA)를 제공 받을 수 있다. 예시적으로, 도 8에 도시한 바와 같이, 호스트 장치로부터의 요청(RQ)에 응답하여 비휘발성 메모리 장치(200)에 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 전송하거나, 비휘발성 메모리 장치(200)로부터 데이터(DATA)를 수신할 수 있다.
도 9는 본 발명의 실시 예에 따른 SSD를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 SSD(1200) 를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블록들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 내부에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 9에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 내부에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 9에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(10), 도 9의 SSD(1200), 도 10의 메모리 시스템(2200), 도 11의 메모리 시스템(3200)로 구성될 수 있다.
본 발명의 일 실시 예에 따른 방법과 관련하여서는 전술한 시스템에 대한 내용이 적용될 수 있다. 따라서, 방법과 관련하여, 전술한 시스템에 대한 내용과 동일한 내용에 대하여는 설명을 생략하였다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
10 : 메모리 시스템
100 : 컨트롤러
200 : 비휘발성 메모리 장치

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들 중 선택된 메모리 셀의 리드 동작 시, 상기 선택된 메모리 셀에 연결된 선택 워드라인에 리드 전압을 인가하고, 상기 선택된 메모리 셀 이외의 메모리 셀들에 연결된 비선택 워드라인들에 패스 전압을 인가하도록 구성된 주변 회로부; 및
    상기 주변 회로부를 제어하도록 구성되고, 상기 리드 동작의 대상인 타겟 메모리 블록의 상태 정보에 기초하여 상기 패스 전압의 전압 레벨을 가변적으로 적용하는 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 주변 회로부는,
    동작 신호에 응답하여 상기 리드 전압 및 상기 패스 전압을 생성하도록 구성된 전압 생성 회로;
    로우 어드레스에 응답하여 상기 전압 생성 회로에서 생성된 전압들을 상기 선택 워드라인 및 상기 비선택 워드라인들에 전달하도록 구성된 로우 디코더;
    컬럼 어드레스에 응답하여 상기 메모리 셀 어레이에 연결된 비트 라인을 통해 데이터를 주고 받도록 구성된 컬럼 디코더;
    상기 컨트롤러의 제어에 기초하여 상기 주변 회로부를 제어하도록 구성된 제어 로직; 및
    상기 컨트롤러로부터 커맨드를 수신하여 상기 제어 로직에 전달하고, 상기 컨트롤러와 데이터를 주고 받도록 구성된 입출력 회로를 포함하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 상태 정보는 상기 타겟 메모리 블록의 소거 카운트(erase count)인 메모리 시스템.
  4. 제3항에 있어서,
    상기 컨트롤러는,
    상기 타겟 메모리 블록의 소거 카운트가 증가하면 상기 패스 전압의 전압 레벨을 감소하여 적용하도록 상기 주변 회로부를 제어하는 메모리 시스템.
  5. 제3항에 있어서,
    상기 컨트롤러는,
    상기 타겟 메모리 블록의 소거 카운트가 기설정된 기준 값에 도달한 때, 상기 패스 전압의 전압 레벨을 가변적으로 적용하는 동작을 개시하도록 상기 주변 회로부를 제어하는 메모리 시스템.
  6. 제3항에 있어서,
    상기 컨트롤러는,
    상기 메모리 셀 어레이에 저장된 데이터에 대한 내부 카피 동작의 대상인 메모리 블록을 선택하는 카피 블록 선택 기준을 관리하고, 상기 상태 정보에 따라 상기 카피 블록 선택 기준을 가변적으로 적용하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 카피 블록 선택 기준은, 각각의 메모리 블록들의 리드 카운트에 기초하여 설정되는 메모리 시스템.
  8. 제7항에 있어서,
    상기 컨트롤러는,
    상기 타겟 메모리 블록의 소거 카운트가 증가하면 상기 카피 블록 선택 기준인 리드 카운트를 감소하여 적용하는 메모리 시스템.
  9. 제6항에 있어서,
    상기 내부 카피 동작은, 가비지 컬렉션(Garbage Collection) 또는 리드 리클레임(Read Reclaim) 동작인 메모리 시스템.
  10. 제1항에 있어서,
    상기 컨트롤러로부터 상기 메모리 셀 어레이에 저장된 데이터에 대한 리드 커맨드를 수신한 때, 상기 패스 전압의 전압 레벨을 가변적으로 적용하는 동작을 수행하는 메모리 시스템.
  11. 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
    리드 요청 데이터가 저장된 타겟 메모리 블록의 상태 정보를 판단하는 단계;
    상기 상태 정보에 기초하여 비선택 워드라인들에 인가될 패스 전압을 결정하는 단계; 및
    선택 워드라인에 리드 전압을 인가하고, 상기 비선택 워드라인들에 상기 결정된 패스 전압을 인가하는 단계를 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 리드 전압 및 상기 패스 전압을 인가하는 단계는,
    동작 신호에 응답하여 상기 리드 전압 및 상기 패스 전압을 생성하는 단계; 및
    로우 어드레스에 응답하여 상기 생성된 전압들을 상기 선택 워드라인 및 상기 비선택 워드라인들에 전달하는 단계를 포함하는 메모리 시스템의 동작 방법.
  13. 제11항에 있어서,
    상기 상태 정보를 판단하는 단계는,
    상기 타겟 메모리 블록의 소거 카운트(erase count)를 획득하는 단계; 및
    상기 소거 카운트에 근거하여 상기 상태 정보를 판단하는 단계를 포함하는 메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 패스 전압을 결정하는 단계는,
    상기 타겟 메모리 블록의 소거 카운트가 증가하면 상기 패스 전압의 전압 레벨을 감소하여 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  15. 제13항에 있어서,
    상기 타겟 메모리 블록의 소거 카운트가 기설정된 기준 값에 도달하였는지 여부를 판단하는 단계를 더 포함하고,
    상기 상태 정보를 판단하는 단계는, 상기 타겟 메모리 블록의 소거 카운트가 상기 기준 값에 도달한 때 수행되는 메모리 시스템의 동작 방법.
  16. 제13항에 있어서,
    내부 카피 동작의 대상인 메모리 블록을 선택하는 카피 블록 선택 기준을 상기 상태 정보에 기초하여 결정하는 단계; 및
    상기 카피 블록 선택 기준을 만족하는 메모리 블록에 대한 내부 카피 동작을 수행하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  17. 제16항에 있어서,
    상기 카피 블록 선택 기준을 결정하는 단계는,
    각각의 상기 메모리 블록들의 리드 카운트가 인덱스로 적용되는 상기 카피 블록 선택 기준을 상기 상태 정보에 기초하여 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 카피 블록 선택 기준을 결정하는 단계는,
    상기 타겟 메모리 블록의 소거 카운트가 증가하면 상기 카피 블록 선택 기준인 리드 카운트를 감소하여 결정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 제16항에 있어서,
    상기 내부 카피 동작은, 가비지 컬렉션(Garbage Collection) 또는 리드 리클레임(Read Reclaim) 동작인 메모리 시스템의 동작 방법.
  20. 제11항에 있어서,
    상기 컨트롤러로부터 상기 리드 요청 데이터에 대한 리드 커맨드를 수신하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
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