KR20170093080A - 3D 구조체들의 원자층 에칭: 수평 표면과 수직 표면 상의 Si 및 SiGe 및 Ge 평활도 - Google Patents

3D 구조체들의 원자층 에칭: 수평 표면과 수직 표면 상의 Si 및 SiGe 및 Ge 평활도 Download PDF

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Abstract

옥사이드 패시베이션과 결합하여 화학 흡착에 의한, 증착에 의한, 또는 화학 흡착과 증착 메커니즘들 양자에 의한 원자층 에칭을 사용하여 기판들 상의 반도체 재료를 에칭하기 위한 방법들 및 장치들이 본 명세서에 기술된다. 화학 흡착 메커니즘을 사용하는 원자층 에칭을 수반한 방법들은 기판 표면 상에 염소를 화학 흡착하도록 염소에 반도체 재료를 노출시키는 단계 및 개질된 표면을 제거하도록 아르곤에 개질된 표면을 노출시키는 단계를 수반한다. 증착 메커니즘을 사용하는 원자층 에칭을 수반한 방법들은 기판 표면을 증착하고 그리고 이에 따라 기판 표면을 개질하도록 황-함유 가스 및 수소에 반도체 재료를 노출시키는 단계 및 개질된 표면을 제거하는 단계를 수반한다.

Description

3D 구조체들의 원자층 에칭: 수평 표면과 수직 표면 상의 Si 및 SiGe 및 Ge 평활도{ATOMIC LAYER ETCHING 3D STRUCTURES: SI AND SIGE AND GE SMOOTHNESS ON HORIZONTAL AND VERTICAL SURFACES}
반도체 제조 프로세스들은 종종 고 종횡비 피처들로 반도체 재료를 에칭하는 것을 수반한다. 디바이스들이 축소됨에 따라, 반도체 재료를 에칭하기 위한 일부 기법들은 디바이스 성능 및 차후의 제조 프로세스들에 영향을 줄 수 있는 바람직하지 않은 측방향 에칭 및 재료 손상을 유발할 수도 있다.
반도체 기판들을 프로세싱하기 위한 방법들 및 장치가 본 명세서에 제공된다. 일 양태는 기판을 에칭하는 방법을 수반하고, 방법은: (a) 기판을 에칭하는 단계로서, (i) 기판의 표면을 에칭하지 않고 기판의 표면을 개질하도록 기판을 반응 가스에 노출시키는 단계, 및 (ii) 기판을 제 1 에칭 가스에 노출시킨 후, 개질된 표면의 적어도 일부를 제거하도록 기판의 개질된 표면을 제거 종에 노출시키는 단계의 n 사이클들을 수행함으로써 기판을 에칭하는 단계; 및 (b) 기판의 표면을 패시베이팅하도록 기판을 산소-함유 플라즈마에 주기적으로 노출시키는 단계를 포함하고, n은 1 이상 100 이하의 정수이다.
다양한 실시예들에서, 반응 가스는 염소, 붕소 클로라이드, 수소 클로라이드, 수소 브로마이드, 브롬, 질소 플루오라이드, 및 불소 중 임의의 것일 수도 있는 할로겐-함유 가스이고; 그리고 기판의 표면은 화학 흡착에 의해 개질된다.
일부 실시예들에서, 반응 가스는 황-함유 가스를 포함하고 그리고 기판의 표면은 증착에 의해 개질된다. 일부 실시예들에서, 황-함유 가스는 육플루오르화황, 이산화황, 및 황화수소 중 임의의 것이다. 일부 실시예들에서, 반응 가스는 수소 또는 할로겐-함유 가스와 같은 제 2 반응 가스를 더 포함한다. 할로겐-함유 가스는 질소 트리플루오라이드, 플루오르화탄소들, 및 불소 중 임의의 것일 수도 있다. 예시적인 플루오르화탄소들은 탄소 테트라플루오라이드 (CF4), 헥사플루오로-2-부틴 (C4F6), 플루오로메탄 (CH3F), 및 이들의 조합들을 포함한다.
다양한 실시예들에서, 제거 종은 활성 가스를 도입함으로써 그리고 약 50 W 내지 약 1000 W의 플라즈마 전력을 사용하여 플라즈마를 점화함으로써 생성된다.
다양한 실시예들에서, x는 단계 (i) 및 단계 (ii) 가 반응 가스로서 할로겐-함유 가스를 사용하여 반복되는 사이클들의 수이고 그리고 y는 단계 (i) 및 단계 (ii) 가 황-함유 가스를 사용하여 반복되는 사이클들의 수이고, 그리고 x 대 y의 비는 2:1 내지 20:1이다.
다양한 실시예들에서, 개질된 표면의 적어도 일부의 제거를 용이하게 하도록 제거 종에 대한 노출 동안 바이어스가 인가된다.
다양한 실시예들에서, 바이어스 전력은 약 50 V 미만이다. 일부 실시예들에서, 바이어스는 제거 종에 대한 노출 동안 인가되지 않고 그리고 바이어스 전력은 0 V이다. 일부 실시예들에서, 바이어스는 연속적으로 인가되고, 그리고 바이어스 전력은 약 40 V 내지 약 100 V이다.
일부 실시예들에서, 바이어스는 약 5 % 내지 약 40 %의 듀티 사이클 동안 펄싱되고 그리고 바이어스 전력은 약 300 V 내지 약 1000 V이다.
일부 실시예들에서, 바이어스는 약 50 %의 듀티 사이클 동안 펄싱되고 그리고 바이어스 전력은 약 100 V 내지 약 300 V이다.
다양한 실시예들에서, 산소-함유 플라즈마는 산소, 이산화탄소, 및 이산화황으로 구성된 그룹으로부터 선택된 산소-함유 가스를 도입하고; 그리고 플라즈마를 점화함으로써 생성된다.
다양한 실시예들에서, 기판의 표면을 패시베이팅하도록 기판을 산소-함유 플라즈마에 주기적으로 노출시키는 단계는, 원자층 증착에 의해 기판의 표면 상에 옥사이드 층을 증착하는 단계를 포함한다.
일부 실시예들에서, n 사이클들을 수행함으로써 기판을 에칭하는 단계 및 기판을 산소-함유 플라즈마에 주기적으로 노출시키는 단계는 진공을 파괴하지 않고 수행된다.
다양한 실시예들에서, 기판의 표면을 패시베이팅하도록 기판을 산소-함유 플라즈마에 주기적으로 노출시키는 단계는, PECVD (plasma-enhanced chemical vapor deposition) 에 의해 기판의 표면 상에 옥사이드 층을 증착하는 단계를 포함한다.
또 다른 양태는 기판을 에칭하는 방법을 수반하고, 방법은: (a) 화학 흡착에 의해 기판의 제 1 표면을 개질하도록 기판을 제 1 에칭 가스에 노출시키는 단계; (b) 기판을 제 1 에칭 가스에 노출시킨 후, 제 1 개질된 표면의 적어도 일부를 제거하도록 기판을 제거 가스에 노출시키는 단계; 또는 (c) 증착에 의해 기판의 제 2 표면을 개질하도록 기판을 제 2 에칭 가스에 노출시키는 단계; (d) 기판을 제 2 에칭 가스에 노출시킨 후, 제 2 개질된 표면의 적어도 일부를 제거하도록 기판을 제거 가스에 노출시키는 단계; 및 (e) 단계 (a) 내지 단계 (d) 를 반복하고 그리고 기판의 표면들을 패시베이팅하도록 기판을 산소-함유 플라즈마에 주기적으로 노출시키는 단계를 포함한다.
다양한 실시예들에서, 단계 (a) 및 단계 (b) 는 x 사이클들 동안 반복되고, 단계 (c) 및 단계 (d) 는 y 사이클들 동안 반복되고, 단계 (a) 내지 단계 (d) 를 반복하는 단계는 단계 (a) 및 단계 (b) 를 x 사이클들 동안 반복하고 단계 (c) 및 단계 (d) 를 y 사이클들 동안 반복하는 n 회의 반복들을 수행하는 단계를 포함하고, 그리고 x/y의 비는 2:1 내지 20:1이고, x 및 y는 1 이상의 정수들이고, 그리고 n은 2 이상 100 이하의 정수이다. 일 예에서, x 대 y의 비는 3:1이고 그리고 n은 1이다.
다양한 실시예들에서, 기판을 산소-함유 플라즈마에 주기적으로 노출시키는 단계는 약 5 ㎚ 미만의 두께로 기판의 측벽들 상에 옥사이드를 형성한다.
다양한 실시예들에서, 제 1 개질된 표면의 적어도 일부의 제거를 용이하게 하도록 제거 종에 대한 노출 동안 바이어스가 인가된다.
다양한 실시예들에서, 제 2 개질된 표면의 적어도 일부의 제거를 용이하게 하도록 제거 종에 대한 노출 동안 바이어스가 인가된다.
다양한 실시예들에서, 제 2 에칭 가스는 2 개 이상의 가스들을 포함한다.
다양한 실시예들에서, 제 2 에칭 가스는 황-함유 할로겐 가스 및 수소를 포함한다. 예시적인 황-함유 가스들은 육플루오르화황, 이산화황, 및 황화수소를 포함한다.
다양한 실시예들에서, 산소-함유 플라즈마는 산소, 이산화탄소, 및 이산화황으로 구성된 그룹으로부터 선택된 산소-함유 가스를 도입함으로써; 그리고 플라즈마를 점화함으로써 생성된다.
다양한 실시예들에서, 기판의 표면들을 패시베이팅하도록 기판을 산소-함유 플라즈마에 노출시키는 단계는, PECVD에 의해 기판의 표면들 상에 옥사이드 층을 증착하는 단계를 포함한다.
다양한 실시예들에서, 기판의 표면들을 패시베이팅하도록 기판을 산소-함유 플라즈마에 노출시키는 단계는, 원자층 증착에 의해 기판의 표면들 상에 옥사이드 층을 증착하는 단계를 포함한다.
다양한 실시예들에서, 단계 (a) 내지 단계 (e) 는 진공을 파괴하지 않고 수행된다.
다양한 실시예들에서, 기판은 약 10 ㎚ 미만의 임계 치수를 가진 피처들로 패터닝된다.
다양한 실시예들에서, 방법은 또한 기판을 에칭 종에 노출시킨 후 기판을 하우징하는 챔버를 퍼지하는 단계를 포함한다.
다양한 실시예들에서, 방법은 또한 기판을 제거 종에 노출시킨 후 기판을 하우징하는 챔버를 퍼지하는 단계를 포함한다.
다양한 실시예들에서, 방법은 또한 기판을 제 2 에칭 가스에 노출시킨 후 기판을 하우징하는 챔버를 퍼지하는 단계를 포함한다.
또 다른 양태는 기판들을 프로세싱하기 위한 장치를 수반하고, 장치는: (a) 하나 이상의 프로세스 챔버들로서, 프로세스 챔버 각각은 척을 포함하는, 하나 이상의 프로세스 챔버들; (b) 프로세스 챔버들 및 연관된 플로우-제어 하드웨어 내로의 하나 이상의 가스 유입부들; (c) 하나 이상의 프로세스 챔버들 중 적어도 하나의 프로세스 챔버 내에서 플라즈마를 생성하기 위한 플라즈마 생성기; 및 (d) 적어도 하나의 프로세서 및 메모리를 가진 제어기를 포함하고, 적어도 하나의 프로세서 및 메모리는 서로 통신되게 연결되고, 적어도 하나의 프로세서는 플로우-제어 하드웨어와 적어도 동작되게 연결되고, 그리고 메모리는, (i) 제 1 프로세스 챔버 내에서 척에 의해 홀딩된 기판의 제 1 표면을 개질하도록 하나 이상의 프로세스 챔버들 중 제 1 프로세스 챔버에 반응 가스를 도입하고; (ii) 기판의 제 1 개질된 표면의 적어도 일부를 제거하기 위해 활성화된 종을 생성하도록 제거 가스를 제 1 프로세스 챔버에 도입하고 그리고 플라즈마를 점화하고; 그리고 (iii) 기판의 표면들을 패시베이팅하기 위해서 산소-함유 가스를 주기적으로 도입하고 그리고 제 2 플라즈마를 점화하도록, 적어도 플로우-제어 하드웨어를 제어하기 위해서 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행가능 인스트럭션들을 저장한다.
다양한 실시예들에서, 반응 가스는 염소이고 그리고 기판의 제 1 표면은 화학 흡착에 의해 개질된다.
다양한 실시예들에서, 반응 가스는 황-함유 가스 및 수소를 포함하고 그리고 기판의 제 1 표면은 증착에 의해 개질된다. 일부 실시예들에서, 메모리는 x 및 y 수의 사이클들 동안 인스트럭션 (i) 및 인스트럭션 (ii) 를 반복하기 위한 컴퓨터-실행가능 인스트럭션들을 더 저장하고, 반응 가스는 x 사이클들 동안 염소이고, 그리고 반응 가스는 y 사이클들 동안 황-함유 가스 및 수소를 포함한다.
다양한 실시예들에서, 메모리는 기판의 표면들을 패시베이팅하도록 산소-함유 가스를 도입하고 그리고 제 2 플라즈마를 점화하기 위해서 기판을 장치의 제 2 프로세스 챔버로 이동시키기 위한 컴퓨터-실행가능 인스트럭션들을 더 저장한다.
다양한 실시예들에서, 인스트럭션 (i) 내지 인스트럭션 (iii) 은 진공을 파괴하지 않고 수행된다.
또 다른 양태는 기판 상에서 반도체 재료를 에칭하는 방법을 수반하고, 방법은, (a) 화학 흡착에 의해 기판의 제 1 표면을 개질하도록 기판을 염소에 노출시키는 단계; (b) 기판을 염소에 노출시키는 단계 후, 제 1 개질된 표면의 적어도 일부를 제거하도록 기판을 제거 종에 노출시키고 그리고 바이어스를 인가하는 단계; (c) 증착에 의해 기판의 제 2 표면을 개질하도록 기판을 육플루오르화황 및 수소에 노출시키는 단계; (d) 기판을 육플루오르화황 및 수소에 노출시키는 단계 후, 제 2 개질된 표면의 적어도 일부를 제거하도록 기판을 제거 종에 노출시키는 단계; 및 (e) 단계 (a) 내지 단계 (d) 를 반복하고 그리고 기판의 표면들을 패시베이팅하도록 기판을 산소-함유 플라즈마에 주기적으로 노출시키는 단계를 포함한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1a는 원자층 에칭 메커니즘들의 예들의 개략도들을 포함한다.
도 1b는 ALE-I, ALE-II, 및 ALE-I과 ALE-II와 옥사이드 패시베이션 전 및 후 의 기판들의 개략도들을 포함한다.
도 2는 특정한 개시된 실시예들에 따른 방법에 대한 동작들을 도시한 프로세스 흐름도이다.
도 3은 특정한 개시된 실시예들에 따라 수행된 동작들의 예를 도시한 타이밍 개략도이다.
도 4는 특정한 개시된 실시예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 5는 특정한 개시된 실시예들을 수행하기 위한 예시적인 프로세스 장치의 개략도이다.
도 6은 실험 결과들로부터 획득될 때 아르곤 바이어스 전압의 함수로서 사이클당 에칭된 게르마늄의 양을 도시한 그래프이다.
도 7은 특정한 개시된 실시예들을 수행하기 전 및 후 웨이퍼 위의 게르마늄의 균일성을 도시한 그래프이다.
다음의 기술에서, 수많은 구체적인 상세들이 제공된 개념들의 완전한 이해를 제공하도록 제시된다. 개시된 실시예들은 이들 구체적인 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들은 구체적인 실시예들과 함께 기술될 것이지만, 개시된 실시예들을 제한하도록 의도되지 않음이 이해될 것이다.
반도체 디바이스 제조 프로세스들은 종종 반도체 기판 상에 다양한 구조체들을 형성하기 위한 에칭 프로세스들을 수반한다. 종래의 플라즈마 에칭 프로세스들은 종종 재료의 연속적인 에칭을 수반하지만, 특히 이송-제한 (transport-limitations) 되기 쉽고 그리고 에칭된 표면 상의 손상 및 거칠기를 발생시킨다. 에칭 동안 바이어스의 펄싱과 커플링되는 종래의 플라즈마 에칭 프로세스들은 에칭 성능을 개선할 수도 있다. 에칭될 재료 (예를 들어, 타깃 재료) 의 측벽들을 보호하기 위한 동작들과 결합된 에칭 프로세스들을 수반한 사이클링 프로세스들은, 측벽들을 보호하는 동안 목표된 에칭 프로파일을 획득하도록, 그리고 프로세스 단계들을 구분함으로써 추가의 개선을 제공하도록 사용될 수도 있다.
ALE (atomic layer etching) 는 에칭 거동의 원자 스케일 제어를 위한 일 방법이다. ALE는 순차적인 자기-제한 반응들을 사용하여 재료의 박층들을 제거하는 기법을 수반한 사이클링 프로세스의 일 타입이다. 일반적으로, ALE는 임의의 적합한 기법을 사용하여 수행될 수도 있다. 원자층 에칭 기법들의 예들은 2014년 11월 11일 허여된 미국 특허 제 8,883,028 호; 및 2014년 8월 19일 허여된 미국 특허 제 8,808,561 호에 기술되고, 이들은 예시적인 원자층 에칭 및 에칭 기법들을 기술하는 목적들을 위해 참조로서 본 명세서에 인용된다. 다양한 실시예들에서, ALE는 플라즈마를 사용하여 수행될 수도 있거나, 열적으로 수행될 수도 있다.
ALE는 표면 개질 동작 (즉, 기판 표면 상의 반응성 화학물질의 반응) 에 이어 제거 동작 (즉, 불활성, 비반응성 이온들을 사용한 이온 보조된 에칭) 이 행해질 수도 있다. 이러한 동작들은 특정한 수의 사이클들 동안 반복될 수도 있다. ALE 동안, 반응성 화학물질 및 불활성 이온들은 기판에 따로따로 전달된다.
"ALE 사이클"의 개념은 본 명세서의 다양한 실시예들의 논의와 관련된다. 일반적으로 ALE 사이클은 모노레이어 (monolayer) 를 에칭하는 것과 같은, 에칭 프로세스를 1회 수행하도록 사용된 동작들의 최소 세트이다. 일 사이클의 결과는 기판 표면 상의 막층의 적어도 일부가 에칭된다는 것이다. 통상적으로, ALE 사이클은 반응성 층을 형성하기 위한 개질 동작, 이어서 이 개질된 층만을 제거하거나 에칭하기 위한 제거 동작을 포함한다. 개질은 화학 흡착 메커니즘, 증착 메커니즘, 상단 층 변환 메커니즘, 또는 추출 메커니즘을 사용함으로써 수행될 수도 있다. 화학 흡착 메커니즘을 사용하여 수행된 ALE는 "ALE-I" 동작으로서 본 명세서에 기술될 수도 있다. 증착 메커니즘을 사용하여 수행된 ALE는 "ALE-II" 동작으로서 본 명세서에 기술될 수도 있다. ALE 사이클은 반응물질들 또는 부산물들 중 하나를 스윕핑하는 (sweeping) 것과 같은 특정한 보조적인 동작들을 포함할 수도 있다. 일반적으로, 사이클은 동작들의 고유의 시퀀스의 일 예를 포함한다. 일 예로서, ALE 사이클은 다음의 동작들: (i) 하나 이상의 반응물질 가스들의 전달, (ii) 챔버로부터 반응물질 가스의 퍼지, (iii) 제거 가스 및 선택 가능한 플라즈마의 전달, 및 (iv) 챔버의 퍼지를 포함할 수도 있다. ALE-I의 추가의 기술 및 예들은 원자층 에칭 프로세스들을 기술하는 목적들을 위해 참조로서 본 명세서에 인용되는, 2015년 4월 24일 출원되고 발명의 명칭이 "INTEGRATING ATOMIC SCALE PROCESSES: ALD (ATOMIC LAYER DEPOSITION) AND ALE (ATOMIC LAYER ETCH)"인 미국 특허 출원 제 14/696,254 호에 기술된다.
도 1a는 다양한 메커니즘들에 기초한 ALE 사이클들의 예시적인 개략도들을 도시한다. 도면들 171a 내지 171e는 일반적인 ALE 사이클을 도시한다. 171a에서, 기판이 제공된다. 171b에서, 기판의 표면이 개질된다. 기판의 표면은 기판의 표면을 에칭하지 않고 개질될 수도 있다. 개질 동작은 차후의 제거 동작에서 개질되지 않은 재료보다 쉽게 제거되는 두께를 가진 얇은, 반응성 표면 층을 형성한다. 171c에서, 기판의 표면을 개질하도록 사용되는 과잉의 반응성 화학물질을 퍼지하는 단계를 수반할 수도 있는 다음의 단계가 준비된다. 171d에서, 개질된 층이 에칭된다. 171e에서, 개질된 층이 제거된다.
도면들 172a 내지 172e는 실리콘 막을 에칭하기 위한 ALE-I 사이클의 예를 도시한다. 172a에서, 많은 실리콘 원자들을 포함한 실리콘 기판이 제공된다. 172b에서, 반응물질 가스 염소는 화학 흡착에 의해 기판의 표면을 개질하도록 기판에 도입된다. 172b의 개략도는 일 예로서 일부 염소가 기판의 표면 상에 흡착된다는 것을 도시한다. 염소가 도 1b에 도시되지만, 임의의 염소-함유 화합물 또는 적합한 반응물질이 사용될 수도 있다. 172c에서, 반응물질 가스 염소는 챔버로부터 퍼지된다. 172d에서, 제거 가스 아르곤은 Ar+ 플라즈마 종 및 화살표들로 나타낸 바와 같이 지향성 플라즈마와 함께 도입되고, 그리고 이온 충격이 기판의 개질된 표면을 제거하도록 수행된다. 이 동작 동안, 바이어스는 기판을 향하여 이온들을 끌어당기도록 기판에 인가된다. 172e에서, 챔버가 퍼지되고 그리고 부산물들이 제거된다.
도면들 182a 내지 182e는 실리콘 막을 에칭하기 위한 ALE-II 사이클의 예를 도시한다. 182a에서, 많은 실리콘 원자들을 포함한 실리콘 기판이 제공된다. 182b에서, 육플루오르화황과 같은 불소 소스가 플루오르화황 (SFx) 종의 흡착에 의해 기판의 표면을 개질하도록 기판에 도입된다. 182b에 도시된 개략도는 일부 반응된 플루오르화황이 기판의 표면 상에 증착된다는 것을 도시한다. 질소 트리플루오라이드 (NF3) 및/또는 탄소 플루오라이드 (CFx , CHFx) 와 같은 다른 일반적인 불소 소스가 사용될 수 있고 그리고 육플루오르화황이 일 예로서 제공된다. 182c에서, 플루오르화황 소스가 챔버로부터 퍼지된다. 182d에서, 제거 가스가 기판의 개질된 표면을 제거하도록 도입된다. 182e에서, 챔버가 퍼지되고 그리고 부산물들이 제거된다.
화학 흡착 메커니즘에 의한 개질만을 수반한 사이클들을 사용하여 실리콘, 게르마늄, 또는 실리콘 게르마늄과 같은 반도체 재료를 에칭하도록 ALE-I만을 수행하는 것은 기판의 측방향 에칭 또는 언더컷팅 (undercutting) 을 발생시킬 수도 있다. 이것은 특히 실리콘 (3.4 eV) 보다 낮은 Ge-Ge 결합 에너지 (2.8 eV) 를 가진 게르마늄 및 게르마늄-함유 화합물들에 대한 경우일 수도 있다. 부가적으로, 화학 흡착에 의한 염소-함유 개질 화학물질에 대해, Ge-Cl의 승화 온도는 650 ℃의 Si-Cl2의 승화 온도보다 상당히 낮은 약 300 ℃이고, 이는 게르마늄이 신속하게 에칭하기가 보다 쉽고 이에 따라 가능한 바람직하지 않은 측방향 에칭에 취약한 보다 부드러운 재료가 되게 한다. 측방향 에칭은 또한 이온 각도 분포, 자발적인 방사상 에칭, 및/또는 광자 유도된 에칭, 등에 의해 영향을 받을 수도 있다.
화학 흡착 메커니즘에 의한 개질을 사용하는 ALE (ALE-I), 증착 메커니즘에 의한 개질을 사용하는 ALE (ALE-II), 및 옥사이드 패시베이션 동작의 조합을 사용하여 기판들을 에칭하는 방법들이 본 명세서에 제공된다. 일부 실시예들에서, 방법들은 ALE-II를 사용하지 않고, ALE-I 및 옥사이드 패시베이션 동작을 사용하여 기판들을 에칭하는 것을 수반한다. 일부 실시예들에서, 방법들은 ALE-I을 사용하지 않고, ALE-II 및 옥사이드 패시베이션 동작을 사용하여 기판들을 에칭하는 것을 수반한다. 일부 실시예들에서, 방법들은 모든 ALE-I, ALE-II, 및 옥사이드 패시베이션을 사용하여 기판들을 에칭하는 것을 수반한다. 일부 피처들에서 그리고 일부 재료들에 대해, ALE-I은 수직 측벽들 및 평활한 에칭 프로파일을 획득하도록 옥사이드 패시베이션과 함께 수행될 수도 있다. 본 명세서의 실시예들은 반도체 재료, 예컨대, 실리콘, 실리콘 게르마늄, 및 게르마늄, 및 임의의 부드러운 재료, 예컨대, 포토레지스트를 에칭하도록 사용될 수도 있다. 부드러운, 비-반도체 재료를 에칭하기 위해, ALE-I 및 ALE-II에서 개질을 위해 사용되는 화학물질들은 본 명세서에 개시된 것들과 상이할 수도 있다. 다양한 실시예들에서, ALE-I의 사이클들의 수, ALE-II의 사이클들의 수, ALE-II 동안의 증착 화학물질, 및 옥사이드 패시베이션 주파수와 같은 프로세스 조건들은 에칭될 재료의 게르마늄 함량에 따라 결정될 수도 있다.
개시된 실시예들은 지향성 에칭을 허용하도록 저 바이어스 또는 보다 고 바이어스 펄싱을 사용하여 수행될 수도 있다. 바이어스는 ALE-I, ALE-II, 또는 양자의 제거 동작들 동안 사용될 수도 있다. 예시적인 바이어스 전력들은 약 50 Vb와 같은 약 100 Vb 미만의 바이어스 전력 또는 200 Vb와 같은 바이어스 펄싱을 포함한다. 일부 실시예들에서, 이온들은 원자적으로 평활한 에칭 프런트 (front) 를 달성하도록 개질된 층을 제거하기 위해 사용되는 구동력일 수도 있다. 일부 실시예들에서, 원자적으로 평활한 표면은 약 5 Å 미만의 거칠기를 가질 수도 있다.
개질 단계는 본 명세서에 기술된 바와 같이 화학 흡착 또는 증착 메커니즘을 수반할 수 있다. ALE-I은 개질 동안 일부 측방향 에칭 컴포넌트를 유발할 수도 있는 화학 흡착 개질을 사용한다. 다음의 ALE-I 사이클들에서, 피처들의 상단에서 또는 피처들의 상단 근방에서 측벽들의 표면이 측방향 공격의 보다 많은 사이클들에 노출될 수도 있다. 그 결과, 축적된 측방향 에칭은 언더컷팅을 발생시키는, 피처의 상단에서 또는 피처의 상단 근방에서 점진적으로 축소된 임계 치수를 가진 프로파일을 형성한다. 도 1b는 에칭 전의 게르마늄 기판 (110), ALE-II를 단독으로 수행함으로써 유발된 테이퍼진 에칭을 사용한 게르마늄 기판 (130), 및 ALE-I를 단독으로 수행함으로써 유발된 측방향 에칭을 사용한 게르마늄 기판 (120) 을 도시한다. 기판 (110) 은 하층 (113) 아래에 반도체 재료 (111) 를 포함하고, 하층 (113) 위에 가로 놓인 재료들 (115 및 117) 을 포함한 패터닝된 핀 구조체를 갖는다. 기판 (120) 은, 에칭된 하층 (123) 을 형성하기 위해 하층 (113) 을 에칭한 후 언더컷팅 및 측방향 에칭이 에칭된 반도체 재료 (121) 를 발생시키도록 기판 (110) 의 반도체 재료 (111) 를 에칭하기 위해 ALE-I을 수행함으로써 유발된 발생된 측방향 에칭 효과를 도시한다. 재료들 (125 및 127) 을 포함한 위에 가로 놓인 핀 구조체는 에칭되지 않은 채로 남아 있다. 기판 (130) 은 위에 가로 놓인 에칭된 하층 (133) 및 재료들 (135 및 137) 을 가진 핀 구조체를 갖고, 에칭된 반도체 재료 (131) 를 형성하도록 기판 (110) 의 반도체 재료 (111) 를 에칭하기 위해 ALE-II를 수행함으로써 유발된 발생된 측방향 에칭 효과를 도시한다. ALE-II는 증착 개질을 사용하고 그리고 패시베이션 층을 형성함으로써 개질 동안 거의 또는 전혀 측방향 에칭을 초래하지 않는다. 다음의 ALE-II 사이클들은 측벽 표면들에 대한 체적 팽창에 기인한 임계 치수 팽창을 겪을 수도 있다. 그러므로, 보다 작은 임계 치수를 발생시키는 것 대신에, ALE-II는 단독으로 측벽 표면 패시베이션에 기인한 테이퍼진 측벽 프로파일을 발생시킬 수도 있다. 개시된 실시예들에서 기술된 바와 같이 ALE-I과 ALE-II를 조합하는 것은 에칭 프로파일의 테일러링 (tailoring) 을 허용한다. 기판 (140) 은 하층 (143) 을 에칭한 후 옥사이드 패시베이션 (149) 을 사용하여 에칭된 반도체 재료 (141) 및 재료들 (145 및 147) 을 가진 위에 가로 놓인 핀 구조체를 포함한다. 기판 (150) 은 ALE-I, ALE-II, 및 옥사이드 패시베이션의 조합을 수행한 후 에칭된 반도체 재료 (151) 와 에칭된 하층 (153) 및 재료들 (155 및 157) 을 가진 핀 구조체를 도시한다. 개략적으로 도시된 바와 같이, ALE-I, ALE-II, 및 옥사이드 패시베이션이 조합될 때, 에칭 프로세스는 수직 측벽들을 달성하도록 제어될 수도 있다.
특정한 개시된 실시예들은 수직 표면이 에칭 방향과 실질적으로 평행하고, 이에 따라 원자적으로 평활한 표면을 달성할 수도 있도록, 피처들 내에 수직 표면을 형성하는 능력을 갖는다. 다양한 실시예들에서, 특정한 개시된 실시예들은 또한 로딩 효과를 유발하지 않고 원자 레벨 평활도를 가진 수평 에칭 표면을 형성할 수 있다. 특정한 개시된 실시예들은 에칭 프런트의 표면을 개선하고, 수직 측벽들의 에칭을 발생시키고, 그리고 기판의 에칭 프로파일을 개선한다.
도 2는 특정한 개시된 실시예들에 따라 수행된 동작들을 도시한 프로세스 흐름도를 도시한다. 도 2의 동작들 220 및 230은 단일의 ALE-I 사이클을 구성할 수도 있다. ALE-I은 화학 흡착 동작들 (동작 220) 에 의한 개질 동안 염소-함유 화학물질 그리고 제거 동작들 (동작 230) 동안 아르곤과 같은 불활성 가스 화학물질을 사용하여 수행될 수도 있다. 이들 동작들 각각은 이하에 더 상세히 기술된다.
동작 220에서, 기판의 표면은 화학 흡착 메커니즘에 의해 개질된다. 기판 표면은 실리콘, 게르마늄, 실리콘 게르마늄, 또는 이들의 조합들과 같은 반도체 재료들을 포함할 수도 있다.
에칭 화학물질은 도 1a의 동작 220에서 챔버 내로 도입된다. 에칭 화학물질은 에칭 가스 또는 반응 가스로서 본 명세서에 지칭될 수도 있다. 일부 실시예들에서, 에칭 화학물질은 할로겐-함유 가스 또는 플라즈마를 포함할 수도 있다. 예를 들어, 일부 실시예들에서, 동작 220은 에칭될 재료의 표면 상에 염소 종을 화학 흡착하도록 기판을 염소 가스 (Cl2) 에 노출시키는 것을 포함할 수도 있다. 염소는 개시된 실시예들에서 예시적인 에천트 종으로서 사용되지만, 일부 실시예들에서, 상이한 에칭 가스가 챔버 내로 도입된다는 것이 이해될 것이다. 에칭 가스는 에칭될 기판의 타입 및 화학물질에 따라 선택될 수도 있다. 다양한 실시예들에서, 반응 가스는 하나 이상의 다음의 가스들: 염소, 붕소 클로라이드, 수소 클로라이드, 수소 브로마이드, 브롬, 질소 플루오라이드, 및 불소 중 임의의 것일 수도 있다. 예시적인 반응 가스들의 리스트가 본 명세서에 제공되지만, 개시된 실시예들은 이 리스트에 의해 제한되지 않는다는 것이 이해될 것이다. 일부 실시예들에서, 플라즈마가 점화될 수도 있고 그리고 염소가 에칭 프로세스를 위해 기판과 반응한다. 염소 플라즈마로부터 생성된 종은 기판을 하우징하는 프로세스 챔버 내에서 플라즈마를 형성함으로써 바로 생성될 수 있거나 염소 플라즈마로부터 생성된 종은 기판을 하우징하지 않는 프로세스 챔버 내에서 원격으로 생성될 수 있고, 그리고 기판을 하우징하는 프로세스 챔버 내로 공급될 수 있다. 다양한 실시예들에서, 플라즈마는 유도 결합 플라즈마 또는 용량 결합 플라즈마일 수도 있다. 유도 결합 플라즈마는 약 50 W 내지 약 2000 W의 플라즈마로 설정될 수도 있다. 일부 실시예들에서, 약 0 V 내지 약 500 V의 바이어스가 인가될 수도 있다. 일부 실시예들에서, 염소 플라즈마는 기판과 반응할 수도 있거나 기판의 표면 상에 흡착될 수도 있다.
본 명세서에 기술된 바와 같이, 재료들이 챔버 내로 도입되는 동작들에서, 플라즈마를 사용하는 원자층 에칭을 수반한 일부 실시예들에서, 반응기 또는 챔버는 기판 또는 웨이퍼의 프로세싱 전에 화학물질을 챔버 내로 도입함으로써 안정화될 수도 있다. 챔버를 안정화시키는 것은 안정화 후의 동작에서 사용될 화학물질과 동일한 플로우 레이트들, 압력, 온도들, 및 다른 조건들을 사용할 수도 있다. 일부 실시예들에서, 챔버를 안정화시키는 것은 상이한 파라미터들을 수반할 수도 있다.
일부 실시예들에서, 플라즈마가 사용되지 않고 그리고 염소가 챔버 내로 열적으로 도입될 수도 있다. 다양한 실시예들에서, 염소는 가스 형태로 챔버 내로 도입되고 그리고 질소, 아르곤, 네온, 헬륨, 또는 이들의 조합들과 같은 캐리어 가스와 선택 가능하게 동반될 수도 있다.
일부 실시예들에서, 질소, 아르곤, 네온, 헬륨, 또는 이들의 조합들과 같은 캐리어 가스는 동작 220 동안 연속적으로 흐른다. 일부 실시예들에서, 캐리어 가스만이 이하에 더 기술되는 바와 같이 동작 230에서의 제거 동안 사용된다. 캐리어 가스는 이하에 기술되는 바와 같이 일부 동작들에서 퍼지 가스로서 사용될 수도 있다. 일부 실시예들에서, 산소와 같은 또 다른 반응물질 가스가 개질된 층을 제거하도록 동작 220 동안 사용된다. 일부 실시예들에서, 캐리어 가스는 제거 동안 흐르지 않는다.
다양한 실시예들에서, 기판을 하우징하는 챔버는 동작 220을 수행한 후 퍼지될 수도 있다 (미도시). 이 퍼지 동작에서, 표면에 바인딩되지 않은 (non-surface-bound) 활성 염소 종은 프로세스 챔버로부터 제거될 수도 있다. 이것은 흡착된 층을 제거하지 않고, 활성 종을 제거하도록 프로세스 챔버를 퍼지하고 그리고/또는 배기함으로써 행해질 수 있다. 염소 플라즈마 내에 생성된 종은 단순히 플라즈마를 중단하고 그리고 남아 있는 종의 감쇠 (decay) 를 허용함으로써 제거될 수 있고, 선택 가능하게 챔버의 퍼지 및/또는 배기와 결합될 수 있다. 퍼지는 N2, Ar, Ne, He 및 이들의 조합들과 같은 임의의 불활성 가스를 사용하여 행해질 수 있다. 그리고/또는 챔버를 배기하기 위한 펌핑 단계.
동작 230 동안, 제거 동작에서, 기판은 지향성 스퍼터링에 의해 기판을 에칭하도록, 아르곤 또는 헬륨과 같은 에너지 소스 (예를 들어 제거를 유도하는 활성화 또는 스퍼터링 가스 또는 화학적으로 반응성 종) 에 노출될 수도 있다. 일부 실시예들에서, 제거 동작은 이온 충격에 의해 수행될 수도 있다. 제거 동안, 바이어스는 지향성 스퍼터링을 용이하게 하도록 선택 가능하게 턴 온될 수도 있다. 일부 실시예들에서, ALE는 등방성일 수도 있다. 가스는 플라즈마를 형성하고 이에 따라 활성화된 가스, 예컨대, Ar+를 형성하도록 점화될 수도 있다. 다양한 실시예들에서 활성화된 가스는 대전된 종을 포함할 수도 있다. 플라즈마는 인 시츄 (in situ) 또는 리모트 플라즈마일 수도 있다. 플라즈마는 약 10 W 내지 약 1500 W 또는 약 50 W 내지 약 1000 W의 전력을 사용하여 생성될 수도 있다. 불활성 가스의 플로우 레이트는 약 50 sccm 내지 약 600 sccm일 수도 있다. 일부 실시예들에서, 바이어스가 펄싱된다. 바이어스는 약 5 % 내지 약 50 %, 예컨대, 약 5 % 내지 약 40 %의 듀티 사이클을 사용하여 펄싱될 수도 있다. 일부 실시예들에서, 바이어스는 50 %의 듀티 사이클을 사용하여 펄싱된다.
활성화된 가스의 양은 예컨대, 재료의 타깃된 양만을 에칭하도록 제어될 수도 있다. 다양한 실시예들에서, 챔버의 압력은 개질 및 제거 동작들 사이에서 가변될 수도 있다. 가스의 압력은 챔버의 사이즈, 가스의 플로우 레이트, 반응기의 온도, 기판의 타입, 및 에칭될 기판의 사이즈에 따라 결정될 수도 있다. 바이어스가 제거 동안 턴 온된다면, 바이어스는 활성 가스로서 Ar+를 사용하여 게르마늄을 에칭하기 위해 20 V 내지 65 V의 바이어스 전력으로 설정될 수도 있다. 일부 실시예들에서, 바이어스는 활성 가스로서 Ar+를 사용하여 실리콘을 에칭하기 위해 약 40 내지 70 V의 바이어스 전력으로 설정될 수도 있다. 연속적인 바이어스를 위해, 바이어스 전력은 약 40 V 내지 약 100 V일 수도 있다. 다양한 실시예들에서, 바이어스 전력은 약 50 V 미만일 수도 있다. 일부 실시예들에서, 바이어스 전력은 0 V이다.
약 50 %의 듀티 사이클을 가진 펄싱된 바이어스에 대해, 바이어스 전력은 약 100 V 내지 약 300 V일 수도 있다. 약 5 % 내지 약 40 %의 듀티 사이클을 가진 펄싱된 바이어스에 대해, 바이어스 전력은 약 300 V 내지 약 1000 V일 수도 있다.
일부 실시예들에서, 챔버는 동작 230 후에 선택 가능하게 퍼지될 수도 있다. 퍼지 프로세스들 및 화학물질들은 개질 동작 후 퍼지를 위해 사용된 퍼지 프로세스들 및 화학물질들 중 임의의 것일 수도 있다.
동작들 220 및 230을 수행하는 것은 기판의 개질된 표면의 적어도 일부를 제거할 수도 있다. 동작들 220 및 230은 ALE-I의 x 사이클들 동안 선택 가능하게 반복될 수도 있다. 본 명세서에서 사용된 바와 같이, x는 1 이상의 정수일 수도 있다. 다양한 실시예들에서, x는 1 내지 30, 또는 1 내지 20일 수도 있다.
동작 240에서, 기판의 표면은 증착 메커니즘 (ALE-II) 에 의해 개질된다. 일부 실시예들에서, 동작들 220 및 230은 동작들 240 및 250 전에 수행되지만, 일부 실시예들에서, 동작들 240 및 250은 동작들 220 및 230 전에 수행된다는 것이 이해될 것이다. 즉, 일부 실시예들에서 ALE-I은 ALE-II 전에 수행되고, 그리고 일부 실시예들에서 ALE-II는 ALE-I 전에 수행된다.
일부 실시예들에서, ALE-II는 증착 동작들에 의한 개질 동안 제 2 반응물질과 황-함유 증착 화학물질 및 제거 동작들 동안 아르곤과 같은 불활성 가스 화학물질을 사용하여 수행될 수도 있다. 다양한 실시예들에서, 황-함유 증착 화학물질은 황-함유 할로겐 가스, 예컨대, 육플루오르화황을 포함한다. 일부 실시예들에서, 불소 함유 증착 화학물질은 할로겐-함유 황-함유 화학물질을 포함할 수도 있다. 황-함유 화학물질들은 에칭될 재료의 측벽들 상의 황에 의한 패시베이션을 용이하게 하도록 사용될 수도 있다. 예시적인 황-함유 증착 화학물질들은 육플루오르화황 (SF6), 황화수소 (H2S), 및 이산화황 (SO2) 을 포함한다. 일부 실시예들에서, 반응 가스는 제 2 반응 가스, 예컨대, 수소 및 할로겐-함유 가스, 예컨대, 질소 트리플루오라이드, 불소, 및 질소 트리플루오라이드와 불소의 혼합물과 함께 흐른다. 일 예에서, 일부 실시예들에서, ALE-II는 에칭될 재료의 표면 상에 황-함유 불소-함유 화학물질을 증착하도록 수소 (H2) 와 육플루오르화황 (SF6) 을 반응시킴으로써 수행될 수도 있다. 일부 실시예들에서, 황-함유 증착 화학물질은 플루오르화탄소 예컨대, 탄소 테트라플루오라이드 (CF4), 헥사플루오로-2-부틴 (C4F6), 플루오로메탄 (CH3F), 또는 다른 CHFx 가스들 또는 유사한 화합물들 및 이들의 조합들을 포함할 수도 있다.
다양한 실시예들에서, 기판을 하우징하는 챔버는 동작 240 및 250을 수행하는 사이에 퍼지될 수도 있다. 퍼지 동작들은 동작 230에 대해 상기에 기술된 퍼지 화학물질들 및 프로세스 조건들 중 임의의 것을 사용하여 수행될 수도 있다.
동작 250에서, 증착에 의해 개질된 층이 제거되고, 이는 동작 220에 대해 상기에 기술된 활성 가스와 같은 활성 가스를 도입함으로써 수행될 수도 있다. 동작 220에 대해 상기에 기술된 제거 동작 프로세스 조건들 중 임의의 것이 동작 250에서 사용될 수도 있다. 다양한 실시예들에서, 챔버는 동작 250을 수행한 후 퍼지될 수도 있다. 퍼지 동작들은 동작 230에 대해 상기에 기술된 퍼지 화학물질들 및 프로세스 조건들 중 임의의 것을 사용하여 수행될 수도 있다.
동작들 240 및 250은 y 사이클들 동안 선택 가능하게 반복될 수도 있고, 여기서 y는 1 이상의 정수이다. 다양한 실시예들에서, x 대 y의 비, 여기서 x는 동작들 220 및 230을 반복하기 위한 사이클들의 수이다. x 대 y의 비는 2:1 내지 20:1, 예컨대, 2:1, 3:1, 5:1, 10:1, 및 20:1일 수도 있다. 일부 실시예들에서, x 대 y의 비는 3:1이다. x 대 y의 비는 수직 프로파일을 생성하도록 선택된다.
동작 260에서, 기판은 산소-함유 가스 및/또는 산소-함유 플라즈마를 사용하여 패시베이팅된다. 옥사이드 패시베이션 동안, 옥사이드는 측벽들 상에 형성될 수도 있고, 이에 따라 측벽들을 ALE-I에 의한 측방향 에칭으로부터 보호한다. 다양한 실시예들에서, 측벽들 상에 형성된 옥사이드는 약 5 ㎚ 미만, 예컨대, 약 1 ㎚ 미만일 수도 있다. 일부 실시예들에서, 핀 및 게이트 구조체들과 같은 고 종횡비 피처들을 위해 피처들의 상단에 또는 피처들의 상단 근방에 형성된 옥사이드는 고 종횡비 피처들의 하단에 그리고 고 종횡비 피처들의 하단 근방에 형성된 옥사이드보다 두꺼울 수도 있다. 일부 실시예들에서, 옥사이드 패시베이션은 황 클로라이드와 산소 (SiClx/O2) 의 혼합물 또는 산소 (O2) 가스 자체와 같은 화학적 기상 증착을 사용하는 것과 같이, 기판을 산소-함유 반응물질에 연속적으로 노출시킴으로써 얇은 옥사이드 층을 형성한다. 일부 실시예들에서, 얇은 옥사이드 층이 원자층 증착에 의해 증착된다. 다양한 실시예들에서, 플라즈마는 기판을 산소-함유 플라즈마, 예컨대, 산소 (O2), 이산화탄소 (CO2), 및 이산화황 (SO2) 에 노출시키도록 옥사이드 패시베이션 동안 생성될 수도 있다.
일부 실시예들에서, 동작들 220 및 230을 수행한 후, 동작 260이 동작들 240 및 250을 수행하지 않고 수행된다. 즉, 일부 실시예들에서, ALE-I이 수행되고 그리고 옥사이드 패시베이션은 ALE-II를 수행하지 않고 사용된다. 일부 실시예들에서, ALE-II가 ALE-I을 수행하지 않고 옥사이드 패시베이션과 함께 수행되도록 동작들 240, 250, 및 260만이 수행된다. 일부 실시예들에서, 동작들 220 내지 250은 동작 260을 수행한 후 n 사이클들로 반복된다. 일부 실시예들에서, 모든 동작들 (220, 230, 240, 250, 및 260) 은 결합된 ALE-I, ALE-II, 및 옥사이드 패시베이션 프로세스로 수행된다.
ALE-I 및 ALE-II 및 일부 실시예들에서, 옥사이드 패시베이션을 결합하는 것은 수평 및 수직 표면 엔지니어링 양자에 대한 원자 평활도를 발생시킨다. ALE-I, ALE-II, 및 옥사이드 패시베이션의 완전한 사이클을 수행하는 것은 다음의 수식에 의해 표현될 수도 있다:
Figure pat00001
수식 1
여기서 n은 ALE-I (여기서 ALE-I의 일 사이클은 화학 흡착에 의한 개질, 선택 가능한 퍼지, 제거, 및 제 2 선택 가능한 퍼지를 포함함) 의 x 사이클들 및 ALE-II (여기서 ALE-II의 일 사이클은 증착에 의한 개질, 선택 가능한 퍼지, 제거, 및 제 2 선택 가능한 퍼지) 의 y 사이클들의 반복들의 수이고 그리고 옥사이드 패시베이션은 ALE-I의 x 사이클들과 ALE-II의 y 사이클들의 n 개의 반복들마다 z 회 수행된다. 본 명세서에 기술된 바와 같이, n, x, y, 및 z는 1 이상의 정수들일 수도 있다. x/y의 비는 수직 측벽 표면들을 가진 기판들을 에칭하도록 툴을 제공한다. x/y 비를 튜닝하는 (tuning) 것은 ALE-II의 테이퍼진 에칭과 ALE-I로부터의 측방향 에칭의 효과를 밸런싱한다 (balance). 일부 실시예들에서, x/y의 비는 패시베이션에 기인한 확장된 임계 치수를 가진 피처들을 에칭하도록 튜닝될 수도 있다. 일부 실시예들에서, ALE-I, ALE-II, 및 옥사이드 패시베이션의 완전한 사이클은 복수의 사이클들 동안 반복될 수도 있다. 예를 들어, 도 2에서 동작 260을 수행한 후, 동작들 220 내지 250은 선택 가능하게 반복될 수도 있다. 일부 실시예들에서, 개시된 실시예들은 복수의 사이클들로 동작들 220 내지 260을 반복하는 것을 포함한다.
ALE-I, ALE-II, 및 옥사이드 패시베이션의 완전한 사이클의 일 예가 있을 수도 있고, 여기서 n=3, x=3, y=1, 그리고 z=1이다. 이 예에서, ALE-I 및 ALE-II가 퍼지 동작들을 포함한다면, 다음의 동작들이 수행될 수도 있다:
(1) 화학 흡착에 의한 개질
(2) 퍼지
(3) 제거
(4) 퍼지
(5) 화학 흡착에 의한 개질
(6) 퍼지
(7) 제거
(8) 퍼지
(9) 화학 흡착에 의한 개질
(10) 퍼지
(11) 제거
(12) 퍼지
(13) 증착에 의한 개질
(14) 퍼지
(15) 제거
(16) 퍼지
(17) 1 내지 16을 3 회 반복
(18) 옥사이드 패시베이션
다양한 실시예들에서, 옥사이드 패시베이션은 ALE-I 및 ALE-II의 조합의 1 사이클마다 내지 200 사이클들마다 수행될 수도 있다 (예를 들어, z=1 여기서 n=1 내지 100). 예를 들어, 옥사이드 패시베이션은 ALE-I 및 ALE-II의 조합의 3 사이클들마다 수행될 수도 있다 (z=1 및 n=3). 이러한 실시예는 ALE-I의 x 사이클들 및 ALE-II의 y 사이클들에 대해 이하에 수식 2로 표현될 수도 있다.
Figure pat00002
수식 2
플라즈마는 ALE-I, ALE-II의 개질 및 제거 동작들 양자로, 또는 양자로 생성될 수도 있다. 일부 실시예들에서, 옥사이드 패시베이션은 이산화탄소 (CO2), 이산화황 (SO2), 및 산소 (O2) 와 같은 산소-함유 가스에 기판을 노출시킴으로써, 또는 기판을 공기에 노출시킴으로써 수행될 수도 있다. 개시된 실시예들은 약 10 ㎚ 미만, 예컨대, 약 5 ㎚의 임계 치수를 가진 피처들을 에칭하기에 적합할 수도 있다. 개시된 실시예들은 약 -10 ℃ 내지 약 300 ℃, 또는 약 20 ℃ 내지 약 60 ℃와 같은 넓은 범위의 온도들로 수행될 수도 있다.
도 3은 아르곤, 염소, 육플루오르화황, 수소, 및 산화제의 상대적인 플로우들을 가진 예시적인 타이밍도를 도시한다. 프로세스 (200) 는 이어서 서브-사이클 (202) 로 반복되는 제 1 서브-사이클 (201), 및 옥사이드 패시베이션 레짐 (203) 을 포함한다. 서브-사이클 (201) 은 화학 흡착에 의한 개질 및 제거 (ALE-I) 의 3 개의 반복들, 및 증착에 의한 개질 및 제거 (ALE-II) 의 일 반복을 포함한다. 이러한 실시예는 ALE-I의 x 사이클들 및 ALE-II의 y 사이클들에 대해 이하에 수식 3으로 표현될 수도 있다.
Figure pat00003
수식 3
화학 흡착에 의한 개질 221A 동안, 아르곤은 캐리어 가스로서 온 (on) 이고, 그리고 염소는 기판 표면을 개질하도록 흐르지만, 다른 가스 플로우들은 오프 (off) 이다. 제거 231 동안, 아르곤은 온이고 그리고 개질된 표면을 제거하도록 점화되지만, 모든 다른 가스 플로우들은 오프이다. 이들은 화학 흡착에 의한 개질 221B, 제거 231B, 화학 흡착에 의한 개질 221C, 및 제거 231C로 나타낸 바와 같이 2 회보다 많이 반복된다. 화학 흡착에 의한 개질 페이즈들 221A, 221B, 221C는 도 2의 동작 220에 대응할 수도 있다.
증착에 의한 개질 241 동안, 아르곤은 캐리어 가스로서 온이고, 그리고 육플루오르화황 및 수소는 기판 표면을 개질하도록 기판 표면 상에 황-함유 재료를 증착하기 위해 흐른다. 제거 251에서, 아르곤이 흐르고 그리고 개질된 표면이 제거되지만 다른 가스 프로우들은 턴 오프된다. 증착에 의한 개질 241은 도 2의 동작 240에 대응할 수도 있고, 그리고 제거 251은 도 2의 동작 250과 관련될 수도 있다. 서브-사이클 (201) 은 화학 흡착의 개질 (222A, 222B, 222C) 및 제거 (232A, 232B, 및 232C) 의 3 개의 반복들, 이어서 증착에 의한 개질 (242) 및 제거 (252) 의 일 사이클을 가진, 도시된 바와 같은 서브-사이클 (202) 로 반복된다. 차후에, 도 2의 동작 260에 대응할 수도 있는 옥사이드 패시베이션 261 동안, 기판 표면 상에 옥사이드의 박층을 증착하고 그리고 기판 표면을 패시베이팅하도록 산화제 플로우는 캐리어 가스 아르곤과 함께 턴 온되지만 다른 가스들은 턴 오프된다.
개시된 실시예들은 GAA (gate all around) 디바이스들 내에 나노와이어 핀 구조체들을 형성하기에 적합할 수도 있다. 핀 구조체에서, 핀의 측벽들은 수직이다. 나노와이어 구조체에 대해, 와이어 주위의 실린더 측벽들은 수직이다. 개시된 실시예들은, 측방향 에칭을 방지함으로써 이들 구조체들을 형성하고 그리고 상기에 기술된 바와 같은 다양한 변수들 n, x, y, 및 z와 같은 프로세스 조건들을 토글링함으로써 (toggling) 에칭 프로파일에 걸쳐 우수한 제어를 유지하여, 평활한, 수직 측벽들을 발생시키기에 적합하다.
장치
개시된 실시예들은 캘리포니아 프리몬트 소재의 Lam Research Corporation으로부터 입수 가능한, Kiyo? FX와 같은 임의의 적합한 에칭 챔버 또는 장치에서 수행될 수도 있다. 일부 실시예들에서, ICP (inductively coupled plasma) 반응기가 사용될 수도 있다. 이러한 ICP 반응기들은 또한 본 명세서에 기술된 기법들의 구현예를 위해 적합한 ICP 반응기를 기술하는 목적을 위해 참조로 본 명세서에 인용되는, 2013년 12월 10일 출원되고, 그리고 발명의 명칭이 "IMAGE REVERSAL WITH AHM GAP FILL FOR MULTIPLE PATTERNING"인, 미국 특허 출원 공보 제 2014/0170853 호에 기술된다. ICP 반응기들이 본 명세서에 기술되지만, 일부 실시예들에서, 용량 결합 플라즈마 반응기들이 또한 사용될 수도 있다는 것이 이해되어야 한다.
예시적인 에칭 챔버 또는 장치는, 본 명세서에 기술된 바와 같이, 챔버 벽들을 가진 챔버, 웨이퍼를 척킹하고 디척킹하기 위한 정전 전극들을 포함할 수도 있고 그리고 RF 전력 공급부를 사용하여 전기적으로 대전될 수도 있는, 프로세싱될 기판 또는 웨이퍼를 홀딩하기 위한 척, 플라즈마를 생성하도록 코일에 전력을 공급하기 위해 구성된 RF 전력 공급부, 및 가스들을 유입하기 위한 가스 플로우 유입부들을 포함할 수도 있다. 예를 들어, 화학 흡착을 위한 개질 화학물질 가스들 (예컨대, 플라즈마를 생성하기 위한 염소-함유 가스들) 및/또는 증착 가스들 (예컨대, SF6) 은 ALE-I 또는 ALE-II를 수행하기 위해 에칭 챔버로 흐를 수도 있다. 일부 실시예들에서, 산소-함유 가스는 옥사이드 패시베이션을 위해 챔버로 흐를 수도 있다. 일부 실시예들에서, 장치는 2 이상의 챔버를 포함할 수도 있고, 챔버 각각은 기판들을 에칭하거나, 증착하거나, 프로세싱하도록 사용될 수도 있다. 챔버 또는 장치는, 챔버 압력, 불활성 가스 플로우, 플라즈마 전력, 플라즈마 주파수, 반응 가스 플로우 (예를 들어, 염소-함유 가스, 산소-함유 가스, 불소-함유 가스, 등); 바이어스 전력, 온도, 진공 설정사항들; 및 다른 프로세스 조건들을 조절하는 것과 같이 챔버 또는 장치의 일부 또는 모든 동작들을 제어하기 위한 시스템 제어기를 포함할 수도 있다. 다양한 실시예들에서, 원자층 에칭을 수행하기 위한 장치들은 고 전압 바이어스 펄싱 챔버 및/또는 고 전압 바이어스 펄싱 프로세스들과 합병되거나 통합될 수도 있다.
도 4는 본 명세서의 특정한 실시예들을 구현하기 위해 적합한 유도 결합 플라즈마 통합된 에칭 및 증착 장치 (400) 의 단면도를 개략적으로 도시하고, 그 예는 캘리포니아, 프리몬트 소재의 Lam Research Corp.에 의해 생산된 Kiyo™이다. 유도 결합 플라즈마 장치 (400) 는 챔버 벽들 (401) 및 윈도우 (411) 에 의해 구조적으로 규정된 전체 프로세스 챔버 (401) 를 포함한다. 챔버 벽들 (401) 은 스테인리스 강 또는 알루미늄으로 제조될 수도 있다. 윈도우 (411) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 선택 가능한 내부 플라즈마 그리드 (450) 는 전체 프로세싱 챔버 (401) 를 상부 서브-챔버 (402) 및 하부 서브-챔버 (403) 로 분할한다. 대부분의 실시예들에서, 플라즈마 그리드 (450) 는 제거될 수도 있어서, 서브-챔버들 (402 및 403) 로 이루어진 챔버 공간을 활용한다. 척 (417) 은 하단 내측 표면 근방의 하부 서브-챔버 (403) 내에 위치된다. 척 (417) 은 반도체 웨이퍼 (419) 를 수용 및 홀딩하도록 구성되고, 반도체 웨이퍼 위에서 에칭 및 증착 프로세스들이 수행된다. 척 (417) 은 존재한다면 웨이퍼 (419) 를 지지하기 위한 정전 척일 수 있다. 일부 실시예들에서, 에지 링 (미도시) 은 척 (417) 을 둘러싸고, 그리고 웨이퍼 (419) 가 척 (417) 위에 존재한다면 웨이퍼 (419) 의 상단 표면과 거의 편평한 상부 표면을 갖는다. 척 (417) 은 또한 웨이퍼를 척킹 및 디척킹하기 위한 정전 전극들을 포함한다. 필터 및 DC 클램프 전력 공급부 (미도시) 는 이 목적을 위해 제공될 수도 있다. 웨이퍼 (419) 를 척 (417) 으로부터 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수 있다. 척 (417) 은 RF 전력 공급부 (423) 를 사용하여 전기적으로 대전될 수 있다. RF 전력 공급부 (423) 는 연결부 (427) 를 통해 매칭 회로 (421) 에 연결된다. 매칭 회로 (421) 는 연결부 (425) 를 통해 척 (417) 에 연결된다. 이러한 방식으로, RF 전력 공급부 (423) 가 척 (417) 에 연결된다.
플라즈마 생성을 위한 엘리먼트들은 윈도우 (411) 위에 위치된 코일 (433) 을 포함한다. 일부 실시예들에서, 코일은 개시된 실시예들에서 사용되지 않는다. 코일 (433) 은 전기적으로 도전성 재료로 제조되고 그리고 적어도 하나의 완전한 턴 (turn) 을 포함한다. 도 4에 도시된 코일 (433) 의 예는 3개의 턴들을 포함한다. 코일 (433) 의 단면들이 심볼들로 도시되고, "X"를 갖는 코일들은 페이지 내로 회전하며 연장하는 반면, "
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"를 갖는 코일들은 페이지로부터 회전하며 연장한다. 플라즈마 생성을 위한 엘리먼트들은 또한 코일 (433) 에 RF 전력을 공급하도록 구성된 RF 전력 공급부 (441) 를 포함한다. 일반적으로, RF 전력 공급부 (441) 는 연결부 (445) 를 통해 매칭 회로 (439) 에 연결된다. 매칭 회로 (439) 는 연결부 (443) 를 통해 코일 (433) 에 연결된다. 이러한 방식으로, RF 전력 공급부 (441) 는 코일 (433) 에 연결된다. 선택 가능한 Faraday 차폐부 (449) 는 코일 (433) 과 윈도우 (411) 사이에 위치된다. Faraday 차폐부 (449) 는 코일 (433) 에 대해 이격된 관계로 유지된다. Faraday 차폐부 (449) 는 윈도우 (411) 바로 위에 배치된다. 코일 (433), Faraday 차폐부 (449), 및 윈도우 (411) 는 각각 서로에 실질적으로 평행하도록 구성된다. Faraday 차폐부는 플라즈마 챔버 (401) 의 유전체 윈도우 상에 금속 또는 다른 종이 증착되는 것을 방지할 수도 있다.
프로세스 가스들 (예를 들어 염소, 아르곤, 육플루오르화황, 이산화황, 수소, 등) 은 프로세싱 챔버 (401) 내로 상부 챔버 (402) 내에 위치된 하나 이상의 주요 가스 플로우 유입부들 (460) 을 통해 그리고/또는 하나 이상의 측면 가스 플로우 유입부들 (470) 을 통해 흐를 수도 있다. 마찬가지로, 명확하게 도시되지 않았지만, 유사한 가스 플로우 유입부들은 프로세스 가스들을 용량 결합 플라즈마 프로세싱 챔버로 공급하도록 사용될 수도 있다. 진공 펌프, 예를 들어, 1 또는 2 단계 기계식 건조 펌프 및/또는 터보분자 펌프 (440) 가 프로세스 챔버 (401) 로부터 프로세스 가스들을 인출하도록 그리고 프로세스 챔버 (401) 내의 압력을 유지하도록 사용될 수도 있다. 예를 들어, 펌프는 ALD의 퍼지 동작 동안 챔버 (401) 를 배기하도록 사용될 수도 있다. 밸브-제어된 도관은 진공 펌프에 의해 제공된 진공 환경의 적용을 선택적으로 제어하기 위해서 프로세싱 챔버 (401) 에 진공 펌프를 유치적으로 연결하도록 사용될 수도 있다. 이것은 동작 상의 플라즈마 프로세싱 동안 쓰로틀 밸브 (미도시) 또는 펜듈럼 밸브 (미도시) 와 같은 폐루프-제어된 플로우 제한 디바이스를 채용하여 행해질 수도 있다. 마찬가지로, 용량 결합 플라즈마 프로세싱 챔버로의 진공 펌프 및 밸브 제어된 유체적 연결이 또한 채용될 수도 있다.
장치의 동작 동안, 하나 이상의 프로세스 가스들이 가스 플로우 유입부들 (460 및/또는 470) 을 통해 공급될 수도 있다. 특정한 실시예들에서, 프로세스 가스는 주요 가스 플로우 유입부 (460) 를 통해서만, 또는 측면 가스 플로우 유입부 (470) 를 통해서만 공급될 수도 있다. 일부 경우들에서, 도면에 도시된 가스 플로우 유입부들은 예를 들어, 보다 복잡한 가스 플로우 유입부들, 하나 이상의 샤워헤드들로 대체될 수도 있다. Faraday 차폐부 (449) 및/또는 선택 가능한 그리드 (450) 는 챔버 (401) 로의 프로세스 가스들의 전달을 허용하는 내부 채널들 및 홀들을 포함할 수도 있다. Faraday 차폐부 (449) 및 선택 가능한 그리드 (450) 중 하나 또는 양자는 프로세스 가스들의 전달을 위한 샤워헤드로서 기능할 수도 있다. 일부 실시예들에서, 액체 기화 및 전달 시스템은 일단 액체 반응물질 또는 전구체가 기화된다면, 기화된 반응물질 또는 전구체가 가스 플로우 유입부 (460 및/또는 470) 를 통해 챔버 (401) 내로 도입되도록, 챔버 (401) 의 업스트림에 위치될 수도 있다.
무선 주파수 전력은 RF 전류로 하여금 코일 (433) 을 통해 흐르게 하도록 RF 전력 공급부 (441) 로부터 코일 (433) 로 공급된다. 코일 (433) 을 통해 흐르는 RF 전류는 코일 (433) 주위에 전자기장을 생성한다. 전자기장은 상부 서브-챔버 (402) 내에 유도 전류를 생성한다. 웨이퍼 (419) 와 다양한 생성된 이온들 및 라디칼들의 물리적 및 화학적 상호작용들은 선택적으로 웨이퍼 상의 피처들을 에칭하고 그리고 웨이퍼 상에 층들을 증착한다.
상부 서브-챔버 (402) 및 하부 서브-챔버 (403) 양자가 있도록 플라즈마 그리드가 사용된다면, 유도 전류는 상부 서브-챔버 (402) 내에 전자-이온 플라즈마를 생성하도록 상부 서브-챔버 (402) 내에 존재하는 가스 상에 작용한다. 선택 가능한 내부 플라즈마 그리드 (450) 는 하부 서브-챔버 (403) 내의 고온 전자들의 양을 제한한다. 일부 실시예들에서, 장치는 하부 서브-챔버 (403) 내에 존재하는 플라즈마가 이온-이온 플라즈마이도록 설계되고 동작된다.
상부 전자-이온 플라즈마 및 하부 이온-이온 플라즈마 양자가 양 이온들과 음 이온들을 포함할 수도 있지만, 이온-이온 플라즈마는 양 이온들에 대한 음 이온들의 보다 큰 비를 가질 것이다. 휘발성 에칭 및/또는 증착 부산물들은 하부 서브-챔버 (403) 로부터 포트 (422) 를 통해 제거될 수도 있다. 본 명세서에 개시된 척 (417) 은 약 10 ℃ 내지 약 250 ℃ 범위의 상승된 온도들로 동작할 수도 있다. 온도는 에칭 프로세스 동작 및 특정한 레시피에 따라 결정될 것이다.
챔버 (401) 는 챔버 (401) 가 클린 룸 또는 제조 설비 내에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 환경 입자 제어를 제공하는 배관을 포함한다. 이들 설비들은 챔버 (401) 가 타깃 제조 설비 내에 설치될 때 챔버 (401) 에 커플링된다. 부가적으로, 챔버 (401) 는 로보틱스 (robotics) 로 하여금 통상적인 자동화를 사용하여 챔버 (401) 내외로 반도체 웨이퍼들을 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 실시예들에서, 시스템 제어기 (430) (하나 이상의 물리 또는 로직 제어기들을 포함할 수도 있음) 는 프로세싱 챔버의 동작들 중 일부 또는 전부를 제어한다. 시스템 제어기 (430) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 일부 실시예들에서, 장치는 개시된 실시예들이 수행될 때 플로우 레이트들 및 지속기간들을 제어하기 위한 스위칭 시스템을 포함한다. 일부 실시예들에서, 장치는 최대 약 500 ms, 또는 최대 약 750 ms의 스위칭 시간을 가질 수도 있다. 스위칭 시간은 플로우 화학물질, 선택된 레시피, 반응기 아키텍처, 및 다른 요인들에 따라 결정될 수도 있다.
일부 구현예들에서, 제어기 (430) 는 상술된 예들의 일부일 수도 있는 시스템의 일부인 시스템 제어기의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이러한 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기 (430) 는, 시스템의 프로세싱 파라미터들 및/또는 타입에 따라서, 예를 들어 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, RF 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 전달 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스를 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기 (430) 는 인스트럭션들을 수신하고 인스트럭션들을 발행하고 동작을 제어하고 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기 (430) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 되는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기 (430) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기 (430) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제조 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
도 5는 VTM (vacuum transfer module) (538) 과 인터페이싱하는 다양한 모듈들을 가진 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들과 프로세싱 모듈들 사이에서 웨이퍼들을 "이송시키기" 위한 이송 모듈들의 구성은 "클러스터 툴 아키텍처" 시스템으로서 지칭될 수도 있다. 로드록 또는 이송 모듈로서 또한 알려진 에어록 (airlock) (530) 은 다양한 제조 프로세스들을 수행하도록 각각 최적화될 수도 있는, 4개의 프로세싱 모듈들 (520a 내지 520d) 을 가진 VTM (538) 내에 도시된다. 예로서, 프로세싱 모듈들 (520a 내지 520d) 은 기판 에칭, 증착, 이온 주입, 웨이퍼 세정, 스퍼터링, 및/또는 다른 반도체 프로세스을 수행하도록 구현될 수도 있다. 일부 실시예들에서, 옥사이드 패시베이션을 위한 ALD 및 ALE-I 및/또는 ALE-II는 동일한 모듈에서 수행된다. 일부 실시예들에서, 옥사이드 패시베이션을 위한 ALD 및 ALE-I 및/또는 ALE-II는 동일한 툴의 상이한 모듈들에서 수행된다. 기판 에칭 프로세싱 모듈들 중 하나 이상 (520a 내지 520d 중 임의의 것) 은 본 명세서에 개시된 바와 같이, 즉, ALE-I를 수행하기 위해, ALE-II를 수행하기 위해, CVD에 의한 옥사이드 패시베이션을 수행하기 위해, ALD에 의한 옥사이드 패시베이션을 수행하기 위해, 그리고 개시된 실시예들에 따라 다른 적합한 기능들을 위해 구현될 수도 있다. 에어록 (530) 및 프로세스 모듈 (520) 은 "스테이션들"로서 지칭될 수도 있다. 스테이션 각각은 VTM (538) 에 스테이션을 인터페이싱하는 패싯 (536) 을 가진다. 패싯 각각 내부에서, 센서들 (1 내지 18) 은 각각의 스테이션들 사이에서 이동될 때 웨이퍼 (526) 의 통과를 검출하도록 사용된다.
로봇 (522) 은 스테이션들 사이에서 웨이퍼 (526) 를 이송한다. 일 실시예에서, 로봇 (522) 은 하나의 암을 갖고, 또 다른 실시예에서, 로봇 (522) 은 2 개의 암들을 갖고, 암 각각은 이송을 위해 웨이퍼 (526) 와 같은 웨이퍼들을 집도록 (pick) 단부 이펙터 (524) 를 가진다. ATM (atmospheric transfer module) (540) 내의 프런트-엔드 로봇 (532) 은, 웨이퍼들 (526) 을 카세트 또는 LPM (Load Port Module) (542) 내의 FOUP (Front Opening Unified Pod) (534) 로부터 에어록 (530) 으로 이송시키도록 사용된다. 프로세스 모듈 (520) 내부의 모듈 중심 (528) 은 웨이퍼 (526) 를 배치하기 위한 일 위치이다. ATM (540) 내의 얼라이너 (544) 는 웨이퍼들을 정렬시키도록 사용된다.
예시적인 프로세싱 방법에서, 웨이퍼는 LPM (542) 내의 FOUP들 (534) 중 하나 내에 배치된다. 프런트-엔드 로봇 (532) 은 웨이퍼를 FOUP (534) 로부터 얼라이너 (544) 로 이송시키고, 이는 웨이퍼 (526) 가 에칭되거나 프로세싱되기 전에 웨이퍼 (526) 로 하여금 적절하게 중심에 위치되게 한다. 정렬된 후에, 웨이퍼 (526) 는 프런트-엔드 로봇 (532) 에 의해 에어록 (530) 내로 이동된다. 에어록 모듈들이 ATM과 VTM 사이의 환경을 매칭하는 능력을 갖기 때문에, 웨이퍼 (526) 는 손상되지 않고 2 개의 압력 환경들 사이를 이동할 수 있다. 에어록 모듈 (530) 로부터, 웨이퍼 (526) 는 로봇 (522) 에 의해 VTM (538) 을 통해 그리고 프로세스 모듈들 (520a 내지 520d) 중 하나 내로 이동된다. 이 웨이퍼 이동을 달성하도록, 로봇 (522) 은 로봇의 암들 각각 상의 단부 이펙터들 (524) 을 사용한다. 일단 웨이퍼 (526) 가 프로세싱된다면, 웨이퍼 (526) 는 로봇 (522) 에 의해 프로세스 모듈들 (520a 내지 520d) 로부터 에어록 모듈 (530) 로 이동된다. 에어록 모듈 (530) 로부터, 웨이퍼 (526) 는 프런트-엔드 로봇 (532) 에 의해 FOUP들 (534) 중 일 FOUP로 또는 얼라이너 (544) 로 이동될 수도 있다.
웨이퍼 이동을 컴퓨터 제어하는 것은 클러스터 아키텍처에 대해 국부적일 수 있거나, 제작 플로어 내 또는 리모트 위치 내에서 클러스터 아키텍처에 대해 외부에 위치될 수 있고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 주의해야 한다. 도 4에 대해 상기에 기술된 바와 같은 제어기는 도 5의 툴을 사용하여 구현될 수도 있다.
실험
이하에 기술된 실험들은 60 ℃의 챔버 온도에서 수행되었다.
실험 1
실험은 게르마늄을 에칭하기 위해 사용될 바이어스 전압들에 대해 사이클당 에칭된 양을 결정하도록 실시되었다. 에칭 레이트 (사이클당 에칭된 양, Å/사이클) 는 아르곤 제거 가스를 사용하여, 0 V 내지 60 V 범위의 바이어스 전압들에 대해 결정되었다. 결과로 발생한 ALE 윈도우는 도 6에 도시된 바와 같이 20 V 내지 35 V이도록 결정되었다. 대조적으로, 실리콘에 대해 획득된 ALE 윈도우는 약 50 V이었다.
실험 2
ALE-I은 게르마늄 기판 상에서 수행되었다. ALE-I은 다음의 사이클: 염소-함유 플라즈마 (Cl2) 에 대한 노출에 의한 개질, 퍼지, 아르곤을 사용한 제거, 및 퍼지를 사용하여 수행되었다. Cl2 (개질) 및 아르곤 (제거) 의 교번적인 노출들의 사이클들에 기판을 노출시킴으로써 에칭 전 (701로 도시된 에칭 전), 및 에칭 후 (703으로 도시된 ALE 후) 게르마늄의 두께가 도 7의 그래프 상에 플롯팅된다. 순 (net) 에칭 (705) 이 결정된다. x-축은 웨이퍼에 걸친 균일성을 나타내도록 웨이퍼 상의 거리를 도시한다.
에칭 전 및 에칭 후 기판의 이미지들은 평활도가 에칭 후에도 유지된다는 것을 나타내고, 에칭 전 RMS는 0.8 ㎚이고 게르마늄의 65 ㎚를 에칭한 후 에칭 후 RMS는 0.9 ㎚이다.
실험 3
실험은 상이한 높이들 (55 ㎚, 65 ㎚, 91 ㎚, 및 110 ㎚) 의 핀들을 가진 패터닝된 기판들에 대해 게르마늄 기판 상의 사이클들의 복수의 반복들을 위해 수식 4의 시퀀스를 수행하기 위해 실시되었다. 수식 4는 ALE-I의 3 개의 사이클들과 ALE-II의 1 개의 사이클의 3 개의 반복들, 100 W에서의 산소-함유 플라즈마에 대한 노출을 포함한다. 이 시퀀스는 다음의 수식에 의해 표현될 수도 있다.
Figure pat00005
수식 4
에칭 후 기판들의 이미지들은 평활한 수직 프로파일들을 나타냈다.
결과들은 수직 에칭 프로파일이 동일한 비율의 ALE-I, ALE-II, 및 옥사이드 패시베이션을 사용하여 상이한 에칭 깊이들로 이송될 수도 있다는 것을 암시한다. 유사한 실험들은 또한 평활한 수직 측벽 프로파일들을 나타내는 관형의 얕은 트렌치 절연 구조체들에 대해 실시되었다.
결론
전술한 실시예들이 이해의 명료성의 목적들을 위해 일부 상세히 기술되지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시예들은 예시적인 것이지 제한적인 것으로 고려되지 않고, 본 실시예들은 본 명세서에 제공된 상세사항들에 제한되지 않는다.

Claims (43)

  1. 기판을 에칭하는 방법에 있어서,
    상기 방법은,
    (a) 기판을 에칭하는 단계로서,
    (i) 상기 기판의 표면을 에칭하지 않고 상기 기판의 상기 표면을 개질하도록 상기 기판을 반응 가스에 노출시키는 단계, 및
    (ii) 상기 기판을 제 1 에칭 가스에 노출시킨 후, 상기 개질된 표면의 적어도 일부를 제거하도록 상기 기판의 상기 개질된 표면을 제거 종에 노출시키는 단계의 n 사이클들을 수행함으로써 상기 기판을 에칭하는 단계; 및
    (b) 상기 기판의 상기 표면을 패시베이팅하도록 상기 기판을 산소-함유 플라즈마에 주기적으로 노출시키는 단계를 포함하고,
    상기 n은 1 이상 100 이하의 정수인, 기판을 에칭하는 방법.
  2. 제 1 항에 있어서,
    상기 반응 가스는 염소, 붕소 클로라이드, 수소 클로라이드, 수소 브로마이드, 브롬, 질소 플루오라이드, 및 불소로 구성된 그룹으로부터 선택된 할로겐-함유 가스이고; 그리고
    상기 기판의 상기 표면은 화학 흡착에 의해 개질되는, 기판을 에칭하는 방법.
  3. 제 1 항에 있어서,
    상기 반응 가스는 황-함유 가스를 포함하고 그리고 상기 기판의 상기 표면은 증착에 의해 개질되는, 기판을 에칭하는 방법.
  4. 제 3 항에 있어서,
    상기 황-함유 가스는 육플루오르화황, 이산화황, 및 황화수소로 구성된 그룹으로부터 선택되는, 기판을 에칭하는 방법.
  5. 제 3 항에 있어서,
    상기 반응 가스는 수소 및 할로겐-함유 가스로 구성된 그룹으로부터 선택된 제 2 반응 가스를 더 포함하는, 기판을 에칭하는 방법.
  6. 제 5 항에 있어서,
    상기 할로겐-함유 가스는 질소 트리플루오라이드, 플루오르화탄소들, 및 불소로 구성된 그룹으로부터 선택되는, 기판을 에칭하는 방법.
  7. 제 6 항에 있어서,
    상기 플루오르화탄소들은 탄소 테트라플루오라이드 (CF4), 헥사플루오로-2-부틴 (C4F6), 플루오로메탄 (CH3F), 및 이들의 조합들로 구성된 그룹으로부터 선택된 가스를 포함하는, 기판을 에칭하는 방법.
  8. 제 1 항에 있어서,
    상기 제거 종은 활성 가스를 도입함으로써 그리고 약 50 W 내지 약 1000 W의 플라즈마 전력을 사용하여 플라즈마를 점화함으로써 생성되는, 기판을 에칭하는 방법.
  9. 제 1 항에 있어서,
    x는 상기 단계 (i) 및 상기 단계 (ii) 가 상기 반응 가스로서 할로겐-함유 가스를 사용하여 반복되는 사이클들의 수이고 그리고 y는 상기 단계 (i) 및 상기 단계 (ii) 가 황-함유 가스를 사용하여 반복되는 사이클들의 수이고, 그리고 x 대 y의 비는 2:1 내지 20:1인, 기판을 에칭하는 방법.
  10. 제 1 항에 있어서,
    바이어스는 상기 제거 종에 대한 노출 동안 인가되지 않고 그리고 상기 바이어스 전력은 0 V인, 기판을 에칭하는 방법.
  11. 제 1 항에 있어서,
    상기 개질된 표면의 적어도 일부의 제거를 용이하게 하도록 상기 제거 종에 대한 노출 동안 바이어스가 인가되는, 기판을 에칭하는 방법.
  12. 제 11 항에 있어서,
    상기 바이어스 전력은 약 50 V 미만인, 기판을 에칭하는 방법.
  13. 제 11 항에 있어서,
    상기 바이어스는 연속적으로 인가되고, 그리고 상기 바이어스 전력은 약 40 V 내지 약 100 V인, 기판을 에칭하는 방법.
  14. 제 11 항에 있어서,
    상기 바이어스는 약 5 % 내지 약 40 %의 듀티 사이클 동안 펄싱되고 그리고 상기 바이어스 전력은 약 300 V 내지 약 1000 V인, 기판을 에칭하는 방법.
  15. 제 11 항에 있어서,
    상기 바이어스는 약 50 %의 듀티 사이클 동안 펄싱되고 그리고 상기 바이어스 전력은 약 100 V 내지 약 300 V인, 기판을 에칭하는 방법.
  16. 제 1 항에 있어서,
    상기 산소-함유 플라즈마는 산소, 이산화탄소, 및 이산화황으로 구성된 그룹으로부터 선택된 산소-함유 가스를 도입하고; 그리고 플라즈마를 점화함으로써 생성되는, 기판을 에칭하는 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 기판의 상기 표면을 패시베이팅하도록 상기 기판을 상기 산소-함유 플라즈마에 주기적으로 노출시키는 단계는, 원자층 증착에 의해 상기 기판의 상기 표면 상에 옥사이드 층을 증착하는 단계를 포함하는, 기판을 에칭하는 방법.
  18. 제 17 항에 있어서,
    상기 n 사이클들을 수행함으로써 상기 기판을 에칭하는 단계 및 상기 기판을 상기 산소-함유 플라즈마에 주기적으로 노출시키는 단계는 진공을 파괴하지 않고 수행되는, 기판을 에칭하는 방법.
  19. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 기판의 상기 표면을 패시베이팅하도록 상기 기판을 상기 산소-함유 플라즈마에 주기적으로 노출시키는 단계는, PECVD (plasma-enhanced chemical vapor deposition) 에 의해 상기 기판의 상기 표면 상에 옥사이드 층을 증착하는 단계를 포함하는, 기판을 에칭하는 방법.
  20. 기판을 에칭하는 방법에 있어서,
    상기 방법은,
    (a) 화학 흡착에 의해 기판의 제 1 표면을 개질하도록 상기 기판을 제 1 에칭 가스에 노출시키는 단계;
    (b) 상기 기판을 상기 제 1 에칭 가스에 노출시킨 후, 상기 제 1 개질된 표면의 적어도 일부를 제거하도록 상기 기판을 제거 가스에 노출시키는 단계; 또는
    (c) 증착에 의해 상기 기판의 제 2 표면을 개질하도록 상기 기판을 제 2 에칭 가스에 노출시키는 단계;
    (d) 상기 기판을 상기 제 2 에칭 가스에 노출시킨 후, 상기 제 2 개질된 표면의 적어도 일부를 제거하도록 상기 기판을 제거 가스에 노출시키는 단계; 및
    (e) 상기 단계 (a) 내지 상기 단계 (d) 를 반복하고 그리고 상기 기판의 표면들을 패시베이팅하도록 상기 기판을 산소-함유 플라즈마에 주기적으로 노출시키는 단계를 포함하는, 기판을 에칭하는 방법.
  21. 제 20 항에 있어서,
    상기 단계 (a) 및 상기 단계 (b) 는 x 사이클들 동안 반복되고, 상기 단계 (c) 및 상기 단계 (d) 는 y 사이클들 동안 반복되고,
    상기 단계 (a) 내지 상기 단계 (d) 를 반복하는 단계는 상기 단계 (a) 및 상기 단계 (b) 를 x 사이클들 동안 반복하고 상기 단계 (c) 및 상기 단계 (d) 를 y 사이클들 동안 반복하는 n 회의 반복들을 수행하는 단계를 포함하고,
    x/y의 비는 2:1 내지 20:1이고,
    x 및 y는 1 이상의 정수들이고, 그리고
    n은 2 이상 100 이하의 정수인, 기판을 에칭하는 방법.
  22. 제 21 항에 있어서,
    상기 x 대 y의 비는 3:1이고 그리고 n은 1인, 기판을 에칭하는 방법.
  23. 제 20 항에 있어서,
    상기 제 1 개질된 표면의 적어도 일부의 제거를 용이하게 하도록 상기 제거 종에 대한 노출 동안 바이어스가 인가되는, 기판을 에칭하는 방법.
  24. 제 20 항에 있어서,
    상기 제 2 개질된 표면의 적어도 일부의 제거를 용이하게 하도록 상기 제거 종에 대한 노출 동안 바이어스가 인가되는, 기판을 에칭하는 방법.
  25. 제 20 항에 있어서,
    상기 제 2 에칭 가스는 2 개 이상의 가스들을 포함하는, 기판을 에칭하는 방법.
  26. 제 20 항에 있어서,
    상기 제 2 에칭 가스는 황-함유 할로겐 가스 및 수소를 포함하는, 기판을 에칭하는 방법.
  27. 제 26 항에 있어서,
    상기 황-함유 가스는 육플루오르화황, 이산화황, 및 황화수소로 구성된 그룹으로부터 선택되는, 기판을 에칭하는 방법.
  28. 제 20 항에 있어서,
    상기 산소-함유 플라즈마는 산소, 이산화탄소, 및 이산화황으로 구성된 그룹으로부터 선택된 산소-함유 가스를 도입함으로써; 그리고 플라즈마를 점화함으로써 생성되는, 기판을 에칭하는 방법.
  29. 제 20 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 기판의 표면들을 패시베이팅하도록 상기 기판을 상기 산소-함유 플라즈마에 노출시키는 단계는, PECVD에 의해 상기 기판의 상기 표면들 상에 옥사이드 층을 증착하는 단계를 포함하는, 기판을 에칭하는 방법.
  30. 제 20 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 기판의 표면들을 패시베이팅하도록 상기 기판을 상기 산소-함유 플라즈마에 노출시키는 단계는, 원자층 증착에 의해 상기 기판의 상기 표면들 상에 옥사이드 층을 증착하는 단계를 포함하는, 기판을 에칭하는 방법.
  31. 제 20 항에 있어서,
    상기 단계 (a) 내지 상기 단계 (e) 는 진공을 파괴하지 않고 수행되는, 기판을 에칭하는 방법.
  32. 제 1 항 내지 제 16 항 또는 제 20 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 기판은 약 10 ㎚ 미만의 임계 치수를 가진 피처들로 패터닝되는, 기판을 에칭하는 방법.
  33. 제 1 항 내지 제 16 항 또는 제 20 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 기판을 상기 에칭 종에 노출시킨 후 상기 기판을 하우징하는 챔버를 퍼지하는 단계를 더 포함하는, 기판을 에칭하는 방법.
  34. 제 1 항 내지 제 16 항 또는 제 20 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 기판을 상기 제거 종에 노출시킨 후 상기 기판을 하우징하는 챔버를 퍼지하는 단계를 더 포함하는, 기판을 에칭하는 방법.
  35. 제 1 항 내지 제 16 항 또는 제 20 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 기판을 상기 제 2 에칭 가스에 노출시킨 후 상기 기판을 하우징하는 챔버를 퍼지하는 단계를 더 포함하는, 기판을 에칭하는 방법.
  36. 제 1 항 내지 제 16 항 또는 제 20 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 기판을 상기 산소-함유 플라즈마에 주기적으로 노출시키는 단계는 약 5 ㎚ 미만의 두께로 상기 기판의 측벽들 상에 옥사이드를 형성하는, 기판을 에칭하는 방법.
  37. 기판들을 프로세싱하기 위한 장치에 있어서,
    상기 장치는,
    (a) 하나 이상의 프로세스 챔버들로서, 상기 프로세스 챔버 각각은 척을 포함하는, 상기 하나 이상의 프로세스 챔버들;
    (b) 상기 프로세스 챔버들 및 연관된 플로우-제어 하드웨어 내로의 하나 이상의 가스 유입부들;
    (c) 상기 하나 이상의 프로세스 챔버들 중 적어도 하나의 프로세스 챔버 내에서 플라즈마를 생성하기 위한 플라즈마 생성기; 및
    (d) 적어도 하나의 프로세서 및 메모리를 가진 제어기를 포함하고,
    상기 적어도 하나의 프로세서 및 상기 메모리는 서로 통신되게 연결되고,
    상기 적어도 하나의 프로세서는 상기 플로우-제어 하드웨어와 적어도 동작되게 연결되고, 그리고
    상기 메모리는,
    (i) 상기 제 1 프로세스 챔버 내에서 상기 척에 의해 홀딩된 기판의 제 1 표면을 개질하도록 상기 하나 이상의 프로세스 챔버들 중 제 1 프로세스 챔버에 반응 가스를 도입하고;
    (ii) 상기 기판의 상기 제 1 개질된 표면의 적어도 일부를 제거하기 위해 활성화된 종을 생성하도록 제거 가스를 상기 제 1 프로세스 챔버에 도입하고 그리고 플라즈마를 점화하고; 그리고
    (iii) 상기 기판의 표면들을 패시베이팅하기 위해서 산소-함유 가스를 주기적으로 도입하고 그리고 제 2 플라즈마를 점화하도록, 적어도 상기 플로우-제어 하드웨어를 제어하기 위해서 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터-실행가능 인스트럭션들을 저장하는, 기판들을 프로세싱하기 위한 장치.
  38. 제 37 항에 있어서,
    상기 반응 가스는 염소이고 그리고 상기 기판의 상기 제 1 표면은 화학 흡착에 의해 개질되는, 기판들을 프로세싱하기 위한 장치.
  39. 제 37 항에 있어서,
    상기 반응 가스는 황-함유 가스 및 수소를 포함하고 그리고 상기 기판의 상기 제 1 표면은 증착에 의해 개질되는, 기판들을 프로세싱하기 위한 장치.
  40. 제 37 항에 있어서,
    상기 메모리는 x 및 y 수의 사이클들 동안 상기 인스트럭션 (i) 및 상기 인스트럭션 (ii) 를 반복하기 위한 컴퓨터-실행가능 인스트럭션들을 더 저장하고, 상기 반응 가스는 상기 x 사이클들 동안 염소이고, 그리고 상기 반응 가스는 상기 y 사이클들 동안 황-함유 가스 및 수소를 포함하는, 기판들을 프로세싱하기 위한 장치.
  41. 제 37 항에 있어서,
    상기 메모리는 상기 기판의 상기 표면들을 패시베이팅하도록 산소-함유 가스를 도입하고 그리고 상기 제 2 플라즈마를 점화하기 위해서 상기 기판을 상기 장치의 제 2 프로세스 챔버로 이동시키기 위한 컴퓨터-실행가능 인스트럭션들을 더 저장하는, 기판들을 프로세싱하기 위한 장치.
  42. 제 37 항에 있어서,
    상기 인스트럭션 (i) 내지 상기 인스트럭션 (iii) 은 진공을 파괴하지 않고 수행되는, 기판들을 프로세싱하기 위한 장치.
  43. 기판 상에서 반도체 재료를 에칭하는 방법에 있어서,
    상기 방법은,
    (a) 화학 흡착에 의해 상기 기판의 제 1 표면을 개질하도록 상기 기판을 염소에 노출시키는 단계;
    (b) 상기 기판을 상기 염소에 노출시키는 단계 후, 상기 제 1 개질된 표면의 적어도 일부를 제거하도록 상기 기판을 제거 종에 노출시키고 그리고 바이어스를 인가하는 단계;
    (c) 증착에 의해 상기 기판의 제 2 표면을 개질하도록 상기 기판을 육플루오르화황 및 수소에 노출시키는 단계;
    (d) 상기 기판을 육플루오르화황 및 수소에 노출시키는 단계 후, 상기 제 2 개질된 표면의 적어도 일부를 제거하도록 상기 기판을 상기 제거 종에 노출시키는 단계; 및
    (e) 상기 단계 (a) 내지 상기 단계 (d) 를 반복하고 그리고 상기 기판의 표면들을 패시베이팅하도록 상기 기판을 산소-함유 플라즈마에 주기적으로 노출시키는 단계를 포함하는, 기판 상에서 반도체 재료를 에칭하는 방법.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
US10115601B2 (en) * 2016-02-03 2018-10-30 Tokyo Electron Limited Selective film formation for raised and recessed features using deposition and etching processes
US10229837B2 (en) 2016-02-04 2019-03-12 Lam Research Corporation Control of directionality in atomic layer etching
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
JP7034645B2 (ja) * 2017-09-22 2022-03-14 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
US10763083B2 (en) * 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching
US20190131130A1 (en) * 2017-10-31 2019-05-02 Lam Research Corporation Etching metal oxide substrates using ale and selective deposition
KR102016927B1 (ko) * 2017-11-01 2019-10-21 한국기초과학지원연구원 원자층 연마 방법 및 이를 위한 연마 장치
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10217626B1 (en) * 2017-12-15 2019-02-26 Mattson Technology, Inc. Surface treatment of substrates using passivation layers
US10446394B2 (en) 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
EP3776636A4 (en) 2018-03-30 2021-12-22 Lam Research Corporation ATOMIC LAYER ENGRAVING AND SMOOTHING OF REFRACTORY METALS AND OTHER HIGH SURFACE BOND ENERGY MATERIALS
US10770305B2 (en) * 2018-05-11 2020-09-08 Tokyo Electron Limited Method of atomic layer etching of oxide
US11447876B2 (en) 2018-08-28 2022-09-20 Institute of Microelectronics, Chinese Academy of Sciences High-precision etching method
CN110867373B (zh) * 2018-08-28 2023-02-17 中国科学院微电子研究所 一种高精度的刻蚀方法
JP7138529B2 (ja) * 2018-09-28 2022-09-16 東京エレクトロン株式会社 エッチング方法
KR20200098386A (ko) * 2019-02-08 2020-08-20 주식회사 히타치하이테크 드라이 에칭 방법 및 드라이 에칭 장치
US20220362803A1 (en) * 2019-10-18 2022-11-17 Lam Research Corporation SELECTIVE ATTACHMENT TO ENHANCE SiO2:SiNx ETCH SELECTIVITY
US12074038B2 (en) * 2019-12-17 2024-08-27 Resonac Corporation Method of manufacturing passivation film
CN111243948B (zh) * 2020-01-17 2023-03-21 北京北方华创微电子装备有限公司 用于半导体加工的原子层刻蚀方法
CN116034460A (zh) * 2020-08-27 2023-04-28 朗姆研究公司 减材式铜蚀刻
US11658043B2 (en) 2020-09-03 2023-05-23 Applied Materials, Inc. Selective anisotropic metal etch
US12131914B2 (en) 2020-12-17 2024-10-29 Tokyo Electron Limited Selective etching with fluorine, oxygen and noble gas containing plasmas
WO2022169509A1 (en) * 2021-02-03 2022-08-11 Lam Research Corporation Etch selectivity control in atomic layer etching
CN113921359B (zh) * 2021-08-16 2024-04-26 江汉大学 一种吸收波材料的表面改性方法
JP7231683B1 (ja) * 2021-08-30 2023-03-01 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
EP4202979A1 (en) * 2021-12-22 2023-06-28 SPTS Technologies Limited Method of reducing surface roughness

Family Cites Families (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH061769B2 (ja) 1983-08-10 1994-01-05 株式会社日立製作所 アルミナ膜のパターニング方法
US4756794A (en) 1987-08-31 1988-07-12 The United States Of America As Represented By The Secretary Of The Navy Atomic layer etching
JPH03133128A (ja) 1989-10-19 1991-06-06 Res Dev Corp Of Japan ディジタル・エッチング方法
US5298451A (en) 1991-04-30 1994-03-29 Texas Instruments Incorporated Recessed and sidewall-sealed poly-buffered LOCOS isolation methods
JPH06151382A (ja) 1992-11-11 1994-05-31 Toshiba Corp ドライエッチング方法
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
US6022806A (en) 1994-03-15 2000-02-08 Kabushiki Kaisha Toshiba Method of forming a film in recess by vapor phase growth
DE19681602T1 (de) 1995-10-19 1998-11-26 Massachusetts Inst Technology Verfahren zum Entfernen von Metall
US6255731B1 (en) * 1997-07-30 2001-07-03 Canon Kabushiki Kaisha SOI bonding structure
EP1048064A1 (en) 1998-01-13 2000-11-02 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6177353B1 (en) 1998-09-15 2001-01-23 Infineon Technologies North America Corp. Metallization etching techniques for reducing post-etch corrosion of metal lines
US8696875B2 (en) 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US6458694B2 (en) 2000-01-24 2002-10-01 Ebara Corporation High energy sputtering method for forming interconnects
JP3662472B2 (ja) 2000-05-09 2005-06-22 エム・エフエスアイ株式会社 基板表面の処理方法
US6677242B1 (en) 2000-08-12 2004-01-13 Applied Materials Inc. Integrated shallow trench isolation approach
US6527855B2 (en) 2000-10-10 2003-03-04 Rensselaer Polytechnic Institute Atomic layer deposition of cobalt from cobalt metallorganic compounds
US20020058409A1 (en) 2000-11-16 2002-05-16 Ching-Te Lin Elimination of overhang in liner/barrier/seed layers using post-deposition sputter etch
US6448192B1 (en) * 2001-04-16 2002-09-10 Motorola, Inc. Method for forming a high dielectric constant material
KR100878103B1 (ko) 2001-05-04 2009-01-14 도쿄엘렉트론가부시키가이샤 순차적 증착 및 에칭에 의한 이온화된 ｐｖｄ
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US7049226B2 (en) 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
WO2003098662A2 (en) 2002-05-14 2003-11-27 Tokyo Electron Limited PLASMA ETCHING OF Cu-CONTAINING LAYERS
US6884730B2 (en) 2002-07-02 2005-04-26 Headway Technologies, Inc. Method of etching a film of magnetic material and method of manufacturing a thin-film magnetic head
WO2004009861A2 (en) 2002-07-19 2004-01-29 Asm America, Inc. Method to form ultra high quality silicon-containing compound layers
TWI303090B (en) 2002-08-13 2008-11-11 Lam Res Corp Method for in-situ monitoring of patterned substrate processing using reflectometry
US6933239B2 (en) 2003-01-13 2005-08-23 Applied Materials, Inc. Method for removing conductive residue
WO2004095551A1 (en) 2003-03-31 2004-11-04 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
US6841484B2 (en) 2003-04-17 2005-01-11 Chentsau Ying Method of fabricating a magneto-resistive random access memory (MRAM) device
JP2004332045A (ja) 2003-05-07 2004-11-25 Renesas Technology Corp 多層膜材料のドライエッチング方法
US7371688B2 (en) 2003-09-30 2008-05-13 Air Products And Chemicals, Inc. Removal of transition metal ternary and/or quaternary barrier materials from a substrate
US7341946B2 (en) 2003-11-10 2008-03-11 Novellus Systems, Inc. Methods for the electrochemical deposition of copper onto a barrier layer of a work piece
US20050233555A1 (en) 2004-04-19 2005-10-20 Nagarajan Rajagopalan Adhesion improvement for low k dielectrics to conductive materials
US7115522B2 (en) 2004-07-09 2006-10-03 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
CN100576474C (zh) 2004-07-20 2009-12-30 应用材料股份有限公司 以钽前驱物taimata进行含钽材料的原子层沉积
US7196955B2 (en) 2005-01-12 2007-03-27 Hewlett-Packard Development Company, L.P. Hardmasks for providing thermally assisted switching of magnetic memory elements
US7235492B2 (en) 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
JP4860219B2 (ja) 2005-02-14 2012-01-25 東京エレクトロン株式会社 基板の処理方法、電子デバイスの製造方法及びプログラム
US7214626B2 (en) 2005-08-24 2007-05-08 United Microelectronics Corp. Etching process for decreasing mask defect
US7795148B2 (en) 2006-03-28 2010-09-14 Tokyo Electron Limited Method for removing damaged dielectric material
US20070238301A1 (en) 2006-03-28 2007-10-11 Cabral Stephen H Batch processing system and method for performing chemical oxide removal
US7368393B2 (en) 2006-04-20 2008-05-06 International Business Machines Corporation Chemical oxide removal of plasma damaged SiCOH low k dielectrics
KR100905278B1 (ko) 2007-07-19 2009-06-29 주식회사 아이피에스 박막증착장치, 박막증착방법 및 반도체 소자의 갭-필 방법
KR101330707B1 (ko) 2007-07-19 2013-11-19 삼성전자주식회사 반도체 장치의 형성 방법
US8481423B2 (en) 2007-09-19 2013-07-09 International Business Machines Corporation Methods to mitigate plasma damage in organosilicate dielectrics
US8247030B2 (en) 2008-03-07 2012-08-21 Tokyo Electron Limited Void-free copper filling of recessed features using a smooth non-agglomerated copper seed layer
US7948044B2 (en) 2008-04-09 2011-05-24 Magic Technologies, Inc. Low switching current MTJ element for ultra-high STT-RAM and a method for making the same
US8252194B2 (en) 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
US7943527B2 (en) 2008-05-30 2011-05-17 The Board Of Trustees Of The University Of Illinois Surface preparation for thin film growth by enhanced nucleation
WO2011013255A1 (ja) * 2009-07-31 2011-02-03 株式会社 東芝 不揮発性記憶装置
US8124531B2 (en) 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US9034768B2 (en) 2010-07-09 2015-05-19 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US20110139748A1 (en) 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US8227344B2 (en) 2010-02-26 2012-07-24 Tokyo Electron Limited Hybrid in-situ dry cleaning of oxidized surface layers
US8709551B2 (en) 2010-03-25 2014-04-29 Novellus Systems, Inc. Smooth silicon-containing films
KR101626954B1 (ko) * 2010-03-29 2016-06-03 삼성전자주식회사 반도체 장치의 캐패시터 제조 방법 및 이에 따라 제조된 반도체 장치의 캐패시터
US9373500B2 (en) 2014-02-21 2016-06-21 Lam Research Corporation Plasma assisted atomic layer deposition titanium oxide for conformal encapsulation and gapfill applications
WO2012023537A1 (ja) 2010-08-19 2012-02-23 株式会社 アルバック ドライエッチング方法及び半導体装置の製造方法
US8524612B2 (en) 2010-09-23 2013-09-03 Novellus Systems, Inc. Plasma-activated deposition of conformal films
US8546263B2 (en) 2011-04-27 2013-10-01 Applied Materials, Inc. Method of patterning of magnetic tunnel junctions
WO2012146310A1 (en) 2011-04-29 2012-11-01 Applied Materials, Inc. Devices and methods for passivating a flexible substrate in a coating process
US9666414B2 (en) 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
TWI627303B (zh) 2011-11-04 2018-06-21 Ａｓｍ國際股份有限公司 將摻雜氧化矽沉積在反應室內的基底上的方法
US8808561B2 (en) 2011-11-15 2014-08-19 Lam Research Coporation Inert-dominant pulsing in plasma processing systems
US20130129922A1 (en) 2011-11-21 2013-05-23 Qualcomm Mems Technologies, Inc. Batch processing for electromechanical systems and equipment for same
US8633115B2 (en) 2011-11-30 2014-01-21 Applied Materials, Inc. Methods for atomic layer etching
US8883028B2 (en) 2011-12-28 2014-11-11 Lam Research Corporation Mixed mode pulsing etching in plasma processing systems
JP2013235912A (ja) 2012-05-08 2013-11-21 Tokyo Electron Ltd 被処理基体をエッチングする方法、及びプラズマエッチング装置
US8802572B2 (en) 2012-07-10 2014-08-12 Applied Materials, Inc. Method of patterning a low-k dielectric film
JP2014049466A (ja) 2012-08-29 2014-03-17 Tokyo Electron Ltd エッチング処理方法及び基板処理装置
US9177780B2 (en) 2012-10-02 2015-11-03 Applied Materials, Inc. Directional SiO2 etch using plasma pre-treatment and high-temperature etchant deposition
JP6035117B2 (ja) 2012-11-09 2016-11-30 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP5918108B2 (ja) 2012-11-16 2016-05-18 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US20140349469A1 (en) 2013-05-22 2014-11-27 Qualcomm Mems Technologies, Inc. Processing for electromechanical systems and equipment for same
JP6242095B2 (ja) 2013-06-28 2017-12-06 株式会社日立国際電気 クリーニング方法、半導体装置の製造方法、基板処理装置及びプログラム
US9362163B2 (en) 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
US20150111374A1 (en) 2013-10-18 2015-04-23 International Business Machines Corporation Surface treatment in a dep-etch-dep process
US9214334B2 (en) 2014-02-18 2015-12-15 Lam Research Corporation High growth rate process for conformal aluminum nitride
US9257638B2 (en) 2014-03-27 2016-02-09 Lam Research Corporation Method to etch non-volatile metal materials
US9773683B2 (en) 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
FR3023971B1 (fr) 2014-07-18 2016-08-05 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
US9349637B2 (en) 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US9520294B2 (en) 2014-08-29 2016-12-13 Applied Materials, Inc. Atomic layer etch process using an electron beam
US9627608B2 (en) 2014-09-11 2017-04-18 Lam Research Corporation Dielectric repair for emerging memory devices
US9240315B1 (en) 2014-10-10 2016-01-19 Applied Materials, Inc. CVD oxide surface pre-conditioning by inductively coupled O2 plasma
US9609730B2 (en) 2014-11-12 2017-03-28 Lam Research Corporation Adjustment of VUV emission of a plasma via collisional resonant energy transfer to an energy absorber gas
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US10381227B2 (en) 2014-12-18 2019-08-13 The Regents Of The University Of Colorado, A Body Corporate Methods of atomic layer etching (ALE) using sequential, self-limiting thermal reactions
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US9892935B2 (en) 2015-05-28 2018-02-13 International Business Machines Corporation Limiting electronic package warpage with semiconductor chip lid and lid-ring
TWI750120B (zh) 2015-06-05 2021-12-21 美商蘭姆研究公司 GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻
US9449843B1 (en) 2015-06-09 2016-09-20 Applied Materials, Inc. Selectively etching metals and metal nitrides conformally
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9520821B1 (en) 2015-08-19 2016-12-13 Nidec Motor Corporation System and method for optimizing flux regulation in electric motors
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
KR20170050056A (ko) 2015-10-29 2017-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
JP6960400B2 (ja) 2015-11-10 2021-11-05 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード エッチング反応物質、およびそれを使用するプラズマフリーの酸化物エッチング方法
WO2017099718A1 (en) 2015-12-08 2017-06-15 Intel Corporation Atomic layer etching of transition metals by halogen surface oxidation
US9735024B2 (en) 2015-12-28 2017-08-15 Asm Ip Holding B.V. Method of atomic layer etching using functional group-containing fluorocarbon
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US20170243755A1 (en) 2016-02-23 2017-08-24 Tokyo Electron Limited Method and system for atomic layer etching
US10256108B2 (en) 2016-03-01 2019-04-09 Lam Research Corporation Atomic layer etching of AL2O3 using a combination of plasma and vapor treatments
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US9837312B1 (en) 2016-07-22 2017-12-05 Lam Research Corporation Atomic layer etching for enhanced bottom-up feature fill
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US10494715B2 (en) 2017-04-28 2019-12-03 Lam Research Corporation Atomic layer clean for removal of photoresist patterning scum
US20190131130A1 (en) 2017-10-31 2019-05-02 Lam Research Corporation Etching metal oxide substrates using ale and selective deposition

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