KR20170090989A - 태양전지의 제조 방법 - Google Patents

태양전지의 제조 방법 Download PDF

Info

Publication number
KR20170090989A
KR20170090989A KR1020160151337A KR20160151337A KR20170090989A KR 20170090989 A KR20170090989 A KR 20170090989A KR 1020160151337 A KR1020160151337 A KR 1020160151337A KR 20160151337 A KR20160151337 A KR 20160151337A KR 20170090989 A KR20170090989 A KR 20170090989A
Authority
KR
South Korea
Prior art keywords
temperature
silicon oxide
oxide layer
layer
semiconductor substrate
Prior art date
Application number
KR1020160151337A
Other languages
English (en)
Inventor
정주화
안준용
김재성
장원재
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to CN201910303829.1A priority Critical patent/CN110061096B/zh
Priority to CN201710054307.3A priority patent/CN107026218B/zh
Priority to JP2017013392A priority patent/JP6392385B2/ja
Priority to EP17153480.3A priority patent/EP3200243B1/en
Priority to US15/418,336 priority patent/US10050170B2/en
Publication of KR20170090989A publication Critical patent/KR20170090989A/ko
Priority to KR1020170151585A priority patent/KR102106071B1/ko
Priority to US15/832,321 priority patent/US10367115B2/en
Priority to US16/443,564 priority patent/US20190305171A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
    • H01L31/1864—Annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0236—Special surface textures
    • H01L31/02366—Special surface textures of the substrate or of a layer on the substrate, e.g. textured ITO/glass substrate or superstrate, textured polymer layer on glass substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/036—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/036—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes
    • H01L31/0392—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including thin films deposited on metallic or insulating substrates ; characterised by specific substrate materials or substrate features or by the presence of intermediate layers, e.g. barrier layers, on the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/075—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PIN type, e.g. amorphous silicon PIN solar cells
    • H01L31/077—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PIN type, e.g. amorphous silicon PIN solar cells the devices comprising monocrystalline or polycrystalline materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/546—Polycrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Photovoltaic Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명의 일 실시예에 따른 제조 방법은 반도체 기판 위에 실리콘 산화물층을 형성하는 단계, 이어서 바로 상기 실리콘 산화물층을 570℃ ~ 700℃ 온도에 노출시켜 어닐링(annealing)시키는 단계를 포함한다.

Description

태양전지의 제조 방법{METHOD FOR FABRICATING A SOLAR CELL}
본 발명의 일 실시예는 터널링층을 갖는 태양전지의 새로운 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
최근 개발되고 있는 태양전지는 효율을 좋게 하기 위해 하기 위해 기판과 도펀트가 반도체층 사이에 터널링층을 배치해 셀 효율을 높이고 있다. 이 터널링층은 실리콘 산화물로 이뤄지는데 터널링 효과를 얻기 위해서는 어닐링(annealing) 공정이 수반되어야 한다.
한편, 효율은 태양 전지의 성능을 평가하는 중요한 인자로, 이 효율은 태양 전지의 발전 성능과 직결되어 있다.
본 발명의 일 실시예에서는 실리콘 산화물층을 형성하고 이어서 바로 어닐링을 실시해 효율을 좋게 개선한 새로운 형태의 태양 전지 방법을 개시한다.
본 발명의 다른 실시예에서는 반도체층을 형성하기 전에 어닐링을 실시해서 효율을 좋게 개선한 새로운 형태의 태양 전지 방법을 개시한다.
본 발명의 일 실시예에 따른 제조 방법은 반도체 기판 위에 실리콘 산화물층을 형성하는 단계, 연속해서 상기 실리콘 산화물층을 570℃ ~ 700℃ 온도에 노출시켜 어닐링(annealing)하는 단계를 포함한다.
상기 어닐링하는 단계에서, 상기 실리콘 산화물층은 상기 700℃보다 작은 온도에서 제1 시간 동안 서서히 700℃ 근처까지 가열된 후, 제2 시간동안 이 온도를 유지하다, 제3 시간동안 상기 작은 온도로 서서히 낮아진다.
상기 제1 시간동안 1분당 상승 온도는 약 10℃일 수 있고, 상기 제1 시간은 8분 ~ 12분일 수 있다.
상기 작은 온도는 600℃와 같거나 큰 온도일 수 있고, 상기 제2 시간은 12분 ~ 18분일 수 있다.
상기 제3 시간동안 1분당 하강 온도는 상기 제1 시간동안 1분당 상승 온도보다 작을 수 있고, 상기 제3 시간동안 1분당 하강 온도는 약 10℃이다.
상기 제1 시간은 상기 제2 시간보다 짧거나, 상기 제3 시간보다 짧을 수 있다.
상기 제1 시간과 제2 시간, 그리고 제3 시간을 합한 시간은 1시간과 같거나 작을 수 있다.
상기 산화물층을 형성하는 단계와, 상기 터널링층으로 변환시키는 단계는 인-시츄(in-situ) 공정으로 진행될 수 있다.
상기 실리콘 산화물층은 상기 반도체 기판의 표면을 습식 산화하여 형성하거나, 화학적 솔루션에 노출시켜 상기 산화물층을 형성하거나, 열적 산화를 통해 형성할 수 있다.
상기 습식 산화하는 것은 상기 반도체 기판을 80℃ 내지 90℃의 순수(DI water)에 노출시키는 것을 포함할 수 있다.
상기 습식 산화하는 것은 상기 반도체 기판을 순수(DI water)에 10분 내지 20분간 노출시키는 것을 포함할 수 있다.
상기 실리콘 산화물층은 SiO2일 수 있고, 상기 터널링층의 두께는 1 ~ 1.5(nm)인 것이 바람직하다.
본 발명의 다른 실시예에서는 반도체 기판 위에 제1 온도에서 실리콘 산화물층을 형성하는 단계, 상기 실리콘 산화물층을 제2 온도에서 어닐링(annealing)해 터널링층을 형성하는 단계, 상기 터널링층 위에 다결정 실리콘층을 형성하는 단계를 포함하는 태양전지의 제조 방법을 개시한다.
상기 실리콘 산화물층을 형성하는 단계에서, 상기 실리콘 산화물층은 화학적 산화에 의해 형성될 수 있고, 상기 터널링층을 형성하는 단계에서, 상기 제2 온도의 챔버에서 어닐링이 실시될 수 있다.
상기 실리콘 산화물층을 형성하는 단계에서, 상기 실리콘 산화물층은 챔버 안에서 열적 산화에 의해 형성될 수 있고, 상기 터널링층을 형성하는 단계는 상기 챔버 안에서 인-시츄(in-situ)로 연속해서 실시될 수 있다.
상기 제1 온도와 상기 제2 온도는 실질적으로 동일하고, 그 온도는 570℃ ~ 700℃일 수 있다.
상기 다결정 실리콘층은 상기 터널링층 위에 바로 다결정 실리콘을 증착해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 실리콘 산화물층을 형성한 후에 이어서 바로 어닐링을 실시하기 때문에 개선된 터널링층을 형성할 수가 있다.
또한 반도체층을 형성하기 전에 어닐링층 하기 때문에 낮은 온도에서 열처리가 가능하다.
또한, 열처리시 온도를 100℃이내에서 서서히 상승시켰다 하강시키기 때문에, 반도체 기판에 가해지는 열적 스트레스를 줄여 셀 효율을 향상시킨다.
도 1은 본 발명의 일 실시예에 따른 제조 방법을 이용해서 제작한 태양전지의 단면 모습을 보여준다.
도 2는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 설명하는 흐름도이다.
도 3은 실리콘 산화물층의 열처리시 온도 변화를 보여주는 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 설명하는 흐름도이다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 제작 방법을 이용해서 도 1에 따른 태양 전지를 제작하는 과정을 모식적으로 보여준다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. 도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 간단히 하거나 생략하였으며, 또한 두께, 넓이, 크기 등은 자의적으로 실제와 다르게 조정을 하였는 바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. 또한, 증착법, 스퍼터링법과 같이 잘 알려진 반도체 제조 방법들에 대해선 발명의 본질이 불명확해지지 않도록 자세한 설명은 생략하였다.
도 1은 후술하는 본 발명의 일 실시예에 따른 제조 방법을 이용해서 제작한 태양전지의 단면 모습을 보여준다.
도 1을 참조하면, 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 후면 쪽에 위치하는 n+ 영역(20)과, 반도체 기판(10)의 전면 쪽에 위치하는 p+ 영역(30)을 포함해 구성된다. 전극(42, 44)은 n+ 영역(20)에 연결되는 제1 전극(42)과, p+ 영역(30)에 연결되는 제2 전극(44)을 포함한다. 그리고 태양 전지(100)는, 제1 패시베이션막(24), 제2 패시베이션막(34), 반사 방지막(36)과 같은 절연막을 더 포함할 수 있다. 이를 상세하게 설명한다.
반도체 기판(10)은 단결정 구조의 반도체층으로 구성된다. 반도체 기판(10)이 단결정 반도체로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 단결정 반도체로 구성되는 반도체 기판(10)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(10)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 전면의 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)에서 pn 접합이루는 영역까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
반도체 기판(10)은 n형 또는 p형 도펀트가 낮은 도핑 농도로 도핑되어 있는데, 바람직한 한 형태에서 반도체 기판(10)은 n형 도펀트로 도핑되어 있다.
반도체 기판(10)의 후면 전체에는 n+ 영역(20)이 형성되어 있다. 일 예로, 반도체 기판(10) 위에 터널링층(22)이 형성되고, 터널링층(22) 위에 n+ 영역(20)이 형성될 수 있다.
터널링층(22)은 반도체 기판(10)의 후면에 접촉 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 이 터널링층(22)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(22)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(22)을 통과할 수 있도록 한다. 또한, 터널링층(22)은 n+ 영역(20)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(22)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 특히, 터널링층(22)이 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(22)의 두께가 제1 및 제2 패시베이션막(24, 34), 제1 또는 제2 도전형 영역(20, 30)의 두께보다 작을 수 있다. 일 예로, 터널링층(22)의 두께가 2nm 이하일 수 있고, 일 예로, 1nm ~ 1.5nm 이다.
터널링층(22)의 두께가 2nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 터널링층(22)의 두께가 1nm 미만이면 원하는 품질의 터널링층(22)을 형성하기에 어려움이 있을 수 있다.
n+ 영역(20)은 반도체 기판(10)과 동일한 반도체 물질(좀더 구체적으로, 단일 반도체 물질, 일례로, 실리콘)을 포함하는 반도체층으로 구성된다. 그러면, p+ 영역(30)이 반도체 기판(10)과 유사한 특성을 가져 서로 다른 반도체 물질을 포함할 경우에 발생할 수 있는 특성 차이를 최소화할 수 있다. 다만, n+ 영역(20)이 반도체 기판(10) 위에서 반도체 기판(10)과 별개로 형성되므로, 반도체 기판(10) 위에서 쉽게 형성될 수 있도록 n+ 영역(20)이 반도체 기판(10)과 다른 결정 구조를 가질 수 있다.
예를 들어, n+ 영역(20)은 다결정 실리콘으로 이뤄진 반도체층에, n형 도펀트를 도핑하여 만들 수 있다. 그러면 우수한 전기 전도도를 가져 캐리어의 이동을 원활하게 할 수 있고, 산화물 등으로 구성된 터널링층(22)에서 캐리어의 터널링이 원활하게 일어나도록 유도할 수 있다.
본 실시예에서 n+ 영역(20)을 반도체 기판(10)과 별개로 형성하여 반도체 기판(10) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 저감할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다.
반도체 기판(10)의 전면 쪽에는 p+ 영역(30)이 형성되어 있다. 일 예로, 본 실시예에서는 p+ 영역(30)이 반도체 기판(10)의 일부에 p형 도펀트가 도핑되어 형성된 도핑 영역으로, 반도체 기판(10)과 pn 접합을 이룬다.
여기서, p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다.
도 1의 태양전지에서는 반도체 기판(10)과 별개로 형성되는 n+ 영역(20)이 반도체 기판(10)의 후면 쪽에 위치하고, 반도체 기판(10)의 일부를 구성하는 p+ 영역(30)이 반도체 기판(10)의 전면 쪽에 위치한다. 반도체 기판(10)과 다른 결정 구조를 가지는 n+ 영역(20)이 반도체 기판(10)의 전면 쪽에 위치하면 n+ 영역(20)에서의 광 흡수가 증가되어 pn 접합에 도달하는 광량이 저하될 수 있으므로, n+ 영역(20)을 반도체 기판(10)의 후면 쪽에 위치시킨 것이다.
제1 및 제2 도전형 영역(20, 30) 위에는 제1 및 제2 전극(42, 44)에 대응하는 개구부(102, 104)를 제외하고 절연물질로 이뤄진 막들이 전체적으로 형성될 수 있다. 이러한 절연막은 별도로 도펀트를 포함하지 않는 언도프트 절연막이다.
일 예로, n+ 영역(20) 위에는 개구부(102)를 제외한 부분에 제1 절연막이 전체적으로 형성되고, p+ 영역(30) 위에는 개구부(104)를 제외한 부분에 제2 절연막이 전체적으로 형성된다. 이러한 절연막은 패시베이션막으로, 도핑 영역(20, 30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다.
그리고, 또 다른 절연막으로 반도체 기판(10)의 전면에 광의 반사율을 줄이는 반사 방지막(36)이 더 형성되어 있다.
이 같은 절연막은, 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가진다.
제1 전극(42)은 n+ 영역(20)과 컨택(contact)을 이뤄 n+ 영역(20)에 전기적으로 연결되고, 제2 전극(44)은 p+ 영역(30)에 전기적으로 연결된다. 이 제1 전극(42)과 제2 전극(44)은 각각 절연막에 형성한 개구부(102, 104)를 통해 n+ 영역(20)과 p+ 영역(30)에 연결된다.
도 2는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 설명하는 흐름도이다.
본 발명의 일 실시예에 따른 제조 방법은 반도체 기판 위에 실리콘 산화물층을 형성하는 단계(S11)를 포함한다.
실리콘 산화물층은 SiOx와 같은 화학식을 갖는 물질로, 바람직한 한 형태에서는 SiO2이다.
실리콘 산화물층을 반도체 기판 위에 형성하는 방법은 습식 산화(wet oxidation), 열적 산화(thermal oxidation) 또는 화학적 산화(chemical oxidation) 방식이 모두 사용될 수 있다.화학적 산화는 반도체 기판의 표면을 액상의 산화제로 이뤄진 화학 솔루션(chemical solution)에 노출시켜 실리콘 산화물층을 형성하는 방식이다. 산화제로는 오존(O3)과 과산화 수소(H2O2)와 같은 것들이 이용된다.
습식 산화는 예를 들어, 반도체 기판을 순수(DI water)조건에서 린스하여 기판 표면에 얇은 산화막을 형성하는 방식일 수 있다. 구체적으로, 약 80℃ 내지 약 90℃ 온도의 순수에 반도체 기판을 약 10분 내지 약 20분간 노출 시킴으로써 반도체 기판에 실리콘 산화물층을 형성할 수 있다.
순수(DI water)의 온도가 상기 범위를 유지함으로써, 빠른 시간 내에 적절한 수준의 산화막 형성이 가능하다. 순수(DI water)의 온도가 90℃ 초과인 경우, 순수의 끓는점에 가까워 안정적인 공정 진행이 어려울 수 있다. 순수(DI water)의 온도가 80℃ 미만인 경우, 충분한 산화막 형성이 어려울 수 있다.
또한, 반도체 기판을 순수(DI water)에 노출시키는 시간이 10분 미만인 경우, 충분한 수준의 산화막 형성이 어려울 수 있다. 반도체 기판을 순수(DI water)에 노출시키는 시간이 20분 초과인 경우, 공정 시간이 길어져 공정 효율이 저하될 수 있고, 산화막 두께가 두꺼워져 터널링 효과가 나타나지 않을 수 있다.
즉, 습식 산화는 반도체 기판을 순수(DI water)에 노출시키는 시간 및 온도를 동시에 제어함으로써 효과적으로 산화막을 형성할 수 있다.
습식 산화는 산화제등을 포함하지 않는 순수(DI water)를 사용한다는 점에서 화학적 산화와 구별될 수 있다.
순수(DI water)를 이용하여 반도체 기판에 실리콘 산화막을 형성하는 경우, 생산비가 저렴하고, 화학적 산화에 비해 별도의 세척 공정(rinsing)이 불필요하기 때문에 공정이 간소화되어 생산성이 향상될 수 있다.
뿐만 아니라, 순수(DI water)를 이용하여 반도체 기판에 실리콘 산화막을 형성하는 경우, 생산비가 저렴하고, 화학적 산화에 비해 결함(defect site)이 상대적으로 적어 향상된 품질의 실리콘 산화막을 구현할 수 있다. 열적 산화는 550℃ ~ 700℃ 의 챔버(chamber)에 반도체 기판을 위치시키고, 반응 가스를 주입해 1분 ~ 2분 동안 반도체 기판의 표면에서 화학 반응을 일으키는 형태로 이뤄진다. 반응 가스로는 질소(N2)와 산소(O2)가 이용될 수 있으며, 추가로 물 또는 염산의 액상 버블이 추가될 수도 있다.
실리콘 산화물층의 두께는 1 ~ 1.5(nm)로, 1.5(nm) 이상에서는 터널링 효과를 기대하기 어렵다.
열적 산화로 실리콘 산화물층을 만드는 경우에, 이어지는 어닐링 공정(S13)을 동일한 챔버에서 진행할 수 있어 인-시츄(in-situ)가 가능해, 제조 시간을 줄일 수 있다.
다음으로, 본 발명의 일 실시예에 따른 제조 방법은 실리콘 산화물층을 570℃ ~ 700℃ 온도의 챔버에서 어닐링(annealing)을 실시해서 터널링층으로 변환시키는 단계(S13)를 포함한다.
실리콘 산화물층은 챔버에서 570℃ ~ 700℃ 온도에 노출돼 어닐링된다. 바람직한 한 형태에서, 열적 피로(thermal stress)를 최소화하기 위해서 실리콘 산화물층은 570℃ 근처에서 서서히 가열되기 시작해 700℃ 근처까지 가열되었다 서서히 낮아진다.
도 3은 어닐링 공정의 온도 변화를 보여준다.
도 3에서 예시하는 바처럼, 반도체 기판은 0 ~ t1 시간 동안 시작 온도에서 최대 온도까지로 상승하면서 서서히 가열되며, t1 ~ t2 시간 동안은 최대 온도로 가열되며, t2 ~ t3 시간 동안은 최대온도에서 시작온도로 내려가면서 서서히 가열된다. 시간의 순서에 따라 0 ~ t1 시간 사이를 제1 구간, t1 ~ t2 시간 사이를 제2 구간, t2 ~ t3 시간 사이를 제3 구간으로 정의할 수 있다.
제1 구간에서, 바람직한 한 형태에서, 시작 온도는 반도체 기판이 챔버에서 가열되기 시작하는 온도로, 약 600℃ 이상의 온도이고, 최대 온도는 약 700℃이다. 한편, 명세서 전체에서 수치를 설명함에 있어 "약"이라는 단어를 사용하는데, 이는 수치를 측정하는 위치나 시간 또는 방법 등에 따라 조금씩 달라질 수가 있어, 이를 포함하기 위해 사용하는 것인지, 설명을 불명확하게 하고자 함은 아니다.
시작 온도를 약 600℃ 이상의 온도로 설정하는 이유는 최대 온도와의 차이를 줄이기 위한 것으로, 시작 온도와 최대 온도 차이가 적을수록 반도체 기판은 열처리 공정 중 열적 변형에 대한 스트레스를 줄일 수 있다. 바람직한 한 형태에서, 시작 온도와 최대 온도의 차이는 100℃보다 작은 것이 바람직하다.
만약, 100℃보다 커지게 되면, 온도 차이가 심해서 열적 변형에 대한 스트레스로 인해 반도체 기판이 열처리 공정 중 손상될 수 있고, 공정 런닝 타임이 길어져 제조비가 커지는 문제가 있다.
그리고, 공정 설비나 반도체 기판에 가해지는 열적 스트레스를 고려해서, 시작 온도에서 최대온도까지 1분당 상승 온도는 약 10℃인 것이 바람직하고, 상승 시간은 8분 ~ 12분인 것이 바람직하다.
상승 시간이 8분보다 작아지면, 분당 상승 온도가 너무 높아 반도체 기판에 가해지는 열적 스트레스가 커지며, 12분보다 늘어나면 런닝 타임이 길어지고 최대 온도와 시작 온도 사이의 온도 편차가 너무 커지는 문제가 있다.
제2 구간에서, 반도체 기판은 t1 ~ t2 동안 최대 온도로 가열되는데, 바람직한 형태에서 최대 온도는 약 700 ℃이고, 가열 시간은 12분 ~ 18분이다.
최대 온도는 시작 온도와 온도 편차를 고려해 약 700℃ 전후의 값을 갖는다. 그리고, 가열 시간은 최대 온도에 따라 조절되는데, 최대 온도가 700℃인 경우에 12분 ~ 18분 동안 가열했을 때 가장 안정된 어닐링이 이뤄진다. 만약 최대 온도가 700℃보다 작아지면 가열 시간(t1 ~ t2)은 상대적으로 늘어나게 되는데, 이 경우 런닝 타임이 길어져 생산비를 상승시키게 되므로, 산업상 이용 가능성을 고려하면 바람직하지는 못하다.
제3 구간에서, 반도체 기판은 t2 ~ t3 동안은 최대온도에서 시작온도로 내려가면서 서서히 가열된다.
이 제3 구간은 온도를 서서히 내리면서 막질을 안정화시키는 구간이다. 이 제3 구간동안 1분당 분당 하강 온도는 약 5℃로, 제1 구간의 1분당 상승 온도보다 작은 것이 바람직하다. 이처럼 1분당 하강 온도가 1분당 상승온도보다 작아야 어닐링이 잘 이뤄진다.
이처럼, 본 발명의 바람직한 형태에서, 제3 구간의 안정화 시간은 제1 구간보다 작으며, 보다 바람직하게는 제1 구간의 약 2배 시간 동안 이뤄져, 16분 ~ 24분이다
그리고, 제1 구간, 제2 구간, 제3 구간을 총 합친 시간은 1시간을 넘기지 않는 것이 바람직한데, 1시간 이상이 되면 반도체 기판에 높은 온도에 너무 오랫동안 노출돼 열적 스트레스가 심해지고, 또한 런닝 타임이 길어져 제조비를 상승시키는 문제가 있다.
한편, 이 단계(S13)에서는 이처럼 실리콘 산화물층이 드러난 상태에서 열처리를 시행하기 때문에 570℃ ~ 700℃ 의 낮은 온도에서 실리콘 산화물층을 어닐링해서 터널링층으로 변환하는 것이 가능하다.
한편, 570℃보다 낮은 온도에서 실리콘 산화물층(22a)을 가열하게 되면, 실리콘 산화물층(22a)이 터널링층(22)으로 변환되지 않고, 되더라도 그 터널링 효과가 거의 없다. 이 같은 결과는 아래에서 설명되는 실험 결과를 통해 확인할 수가 있다.
이 같은 본 발명의 일 실시예에 따르면, 실리콘 산화물층의 열적 변형에 대한 스트레스를 줄이며, 온도 변화가 크지 않기 때문에 공정 시간을 줄이는 것이 가능하다. 또한, 실리콘 산화물층을 형성할 때 사용하는 챔버와 동일한 챔버를 이용해 실리콘 산화물층을 열처리하는 것이 가능하므로 인-시츄(in-situ) 공정으로 프로세스를 진행할 수 있어 공정 시간을 더욱 줄일 수 있다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 설명하는 흐름도이다.
본 발명의 다른 실시예에 따른 제조 방법은 제1 온도에서 반도체 기판 위에 실리콘 산화물층을 형성하는 단계(S21)를 포함한다. 실리콘 산화물층은 SiOx와 같은 화학식을 갖는 물질로, 바람직한 한 형태에서는 SiO2이다.
실리콘 산화물층을 반도체 기판 위에 형성하는 방법은 습식 산화(wet oxidation), 열적 산화(thermal oxidation)나 화학적 산화(chemical oxidation)로 형성할 수 있다.
화학적 산화는 화학 솔루션은 반도체 기판의 표면을 액상의 산화제에 노출시켜 실리콘 산화물층을 형성하는 방식으로, 산화제로는 오존(O3)과 과산화 수소(H2O2)와 같은 것들이 이용된다. 이 화학적 산화는 70℃ ~ 90℃ 온도의 산화제에 반도체 기판을 5 ~ 15분 간 딥핑시켜, 표면을 산화시키는 형태로 실시된다.
습식 산화는 예를 들어, 반도체 기판을 순수(DI water)조건에서 린스하여 기판 표면에 얇은 산화막을 형성하는 방식일 수 있다. 구체적으로, 약 80℃ 내지 약 90℃ 온도의 순수에 반도체 기판을 약 10분 내지 약 20분간 노출 시킴으로써 반도체 기판에 실리콘 산화물층을 형성할 수 있다.
순수(DI water)의 온도가 상기 범위를 유지함으로써, 빠른 시간 내에 적절한 수준의 산화막 형성이 가능하다. 순수(DI water)의 온도가 90℃ 초과인 경우, 순수의 끓는점에 가까워 안정적인 공정 진행이 어려울 수 있다. 순수(DI water)의 온도가 80℃ 미만인 경우, 충분한 산화막 형성이 어려울 수 있다.
또한, 반도체 기판을 순수(DI water)에 노출시키는 시간이 10분 미만인 경우, 충분한 수준의 산화막 형성이 어려울 수 있다. 반도체 기판을 순수(DI water)에 노출시키는 시간이 20분 초과인 경우, 공정 시간이 길어져 공정 효율이 저하될 수 있고, 산화막 두께가 두꺼워져 터널링 효과가 나타나지 않을 수 있다.
즉, 습식 산화는 반도체 기판을 순수(DI water)에 노출시키는 시간 및 온도를 동시에 제어함으로써 효과적으로 산화막을 형성할 수 있다.
습식 산화는 산화제등을 포함하지 않는 순수(DI water)를 사용한다는 점에서 화학적 산화와 구별될 수 있다.
순수(DI water)를 이용하여 반도체 기판에 실리콘 산화막을 형성하는 경우, 생산비가 저렴하고, 화학적 산화에 비해 별도의 세척 공정(rinsing)이 불필요하기 때문에 공정이 간소화되어 생산성이 향상될 수 있다.
뿐만 아니라, 순수(DI water)를 이용하여 반도체 기판에 실리콘 산화막을 형성하는 경우, 생산비가 저렴하고, 화학적 산화에 비해 결함(defect site)이 상대적으로 적어 향상된 품질의 실리콘 산화막을 구현할 수 있다.열적 산화는 반도체 기판 위에 실리콘 산화물층을 형성하는 방식으로, 550℃ ~ 700℃ 의 챔버(chamber)에 반도체 기판을 위치시키고, 반응 가스를 주입해 1분 ~ 2분 동안 반도체 기판의 표면에서 화학 반응을 일으키는 형태로 이뤄진다. 반응 가스로는 질소(N2)와 산소(O2)가 이용될 수 있으며, 추가로 물 또는 염산의 액상 버블이 추가될 수도 있다.
실리콘 산화물층의 두께는 1 ~ 1.5(nm)로, 1.5(nm) 이상에서는 터널링 효과를 기대하기 어렵다.
열적 산화로 실리콘 산화물층을 만드는 경우에, 이어지는 어닐링 공정(S23)을 동일한 챔버에서 진행할 수 있어 인-시츄(in-situ)가 가능해, 제조 시간을 줄일 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 제조 방법은 다결정 실리콘층을 형성하기 전에 실리콘 산화물층을 570℃ ~ 700℃ 온도의 챔버에서 어닐링(annealing)을 실시해서 터널링층으로 변환시키는 단계(S23)를 포함한다.
실리콘 산화물층은 챔버에서 570℃ ~ 700℃ 온도에 노출돼 어닐링된다. 바람직한 한 형태에서, 열적 피로(thermal stress)를 최소화하기 위해서 실리콘 산화물층은 570℃ 근처에서 서서히 가열되기 시작해 700℃ 근처까지 가열되었다 서서히 낮아지는데, 도 3과 같은 어닐링이 이뤄진다.
다음으로, 본 발명의 다른 실시예에 따른 제조 방법은 터널링층 위에 다결정 실리콘층을 형성하는 단계(23)를 포함한다.
바람직한 한 형태에서, 다결정 실리콘층은 LPCVD(low pressure chemical vapor deposition)법에 의해, 300 ~ 400nm 두께로 형성된다.
이 공정에서 사용되는 반응 가스는 다결정 실리콘층을 구성하는 Si를 포함하는 기체, 일 예로 실란 가스를 포함하는데, 다결정 실리콘층은 결정 구조만 다결정 구조를 이루고 있어, 반응 가스로 Si만을 포함하는 단순한 기체(예, 실란 가스)만으로 구성된다. 추가로, 산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절해, 결정 성장이 잘 일어나도록 할 수 있다.
LPCVD법으로 반도체층을 형성하는 경우에, 반응 온도를 조절해 반도체층을 비정질 실리콘(a-Si) 또는 다결정 실리콘(polycrystalline silicon)으로 증착할 수가 있는데. 반응 온도가 약 600℃ 이하에서는 비정질 실리콘이 형성되고, 약 600℃ 이상에서는 다결정 실리콘이 형성된다.
바람직한 한 형태에서, 다결정 실리콘층은 터널링층 위에 바로 다결정 실리콘층으로 형성될 수 있게, 약 600℃ 이상의 온도에서 20분 ~ 35분 동안 LPCVD법에 의해서 형성되고, 보다 바람직하게는 어닐링 공정의 온도 범위 내의 온도에서 LPCVD법을 실시해 두 공정 사이의 온도 변화가 거의 없도록 한다. 그러면, 두 공정 사이의 온도 변화가 거의 없기 때문에, 반도체 기판에 가해지는 열적 피로를 줄이는 것이 가능하고, 또한 온도 변화가 거의 없다는 것은 공정간 온도를 맞춰 안정화하는 시간이 그만큼 줄어드는 것이므로, 런닝 타임 역시 줄이는 것이 가능하다.
한편, 이 다결정 실리콘층을 비정질 실리콘으로 먼저 형성 한 후에 이후 열처리를 통해 다결정 실리콘으로 형성하는 것도 가능하나, 비정질 실리콘을 다결정 실리콘으로 변환하기 위해서는 900℃ 근처 온도에서 열처리가 이뤄줘야 한다. 이처럼 높은 온도에서 열처리가 이뤄지면 실리콘 산화물층이 받는 열적 피로가 클 수 밖에 없었고, 온도 변화도 심하기 때문에 열적 피로는 더 더욱 커질 수 밖에 없다. 또한 이처럼 높은 온도를 사용하는 경우에는 공정의 런닝 타임(running time)이 증가해서 제조 가격을 높이고 효율은 떨어트릴 수 밖에 없다.
이처럼, 이 실시예에서는 다결정 실리콘층을 터널링층 위에 형성해서 후속 공정에서 다결정 실리콘층을 열처리하는 공정을 생략하고, 그 대신에 실리콘 산화물층은 다결정 실리콘층을 형성하기 전에 낮은 온도로 어닐링을 실시한다.
이하, 상술한 본 발명의 일 실시예에 대한 효과를 알아보기 위해서 실험한 결과에 대해 살펴본다.
본 발명의 효과를 알아보기 위해서 다음과 같이 4개의 샘플을 제작하고, Sun-Voc 측정을 통해 implied Voc를 측정하였다.
샘플 1
샘플 1은 반도체 기판에 SiO2로 이뤄진 실리콘 산화물층을 1 ~ 1.5(nm)의 두께로 형성한 후 이를 어닐링시키기 위해서 570℃ ~ 700℃ 온도로 서서히 가열하였다 내리고, 그 위에 다결정 실리콘으로 이뤄진 반도체층과 SiNx로 이뤄진 절연막을 각각 형성하였다.
샘플 2
샘플 2는 반도체 기판에 실리콘 산화물층을 1 ~ 1.5(nm)의 두께로 형성하고, 어닐링 과정없이 실리콘 산화물층 위에 다결정 실리콘으로 이뤄진 반도체층과 SiNx로 이뤄진 절연막을 각각 형성하였다.
샘플 3
샘플 3은 반도체 기판에 SiO2로 이뤄진 실리콘 산화물층을 1 ~ 1.5(nm)의 두께로 형성한 후 이를 570℃ ~ 700℃ 온도로 서서히 가열해 어닐링을 실시하고, 그 위에 다결정 실리콘으로 이뤄진 반도체층을 형성한 후 이를 800℃ ~ 1000℃ 온도 범위에서 n형 도펀트를 반도체층에 확산시켜 n+ 도핑 영역을 형성하고, 그 위에 SiNx로 이뤄진 절연막을 형성하였다.
샘플 4
샘플 4는 반도체 기판에 실리콘 산화물층을 1 ~ 1.5(nm)의 두께로 형성하고, 어닐링 과정없이 이 실리콘 산화물층 위에 다결정 실리콘으로 이뤄진 반도체층을 형성한한 후 이를 750℃ ~ 900℃ 온도 범위에서 n형 도펀트를 반도체층에 확산시켜 n+ 도핑 영역을 형성하고, 그 위에 SiNx로 이뤄진 절연막을 형성하였다.
이렇게 제작한 샘플 1 내지 4의 implied Voc를 측정한 결과는 아래 표 1과 같다.
implied Voc(mV)
샘플 1 720 ~ 730
샘플 2 680
샘플 3 735
샘플 4 680
위 실험 결과를 통해 확인할 수 있듯이, 실리콘 산화물층을 570℃ ~ 700℃ 온도에서 열처리한 경우(샘플 1)가 열처리하지 않은 경우(샘플 2, 4)보다, implied Voc가 40 ~ 50 정도 상승하는 것을 확인할 수 있었다.
그리고, 샘플 4는 샘플 2와 비교해서 반도체층을 형성했다는 점에서만 차이가 있고, 실리콘 산화물층을 열처리하는 과정을 생략하였다는 점에서 공통되는데, 실험 결과는 implied Voc의 값은 680로 동일하였다.
이 결과는 실리콘 산화물을 형성한 후 이어서 바로 열처리를 실시해야지만 실리콘 산화물이 터널링층으로 형성되면서 터널링 효과가 있음을 반증한다.
이 같은 결과는 샘플 1과 샘플 3을 비교해서도 확인할 수 있다. 샘플 3은 샘플 1과 비교해서 실리콘 산화물층 형성 후 바로 열처리를 실시한다는 점에서는 공통되고, 샘플 3만 반도체층을 형성한 후에 열처리를 추가로 실시했다는 점에서 차이가 있는데, implied Voc의 값은 샘플 1과 거의 비슷한 수준을 값을 나타낸다. 이 결과는 실리콘산화물층을 형성한 후에 이어서 바로 열처리를 실시해야지만 효과적이지, 반도체층을 형성한 후에 실시하는 열처리는 셀 효율을 올리는데 아무런 영향을 주지 않는 것을 반증한다.
이하, 도 1에 예시된 태양전지를 상술한 본 발명의 실시예에 따른 제조 방법을 통해 제조하는 과정을 도 5a 내지 도 5h와 결부시켜 설명한다. 도 5a 내지 eh 5h는 제조 과정을 모식적으로 설명한다.
도 5a는 도 2의 S11 및 S13 단계, 그리고 도 4의 S21 및 S23단계에 대응하는 과정으로, 이 과정에서는 먼저 반도체 기판(10)의 전면과 후면에 각각 실리콘 산화물층(22a)을 형성한다.
반도체 기판(10)은 실리콘으로 이뤄진 웨이퍼이거나 벌크형 실리콘 기판이 이용될 수 있다. 그리고, 실리콘 산화물층은 SiOx와 같은 화학식을 갖는 물질로, 바람직한 한 형태에서는 SiO2이다.
실리콘 산화물층(22a)은 습식 산화, 열적 산화 또는 화학적 산화에 의해 형성된다. 이 실리콘 산화물층(22a)의 두께는 1 ~ 1.5(nm)로, 1.5(nm) 이상에서는 터널링 효과를 기대하기 어렵다.
열적 산화로 실리콘 산화물층을 만드는 경우에, 이어지는 어닐링 공정을 동일한 챔버에서 진행할 수 있어 인-시츄(in-situ)가 가능해, 제조 시간을 줄일 수 있다.
이 과정은 실리콘 산화물층(22a)을 상술한 방법과 같이 570℃ ~ 700℃ 온도로 가열해 어닐링시키는 과정을 포함한다. 이에 따라 실리콘 산화물층(22a)은 터널링층(22)으로 변환된다. 바람직한 한 형태에서, 열적 피로(thermal stress)를 최소화하기 위해서 실리콘 산화물층(22a)은 600℃ 근처에서 서서히 가열되기 시작해 700℃ 근처까지 가열되었다 서서히 다시 600℃ 근처까지 낮아진다.
이 단계에서는 이처럼 실리콘 산화물층(22a)이 드러난 상태에서 어닐링을 실시하기 때문에 570℃ ~ 700℃ 온도에서 실리콘 산화물층(22a)을 터널링층으로 변환하는 것이 가능하다. 만약, 실리콘 산화물층(22a) 위에 다른 층을 더 올린 후 열처리를 실시하는 경우에는 열처리 온도가 더 높아야 하기 때문에 열적 피로가 가중될 수 있고 높은 온도를 사용하다 보니 작업 시간이 길어질 수 밖에 없다.
종래 기술에서는 900℃ 근처까지 실리콘 산화물층(22a)을 가열하였기 때문에 실리콘 산화물층이 받는 열적 피로가 클 수 밖에 없었고, 온도 변화도 심하였기 때문에 열적 피로는 더 더욱 클 수 밖에 없다. 이처럼 높은 온도를 사용하는 경우에는 공정의 런닝 타임(running time)이 증가해서 제조 가격을 높이고 효율은 떨어트릴 수 밖에 없다.
또한, 570℃보다 낮은 온도에서 실리콘 산화물층(22a)을 가열하게 되면, 실리콘 산화물층(22a)이 터널링층(22)으로 변환되지 않고, 되더라도 그 터널링 효과가 거의 없다.
이어서, 도 5b에서 예시하는 바처럼, 반도체 기판(10)의 전면과 후면 각각에 형성된 터널링층(22) 위에 진성 반도체층(20a)을 형성한다. 이 과정은 도 4의 S25 단계에 대응한다.
진성 반도체층(20a)은 도펀트가 포함되지 않은 순수한 반도체층으로, 바람직한 한 형태에서 이 진성 반도체층(20a)은 다결정 실리콘(polysilicon)으로 만들어진다.
이 진성 반도체층(20a)은 CVD(chemical vapor doposition)법에 의하여 형성될 수 있고, 좀더 구체적으로는 LPCVD(low pressure chemical vapor deposition)법에 의하여 형성될 수 있다.
이 공정에서 사용되는 반응 가스는 진성 반도체층(20a)을 구성하는 Si를 포함하는 기체, 일 예로 실란 가스를 포함한다. 본 실시예에서는 반도체층(20a)이 진성의 다결정 실리콘으로 구성되므로, 기체 분위기는 Si만을 포함하는 단순한 기체만으로 구성된다.
그리고 이 단계에서는 추가로 산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절해, 결정 성장이 잘 일어나도록 할 수 있다.
이 단계에서의 증착 온도는 600℃ ~ 700℃ 사이여서, 상술한 어닐링에서 사용된 온도 범위 570℃ ~ 700℃에 속한다. 이처럼 두 공정 사이의 온도 변화가 거의 없기 때문에, 반도체 기판에 가해지는 열적 피로 역시 최소로 줄이는 것이 가능하고, 또한 온도 변화가 거의 없다는 것은 공정간 온도를 맞춰 안정화하는 시간이 그만큼 줄어드는 것이므로, 런닝 타임 역시 줄이는 것이 가능하다.
이어서, 도 5c를 참조하면, 이 단계는 반도체층(20a)을 도펀트로 도핑해 도핑 영역인 n+ 영역(20)으로 형성하는 과정을 포함한다.
반도체층(20a)을 n+ 영역(20)으로 형성하는 일 방법은 가열된 확산로에서 도펀트를 반도체층(20a)에 확산시키는 열 확산법이 이용될 수 있다.
도 5c는 열 확산법에 의해 n+ 영역(20)이 형성되는 것을 설명한다. 반도체 기판(10)이 n형이면, POCl3를 포함하는 기체 분위기에서 열 확산이 이뤄진다.
도핑 소스로 POCl3를 사용하는 경우에는 챔버 안으로 운반된 고온의 POCl3와 O2가 서로 반응하여 진성 반도체층(20a) 표면에 P2O5 층을 형성하고, 750℃ ~ 900℃ 온도에서 열처리를 하면 P2O5 층의 P(인)가 Si으로 이뤄진 진성 반도체층(20a) 속으로 확산되어 n+ 영역(20)이 만들어진다.
또 다른 방법에서, n+ 영역(20)은 실리케이트 유리(phosphorus silicate glass, PSG) 이용해 만드는 것 역시 가능하다.
PSG의 증착은 APCVD(Atmospheric Pressure CVD)법이 이용된다. 반도체 기판(10)의 전면과 후면에 각각 형성되어 있는 반도체층(20a) 중 어느 한 면에 대해서만 PSG를 형성하고, 이를 400℃ ~ 600℃ 온도로 가열해 반도체층(20a)을 n+ 영역(20)으로 형성할 수 있다.
또 다른 방법에서, n+ 영역(20)은 반도체층(20a)을 성장시킬 때 n형 도펀트가 포함된 도핑된(doped) 반도체층을 형성해 만드는 것 역시 가능하다.
이어서, 도 5d에 도시한 바와 같이, 반도체 기판(10)의 전면에 형성되어 있는 반도체층(20a)과 그 아래에 위치하는 터널링층(22)을 제거한다.
이 과정에서, 반도체 기판(10)의 전면은 반도체층과 터널링층이 제거되고, 노출된 반도체 기판의 표면은 텍스쳐링된다.
이 제거는 습식 식각과 건식 식각이 모두 이용될 수 있지만 바람직한 한 형태에서는 습식 식각이 이용된다. 식각 용액으로는 수산화 칼륨(KOH)이 이용되며, 식각은 수산화 칼륨 용액에 반도체 기판(10)의 전면만을 선택적으로 딥핑(dipping)시켜 이뤄질 수 있다.
이어서, 도 5e에 도시한 바와 같이, 반도체 기판(10)의 전면 쪽에 p+ 영역(30)을 형성한다. p+ 영역(30)은 p형 도펀트를 반도체 기판(10)에 도핑하여 반도체 기판(10)의 일부를 도핑 영역으로 구성한다.
p+ 영역(30)은 알려진 다양한 방법에 의하여 형성된다. 예를 들어, p+ 영역(30)이 열 확산법에 의하여 형성될 수 있다. 열 확산법이 터널링층(22)의 특성 저하를 최소화하면서 도핑이 가능하기 때문이다. 반면, 이온 주입법 등은 이온 주입 후에 고온에서 이루어지는 활성화 열처리에 의하여 터널링층(22)의 특성이 저하될 수 있다.
일 예로, 반도체 기판(10)의 후면, n+ 영역(20) 위로 실리콘 질화물(SiNx)로 이뤄진 보호막(204)을 형성하고 p형 도펀트를 포함하는 가스 분위기에서 열처리하는 것에 의하여 반도체 기판(10)의 전면에 p+ 영역(30)을 형성할 수 있다.
p+ 영역(30)이 p형을 가질 경우에는 BBr3를 포함하는 기체 분위기에서 열처리할 수 있다. 또는, p+ 영역(30)이 n형을 가질 경우에는 POCl3를 포함하는 기체 분위기에서 열처리할 수 있다. p+ 영역(30)이 형성된 후에는 이 보호막(204)을 제거한다. 보호막(204)은 제2 도전형 도펀트의 도핑을 막을 수 있는 다양한 막이 사용될 수 있으며, 물질에 따른 제거 방법에 의하여 제거될 수 있다.
바람직한 한 형태에서, p+ 영역(30)이 열 확산법에 의해 형성되면, 공정 온도는 800℃ ~ 1,000℃ 이고, 시간은 약 60분 동안 실시된다.
이처럼 p+ 영역(30)이 열처리 온도보다 높은 온도에서 형성하는 이유는 이전 과정에서 형성된 n+ 영역(20)의 도펀트들을 열에너지로 보다 활성화시켜 효율 좋은 n+ 영역(20)을 만들기 위해서이다.
다른 예로, 반도체 기판(10)의 전면 위에 대해서만 선택적으로 p형 도펀트를 포함하는 도핑층을 형성하고, 열처리에 의하여 도핑층 내에 포함된 p형 도펀트를 반도체 기판(10)의 내부로 확산시켜 p+ 영역(30)을 형성할 수 있다. 일 예로, p+ 영역(30)은 보론 실리케이트 유리(boron silicate glass, BSG)가 이용될 수 있고, 이 BSG는 LPCVD법으로 형성하는 것이 가능하고 공정온도는 약 400℃ ~ 600℃이다.
이어서, 도 5에 도시한 바와 같이, 반도체 기판(10)의 전면 쪽에서 p+ 영역(30) 위로 제2 절연막(34) 및 반사 방지막(36)을 형성한다.
제2 절연막(34) 또는 반사 방지막(36)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 이때, 제2 절연막(34) 또는 반사 방지막(36)의 형성 시에 플라스마 유도 화학 기상 증착(PECVD)과 같은 단면 증착을 사용하면 제2 절연막 (34) 또는 반사 방지막(36)을 반도체 기판(10)의 전면에만 쉽게 형성할 수 있다. 따라서 제2 절연막(34) 또는 반사 방지막(36)을 위한 별도의 패터닝 공정을 구비하지 않아도 된다.
이어서, 도 5g에 도시한 바와 같이, 반도체 기판(10)의 후면 쪽에 제1 절연막(24)을 형성한다. 이 제1 절연막은 반도체 기판(111)의 후면에 형성되어 있는 n+ 영역(20) 위에 형성이 된다.
이 제1 절연막(24)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다..
본 실시예에서는 반도체 기판(10)의 전면 쪽을 덮는 제2 절연막(34)을 먼저 형성한 후에 반도체 기판(10)의 후면 쪽을 덮는 제1 절연막(24)을 형성하는 것을 예시하였다.
이에 의하면 제1 절연막을 형성하는 공정 중에 n+ 영역(20)의 특성이 저하되거나 손상되는 것을 방지할 수 있다. 특히, n+ 영역(20)이 에미터 영역일 때에는 n+ 영역(20)의 특성이 매우 중요할 수 있기 때문이다. 그러나 본 발명이 이에 한정되지 않고, 반도체 기판(10)의 후면 쪽을 덮는 제1 절연막을 먼저 형성한 후에 반도체 기판(10)의 전면 쪽을 덮는 제2 절연막을 형성할 수도 있다.
이어서, 도 5h에 도시한 바와 같이, n+ 영역(20)과 p+ 영역(30)에 각각 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일 예로, 패터닝 공정에 의하여 제1 및 제2 절연막에 제1 및 제2 개구부(102, 104)를 형성하고, 그 이후에 제1 및 제2 개구부(102, 104) 내를 채우면서 제1 및 제2 전극(42, 44)을 형성한다. 이때, 제1 및 제2 개구부(102, 104)는 레이저를 이용한 레이저 어블레이션, 또는 식각 용액 또는 식각 페이스트 등을 이용한 다양한 방법에 의하여 형성될 수 있다. 그리고 제1 및 제2 전극(42, 44)은 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다.
한편, 이상의 실시예에서는 본 발명의 일 실시예에 따른 제조 방법을 가지고 전극이 반도체 기판의 전면과 후면에 각각 형성되어 있는 컨번셔널 구조의 태양전지를 제조하는 실시예를 설명했으나, 본 발명이 이 실시예로 한정되는 것은 아니며, 터널링층을 구비하는 태양전지 구조라면 모두에 동일하게 적용될 수가 있다.
예로, 전극이 모두 태양전지의 후면에 존재하는 후면 접촉형 태양전지에서, 태양전지의 후면으로 상술한 방법에 의해 만들어진 터널링층이 형성될 수 있다.
이 경우, 반도체 기판의 후면으로 열적 산화 또는 화학 솔루션에 노출시켜 1 ~ 1.5(nm) 두께의 실리콘 산화물층을 형성하고, 이를 570℃ ~ 700℃ 온도로 가열해 어닐링시켜 터널링층을 형성한다.
후면 접촉형 태양전지는 반도체 기판, 반도체 기판의 후면으로 상술한 제조 방법에 의해 만들어진 터널링층이 형성되고, 그 위에 p+ 영역과 n+ 영역을 갖는 반도체층, 이 반도체층 위를 덮도록 형성된 절연막, 상기 절연막에 형성된 컨텍홀을 통해 상기 p+ 영역과 n+ 영역에 각각 접촉하는 전극을 포함해 구성된다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (22)

  1. 반도체 기판 위에 실리콘 산화물층을 형성하는 단계; 그리고,
    연속해서 상기 실리콘 산화물층을 570℃ ~ 700℃ 온도에 노출시켜 어닐링(annealing)하는 단계;
    를 포함하는 태양전지의 제조 방법.
  2. 제1항에 있어서,
    상기 어닐링하는 단계에서, 상기 실리콘 산화물층은 상기 700℃보다 작은 온도에서 제1 시간 동안 서서히 700℃ 근처까지 가열된 후, 제2 시간동안 이 온도를 유지하다, 제3 시간동안 상기 작은 온도로 서서히 낮아지는 태양전지의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 시간동안 1분당 상승 온도는 약 10℃인 태양전지의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 시간은 8분 ~ 12분인 태양전지의 제조 방법.
  5. 제3항에 있어서,
    상기 작은 온도는 600℃와 같거나 큰 온도인 태양전지의 제조 방법.
  6. 제3항에 있어서,
    상기 제2 시간은 12분 ~ 18분인 태양전지의 제조 방법.
  7. 제2항에 있어서,
    상기 제3 시간동안 1분당 하강 온도는 상기 제1 시간동안 1분당 상승 온도보다 작은 태양전지의 제조 방법.
  8. 제7항에 있어서,
    상기 제3 시간동안 1분당 하강 온도는 약 10℃인 태양전지의 제조 방법.
  9. 제2항에 있어서,
    상기 제1 시간은 상기 제2 시간보다 짧거나, 상기 제3 시간보다 짧은 태양전지의 제조 방법.
  10. 제2항에 있어서,
    상기 제1 시간과 제2 시간, 그리고 제3 시간을 합한 시간은 1시간과 같거나 작은 태양전지의 제조 방법.
  11. 제1항에 있어서,
    상기 산화물층을 형성하는 단계와, 상기 터널링층으로 변환시키는 단계는 인-시츄(in-situ) 공정으로 진행되는 태양전지의 제조 방법.
  12. 제1항에 있어서,
    상기 실리콘 산화물층은 상기 반도체 기판의 표면을 습식 산화하여 형성하거나, 화학적 솔루션에 노출시켜 상기 산화물층을 형성하거나 또는 열적 산화를 통해 형성하는 태양전지의 제조 방법.
  13. 제12항에 있어서,
    상기 실리콘 산화물층은 SiO2인 태양전지의 제조 방법.
  14. 제13항에 있어서,
    상기 터널링층의 두께는 1 ~ 1.5(nm)인 태양전지의 제조 방법.
  15. 제12항에 있어서,
    상기 습식 산화하는 것은 상기 반도체 기판을 80℃ 내지 90℃의 순수(DI water)에 노출시키는 것을 포함하는 태양전지의 제조 방법.
  16. 제12항에 있어서,
    상기 습식 산화하는 것은 상기 반도체 기판을 순수(DI water)에 10분 내지 20분간 노출시키는 것을 포함하는 태양전지의 제조 방법.
  17. 반도체 기판 위에 제1 온도에서 실리콘 산화물층을 형성하는 단계;
    상기 실리콘 산화물층을 제2 온도에서 어닐링(annealing)해 터널링층을 형성하는 단계; 그리고,
    상기 터널링층 위에 다결정 실리콘층을 형성하는 단계;
    를 포함하는 태양전지의 제조 방법.
  18. 제17항에 있어서,
    상기 실리콘 산화물층을 형성하는 단계에서, 상기 실리콘 산화물층은 화학적 산화에 의해 형성되고,
    상기 터널링층을 형성하는 단계에서, 상기 제2 온도의 챔버에서 어닐링이 실시되는 태양전지의 제조 방법.
  19. 제17항에 있어서,
    상기 실리콘 산화물층을 형성하는 단계에서, 상기 실리콘 산화물층은 챔버 안에서 열적 산화에 의해 형성되고,
    상기 터널링층을 형성하는 단계는 상기 챔버 안에서 인-시츄(in-situ)로 연속해서 실시되는 태양전지의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 온도와 상기 제2 온도는 실질적으로 동일한 태양전지의 제조 방법.
  21. 제20항에 있어서,
    상기 제2 온도는 570℃ ~ 700℃인 태양전지의 제조 방법.
  22. 제17항에 있어서,
    상기 다결정 실리콘층은 상기 터널링층 위에 바로 다결정 실리콘을 증착해 형성되는 태양전지의 제조 방법.
KR1020160151337A 2016-01-29 2016-11-14 태양전지의 제조 방법 KR20170090989A (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
CN201910303829.1A CN110061096B (zh) 2016-01-29 2017-01-24 制造太阳能电池的方法
CN201710054307.3A CN107026218B (zh) 2016-01-29 2017-01-24 制造太阳能电池的方法
JP2017013392A JP6392385B2 (ja) 2016-01-29 2017-01-27 太陽電池の製造方法
EP17153480.3A EP3200243B1 (en) 2016-01-29 2017-01-27 Method of manufacturing solar cell
US15/418,336 US10050170B2 (en) 2016-01-29 2017-01-27 Method of manufacturing solar cell
KR1020170151585A KR102106071B1 (ko) 2016-01-29 2017-11-14 태양전지의 제조 방법
US15/832,321 US10367115B2 (en) 2016-01-29 2017-12-05 Method of manufacturing solar cell
US16/443,564 US20190305171A1 (en) 2016-01-29 2019-06-17 Method of manufacturing solar cell

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160011825 2016-01-29
KR20160011825 2016-01-29

Publications (1)

Publication Number Publication Date
KR20170090989A true KR20170090989A (ko) 2017-08-08

Family

ID=59653302

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020160151337A KR20170090989A (ko) 2016-01-29 2016-11-14 태양전지의 제조 방법
KR1020170151585A KR102106071B1 (ko) 2016-01-29 2017-11-14 태양전지의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020170151585A KR102106071B1 (ko) 2016-01-29 2017-11-14 태양전지의 제조 방법

Country Status (1)

Country Link
KR (2) KR20170090989A (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08254392A (ja) * 1995-03-17 1996-10-01 Fujitsu Ltd 基板の熱処理方法及び熱処理装置
JP3800788B2 (ja) * 1998-01-29 2006-07-26 ソニー株式会社 シリコン酸化膜の形成方法
DE102010003784A1 (de) * 2010-04-09 2011-10-13 Robert Bosch Gmbh Verfahren zur Herstellung einer Solarzelle
KR101613846B1 (ko) * 2014-06-10 2016-04-20 엘지전자 주식회사 태양 전지 및 이의 제조 방법

Also Published As

Publication number Publication date
KR102106071B1 (ko) 2020-04-29
KR20180054491A (ko) 2018-05-24

Similar Documents

Publication Publication Date Title
JP6392385B2 (ja) 太陽電池の製造方法
KR101613846B1 (ko) 태양 전지 및 이의 제조 방법
KR102397970B1 (ko) 태양 전지 및 이의 제조 방법
KR101872786B1 (ko) 태양 전지의 불순물층 형성 방법 및 태양 전지의 제조 방법
TW201911588A (zh) 太陽能電池及其製造方法
JP6692865B2 (ja) 太陽電池の製造方法
KR101740523B1 (ko) 태양 전지 및 그 제조 방법
KR101702953B1 (ko) 태양 전지 및 이의 제조 방법
KR101751727B1 (ko) 태양 전지의 제조 방법
US20190305171A1 (en) Method of manufacturing solar cell
KR20160122467A (ko) 태양 전지의 제조 방법
KR101740524B1 (ko) 태양전지의 제조 방법과 이의 태양전지
KR102106071B1 (ko) 태양전지의 제조 방법
KR102005444B1 (ko) 태양 전지 및 태양 전지 제조 방법
KR101870326B1 (ko) 태양 전지의 제조 방법
KR102005439B1 (ko) 태양 전지 제조 방법
KR20230160058A (ko) 태양 전지의 제조 방법
KR20230130266A (ko) 태양 전지 및 이의 제조 방법
KR20180081442A (ko) 태양 전지 제조 방법
KR20160142169A (ko) 태양 전지의 제조 방법
KR20160005569A (ko) 태양 전지의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination