KR20170083341A - 비대칭 활성 영역을 포함하는 반도체 소자 및 그의 형성 방법 - Google Patents

비대칭 활성 영역을 포함하는 반도체 소자 및 그의 형성 방법 Download PDF

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Abstract

반도체 소자 및 그의 형성 방법이 제공된다. 상기 반도체 소자는 소자 분리막에 의해 정의된 활성 영역을 포함한다. 상기 활성 영역 내에는 소오스 영역, 드레인 영역 및 채널 영역이 위치할 수 있다. 상기 채널 영역은 상기 소오스 영역에 가까이 위치하는 제 1 부분 및 상기 제 1 부분보다 높은 문턱 전압을 갖는 제 2 부분을 포함할 수 있다.

Description

비대칭 활성 영역을 포함하는 반도체 소자 및 그의 형성 방법{Semiconductor device having an asymmetric active region and Method for forming the same}
본 발명은 소오스 영역과 드레인 영역 사이의 활성 영역에 위치하는 채널 영역을 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 소자 분리막에 의해 정의된 활성 영역을 포함한다. 상기 활성 영역 내에는 소오스 영역, 드레인 영역 및 상기 소오스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역이 형성될 수 있다. 상기 채널 영역의 전류 성능(current performance)가 향상되면, 반도체 소자의 집적도를 높일 수 있다. 그러나, 상기 드레인 영역에 가까이 위치하는 상기 채널 영역의 문턱 전압이 낮아지면, 반도체 소자의 누설 전류(leakage current)가 증가할 수 있다. 따라서, 상기 반도체 소자에서는 누설 전류의 증가 없이, 집적도를 높이기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 누설 전류의 증가 없이, 집적도를 높일 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 드레인 영역에 가까이 위치하는 채널 영역의 문턱 전압을 낮추지 않고, 상기 채널 영역의 전류 성능을 향상할 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 채널 영역의 전류 특성을 손쉽게 조절할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 제 1 방향으로 나란히 위치하는 제 1 부분 및 제 2 부분을 포함하는 활성 영역; 상기 활성 영역의 상기 제 1 부분 내에 위치하는 소오스 영역; 상기 활성 영역의 상기 제 2 부분 내에 위치하는 드레인 영역; 및 상기 제 1 방향과 수직 한 제 2 방향으로 연장하고, 상기 소오스 영역과 상기 드레인 영역 사이에서 상기 활성 영역을 가로지르는 게이트 패턴을 포함한다. 상기 활성 영역의 상기 제 1 부분은 상기 활성 영역의 상기 제 2 부분보다 낮은 일함수를 갖는다.
상기 제 1 방향으로 상기 소오스 영역과 상기 게이트 패턴 사이의 거리는 상기 드레인 영역과 상기 게이트 패턴 사이의 거리보다 짧을 수 있다.
상기 활성 영역의 상기 제 1 부분은 상기 활성 영역의 상기 제 2 부분과 다른 물질을 포함할 수 있다.
상기 제 1 방향으로 상기 활성 영역의 상기 제 1 부분의 길이는 상기 활성 영역의 상기 제 2 부분의 길이보다 짧을 수 있다.
상기 활성 영역의 상기 제 1 부분과 상기 제 2 부분 사이의 경계는 상기 소오스 영역에 가까이 위치할 수 있다.
상기 게이트 패턴은 상기 활성 영역의 상기 제 1 부분과 상기 제 2 부분 사이의 경계와 중첩할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 기판 내에 위치하는 소오스 영역; 상기 기판 내에 위치하고, 상기 소오스 영역과 이격되는 드레인 영역; 상기 소오스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역; 및 상기 기판의 상기 채널 영역 상에 위치하는 게이트 패턴을 포함한다. 상기 채널 영역은 상기 소오스 영역에 가까이 위치하는 제 1 부분 및 상기 제 1 부분보다 높은 문턱 전압을 갖는 제 2 부분을 포함한다.
상기 소오스 영역의 최저 레벨은 상기 채널 영역의 상기 제 1 부분의 최하단의 레벨보다 낮을 수 있다.
상기 반도체 소자는 상기 소오스 영역의 적어도 일부를 둘러싸는 소오스 DDD 영역; 및 상기 드레인 영역을 둘러싸고, 상기 소오스 DDD 영역과 이격되는 드레인 DDD 영역을 더 포함할 수 있다. 상기 드레인 DDD 영역의 최상단의 레벨은 상기 소오스 DDD 영역의 최상단의 레벨보다 높을 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 활성 영역을 정의하는 소자 분리막; 상기 활성 영역 상에 위치하는 층간 절연막; 상기 층간 절연막을 관통하고, 상기 활성 영역의 제 1 부분과 연결되는 소오스 컨택 구조체; 및 상기 층간 절연막을 관통하고, 상기 활성 영역의 상기 제 1 부분보다 높은 일함수를 갖는 제 2 부분과 연결되는 드레인 컨택 구조체를 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자는 드레인에 가까이 위치하는 채널 영역의 문턱 전압의 변화 없이, 상기 채널 영역의 전류 성능을 향상할 수 있다. 따라서 본 발명의 기술적 사상에 따른 반도체 소자에서는 누설 전류의 증가 없이, 집적도가 높아질 수 있다.
도 1a는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 1b는 도 1a의 I-I' 선, II-II'선 및 III-III' 선을 따라 절단한 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 3a는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 3b는 도 3a의 IV-IV'선, V-V'선 및 VI-VI'선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 6a 내지 6m은 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
　
(실시 예)
도 1a는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이다. 도 1b는 도 1a의 I-I'선, II-II'선 및 III-III'선을 따라 절단한 단면도이다.
도 1a 및 1b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 제 1 부분(HV), 제 2 부분(LN) 및 제 3 부분(LP)을 포함하는 기판(100) 및 상기 기판(100) 내에 위치하는 소자 분리막(200)을 포함할 수 있다.
상기 기판(100)의 상기 제 1 부분(HV) 내에는 제 1 웰 영역(111)이 위치할 수 있다. 상기 기판(100)의 상기 제 2 부분(LN) 내에는 제 2 웰 영역(121)이 위치할 수 있다. 상기 기판(100)의 상기 제 3 부분(LP) 내에는 제 3 웰 영역(131)이 위치할 수 있다.
상기 제 1 웰 영역(111), 상기 제 2 웰 영역(121) 및 상기 제 3 웰 영역(131)은 각각 도전성의 불순물을 포함할 수 있다. 상기 제 1 웰 영역(111)은 상기 제 2 웰 영역(121) 또는 상기 제 3 웰 영역(131)과 동일한 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 1 웰 영역(111) 및 상기 제 2 웰 영역(121)은 P형 불순물을 포함하고, 상기 제 3 웰 영역(131)은 N형 불순물을 포함할 수 있다.
상기 소자 분리막(200)은 상기 기판(100)의 상기 제 1 부분(HV)에서 제 1 활성 영역(100a)을 정의할 수 있다. 상기 소자 분리막(200)의 최하단(lowest end)의 레벨은 상기 제 1 웰 영역(111)의 최저 레벨보다 높을 수 있다. 예를 들어, 상기 제 1 활성 영역(100a)은 상기 소자 분리막(200)에 의해 둘러싸인 상기 제 1 웰 영역(111)을 포함할 수 있다.
상기 기판(100)의 상기 제 1 부분(HV) 내에는 제 1 서브 활성 영역(310)이 위치할 수 있다. 상기 제 1 서브 활성 영역(310)은 상기 기판(100)의 상단부(upper end portion)에 가까이 위치할 수 있다. 예를 들어, 상기 제 1 서브 활성 영역(310)의 최상단(highest end)의 레벨은 상기 기판(100)의 상부면의 레벨과 동일할 수 있다. 상기 제 1 서브 활성 영역(310)의 최하단의 레벨은 상기 소자 분리막(200)의 최하단의 레벨보다 높을 수 있다. 상기 제 1 활성 영역(100a)은 상기 제 1 서브 활성 영역(310)이 위치하는 제 1 부분 및 상기 제 1 웰 영역(111)이 위치하는 제 2 부분을 포함할 수 있다.
제 1 방향(X)으로 상기 제 1 서브 활성 영역(310)의 길이는 상기 제 1 방향(X)으로 상기 제 1 웰 영역(111)의 길이보다 짧을 수 있다. 상기 제 1 방향(X)과 수직한 제 2 방향(Y)으로 상기 제 1 서브 활성 영역(310)의 길이는 상기 제 2 방향(Y)으로 상기 제 1 웰 영역(111)의 길이와 동일할 수 있다. 상기 제 1 서브 활성 영역(310)은 상기 소자 분리막(200)과 직접 접촉할 수 있다. 예를 들어, 평면 상에서 상기 제 1 활성 영역(100a)의 상기 제 1 부분과 상기 제 2 부분은 상기 제 1 방향(X)으로 나란히 위치할 수 있다. 상기 제 1 활성 영역(100a)의 상기 제 1 부분과 상기 제 2 부분 사이의 경계는 상기 제 2 방향(Y)으로 연장할 수 있다. 상기 제 1 방향(X)으로 상기 제 1 활성 영역(100a)의 길이는 상기 제 2 방향(Y)으로 상기 제 1 활성 영역(100a)의 길이보다 길 수 있다.
상기 제 1 서브 활성 영역(310)은 상기 제 1 웰 영역(111)보다 낮은 일함수를 가질 수 있다. 상기 제 1 서브 활성 영역(310)은 상기 기판(100)과 다른 물질을 포함할 수 있다. 일반적으로 SiGe는 Si와 비교하여, 전도대(conduction band)가 약 30mV 정도 낮고, 가전자대(valance band)가 약 230mV 정도 낮다. 예를 들어, 상기 기판(100)이 Si를 포함하고, 상기 제 1 서브 활성 영역(310)은 SiGe를 포함할 수 있다.
상기 제 1 활성 영역(100a) 내에는 제 1 소오스 영역(112), 제 1 드레인 영역(113), 소오스 DDD 영역(114), 드레인 DDD 영역(115) 및 제 1 채널 영역(116)이 위치할 수 있다.
상기 제 1 소오스 영역(112)은 상기 제 1 활성 영역(100a)의 상기 제 1 부분 내에 위치할 수 있다. 상기 제 1 방향(X) 및 상기 제 2 방향(Y)으로 상기 제 1 소오스 영역(112)의 길이는 상기 제 1 서브 활성 영역(310)의 길이보다 짧을 수 있다. 상기 제 1 서브 활성 영역(310)의 일정 부분은 상기 제 1 소오스 영역(112)으로 기능할 수 있다. 상기 제 1 소오스 영역(112)의 최저 레벨은 상기 제 1 서브 활성 영역(310)의 최하단의 레벨보다 낮을 수 있다. 상기 제 1 서브 활성 영역(310)은 상기 제 1 소오스 영역(112)의 측면을 둘러쌀 수 있다.
상기 제 1 드레인 영역(113)은 상기 제 1 소오스 영역(112)과 이격될 수 있다. 상기 제 1 드레인 영역(113)은 상기 제 1 활성 영역(100a)의 상기 제 2 부분 내에 위치할 수 있다. 상기 제 1 드레인 영역(113)은 상기 제 1 웰 영역(111) 내에 위치할 수 있다. 상기 제 1 방향(X)으로 상기 제 1 서브 활성 영역(310)과 상기 제 1 웰 영역(111) 사이의 경계는 상기 제 1 소오스 영역(112)과 상기 제 1 드레인 영역(113) 사이에 위치할 수 있다. 상기 제 1 방향(X)으로 상기 제 1 활성 영역(100a)의 상기 제 1 부분과 상기 제 2 부분 사이의 경계는 상기 제 1 소오스 영역(112)에 가까이 위치할 수 있다. 예를 들어, 상기 제 1 드레인 영역(113)과 상기 제 1 서브 활성 영역(310) 사이의 거리는 상기 제 1 소오스 영역(112)로부터 상기 제 1 드레인 영역(113) 방향으로 연장하는 상기 제 1 서브 활성 영역(310)의 길이보다 길 수 있다.
상기 제 1 드레인 영역(113)은 상기 제 1 소오스 영역(112)과 동일한 도전성의 불순물을 포함할 수 있다. 상기 제 1 소오스 영역(112) 및 상기 제 1 드레인 영역(113)은 상기 제 1 웰 영역(111)과 다른 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 1 소오스 영역(112) 및 상기 제 1 드레인 영역(113)은 N형 불순물을 포함할 수 있다.
상기 소오스 DDD 영역(114)은 상기 제 1 웰 영역(111) 내에 위치할 수 있다. 상기 소오스 DDD 영역(114)은 상기 제 1 서브 활성 영역(310)의 하부에 위치할 수 있다. 상기 제 1 소오스 영역(112)의 하단부(lower end portion)는 상기 소오스 DDD 영역(114) 내에 위치할 수 있다.
상기 소오스 DDD 영역(114)의 최상단의 레벨은 상기 제 1 서브 활성 영역(310)의 최하단의 레벨과 동일할 수 있다. 상기 소오스 DDD 영역(114)의 최상단의 레벨은 상기 제 1 웰 영역(111)의 최상단의 레벨보다 낮을 수 있다.
상기 제 1 방향(X)으로 상기 소오스 DDD 영역(114)의 길이는 상기 제 1 방향(X)으로 상기 제 1 서브 활성 영역(310)의 길이보다 작을 수 있다. 상기 드레인 DDD 영역(115)은 상기 소오스 DDD 영역(114)과 이격될 수 있다. 상기 제 1 방향(X)으로 상기 제 1 서브 활성 영역(310)과 상기 제 1 웰 영역(111) 사이의 경계는 상기 소오스 DDD 영역(114)과 상기 드레인 DDD 영역(115) 사이에 위치할 수 있다.
상기 드레인 DDD 영역(115)은 상기 제 1 웰 영역(111) 내에 위치할 수 있다. 상기 제 1 드레인 영역(113)은 상기 드레인 DDD 영역(115) 내에 위치할 수 있다. 상기 드레인 DDD 영역(115)의 최상단의 레벨은 상기 제 1 드레인 영역(113)의 최상단의 레벨과 동일할 수 있다. 상기 드레인 DDD 영역(115)의 최상단의 레벨은 상기 제 1 웰 영역(111)의 최상단의 레벨과 동일할 수 있다. 상기 드레인 DDD 영역(115)의 최상단의 레벨은 상기 소오스 DDD 영역(114)의 최상단의 레벨보다 높을 수 있다.
상기 드레인 DDD 영역(115)은 상기 소오스 DDD 영역(114)과 동일한 도전성의 불순물을 포함할 수 있다. 상기 소오스 DDD 영역(114)과 상기 드레인 DDD 영역(115)은 상기 제 1 웰 영역(111)과 동일한 도전성의 불순물을 포함할 수 있다. 상기 소오스 DDD 영역(114) 및 상기 드레인 DDD 영역(115)은 상기 제 1 소오스 영역(112) 및 상기 제 1 드레인 영역(113)과 다른 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 소오스 DDD 영역(114) 및 상기 드레인 DDD 영역(115)은 P형 불순물을 포함할 수 있다.
상기 제 1 채널 영역(116)은 상기 제 1 소오스 영역(112)과 상기 제 1 드레인 영역(113) 사이에 위치할 수 있다. 상기 제 1 채널 영역(116)은 상기 제 1 서브 활성 영역(310)이 위치하는 제 1 부분(116a) 및 상기 제 1 웰 영역(111)이 위치하는 제 2 부분(116b)을 포함할 수 있다. 상대적으로 낮은 일함수를 가지는 상기 제 1 채널 영역(116)의 상기 제 1 부분(116a)은 상기 제 1 채널 영역(116)의 상기 제 2 부분(116b)보다 낮은 문턱 전압을 가질 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 소자에서 상기 제 1 채널 영역(116)은 제 1 소오스 영역(112)에 가까이 위치하는 제 1 부분(116a) 및 상기 제 1 부분(116a)보다 높은 문턱 전압을 갖는 제 2 부분(116b)을 포함할 수 있다.
상기 소자 분리막(200)은 상기 기판(100)의 상기 제 2 부분(LN)에서 제 2 활성 영역(100b)을 정의할 수 있다. 상기 소자 분리막(200)의 최하단의 레벨은 상기 제 2 웰 영역(121)의 최저 레벨보다 높을 수 있다. 상기 제 2 활성 영역(100b)은 상기 소자 분리막(200)에 의해 둘러싸인 상기 제 2 웰 영역(121)을 포함할 수 있다. 예를 들어, 상기 제 1 방향(X)으로 상기 제 2 활성 영역(100b)의 길이는 상기 제 2 방향(Y)으로 상기 제 2 활성 영역(100b)의 길이보다 길 수 있다.
상기 제 2 활성 영역(100b) 내에는 제 2 소오스 영역(122), 제 2 드레인 영역(123), 제 1 소오스 LDD 영역(124), 제 1 드레인 LDD 영역(125) 및 제 2 채널 영역(126)이 위치할 수 있다.
상기 제 2 드레인 영역(123)은 상기 제 2 소오스 영역(122)과 이격될 수 있다. 상기 제 2 드레인 영역(123)은 상기 제 2 소오스 영역(122)과 동일한 도전성의 불순물을 포함할 수 있다. 상기 제 2 소오스 영역(122) 및 상기 제 2 드레인 영역(123)은 상기 제 2 웰 영역(121)과 다른 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 2 소오스 영역(122) 및 상기 제 2 드레인 영역(123)은 N형 불순물을 포함할 수 있다.
상기 제 1 소오스 LDD 영역(124)은 상기 제 2 소오스 영역(122)을 둘러쌀 수 있다. 상기 제 2 소오스 영역(122)은 상기 제 1 소오스 LDD 영역(124) 내에 위치할 수 있다. 상기 제 1 소오스 LDD 영역(124)의 최상단의 레벨은 상기 제 2 웰 영역(121)의 최상단의 레벨과 동일할 수 있다.
상기 제 1 드레인 LDD 영역(125)은 상기 제 1 소오스 LDD 영역(124)과 이격될 수 있다. 상기 제 1 드레인 LDD 영역(125)은 상기 제 2 드레인 영역(123)을 둘러쌀 수 있다. 상기 제 2 드레인 영역(123)은 상기 제 1 드레인 LDD 영역(125) 내에 위치할 수 있다. 상기 제 1 드레인 LDD 영역(125)의 최상단의 레벨은 상기 제 2 웰 영역(121)의 최상단의 레벨과 동일할 수 있다. 상기 제 1 드레인 LDD 영역(125)의 최상단의 레벨은 상기 제 1 소오스 LDD 영역(124)의 최상단의 레벨과 동일할 수 있다.
상기 제 1 드레인 LDD 영역(125)은 상기 제 1 소오스 LDD 영역(124)과 동일한 도전성의 불순물을 포함할 수 있다. 상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125)은 상기 제 2 웰 영역(121)과 동일한 도전성의 불순물을 포함할 수 있다. 상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125)은 상기 제 2 소오스 영역(122) 및 상기 제 2 드레인 영역(123)과 다른 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125)은 P형 불순물을 포함할 수 있다.
상기 제 1 소오스 LDD 영역(124)의 최하단의 레벨은 상기 소오스 DDD 영역(114)의 최하단의 레벨보다 높을 수 있다. 상기 제 1 드레인 LDD 영역(125)의 최하단의 레벨은 상기 드레인 DDD 영역(115)의 최하단의 레벨보다 높을 수 있다. 예를 들어, 상기 기판(100)의 상기 제 1 부분(HV)에는 상기 기판(100)의 상기 제 2 부분(LN)보다 상대적으로 높은 전압이 인가될 수 있다.
상기 제 2 채널 영역(126)은 상기 제 2 소오스 영역(122)과 상기 제 2 드레인 영역(123) 사이에 위치할 수 있다. 예를 들어, 상기 제 2 채널 영역(126)은 상기 제 2 소오스 영역(122)과 상기 제 2 드레인 영역(123) 사이에 위치하는 상기 제 2 웰 영역(121)을 포함할 수 있다.
상기 소자 분리막(200)은 상기 기판(100)의 상기 제 3 부분(LP)에서 제 3 활성 영역(100c)을 정의할 수 있다. 상기 소자 분리막(200)의 최하단의 레벨은 상기 제 3 웰 영역(131)의 최저 레벨보다 높을 수 있다. 상기 제 3 활성 영역(100c)은 상기 소자 분리막(200)에 의해 둘러싸인 상기 제 3 웰 영역(131)을 포함할 수 있다. 예를 들어, 상기 제 1 방향(X)으로 상기 제 3 활성 영역(100c)의 길이는 상기 제 2 방향(Y)으로 상기 제 3 활성 영역(100c)의 길이보다 길 수 있다.
상기 기판(100)의 상기 제 3 부분(LP) 내에는 제 2 서브 활성 영역(330)이 위치할 수 있다. 상기 제 2 서브 활성 영역(330)은 상기 제 3 웰 영역(131) 상에 위치할 수 있다. 상기 제 2 서브 활성 영역(330)은 상기 제 3 웰 영역(131)의 상부면 전체를 덮을 수 있다. 상기 제 3 활성 영역(100c)는 상기 제 3 웰 영역(131) 상에 위치하는 상기 제 2 서브 활성 영역(330)을 더 포함할 수 있다.
상기 제 2 서브 활성 영역(330)의 최상단의 레벨은 상기 제 2 웰 영역(121)의 최상단의 레벨과 동일할 수 있다. 상기 제 3 웰 영역(131)의 최상단의 레벨은 상기 제 2 웰 영역(121)의 최상단의 레벨보다 낮을 수 있다. 상기 제 2 서브 활성 영역(330)의 최하단의 레벨은 상기 소자 분리막(200)의 최하단의 레벨보다 높을 수 있다. 예를 들어, 상기 제 2 서브 활성 영역(330)의 최하단의 레벨은 상기 제 1 서브 활성 영역(310)의 최하단의 레벨과 동일할 수 있다.
상기 제 3 활성 영역(100c) 내에는 제 3 소오스 영역(132), 제 3 드레인 영역(133), 제 2 소오스 LDD 영역(134), 제 2 드레인 LDD 영역(135) 및 제 3 채널 영역(136)이 위치할 수 있다.
상기 제 3 소오스 영역(132)의 최저 레벨은 상기 제 2 서브 활성 영역(330)의 최하단의 레벨보다 낮을 수 있다. 상기 제 1 방향(X) 및 상기 제 2 방향(Y)으로 상기 제 3 소오스 영역(132)의 길이는 상기 제 2 서브 활성 영역(330)의 길이보다 짧을 수 있다. 상기 제 2 서브 활성 영역(330)의 일정 부분은 상기 제 3 소오스 영역(132)으로 기능할 수 있다.
상기 제 3 드레인 영역(133)은 상기 제 3 소오스 영역(132)과 이격될 수 있다. 상기 제 3 드레인 영역(133)의 최저 레벨은 상기 제 2 서브 활성 영역(330)의 최하단의 레벨보다 낮을 수 있다. 상기 제 1 방향(X) 및 상기 제 2 방향(Y)으로 상기 제 3 드레인 영역(133)의 길이는 상기 제 2 서브 활성 영역(330)의 길이보다 짧을 수 있다. 상기 제 2 서브 활성 영역(330)의 일정 부분은 상기 제 3 드레인 영역(133)으로 기능할 수 있다.
상기 제 3 드레인 영역(133)은 상기 제 3 소오스 영역(132)과 동일한 도전성의 불순물을 포함할 수 있다. 상기 제 3 소오스 영역(132) 및 상기 제 3 드레인 영역(133)은 상기 제 3 웰 영역(131)과 다른 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 3 소오스 영역(132) 및 상기 제 3 드레인 영역(133)은 P형 불순물을 포함할 수 있다.
상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)은 상기 제 3 웰 영역(131) 내에 위치할 수 있다. 상기 제 3 소오스 영역(132)의 하단부는 상기 제 2 소오스 LDD 영역(134) 내에 위치할 수 있다. 상기 제 2 소오스 LDD 영역(134)의 최상단의 레벨은 상기 제 2 서브 활성 영역(330)의 최하단의 레벨과 동일할 수 있다. 상기 제 3 드레인 영역(133)의 하단부는 상기 제 2 드레인 LDD 영역(135) 내에 위치할 수 있다. 상기 제 2 드레인 LDD 영역(135)의 최상단의 레벨은 상기 제 2 서브 활성 영역(330)의 최하단의 레벨과 동일할 수 있다. 상기 제 2 드레인 LDD 영역(135)은 상기 제 2 소오스 LDD 영역(134)과 이격될 수 있다.
상기 제 2 드레인 LDD 영역(135)은 상기 제 2 소오스 LDD 영역(134)과 동일한 도전성 불순물을 포함할 수 있다. 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)은 상기 제 3 웰 영역(131)과 동일한 도전성 불순물을 포함할 수 있다. 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)은 상기 제 3 소오스 영역(132) 및 상기 제 3 드레인 영역(133)과 다른 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)은 N형 불순물을 포함할 수 있다.
상기 제 2 소오스 LDD 영역(134)의 최하단의 레벨 및 상기 제 2 드레인 LDD 영역(135)의 최하단의 레벨은 상기 소오스 DDD 영역(114)의 최하단의 레벨 및 상기 드레인 DDD 영역(115)의 최하단의 레벨보다 높을 수 있다. 예를 들어, 상기 기판(100)의 상기 제 3 부분(LP)에는 상기 기판(100)의 상기 제 1 부분(HV)보다 상대적으로 낮은 전압이 인가될 수 있다. 상기 제 2 소오스 LDD 영역(134)의 최하단의 레벨 및 상기 제 2 드레인 LDD 영역(135)의 최하단의 레벨은 상기 제 1 소오스 LDD 영역(124)의 최하단의 레벨 및 상기 제 1 드레인 LDD 영역(125)의 최하단의 레벨과 동일할 수 있다. 예를 들어, 상기 기판(100)의 상기 제 3 부분(LP)에는 상기 기판(100)의 상기 제 2 부분(LN)과 동일한 레벨의 전압이 인가될 수 있다.
상기 제 3 채널 영역(136)은 상기 제 3 소오스 영역(132)과 상기 제 3 드레인 영역(133) 사이에 위치할 수 있다. 예를 들어, 상기 제 3 채널 영역(136)은 상기 제 3 소오스 영역(132)과 상기 제 3 드레인 영역(133) 사이에 위치하는 상기 제 2 서브 활성 영역(330)을 포함할 수 있다.
상기 기판(100) 상에는 제 1 게이트 절연막(410) 및 제 2 게이트 절연막(420)이 위치할 수 있다. 상기 제 1 게이트 절연막(410)은 상기 기판(100)의 상기 제 1 부분(HV) 상에만 위치할 수 있다. 상기 제 1 게이트 절연막(410)은 상기 제 1 소오스 영역(112)의 상부면 및 상기 제 1 드레인 영역(113)의 상부면을 노출할 수 있다. 상기 기판(100)의 상기 제 1 부분(HV)에서 상기 제 2 게이트 절연막(420)은 상기 제 1 게이트 절연막(410) 상에 위치할 수 있다. 상기 제 2 게이트 절연막(420)은 일정한 두께로 상기 제 1 절연막(410)을 포함하는 상기 기판(100)의 상부면을 따라 연장하는 형상일 수 있다. 상기 제 1 소오스 영역(112)의 상부면, 상기 제 1 드레인 영역(113)의 상부면, 상기 제 2 소오스 영역(122)의 상부면, 상기 제 2 드레인 영역(123)의 상부면, 상기 제 3 소오스 영역(132)의 상부면 및 상기 제 3 드레인 영역(133)의 상부면 상에는 상기 제 2 게이트 절연막(420)만이 위치할 수 있다.
상기 제 1 게이트 절연막(410) 및 상기 제 2 게이트 절연막(420)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 절연막(410) 및 상기 제 2 게이트 절연막(420)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 제 2 게이트 절연막(420)은 상기 제 1 게이트 절연막(410)과 동일한 물질을 포함할 수 있다.
상기 제 2 게이트 절연막(420) 상에는 제 1 게이트 패턴(511), 제 2 게이트 패턴(521) 및 제 3 게이트 패턴(531)이 위치할 수 있다. 상기 제 1 게이트 패턴(511), 상기 제 2 게이트 패턴(521) 및 상기 제 3 게이트 패턴(531)은 서로 평행할 수 있따. 예를 들어, 상기 제 1 게이트 패턴(511), 상기 제 2 게이트 패턴(521) 및 상기 제 3 게이트 패턴(531)은 상기 제 2 방향(Y)으로 연장할 수 있다.
상기 제 1 게이트 패턴(511)은 상기 기판(100)의 상기 제 1 부분(HV) 상에 위치할 수 있다. 상기 제 1 게이트 패턴(511)은 상기 제 1 채널 영역(116) 상에 위치할 수 있다. 상기 제 1 게이트 패턴(511)은 상기 제 1 소오스 영역(112)과 상기 제 1 드레인 영역(113) 사이에서 상기 제 1 활성 영역(100a)을 가로지를 수 있다.
상기 제 1 게이트 패턴(511)은 상기 제 1 서브 활성 영역(310)의 일정 부분과 수직 중첩할 수 있다. 상기 제 1 게이트 패턴(511)은 상기 제 1 방향(X)으로 상기 제 1 채널 영역(100a)의 상기 제 1 부분과 상기 제 2 부분 사이의 경계와 중첩할 수 있다. 상기 제 1 서브 활성 영역(310)은 상기 제 1 게이트 패턴(511)과 수직 중첩하는 측면을 포함할 수 있다.
상기 제 1 게이트 패턴(511)은 상기 제 1 소오스 영역(112)에 가깝게 위치할 수 있다. 예를 들어, 상기 제 1 방향(X)으로 상기 제 1 소오스 영역(112)과 상기 제 1 게이트 패턴(511) 사이의 거리는 상기 제 1 방향(X)으로 상기 제 1 드레인 영역(113)과 상기 제 1 게이트 패턴(511) 사이의 거리보다 짧을 수 있다.
상기 제 1 게이트 패턴(511)의 측면 상에는 제 1 게이트 스페이서(512)가 위치할 수 있다. 상기 제 1 게이트 스페이서(512)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 스페이서(512)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
상기 제 2 게이트 패턴(521)은 상기 기판(100)의 상기 제 2 부분(LN) 상에 위치할 수 있다. 상기 제 2 게이트 패턴(521)은 상기 제 2 채널 영역(126) 상에 위치할 수 있다. 상기 제 2 게이트 패턴(521)은 상기 제 2 소오스 영역(122)과 상기 제 2 드레인 영역(123) 사이에서 상기 제 2 활성 영역(100b)을 가로지를 수 있다. 상기 제 2 게이트 패턴(521)은 상기 제 1 게이트 패턴(511)과 동일한 도전성 물질을 포함할 수 있다.
상기 제 2 게이트 패턴(521)의 측면 상에는 제 2 게이트 스페이서(522)가 위치할 수 있다. 상기 제 2 게이트 스페이서(522)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 스페이서(522)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 제 2 게이트 스페이서(522)는 상기 제 1 게이트 스페이서(512)과 동일한 물질을 포함할 수 있다.
상기 제 3 게이트 패턴(531)은 상기 기판(100)의 상기 제 3 부분(LP) 상에 위치할 수 있다. 상기 제 3 게이트 패턴(531)은 상기 제 3 채널 영역(136) 상에 위치할 수 있다. 상기 제 3 게이트 패턴(531)은 상기 제 3 소오스 영역(132)과 상기 제 3 드레인 영역(133) 사이에서 상기 제 3 활성 영역(100c)을 가로지를 수 있다. 상기 제 3 게이트 패턴(531)은 상기 제 2 게이트 패턴(521)과 동일한 도전성 물질을 포함할 수 있다.
상기 제 3 게이트 패턴(531)의 측면 상에는 제 3 게이트 스페이서(532)가 위치할 수 있다. 상기 제 3 게이트 스페이서(532)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 게이트 스페이서(532)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 제 3 게이트 스페이서(532)는 상기 제 2 게이트 스페이서(521)과 동일한 물질을 포함할 수 있다.
상기 제 1 게이트 패턴(511), 상기 제 2 게이트 패턴(521) 및 상기 제 3 게이트 패턴(531)을 포함하는 상기 기판(100) 상에는 층간 절연막(600)이 위치할 수 있다. 상기 층간 절연막(600)의 최상단의 레벨은 상기 제 1 게이트 패턴(511)의 최상단의 레벨, 상기 제 2 게이트 패턴(521)의 최상단의 레벨 및 상기 제 3 게이트 패턴(531)의 최상단의 레벨보다 높을 수 있다.
상기 층간 절연막(600)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 층간 절연막(600)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
상기 기판(100)의 상기 제 1 부분(HV) 상에는 상기 층간 절연막(600)을 관통하는 제 1 소오스 컨택 구조체(711), 제 1 드레인 컨택 구조체(712) 및 제 1 게이트 컨택 구조체(713)가 위치할 수 있다.
상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 소오스 영역(112)과 전기적으로 연결될 수 있다. 상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 소오스 영역(112)의 상부면 상에 위치할 수 있다. 상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 소오스 영역(112)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 활성 영역(100a)의 상기 제 1 부분과 직접 접촉할 수 있다. 상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 서브 활성 영역(310)과 직접 접촉할 수 있다.
상기 제 1 소오스 컨택 구조체(711)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소오스 컨택 구조체(711)는 금속을 포함할 수 있다.
상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 소오스 영역(112)에 가까이 위치하는 제 1 소오스 컨택 실리사이드(711a)를 포함할 수 있다. 상기 제 1 소오스 컨택 실리사이드(711a)의 최하단의 레벨은 상기 제 1 서브 활성 영역(310)의 최상단의 레벨보다 낮을 수 있다. 상기 제 1 소오스 컨택 실리사이드(711a)의 최하단의 레벨은 상기 제 1 서브 활성 영역(310)의 최하단의 레벨보다 높을 수 있다.
상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 드레인 영역(113)과 전기적으로 연결될 수 있다. 상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 드레인 영역(113)의 상부면 상에 위치할 수 있다. 상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 드레인 영역(113)의 상부면과 직접 접촉할 수 있다. 예를 들어, 상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 활성 영역(100a)의 상기 제 2 부분과 직접 접촉할 수 있다. 상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 웰 영역(111)과 직접 접촉할 수 있다.
상기 제 1 드레인 컨택 구조체(712)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 컨택 구조체(712)는 금속을 포함할 수 있다. 상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 소오스 컨택 구조체(711)와 동일한 물질을 포함할 수 있다.
상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 드레인 영역(113)에 가까이 위치하는 제 1 드레인 컨택 실리사이드(712a)를 포함할 수 있다. 상기 제 1 드레인 컨택 실리사이드(712a)의 최하단의 레벨은 상기 제 1 웰 영역(111)의 최상단의 레벨보다 낮을 수 있다. 상기 제 1 드레인 컨택 실리사이드(712a)의 최하단의 레벨은 상기 제 1 소오스 컨택 실리사이드(711a)의 최하단의 레벨과 동일할 수 있다.
상기 제 1 게이트 컨택 구조체(713)는 상기 제 1 게이트 패턴(511) 상에 위치할 수 있다. 상기 제 1 게이트 컨택 구조체(713)는 상기 제 1 활성 영역(100a)과 수직 중첩하지 않을 수 있다. 예를 들어, 상기 제 1 게이트 컨택 구조체(713)는 상기 제 2 방향(Y)으로 상기 제 1 활성 영역(100a)과 이격될 수 있다.
상기 제 1 게이트 컨택 구조체(713)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 컨택 구조체(713)은 금속을 포함할 수 있다. 상기 제 1 게이트 컨택 구조체(713)는 상기 제 1 소오스 컨택 구조체(711) 및 상기 제 1 드레인 컨택 구조체(712)와 동일한 물질을 포함할 수 있다.
상기 기판(100)의 상기 제 2 부분(HV) 상에는 상기 층간 절연막(600)을 관통하는 제 2 소오스 컨택 구조체(721), 제 2 드레인 컨택 구조체(722) 및 제 2 게이트 컨택 구조체(723)가 위치할 수 있다.
상기 제 2 소오스 컨택 구조체(721)는 상기 제 2 소오스 영역(122)과 전기적으로 연결될 수 있다. 상기 제 2 소오스 컨택 구조체(721)는 상기 제 2 소오스 영역(122)의 상부면 상에 위치할 수 있다. 상기 제 2 소오스 컨택 구조체(721)는 상기 제 2 소오스 영역(122)의 상부면과 직접 접촉할 수 있다.
상기 제 2 소오스 컨택 구조체(721)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소오스 컨택 구조체(721)는 금속을 포함할 수 있다.
상기 제 2 소오스 컨택 구조체(721)는 상기 제 2 소오스 영역(122)에 가까이 위치하는 제 2 소오스 컨택 실리사이드(721a)를 포함할 수 있다. 상기 제 2 소오스 컨택 실리사이드(721a)의 최하단의 레벨은 상기 제 2 웰 영역(121)의 최상단의 레벨보다 낮을 수 있다.
상기 제 2 드레인 컨택 구조체(722)는 상기 제 2 드레인 영역(123)과 전기적으로 연결될 수 있다. 상기 제 2 드레인 컨택 구조체(722)는 상기 제 2 드레인 영역(123)의 상부면 상에 위치할 수 있다. 상기 제 2 드레인 컨택 구조체(722)는 상기 제 2 드레인 영역(123)의 상부면과 직접 접촉할 수 있다.
상기 제 2 드레인 컨택 구조체(722)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 컨택 구조체(722)는 금속을 포함할 수 있다. 상기 제 2 드레인 컨택 구조체(722)는 상기 제 2 소오스 컨택 구조체(721)와 동일한 물질을 포함할 수 있다.
상기 제 2 드레인 컨택 구조체(722)는 상기 제 2 드레인 영역(123)에 가까이 위치하는 제 2 드레인 컨택 실리사이드(722a)를 포함할 수 있다. 상기 제 2 드레인 컨택 실리사이드(722a)의 최하단의 레벨은 상기 제 2 웰 영역(121)의 최상단의 레벨보다 낮을 수 있다. 상기 제 2 드레인 컨택 실리사이드(722a)의 최하단의 레벨은 상기 제 2 소오스 컨택 실리사이드(721a)의 최하단의 레벨과 동일할 수 있다.
상기 제 2 게이트 컨택 구조체(723)는 상기 제 2 게이트 패턴(521) 상에 위치할 수 있다. 상기 제 2 게이트 컨택 구조체(723)는 상기 제 2 활성 영역(100b)과 수직 중첩하지 않을 수 있다. 예를 들어, 상기 제 2 게이트 컨택 구조체(723)는 상기 제 2 방향(Y)으로 상기 제 2 활성 영역(100b)과 이격될 수 있다.
상기 제 2 게이트 컨택 구조체(723)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 컨택 구조체(723)은 금속을 포함할 수 있다. 상기 제 2 게이트 컨택 구조체(723)는 상기 제 2 소오스 컨택 구조체(721) 및 상기 제 2 드레인 컨택 구조체(722)와 동일한 물질을 포함할 수 있다.
상기 기판(100)의 상기 제 3 부분(HV) 상에는 상기 층간 절연막(600)을 관통하는 제 3 소오스 컨택 구조체(731), 제 3 드레인 컨택 구조체(732) 및 제 3 게이트 컨택 구조체(733)가 위치할 수 있다.
상기 제 3 소오스 컨택 구조체(731)는 상기 제 3 소오스 영역(132)과 전기적으로 연결될 수 있다. 상기 제 3 소오스 컨택 구조체(731)는 상기 제 3 소오스 영역(132)의 상부면 상에 위치할 수 있다. 상기 제 3 소오스 컨택 구조체(731)는 상기 제 3 소오스 영역(132)의 상부면과 직접 접촉할 수 있다. 상기 제 3 소오스 컨택 구조치(731)는 상기 제 2 서브 활성 영역(330)과 직접 접촉할 수 있다.
상기 제 3 소오스 컨택 구조체(731)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 소오스 컨택 구조체(731)는 금속을 포함할 수 있다.
상기 제 3 소오스 컨택 구조체(731)는 상기 제 3 소오스 영역(132)에 가까이 위치하는 제 3 소오스 컨택 실리사이드(731a)를 포함할 수 있다. 상기 제 3 소오스 컨택 실리사이드(731a)의 최하단의 레벨은 상기 제 2 서브 활성 영역(330)의 최상단의 레벨보다 낮을 수 있다. 상기 제 3 소오스 컨택 실리사이드(731a)의 최하단의 레벨은 상기 제 2 서브 활성 영역(330)의 최하단의 레벨보다 높을 수 있다.
상기 제 3 드레인 컨택 구조체(732)는 상기 제 3 드레인 영역(133)과 전기적으로 연결될 수 있다. 상기 제 3 드레인 컨택 구조체(732)는 상기 제 3 드레인 영역(133)의 상부면 상에 위치할 수 있다. 상기 제 3 드레인 컨택 구조체(732)는 상기 제 3 드레인 영역(133)의 상부면과 직접 접촉할 수 있다. 상기 제 3 드레인 컨택 구조체(732)는 상기 제 2 서브 활성 영역(330)과 직접 접촉할 수 있다.
상기 제 3 드레인 컨택 구조체(732)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 드레인 컨택 구조체(732)는 금속을 포함할 수 있다. 상기 제 3 드레인 컨택 구조체(732)는 상기 제 3 소오스 컨택 구조체(731)와 동일한 물질을 포함할 수 있다.
상기 제 3 드레인 컨택 구조체(732)는 상기 제 3 드레인 영역(133)에 가까이 위치하는 제 3 드레인 컨택 실리사이드(732a)를 포함할 수 있다. 상기 제 3 드레인 컨택 실리사이드(732a)의 최하단의 레벨은 상기 제 2 서브 활성 영역(330)의 최상단의 레벨보다 낮을 수 있다. 상기 제 3 드레인 컨택 실리사이드(732a)의 최하단의 레벨은 상기 제 2 서브 활성 영역(330)의 최하단의 레벨보다 높을 수 있다. 상기 제 3 드레인 컨택 실리사이드(732a)의 최하단의 레벨은 상기 제 3 소오스 컨택 실리사이드(731a)의 최하단의 레벨과 동일할 수 있다.
상기 제 3 게이트 컨택 구조체(733)는 상기 제 3 게이트 패턴(531) 상에 위치할 수 있다. 상기 제 3 게이트 컨택 구조체(733)는 상기 제 3 활성 영역(100c)과 수직 중첩하지 않을 수 있다. 예를 들어, 상기 제 3 게이트 컨택 구조체(733)는 상기 제 2 방향(Y)으로 상기 제 3 활성 영역(100c)과 이격될 수 있다.
상기 제 3 게이트 컨택 구조체(733)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 게이트 컨택 구조체(733)은 금속을 포함할 수 있다. 상기 제 3 게이트 컨택 구조체(733)는 상기 제 3 소오스 컨택 구조체(731) 및 상기 제 3 드레인 컨택 구조체(732)와 동일한 물질을 포함할 수 있다.
결과적으로 본 발명의 실시 예에 따른 반도체 소자는 상대적으로 높은 전압이 인가되는 기판(100)의 제 1 부분(HV)에서 제 1 활성 영역(100a)이 제 1 소오스 영역(112)이 위치하는 제 1 부분 및 상기 제 1 부분보다 높은 일함수를 갖는 제 2 부분을 포함한다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 1 활성 영역(100a) 내에 위치하는 제 1 채널 영역(116)이 상기 제 1 소오스 영역(112)에 가까이 위치하는 제 1 부분(116a) 및 상기 제 1 부분(116a)보다 높은 문턱 전압을 갖는 제 2 부분(116b)을 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자에서는 제 1 드레인 영역(113)에 가까이 위치하는 문턱 전압의 변화 없이, 상기 제 1 채널 영역(116)의 전류 특성이 향상될 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 제 1 방향(X)으로 제 1 서브 활성 영역(310)의 길이가 상기 제 1 방향(X)으로 소오스 DDD 영역(114)의 길이보다 긴 것으로 설명된다. 그러나, 도 2에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체 소자에서는 상기 제 1 방향(X)으로 상기 제 1 서브 활성 영역(310)의 길이가 상기 제 1 방향(X)으로 상기 소오스 DDD 영역(114)의 길이보다 짧을 수 있다. 이 경우, 상기 제 1 방향(X)으로 상기 제 1 서브 활성 영역(310)과 상기 제 1 웰 영역(111) 사이의 경계는 상기 제 1 소오스 영역(112)과 상기 소오스 DDD 영역(114) 사이에 위치할 수 있다. 즉, 본 발명의 다른 실시 예에 따른 반도체 소자에서 상기 제 1 서브 활성 영역(310)은 상기 소오스 DDD 영역(114) 내에 위치할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 제 1 게이트 패턴(511)이 제 1 서브 활성 영역(310)의 일부 부분과 수직 중첩하는 것으로 설명된다. 그러나, 도 3a 및 3b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체 소자에서 상기 제 1 방향(X)으로 상기 제 1 서브 활성 영역(310)과 제 1 웰 영역(111) 사이의 경계는 상기 게이트 패턴(511)과 제 1 소오스 영역(112) 사이에 위치할 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 반도체 소자에서 상기 제 1 서브 활성 영역(310)은 제 1 게이트 스페이서(512)와 수직 중첩하는 측면을 포함할 수 있다.
도 1a, 1b, 2, 3a 및 3b에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자는 제 1 방향(X)으로 제 1 채널 영역(116)의 제 1 부분(116a)의 길이를 조절할 수 있다. 상기 제 1 채널 영역(116)에서 상기 제 1 부분(116a)의 길이는 상기 제 1 채널 영역(116)의 전류 성능과 비례할 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 소자에서는 상기 제 1 채널 영역(116)의 상기 제 1 부분(116a)의 수평 길이를 통해 상기 제 1 채널 영역(116)의 전류 특성이 조절될 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자에서는 상대적으로 높은 전압이 인가되는 기판(100)의 제 1 부분(HV)에서 제 1 채널 영역(116)의 전류 특성이 손쉽게 조절될 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 제 1 방향(X)으로 제 1 소오스 영역(112)과 게이트 패턴(511) 사이의 거리가 상기 제 1 방향(X)으로 상기 게이트 패턴(511)과 제 1 드레인 영역(113) 사이의 거리보다 짧은 것으로 설명된다. 그러나, 도 4에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체 소자에서는 상기 제 1 방향(X)으로 상기 제 1 소오스 영역(112)과 상기 게이트 패턴(511) 사이의 거리가 상기 제 1 방향(X)으로 상기 게이트 패턴(511)과 상기 제 1 드레인 영역(113) 사이의 거리와 동일할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 배리어 영역(1110), 불순물 영역(1120), 바디 영역(1210), 드리프트 영역(1220), 드레인 확장 절연막(1300), 소오스 영역(1410), 드레인 영역(1420) 및 바디 컨택 영역(1430)을 포함하는 기판(1000), 상기 기판(1000) 상에 위치하는 게이트 패턴(2100), 상기 기판(1000)과 상기 게이트 전극(2100) 사이에 위치하는 게이트 절연막(2200), 상기 소오스 영역(1410)과 연결되는 소오스 컨택 구조체(3100), 상기 드레인 영역(1420)과 연결되는 드레인 컨택 구조체(3200), 상기 바디 컨택 영역(1430)과 연결되는 바디 컨택 구조체(3300) 및 상기 게이트 전극(2100), 상기 소오스 컨택 구조체(3100), 상기 드레인 컨택 구조체(3200) 및 상기 바디 컨택 구조체(3300)를 둘러싸는 층간 절연막(400)을 포함할 수 있다.
상기 배리어 영역(1110)의 최저 레벨은 상기 불순물 영역(1120)의 최저 레벨보다 낮을 수 있다. 상기 바디 영역(1210)의 최하단의 레벨 및 상기 드리프트 영역(1420)의 최하단의 레벨은 상기 불순물 영역(1120)의 최저 레벨보다 높을 수 있다. 상기 드리프트 영역(1420)은 상기 바디 영역(1210)과 이격될 수 있다. 상기 드레인 확장 절연막(1300)은 상기 드리프트 영역(1420) 내에 위치할 수 있다. 상기 소오스 영역(1410)은 상기 바디 영역(1210) 내에 위치할 수 있다. 상기 드레인 영역(1420)은 상기 드리프트 영역(1420) 내에 위치할 수 있다. 상기 드레인 확장 절연막(1300)은 상기 소오스 영역(1410)과 상기 드레인 영역(1420) 사이에 위치할 수 있다. 상기 드레인 확장 절연막(1300)의 일부 영역은 상기 게이트 전극(2100)의 하부에 위치할 수 있다. 상기 바디 컨택 영역(1430)은 상기 바디 영역(1210) 내에 위치할 수 있다. 상기 소오스 영역(1410)은 상기 드레인 영역(1420)과 상기 바디 컨택 영역(1430) 사이에 위치할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 반도체 소자는 LDMOS일 수 있다.
상기 기판(100)의 상단부의 일정 영역에는 서브 활성 영역(1500)이 위치할 수 있다. 상기 서브 활성 영역(1500)은 상기 바디 영역(1210) 상에 위치할 수 있다. 상기 서브 활성 영역(1500)의 수평 길이는 상기 소오스 영역(1410)의 수평 길이보다 길 수 있다. 예를 들어, 상기 서브 활성 영역(1500)은 상기 바디 영역(1210)과 상기 드리프트 영역(1220) 사이에 위치하는 제 1 측면 및 상기 바디 영역(1210)과 상기 바디 컨택 영역(1430) 사이에 위치하는 제 2 측면을 포함할 수 있다.
상기 서브 활성 영역(1500)의 최상단의 레벨은 상기 바디 영역(1210)의 최상단의 레벨과 동일할 수 있다. 상기 소오스 영역(1410)의 최저 레벨은 상기 서브 활성 영역(1500)의 최하단의 레벨보다 낮을 수 있다. 예를 들어, 상기 서브 활성 영역(1500)의 일정 부분은 상기 소오스 영역(1410)으로 기능할 수 있다.
상기 서브 활성 영역(1500)은 상기 기판(100)보다 낮은 일함수를 가질 수 있다. 상기 서브 활성 영역(1500)은 상기 기판(100)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 기판(100)은 Si를 포함하고, 상기 서브 활성 영역(1500)은 SiGe를 포함할 수 있다.
도 6a 내지 6m은 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 1a, 1b 및 6a 내지 6m을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 6a에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 제 1 부분(HV), 제 2 부분(LN) 및 제 3 부분(LP)을 포함하는 기판(100)을 준비하는 공정, 상기 기판(100)의 상기 제 1 부분(HV) 내에 제 1 웰 영역(111)을 형성하는 공정, 상기 기판(100)의 상기 제 2 부분(LN) 내에 제 2 웰 영역(121)을 형성하는 공정, 상기 기판(100)의 상기 제 3 부분(LP) 내에 제 3 웰 영역(131)을 형성하는 공정 및 상기 기판(100) 내에 소자 분리막(200)을 형성하는 공정을 포함할 수 있다.
상기 제 1 웰 영역(111)을 형성하는 공정, 상기 제 2 웰 영역(121)을 형성하는 공정 및 상기 제 3 웰 영역(131)을 형성하는 공정은 각각 상기 기판(100)의 해당 부분을 도전성의 불순물로 도핑하는 공정을 포함할 수 있다. 상기 제 1 웰 영역(111)은 상기 제 2 웰 영역(121) 또는 상기 제 3 웰 영역(131)과 동일한 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 1 웰 영역(111) 및 상기 제 2 웰 영역(121)은 P형 불순물을 포함하고, 상기 제 3 웰 영역(131)은 N형 불순물을 포함할 수 있다. 상기 제 1 웰 영역(111)을 형성하는 공정은 상기 제 2 웰 영역(121)을 형성하는 공정과 동시에 수행될 수 있다.
상기 소자 분리막(200)을 형성하는 공정은 상기 기판(100)의 상기 제 1 부분(HV) 내에 위치하는 제 1 활성 영역(100a), 상기 기판(100)의 상기 제 2 부분(LN) 내에 위치하는 제 2 활성 영역(100b) 및 상기 기판(100)의 상기 제 3 부분(LP) 내에 위치하는 제 3 활성 영역(100c)을 정의하는 공정을 포함할 수 있다. 상기 제 1 활성 영역(100a)은 상기 소자 분리막(200)에 의해 둘러싸이는 상기 제 1 웰 영역(111)일 수 있다. 상기 제 2 활성 영역(100b)은 상기 소자 분리막(200)에 의해 둘러싸이는 상기 제 2 웰 영역(121)일 수 있다. 상기 제 3 활성 영역(100c)은 상기 소자 분리막(200)에 의해 둘러싸이는 상기 제 3 웰 영역(131)일 수 있다.
상기 소자 분리막(200)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 분리막(200)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 소자 분리막(200)을 형성하는 공정은 상기 제 1 활성 영역(100a), 상기 제 2 활성 영역(100b) 및 상기 제 3 활성 영역(100c)을 정의하는 트렌치를 형성하는 공정 및 상기 트렌치를 절연성 물질로 채우는 공정을 포함할 수 있다.
도 6b에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 활성 영역(100a), 상기 제 2 활성 영역(100b) 및 상기 제 3 활성 영역(100c)이 정의된 상기 기판(100) 상에 버퍼 절연막(810)을 형성하는 공정을 포함할 수 있다.
상기 버퍼 절연막(810)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 버퍼 절연막(810)은 실리콘 산화물을 포함할 수 있다. 상기 버퍼 절연막(810)을 형성하는 공정은 상기 기판(100)의 표면을 산화하는 공정을 포함할 수 있다. 예를 들어, 상기 버퍼 절연막(810)은 산화된 실리콘 산화물을 포함할 수 있다.
도 6c에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 버퍼 절연막(810)이 형성된 상기 기판(100) 내에 소오스 DDD 영역(114), 드레인 DDD 영역(115), 제 1 소오스 LDD 영역(124), 제 1 드레인 LDD 영역(125), 제 2 소오스 LDD 영역(134) 및 제 2 드레인 LDD 영역(135)을 형성하는 공정을 포함할 수 있다.
상기 소오스 DDD 영역(114), 상기 드레인 DDD 영역(115), 상기 제 1 소오스 LDD 영역(124), 상기 제 1 드레인 LDD 영역(125), 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)을 형성하는 공정은 상기 제 1 활성 영역(100a) 내에 상기 소오스 DDD 영역(124) 및 상기 드레인 DDD 영역(125)을 형성하는 공정, 상기 제 2 활성 영역(100b) 내에 상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125)을 형성하는 공정 및 상기 제 3 활성 영역(100c) 내에 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)을 형성하는 공정을 포함할 수 있다.
상기 소오스 DDD 영역(114) 및 상기 드레인 DDD 영역(115)을 형성하는 공정은 상기 제 1 활성 영역(100a)의 일정 영역을 도전성의 불순물로 도핑하는 공정을 포함할 수 있다. 상기 소오스 DDD 영역(114) 및 상기 드레인 DDD 영역(115)은 상기 제 1 활성 영역(100a)과 동일한 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 소오스 DDD 영역(114) 및 상기 드레인 DDD 영역(115)은 P형 불순물을 포함할 수 있다. 상기 소오스 DDD 영역(114) 및 상기 드레인 DDD 영역(115) 내의 불순물의 농도는 상기 제 1 활성 영역(100a) 내의 불순물의 농도보다 낮을 수 있다.
상기 소오스 DDD 영역(114) 및 상기 드레인 DDD 영역(115)은 상기 소자 분리막(200)에 가깝게 형성될 수 있다. 상기 드레인 DDD 영역(115)은 상기 소오스 DDD 영역(114)과 이격될 수 있다. 예를 들어, 상기 소오스 DDD 영역(114) 및 상기 드레인 DDD 영역(115)은 상기 제 1 활성 영역(100a)의 서로 대향하는 측면에 가깝게 형성될 수 있다. 상기 소오스 DDD 영역(114)의 최저 레벨 및 상기 드레인 DDD 영역(115)의 최저 레벨은 상기 소자 분리막(200)의 최하단(lowest end)의 레벨보다 높을 수 있다.
상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125)을 형성하는 공정은 상기 제 2 활성 영역(100b)의 일정 영역을 도전성의 불순물로 도핑하는 공정을 포함할 수 있다. 상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125)은 상기 제 2 활성 영역(100b)과 동일한 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125)은 P형 불순물을 포함할 수 있다. 상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125) 내의 불순물의 농도는 상기 제 2 활성 영역(100b) 내의 불순물의 농도보다 낮을 수 있다.
상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125)은 상기 소자 분리막(200)에 가깝게 형성될 수 있다. 상기 제 1 드레인 LDD 영역(125)은 상기 제 1 소오스 LDD 영역(124)과 이격될 수 있다. 예를 들어, 상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125)은 상기 제 2 활성 영역(100b)의 서로 대향하는 측면에 가깝게 형성될 수 있다. 상기 제 1 소오스 LDD 영역(124)의 최저 레벨 및 상기 제 1 드레인 LDD 영역(125)의 최저 레벨은 상기 소자 분리막(200)의 최하단(lowest end)의 레벨보다 높을 수 있다.
상기 제 1 소오스 LDD 영역(124)의 최저 레벨 및 상기 제 1 드레인 LDD 영역(125)의 최저 레벨은 상기 소오스 DDD 영역(114)의 최저 레벨 및 상기 드레인 DDD 영역의 최저 레벨보다 높을 수 있다. 예를 들어, 상기 기판(100)의 상기 제 1 부분(HV)에는 상기 기판(100)의 상기 제 2 부분(LN)보다 상대적으로 높은 전압이 인가될 수 있다.
상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)을 형성하는 공정은 상기 제 3 활성 영역(100c)의 일정 영역을 도전성의 불순물로 도핑하는 공정을 포함할 수 있다. 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)은 상기 제 3 활성 영역(100c)과 동일한 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)은 N형 불순물을 포함할 수 있다. 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135) 내의 불순물의 농도는 상기 제 3 활성 영역(100c) 내의 불순물의 농도보다 낮을 수 있다.
상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)은 상기 소자 분리막(200)에 가깝게 형성될 수 있다. 상기 제 2 드레인 LDD 영역(135)은 상기 제 2 소오스 LDD 영역(134)과 이격될 수 있다. 예를 들어, 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)은 상기 제 3 활성 영역(100c)의 서로 대향하는 측면에 가깝게 형성될 수 있다. 상기 제 2 소오스 LDD 영역(134)의 최저 레벨 및 상기 제 2 드레인 LDD 영역(135)의 최저 레벨은 상기 소자 분리막(200)의 최하단(lowest end)의 레벨보다 높을 수 있다.
상기 제 2 소오스 LDD 영역(134)의 최저 레벨 및 상기 제 2 드레인 LDD 영역(135)의 최저 레벨은 상기 소오스 DDD 영역(114)의 최저 레벨 및 상기 드레인 DDD 영역의 최저 레벨보다 높을 수 있다. 상기 제 2 소오스 LDD 영역(134)의 최저 레벨 및 상기 제 2 드레인 LDD 영역(135)의 최저 레벨은 상기 제 1 소오스 LDD 영역(124)의 최저 레벨 및 상기 제 1 드레인 LDD 영역(125)의 최저 레벨과 동일할 수 있다. 예를 들어, 상기 기판(100)의 상기 제 3 부분(LP)에는 상기 기판(100)의 상기 제 2 부분(LN)과 동일한 전압이 인가될 수 있다.
도 6d에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 소오스 DDD 영역(114), 상기 드레인 DDD 영역(115), 상기 제 1 소오스 LDD 영역(124), 상기 제 1 드레인 LDD 영역(125), 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)이 형성된 상기 기판(100)의 상기 버퍼 절연막(810) 상에 하드 마스크(820)를 형성하는 공정을 포함할 수 있다.
상기 하드 마스크(820)는 절연성 물질을 포함할 수 있다. 상기 하드 마스크(820)는 상기 버퍼 절연막(810)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 하드 마스크(820)는 실리콘 질화물을 포함할 수 있다.
도 6e에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하드 마스크(820)에 제 1 마스크 개구부(821h) 및 제 2 마스크 개구부(823h)를 형성하는 공정을 포함할 수 있다.
상기 제 1 마스크 개구부(821h) 및 상기 제 2 마스크 개구부(823h)를 형성하는 공정은 상기 하드 마스크(820) 상에 제 1 패턴 개구부(911h) 및 제 2 패턴 개구부(913h)를 포함하는 패턴 마스크(910)를 형성하는 공정 및 상기 패턴 마스크(910)를 식각 마스크로 상기 하드 마스크(820)를 패터닝하는 공정을 포함할 수 있다.
상기 패턴 마스크(910)는 감광성 물질을 포함할 수 있다. 예를 들어, 상기 패턴 마스크(910)는 포토-레지스트(photo-resist)를 포함할 수 있다.
상기 제 1 마스크 개구부(821h)는 상기 제 1 활성 영역(100a)의 상기 소오스 DDD 영역(114) 상에 형성될 수 있다. 상기 제 1 마스크 개구부(821h)의 수평 길이는 상기 제 1 활성 영역(100a)의 수평 길이보다 짧을 수 있다. 상기 제 1 마스크 개구부(821h)의 수평 길이는 상기 소오스 DDD 영역(114)의 수평 길이보다 길 수 있다. 상기 제 1 마스크 개구부(821h)의 일측 측면은 상기 소오스 DDD 영역(114)과 상기 드레인 DDD 영역(115) 사이에 위치하는 상기 제 1 활성 영역(100a) 상에 위치할 수 있다. 상기 소오스 DDD 영역(114)과 상기 드레인 DDD 영역(115) 사이에서 상기 제 1 마스크 개구부(821h)의 상기 일측 측면은 상기 소오스 DDD 영역(114)에 가까이 위치할 수 있다.
상기 제 2 마스크 개구부(823h)는 상기 제 3 활성 영역(100c) 상에 형성될 수 있다. 상기 제 2 마스크 개구부(823h)의 수평 길이는 상기 제 3 활성 영역(100c)의 상부면의 수평 길이와 동일할 수 있다.
도 6f에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 마스크 개구부(821h) 및 상기 제 2 마스크 개구부(823h)가 형성된 상기 하드 마스크(820)를 이용하여 상기 기판(100) 내에 제 1 리세스 영역(101r) 및 제 2 리세스 영역(103r)을 형성하는 공정을 포함할 수 있다.
상기 제 1 리세스 영역(101r) 및 상기 제 2 리세스 영역(103r)을 형성하는 공정은 상기 패턴 마스크(910)를 제거하는 공정, 상기 제 1 마스크 개구부(821h) 및 상기 제 2 마스크 개구부(823h)가 형성된 상기 하드 마스크(820)를 식각 마스크로 상기 버퍼 절연막(810)에 제 1 버퍼 개구부(811h) 및 제 2 버퍼 개구부(813h)를 형성하는 공정, 상기 제 1 버퍼 개구부(811h) 및 상기 제 2 버퍼 개구부(813h)에 의해 노출된 상기 기판(100)을 리세스하는 공정 및 상기 하드 마스크(820)를 제거하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 제 1 버퍼 개구부(811h) 및 제 2 버퍼 개구부(813h)에 의해 노출된 기판(100)을 리세스한 후, 하드 마스크(820)를 제거하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 하드 마스크(820)를 제거한 후, 상기 제 1 버퍼 개구부(811h) 및 상기 제 2 버퍼 개구부(813h)를 포함하는 상기 버퍼 절연막(810)을 이용하여 상기 기판(100) 내에 제 1 리세스 영역(101r) 및 제 2 리세스 영역(103r)을 형성할 수 있다.
상기 제 1 리세스 영역(101r)이 형성됨에 따라 상기 소오스 DDD 영역(114)의 최상단(highest end)의 레벨은 상기 드레인 DDD 영역(115)의 최상단의 레벨보다 낮아질 수 있다. 상기 제 3 리세스 영역(103r)이 형성됨에 따라 상기 제 3 활성 영역(100c)의 최상단의 레벨이 상기 제 2 활성 영역(100b)의 최상단의 레벨보다 낮아질 수 있다. 예를 들어, 상기 제 3 리세스 영역(103r)의 형성에 의해, 상기 제 2 소오스 LDD 영역(134)의 최고 레벨 및 상기 제 2 드레인 LDD 영역(135)의 최고 레벨은 상기 제 1 소오스 LDD 영역(124)의 최고 레벨 및 상기 제 1 드레인 LDD 영역(125)의 최고 레벨보다 낮아질 수 있다.
도 6g에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 기판(100)의 상기 제 1 리세스 영역(101r) 및 상기 제 2 리세스 영역(103r) 내에 각각 제 1 서브 활성 영역(310) 및 제 2 서브 활성 영역(330)을 형성하는 공정을 포함할 수 있다.
상기 제 1 서브 활성 영역(310) 및 상기 제 2 서브 활성 영역(330)을 형성하는 공정은 SEG (Selective Epitaxial Growth) 공정을 포함할 수 있다. 상기 제 1 서브 활성 영역(310) 및 상기 제 2 서브 활성 영역(330)은 상기 기판(100)보다 낮은 일함수(work function)를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 기판(100)이 Si를 포함하면, 상기 제 1 서브 활성 영역(310) 및 상기 제 2 서브 활성 영역(330)은 SiGe를 포함할 수 있다. SiGe는 Si에 비하여 전도대(conduction band)가 약 30mV 정도 낮고, 가전자대(valance band)가 약 230mV 정도 낮다.
상기 제 1 서브 활성 영역(310)이 형성됨에 따라 상기 제 1 활성 영역(100a)은 상기 제 1 서브 활성 영역(310)이 위치하는 제 1 부분 및 상기 제 1 웰 영역(111)이 위치하는 제 2 부분을 포함할 수 있다.
도 6h에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 서브 활성 영역(310) 및 상기 제 2 서브 활성 영역(330)이 형성된 상기 기판(100) 상에 위치하는 상기 버퍼 절연막(810)을 제거하는 공정을 포함할 수 있다.
상기 버퍼 절연막(810)을 제거하는 공정은 상기 제 1 서브 활성 영역(310) 및 상기 제 2 서브 활성 영역(330)이 형성된 상기 기판(100)의 표면을 세정하는 공정을 포함할 수 있다.
도 6i에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 버퍼 절연막(810)이 제거된 상기 기판(100) 상에 제 1 게이트 절연막(410)을 형성하는 공정을 포함할 수 있다.
상기 제 1 게이트 절연막(410)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 절연막(410)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
도 6j에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 활성 영역(100a)의 일부 영역만을 덮도록 상기 제 1 게이트 절연막(410)을 패터닝하는 공정을 포함할 수 있다.
상기 제 1 게이트 절연막(410)을 패터닝하는 공정은 상기 제 1 활성 영역(100a) 상에 위치하는 상기 제 1 게이트 절연막(410)에 제 1 GI 개구부(411a) 및 제 2 GI 개구부(411b)를 형성하는 공정 및 상기 제 2 활성 영역(100b) 및 상기 제 3 활성 영역(100c) 상에 위치하는 상기 제 1 게이트 절연막(410)을 제거하는 공정을 포함할 수 있다. 상기 제 2 활성 영역(100b) 및 상기 제 3 활성 영역(100c) 상에 위치하는 상기 제 1 게이트 절연막(410)을 제거하는 공정은 상기 제 1 GI 개구부(411a) 및 상기 제 2 GI 개구부(411b)를 형성하는 공정과 동시에 수행될 수 있다.
상기 제 1 GI 개구부(411a)는 상기 소오스 DDD 영역(114) 상에 형성될 수 있다. 상기 제 1 GI 개구부(411a)는 상기 제 1 서브 활성 영역(310) 상에 형성될 수 있다. 상기 제 1 GI 개구부(411a)의 수평 폭은 상기 제 1 서브 활성 영역(310)의 수평 길이보다 짧은 수 있다. 상기 제 1 GI 개구부(411a)의 수평 폭은 상기 소오스 DDD 영역(114)의 수평 길이보다 짧은 수 있다. 상기 제 1 서브 활성 영역(310)의 상부면은 상기 제 1 GI 개구부(411a)에 의해 부분적으로 노출될 수 있다.
상기 제 2 GI 개구부(411b)는 상기 드레인 DDD 영역(115) 상에 형성될 수 있다. 상기 제 2 GI 개구부(411b)의 수평 폭은 상기 드레인 DDD 영역(115)의 수평 길이보다 짧은 수 있다. 상기 드레인 DDD 영역(115)의 상부면은 상기 제 2 GI 개구부(411b)에 의해 부분적으로 노출될 수 있다. 상기 제 2 GI 개구부(411b)의 수평 폭은 상기 제 1 GI 개구부(411a)의 수평 폭과 동일할 수 있다.
도 6k에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 패터닝된 제 1 게이트 절연막(410)을 포함하는 상기 기판(100) 상에 제 2 게이트 절연막(420)을 형성하는 공정을 포함할 수 있다.
상기 제 2 게이트 절연막(420)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(420)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 제 2 게이트 절연막(420)은 상기 제 1 게이트 절연막(410)과 동일한 물질을 포함할 수 있다. 상기 제 2 게이트 절연막(420)의 수직 두께는 상기 제 1 게이트 절연막(410)의 수직 두께보다 얇을 수 있다.
도 6l에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 2 게이트 절연막(420)이 형성된 상기 기판(100) 상에 제 1 게이트 패턴(511), 제 1 게이트 스페이서(512), 제 2 게이트 패턴(521), 제 2 게이트 스페이서(522), 제 3 게이트 패턴(531) 및 제 3 게이트 스페이서(532)를 형성하는 공정을 포함할 수 있다.
상기 제 1 게이트 패턴(511), 상기 제 1 게이트 스페이서(512), 상기 제 2 게이트 패턴(521), 상기 제 2 게이트 스페이서(522), 상기 제 3 게이트 패턴(531) 및 상기 제 3 게이트 스페이서(532)를 형성하는 공정은 상기 제 1 활성 영역(100a) 상에 상기 제 1 게이트 패턴(511)을 형성하는 공정, 상기 제 2 활성 영역(100b) 상에 상기 제 2 게이트 패턴(521)을 형성하는 공정, 상기 제 3 활성 영역(100c) 상에 상기 제 3 게이트 패턴(531)을 형성하는 공정, 상기 제 1 게이트 패턴(511)의 측면 상에 상기 제 1 게이트 스페이서(512)를 형성하는 공정, 상기 제 2 게이트 패턴(521)의 측면 상에 상기 제 2 게이트 스페이서(522)를 형성하는 공정 및 상기 제 3 게이트 패턴(531)의 측면 상에 상기 제 3 게이트 스페이서(532)를 형성하는 공정을 포함할 수 있다.
상기 제 1 게이트 패턴(511)은 상기 소오스 DDD 영역(114)과 상기 드레인 DDD 영역(115) 사이의 상기 제 1 활성 영역(100a)과 수직 중첩하도록 형성될 수 있다. 상기 제 1 게이트 패턴(511)은 상기 소오스 DDD 영역(114)의 일정 부분 및 상기 드레인 DDD 영역(115)의 일정 부분과 수직 중첩할 수 있다. 상기 제 1 서브 활성 영역(310)의 일측 측면은 상기 제 1 게이트 패턴(511)과 수직 중첩할 수 있다. 상기 제 2 게이트 패턴(521)은 상기 제 1 소오스 LDD 영역(124)과 상기 제 1 드레인 LDD 영역(125) 사이의 상기 제 2 활성 영역(100b)과 수직 중첩하도록 형성될 수 있다. 상기 제 2 게이트 패턴(521)은 상기 제 1 소오스 LDD 영역(124)의 일정 부분 및 상기 제 1 드레인 LDD 영역(125)의 일정 부분과 수직 중첩할 수 있다. 상기 제 3 게이트 패턴(531)은 상기 제 2 소오스 LDD 영역(134)과 상기 제 2 드레인 LDD 영역(135) 사이의 상기 제 3 활성 영역(100c)과 수직 중첩하도록 형성될 수 있다. 상기 제 3 게이트 패턴(531)은 상기 제 2 소오스 LDD 영역(134)의 일정 부분 및 상기 제 2 드레인 LDD 영역(135)의 일정 부분과 수직 중첩할 수 있다.
상기 제 1 게이트 패턴(511), 상기 제 2 게이트 패턴(521) 및 상기 제 3 게이트 패턴(531)은 도전성 물질을 포함할 수 있다. 상기 제 1 게이트 패턴(511), 상기 제 2 게이트 패턴(521) 및 상기 제 3 게이트 패턴(531)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 패턴(511)을 형성하는 공정, 상기 제 2 게이트 패턴(521)을 형성하는 공정 및 상기 제 3 게이트 패턴(531)을 형성하는 공정은 동시에 수행될 수 있다.
상기 제 1 게이트 스페이서(512), 상기 제 2 게이트 스페이서(522) 및 상기 제 3 게이트 스페이서(532)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 스페이서(512), 상기 제 2 게이트 스페이서(522) 및 상기 제 3 게이트 스페이서(532)는 각각 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 제 1 게이트 스페이서(512), 상기 제 2 게이트 스페이서(522) 및 상기 제 3 게이트 스페이서(532)는 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 스페이서(512)를 형성하는 공정, 상기 제 2 게이트 스페이서(522)를 형성하는 공정 및 상기 제 3 게이트 스페이서(532)를 형성하는 공정은 동시에 수행될 수 있다.
도 6m에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 게이트 패턴(511), 상기 제 2 게이트 패턴(521) 및 상기 제 3 게이트 패턴(531)이 형성된 상기 기판(100) 내에 제 1 소오스 영역(112), 제 1 드레인 영역(113), 제 2 소오스 영역(122), 제 2 드레인 영역(123), 제 3 소오스 영역(132) 및 제 3 드레인 영역(133)을 형성하는 공정을 포함할 수 있다.
상기 제 1 소오스 영역(112), 상기 제 1 드레인 영역(113), 상기 제 2 소오스 영역(122), 상기 제 2 드레인 영역(123), 상기 제 3 소오스 영역(132) 및 사익 제 3 드레인 영역(133)을 형성하는 공정은 상기 제 1 활성 영역(100a) 내에 상기 제 1 소오스 영역(112) 및 상기 제 1 드레인 영역(113)을 형성하는 공정, 상기 제 2 활성 영역(100b) 내에 상기 제 2 소오스 영역(122) 및 상기 제 2 드레인 영역(123)을 형성하는 공정 및 상기 제 3 활성 영역(100c) 내에 상기 제 3 소오스 영역(132) 및 상기 제 3 드레인 영역(133)을 형성하는 공정을 포함할 수 있다.
상기 제 1 소오스 영역(112)은 상기 소오스 DDD 영역(114) 내에 형성될 수 있다. 상기 제 1 드레인 영역(113)은 상기 드레인 DDD 영역(115) 내에 형성될 수 있다. 예를 들어, 상기 제 1 소오스 영역(112) 및 상기 제 1 드레인 영역(113)을 형성하는 공정은 상기 소오스 DDD 영역(114)의 일정 영역 및 상기 드레인 DDD 영역(115)의 일정 영역을 도전성의 불순물로 도핑하는 공정을 포함할 수 있다. 상기 제 1 소오스 영역(112) 및 상기 제 1 드레인 영역(113)은 상기 소오스 DDD 영역(114) 및 상기 드레인 DDD 영역(115)과 다른 도전성의 불순물을 포함할 수 있다. 상기 제 1 소오스 영역(112) 및 상기 제 1 드레인 영역(113)은 상기 제 1 웰 영역(111)과 다른 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 1 소오스 영역(112) 및 상기 제 1 드레인 영역(113)은 N형 불순물을 포함할 수 있다.
상기 제 1 소오스 영역(112)은 상기 제 1 게이트 절연막(410)의 상기 제 1 GI 개구부(411a)에 의해 상부면이 노출된 상기 소오스 DDD 영역(114) 내에 형성될 수 있다. 예를 들어, 상기 제 1 소오스 영역(112)의 수평 길이는 상기 소오스 DDD 영역(114)의 수평 길이보다 짧을 수 있다. 상기 제 1 소오스 영역(112)의 수평 길이는 상기 제 1 서브 활성 영역(310)의 수평 길이보다 짧을 수 있다. 상기 제 1 서브 활성 영역(310)의 일정 부분은 상기 제 1 소오스 영역(112)으로 기능할 수 있다. 상기 제 1 소오스 영역(112)의 최저 레벨은 상기 제 1 서브 활성 영역(310)의 최하단의 레벨보다 낮을 수 있다.
상기 제 1 드레인 영역(113)은 상기 제 1 게이트 절연막(410)의 상기 제 2 GI 개구부(411b)에 의해 상부면이 노출된 상기 드레인 DDD 영역(115) 내에 형성될 수 있다. 예를 들어, 상기 제 1 드레인 영역(113)의 수평 길이는 상기 드레인 DDD 영역(115)의 수평 길이보다 짧을 수 있다. 상기 제 1 드레인 영역(113)의 수평 길이는 상기 제 1 소오스 영역(112)의 수평 길이와 동일할 수 있다. 상기 제 1 드레인 영역(113)의 최저 레벨은 상기 제 1 소오스 영역(112)의 최저 레벨과 동일할 수 있다.
상기 제 1 소오스 영역(112)과 상기 제 1 드레인 영역(113) 사이의 상기 제 1 활성 영역(100a)은 제 1 채널 영역(116)으로 기능할 수 있다. 상기 제 1 채널 영역(116)은 상기 제 1 서브 활성 영역(310)인 제 1 부분(116a) 및 상기 제 1 웰 영역(111)인 제 2 부분(116b)을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 채널 영역(116)의 상기 제 1 부분(116a)이 상기 제 1 채널 영역(116)의 상기 제 2 부분(116b)보다 낮은 문턱 전압을 갖도록 형성될 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 1 채널 영역(116)의 상기 제 1 부분(116a)이 상기 제 1 채널 영역(116)의 상기 제 2 부분(116b)보다 빠르게 턴-온(turn on)될 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 제 1 드레인 영역(113)에 가까이 위치하는 상기 제 1 채널 영역(116)의 상기 제 2 부분(116b)의 문턱 전압의 변화 없이, 상기 제 1 채널 영역(116)의 전류 특성이 향상될 수 있다.
상기 제 2 소오스 영역(122)은 상기 제 1 소오스 LDD 영역(124) 내에 형성될 수 있다. 상기 제 2 드레인 영역(123)은 상기 제 1 드레인 LDD 영역(125) 내에 형성될 수 있다. 예를 들어, 상기 제 2 소오스 영역(122) 및 상기 제 2 드레인 영역(123)을 형성하는 공정은 상기 제 1 소오스 LDD 영역(124)의 일정 영역 및 상기 제 1 드레인 LDD 영역(125)의 일정 영역을 도전성의 불순물로 도핑하는 공정을 포함할 수 있다. 상기 제 2 소오스 영역(122) 및 상기 제 2 드레인 영역(123)은 상기 제 1 소오스 LDD 영역(124) 및 상기 제 1 드레인 LDD 영역(125)과 다른 도전성의 불순물을 포함할 수 있다. 상기 제 2 소오스 영역(122) 및 상기 제 2 드레인 영역(123)은 상기 제 2 웰 영역(121)과 다른 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 2 소오스 영역(122) 및 상기 제 2 드레인 영역(123)은 N형 불순물을 포함할 수 있다. 상기 제 2 소오스 영역(122)과 상기 제 2 드레인 영역(123) 사이의 상기 제 2 활성 영역(100b)은 제 2 채널 영역(126)으로 기능할 수 있다.
상기 제 3 소오스 영역(132)은 상기 제 2 소오스 LDD 영역(134) 내에 형성될 수 있다. 상기 제 3 드레인 영역(133)은 상기 제 2 드레인 LDD 영역(135) 내에 형성될 수 있다. 예를 들어, 상기 제 3 소오스 영역(132) 및 상기 제 3 드레인 영역(133)을 형성하는 공정은 상기 제 2 소오스 LDD 영역(134)의 일정 영역 및 상기 제 2 드레인 LDD 영역(135)의 일정 영역을 도전성의 불순물로 도핑하는 공정을 포함할 수 있다. 상기 제 3 소오스 영역(132) 및 상기 제 3 드레인 영역(133)은 상기 제 2 소오스 LDD 영역(134) 및 상기 제 2 드레인 LDD 영역(135)과 다른 도전성의 불순물을 포함할 수 있다. 상기 제 3 소오스 영역(132) 및 상기 제 3 드레인 영역(133)은 상기 제 3 웰 영역(131)과 다른 도전성의 불순물을 포함할 수 있다. 예를 들어, 상기 제 3 소오스 영역(132) 및 상기 제 3 드레인 영역(133)은 P형 불순물을 포함할 수 있다.
상기 제 3 소오스 영역(132)과 상기 제 3 드레인 영역(133) 사이의 상기 제 3 활성 영역(100c)은 제 3 채널 영역(136)으로 기능할 수 있다. 상기 제 3 채널 영역(136)은 상기 제 2 서브 활성 영역(330)을 포함할 수 있다.
도 1a 및 1b에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 소오스 영역(112), 상기 제 1 드레인 영역(113), 상기 제 2 소오스 영역(122), 상기 제 2 드레인 영역(123), 상기 제 3 소오스 영역(132) 및 상기 제 3 드레인 영역(133)이 형성된 상기 기판(100) 상에 층간 절연막(600)을 형성하는 공정 및 상기 층간 절연막(600)을 관통하는 제 1 소오스 컨택 구조체(711), 제 1 드레인 컨택 구조체(712), 제 1 게이트 컨택 구조체(713), 제 2 소오스 컨택 구조체(721), 제 2 드레인 컨택 구조체(722), 제 2 게이트 컨택 구조체(723), 제 3 소오스 컨택 구조체(731), 제 3 드레인 컨택 구조체(732) 및 제 3 게이트 컨택 구조체(733)을 형성하는 공정을 포함할 수 있다.
상기 층간 절연막(600)을 형성하는 공정은 상기 층간 절연막(600)으로 상기 제 1 게이트 패턴(511), 상기 제 2 게이트 패턴(521) 및 상기 제 3 게이트 패턴(531)을 덮는 공정을 포함할 수 있다. 예를 들어, 상기 층간 절연막(600)의 상부면은 상기 제 1 게이트 패턴(511)의 상부면, 상기 제 2 게이트 패턴(521)의 상부면 및 상기 제 3 게이트 패턴(531)의 상부면보다 높을 수 있다.
상기 층간 절연막(600)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 층간 절연막(600)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 소오스 영역(112) 상에 형성될 수 있다. 상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 소오스 영역(112)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 소오스 영역(112)과 직접 접촉할 수 있다. 상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 서브 활성 영역(310)과 직접 접촉할 수 있다.
상기 제 1 소오스 컨택 구조체(711)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소오스 컨택 구조체(711)는 금속을 포함할 수 있다.
상기 제 1 소오스 컨택 구조체(711)는 상기 제 1 소오스 영역(112)에 가까이 위치하는 제 1 소오스 컨택 실리사이드(711a)를 포함할 수 있다. 상기 제 1 소오스 컨택 실리사이드(711a)의 최하단의 레벨은 상기 제 1 서브 활성 영역(310)의 최상단의 레벨보다 낮을 수 있다. 상기 제 1 소오스 컨택 실리사이드(711a)의 최하단의 레벨은 상기 제 1 서브 활성 영역(310)의 최하단의 레벨보다 높을 수 있다.
상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 드레인 영역(113) 상에 형성될 수 있다. 상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 드레인 영역(113)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 드레인 영역(113)과 직접 접촉할 수 있다.
상기 제 1 드레인 컨택 구조체(712)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 컨택 구조체(712)는 금속을 포함할 수 있다. 상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 소오스 컨택 구조체(711)과 동일한 물질을 포함할 수 있다.
상기 제 1 드레인 컨택 구조체(712)는 상기 제 1 드레인 영역(113)에 가까이 위치하는 제 1 드레인 컨택 실리사이드(712a)를 포함할 수 있다. 상기 제 1 드레인 컨택 실리사이드(712a)의 최하단의 레벨은 상기 제 1 드레인 영역(113)의 최상단의 레벨보다 낮을 수 있다. 예를 들어, 상기 제 1 드레인 컨택 실리사이드(712a)의 최하단의 레벨은 상기 제 1 소오스 컨택 실리사이드(711a)의 최하단의 레벨과 동일할 수 있다.
상기 제 1 게이트 컨택 구조체(713)은 상기 제 1 게이트 패턴(511) 상에 형성될 수 있다. 상기 제 1 게이트 컨택 구조체(713)는 상기 제 1 활성 영역(100a)과 수직 중첩되지 않을 수 있다. 예를 들어, 상기 제 1 게이트 패턴(511)은 상기 제 1 소오스 영역(112)과 상기 제 1 드레인 영역(113) 사이에서 상기 제 1 활성 영역(100a)을 가로지를 수 있다.
상기 제 2 소오스 컨택 구조체(721)는 상기 제 2 소오스 영역(122) 상에 형성될 수 있다. 상기 제 2 소오스 컨택 구조체(721)는 상기 제 2 소오스 영역(122)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 소오스 컨택 구조체(721)는 상기 제 2 소오스 영역(122)과 직접 접촉할 수 있다.
상기 제 2 소오스 컨택 구조체(721)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소오스 컨택 구조체(721)는 금속을 포함할 수 있다.
상기 제 2 소오스 컨택 구조체(721)는 상기 제 2 소오스 영역(122)에 가까이 위치하는 제 2 소오스 컨택 실리사이드(721a)를 포함할 수 있다. 상기 제 2 소오스 컨택 실리사이드(721a)의 최하단의 레벨은 상기 제 2 소오스 영역(122)의 최상단의 레벨보다 낮을 수 있다.
상기 제 2 드레인 컨택 구조체(722)는 상기 제 2 드레인 영역(123) 상에 형성될 수 있다. 상기 제 2 드레인 컨택 구조체(722)는 상기 제 2 드레인 영역(123)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 드레인 컨택 구조체(722)는 상기 제 2 드레인 영역(123)과 직접 접촉할 수 있다.
상기 제 2 드레인 컨택 구조체(722)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 컨택 구조체(722)는 금속을 포함할 수 있다. 상기 제 2 드레인 컨택 구조체(722)는 상기 제 2 소오스 컨택 구조체(721)과 동일한 물질을 포함할 수 있다.
상기 제 2 드레인 컨택 구조체(722)는 상기 제 2 드레인 영역(123)에 가까이 위치하는 제 2 드레인 컨택 실리사이드(722a)를 포함할 수 있다. 상기 제 2 드레인 컨택 실리사이드(722a)의 최하단의 레벨은 상기 제 2 드레인 영역(123)의 최상단의 레벨보다 낮을 수 있다. 예를 들어, 상기 제 2 드레인 컨택 실리사이드(722a)의 최하단의 레벨은 상기 제 2 소오스 컨택 실리사이드(721a)의 최하단의 레벨과 동일할 수 있다.
상기 제 2 게이트 컨택 구조체(723)은 상기 제 2 게이트 패턴(521) 상에 형성될 수 있다. 상기 제 2 게이트 컨택 구조체(723)는 상기 제 2 활성 영역(100b)과 수직 중첩되지 않을 수 있다. 예를 들어, 상기 제 2 게이트 패턴(521)은 상기 제 2 소오스 영역(122)과 상기 제 2 드레인 영역(123) 사이에서 상기 제 2 활성 영역(100b)을 가로지를 수 있다.
상기 제 3 소오스 컨택 구조체(731)는 상기 제 3 소오스 영역(132) 상에 형성될 수 있다. 상기 제 3 소오스 컨택 구조체(731)는 상기 제 3 소오스 영역(132)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 3 소오스 컨택 구조체(731)는 상기 제 3 소오스 영역(132)과 직접 접촉할 수 있다.
상기 제 3 소오스 컨택 구조체(731)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 소오스 컨택 구조체(731)는 금속을 포함할 수 있다.
상기 제 3 소오스 컨택 구조체(731)는 상기 제 3 소오스 영역(132)에 가까이 위치하는 제 3 소오스 컨택 실리사이드(731a)를 포함할 수 있다. 상기 제 3 소오스 컨택 실리사이드(731a)의 최하단의 레벨은 상기 제 3 소오스 영역(132)의 최상단의 레벨보다 낮을 수 있다.
상기 제 3 드레인 컨택 구조체(732)는 상기 제 3 드레인 영역(133) 상에 형성될 수 있다. 상기 제 3 드레인 컨택 구조체(732)는 상기 제 3 드레인 영역(133)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 3 드레인 컨택 구조체(732)는 상기 제 3 드레인 영역(133)과 직접 접촉할 수 있다.
상기 제 3 드레인 컨택 구조체(732)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 드레인 컨택 구조체(732)는 금속을 포함할 수 있다. 상기 제 3 드레인 컨택 구조체(732)는 상기 제 3 소오스 컨택 구조체(731)과 동일한 물질을 포함할 수 있다.
상기 제 3 드레인 컨택 구조체(732)는 상기 제 3 드레인 영역(133)에 가까이 위치하는 제 3 드레인 컨택 실리사이드(732a)를 포함할 수 있다. 상기 제 3 드레인 컨택 실리사이드(732a)의 최하단의 레벨은 상기 제 3 드레인 영역(133)의 최상단의 레벨보다 낮을 수 있다. 예를 들어, 상기 제 3 드레인 컨택 실리사이드(732a)의 최하단의 레벨은 상기 제 3 소오스 컨택 실리사이드(731a)의 최하단의 레벨과 동일할 수 있다.
상기 제 3 게이트 컨택 구조체(733)은 상기 제 3 게이트 패턴(531) 상에 형성될 수 있다. 상기 제 3 게이트 컨택 구조체(733)는 상기 제 3 활성 영역(100c)과 수직 중첩되지 않을 수 있다. 예를 들어, 상기 제 3 게이트 패턴(531)은 상기 제 3 소오스 영역(132)과 상기 제 3 드레인 영역(133) 사이에서 상기 제 3 활성 영역(100c)을 가로지를 수 있다.
결과적으로 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상대적으로 높은 전압이 인가되는 기판(100)의 제 1 부분(HV)에서 제 1 소오스 영역(112)에 가까이 위치하는 제 1 부분(116a)이 상대적으로 낮은 문턱 전압을 갖는 제 1 채널 영역(116)을 형성할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 1 부분(HV)에서 누설 전류의 증가 없이, 상기 제 1 채널 영역(116)의 전류 성능이 향상될 수 있다.
100 : 기판 100a : 제 1 활성 영역
112 : 제 1 소오스 영역 113 : 제 1 드레인 영역
116 : 제 1 채널 영역 310 : 제 1 서브 활성 영역
200 : 소자 분리막 410 : 제 1 게이트 절연막
420 : 제 2 게이트 절연막 510 : 제 1 게이트 구조체
600 : 층간 절연막 711 : 제 1 소오스 컨택 구조체
712 : 제 2 드레인 컨택 구조체

Claims (10)

  1. 제 1 방향으로 나란히 위치하는 제 1 부분 및 제 2 부분을 포함하는 활성 영역;
    상기 활성 영역의 상기 제 1 부분 내에 위치하는 소오스 영역;
    상기 활성 영역의 상기 제 2 부분 내에 위치하는 드레인 영역; 및
    상기 제 1 방향과 수직 한 제 2 방향으로 연장하고, 상기 소오스 영역과 상기 드레인 영역 사이에서 상기 활성 영역을 가로지르는 게이트 패턴을 포함하되,
    상기 활성 영역의 상기 제 1 부분은 상기 활성 영역의 상기 제 2 부분보다 낮은 일함수를 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 방향으로 상기 소오스 영역과 상기 게이트 패턴 사이의 거리는 상기 제 1 방향으로 상기 드레인 영역과 상기 게이트 패턴 사이의 거리보다 짧은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 활성 영역의 상기 제 1 부분은 상기 활성 영역의 상기 제 2 부분과 다른 물질을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 방향으로 상기 활성 영역의 상기 제 1 부분의 길이는 상기 제 1 방향으로 상기 활성 영역의 상기 제 2 부분의 길이보다 짧은 반도체 소자.
  5. 제 1 항에 있어서,
    상기 활성 영역의 상기 제 1 부분과 상기 제 2 부분 사이의 경계는 상기 소오스 영역에 가까이 위치하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 게이트 패턴은 상기 활성 영역의 상기 제 1 부분과 상기 제 2 부분 사이의 경계와 중첩하는 반도체 소자.
  7. 기판 내에 위치하는 소오스 영역;
    상기 기판 내에 위치하고, 상기 소오스 영역과 이격되는 드레인 영역;
    상기 소오스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역; 및
    상기 기판의 상기 채널 영역 상에 위치하는 게이트 패턴을 포함하되,
    상기 채널 영역은 상기 소오스 영역에 가까이 위치하는 제 1 부분 및 상기 제 1 부분보다 높은 문턱 전압을 갖는 제 2 부분을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 소오스 영역의 최저 레벨은 상기 채널 영역의 상기 제 1 부분의 최하단의 레벨보다 낮은 반도체 소자.
  9. 제 7 항에 있어서,
    상기 소오스 영역의 적어도 일부를 둘러싸는 소오스 DDD 영역; 및
    상기 드레인 영역을 둘러싸고, 상기 소오스 DDD 영역과 이격되는 드레인 DDD 영역을 더 포함하되,
    상기 드레인 DDD 영역의 최상단의 레벨은 상기 소오스 DDD 영역의 최상단의 레벨보다 높은 반도체 소자.
  10. 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 상에 위치하는 층간 절연막;
    상기 층간 절연막을 관통하고, 상기 활성 영역의 제 1 부분과 연결되는 소오스 컨택 구조체; 및
    상기 층간 절연막을 관통하고, 상기 활성 영역의 상기 제 1 부분보다 높은 일함수를 갖는 제 2 부분과 연결되는 드레인 컨택 구조체를 포함하는 반도체 소자.
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