KR20170066271A - 실리콘계 수지 제거용 조성물 및 이를 이용한 기판의 씨닝 방법 - Google Patents

실리콘계 수지 제거용 조성물 및 이를 이용한 기판의 씨닝 방법 Download PDF

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KR20170066271A
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layer
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강인구
김성배
김수련
최백순
홍영택
김상태
김성민
이경호
홍형표
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삼성전자주식회사
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0517—Zirconium [Zr] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05173—Rhodium [Rh] as principal constituent
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    • H01L2224/05176—Ruthenium [Ru] as principal constituent
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Abstract

본 발명은 실리콘계 수지 제거용 조성물 및 이를 이용한 기판의 씨닝 방법에 관한 것으로서, 더욱 구체적으로는 헤테로사이클릭 용매 및 하기 화학식 1의 불화알킬암모늄 염을 포함하는 실리콘계 수지 제거용 조성물이 제공된다. 본 발명의 기술적 사상에 따른 실리콘계 수지 제거용 조성물을 이용하면 실리콘계 수지의 분해 속도가 우수하여 반도체 기판의 이면 연삭, 이면 전극 형성 등의 공정에서 반도체 기판에 잔존하는 실리콘계 수지를 효과적으로 제거할 수 있다.
[화학식 1]
(R)4N+F-
(식 중에서, R은 탄소수 1 내지 4의 직쇄의 알킬기임).

Description

실리콘계 수지 제거용 조성물 및 이를 이용한 기판의 씨닝 방법 {Composition for removal of silicone-based resin and method of thinning a substrate using the same}
본 발명은 실리콘계 수지 제거용 조성물 및 이를 이용한 기판의 씨닝 방법에 관한 것으로서, 더욱 구체적으로는 반도체 기판의 씨닝에서 반도체 기판에 잔존하는 실리콘계 수지를 효과적으로 제거할 수 있는 실리콘계 수지 제거용 조성물 및 이를 이용한 기판의 씨닝 방법을 제공하는 것이다.
반도체 소자의 제조 공정에서 반도체 기판의 표면에 전자 회로를 형성한 후 반도체 기판의 두께를 얇게 하기 위하여 씨닝(thinning) 공정을 수행하는 경우가 있다. 이 경우 반도체 기판의 회로면을 보호하고 반도체 기판을 잘 고정하기 위하여 실리콘계 수지를 이용하여 반도체 기판을 캐리어 기판과 부착한다. 씨닝이 종료된 후 캐리어 기판을 반도체 기판으로부터 분리하고 나면 반도체 기판의 활성면에 실리콘계 수지가 잔존하는 경우가 있는데 이를 보다 효과적으로 제거할 수 있는 방안이 요구되고 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 반도체 기판에 잔존하는 실리콘계 수지를 효과적으로 제거할 수 있는 실리콘계 수지 제거용 조성물을 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 반도체 기판에 잔존하는 실리콘계 수지를 효과적으로 제거할 수 있는 기판의 씨닝 방법을 제공하는 것이다.
본 발명이 이루고자 하는 세 번째 기술적 과제는 상기 실리콘계 수지 제거용 조성물을 이용한 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 헤테로사이클릭 용매; 및 하기 화학식 1의 불화알킬암모늄 염을 포함하는 실리콘계 수지 제거용 조성물을 제공한다.
[화학식 1]
(R)4N+F-
(식 중에서, R은 탄소수 1 내지 4의 직쇄의 알킬기임).
상기 화학식 1의 화합물은 테트라메틸암모늄플루오라이드, 테트라에틸암모늄플루오라이드 및 테트라부틸암모늄플루오라이드로 이루어진 군에서 선택된 적어도 하나를 포함하는, 실리콘계 수지 제거용 조성물.
상기 헤테로사이클릭 용매는 함질소 또는 함산소 헤테로사이클릭 용매일 수 있다. 특히, 상기 헤테로사이클릭 용매는 4원 고리 내지 8원 고리를 가질 수 있다. 특히, 상기 헤테로사이클릭 용매는 피리딘계 용매, 몰폴린계 용매, 피페라진계 용매, 피롤리돈계 용매, 우레아계 용매, 및 옥사졸리디논계 용매로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 특히 상기 헤테로사이클릭 용매는 피롤리돈계 용매일 수 있다.
특히, 상기 화학식 1의 화합물은 테트라메틸암모늄플루오라이드, 테트라에틸암모늄플루오라이드 및 테트라부틸암모늄플루오라이드로 이루어진 군에서 선택된 적어도 하나를 포함하는 실리콘계 수지 제거용 조성물일 수 있다.
상기 실리콘계 수지 제거용 조성물에 있어서, 조성물 전체 중량 기준 상기 불화알킬암모늄 염의 함량은 약 0.1 중량% 내지 약 30 중량%이고, 상기 헤테로사이클릭 용매의 함량은 약 70 중량% 내지 약 99.9 중량%일 수 있다. 상기 실리콘계 수지 제거용 조성물은 계면활성제 및 부식 방지제를 더 포함할 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 씨닝(thinning)하고자 하는 타겟 기판에 캐리어 기판을 실리콘계 결착재로 부착하는 단계; 상기 타겟 기판을 씨닝하는 단계; 상기 타겟 기판과 상기 캐리어 기판을 분리하는 단계; 및 상기 타겟 기판 상에 잔존하는 실리콘계 결착재를 제거하기 위하여 실리콘계 수지 제거용 조성물로 세정하는 단계를 포함하는 기판의 씨닝 방법을 제공한다. 이 때, 상기 실리콘계 수지 제거용 조성물은 함질소 헤테로사이클릭 용매 및 불소 함유 화합물을 포함한다.
상기 헤테로사이클릭 용매는 피리딘계 용매, 몰폴린계 용매, 피페라진계 용매, 피롤리돈계 용매, 우레아계 용매, 및 옥사졸리디논계 용매로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 상기 헤테로사이클릭 용매는 피롤리돈계 용매일 수 있다. 상기 불화알킬암모늄 염은 상기 화학식 1의 구조를 가질 수 있다.
상기 실리콘계 결착재는 실리콘 이형층 및 실리콘 접착제를 포함할 수 있다. 상기 실리콘 이형층과 상기 실리콘 접착제는 상기 타겟 기판과 상기 캐리어 기판 사이에서 적층되며, 상기 실리콘 이형층은 상기 타겟 기판과 직접 접촉하고 상기 캐리어 기판과는 직접 접촉하지 않을 수 있다. 또, 상기 실리콘 접착제는 상기 캐리어 기판과 직접 접촉할 수 있다.
상기 실리콘 결착재로 부착하는 단계는, 상기 실리콘 이형층을 화학기상증착으로 형성하는 단계; 상기 실리콘 이형층 위에 상기 실리콘 접착제의 층을 형성하는 단계; 상기 실리콘 결착재를 사이에 두고 상기 타겟 기판과 상기 캐리어 기판을 접합하는 단계; 및 상기 실리콘 결착재에 열을 가하는 단계를 포함할 수 있다.
본 발명은 상기 세 번째 기술적 과제를 이루기 위하여, 활성면 상에 반도체 소자가 형성되고, 상기 반도체 소자와 전기적으로 연결된 관통 전극이 상기 활성면의 반대면 쪽으로 연장된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 활성면 상에 실리콘 결착재의 층을 개재하여 캐리어 기판을 본딩하는 단계; 상기 관통 전극이 노출되도록 상기 활성면의 반대쪽 면을 씨닝하는 단계; 상기 반도체 기판을 상기 캐리어 기판으로부터 분리하는 단계; 및 상기 반도체 기판의 활성면 상에 잔존하는 실리콘 결착재의 잔사물(residue)을 제거하기 위하여 실리콘계 수지 제거용 조성물과 접촉시키는 단계를 포함하고, 상기 실리콘계 수지 제거용 조성물은 헤테로사이클릭 용매 및 상기 화학식 1의 불화알킬암모늄 염을 포함하는 반도체 패키지의 제조 방법을 제공한다.
상기 반도체 기판을 제공하는 단계는 상기 활성면 상에 상기 활성면으로부터 돌출하는 도전성 범프를 형성하는 단계를 포함할 수 있다. 상기 실리콘 결착재의 층은 상기 활성면과 직접 접촉하는 실리콘 이형층 및 상기 실리콘 이형층 위에 형성되는 실리콘 접착제층을 포함할 수 있다. 상기 실리콘 이형층은 적어도 부분적으로 상기 활성면 및 도전성 범프를 따라 콘포말하게 형성될 수 있다.
상기 실리콘 이형층은 화학기상증착에 의하여 형성될 수 있으며, 상기 실리콘 접착제층은 스핀 코팅에 의하여 형성되어 상기 도전성 범프의 돌출된 높이보다 더 두꺼운 두께로 형성될 수 있다.
본 발명의 다른 태양은 조성물 전체 중량 기준으로 함질소 헤테로사이클릭 용매 약 70 중량% 내지 약 99.9 중량%; 및 불화알킬암모늄 염 약 0.1 중량% 내지 약 30 중량%을 포함하는 실리콘계 수지 제거용 조성물을 제공한다.
상기 실리콘계 수지 제거용 조성물에 있어서, 조성물 전체 중량 기준으로 상기 불화알킬암모늄 염의 함량은 약 1 중량% 내지 약 20 중량%이고, 상기 헤테로사이클릭 용매의 함량은 약 80 중량% 내지 약 99 중량%일 수 있다.
상기 함질소 헤테로사이클릭 용매는 피롤리돈계 용매이고, 상기 불화알킬암모늄 염은 상기 화학식 1의 화합물일 수 있다.
본 발명의 기술적 사상에 따른 실리콘계 수지 제거용 조성물을 이용하면 실리콘계 수지의 분해 속도가 우수하여 반도체 기판의 이면 연삭, 이면 전극 형성 등의 공정에서 반도체 기판에 잔존하는 실리콘계 수지를 효과적으로 제거할 수 있다.
도 1은 본 발명의 실시예에 따른 실리콘계 수지 제거용 조성물을 이용하여 기판을 씨닝하는 방법을 순서에 따라 나타낸 흐름도이다.
도 2a 내지 도 2d는 도 1의 씨닝 방법의 단계에 따른 기판의 측면을 나타낸 측단면도들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 타겟 기판의 씨닝 방법을 나타낸 측단면도들이다.
도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따른 타겟 기판의 씨닝 방법을 나타낸 측단면도들이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 6은 도 5a의 소자 기판의 구조를 보다 상세하게 나타낸 부분 확대도이다.
도 7은 실리콘 접착제층의 잔사물이 잔존하게 되는 여러 원인들 중의 하나를 설명하기 위한 측단면도이다.
도 8a 내지 도 8g는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
본 발명의 일 실시예에 따른 실리콘계 수지 제거용 조성물은 헤테로사이클릭 용매 및 불화알킬암모늄 염을 포함할 수 있다.
상기 불화알킬암모늄 염은 예를 들면 하기 화학식 1과 같은 구조를 가질 수 있다.
[화학식 1]
(R)4N+F-
(식 중에서, R은 탄소수 1 내지 4의 직쇄의 알킬기임).
상기 화학식 1의 화합물은 테트라메틸암모늄플루오라이드, 테트라에틸암모늄플루오라이드 및 테트라부틸암모늄플루오라이드로 이루어진 군에서 선택된 적어도 하나를 포함하는, 실리콘계 수지 제거용 조성물.
상기 헤테로사이클릭 용매는 고리 내에 이종 원소를 적어도 하나 포함하는 고리모양 화합물일 수 있다. 일부 실시예들에 있어서, 상기 헤테로사이클릭 용매에 포함된 상기 이종 원소는 질소 또는 산소일 수 있다. 일부 실시예들에 있어서, 상기 헤테로사이클릭 용매의 고리는 4원 내지 8원 고리일 수 있다.
상기 헤테로사이클릭 용매는, 예를 들면 피리딘계 용매, 몰폴린계 용매, 피페라진계 용매, 피롤리돈계 용매, 우레아계 용매, 및 옥사졸리디논계 용매로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 피리딘계 용매는 하기 화학식 2의 구조를 가질 수 있다.
[화학식 2]
Figure pat00001
여기서, R1, R2, 및 R3은 각각 수소, 할로겐 원소, 탄소수 1 내지 22의 분지되거나 분지되지 않은 알킬기, 탄소수 1 내지 10의 알콕시기, 탄소수 2 내지 22의 분지되거나 분지되지 않은 알케닐기, 탄소수 1 내지 20의 알킬아미노기, 탄소수 6 내지 20의 아릴기 또는 알킬아릴기, 탄소수 7 내지 20의 아릴알킬기, 탄소수 5 내지 12의 시클로알킬기, 알데히드기, 아세트알데히드기, 시아나이드기, 또는 메틸설파이드기일 수 있다.
상기 피리딘계 용매는, 예를 들면, 피리딘, 2-메틸피리딘, 3-메틸피리딘, 4-메틸피리딘, 4-에틸피리딘, 4-프로필피리딘, 4-이소프로필피리딘, 4-아밀피리딘, 2,3-루티딘, 2,4-루티딘, 2,5-루티딘, 3,4-루티딘, 3,5-루티딘 및 2,4,6-트리메틸피리딘으로 이루어진 군으로부터 선택되는 1종 이상일 수 있다. 그러나, 본 발명이 여기에 한정되는 것은 아니다.
상기 몰폴린계 용매는 하기 화학식 3의 구조를 가질 수 있다.
[화학식 3]
Figure pat00002
여기서, R4는 수소, 할로겐 원소, 탄소수 1 내지 6의 분지되거나 분지되지 않은 알킬기, 탄소수 1 내지 6의 알콕시기, 탄소수 2 내지 6의 분지되거나 분지되지 않은 알케닐기, 탄소수 1 내지 6의 알킬아미노기, 탄소수 6 내지 15의 아릴기 또는 알킬아릴기, 탄소수 7 내지 15의 아릴알킬기, 탄소수 5 내지 10의 시클로알킬기, 알데히드기, 아세트알데히드기, 시아나이드기, 또는 메틸설파이드기일 수 있다. 선택적으로, R4는 탄소수 1 내지 4의 지방족 탄화수소, 할로겐 원소, 시아나이드기 또는 알데히드기로 치환된 페닐기일 수 있다. 선택적으로, R4는 탄소수 1 내지 4의 지방족 탄화수소, 할로겐 원소, 시아나이드기 또는 알데히드기로 치환된 피리딘기일 수 있다.
상기 피페라진계 용매는 하기 화학식 4의 구조를 가질 수 있다.
[화학식 4]
Figure pat00003
여기서, R5 및 R6은 각각 수소, 할로겐 원소, 탄소수 1 내지 6의 분지되거나 분지되지 않은 알킬기, 탄소수 1 내지 6의 알콕시기, 탄소수 2 내지 6의 분지되거나 분지되지 않은 알케닐기, 탄소수 1 내지 6의 알킬아미노기, 탄소수 6 내지 15의 아릴기 또는 알킬아릴기, 탄소수 7 내지 15의 아릴알킬기, 탄소수 5 내지 10의 시클로알킬기, 알데히드기, 아세트알데히드기, 시아나이드기, 또는 메틸설파이드기일 수 있다. 선택적으로, R5 또는 R6은 탄소수 1 내지 4의 지방족 탄화수소, 할로겐 원소, 시아나이드기 또는 알데히드기로 치환된 페닐기일 수 있다. 선택적으로, R5 또는 R6은 탄소수 1 내지 4의 지방족 탄화수소, 할로겐 원소, 시아나이드기 또는 알데히드기로 치환된 피리딘기일 수 있다.
상기 피롤리돈계 용매는 하기 화학식 5의 구조를 가질 수 있다.
[화학식 5]
Figure pat00004
여기서, R7은 수소, 할로겐 원소, 탄소수 1 내지 6의 분지되거나 분지되지 않은 알킬기, 탄소수 1 내지 6의 알콕시기, 탄소수 2 내지 6의 분지되거나 분지되지 않은 알케닐기, 탄소수 1 내지 6의 알킬아미노기, 탄소수 6 내지 15의 아릴기 또는 알킬아릴기, 탄소수 7 내지 15의 아릴알킬기, 탄소수 5 내지 10의 시클로알킬기, 알데히드기, 아세트알데히드기, 시아나이드기, 또는 메틸설파이드기일 수 있다. 선택적으로, R7은 탄소수 1 내지 4의 지방족 탄화수소, 할로겐 원소, 시아나이드기 또는 알데히드기로 치환된 페닐기일 수 있다. 선택적으로, R7은 탄소수 1 내지 4의 지방족 탄화수소, 할로겐 원소, 시아나이드기 또는 알데히드기로 치환된 피리딘기일 수 있다.
상기 피롤리돈계 용매는, 예를 들면, N-메틸피롤리돈 (NMP), N-에틸피롤리돈 (NEP), 2-피롤리돈, 및 N-비닐피롤리돈 (NVP)으로 이루어진 군으로부터 선택되는 1종 이상일 수 있다. 그러나, 본 발명이 여기에 한정되는 것은 아니다.
상기 우레아계 용매는 하기 화학식 6의 구조를 가질 수 있다.
[화학식 6]
Figure pat00005
여기서, R8 및 R9는 각각 수소, 할로겐 원소, 탄소수 1 내지 6의 분지되거나 분지되지 않은 알킬기, 탄소수 1 내지 6의 알콕시기, 탄소수 2 내지 6의 분지되거나 분지되지 않은 알케닐기, 탄소수 1 내지 6의 알킬아미노기, 탄소수 6 내지 15의 아릴기 또는 알킬아릴기, 탄소수 7 내지 15의 아릴알킬기, 탄소수 5 내지 10의 시클로알킬기, 알데히드기, 아세트알데히드기, 시아나이드기, 또는 메틸설파이드기일 수 있다. 선택적으로, R8 또는 R9는 탄소수 1 내지 4의 지방족 탄화수소, 할로겐 원소, 시아나이드기 또는 알데히드기로 치환된 페닐기일 수 있다. 선택적으로, R8 또는 R9는 탄소수 1 내지 4의 지방족 탄화수소, 할로겐 원소, 시아나이드기 또는 알데히드기로 치환된 피리딘기일 수 있다.
상기 옥사졸리디논계 용매는 하기 화학식 7의 구조를 가질 수 있다.
[화학식 7]
Figure pat00006
여기서, R10은 수소, 할로겐 원소, 탄소수 1 내지 6의 분지되거나 분지되지 않은 알킬기, 탄소수 1 내지 6의 알콕시기, 탄소수 2 내지 6의 분지되거나 분지되지 않은 알케닐기, 탄소수 1 내지 6의 알킬아미노기, 탄소수 6 내지 15의 아릴기 또는 알킬아릴기, 탄소수 7 내지 15의 아릴알킬기, 탄소수 5 내지 10의 시클로알킬기, 알데히드기, 아세트알데히드기, 시아나이드기, 또는 메틸설파이드기일 수 있다. 선택적으로, R10은 탄소수 1 내지 4의 지방족 탄화수소, 할로겐 원소, 시아나이드기 또는 알데히드기로 치환된 페닐기일 수 있다. 선택적으로, R10은 탄소수 1 내지 4의 지방족 탄화수소, 할로겐 원소, 시아나이드기 또는 알데히드기로 치환된 피리딘기일 수 있다.
상기 실리콘계 수지 제거용 조성물에서 조성물 전체 중량 기준으로 상기 불화알킬암모늄 염의 함량은 약 0.1 중량% 내지 약 30 중량%일 수 있다. 또는 상기 불화알킬암모늄 염의 함량은 약 1 중량% 내지 약 20 중량%일 수 있다. 상기 불화알킬암모늄 염의 함량이 과도하게 많으면 경시에 따른 수분 함량이 증가되어 실리콘 수지의 제거 성능이 저하될 우려가 있고, 기판 회로면의 금속 부위가 부식되는 문제가 발생할 수 있다. 반대로 상기 불화알킬암모늄 염의 함량이 너무 적으면 실리콘계 수지를 효과적으로 제거하지 못하는 문제가 발생할 수 있다.
상기 실리콘계 수지 제거용 조성물에서 조성물 전체 중량 기준으로 상기 헤테로사이클릭 용매의 함량은 약 70 중량% 내지 약 99.9 중량%일 수 있다. 또는 상기 헤테로사이클릭 용매의 함량은 약 80 중량% 내지 약 99 중량%일 수 있다. 상기 헤테로사이클릭 용매의 함량이 과도하게 많으면 전자 부품에 부착된 실리콘계 수지를 효과적으로 제거하지 못하는 문제가 발생할 수 있다. 반대로 상기 헤테로사이클릭 용매의 함량이 너무 적으면 기판 회로면의 금속 부위가 부식되는 문제가 발생할 수 있다.
일부 실시예들에 있어서, 상기 실리콘계 수지 제거용 조성물은 부식 방지제를 더 포함할 수 있다.
상기 부식 방지제는 구체적으로 예를 들어, 벤조트리아졸, 톨리트리아졸, 메틸 톨리트리아졸, 2,2’-[[[벤조트리아졸]메틸]이미노]비스에탄올, 2,2’-[[[메틸-1H-벤조트리아졸-1-일]메틸]이미노]비스메탄올, 2,2’-[[[에틸-1H 벤조트리아졸-1-일]메틸]이미노]비스에탄올, 2,2’-[[[메틸-1H-벤조트리아졸-1-일]메틸]이미노]비스에탄올, 2,2’-[[[메틸-1H-벤조트리아졸-1-일]메틸]이미노]비스카르복시산, 2,2’- [[[메틸-1H-벤조트리아졸-1-일]메틸]이미노]비스메틸아민, 2,2’-[[[아민-1H-벤조트리아졸-1-일]메틸]이미노]비스에탄올 등의 아졸계 화합물; 1,2-벤조퀴논, 1,4-벤조퀴논, 1,4-나프토퀴논, 안트라퀴논 등의 퀴논계 화합물; 카테콜, 파이로갈롤, 메틸갈레이트, 프로필갈레이트, 도데실갈레이트, 옥틸갈레이트 및 갈릭산 등의 알킬 갈레이트류; 및 숙시닉 아미드 에스터, 말릭 아미드 에스터, 말레릭 아미드 에스터, 푸마릭 아미드 에스터, 옥살릭 아미드 에스터, 말로닉 아미드 에스터, 글루타릭 아미드 에스터, 아세틱 아미드 에스터, 락틱 아미드 에스터, 시트릭 아미드 에스터, 타르타릭 아미드 에스터, 글루콜릭 아미드 에스터, 포믹 아미드 에스터 및 우릭 아미드 에스터 등의 유기산 아미드 에스터류 등이 있으며, 상기 화합물들은 단독 또는 2종 이상을 혼합하여 사용할 수 있다.
상기 실리콘계 수지 제거용 조성물에서 상기 부식 방지제의 함량은 조성물 전체 중량 기준으로 약 0.01 중량% 내지 약 6 중량%일 수 있다.
일부 실시예들에 있어서, 상기 실리콘계 수지 제거용 조성물은 계면활성제를 더 포함할 수 있다.
상기 계면활성제로서는 비이온계 계면활성제, 양이온계 계면활성제, 음이온계 계면활성제 및 양성 계면활성제의 무엇이든 사용할 수 있다.
상기 비이온계 계면활성제로서는 폴리옥시에틸렌라우릴에테르, 폴리옥시에틸렌스테아릴에테르 등의 폴리옥시에틸렌알킬에테르류, 폴리옥시에틸렌옥틸페닐에테르, 폴리옥시에틸렌노니에르페닐에테르 등의 폴리옥시에틸렌알킬페닐에테르류, 소르비탄모노라우레이트, 소르비탄모노스테아레이트, 소르비탄트리올레에이트 등의 소르비탄 고급 지방산 에스테르류, 폴리옥시에틸렌소르비탄모노라우레이트 등의 폴리옥시에틸렌소르비탄 고급 지방산 에스테르류, 폴리옥시에틸렌모노라우레이트, 폴리옥시에틸렌모노스테아레이트 등의 폴리옥시에틸렌 고급 지방산 에스테르류; 예를 들면, 올레산모노글리세라이드, 스테아르산모노글리세라이드 등의 글리세린 고급 지방산 에스테르류, 폴리옥시에틸렌, 폴리옥시프로필렌, 폴리옥시부틸렌 등의 폴리옥시알킬렌류 및 그들의 블록 코폴리머를 들 수 있다.
상기 양이온계 계면활성제로서는 염화알킬트리메틸암모늄, 염화디알킬디메틸암모늄, 염화벤잘코늄염, 알킬디메틸암모늄에토설페이트 등을 들 수 있다.
상기 음이온계 계면활성제로서는 라우르산나트륨, 올레산나트륨, N-아실-N-메틸글리신나트륨염, 폴리옥시에틸렌라우릴에테르카르복실산나트륨 등의 카르복실산염, 도데실벤젠술폰산나트륨, 디알킬술포숙신산에스테르염, 디메틸-5-술포이소프탈레이트나트륨 등의 술폰산염, 라우릴황산나트륨, 폴리옥시에틸렌라우릴에테르황산나트륨, 폴리옥시에틸렌노닐페닐에테르황산나트륨 등의 황산에스테르염, 폴리옥시에틸렌라우릴인산나트륨, 폴리옥시에틸렌노닐페닐에테르인산나트륨 등의 인산에스테르염 등을 들 수 있다.
상기 양성 계면활성제로서는 카르복시베타인형 계면활성제, 아미노카르복실산염, 이미다졸리늄페타인, 레시틴, 알킬아민옥사이드를 들 수 있다.
상기 실리콘계 수지 제거용 조성물에서 상기 계면활성제의 함량은 약 0.01 중량% 내지 약 1 중량%일 수 있다.
이하에서는 상기 실리콘계 수지 제거용 조성물을 이용하여 기판을 씨닝(thinning)하는 방법을 설명한다.
도 1은 상기 씨닝 방법을 순서에 따라 나타낸 흐름도이다. 도 2a 내지 도 2d는 상기 씨닝 방법의 단계에 따른 기판의 측면을 나타낸 측단면도들이다.
도 1 및 도 2a를 참조하면, 씨닝(thinning)하고자 하는 타겟 기판(110)에 캐리어 기판(130)을 부착시킨다(S100). 상기 타겟 기판(110)과 캐리어 기판(130)은 실리콘계 결착재(120)를 이용하여 부착될 수 있다.
상기 타겟 기판(110)은, 예를 들면, Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 타겟 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원자와 적어도 하나의 V족 원자를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원자로서 In, Ga 및 Al 중 적어도 하나의 원자와, V 족 원자로서 As, P 및 Sb 중 적어도 하나의 원자를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (z는 0과 1 사이의 임의의 수), 및 AlzGa1-zAs (z는 0과 1 사이의 임의의 수)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 다른 예에서, 상기 타겟 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다.
상기 캐리어 기판(130)은, 예를 들면, 실리콘[예를 들어, 블랭크 디바이스 웨이퍼(blank device wafer)], 소다 석회 유리(soda lime glass), 보로실리케이트 유리(borosilicate glass), 실리콘 카바이드, 실리콘 게르마늄, 실리콘 질화물, 갈륨 비소, 사파이어, 및 다양한 금속들 및 세라믹들을 포함할 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 캐리어 기판(130)은 상기 타겟 기판(110)을 취급하고 씨닝하는 동안 타겟 기판(110)을 지지하기에 충분한 두께와 강도를 가질 수 있다.
상기 실리콘계 결착재(120)는, 예를 들면, 폴리실록산계 화합물일 수 있으며, 상기 캐리어 기판(130)과 상기 타겟 기판(110)을 충분한 강도로 결합시킬 수 있다. 일부 실시예들에 있어서, 상기 실리콘계 결착재(120)는 둘 이상의 성분을 가질 수 있다. 상기 실리콘계 결착재(120)는 단일한 물질층으로 될 수도 있고, 둘 이상의 물질층이 적층된 것일 수도 있다.
도 2a에서는 상기 실리콘계 결착재(120)의 층이 먼저 타겟 기판(110) 위에 형성되고 그 위에 캐리어 기판(130)이 부착되는 것을 도시하였지만, 본 발명이 여기에 한정되는 것은 아니다. 일부 실시예들에 있어서, 상기 실리콘계 결착재(120)의 층이 먼저 캐리어 기판(130) 위에 형성되고 그 위에 타겟 기판(110)이 부착될 수도 있다.
상기 타겟 기판(110)의 위에 상기 실리콘계 결착재(120)의 층이 형성될 때, (또는 상기 캐리어 기판(130)의 위에 상기 실리콘계 결착재(120)의 층이 형성될 때,) 상기 실리콘계 결착재(120)는 소정의 유동성을 가질 수 있다. 상기 유동성에 의하여 상기 실리콘계 결착재(120)는 상기 타겟 기판(110) 위에, (또는 상기 캐리어 기판(130) 위에) 균일한 두께로 층을 형성될 수 있다. 한편 상기 실리콘계 결착재(120)는 두 기판들(110, 130)이 서로 본딩된 후에 열, 빛 등에 의하여 경화될 수 있다.
상기 실리콘계 결착재(120)를 경화시키기 위하여 열을 가하는 경우 상기 실리콘 결착재(120)는 60℃ 이상의 상승된 온도로 가열될 수 있다. 일부 실시예들에 있어서, 상기 실리콘 결착재(120)는 100℃ 이상, 150℃ 이상, 200℃ 이상, 또는 220℃ 이상의 온도로 가열될 수 있다.
일부 실시예들에 있어서, 상기 타겟 기판(110)과 상기 캐리어 기판(130)의 보다 견고한 결합을 위하여 상기 가열과 함께 압력이 가해질 수도 있다.
도 1 및 도 2b를 참조하면, 상기 캐리어 기판(130)을 이용하여 지지한 후, 상기 타겟 기판(110)을 씨닝한다(S200). 상기 씨닝은 상기 타겟 기판(110)이 원하는 두께로 얇아질 때까지 계속될 수 있다. 상기 씨닝은, 예를 들면, 그라인딩, 화학적 기계적 연마(chemical mechanical polishing, CMP), 이방성 식각, 스핀 식각, 또는 등방성 식각에 의하여 수행될 수 있으나, 본 발명이 이들에 한정되는 것은 아니다.
도 2b에 도시된 바와 같이 씨닝이 완료된 타겟 기판(110th)은 최초로 제공되었던 타겟 기판(110)에 비하여 두께가 감소할 수 있다. 예를 들면, 상기 타겟 기판(110th)은 약 200㎛ 이하, 약 100㎛ 이하, 약 50㎛ 이하, 또는 약 25㎛ 이하의 두께를 갖도록 씨닝될 수 있다.
도 1 및 도 2c를 참조하면, 상기 타겟 기판(110th)과 상기 캐리어 기판(130)을 서로 분리한다(S300).
상기 타겟 기판(110th)과 상기 캐리어 기판(130)을 분리하기 위하여 물리적인 외력 또는 열을 가할 수 있다. 상기 기판들(110th, 130)을 분리하기 위하여 물리적인 외력을 가하는 경우, 상기 실리콘 결착재(120)에 크랙이 발생하도록 할 수 있다. 상기 크랙은, 예를 들면, 블레이드(blade) 또는 이니시에이터(initiator)에 의하여 충격이 가해짐으로써 형성될 수 있다.
일단 상기 실리콘 결착재(120)에 크랙이 발생하면, 상기 크랙이 전파(propagation)되어 상기 타겟 기판(110th)과 상기 캐리어 기판(130)이 분리될 수 있다.
상기 타겟 기판(110th)과 상기 캐리어 기판(130)이 분리되면, 상기 타겟 기판(110th)의 표면에는 상기 실리콘 결착재(120)의 잔사물(120rsd)이 잔존할 수 있다. 상기 잔사물(120rsd)은 위에서 설명한 바와 같은 실리콘계 수지 제거용 조성물을 이용하여 제거될 수 있다.
도 1 및 도 2d를 참조하면, 상기 잔사물(120rsd)을 제거하기 위하여 상기 잔사물(120rsd)에 본 발명의 기술적 사상에 따른 실리콘계 수지 제거용 조성물(140)을 제공할 수 있다(S400).
상기 실리콘계 수지 제거용 조성물(140)은, 예를 들면, 도 2d에 도시된 바와 같이 노즐을 통해 상기 타겟 기판(110th)의 상부로부터 표면으로 공급될 수 있다. 이 때, 상기 타겟 기판(110th)을 회전시키면 원심력에 의하여 상기 실리콘계 수지 제거용 조성물(140)이 균일한 두께로 도포될 수 있다.
일부 실시예들에 있어서, 상기 타겟 기판(110th)은 상기 실리콘계 수지 제거용 조성물(140)의 배스(bath) 내에 침지됨으로써 잔사물(120rsd)이 제거될 수도 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 타겟 기판(110)의 씨닝 방법을 나타낸 측단면도들이다.
도 3a를 참조하면, 타겟 기판(110) 위에 실리콘 이형층(122)을 형성하고, 상기 실리콘 이형층(122)의 위에 실리콘 접착제층(124)을 형성할 수 있다.
상기 실리콘 이형층(122)은 예를 들면 헥사메틸디실록산(hexamethyldisiloxane, HMDSO)을 포함할 수 있다. 상기 헥사메틸디실록산의 실리콘 이형층(122)은, 예를 들면, 화학 기상 증착, 원자층 증착 등의 방법에 의하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 실리콘 이형층(122)의 두께는, 예를 들면, 약 10 nm 이상, 30 nm 이상, 50 nm 이상, 또는 70 nm 이상일 수 있다. 일부 실시예들에 있어서, 상기 실리콘 이형층(122)의 두께는, 예를 들면, 500 nm 이하, 400 nm 이하, 300 nm 이하, 또는 150 nm 이하일 수 있다.
일부 실시예들에 있어서, 상기 실리콘 이형층(122)은 부가 반응형 실리콘, 축합 반응형 실리콘, 또는 에너지선 경화형 실리콘을 포함할 수 있다. 또한, 박리력을 조정하기 위해서, 무관능의 폴리디메틸실록산, 페닐 변성 실리콘, 실리콘 레진, 실리카, 셀룰로오스계 화합물을 첨가제로서 더 포함할 수 있다. 이 때, 상기 실리콘 이형층(122)은 그라비아 코팅법, 바 코팅법, 스프레이 코팅법, 스핀 코팅법, 에어나이프 코팅법, 롤 코팅법, 블레이드 코팅법, 게이트롤 코팅법, 다이 코팅법 등에 의하여 형성될 수 있다. 그러나, 본 발명이 이들에 한정되는 것은 아니다.
상기 실리콘 접착제층(124)은, 예를 들면, 폴리디메틸실록산, 폴리메틸페닐실록산, 폴리에틸페닐실록산 등일 수 있다.
상기 실리콘 접착제층(124)은 브러시 코팅, 에어 스프레이 코팅, 정전 코팅, 침지 코팅, 딥 코팅, 스핀 코팅, 그라비아 코팅법, 바 코팅법, 커텐 코팅 에어나이프 코팅법, 롤 코팅법, 블레이드 코팅법, 게이트롤 코팅법, 다이 코팅법 등의 방법을 이용하여 형성될 수 있다.
일부 실시예들에 있어서, 상기 실리콘 접착제층(124)은 중합 반응에 의하여, 예를 들면, 폴리디메틸실록산, 폴리메틸페닐실록산, 폴리에틸페닐실록산 등을 형성할 수 있는 모노머들을 포함하는 물질층일 수 있다. 또한 상기 실리콘 접착제층(124)은 외부로부터 가해지는 에너지에 의하여 중합 반응을 개시하는 개시제들을 더 포함할 수 있다.
이어서, 상기 실리콘 접착제층(124)의 위에 캐리어 기판(130)을 본딩할 수 있다. 상기 본딩에 의하여 상기 캐리어 기판(130)은 상기 타겟 기판(110)과 견고하게 결합할 수 있다.
일부 실시예들에 있어서, 상기 실리콘 접착제층(124)에 열 또는 빛과 같은 에너지를 가하면 상기 실리콘 접착제층(124)이 중합 반응, 용매의 제거 등에 의해 경화됨으로써 상기 타겟 기판(110)과 캐리어 기판(130)을 강하게 결합할 수 있다.
도 3b를 참조하면, 타겟 기판(110)을 씨닝한다. 타겟 기판(110)의 씨닝은 도 2b를 참조하여 설명하였으므로 여기서는 공통되는 내용에 대해서는 설명을 생략한다.
도 3b에 보인 바와 같이 실리콘 이형층(122)이 씨닝된 타겟 기판(110th)의 활성면과 직접 접촉할 수 있다. 또, 실리콘 접착제(124)는 캐리어 기판(130)과 직접 접촉할 수 있다. 일부 실시예들에 있어서, 상기 실리콘 이형층(122)은 상기 캐리어 기판(130)과는 접촉하지 않을 수 있다. 일부 실시예들에 있어서, 실리콘 접착제(124)는 부분적으로 상기 씨닝된 타겟 기판(110th)과 접촉할 수도 있다. 이는 상기 타겟 기판(110)의 활성면 상에 형성된 복잡한 지형들에 대하여 실리콘 이형층(122)이 충분히 콘포말한 층을 형성하지 못한 데 따른 것일 수 있다. 이에 대해서는 뒤에서 상세하게 설명한다.
도 3c를 참조하면, 상기 타겟 기판(110th)과 캐리어 기판(130)을 분리할 수 있다.
상기 타겟 기판(110th)과 캐리어 기판(130)을 분리하기 위하여 물리적인 외력을 가하는 경우 실리콘 이형층(122)을 따라 타겟 기판(110th)과 캐리어 기판(130)이 분리될 수 있다. 그러나 부분적으로는 실리콘 이형층(122)이 캐리어 기판(130) 쪽으로 붙은 채 분리될 수도 있고, 또 다른 부분에서는 실리콘 접착제(124)가 타겟 기판(110th) 쪽에 붙은 채 분리될 수도 있다. 즉, 상기 타겟 기판(110th)의 활성면 쪽에 잔존하는 잔사물(122rsd)은 대부분 실리콘 이형층(122)으로부터 유래한 것이지만, 부분적으로는 실리콘 접착제(124)로부터 유래하는 것도 존재할 수 있다.
이어서, 상기 잔사물(122rsd)은 위에서 설명한 본 발명의 기술적 사상에 따른 실리콘계 수지 제거용 조성물(140)을 이용하여 제거될 수 있다. 이는 도 2d를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 4a 내지 도 4c는 본 발명의 또 다른 실시예에 따른 타겟 기판(110)의 씨닝 방법을 나타낸 측단면도들이다.
도 4a를 참조하면, 캐리어 기판(130) 위에 실리콘 이형층(122)을 형성하고, 상기 실리콘 이형층(122)의 위에 실리콘 접착제층(124)을 형성할 수 있다. 상기 실리콘 이형층(122)과 실리콘 접착제층(124)은 도 3a를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 실리콘 접착제층(124)의 위에 타겟 기판(110)이 본딩될 수 있다.
도 4b를 참조하면, 타겟 기판(110)을 씨닝한다. 타겟 기판(110)의 씨닝은 도 2b를 참조하여 설명하였으므로 여기서는 공통되는 내용에 대해서는 설명을 생략한다.
여기서, 상기 실리콘 이형층(122)은 상기 캐리어 기판(130)과 직접 접촉하고, 상기 실리콘 접착제층(124)은 씨닝된 타겟 기판(110th)과 직접 접촉할 수 있다. 일부 실시예들에 있어서, 상기 실리콘 접착제층(124)은 부분적으로 상기 캐리어 기판(130)과 직접 접촉할 수 있다.
도 4c를 참조하면, 상기 타겟 기판(110th)과 캐리어 기판(130)을 분리할 수 있다.
상기 타겟 기판(110th)과 캐리어 기판(130)을 분리하기 위하여 물리적인 외력을 가하는 경우 실리콘 이형층(122)을 따라 타겟 기판(110th)과 캐리어 기판(130)이 분리될 수 있다. 그러나 부분적으로는 실리콘 이형층(122)이 타겟 기판(110th) 쪽으로 붙은 채 분리될 수도 있고, 또 다른 부분에서는 실리콘 접착제(124)가 캐리어 기판(130) 쪽에 붙은 채 분리될 수도 있다. 즉, 상기 타겟 기판(110th)의 활성면 쪽에 잔존하는 잔사물(124rsd)은 대부분 실리콘 접착제(124)로부터 유래한 것이지만, 부분적으로는 실리콘 이형층(122)으로부터 유래하는 것도 존재할 수 있다.
이어서, 상기 잔사물(124rsd)은 위에서 설명한 본 발명의 기술적 사상에 따른 실리콘계 수지 제거용 조성물(140)을 이용하여 제거될 수 있다. 이는 도 2d를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
특정한 이론에 의하여 한정되는 것은 아니며, 위에서 설명한 바와 같은 불화알킬암모늄 염은 실리콘계 결착재의 수지 성분의 분자량을 감소시키는 역할을 수행할 수 있다.
또, 특정한 이론에 의하여 한정되는 것은 아니며, 위에서 설명한 바와 같은 헤테로사이클릭 용매는 경화된 실리콘계 결착재의 수지 성분을 팽창시키고, 화학식 1의 불화알킬암모늄 염을 용해시키는 역할을 수행할 수 있다. 나아가, 상기 헤테로사이클릭 용매가 극성이고 비양성자성(aprotic)인 경우 이러한 용해 작용은 더욱 활발하고 안정적으로 수행될 수 있으며, 불화알킬암모늄 염이 수행하는 실리콘계 결착재의 분해 반응의 반응 중간체를 안정화시켜 상기 실리콘계 결착재의 분해 반응을 촉진할 수 있다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 5a를 참조하면, 소자 기판(211)이 제공된다. 상기 소자 기판(211)은 활성면(211a)과 상기 활성면(211a)과 대향하는 반대면(211b)을 가질 수 있다.
상기 활성면(211a)에는 다수의 반도체 소자들이 형성되어 있을 수 있다. 또한 상기 소자 기판(211)의 내부에는 관통 전극(220)이 제공될 수 있다. 상기 관통 전극(220)은 상기 반도체 소자들과 전기적으로 연결되어 있을 수 있다. 상기 관통 전극(220)은 상기 활성면(211a)으로부터 상기 반대면(211b)을 향하여 연장될 수 있다. 또한 상기 관통 전극(220)의 일 측에는 도전성 범프(230)가 제공될 수 있다.
도 6은 도 5a의 상기 소자 기판(211)의 구조를 보다 상세하게 나타낸 부분 확대도이다.
도 6을 참조하면, 반도체 기판(201)의 제 1 면(201a) 상에 반도체 소자(204a)를 형성하고, 층간절연층(204b)을 형성함으로써 회로층(204)을 형성할 수 있다.
상기 반도체 기판(201)은 반도체 웨이퍼를 기반으로 구성될 수 있다. 예를 들면, 상기 반도체 기판(201)은 IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 보다 구체적으로, 상기 반도체 기판(410)은 Si, SiC, SiGe, SiGeC, Ge 합금들, GaAs, InAs, TnP, 기타 III족-V족 또는 II족-VI족 화합물 반도체들, 또는 유기 반도체 기판일 수 있다. 또한, 상기 반도체 기판(201)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로부터 형성될 수 있다. 그러나, 상기 반도체 기판(201)은 단결정 웨이퍼에 한정되지 않고, 에피택셜 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(annealed) 웨이퍼, 실리콘-온-절연체(silicon-on-insulator, SOI) 웨이퍼 등 다양한 웨이퍼들로부터 제공될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 기판 상에 결정성 물질을 성장시킨 웨이퍼를 의미한다.
상기 반도체 기판(201)은 제 1 면(201a) 및 상기 제 1 면(201a)의 반대면인 제 2 면(201b)을 가질 수 있다. 또한, 상기 반도체 기판(201)의 제 1 면(201a)은 활성면으로서 그 위에 회로층(204)이 형성될 수 있다. 회로층(204)이 형성되는 상기 반도체 기판(201)의 제 1 면(201a)에는 인(P), 비소(As), 안티몬(Sb)과 같은 p-형 불순물 및/또는 붕소(B), 인듐(In), 갈륨(Ga)과 같은 n-형 불순물이 도핑된 도핑 영역들이 형성될 수 있다. 한편, 상기 제 1 면(201a)의 반대쪽 면인 상기 제 2 면(201b)에는 불순물이 도핑되지 않을 수 있다. 이하에서는 경우에 따라 상기 제 1 면(201a)을 활성면이라 부르고, 제 2 면(201b)을 비활성면이라고 부를 수 있다.
상기 층간 절연층(204b)은 상기 제 1 면(201a) 상의 반도체 소자(204a)를 덮도록 형성될 수 있다. 이러한 층간 절연층(204b)은 반도체 소자(204a) 내의 회로 소자들을 물리적으로 및/또는 전기적으로 서로 절연시키는 기능을 수행할 수 있다. 또한, 상기 층간 절연층(204b)은 배선층(203) 내의 일층 또는 다층의 배선들과 반도체 소자(204a) 내의 회로 소자들을 이격 배치시키는 역할을 할 수 있다. 다시 말해, 단일층 또는 다층의 배선층(203)은 상기 층간 절연층(204b)에 의하여 반도체 소자(204a)의 회로 소자들로부터 절연된다. 이러한 층간 절연층(204b)은 산화물, 질화물, 저유전체, 고유전체, 또는 이들의 조합과 같은 물질로 형성된 다양한 층들이 적층된 적층 구조를 가질 수 있다.
상기 반도체 소자(204a)는 반도체 기판(201)의 상기 제 1 면(201a) 상의 층간 절연층(204b) 내에 형성될 수 있고, 다수의 회로 소자들을 포함할 수 있다. 반도체 소자(204a)는 반도체 소자의 종류에 따라 다양한 회로 소자들, 예를 들면 트랜지스터, 다이오드와 같은 능동소자, 및/또는 커패시터, 리지스터와 같은 수동 소자들을 포함할 수 있다. 반도체 소자(204a)의 구성에 따라서 시스템 LSI (large scale integration), 로직 회로, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, ReRAM, HBM(high bandwidth memory), HMC(hybrid memory cubic) 등과 같은 메모리 소자, 또는 MEMS (microelectromechanical system) 소자 중에서 선택되는 하나 이상을 포함할 수 있다.
상기 반도체 소자(204a)의 회로 소자들은 비아 콘택과 같은 도전성 연결체를 통하여 배선층(203) 내의 배선들과 전기적으로 연결될 수 있다.
상기 배선층(203)은 금속간 절연층(203c), 배선(203a) 및 수직 플러그(203b)를 포함할 수 있다.
금속간 절연층(203c)은 회로층(204) 위에, 즉 층간 절연층(204b) 위에 형성되고, 배선(203a)을 덮도록 형성될 수 있다. 상기 금속간 절연층(203c)은 둘 이상의 배선(203a)을 서로 이격시키는 역할을 할 수 있다. 도 6에서는 상기 금속간 절연층(203c)이 하나의 층으로 도시되었지만, 다층으로 형성될 수도 있다. 예를 들면, 금속간 절연층(203c)은 배선(203a)이 형성되는 층수에 대응하여 둘 이상의 층으로 제공될 수 있다.
상기 배선(203a)은 적어도 한 층으로 형성될 수 있고, 반도체 소자(204a) 내의 회로 소자들에 전기적으로 연결되어 소정의 회로를 구성하거나 또는 이러한 회로 소자들을 외부의 장치들과 전기적으로 연결하기 위하여 사용될 수 있다. 도 6에서는 1개 층의 배선, 예컨대, 제 1 배선(203a)만이 도시되었으나, 상기 제 1 배선(203a)과 다른 층에 추가적인 배선들이 형성될 수 있고, 이러한 추가적인 배선들은 수직 플러그 등을 통하여 상기 제 1 배선(203a)과 전기적으로 연결될 수 있다. 또한, 상기 제 1 배선(203a)은 수직 플러그(203b)를 통하여 전극 패드(207)에 연결될 수 있다. 이러한 제 1 배선(203a)은 구리, 알루미늄, 텅스텐 등과 같은 금속으로 형성될 수 있다.
이상에서 배선 및 배선의 재료에 대하여 설명하였지만, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다. 또한, 도시된 배선 및 수직 플러그의 구조나 연결 관계는 예시적인 것으로서, 통상의 기술자는 본 발명의 기술적 사상의 배선, 수직 플러그의 구조, 연결 관계 등이 도 6의 구조에 한정되는 것이 아님을 이해할 것이다.
한편, 배선(203a) 및 수직 플러그(203b)는 동일한 물질로 구성되거나 또는 서로 상이한 물질로 구성될 수 있다. 배선(203a) 및 수직 플러그(203b)는 배선을 구성하는 중심 금속 외에 중심 금속을 둘러싸며 중심 금속의 확산을 방지하는 적어도 하나의 장벽 금속층(barrier metal layer)을 포함할 수 있다.
관통 전극(220)은 회로층(204)을 관통하고, 반도체 기판(201)의 활성면인 제 1 면(201a)으로부터 제 2 면(201b)을 향하여 연장될 수 있으며, 예를 들면 쓰루-실리콘 비아(through silicon via, TSV)일 수 있다. 상기 관통 전극(220)의 일단은 상기 배선(203a)과 전기적으로 연결될 수 있다. 또한 상기 관통 전극(220)의 타단은 상기 제 2 면(201b)을 향하여 연장되다가 상기 반도체 기판(201)에서 종결될 수 있다.
상기 관통 전극(220)은 적어도 하나의 금속을 포함할 수 있다. 구체적으로, 상기 관통 전극(220)은 중심의 배선 금속층(222) 및 상기 배선 금속층(222)을 둘러싸는 장벽 금속층(224)을 포함할 수 있다. 상기 배선 금속층(222)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 예컨대, 상기 배선 금속층(222)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
또한, 상기 장벽 금속층(224)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나 상기 배선 금속층(222) 및 상기 장벽 금속층(224)의 재질이 상기 물질들에 한정되는 것은 아니다. 나아가, 상기 배선 금속층(222)을 이루는 금속의 선택에 따라 장벽 금속층(224)은 생략될 수도 있다.
또한 상기 장벽 금속층(224)의 외부 표면에는 스페이서 절연층(225)이 제공될 수 있다. 상기 스페이서 절연층(225)은 반도체 기판(201) 또는 회로층(204) 내의 회로 소자들과 관통 전극(220)이 직접 접촉되는 것을 방지할 수 있다. 이러한 스페이서 절연층(225)은 상기 장벽 금속층(224)의 표면을 따라 연장될 수 있다. 이러한 스페이서 절연층(225)은 산화막 또는 질화막으로 형성될 수 있다. 예컨대, 상기 스페이서 절연층(225)은 실리콘 산화막(SiO2)으로 형성될 수 있다.
도 6에 도시된 실시예에서는 관통 전극(220)이 비아-미들 구조(via-middle structure)를 갖는 것으로 도시하였다. 즉, 상기 반도체 소자부(204a) 및 층간 절연층(204b)을 형성한 후, 그리고 상기 배선층(203)을 형성하기 전에 관통 전극(220)이 형성될 수 있다. 하지만, 본 발명의 기술적 사상은 여기에 한정되지 않으며, 비아-퍼스트 구조(via-first structure)나 비아-라스트 구조(via-last structure)에도 적용될 수 있다. 비아-퍼스트 구조와 비아-라스트 구조는 본 발명이 속하는 기술 분야의 통상의 기술자에게 잘 알려져 있으므로 여기서는 상세한 설명을 생략한다.
상기 전극 패드(207)는 금속간 절연층(203c) 상에 형성될 수 있고, 수직 플러그(203b)를 통해 상기 배선층(203) 내의 배선(203a)에 전기적으로 연결될 수 있다. 경우에 따라, 금속간 절연층(203c)과 상기 전극 패드(207) 사이에 추가적인 층간 절연층이 더 개재될 수 있고, 그러한 층간 절연층을 관통하는 수직 콘택을 통해 전극 패드(207)와 배선(203a)이 전기적으로 연결될 수 있다.
한편, 금속간 절연층(203c)의 상면 및 상기 전극 패드(207)의 측면에 패시베이션층(208)이 형성될 수 있다. 상기 패시베이션층(208)은 반도체 칩의 활성면을 보호하며, 산화막, 질화막 또는 이들의 조합으로부터 형성될 수 있다.
전극 패드(207) 상에는 도전성 범프(230)가 형성될 수 있다. 상기 도전성 범프(230)는, 예를 들면, 주석(Sn)으로 형성될 수 있다. 때에 따라, 상기 도전성 범프(230)는 주석(Sn), 팔라듐(Pd), 니켈(Ni), 은(Ag), 구리(Cu) 또는 이들의 합금으로도 형성될 수도 있다. 상기 도전성 범프(230)는 반구형의 형상을 가질 수 있다. 상기 도전성 범프(230)는 리플로우 공정을 통해 반구형의 형상을 가지게 되는데, 리플로우 공정에 따라 반구형과는 조금 다른 형상이 형성될 수도 있다.
도 5b를 참조하면, 상기 활성면(211a)과 도전성 범프(230)의 표면에 실리콘 이형층(242)을 형성할 수 있다. 상기 실리콘 이형층(242)은 상기 활성면(211a)과 도전성 범프(230)의 표면을 따라 콘포말하게 형성될 수 있다. 일부 실시예들에 있어서, 상기 실리콘 이형층(242)은 적어도 부분적으로 상기 활성면(211a)과 도전성 범프(230)의 표면을 따라 콘포말하게 형성될 수 있다.
상기 실리콘 이형층(242)은 도 3a를 참조하여 설명한 바와 동일하므로 여기서는 추가적인 설명을 생략한다.
상기 실리콘 이형층(242)은 화학 기상 증착(chemical vapor deposition, CVD), 원자층 증착(atomic layer deposition, ALD) 등의 방법에 의하여 형성될 수 있다. 상기 실리콘 이형층(242)이 형성되는 온도는 약 200℃ 내지 약 700℃, 약 300℃ 내지 약 650℃, 또는 약 400℃ 내지 약 600℃일 수 있다.
도 5c를 참조하면, 상기 실리콘 이형층(242)의 상부에 실리콘 접착제층(244)을 형성한다. 상기 실리콘 접착제층(244)은 상기 실리콘 이형층(242)과 함께 실리콘 결착재(240)를 구성할 수 있다.
상기 실리콘 접착제층(244)은, 예를 들면, 실리콘 모노머 또는 올리고머로 이루어지고 접착용도로 사용될 수 있는 중합 가능한 조성물일 수 있다. 상기 실리콘 접착제층(244)은 스핀 코팅 등의 액상 공정에 의하여 비교적 균일한 두께로 형성 가능한 점도를 가질 수 있다. 상기 실리콘 접착제층(244)은 브러시 코팅, 에어 스프레이 코팅, 정전 코팅, 침지 코팅, 딥 코팅, 스핀 코팅, 그라비아 코팅법, 바 코팅법, 커텐 코팅 에어나이프 코팅법, 롤 코팅법, 블레이드 코팅법, 게이트롤 코팅법, 다이 코팅법 등의 방법을 이용하여 형성될 수 있다.
상기 실리콘 접착제층(244)은 상기 도전성 범프(230)의 돌출된 높이보다 더 두꺼운 두께로 형성될 수 있다.
도 5d를 참조하면, 상기 실리콘 접착제층(244)의 상부에 캐리어 기판(250)을 부착한다.
상기 캐리어 기판(250)은, 예를 들면, 실리콘[예를 들어, 블랭크 디바이스 웨이퍼(blank device wafer)], 소다 석회 유리(soda lime glass), 보로실리케이트 유리(borosilicate glass), 실리콘 카바이드, 실리콘 게르마늄, 실리콘 질화물, 갈륨 비소, 사파이어, 및 다양한 금속들 및 세라믹들을 포함할 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 캐리어 기판(250)을 부착한 후, 상기 캐리어 기판(250)과 소자 기판(211) 사이의 견고한 결합을 위하여 상기 실리콘 접착제층(244)이 경화될 수 있다. 상기 실리콘 접착제층(244)은 용매의 제거 및/또는 중합을 통하여 경화될 수 있다. 예를 들면, 상기 실리콘 접착제층(244)에 빛, 열 등의 에너지를 가함으로써 중합 반응을 개시할 수 있다.
도 5e를 참조하면, 상기 캐리어 기판(250)을 지지한 후, 상기 소자 기판(211)을 씨닝한다. 상기 소자 기판(211)은 상기 관통 전극(220)이 충분히 노출될 때까지 씨닝될 수 있다. 상기 소자 기판(211)을 씨닝은, 예를 들면, 그라인딩, 화학적 기계적 연마(chemical mechanical polishing, CMP), 이방성 식각, 스핀 식각, 또는 등방성 식각 등의 방법에 의하여 수행될 수 있으나, 본 발명이 이들에 한정되는 것은 아니다.
도 5f를 참조하면, 씨닝된 상기 소자 기판(211)에 점착 테이프(260)를 부착할 수 있다. 상기 점착 테이프(260)는 상기 소자 기판(211)에 기계적 강도를 추가적으로 부여하고 다이싱 공정에서 서로 분리되는 것을 방지하기 위한 목적으로 부착될 수 있다.
도 5g를 참조하면, 상기 캐리어 기판(250)을 제거할 수 있다. 상기 캐리어 기판(250)을 제거하면, 이상적으로는 실리콘 이형층(242)을 따라 소자 기판(211)과 캐리어 기판(250)이 분리되지만, 실제로는 실리콘 접착제층(244)과 실리콘 이형층(242)의 잔사물(residue)이 소자 기판(211) 및 도전성 범프(230)의 표면에 잔존할 수 있다.
즉, 도 5g에서 보는 바와 같이 도전성 범프(230)와 소자 기판(211)의 사이의 코너 부분에 실리콘 이형층의 잔사물(242a)이 잔존할 수 있다. 또, 소자 기판(211)의 표면 위에도 실리콘 이형층의 잔사물(242b)이 잔존할 수 있다. 또, 도전성 범프(230)의 표면 위에도 실리콘 이형층의 잔사물(242c)이 잔존할 수 있다. 나아가, 특정한 부위에서는 실리콘 접착제층의 잔사물(244a)이 잔존할 수도 있다.
도 7은 실리콘 접착제층의 잔사물(244a)이 잔존하게 되는 여러 원인들 중의 하나를 설명하기 위한 측단면도이다.
도 7을 참조하면, 실리콘 이형층(242)을 화학 기상 증착에 의하여 형성할 때, 표면의 돌출된 지형들의 모든 표면을 균일한 두께로 피복하기 어려울 수 있다. 다시 말해, 도 7의 오른쪽의 도전성 범프(230) 표면에서와 같이 균일한 두께로 실리콘 이형층(242)이 형성될 수도 있지만, 왼쪽의 도전성 범프(230)의 근방에서와 같이 구석진 부분(F)에는 실리콘 이형층(242)이 미처 형성되지 않을 수 있다.
이러한 상태에서 실리콘 접착제층(244)을 형성하게 되면 실리콘 접착제층(244)이 소자 기판(211)과 직접 접촉할 수 있다. 실리콘 접착제층(244)이 소자 기판(211)과 직접 접촉하게 되면 캐리어 기판(250)을 분리할 때, 실리콘 접착제층(244)의 일부가 상기 소자 기판(211) 상에 잔존하게 된다.
도 5h를 참조하면, 상기 잔사물들(242a, 242b, 242c, 244a)을 제거하기 위하여 위에서 설명한 바와 같은 본 발명의 기술적 사상에 따른 실리콘계 수지 제거용 조성물을 이용하여 상기 소자 기판(211)을 세정할 수 있다.
상기 실리콘계 수지 제거용 조성물은 위에서 설명하였으므로 여기서는 추가적인 설명을 생략한다.
도 5i를 참조하면, 이상에서와 같이 제조된 소자 기판(211)을 다이싱하여 개별 반도체 칩들(420)을 얻고 이를 이용하여 반도체 패키지(400)를 제조할 수 있다.
반도체 패키지(400)는 패키지 기판(410)상에 차례로 적층된 복수의 반도체 칩(420)을 포함한다. 상기 복수의 반도체 칩(420)상에 제어 칩(control chip)(430)이 연결되어 있다. 상기 복수의 반도체 칩(420)과 제어 칩(430)의 적층 구조는 패키지 기판(410)상에서 열경화성 수지와 같은 밀봉재 (encapsulant)(440)로 밀봉되어 있다. 도 5i에는 6 개의 반도체 칩(420)이 수직으로 적층된 구조를 예시하였으나, 상기 반도체 칩(420)의 개수 및 적층 방향이 예시된 바에 제한되는 것은 아니다. 상기 반도체 칩(420)의 개수는 필요에 따라 6 개 보다 더 적거나 더 많게 결정될 수 있다. 상기 복수의 반도체 칩(420)은 패키지 기판(410)상에 수평 방향으로 배열될 수도 있고, 수직 방향 실장 및 수평 방향 실장을 조합한 연결 구조로 배열될 수도 있다. 일부 실시예들에서, 상기 제어 칩(430)은 생략 가능하다.
상기 패키지 기판(410)은 연성 인쇄회로기판 (flexible printed circuit board), 경성 인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 이루어질 수 있다. 상기 패키지 기판(410)은 기판 내부 배선(412) 및 접속 단자(414)를 구비한다. 상기 접속 단자(414)는 상기 패키지 기판(410)의 일면에 형성될 수 있다. 상기 패키지 기판(410)의 다른 면에는 솔더 볼(416)이 형성되어 있다. 상기 접속 단자(414)는 상기 기판 내부 배선(412)을 통하여 상기 솔더 볼(416)에 전기적으로 접속된다. 일부 실시예에서, 상기 솔더 볼(416)은 도전성 범프 또는 LGA (lead grid array)로 대체될 수 있다.
상기 복수의 반도체 칩(420) 및 제어 칩(430)은 관통 전극들(422, 432)을 포함할 수 있다. 상기 관통 전극들(422, 432)은 각각 도 6을 참조하여 설명한 중심의 배선 금속층(222) 및 상기 배선 금속층(222)을 둘러싸는 장벽 금속층(224)을 포함할 수 있다.
상기 관통 전극들(422, 432)은 범프와 같은 도전성 부재(450)에 의해 상기 패키지 기판(410)의 접속 단자(414)에 전기적으로 연결될 수 있다. 일부 실시예들에서, 상기 제어 칩(430)에서 관통 전극들(432)이 생략될 수 있다.
상기 복수의 반도체 칩(420)은 각각 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 상기 제어 칩(430)은 SER/DES (serializer/ deserializer) 회로와 같은 로직 회로들을 포함할 수 있다.
도 8a 내지 도 8g는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 8a를 참조하면, 캐리어 기판(350) 위에 실리콘 결착재(340)를 형성한다. 상기 실리콘 결착재(340)는 실리콘 이형층(342) 및 실리콘 접착제층(344)을 포함할 수 있다.
이들에 대해서는 도 3a, 도 4a, 및 도 5a 내지 도 5c를 참조하여 상세하게 설명하였으므로 여기서는 구체적인 설명을 생략한다.
도 8b를 참조하면, 상기 실리콘 접착제층(344)의 위로 소자 기판(311)을 부착한다. 상기 소자 기판(311)은 관통 전극(320)이 내부에 형성되어 있을 수 있다. 사기 관통 전극(320)의 일단은 상기 소자 기판(311)의 활성면(311a)에서 도전성 범프(330)과 연결될 수 있고, 타단은 상기 활성면(311a)의 반대면(311b)을 향하여 연장될 수 있다.
도 8c를 참조하면, 상기 실리콘 접착제층(344)을 경화시켜 상기 소자 기판(311)과 상기 캐리어 기판(350)을 견고하게 본딩할 수 있다. 상기 실리콘 접착제층(344)을 경화시키기 위하여 상기 실리콘 접착제층(344)에 열 또는 빛과 같은 에너지가 가해질 수 있다.
특히, 상기 캐리어 기판(350)으로서 유리 기판이 사용되는 경우 용이하게 빛을 조사할 수 있기 때문에, 상기 실리콘 접착제층(344)으로서 광중합성 물질이 사용될 수도 있다.
도 8d를 참조하면, 상기 캐리어 기판(350)을 지지한 후, 상기 소자 기판(311)을 씨닝한다. 상기 소자 기판(311)은 상기 관통 전극(320)이 충분히 노출될 때까지 씨닝될 수 있다. 상기 씨닝 방법은 도 5e 등을 참조하여 설명하였으므로 여기서는 중복되는 설명을 생략한다.
도 8e를 참조하면, 씨닝된 상기 소자 기판(311)에 점착 테이프(360)를 부착할 수 있다. 상기 점착 테이프(360)는 상기 소자 기판(311)에 기계적 강도를 추가적으로 부여하고 다이싱 공정에서 서로 분리되는 것을 방지하기 위한 목적으로 부착될 수 있다.
도 8f를 참조하면, 상기 캐리어 기판(350)을 제거할 수 있다. 상기 캐리어 기판(350)을 제거하면, 이상적으로는 실리콘 이형층(342)을 따라 소자 기판(311)과 캐리어 기판(350)이 분리되지만, 실제로는 실리콘 접착제층(344)과 실리콘 이형층(342)의 잔사물(residue)이 소자 기판(311) 및 도전성 범프(330)의 표면에 잔존할 수 있다.
즉, 도 8f에서 보는 바와 같이 도전성 범프(330)와 소자 기판(311)의 표면에 실리콘 접착제층의 잔사물(344a, 344b)이 잔존할 수 있다. 또, 상기 실리콘 접착제층의 일부 잔사물(344b)의 표면에는 실리콘 이형층의 잔사물(342a)도 존재할 수 있다. 하지만 부분적으로는 소자 기판(311)이 노출된 부분(E1) 또는 도전성 범프(330)가 노출된 부분(E2)이 존재할 수 있다.
도 8g를 참조하면, 상기 잔사물들(342a, 344a, 344b)을 제거하기 위하여 위에서 설명한 바와 같은 본 발명의 기술적 사상에 따른 실리콘계 수지 제거용 조성물을 이용하여 상기 소자 기판(311)을 세정할 수 있다.
상기 실리콘계 수지 제거용 조성물은 위에서 설명하였으므로 여기서는 추가적인 설명을 생략한다.
이상에서 제조된 소자 기판(311)을 다이싱하여 개별 반도체 칩들(420)을 얻고 이를 이용하여 도 5i를 참조하여 설명한 바와 같은 반도체 패키지(400)를 제조할 수 있다.
이하에서는 실험예를 통하여 본 발명을 더욱 상세히 설명한다. 그러나, 하기 실험예들은 본 발명을 구체적으로 설명하기 위한 것으로서, 본 발명의 범위가 하기 실험예에 의하여 한정되는 것은 아니다.
<실리콘계 수지 제거용 조성물의 제조>
하기 표 1에 기재된 성분 및 조성비에 따라 실리콘계 수지 제거용 조성물들을 조제하였다 (실험예 1 내지 15).
불소화합물 함량 용매 함량
실험예 1 FC1 3 피페라진 97
실험예 2 FC1 3 4-메틸피리딘 97
실험예 3 FC1 6 4-메틸피리딘 94
실험예 4 FC1 3 2-옥사졸리디논 97
실험예 5 FC1 3 N-에틸몰폴린 97
실험예 6 FC1 6 N-에틸몰폴린 94
실험예 7 FC1 3 N-에틸피롤리돈 97
실험예 8 FC1 6 N-에틸피롤리돈 94
실험예 9 FC1 3 1,3-디메틸-2-이미다졸리디논(1,3-Dimethyl-2-imidazolidinone) 97
실험예 10 FC2 3 N-에틸피롤리돈 97
실험예 11 FC2 6 4-메틸피리딘 94
실험예 12 FC2 10 2-옥사졸리디논 90
실험예 13 FC3 3 N-에틸몰폴린 97
실험예 14 FC3 3 N-에틸피롤리돈 97
실험예 15 FC3 3 4-메틸피리딘 97
(함량 : 중량%)
여기서, FC1: 테트라부틸암모늄플루오라이드 (TCI)
FC2: 테트라에틸암모늄플루오라이드 (합성품)
FC3: 테트라프로필암모늄플루오라이드 (합성품)
또, 하기 표 2에 기재된 성분 및 조성비에 따라 실리콘계 수지 제거용 조성물들을 조제하였다(비교예 1 내지 8).
불소화합물 함량 용매 함량
비교예 1 - - 1,3-디메틸-2-이미다졸리디논 100
비교예 2 - - 4-메틸피리딘 100
비교예 3 - - N-에틸피롤리돈 100
비교예 4 - - 이소프로필알코올 100
비교예 5 FC1 3 이소프로필알코올 97
비교예 6 FC1 6 이소프로필알코올 94
비교예 7 FC2 9 이소프로필알코올 91
비교예 8 FC1 15 2-헵타논 85
(함량 : 중량%)
상기 실시예 1 내지 실시예 15, 및 비교예 1 내지 비교예 8에서 사용된 용매들은 모두 상용으로 입수 가능한 제품들을 이용하였다(TCI Co. Ltd.).
<박막 기판의 제조 1>
실리콘 기판의 표면에 반도체 소자를 형성하고, 실리콘 이형층으로서 폴리실록산의 층을 형성하였다. 이후 실리콘 이형층의 표면에 실리콘 접착제층으로서 실록산 모노머와 개시제의 조성물을 도포한 후 200℃의 온도로 예비 경화시켰다. 상기 실리콘 이형층 및 실리콘 접착제층의 두께의 합은 80㎛가 되도록 하였다.
그런 다음 캐리어 기판으로서 실리콘 웨이퍼를 부착한 후 250℃의 온도로 실리콘 접착제층을 최종 경화시켰다.
그 후, 상기 실리콘 기판을 그라인딩 휠을 이용하여 약 50㎛의 두께로 씨닝하고, 씨닝된 상기 실리콘 기판을 보호하기 위하여 상기 실리콘 기판에 다이싱 테이프를 부착하였다.
블레이드를 사용하여 상기 실리콘 이형층 및 실리콘 접착제층 사이에 물리적 힘을 인가하여 크랙을 유발하였다. 그런 다음 실리콘 기판과 캐리어 기판을 분리하였다.
분리된 실리콘 기판을 2x2 cm2의 크기로 다이싱하여 실험예 1 내지 15, 비교예 1 내지 8의 용액 내에 3 분간 침지시킨 후 이소프로필알코올로 린스 및 건조시켰다. 상기 분리된 실리콘 기판을 실리콘계 수지 제거용 조성물에 침지시킬 때 상기 조성물의 온도는 25℃로 조절되었고, 동시에 350 rpm으로 상기 조성물을 교반하였다.
그런 다음 주사전자현미경(scanning electron microscope, SEM)으로 잔존하는 실리콘계 수지의 막두께를 측정하여 표 3에 정리하였다.
또한 상기 실리콘계 수지 제거용 조성물들을 상온에서 30일간 보관한 후, 위에서와 동일한 방법으로 실리콘계 수지의 세정 실험을 수행하고 이를 표 3에 정리하였다.
조제후 즉시 30일 보관 조제후 즉시 30일 보관
실험예 1 6 7 비교예 1 75 77
실험예 2 0 0 비교예 2 71 78
실험예 3 0 0 비교예 3 73 73
실험예 4 15 10 비교예 4 64 76
실험예 5 12 16 비교예 5 53 58
실험예 6 0 0 비교예 6 48 47
실험예 7 0 0 비교예 7 55 56
실험예 8 0 0 비교예 8 35 55
실험예 9 0 0 - - -
실험예 10 0 0 - - -
실험예 11 0 2 - - -
실험예 12 1 0 - - -
실험예 13 1 0 - - -
실험예 14 16 15 - - -
실험예 15 5 5 - - -
(단위 : ㎛)
상기 표 3에서 보는 바와 같이 본 발명의 기술적 사상에 따른 실험예로 제조된 실리콘계 수지 제거용 조성물은 비교예의 조성물들과 비교할 때 실리콘계 수지에 대하여 월등한 제거 성능을 보였다.
또한 30일 보관 후에도 거의 동등한 제거 성능을 보이는 점에서 저장 안정성도 갖추고 있음을 알 수 있었다.
비교예의 경우에도 저장 안정성은 대부분 갖추고 있는 것으로 보였으나, 비교예 8의 경우에는 약간의 제거 성능 저하가 있는 것으로 관찰되었다.
<박막 기판의 제조 2>
실리콘 이형층 및 실리콘 접착제층을 캐리어 기판 상에 형성한 후, 실리콘 기판을 부착한 점을 제외하고는 상기 박막 기판의 제조 1에서와 동일한 방법으로 테스트를 수행하였다.
그리고 그 결과를 표 4에 정리하였다.
조제후 즉시 30일 보관 조제후 즉시 30일 보관
실험예 1 10 10 비교예 1 77 77
실험예 2 0 0 비교예 2 71 75
실험예 3 0 0 비교예 3 74 76
실험예 4 29 28 비교예 4 73 76
실험예 5 25 33 비교예 5 71 77
실험예 6 0 0 비교예 6 58 55
실험예 7 0 0 비교예 7 65 69
실험예 8 0 0 비교예 8 60 65
실험예 9 0 0 - - -
실험예 10 0 0 - - -
실험예 11 2 7 - - -
실험예 12 2 0 - - -
실험예 13 0 0 - - -
실험예 14 0 3 - - -
실험예 15 2 7 - - -
(단위 : ㎛)
표 4에서 보는 바와 같이, 캐리어 기판 위에 실리콘 이형층과 실리콘 접착제층을 형성하면, 소자 기판 위에 실리콘 이형층과 실리콘 접착제층을 형성할 때보다 전반적으로 제거 속도가 떨어짐을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
110: 타겟 기판 120: 실리콘계 결착재
120rsd, 122rsd, 124rsd, 242a, 242b, 242c, 244a: 잔사물
122, 242, 342: 실리콘 이형제 124, 244, 344: 실리콘 접착제층
130, 250, 350: 캐리어 기판 140: 실리콘계 수지 제거용 조성물
201: 반도체 기판 203: 배선층
203a: 배선 203b: 수직 플러그
203c: 금속간 절연층 204: 회로층
204a: 반도체 소자 204b: 층간절연층
211, 311: 소자 기판 220, 320: 관통 전극
222: 배선 금속층 224: 장벽 금속층
230, 330: 도전성 범프 240, 340: 실리콘 결착재

Claims (15)

  1. 헤테로사이클릭 용매; 및
    하기 화학식 1의 불화알킬암모늄 염;
    을 포함하는 실리콘계 수지 제거용 조성물.
    [화학식 1]
    (R)4N+F-
    (식 중에서, R은 탄소수 1 내지 4의 직쇄의 알킬기임).
  2. 제 1 항에 있어서,
    상기 헤테로사이클릭 용매는 함질소 또는 함산소 헤테로사이클릭 용매인 것을 특징으로 하는 실리콘계 수지 제거용 조성물.
  3. 제 2 항에 있어서,
    상기 헤테로사이클릭 용매는 4원 고리 내지 8원 고리를 갖는 것을 특징으로 하는 실리콘계 수지 제거용 조성물.
  4. 제 2 항에 있어서,
    상기 헤테로사이클릭 용매는 피리딘계 용매, 몰폴린계 용매, 피페라진계 용매, 피롤리돈계 용매, 우레아계 용매, 및 옥사졸리디논계 용매로 구성되는 군으로부터 선택되는 1종 이상인 것을 특징으로 하는 실리콘계 수지 제거용 조성물.
  5. 제 4 항에 있어서,
    상기 헤테로사이클릭 용매는 피롤리돈계 용매인 것을 특징으로 하는 실리콘계 수지 제거용 조성물.
  6. 제 1 항에 있어서,
    상기 화학식 1의 화합물은 테트라메틸암모늄플루오라이드, 테트라에틸암모늄플루오라이드 및 테트라부틸암모늄플루오라이드로 이루어진 군에서 선택된 적어도 하나를 포함하는, 실리콘계 수지 제거용 조성물.
  7. 씨닝(thinning)하고자 하는 타겟 기판에 캐리어 기판을 실리콘계 결착재로 부착하는 단계;
    상기 타겟 기판을 씨닝하는 단계;
    상기 타겟 기판과 상기 캐리어 기판을 분리하는 단계; 및
    상기 타겟 기판 상에 잔존하는 실리콘계 결착재를 제거하기 위하여 실리콘계 수지 제거용 조성물로 세정하는 단계;
    를 포함하고,
    상기 실리콘계 수지 제거용 조성물은 함질소 헤테로사이클릭 용매 및 불화알킬암모늄 염을 포함하는 기판의 씨닝 방법.
  8. 제 7 항에 있어서,
    상기 헤테로사이클릭 용매는 피리딘계 용매, 몰폴린계 용매, 피페라진계 용매, 피롤리돈계 용매, 우레아계 용매, 및 옥사졸리디논계 용매로 구성되는 군으로부터 선택되는 1종 이상인 것을 특징으로 하는 기판의 씨닝 방법.
  9. 제 8 항에 있어서,
    상기 헤테로 사이클릭 용매는 피롤리돈계 용매인 것을 특징으로 하는 기판의 씨닝 방법.
  10. 제 7 항에 있어서,
    상기 불화알킬암모늄 염은 하기 화학식 1의 구조를 갖는 것을 특징으로 하는 기판의 씨닝 방법.
    [화학식 1]
    (R)4N+F-
    (식 중에서, R은 탄소수 1 내지 4의 직쇄의 알킬기임).
  11. 제 7 항에 있어서,
    상기 실리콘계 결착재는 실리콘 이형층 및 실리콘 접착제를 포함하는 것을 특징으로 하는 기판의 씨닝 방법.
  12. 제 11 항에 있어서,
    상기 실리콘 이형층과 상기 실리콘 접착제는 상기 타겟 기판과 상기 캐리어 기판 사이에서 적층되며,
    상기 실리콘 이형층은 상기 타겟 기판과 직접 접촉하고 상기 캐리어 기판과는 직접 접촉하지 않는 것을 특징으로 하는 기판의 씨닝 방법.
  13. 활성면 상에 반도체 소자가 형성되고, 상기 반도체 소자와 전기적으로 연결된 관통 전극이 상기 활성면의 반대면 쪽으로 연장된 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 활성면 상에 실리콘 결착재의 층을 개재하여 캐리어 기판을 본딩하는 단계;
    상기 관통 전극이 노출되도록 상기 활성면의 반대쪽 면을 씨닝하는 단계;
    상기 반도체 기판을 상기 캐리어 기판으로부터 분리하는 단계; 및
    상기 반도체 기판의 활성면 상에 잔존하는 실리콘 결착재의 잔사물(residue)을 제거하기 위하여 실리콘계 수지 제거용 조성물과 접촉시키는 단계;
    를 포함하고,
    상기 실리콘계 수지 제거용 조성물은 헤테로사이클릭 용매 및 하기 화학식 1의 불화알킬암모늄 염을 포함하는 반도체 패키지의 제조 방법.
    [화학식 1]
    (R)4N+F-
    (식 중에서, R은 탄소수 1 내지 4의 직쇄의 알킬기임).
  14. 제 13 항에 있어서,
    상기 반도체 기판을 제공하는 단계는 상기 활성면 상에 상기 활성면으로부터 돌출하는 도전성 범프를 형성하는 단계를 포함하고,
    상기 실리콘 결착재의 층은 상기 활성면과 직접 접촉하는 실리콘 이형층 및 상기 실리콘 이형층 위에 형성되는 실리콘 접착제층을 포함하고,
    상기 실리콘 이형층은 적어도 부분적으로 상기 활성면 및 도전성 범프를 따라 콘포말하게 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 조성물 전체 중량 기준으로 함질소 헤테로사이클릭 용매 약 70 중량% 내지 약 99.9 중량%; 및
    불화알킬암모늄 염 약 0.1 중량% 내지 약 30 중량%;
    을 포함하는 실리콘계 수지 제거용 조성물.
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