KR101080343B1 - 적층형 반도체 패키지 및 그 형성방법 - Google Patents

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Abstract

본 발명은 적층형 반도체 패키지 및 그 형성방법에 관한 것이다. 본 발명의 일측면에 의하면, 반도체 칩, 상기 반도체 칩을 관통하는 관통비아플러그 및 상기 관통비아플러그와 연결되어 상기 반도체 칩의 제 1 면 및 제 2 면 상에 형성된 제 1 및 제 2 범프를 포함하는 반도체 칩 유닛들을 제공하는 단계; 상기 제 1 및 제 2 범프의 표면을 불산용액에 의한 세정과 황산용액에 의한 세정을 연속하여 수행하는 단계; 상기 반도체 칩 유닛들을 수직방향으로 인접하도록 배치시키되, 임의의 반도체 칩 유닛의 제 1 범프가 상기 임의의 반도체 칩 유닛과 수직방향으로 인접하는 반도체 칩 유닛의 제 2 범프와 직접 접촉하도록 배치시키는 단계; 가압상태에서 열처리를 수행하여 상기 제 1 범프 및 제 2 범프를 서로 접합시키는 단계;를 포함하는 적층형 반도체 패키지 형성방법이 제공된다.

Description

적층형 반도체 패키지 및 그 형성방법{Stack-type semiconductor package and manufacturing method thereof}
본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것으로서, 특히 범프를 포함하는 복수개의 반도체칩 유닛을 적층하여 형성하는 적층형 반도체 패키지 및 이를 제조하는 방법에 관한 것이다.
반도체 패키지의 용량을 늘이기 위해서, 반도체칩들을 수직방향(회로소자가 형성된 반도체 칩의 일면에 수직한 방향을 의미함)으로 적층한 구조의 패키지, 즉 적층형 반도체 패키지가 이용되고 있다. 예컨대 적층형 반도체 패키지는 동종 반도체칩들 또는 이종 반도체칩들을 하나의 패키지로 형성하는 데에 이용될 수 있다. 이러한 적층형 반도체 패키지의 예로써, 메모리 모듈, 시스템-인-패키지(SIP: system in package), 시스템-온-패키지(SOP: system on package) 등을 들 수 있다. 이러한 적층형 반도체 패키지는 복수의 반도체 칩이 서로 수직한 방향으로 적층되어 구성된다. 이때 반도체 칩 각각은 반도체 기판을 관통하는 관통비아전극을 구비하며, 이러한 각 반도체 칩의 관통비아전극이 서로 전기적으로 연결된다.
본 발명은 서로 범프를 구비한 관통비아전극이 직접 연결되는 적층형 반도체 패키지와 이렇게 직접 연결되는 관통비아전극간의 접합강도를 향상시키는 적층형 반도체 패키지의 제조방법을 제공한다. 이러한 본 발명의 과제는 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일측면에 의하면, 반도체 칩, 상기 반도체 칩을 관통하는 관통비아플러그 및 상기 관통비아플러그와 연결되어 상기 반도체 칩의 제 1 면 및 제 2 면상에 형성된 제 1 및 제 2 범프를 포함하는 반도체 칩 유닛들을 제공하는 단계; 상기 제 1 및 제 2 범프의 표면을 불산용액에 의한 세정과 황산용액에 의한 세정을 연속하여 수행하는 단계; 상기 반도체 칩 유닛들을 수직방향으로 인접하도록 배치시키되, 임의의 반도체 칩 유닛의 제 1 범프가 상기 임의의 반도체 칩 유닛과 수직방향으로 인접하는 반도체 칩 유닛의 제 2 범프와 직접 접촉하도록 배치시키는 단계; 가압상태에서 열처리를 수행하여 상기 제 1 범프 및 제 2 범프를 서로 접합시키는 단계;를 포함하는 적층형 반도체 패키지 형성방법이 제공된다.
본 발명의 일측면을 따르는 적층형 반도체 패키지 형성방법의 특징에 의하면, 상기 반도체 칩 유닛들을 제공하는 단계는 상기 반도체 칩의 제 1 면으로부터 상기 반도체 칩 내부로 신장되는 관통비아홀을 형성하는 단계; 상기 관통비아홀을 전도성 물질로 매립하여 상기 관통비아플러그를 형성하는 단계; 상기 관통비아플러그와 연결되는 상기 제 1 범프를 형성하는 단계; 상기 관통비아플러그의 일부 노출되도록 상기 제 2 면으로부터 상기 반도체 칩의 일부를 제거하는 단계; 및 상기 관통비아플러그와 연결되는 상기 제 2 범프를 형성하는 단계;를 포함할 수 있다.
본 발명의 일측면을 따르는 적층형 반도체 패키지 형성방법의 다른 특징에 의하면, 상기 제 1 및 제 2 범프 중 어느 하나 이상은 금, 구리 및 알루미늄 중 어느 하나를 포함하는 금속을 포함할 수 있다.
본 발명의 일측면을 따르는 적층형 반도체 패키지 형성방법의 또 다른 특징에 의하면, 상기 세정에 이용되는 불산용액은 49% 불산을 물에 50:1 부피비율로 희석시킨 것이고, 황산용액은 6% 황산을 물에 40:1 부피비율로 희석시킨 것일 수 있다. 이때 이러한 세정은 15초 보다 크고 60초 이하 범위의 시간동안 수행할 수 있다.
본 발명의 일측면을 따르는 적층형 반도체 패키지 형성방법의 또 다른 특징에 의하면, 상기 제 1 및 제 2 범프가 구리를 포함하는 금속인 경우, 상기 제 1 및 제 2 범프를 접합시키는 단계는 20,000 ~ 30,000 mbar 압력 범위 및 250 ~ 500℃ 온도 범위에서 수행할 수 있다.
본 발명의 일측면을 따르는 적층형 반도체 패키지 형성방법의 또 다른 특징에 의하면, 상기 제 1 및 제 2 범프가 알루미늄을 포함하는 금속인 경우, 상기 제 1 및 제 2 범프를 접합시키는 단계는, 40,000 ~ 65,000 mbar 압력 범위 및 450℃ ~ 550℃ 온도 범위에서 수행할 수 있다.
본 발명의 일측면을 따르는 적층형 반도체 패키지 형성방법의 또 다른 특징에 의하면, 불활성 가스 및 환원성 가스 중 어느 하나 이상의 가스를 포함하는 분위기에서 후속 어닐링을 수행하는 단계를 더 포함할 수 있다. 이때 상기 후속 어닐링은 200℃보다 크고 300℃ 이하인 온도 범위에서 수행할 수 있다.
본 발명의 다른 일측면에 의하면, 제 1 반도체 칩 유닛; 및 상기 제 1 반도체 칩 유닛과 수직방향으로 결합되는 제 2 반도체 유닛;을 포함하고, 상기 제 1 및 제 2 반도체 칩 유닛은 각각, 서로 대향하는 제 1 면 및 제 2 면을 가지는 반도체 칩; 상기 반도체 칩 내부로 관통하여 형성된 관통비아플러그; 및 상기 관통비아플러그와 연결되어 상기 제 1 면 및 제 2 면상에 형성되는 제 1 및 제 2 범프를 포함하고, 상기 결합은 상기 제 1 반도체 칩 유닛의 제 1 또는 제 2 범프와 상기 제 2 반도체 칩 유닛의 제 2 또는 제 1 범프가 직접 접합된 것인 적층형 반도체 패키지가 제공된다.
본 발명의 다른 일측면을 따르는 적층형 반도체 패키지의 특징에 의하면, 상기 제 1 및 제 2 범프 중 어느 하나 이상은 금, 구리 및 알루미늄 중 어느 하나를 포함하는 금속일 수 있다.
본 발명에 의할 시, 복수의 반도체 칩 유닛 간을 결합시키는 범프-범프 간의 접착강도가 증가하여 반도체 칩 유닛의 결합이 더욱 견고하게 되어 적층형 반도체 패키지의 신뢰성이 향상될 수 있다.
또한 범프-범프 계면에서의 계면저항의 감소로 적층형 반도체 패키지의 전기적 특성을 더욱 향상시킬 수 있다.
본 발명의 효과는 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 적층형 반도체 패키지용 반도체 칩 유닛의 단면도를 도시한 것이다.
도 2 내지 도 12는 본 발명의 일실시예에 따른 적층형 반도체 패키지용 반도체 칩 유닛의 제조방법을 단계별로 도시한 단면도이다.
도 13은 본 발명의 일실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 14는 본 발명의 다른 일실시예에 따른 적층형 반도체 패키지용 반도체 칩 유닛의 단면도를 도시한 것이다.
도 15는 질소분위기에서 접합된 알루미늄 범프-범프에 있어서, 접합온도에 따른 계면접착에너지(interfacial adhesion energy)를 나타낸 그래프이다.
도 16은 질소분위기에서 접합된 알루미늄 범프-범프에 있어서, 접합온도에 따른 범프-범프의 계면을 주사전자현미경으로 관찰한 결과이다.
도 17은 수소분위기에서 접합된 알루미늄 범프-범프에 있어서, 접합온도에 따른 계면접착에너지를 나타낸 그래프이다.
도 18은 본 발명을 따르는 세정 시, 세정시간에 따른 구리 범프-범프간의 계면접착에너지를 나타낸 그래프이다.
도 19는 아세트산을 이용한 세정 시, 세정시간에 따른 구리 범프-범프간의 계면접착에너지를 나타낸 그래프이다.
도 20은 본 발명을 따르는 세정 시, 세정시간에 따른 구리 범프 표면의 거칠기를 나타낸 그래프이다.
도 21은 구리 범프-범프 접합에 있어서, 후속 어닐링 온도에 따른 계면접착에너지를 나타낸 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.
도 1은 본 발명의 일실시예에 따른 적층형 반도체 패키지의 제조를 위해 제공될 수 있는 반도체 칩 유닛(100)의 단면도를 도시한 것이며, 도 2에는 반도체 칩 유닛(100)을 제조하기 위한 반도체 칩(200)의 단면도를 도시한 것이다. 이하 도 1 및 도 2를 참조하여 본 발명의 일실시예에 따른 반도체 칩 유닛(100)을 설명한다.
반도체 칩 유닛(100)은 반도체 칩(200) 및 상기 반도체 칩(200)을 관통하여 형성된 관통비아전극(114)을 포함한다.
반도체 칩(200)은 일면에 메모리 소자, 로직 소자 등과 같은 회로 소자(미도시)가 형성된 반도체 기판(101)을 포함한다. 이때 반도체 기판(101)의 재료는 실리콘과 같은 IV족 물질 또는 GaAs와 같은 III-V족 화합물, 기타 일면상에 반도체 소자를 형성할 수 있는 모든 재료를 포함한다.
한편, 도 1에는 편의상 도시하지 않았으나, 반도체 기판(101)의 일면상에 형성되는 회로소자는 트랜지스터, 캐패시터 등과 같은 단위소자와 이러한 단위소자들을 전기적으로 연결하기 위한 단층 또는 다층구조의 전도배선으로 이루어져 있을 수 있다.
반도체 기판(101)의 상부에는 반도체 칩(100)의 입출력 단자로 이용되는 도전성 패드(102)가 형성되어 있다. 이러한 도전성 패드(102)는 전도배선(미도시)을 통해 반도체 기판(101)상에 형성된 회로소자와 연결되어 있으며, 회로소자와 외부와의 전기적 연결을 가능하게 하는 단자로 이용된다. 이러한 도전성 패드(102)는 일례로서 반도체 기판(101) 상부의 외곽을 따라 복수개로 형성될 수 있으며, 반도체 칩의 종류 및 용량에 따라 그 수와 배치가 적절하게 선택될 수 있다.
반도체 칩(200)은 도전성 패드(102)의 상부를 도포하도록 형성되는 패시베이션층(103)을 더 포함할 수 있다. 이러한 패시베이션층(103)은 외부로부터의 습기나 외력으로부터 회로소자를 보호하기 위하여 형성되는 것으로, 산화물, 질화물 및 산화질화물 중 어느 하나 이상의 물질이 단층 또는 복층으로 형성될 수 있으나 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
반도체 칩(200)은 서로 대향하는 제 1 면 및 제 2 면을 구비하며, 반도체 기판(101)의 회로소자가 형성된 일면으로부터 도전성 패드(102) 또는 패시베이션층(103) 쪽으로 연장되는 쪽에 형성된 면을 제 1 면(200a), 제 1 면(200a)에 대향되는 면을 제 2 면(200b)로 명명한다.
관통비아전극(114)은 반도체 칩(200)의 제 1 면(200a) 및 제 2 면(200b)상에 각각 형성되는 제 1 범프(110) 및 제 2 범프(113)와, 반도체 칩(200)을 관통하여 제 1 범프(110) 및 제 2 범프(113)를 수직방향으로 연결하는 관통비아플러그(106)를 포함한다. 이때 관통비아플러그(106)는 패시베이션층(103), 도전성 패드(102) 및 반도체 기판(101)을 관통하여 형성될 수 있다.
제 1 범프(110) 및 제 2 범프(113) 중 어느 하나 이상은 금, 구리, 알루미늄 중 어느 하나를 포함하는 금속일 수 있으며, 서로 수직방향으로 배치되는 반도체 칩 유닛들을 서로 결합시키기 위한 접합단자 및 전기적 연결단자로서 이용된다. 제 1 범프(110)와 제 2 범프(113)는 관통비아플러그(106)를 통해 서로 통전된다.
이러한 관통비아플러그(106)는 반도체 칩(200)을 관통하는 관통비아홀(104)을 형성하고, 이 내부를 도전성 물질, 일예로서 구리, 알루미늄 및 텅스텐 중 어느 하나를 포함하는 금속으로 충진함으로써 형성할 수 있다. 관통비아플러그(106)는 전형적으로 반도체 칩(200)을 수직하게 관통하도록 형성될 수 있으나, 경우에 따라 기울어진 것일 수도 있다. 또한 반도체 칩(200)에 대해 수직으로 일정한 직경을 갖도록 형성되거나 반도체 칩(200)의 높이(즉 수직방향의 폭)에 따라서 그 직경이 달라지는 테이퍼 형상을 가질 수도 있다.
이때 도전성 패드(102)와 관통비아플러그(106)와는 서로 물리적으로 접촉되어 통전될 수 있다.
위 범프(110, 113)과 관통비아플러그(106) 사이에는 범프하지층(107)이 형성될 수 있다. 범프하지층(107)은 범프(110, 113)를 구성하는 금속이 반도체 기판에 형성된 회로소자로 확산되는 것을 방지하거나 범프(110, 113)의 접착력을 향상시키기 위하여 이용될 수 있다. 범프하지층(107)으로는 Ni, Cr, Sn, Ti, TiN, Ta, TaN 중 어느 하나 이상의 물질이 단층 또는 복층으로 이용될 수 있다.
경우에 따라 관통비아전극(114)은 제 1 범프(110) 또는 제 2 범프(113)와 관통비아플러그(106)가 범프하지층(117) 없이 직접 접촉되어 일체로 구성된 것일 수도 있다.
관통비아플러그(106)와 반도체 기판(101) 사이에는 절연을 위한 분리절연막(105)이 형성될 수 있다. 이는 관통비아전극(114)과 반도체 기판(101)을 전기적으로 절연함으로써 반도체 기판(101)에 형성된 회로소자의 안정적인 동작을 확보하기 위함이다. 이러한 분리절연막(105)은 관통비아홀(104)의 내벽에 형성되며, 관통비아홀(104)의 제 1 면(200a)에서부터의 깊이에 따라 내벽으로부터의 두께가 증가하는 스페이서(spacer) 형태일 수 있다. 분리절연막(105)으로는 산화막, 질화막 및 산화질화막이 단층 또는 복층으로 이용될 수 있으나, 본 발명은 이에 한정되지 않는다.
도 2 내지 도 12에는 도 1에 도시된 반도체 칩 유닛(100)을 제조하는 방법이 단계별로 예시되어 있다.
도 2에는 반도체 칩 유닛을 제조하기 위하여 제공되는 반도체 칩(200)의 단면도가 도시되어 있다. 도 2를 참조하면, 반도체 칩(200)은 메모리소자, 로직소자 등 회로소자가 형성된 반도체 기판(101)을 포함한다. 이때 반도체 기판(101)의 일면에는 회로소자와 전기적으로 연결된 도전성 패드(102)가 형성된다. 이 도전성 패드(102)는 반도체 칩(200)의 입출력 단자로 이용된다.
도전성 패드(102) 상부에는 도전성 패드(102)를 도포하는 패시베이션층(103)이 형성될 수 있으며, 이때 도전성 패드(102)의 일부 영역은 패시베이션층(103)의 개구영역(103a)을 통해 외부로 노출될 수 있다.
다음, 도 3에 도시된 바와 같이, 반도체 칩(200)의 제 1 면(200a)으로부터 도전성 패드(102)를 관통하여 반도체 기판(101) 내부로 신장되는 관통비아홀(104)을 형성한다. 이때 관통비아홀(104)은 레이저 드릴을 이용하여 형성하거나 식각공정을 이용하여 형성할 수 있다.
도 3에는 관통비아홀(104)의 내벽이 이 반도체 기판(101) 내부로 수직하게 신장되게 도시되었으나, 본 발명은 이에 한정되지 않으며 관통비아홀(104) 내벽이 반도체 기판(101) 내부로 신장될수록 테이퍼 형태로 기울어짐에 따라 관통비아홀(104)의 신장방향에 수직한 단면의 면적이 감소하는 형태가 될 수 있다.
다음, 반도체 칩(200) 전면에 절연층을 도포한 후 전면 식각하여 도 4에 도시된 바와 같이 관통비아홀(104)의 내벽에 스페이서(spacer) 형태의 분리절연막(105)을 형성한다. 이러한 분리절연막(105)은 관통비아홀(104)의 내부를 충진하는 도전성 물질과 반도체 기판(101)과의 절연을 위해 형성된다.
이러한 분리절연막(105)은 산화막, 질화막 및 산화질화막 중 어느 하나 이상을 단층 또는 복층으로 형성할 수 있으나, 본 발명의 범위가 이러한 예에 제한되는 것은 아니다.
분리절연막(105)의 형성방법으로는 화학증착법(chemical vapor deposition, CVD), 물리증착법(physical vapor deposition, PVD), 스핀코팅법(spin coating) 등이 이용될 수 있다. 일예로서, 분리절연막(105)으로 실리콘 산화물(SiO2)을 이용하는 경우, 알콜을 용매로 사용하는 실리콘 산화물 용액을 이용한 스핀코팅법으로 형성할 수 있다.
다음, 도 5에 도시된 바와 같이, 관통비아홀(104) 내부를 도전성 물질, 예를 들어 구리, 알루미늄 또는 텅스텐 등과 같은 금속을 충진하여 관통비아플러그(106)를 형성하게 된다. 이때 관통비아플러그(106)는 도 5에 도시된 반도체 칩(200) 상에 도전성 물질을 전면도포 하여 관통비아홀(104) 내부를 충진한 후, 관통비아홀(104) 외부의 반도체 칩(200) 표면상에 도포된 도전성 물질을 제거함으로써, 관통비아홀(104) 내부에만 도전성 물질이 충진되도록 형성할 수 있다. 이때 도전성 물질의 제거는 전형적으로 화학기계적 연마(chemical mechanical polishing, CMP)를 통해 수행되나, 그 외 습식시각 또는 건식식각을 통해 수행될 수도 있다.
관통비아플러그(106)를 형성하기 위한 도전성 물질은 화학증착법(chemical vapor deposition, CVD), 물리증착법(physical vapor deposition, PVD), 전기도금법 등과 같은 방법으로 형성될 수 있다. 일례로서, 구리를 포함하는 금속은 전기도금법에 의해 형성할 수 있다.
도 5에는 편의상 도시하지 않았으나, 관통비아홀(104) 내부 표면에 상술한 도전성 물질의 확산방지 또는 접착력 향상 등을 위한 배리어층을 먼저 형성한 후, 이러한 배리어층 상에 도전성 물질을 도포함으로써 관통비아플러그(106)를 형성할 수 있다. 배리어층으로는 Ti, TiN, Ta, TaN 중 어느 하나 이상의 물질이 단층 또는 복층으로 이용될 수 있다.
한편, 전기도금법에 의해 구리를 포함하는 금속, 예를 들어 구리 또는 구리합금을 관통비아홀(104) 내에 충진하는 경우, 배리어층 상에 구리 시드층을 먼저 형성할 수 있다. 이때 구리 시드층은 화학증착법(chemical vapor deposition, CVD), 물리증착법(physical vapor deposition, PVD) 등이 이용될 수 있다.
관통비아플러그(106)를 형성한 후, 반도체 칩(200)의 제 1 면(200a) 상에 관통비아플러그(106)와 연결되는 범프를 형성한다. 이때 범프를 구성하는 물질은 금, 구리 및 알루미늄 중 어느 하나를 포함하는 금속일 수 있다.
범프를 구성하는 물질이 구리를 포함하는 금속인 경우, 전기도금법에 의해 형성될 수 있으며, 도 6 내지 도 7에는 일례로서 전기도금법을 이용하여 구리 범프를 형성하는 방법을 도시되어 있다.
도 6에 도시된 바와 같이, 관통비아플러그(106)가 노출된 부분을 포함하는 영역에 범프하지층(107)과 시드층(108)을 형성하고 그 위에 감광막(109)을 도포한 후 범퍼가 형성될 영역(109a)을 패터닝 한다. 범프하지층(107)은 이후의 단계에서 형성될 범프의 접착력 향상 또는 범프물질의 확산방지 등을 위해 형성된다. 범프하지층(107)으로는 Ni, Cr, Sn, Ti, TiN, Ta, TaN 중 어느 하나의 물질이 단층 또는 복층으로 이용될 수 있다.
시드층(108)은 전기도금법에 의해 구리를 형성할 경우, 구리가 성장할 영역을 제공하기 위한 것으로서, 일례로서 구리를 화학증착법 또는 물리증착법을 이용하여 형성할 수 있다.
다음, 도 7과 같이 감광막(109)의 패터닝 영역을 전기도금법을 이용하여 구리로 충진한 후 감광막(109), 감광막(109) 하부의 시드층(108) 및 범프하지층(107)을 제거하여 도 8의 범프(110)를 형성한다.
범프(110)를 형성하는 또 다른 방법으로서, 도 9에 도시된 것과 같이, 반도체 칩(200) 상에 범프하지층(108), 시드층(109) 및 범프구성 물질층(111)을 순차적으로 형성하고 그 위에 감광막(109)을 패터닝 한 후 범프구성 물질층(111), 시드층(109) 및 범프하지층(108)을 습식 또는 건식방법으로 식각해냄으로써 도 8의 범프(110)를 형성할 수도 있다.
이때 범프구성 물질층(111)은 알루미늄을 포함하는 금속, 예를 들어 알루미늄이나 알루미늄 합금일 수 있으며, 화학증착법 또는 물리증착법을 이용하여 형성할 수 있다. 이 경우 시드층(109) 형성단계를 생략하는 것도 가능하다.
한편, 반도체 칩(200)의 제 1 면(200a)상에 형성된 범프(110)를 제 1 범프로 명명하며, 후속하는 단계에서 반도체 칩(200)의 제 2 면(200b)상에 형성되는 범프를 이와 구분하여 제 2 범프라 명명한다.
반도체 칩(200)의 제 1 범프(110)까지 형성한 후 반도체 칩(200)의 제 2 면상에 제 2 범프를 형성하기 위한 단계를 수행한다.
도 10에 도시된 바와 같이, 반도체 칩(200)에 제 1 범프(110)까지 형성한 결과물을 지지대(112)상에 부착시킨다. 이때 제 1 범프(110)와 지지대(112) 사이에는 접착제를 개재시켜 부착시킬 수 있다. 지지대(112)는 반도체 칩(200)의 제 2 면(200b) 상에 제 2 범프를 형성하기 위한 공정을 수행할 수 있도록 반도체 칩(200)을 안정적으로 고정시켜 지지하는 역할을 수행한다. 이러한 지지대(112)로는 유리판이나 세라믹판 등이 이용될 수 있다.
다음, 도 11에 도시된 바와 같이, 반도체 칩(200)의 제 2 면(200b)의 일부를 제거하여 관통비아플러그(106)의 일부가 노출되도록 한다. 이때 제 2 면(200b)의 제거는 화학기계적 연마를 이용하여 수행될 수 있으며, 습식식각법 또는 건식식각에 의해 수행될 수 있다.
반도체 칩(200)의 제 2 면(200b) 상에 관통비아플러그(106)가 노출된 후 도 12에 도시된 바와 같이, 제 1 범프(110)을 형성하는 방법과 동일하게 제 2 범프(113)를 형성함으로써 제 1 범프(110), 제 2 범프(113) 및 제 1 범프(110)와 제 2 범프(113) 사이의 관통비아플러그(106)를 포함하는 관통비아전극(114)을 형성한다.
다음, 제 1 범프(110)에 접착된 지지대(112)를 제거함으로써 도 1의 반도체 칩 유닛(100)이 제조된다.
한편 상술한 반도체 칩 유닛(100)은 관통비아전극(114)의 제 1 범프(110) 및 제 2 범프(113)가 관통비아플러그(106)의 신장방향축에 대해 대칭을 이루도록 도시되어 있으나, 본 발명은 이에 한정되지 않고 도 14에 도시된 것과 같이, 제 1 범프(110)와 제 2 범프(113)가 관통비아플러그(116)의 신장방향축 대해 비대칭을 이루도록 형성될 수 있다. 이 경우 일례로서, 제 1 범프(110)와 관통비아플러그(106)는 관통비아플러그(106)로부터 연장되는 재배선 패드(601)를 통해 관통비아플러그(106)의 신장방향축으로부터 수직한 방향으로 이격되어 서로 연결될 수 있다.
한편, 상술한 도면에서는 모두 관통비아플러그(106)와 범프(110) 사이에 범프하지층(107) 및 시드층(108)이 개재된 된 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며 범프하지층(107) 및 시드층(108) 형성단계를 생략함으로써 관통비아플러그(106)와 범프(110)가 일체가 되게 형성할 수 있다. 일례로서, 알루미늄 또는 알루미늄 합금을 범프(110)로 형성하는 경우, 범프하지층(107) 및 시드층(108) 형성단계를 생략하고 관통비아플러그(106)가 노출된 반도체 칩(200)의 제 1 면(200a) 상에 화학증착법 또는 물리증착법을 이용하여 알루미늄 또는 알루미늄 합금을 직접 도포하여 형성한 후 패터닝 하여 범프(110)를 형성할 수 있다.
도 13에는 본 발명에 따른 적층형 반도체 패키지의 일실시예로서 도 1에 도시된 형태의 반도체 칩 유닛(300, 400)을 이용하여 적층한 반도체 패키지(500)가 도시되어 있다. 이때 적층형 반도체 패키지(500)는 이를 PCB 기판 등에 장착하기 위한 중간부재인 인터포저(600) 상에 장착될 수 있다. 인터포저(600)는 기판(601)과 상기 기판에 형성되는 범프(602), 관통비아플러그(603) 및 그 하부에 형성되어 PCB 기판 등에 연결되는 외부단자(604)를 포함한다.
적층형 반도체 패키지(500)를 구성하는 반도체 칩 유닛 중 상부 반도체 칩 유닛(300)의 제 2 범프(302)와 하부 반도체 칩 유닛(400)의 제 1 범프(401)가 서로 직접 접합됨에 따라 상부 및 하부의 반도체 칩 유닛(300,400)의 적층이 이루어지게 된다.
이때 하부 반도체 칩 유닛(400)의 제 2 범프(402)는 인터포저의 범프(602)와 접합되어 연결될 수 있다.
상부 반도체 칩 유닛(300)의 제 1 범프(301)가 또 다른 반도체 칩 유닛의 제 2 범프와 직접 연결되는 방식으로 반복 적층됨에 따라 3층 이상의 적층형 반도체 패키지를 구성할 수 있음은 물론이다.
인터포즈의 외부단자(604)를 통해 PCB 기판 등으로부터 전송되는 외부 전기적 신호는 관통비아플러그(603)와 범프(601)를 통해 하부 반도체 칩 유닛(400)의 제 2 범프(402)로 전송된다. 이후 전기적 신호는 반도체 칩 유닛 각각의 관통비아플러그와 범프-범프 접합을 통해 전송되며, 역으로 임의의 반도체 칩 유닛으로부터의 전기적 신호도 같은 경로를 통해 PCB 기판 등으로 전송된다.
도 13 에 도시되어 있는 적층형 반도체 패키지(500) 제조하는 구체적인 단계는 다음과 같다.
적층형 반도체 패키지(500)를 형성하기 위하여 복수의 반도체 칩 유닛들(300, 400)이 제공된다.
다음, 반도체 칩 유닛들(300, 400)의 접합이 이루어지는 범프의 표면을 불산용액(HF) 및 황산용액(H2SO4)을 이용하여 연속적으로 세정한다.
다음, 이러한 반도체 칩 유닛들(300, 400)을 수직방향으로 인접하도록 배치시키되, 임의의 반도체 칩 유닛의 제 1 범프가 임의의 반도체 칩 유닛과 수직방향으로 인접하는 반도체 칩 유닛의 제 2 범프와 직접 접촉하도록 배치시킨다. 일례로서 도 13에 도시된 것과 같이, 하부에 배치된 반도체 칩 유닛(400)의 제 1 범프(401)와 상부에 배치된 반도체 칩 유닛(300)의 제 2 범프(302)가 서로 직접 접촉하도록 배치시킨다.
다음, 가압상태에서 열처리를 수행하여 하부에 배치된 반도체 칩 유닛(400)의 제 1 범프(401) 및 상부에 배치된 반도체 칩 유닛(300)의 제 2 범프(302)를 서로 접합시킴으로서 반도체 패키지(500)를 형성한다. 즉, 상부 및 하부의 반도체 칩 유닛(300, 400)의 범프를 서로 접촉시킨 후 일정한 압력으로 가압한 상태에서 열처리함으로써, 범프-범프의 계면에서는 범프를 이루는 물질의 확산이 일어나게 된다. 이러한 확산의 결과로서 범퍼-범퍼간의 상호 접합이 발생된다.
이때 복수의 반도체 칩 유닛을 챔버 내부로 장착한 후 질소 또는 아르곤과 같은 가스를 챔버 내부로 투입시켜 챔버 내부를 고압을 유지시킴으로서 불활성 분위기에서 반도체 칩 유닛 간에 높은 압력을 가할 수 있다. 경우에 따라 수소를 투입시켜 환원성 분위기를 조성하여 가압할 수 있다.
다수의 테스트를 통해 범프-범프의 접합 조건은 범프를 구성하는 물질에 따라 적절하게 선택되어야 함을 알 수 있었다.
예를 들어, 범프가 구리로 이루어져 있는 경우, 인가되는 압력은 20,000 이상 30,000 mbar 이하의 범위를 가질 수 있으며, 접합시 열처리 온도는 250℃ 이상 500℃ 이하의 범위, 접합시간은 10분 이상 70분 이하의 범위일 수 있다.
또한 범프가 알루미늄으로 이루어져 있는 경우에, 인가되는 압력은 40,000 이상 65,000 mbar 이하의 범위, 열처리 온도는 450℃ 보다 크고 550℃ 이하인 범위를 가질 수 있으며, 접합시간은 40분 이상 250분 이하의 범위를 가질 수 있다.
이러한 접합 조건에서 상대적으로 우수한 접합특성을 나타내었으며, 이는 상술한 접합 조건에서 보다 견고한 범프-범프 접합구조를 나타내기 때문으로 판단된다.
표 1에는 범프접합 제조방법의 일실시예로서, 일면에 알루미늄이 도포된 2장의 실리콘 웨이퍼를 접합한 시편에서의 열처리 온도, 즉 접합온도 조건이 나타나 있다. 이때 접합을 위해 챔버 내부는 질소 또는 수소를 이용하여 압력을 60,000 mbar로 유지하였으며, 접합시간은 질소의 경우에는 1시간 이었으며, 수소의 경우에는 4시간 이었다.
실시예 접합시간(시간) 분위기 가스 접합온도(℃)
실험조건 1 1 질소 400
실험조건 2 1 질소 450
실험조건 3 1 질소 500
실험조건 4 1 질소 550
실험조건 5 4 수소 450
실험조건 6 4 수소 550
도 15에는 접합온도에 따른 계면접합에너지의 결과가 나타나 있다. 도 15를 참조하면, 분위기 가스가 질소인 경우, 450℃ 보다 큰 접합온도에서 현저한 계면접합에너지(interfacial adhesion energy)의 증가가 나타남을 알 수 있다. 도 16a 및 도 16b에는 접합온도가 450℃ 및 550℃일 때의 알루미늄-알루미늄 계면에서의 주사전자현미경 관찰결과가 도시되어 있으며, 이로부터 계면이 견고한 범프-범프 접합구조를 가질 때 높은 접합강도를 가짐을 알 수 있었다. 이러한 결과는 도 17에 도시된 바와 같이, 수소 분위기에서의 열처리 경우에도 마찬가지이었다.
한편 본 발명에서는 범프의 표면을 불산용액과 황산용액을 이용하여 연속적으로 세정함으로써 범프 표면의 불순물이나 그 표면에 형성된 산화막 등 범프-범프 접합을 방해하는 여러 요인들을 제거할 수 있다. 범프 표면에 존재하는 불순물이나 산화막 등은 범프-범프간의 직접 접합시 범프간의 확산을 방해하여 접합강도를 감소시키는 요인으로 작용한다. 이러한 범프-범프간의 접합강도의 약화는 적층형 반도체 패키지의 기계적 견고함을 약화시켜 적층형 반도체 패키지의 신뢰성을 악화시키는 원인으로 작용할 수 있다. 또한 이러한 범프-범프 계면에서의 불순물이나 산화막 등은 범프-범프 접합면에서의 접촉저항을 증가시켜 반도체 소자의 전기적 특성을 악화시키는 요인으로도 작용할 수 있다.
불산용액과 황산용액으로 이러한 불순물 및 산화막을 제거함으로써 더욱 견고한 범프-범프 접합을 가능하게 할 수 있다.
일례로서 범프를 이루는 물질이 구리인 경우, 불산용액으로 세정시 반응식 1에 의해 구리의 표면에 형성된 산화막이 제거될 수 있다.
[반응식]
2Cu2O + 4HF = 2Cu + 2CuF2 + 2H2O
한편, 황산의 경우에는 아래 반응식 2에 의해 구리의 표면에 형성된 산화막이 제거될 수 있다.
[반응식 2]
2Cu2O + 2H2SO4 = 2CuSO4 + 2Cu + 2H2O
따라서 이러한 불산에 의한 처리와 황산에 의한 처리를 연속적으로 수행함으로써 구리 표면에 형성된 자연 산화막을 보다 확실하게 제거할 수 있다.
불산용액 및 황산용액에 의한 세정 효과를 분석하기 위해 일면에 구리가 도포된 2장의 실리콘 웨이퍼를 접합한 시편을 만든 후 세정 조건에 따른 계면접합에너지를 측정하였다.
표 2에는 본 발명의 실시예 및 이에 대한 비교예에 따른 세정조건이 나타나 있다. 이때 실시예의 불산용액은 49% 불산을 물에 50:1 부피비율로 희석시킨 것이었으며, 황산용액은 6% 황산을 물에 40:1 부피비율로 희석시킨 것이었다. 또한 불산용액에 의해 세정이 완료된 시편은 이온교환수로 30초간 린스(rinse) 후 질소를 이용하여 건조한 다음 황산용액으로 투입하였다. 본 실시예는 불산용액 투입 후 황산용액에 투입하는 순서로 진행되었으나 본 발명은 이에 한정되지 않고 먼저 황산용액에 투입된 후 이를 불산용액에 투입하는 순서도 포함한다.
세정시간(초) 불산(HF) 처리시간(초) 황산(H2SO4) 처리시간(초)
실험조건 7 0 0
실험조건 8 15 15
실험조건 9 30 30
실험조건 10 45 45
실험조건 11 60 60
실험조건 12 80 80
세정이 완료된 후, 실리콘 웨이퍼 2장을 구리가 도포된 영역이 서로 접촉되도록 배치한 후 열처리 챔버 내부에 장입하였다. 다음, 챔버 내부로 질소를 투입하여 챔버 내 압력을 25,000mbar로 유지하였다. 이때 열처리 온도는 350℃ 이었으며 접합시간은 60분이었다.
도 18에는 세정조건에 따른 계면접합에너지가 도시되어 있다. 도 18에 보듯이, 불산용액과 황산용액의 세정시간이 각각 15초 이상인 실험조건 9는 계면접합에너지가 약 5 J/m2로서 실험조건 1 및 실험조건 2에 비해 계면접합에너지가 현저하게 증가하였다.
도 19에는 위 실시예에 대한 비교예로서 아세트산을 이용하여 세정한 경우의 계면접착에너지 측정결과가 도시되어 있다. 도 19에서 알 수 있듯이, 아세트산으로 세정을 수행한 경우, 세정시간이 5분인 경우에도 최대 약 2 J/m2 에 불과한 계면접합에너지를 나타내었다.
이로부터 본 발명의 세정방법에 의할 시, 아세트산으로 세정할 때에 비해 현저하게 짧은 세정시간에 의해서도 약 2.5 배 우수한 계면접합에너지를 나타냄을 알 수 있었다. 따라서 본 발명이 세정방법에 의할 시, 공정시간을 단축함과 동시에 우수한 범프-범프 계면강도를 구현할 수 있다.
한편, 도 20에는 본 발명의 세정시간에 따른 범프 표면의 거칠기(roughness) 측정 결과가 나타나 있다. 도 20으로부터 알 수 있듯이, 세정시간이 60초 이상인 경우에는 표면의 거칠기가 급격히 증가하였으며, 조대한 입자가 불규칙하게 발견되었다. 이러한 조대한 입자 등에 의한 표면 거칠기의 증가는 범프-범프 접합강도를 감소시킬 가능성이 높으므로, 세정시간은 60초를 초과하지 않는 것이 바람직할 것으로 판단되었다.
한편, 반도체 칩 유닛간의 접합을 위한 가압 열처리가 완료된 후 다시, 불활성 가스 및 환원성 가스 중 어느 하나 이상을 포함하는 가스 분위기에서 후속 어닐링 단계를 더 수행할 수 있다. 이때 불활성 가스로는 질소 또는 아르곤을 포함하며, 환원성 가스로는 수소를 포함할 수 있다. 이러한 후속 어닐링 단계가 추가됨에 따라 범프-범프 계면에서의 접착에너지는 더욱 증가되게 된다.
후속 어닐링에 의한 범프-범프 계면접착에너지의 변화를 분석하기 위해 일면에 구리가 도포된 실리콘 웨이퍼를 이용하여 구리-구리 접합 시편을 제조하였다. 실험조건을 표3에 나타내었다. 구리-구리 접합 시편의 접합시 챔버 압력은 질소가스를 이용하여 25,000mbar로 유지하였으며 열처리 온도는 300℃, 접합시간은 60분이었다. 표 3에는 후속 어닐링 조건이 나타나 있다.
실험조건 접합온도(℃) 후속 어닐링 온도(℃)
실험조건 13 300 없음
실험조건 14 300 200
실험조건 15 300 250
실험조건 16 300 300
도 21에는 구리-구리 접합 시편의 후속 어닐링 온도에 따른 계면접합에너지가 도시되어 있다. 후속 어닐링 온도가 200℃ 이상인 실험조건 15와 실험조건 16에서 계면접합에너지의 현저한 증가가 나타났다. 이로부터 후속 어닐링 조건이 200℃보다 높은 온도에서 수행되는 것이 바람직하다고 판단되었다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
200 : 반도체 칩 유닛 101 : 반도체 기판
102 : 도전성 패드 103 : 패시베이션층
104 : 관통비아홀 105 : 분리절연막
106 : 관통비아플러그 107 : 범프하지층
108 : 시드층 109 : 감광막
110 : 제 1 범프 111 : 범프구성 물질층
112 : 지지대 113 : 제 2 범프
114 : 관통비아전극 300, 400 : 반도체 칩 유닛
301, 401 : 제 1 범프 302, 402 : 제 2 범프
500 : 적층형 반도체 패키지 600 : 인터포저
601 : 범프 602 : 기판
603 : 관통비아플러그 604 : 외부단자

Claims (11)

  1. 반도체 칩, 상기 반도체 칩을 관통하는 관통비아플러그 및 상기 관통비아플러그와 연결되어 상기 반도체 칩의 제 1 면 및 제 2 면상에 형성된 제 1 및 제 2 범프를 포함하는 반도체 칩 유닛들을 제공하는 단계;
    상기 제 1 및 제 2 범프의 표면을 불산용액에 의한 세정과 황산용액에 의한 세정을 연속하여 수행하는 단계;
    상기 반도체 칩 유닛들을 수직방향으로 인접하도록 배치시키되, 임의의 반도체 칩 유닛의 제 1 범프가 상기 임의의 반도체 칩 유닛과 수직방향으로 인접하는 반도체 칩 유닛의 제 2 범프와 직접 접촉하도록 배치시키는 단계; 및
    가압상태에서 열처리를 수행하여 상기 제 1 범프 및 제 2 범프를 서로 접합시키는 단계;를 포함하는 적층형 반도체 패키지 형성방법.
  2. 제 1 항에 있어서, 상기 반도체 칩 유닛들을 제공하는 단계는
    상기 반도체 칩의 제 1 면으로부터 상기 반도체 칩 내부로 신장되는 관통비아홀을 형성하는 단계;
    상기 관통비아홀을 전도성 물질로 매립하여 상기 관통비아플러그를 형성하는 단계;
    상기 관통비아플러그와 연결되는 상기 제 1 범프를 형성하는 단계;
    상기 관통비아플러그의 일부가 노출되도록 상기 제 2 면으로부터 상기 반도체 칩의 일부를 제거하는 단계; 및
    상기 관통비아플러그와 연결되는 상기 제 2 범프를 형성하는 단계;를 포함하는 적층형 반도체 패키지 형성방법.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 범프 중 어느 하나 이상은 금, 구리 또는 알루미늄을 포함하는 금속인 포함하는 금속인 적층형 반도체 패키지 형성방법.
  4. 제 3 항에 있어서, 상기 불산용액은 49% 불산을 물에 50:1 부피비율로 희석시킨 것이고, 상기 황산용액은 6% 황산을 물에 40:1 부피비율로 희석시킨 것인 적층형 반도체 패키지 형성방법.
  5. 제 4 항에 있어서, 상기 세정은 15초 보다 크고 60초 이하 범위의 시간동안 수행되는 적층형 반도체 패키지 형성방법.
  6. 제 3 항에 있어서, 상기 제 1 또는 제 2 범프는 구리를 포함하는 금속이고, 상기 제 1 및 제 2 범프를 접합시키는 단계는 20,000 mbar 이상 30,000 mbar 이하의 압력 범위 및 250℃ 이상 500℃ 이하의 온도 범위에서 수행하는 적층형 반도체 패키지 형성방법.
  7. 제 3 항에 있어서, 상기 제 1 및 제 2 범프는 알루미늄을 포함하는 금속이고, 상기 제 1 및 제 2 범프를 접합시키는 단계는 40,000 mbar 이상 65,000 mbar 이하의 압력 범위 및 450℃보다 크고 550℃ 이하인 온도 범위에서 수행하는 적층형 반도체 패키지 형성방법.
  8. 제 1 항 내지 제 7 항 중 어느 하나의 항에 있어서, 불활성 가스 및 환원성 가스 중 어느 하나 이상의 가스를 포함하는 분위기에서 후속 어닐링을 수행하는 단계를 더 포함하는 적층형 반도체 패키지 형성방법.
  9. 제 8 항에 있어서, 상기 후속 어닐링은 200℃보다 크고 300℃ 이하인 온도 범위에서 수행하는 적층형 반도체 패키지 형성방법.
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