KR100884466B1 - 반도체 장치 형성 방법 - Google Patents

Abstract

본 발명은 SIP 반도체 장치를 형성하는 방법에 관한 것으로 제1 공정 기판 및 제2 공정 기판 각각의 금속 패드를 형성하는 패드 형성 단계, 금속 패드가 형성된 제1 공정 기판 및 제2 공정 기판에서 금속 패드 표면의 금속 산화막을 제거하는 산화막 제거 단계, 제1 공정 기판 및 제2 공정 기판 가운데 적어도 하나에서 금속 패드 표면에 접속층을 형성하는 접속층 형성 단계, 제1 공정 기판에 형성된 칩과 제2 공정 기판에 형성된 칩을 대응되는 패드가 서로 마주보도록 정렬하는 정렬 단계, 두 칩을 접근시켜 상기 대응되는 패드를 전기적으로 접속시키는 접속 단계를 구비하여 이루어지는 것을 특징으로 한다.

본 발명에 따르면, 상하 칩 사이의 패드가 직접 접속된 상태로 패키지를 이룰 때 패드 금속과 접속층 사이의 스트레스를 줄이고, 결합력을 증가시키면 결국 상하 칩 사이의 결합을 안정적으로 이루도록 하여 형성된 반도체 장치의 수율, 신뢰성 및 제품 성능을 향상시킬 수 있다.

Description

반도체 장치 형성 방법{method of forming semiconductor devices}

도1 내지 도5는 본 발명의 일 실시예를 이루는 중요 공정 단계들에 대한 공정 단면도들이다.

본 발명은 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 복수의 반도체 칩을 칩 위에 칩을 결합하는 형태로 형성하는 반도체 장치 형성 방법에 관한 것이다.

반도체 장치의 소자 고집적화와 함께 하나의 패키지 내에 반도체 칩을 복수개 장착하여 반도체 장치의 용량을 증가시키는 방법으로서 에스아이피(System In Package:SIP)가 사용되고 있다. SIP는 반도체 칩을 복수개를 상하 혹은 평면상에 놓고 와이어 본딩이나 패드 접속을 통해 복수 칩을 서로 연결하여 하나의 시스템을 만드는 것을 의미한다. 통상, 좁은 의미로 SIP는 와이어 본딩을 이용하여 복수의 칩을 하나의 패키지 안에 시스템으로 내장하는 형태를 의미한다.

한편, 좁은 의미의 SIP와 달리, 반도체 칩과 반도체 칩을 각 반도체 칩에 형 성된 패드를 서로 접합시켜 3차원 구조를 이루면서 하나의 시스템을 형성하는 것을 칩 온 칩(chip on chip:CoC) 기술이라 한다.

칩온칩은 웨이퍼-웨이퍼, 다이-다이 등의 형태로 그 본딩에 대한 연구가 활발히 진행되고 있으며, 장치와 소재에 따라 다양한 방법이 시도되고 있다.

칩온칩 기술의 한 예로써, 기판의 반도체 장치 형성의 공정 마무리 단계에서 패드 영역에 비아 형태의 홀을 형성하고 구리를 전해 도금 형식으로 채워 패드를 형성할 수 있다. 두 개의 공정 기판에서 서로 결합될 2개의 칩은 패드를 서로 대응되는 위치에 정렬한 상태로 물리적 접속이 이루어진다.

그런데, 상하의 구리 패드부를 서로 접속시키기 전에 구리 패드 표면에는 얇은 구리 산화막이 형성되기 쉽다. 또한 패드 표면에는 전기적 접속을 위해 별도의 알미늄, 주석, 은, 금 또는 이들 가운데 선택된 조합의 합금층이 형성될 수 있다.

패드를 이루는 구리, 기타 금속과 그 표면에 형성되는 접속층은 서로 다른 재질로 인하여 스트레스가 걸리고, 계면에 접착력이 떨어지는 것이 문제가 된다. 특히, 패드 표면이 드러나면서 쉽게 산화될 경우, 접속층은 그 패드 금속의 산화막 위에 형성되므로 더욱 패드에 대한 접속층의 계면에서의 접착력은 떨어지기 쉽다.

따라서, 상하의 칩에서 패드를 정렬하여 접속하여 시스템을 형성할 경우, 접속된 면에서 패드 금속과 그 표면 산화막, 접속층 사이에는 계면 저항이 증가되어 두 개의 칩이 상하에서 결합되어 이루어지는 시스템은 동작에 문제를 일으킬 수 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 패드 금속과 접속층 사이의 스트레스를 줄이고, 패드 금속 표면에 형성되는 금속 산화막에 의한 상하 칩 사이의 패드 간 전기 접속 저항을 줄일 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.

본 발명은 패드 금속과 접속층 사이의 결합력을 증가시킬 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치 형성 방법은,

제1 공정 기판 및 제2 공정 기판 각각의 금속 패드를 형성하는 패드 형성 단계,

금속 패드가 형성된 상기 제1 공정 기판 및 상기 제2 공정 기판에서 상기 금속 패드 표면의 금속 산화막을 제거하는 산화막 제거 단계,

상기 제1 공정 기판 및 상기 제2 공정 기판 가운데 적어도 하나에서 상기 금속 패드 표면에 접속층을 형성하는 접속층 형성 단계,

상기 제1 공정 기판에 형성된 칩과 상기 제2 공정 기판에 형성된 칩을 대응되는 패드가 서로 마주보도록 정렬하는 정렬 단계,

상기 두 칩을 접근시켜 상기 대응되는 패드를 전기적으로 접속시키는 접속 단계를 구비하여 이루어지는 것을 특징으로 한다.

본 발명의 패드 형성 단계에서는 제1 공정 기판 및 제2 공정 기판은 동시에 형성되어야 하는 것은 아니며, 제1 공정 기판이 완성된 후에 제2 공정 기판이 완성될 수 있다. 즉, 본 발명에서는 각 공정 기판에서 패드 형성 단계, 산화막 제거 단계, 접속층 형성 단계가 순서대로 이루어지면 될뿐이며, 정렬 단계 이전에 각 공정 기판의 칩이 만들어지면 충분하다.

본 발명에서 정렬 단계는 칩이 웨이퍼에서 분리되지 않은 상태이거나, 소잉 혹은 다이싱을 통해 칩이 웨이퍼에서 분리된 상태에서 이루어질 수 있다.

본 발명에서 각 공정 기판에 대한 산화막 제거 단계는 금속 패드 표면의 산화막을 완충 불산 용액 또는 희석된 불산 용액을 이용하여 제거시킴으로써 이루어질 수 있다. 또한, 산화막 제거 단계는 완충 분산 용액(BHF)이나 희석된 불산 용액(DHF)으로 산화막을 제거한 뒤에는 SC-1 등 세정액으로 처리해 주는 부속 단계를 구비하여 이루어질 수 있다.

본 발명에서 상기 금속 패드는 구리 패드일 수 있고, 혹은 알미늄 패드일 수 있다.

본 발명에서 접속층은 상기 금속 패드가 구리일 때 알미늄, 주석, 금, 은 혹은 이들 가운데 적어도 2 가지가 조합된 합금층일 수 있다.

본 발명에서 패드 형성 단계는 공정 기판에 트랜지스터를 포함하는 하부 구조 및 패드를 제외한 상부구조를 형성하는 단계, 상기 상부 구조의 상층 절연막에 패드 형성을 위한 홀을 형성하는 단계, 상기 홀에 금속층을 채워 패드를 형성하는 단계로 이루어질 수 있다.

이하 도면을 참조하면서 실시예을 통해 본 발명을 보다 상세히 설명하기로 한다.

도 1을 참조하면, 먼저, 메탈층(25)이 형성된 상태에서 하부 기판(10) 위로 상층 절연막(30)을 형성하고, 상층 절연막(30)의 접속 패드 영역에 식각을 통해 패드 홀(32)을 형성한다.

도2를 참조하면, 도1의 상태에서 패드 홀을 형성한 후 주지의 전기 도금(Electroplating)방법을 통해 패드 금속으로 구리(Cu)를 채운다. 즉, M⁺ + e → M(s)방법인 환원반응을 통해 Cu를 패드 홀에 채워주게 된다.

그리고, 기판 상면을 CMP 방법으로 폴리싱하여 패드 홀 위쪽으로 형성된 구리층을 제거하여 패드 홀의 구리층만 남김으로서 접속 패드(35)를 형성한다.

도3을 참조하면, 공정에서 접속 패드(35)의 구리층 노출면에 산화막(40)이 형성된다. 즉, Cu 등의 금속은 산화 경향이 크기 때문에 CuO를 대기 중에서 쉽게 형성된다. 이는 후속 공정에서 패드층과 접속층의 물리적 전기적 접속력을 저해하는 요소로 작용한다.

이러한 산화막은 완충 불산 용액(BHF)이나 희석 불산 용액(DHF)으로 제거하게 된다. 그리고 SC-1 등의 세정액을 통해 기판에 있는 파티클 등을 제거한다.

BHF는 불화 암모늄(NH₄F)과 불산(HF)을 30 : 6의 비율로 혼합한 용액이며,

DHF는 49%의 불산(HF)과, 순수(H₂O)를 1 : 200의 비율로 혼합한 용액으로, 이들 용액으로 기판을 1초 ~ 10초 간 처리하여 패드 금속인 구리 혹은 알미늄 등의 표면에 형성된 금속 산화막을 제거시킨다.

이렇게 금속 산화막을 제거시켜 준 후 파티클 제거를 위해 사용하는 세정액 SC-1은 TMH와 과산화수소(H₂O₂), 순수(H₂O)를 1 : 2.3 : 36.7로 혼합한 용액이다. 이 용액으로 기판을 1 내지 10분 정도 세정하여 파티클을 제거하고 기판 표면(패드)의 거칠기를(surface roughness)를 향상시킬 수 있다.

도4 및 도5를 참조하면, 도3의 상태에서 접속 패드(35) 표면에 접속층(50)을 형성한다. 그리고, 접속 패드에 접속층이 형성된 상태로 칩과 이 칩에 접속될 다른 칩을 상하로 겹쳐서 접속될 패드들(35,135')이 서로 마주보게 정렬한다. 칩은 공정 기판에서 소잉(sawing)을 통해 칩별로 분리된 상태이거나, 분리 전의 웨이퍼를 이루고 있는 상태일 수 있다. 정렬된 칩을 접근시켜 패드끼리 서로 접속되도록 하면 도4와 같은 Coc 형태의 SIP(system in package)가 형성된다.

가령, 한 칩에서 접속층으로 알미늄(Al)을 적층두께 1 ~ 100nm로 형성시켜 주고 동일한 방법으로 형성된 다른 칩(공정 기판)을 정렬하여 접합(contact)시킨다. 이때 접합시켜주는 분위기는 기압 10 ~ 100 mTorr, 온도 300 ~ 500℃로 10 ~ 60분 간 진행을 하여 접합을 이룰 수 있다.

본 발명의 다른 실시예에 따르면 칩과 칩 사이의 접속되는 부분은 공정 기판(웨이퍼)의 백사이드(backside)에 형성되는 비아콘택일 수 있다. 이런 경우, 웨이퍼의 후면에 폴리싱과 식각을 통해 비아 홀을 형성하고 비아 홀에 금속을 채워 진행하는 것에 차이가 있고, 구체적인 공정 과정은 위 실시예와 같이 진행될 수 있다.

본 발명에 따르면, 칩과 칩이 겹쳐 패드가 직접 접속된 상태로 패키지를 이루는 반도체 장치에서 패드 금속과 접속층 사이의 스트레스를 줄이고, 결합력을 증가시킬 수 있다.

또한, 본 발명에서 패드 금속 표면에 형성되는 금속 산화막에 의한 상하 칩 사이의 패드 간 전기 접속 저항을 줄일 수 있다.

웨이퍼 투 웨이퍼(wafer-to-wafer) 혹은 다이 투 다이(dye to dye) 방식의 직접 패드 본딩에서 패드 표면 거칠기(surface roughness)를 향상시켜 접속층과 결합을 강화하고, 형성될 반도체 시스템의 수율, 신뢰성 및 제품 성능을 향상시킬 수 있다.

Claims (5)

1. 제1 공정 기판 및 제2 공정 기판 각각의 금속 패드를 형성하는 패드 형성 단계,

   상기 금속 패드가 형성된 상기 제1 공정 기판 및 상기 제2 공정 기판에서 상기 금속 패드의 표면에서 금속 산화막을 제거하는 산화막 제거 단계,

   상기 제1 공정 기판 및 상기 제2 공정 기판 가운데 적어도 하나에서 상기 금속 패드의 표면에 접속층을 형성하는 접속층 형성 단계,

   상기 제1 공정 기판에 형성된 제1 칩과 상기 제2 공정 기판에 형성된 제2 칩을 대응되는 패드가 서로 마주보도록 정렬시키는 정렬 단계,

   상기 제1 칩과 상기 제2 칩을 접근시켜 상기 대응되는 패드를 전기적으로 접속시키는 접속 단계를 구비하여 이루어지며,

   상기 산화막 제거 단계는 상기 금속 패드 표면의 산화막을, 49%의 불산(HF)과, 순수를 1 : 200의 비율로 혼합한 희석된 불산 용액(DHF)으로, 1초 ~ 10초 간 세정하는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
2. 제 1 항에 있어서,

   상기 정렬 단계는 상기 제1칩 및 상기 제2칩이 상기 제1 공정 기판 및 상기 제2 공정 기판에서 분리되지 않은 상태에서 이루어지는 것임을 특징으로 하는 반도체 장치 형성 방법.
3. 삭제
4. 제 1 항에 있어서,

   상기 산화막 제거 단계에서는 상기 금속 패드 표면의 산화막을 제거한 뒤

   TMH와 과산화수소(H₂O₂), 순수(H₂O)를 1 : 2.3 : 36.7로 혼합한 용액인 SC-1 으로 1 내지 10분간 세정하는 부속 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
5. 제 1 항에 있어서,

   상기 금속은 구리이며, 상기 접속층은 알미늄(Al)을 적층두께 1 ~ 100nm로 형성시킨 것이고,

   상기 접속 단계는 접속 분위기 기압 10 ~ 100 mTorr, 온도 300 ~ 500℃로 10 ~ 60분 간 진행을 하는 것을 특징으로 하는 반도체 장치 형성 방법.

Images