KR20170058476A - 액정 표시 장치 - Google Patents

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Abstract

본 발명은 개구율을 향상시키고, 유지 전압을 안정화할 수 있는 액정 표시 장치에 관한 것으로, 복수의 화소를 포함하는 액정 표시 장치에 있어서, 적어도 하나의 화소는, 적어도 하나의 게이트 라인 및 적어도 하나의 데이터 라인에 접속된 제 1, 제 2, 제 3 및 제 4 스위칭 소자; 제 1 스위칭 소자에 접속된 제 1 부화소 전극; 제 2 스위칭 소자에 접속된 제 2 부화소 전극; 제 3 스위칭 소자에 접속된 제 3 부화소 전극; 제 4 스위칭 소자에 접속된 제 4 부화소 전극; 제 1 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 1 커패시터; 제 2 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 2 커패시터; 제 3 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 3 커패시터; 제 4 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 4 커패시터를 포함하며; 제 1 내지 제 4 커패시터 중 적어도 2개가 서로 다른 용량을 갖는다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것으로, 특히 개구율을 향상시키고, 유지 전압을 안정화할 수 있는 액정 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
시인성 개선을 위해 하나의 화소는 독립된 2개의 부화소 전극들을 포함할 수 있다. 이와 같은 경우, 각 부화소 전극으로 서로 다른 크기의 데이터 신호가 인가되어야 하는 바, 이를 위해 하나의 부화소 전극으로는 데이터 신호가 변조 없이 그대로 인가되고, 다른 하나의 부화소 전극으로는 그 데이터 신호가 분압되어 인가된다. 이를 위해, 화소는 전압 분압용 트랜지스터를 포함한다.
그러나, 전압 분압용 트랜지스터로 인해 다음과 같은 문제점들이 발생된다.
즉, 전압 분압용 트랜지스터는 화소 영역의 일부를 점유하는 바, 이로 인해 화소의 개구율이 감소된다. 게다가, 이 전압 분압용 트랜지스터가 턴-온될 때 데이터 라인과 유지 전극이 전기적으로 연결되기 때문에, 유지 전극의 유지 전압이 데이터 신호에 의해 변동될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 화소의 개구율을 증가시킴과 아울러 유지 전압의 변동을 최소화할 수 있는 액정 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정 표시 장치는, 복수의 화소를 포함하며, 적어도 하나의 화소는, 적어도 하나의 게이트 라인 및 적어도 하나의 데이터 라인에 접속된 제 1, 제 2, 제 3 및 제 4 스위칭 소자; 제 1 스위칭 소자에 접속된 제 1 부화소 전극; 제 2 스위칭 소자에 접속된 제 2 부화소 전극; 제 3 스위칭 소자에 접속된 제 3 부화소 전극; 제 4 스위칭 소자에 접속된 제 4 부화소 전극; 제 1 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 1 커패시터; 제 2 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 2 커패시터; 제 3 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 3 커패시터; 제 4 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 4 커패시터를 포함하며; 제 1 내지 제 4 커패시터 중 적어도 2개가 서로 다른 용량을 갖는다.
제 1 스위칭 소자는 게이트 라인, 데이터 라인 및 제 1 부화소 전극에 접속되며; 제 2 스위칭 소자는 게이트 라인, 데이터 라인 및 제 2 부화소 전극에 접속되며; 제 3 스위칭 소자는 게이트 라인, 데이터 라인 및 제 3 부화소 전극에 접속되며; 제 4 스위칭 소자는 게이트 라인, 데이터 라인 및 제 4 부화소 전극에 접속된다.
제 1 커패시터는 제 2 커패시터와 다른 용량을 가지며; 제 3 커패시터는 제 4 커패시터와 다른 용량을 갖는다.
제 1 커패시터와 제 4 커패시터가 동일한 용량을 가지며; 제 2 커패시터와 제 3 커패시터가 동일한 용량을 갖는다.
제 2 커패시터는 제 1 커패시터보다 더 큰 용량을 가지며; 제 3 커패시터는 제 4 커패시터보다 더 큰 용량을 갖는다.
제 1 부화소 전극과 제 2 부화소 전극은 게이트 라인을 사이에 두고 서로 인접하여 위치하며; 제 3 부화소 전극과 제 4 부화소 전극은 게이트 라인을 사이에 두고 위치한다.
제 1 부화소 전극과 제 3 부화소 전극은 데이터 라인을 사이에 두고 인접하여 위치하며; 제 2 부화소 전극과 제 4 부화소 전극은 데이터 라인을 사이에 두고 인접하여 위치한다.
적어도 하나의 화소에 포함된 제 3 커패시터와, 게이트 라인 및 다른 데이터 라인에 접속된 다른 화소의 제 1 커패시터는 동일한 용량을 가지며; 적어도 하나의 화소에 포함된 제 4 커패시터와 다른 화소의 제 2 커패시터는 동일한 용량을 갖는다.
데이터 라인에 인가되는 데이터 전압의 극성과 다른 데이터 라인에 인가되는 데이터 전압의 극성이 다르다.
제 1 스위칭 소자는 게이트 라인, 제 1 데이터 라인 및 제 1 부화소 전극에 접속되며; 제 2 스위칭 소자는 게이트 라인, 제 1 데이터 라인 및 제 2 부화소 전극에 접속되며; 제 3 스위칭 소자는 게이트 라인, 제 2 데이터 라인 및 제 3 부화소 전극에 접속되며; 제 4 스위칭 소자는 게이트 라인, 제 2 데이터 라인 및 제 4 부화소 전극에 접속된다.
제 1 커패시터는 제 2 커패시터와 다른 용량을 가지며; 제 3 커패시터는 제 4 커패시터와 다른 용량을 갖는다.
제 1 커패시터와 제 3 커패시터가 동일한 용량을 가지며; 제 3 커패시터와 제 4 커패시터가 동일한 용량을 갖는다.
제 2 커패시터는 제 1 커패시터보다 더 큰 용량을 가지며; 제 4 커패시터는 제 3 커패시터보다 더 큰 용량을 갖는다.
제 1 스위칭 소자는 제 1 게이트 라인, 데이터 라인 및 제 1 부화소 전극에 접속되며; 제 2 스위칭 소자는 제 2 게이트 라인, 데이터 라인 및 제 2 부화소 전극에 접속되며; 제 3 스위칭 소자는 제 1 게이트 라인, 데이터 라인 및 제 3 부화소 전극에 접속되며; 제 4 스위칭 소자는 제 2 게이트 라인, 데이터 라인 및 제 4 부화소 전극에 접속된다.
제 1 커패시터는 제 2 커패시터와 다른 용량을 가지며; 제 3 커패시터는 제 4 커패시터와 다른 용량을 갖는다.
제 1 커패시터와 제 4 커패시터가 동일한 용량을 가지며; 제 2 커패시터와 제 3 커패시터가 동일한 용량을 갖는다.
제 2 커패시터는 제 1 커패시터보다 더 큰 용량을 가지며; 제 3 커패시터는 제 4 커패시터보다 더 큰 용량을 갖는다.
적어도 하나의 화소에 포함된 제 3 커패시터와, 제 1 게이트 라인, 제 2 게이트 라인 및 다른 데이터 라인에 접속된 다른 화소의 제 1 커패시터는 동일한 용량을 가지며; 적어도 하나의 화소에 포함된 제 4 커패시터와 다른 화소의 제 2 커패시터는 동일한 용량을 갖는다.
어느 하나의 스위칭 소자의 게이트 전극과 소스 전극 간의 중첩 면적이 적어도 다른 하나의 스위칭 소자의 게이트 전극과 소스 전극 간의 중첩 면적과 다르다.
적어도 하나의 화소는 시분할 방식으로 구동된다.
본 발명에 따른 액정 표시 장치는 다음과 같은 효과를 갖는다.
첫째, 종래와 같은 별도의 전압 분압용 트랜지스터 없이 기생 커패시터만으로 각 부화소 전극으로 인가되는 데이터 신호의 크기가 제어될 수 있다. 따라서, 화소의 개구율이 증가될 수 있다. 또한, 트랜지스터의 내부 저항이 아닌 기생 커패시터의 용량으로 데이터 신호의 크기가 제어되므로, 데이터 신호의 크기 제어가 더 용이하다.
둘째, 전술된 바와 같이 전압 분압용 트랜지스터가 사용되지 않으므로 데이터 라인과 유지 전극이 직접 연결되지 않는다. 그러므로, 유지 전압의 변동이 최소화된다.
셋째, 거의 동일한 크기를 가지며 서로 반대 방향으로 천이하는 데이터 전압들로 인해 공통 전압의 리플(ripple)이 최소화될 수 있다. 이에 따라 수평 크로스토크(Horizontal crosstalk)의 발생이 최소화될 수 있다.
넷째, 게이트 라인의 수 및 데이터 라인의 수가 줄어들 수 있다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록 구성도이다.
도 2는 도 1에 도시된 표시 패널의 상세 구성도이다.
도 3은 도 2에 도시된 화소의 전기적인 등가 회로를 나타낸 도면이다.
도 4는 게이트 신호, 데이터 전압, 킥백 전압 및 화소 전압을 설명하기 위한 도면이다.
도 5는 도 2에 도시된 화소 및 이 화소에 인접하여 위치한 몇 개의 주변 화소들의 전기적인 등가 회로를 나타낸 도면이다.
도 6은 도 2의 화소 및 이 화소에 인접하여 위치한 몇 개의 주변 화소들을 나타낸 도면이다.
도 7은 도 6의 제 1 데이터 라인에 인가되는 데이터 전압 및 제 2 데이터 라인에 인가되는 데이터 전압의 파형을 나타낸 도면이다.
도 8은 도 6의 제 1 게이트 라인에 인가된 게이트 신호, 제 1 데이터 라인에 인가된 제 1 데이터 전압, 제 2 데이터 라인에 인가된 제 2 데이터 전압, 제 1 화소의 제 1 부화소 전압, 제 1 화소의 제 2 부화소 전압, 제 3 화소의 제 1 부화소 전압 및 제 3 화소의 제 2 부화소 전압의 파형을 나타낸 도면이다.
도 9는 공통 전압의 리플 감소 효과를 설명하기 위한 도면이다.
도 10은 도 3의 화소 회로에 대응되는 화소 구조를 포함하는 한 실시예에 따른 액정 표시 장치에 대한 평면도이다.
도 11a는 도 10의 I-I'의 선을 따라 자른 단면도이다.
도 11b는 도 10의 II-II'의 선을 따라 자른 단면도이다.
도 12는 화소의 전기적인 등가 회로를 나타낸 다른 도면이다.
도 13은 화소의 전기적인 등가 회로를 나타낸 또 다른 도면이다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 13을 참조로 하여 본 발명의 실시예에 따른 액정 표시 장치를 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록 구성도이고, 도 2는 도 1에 도시된 표시 패널의 상세 구성도이다.
액정 표시 장치는, 도 1에 도시된 바와 같이, 표시 패널(133), 타이밍 컨트롤러(101), 게이트 드라이버(112), 데이터 드라이버(111) 및 직류-직류 변환부(177)를 포함한다.
표시 패널(133)은 영상을 표시한다. 표시 패널(133)은, 액정층(도 11a의 333)과, 그리고 이 액정층을 사이에 두고 서로 마주보는 제 1 기판(도 11a의 301)과 제 2 기판(도 11a의 302)을 포함한다.
표시 패널(133)은, 도 2에 도시된 바와 같이, 복수의 게이트 라인들(GL1 내지 GLi), 복수의 데이터 라인들(DL1 내지 DLj) 및 복수의 화소(PX)들을 포함한다.
게이트 라인들(GL1 내지 GLi)은 데이터 라인들(DL1 내지 DLj)에 교차한다.
화소(PX)들은 수평라인들(HL1 내지 HLi)을 따라 배열된다. 화소(PX)들은 게이트 라인들(GL1 내지 GLi)과 데이터 라인들(DL1 내지 DLj)에 접속된다. 구체적으로, 제 n 수평라인(n은 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 n 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 n 수평라인 화소들은 제 n 게이트 라인에 공통으로 접속된다. 이에 따라, 제 n 수평라인 화소들은 제 n 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 예를 들어, 제 1 수평라인(HL1)에 위치한 화소들은 모두 제 1 게이트 신호를 공급받는 반면, 제 2 수평라인(HL2)에 위치한 화소들은 제 1 게이트 신호와 다른 타이밍을 갖는 제 2 게이트 신호를 공급받는다.
화소(PX)는, 도 2에 도시된 바와 같이, 4개의 부화소들(SPX1, SPX2, SPX3, SPX4)을 포함한다. 4개의 부화소들(SPX1, SPX2, SPX3, SPX4)은 하나의 게이트 라인과 하나의 데이터 라인에 공통으로 접속된다. 예를 들어, 제 1 부화소(SPX1), 제 2 부화소(SPX2), 제 3 부화소(SPX3) 및 제 4 부화소(SPX4)는 제 1 게이트 라인(GL1) 및 제 1 데이터 라인(DL1)에 공통으로 접속된다.
하나의 화소(PX)는 적색(R) 영상, 녹색(G) 영상 및 청색(B) 영상 중 하나를 표시한다. 예를 들어, 도 2에 도시된 바와 같이, 화소(PX)에 포함된 제 1 내지 제 4 부화소(SPX1, SPX2, SPX3, SPX4)는 모두 적색을 표시한다. 나머지 다른 화소들 각각도 전술된 화소와 같이 4개의 부화소들을 포함한다.
화소(PX)들은 시분할 방식으로 구동될 수 있다. 예를 들어, 하나의 프레임 기간이 2개의 서브 프레임 기간들(제 1 서브 프레임 기간 및 제 2 서브 프레임 기간)을 포함할 때, 제 1 서브 프레임 기간 동안 각 화소에 정극성의 데이터 전압들이 인가되고, 제 2 서브 프레임 기간 동안 각 화소의 부극성의 데이터 전압들이 인가될 수 있다. 이때, 제 1 및 제 2 서브 프레임 기간 동안 동일한 화소에 인가되는 데이터 전압들은 동일한 크기를 갖는다. 단, 그 데이터 전압들의 극성은 다르다. 예를 들어, 제 1 서브 프레임 기간에 화소(PX)에 인가되는 제 1 데이터 전압과 제 2 서브 프레임 기간에 그 화소(PX)에 인가되는 제 2 데이터 전압은 동일한 크기를 갖는다. 그러나, 제 1 데이터 전압과 제 2 데이터 전압은 서로 다른 극성을 갖는다. 예를 들어, 제 1 데이터 전압이 정극성의 데이터 전압이라면 제 2 데이터 전압은 부극성의 데이터 전압이다.
한편, 하나의 프레임 기간은 2개보다 더 많은 서브 프레임들을 포함할 수도 있으며, 이와 같은 경우에 각 서브 프레임 기간에 동일 화소에 인가되는 데이터 전압의 크기는 동일하다. 다만, 인접한 서브 프레임 기간들에서의 데이터 전압들의 극성은 서로 반대이다.
타이밍 컨트롤러(101)는 시스템에 구비된 그래픽 컨트롤러로부터 출력된 수직동기신호(Vsync), 수평동기신호(Hsync), 영상 데이터 신호(DATA) 및 클럭신호(DCLK)를 공급받는다. 타이밍 컨트롤러(101)와 시스템 사이에 인터페이스회로(도시되지 않음)가 구비되는 바, 시스템으로부터 출력된 위 신호들은 인터페이스회로를 통해 타이밍 컨트롤러(101)로 입력된다. 인터페이스회로는 타이밍 컨트롤러(101)에 내장될 수도 있다.
도시되지 않았지만, 인터페이스회로는 LVDS 수신부를 포함한다. 인터페이스회로는 시스템으로부터 출력된 수직동기신호(Vsync), 수평동기신호(Hsync), 영상 데이터 신호(DATA) 및 클럭 신호(DCLK)의 전압 레벨을 낮추는 한편, 이들의 주파수를 높인다.
한편, 인터페이스회로로부터 타이밍 컨트롤러(101)로 입력되는 신호의 높은 고주파 성분으로 인하여 이들 사이에 전자파장애(Electromagnetic interference)가 발생할 수 있는 바, 이를 방지하기 위해 인터페이스회로와 타이밍 컨트롤러(101) 사이에 EMI필터(도시되지 않음)가 더 구비될 수 있다.
타이밍 컨트롤러(101)는 수직동기신호(Vsync), 수평동기신호(Hsync) 및 클럭신호(DCLK)를 이용하여 게이트 드라이버(112)를 제어하기 위한 게이트 제어신호와 데이터 드라이버(111)를 제어하기 위한 데이터 제어신호를 발생한다. 게이트 제어신호는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock), 게이트 출력 신호(Gate Output Enable) 등을 포함한다. 데이터 제어신호는 소스 스타트 펄스(Source Start Pulse), 소스 쉬프트 클럭(Source Shift Clock), 소스 출력 신호(Source Output Enable), 극성신호(Polarity Signal) 등을 포함한다.
또한, 타이밍 컨트롤러(101)는 시스템을 통해 입력되는 영상 데이터 신호들(DATA)을 재정렬하고, 그리고 이 재정렬된 영상 데이터 신호들(DATA`)을 데이터 드라이버(111)에 공급한다.
한편, 타이밍 컨트롤러(101)는 시스템에 구비된 전원부로부터 출력된 구동 전원(VCC)에 의해 동작하는 바, 특히 이 구동 전원(VCC)은 타이밍 컨트롤러(101) 내부에 설치된 위상고정루프회로(Phase Lock Loop: PLL)의 전원 전압으로서 사용된다. 위상고정루프회로(PLL)는 타이밍 컨트롤러(101)에 입력되는 클럭 신호(DCLK)를 발진기로부터 발생되는 기준 주파수와 비교한다. 그리고, 그 비교 결과 이들 사이에 오차가 있는 것으로 확인되면, 위상고정루프회로는 그 오차만큼 클럭 신호의 주파수를 조정하여 샘플링 클럭 신호를 발생한다. 이 샘플링 클럭 신호는 영상 데이터 신호들(DATA`)을 샘플링하기 위한 신호이다.
직류-직류 변환부(177)는 시스템을 통해 입력되는 구동 전원(Vcc)을 승압 또는 감압하여 표시 패널(133)에 필요한 전압들을 생성한다. 이를 위해, 직류-직류 변환부(177)는, 예를 들어, 이의 출력 단의 출력 전압을 스위칭하기 위한 출력 스위칭소자와, 그 출력 스위칭소자의 제어단자에 인가되는 제어신호의 듀티비(duty ratio)나 주파수를 제어하여 출력 전압을 승압하거나 감압시키기 위한 펄스폭 변조기(Pulse Width Modulator: PWM)를 포함할 수 있다. 여기서, 전술된 펄스폭 변조기 대신에 펄스주파수 변조기(Pulse Frequency Modulator: PFM)가 그 직류-직류 변환부(177)에 포함될 수 있다.
펄스폭 변조기는 전술된 제어신호의 듀티비를 높여 직류-직류 변환부(177)의 출력 전압을 높이거나, 그 제어신호의 듀티비(duty ratio)를 낮추어 직류-직류 변환부(177)의 출력 전압을 낮춘다. 펄스주파수 변조기는 전술된 제어신호의 주파수를 높여 직류-직류 변환부(177)의 출력 전압을 높이거나, 제어신호의 주파수를 낮추어 직류-직류 변환부(177)의 출력 전압을 낮춘다. 직류-직류 변환부(177)의 출력 전압은 6[V] 이상의 기준 전압(VDD), 10단계 미만의 감마기준전압(GMA1-10), 2.5 내지 3.3V의 공통 전압(Vcom), 15[V] 이상의 게이트 고전압(VGH), -4[V] 이하의 게이트 저전압(VGL)을 포함한다.
감마기준전압(GMA1-10)은 기준 전압(VDD)의 분압에 의해 발생된 전압이다. 기준 전압(VDD)과 감마기준전압(GMA1-10)은 아날로그 감마전압으로서, 이들은 데이터 드라이버(111)에 공급된다. 공통 전압(Vcom)은 데이터 드라이버(111)를 경유하여 표시 패널(133)의 공통 전극에 공급된다. 게이트 고전압(VGH)은 화소에 구비된 스위칭 소자의 문턱전압 이상으로 설정된 게이트 신호의 하이논리전압이고, 그리고 게이트 저전압(VGL)은 전술된 스위칭 소자의 오프 전압으로 설정된 게이트 신호의 로우논리전압이다. 게이트 고전압 및 게이트 저전압은 게이트 드라이버(112)에 공급된다.
게이트 드라이버(112)는 타이밍 컨트롤러(101)로부터 제공된 게이트 제어신호(GCS)에 따라 게이트 신호들을 생성하고, 그 게이트 신호들을 복수의 게이트 라인들(GL1 내지 GLi)에 차례로 공급한다. 게이트 드라이버(112)는, 예를 들어, 게이트 쉬프트 클럭에 따라 게이트 스타트 펄스를 쉬프트 시켜 게이트 신호들을 발생시키는 쉬프트 레지스터로 구성될 수 있다. 쉬프트 레지스터는 복수의 구동 스위칭 소자들로 구성될 수 있다. 구동 스위칭 소자들은 표시 패널의 비표시 영역에 위치한다. 구동 스위칭 소자들은 화소의 스위칭 소자와 동일한 공정으로 제조될 수 있다.
데이터 드라이버(111)는 타이밍 컨트롤러(101)로부터 영상 데이터 신호들(DATA') 및 데이터 제어신호(DCS)를 공급받는다. 데이터 드라이버(111)는 데이터 제어신호(DCS)에 따라 영상 데이터 신호들(DATA')을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 드라이버(111)는 타이밍 컨트롤러(101)로부터의 영상 데이터 신호들(DATA')을 직류-직류 변환부(177)로부터 입력되는 감마기준전압들(GMA1-10)을 이용하여 아날로그 영상 데이터 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
도 3은 도 2에 도시된 화소의 전기적인 등가 회로를 나타낸 도면이다.
화소는, 도 3에 도시된 바와 같이, 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT2), 제 3 스위칭 소자(TFT3), 제 4 스위칭 소자(TFT4), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 3 부화소 전극(PE3), 제 4 부화소 전극(PE4), 제 1 액정 커패시터(Clc1), 제 2 액정 커패시터(Clc2), 제 3 액정 커패시터(Clc3), 제 4 액정 커패시터(Clc4), 제 1 보조 커패시터(Cst1), 제 2 보조 커패시터(Cst2), 제 3 보조 커패시터(Cst3), 제 4 보조 커패시터(Cst4), 제 1 기생 커패시터(Cgs1), 제 2 기생 커패시터(Cgs2), 제 3 기생 커패시터(Cgs3) 및 제 4 기생 커패시터(Cgs4)를 포함한다.
화소(PX)는 전술된 바와 같이, 제 1 부화소(SPX1), 제 2 부화소(SPX2) 및 제 3 부화소(SPX3) 및 제 4 부화소(SPX4)를 포함한다.
전술된 화소(PX)의 구성 요소들 중 제 1 스위칭 소자(TFT1), 제 1 부화소 전극(PE1), 제 1 액정 커패시터(Clc1), 제 1 보조 커패시터(Cst1) 및 제 1 기생 커패시터(Cgs1)는 제 1 부화소(SPX1)에 포함된다.
제 1 스위칭 소자(TFT1)는 제 1 게이트 라인(GL1), 제 1 데이터 라인(DL1) 및 제 1 부화소 전극(PE1)에 접속된다. 구체적으로, 제 1 스위칭 소자(TFT1)의 게이트 전극은 제 1 게이트 라인(GL1)에 접속되고, 이의 드레인 전극은 제 1 데이터 라인(DL1)에 접속되며, 그리고 이의 소스 전극은 제 1 부화소 전극(PE1)에 접속된다.
제 1 스위칭 소자(TFT1)는 제 1 게이트 라인(GL1)으로부터 제공된 게이트 신호의 게이트 고전압(VGH)에 의해 턴-온되며, 턴-온시 제 1 데이터 라인(DL1)으로부터의 데이터 전압을 제 1 부화소 전극(PE1)으로 인가한다. 한편, 제 1 스위칭 소자(TFT1)는 게이트 신호의 게이트 저전압(VGL)에 의해 턴-오프된다. 여기서, 데이터 전압은 전술된 영상 데이터 신호에 따른 영상 데이터 전압이다.
제 1 액정 커패시터(Clc1)는 제 1 부화소 전극(PE1)과 공통 전극(330) 사이에 형성된다. 제 1 액정 커패시터(Clc1)는 제 1 부화소 전극(PE1)에 접속된 제 1 전극과, 공통 전극(330)에 접속된 제 2 전극과, 제 1 전극과 제 2 전극 사이에 위치한 액정층을 포함한다. 제 1 액정 커패시터(Clc1)의 제 1 전극은 제 1 부화소 전극(PE1)의 일부일 수 있고, 제 1 액정 커패시터(Clc1)의 제 2 전극은 공통 전극(330)의 일부일 수 있다.
공통 전극(330)으로 공통 전압(Vcom)이 인가된다.
제 1 보조 커패시터(Cst1)는 제 1 부화소 전극(PE1)과 제 1 유지 전극(751) 사이에 형성된다. 제 1 보조 커패시터(Cst1)는 제 1 부화소 전극(PE1)에 접속된 제 1 전극과, 제 1 유지 전극(751)에 접속된 제 2 전극과, 제 1 보조 커패시터(Cst1)의 제 1 전극과 제 1 보조 커패시터(Cst1)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 1 보조 커패시터(Cst1)의 제 1 전극은 제 1 부화소 전극(PE1)의 일부일 수 있고, 제 1 보조 커패시터(Cst1)의 제 2 전극은 제 1 유지 전극(751)의 일부일 수 있다.
제 1 유지 전극(751)으로 제 1 유지 전압(Vcst1)이 인가된다. 제 1 유지 전압(Vcst1)은 공통 전압(Vcom)과 동일할 수 있다.
제 1 기생 커패시터(Cgs1)는 제 1 스위칭 소자(TFT1)의 게이트 전극과 소스 전극 사이에 형성된다. 제 1 기생 커패시터(Cgs1)는 제 1 스위칭 소자(TFT1)의 게이트 전극에 접속된 제 1 전극과, 제 1 스위칭 소자(TFT1)의 소스 전극에 접속된 제 2 전극과, 제 1 기생 커패시터(Cgs1)의 제 1 전극과 제 1 기생 커패시터(Cgs1)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 1 기생 커패시터(Cgs1)의 제 1 전극은 제 1 스위칭 소자(TFT1)의 게이트 전극의 일부일 수 있고, 제 1 기생 커패시터(Cgs1)의 제 2 전극은 제 1 스위칭 소자(TFT1)의 소스 전극의 일부일 수 있다.
전술된 구성 요소들 중 제 2 스위칭 소자(TFT2), 제 2 부화소 전극(PE2), 제 2 액정 커패시터(Clc2), 제 2 보조 커패시터(Cst2) 및 제 2 기생 커패시터(Cgs2)는 제 2 부화소(SPX2)에 포함된다.
제 2 스위칭 소자(TFT2)는 제 1 게이트 라인(GL1), 제 1 데이터 라인(DL1) 및 제 2 부화소 전극(PE2)에 접속된다. 구체적으로, 제 2 스위칭 소자(TFT2)의 게이트 전극은 제 1 게이트 라인(GL1)에 접속되고, 이의 드레인 전극은 제 1 데이터 라인(DL1)에 접속되며, 그리고 이의 소스 전극은 제 2 부화소 전극(PE2)에 접속된다.
제 2 스위칭 소자(TFT2)는 제 1 게이트 라인(GL1)으로부터 제공된 게이트 신호의 게이트 고전압(VGH)에 의해 턴-온되며, 턴-온시 제 1 데이터 라인(DL1)으로부터의 데이터 전압을 제 2 부화소 전극(PE2)으로 인가한다. 한편, 제 2 스위칭 소자(TFT2)는 게이트 신호의 게이트 저전압(VGL)에 의해 턴-오프된다.
제 2 액정 커패시터(Clc2)는 제 2 부화소 전극(PE2)과 공통 전극(330) 사이에 형성된다. 제 2 액정 커패시터(Clc2)는 제 2 부화소 전극(PE2)에 접속된 제 1 전극과, 공통 전극(330)에 접속된 제 2 전극과, 제 2 액정 커패시터(Clc2)의 제 1 전극과 제 2 액정 커패시터(Clc2)의 제 2 전극 사이에 위치한 액정층을 포함한다. 제 2 액정 커패시터(Clc2)의 제 1 전극은 제 2 부화소 전극(PE2)의 일부일 수 있고, 제 2 액정 커패시터(Clc2)의 제 2 전극은 공통 전극(330)의 일부일 수 있다.
제 2 보조 커패시터(Cst2)는 제 2 부화소 전극(PE2)과 제 2 유지 전극(752) 사이에 형성된다. 제 2 보조 커패시터(Cst2)는 제 2 부화소 전극(PE2)에 접속된 제 1 전극과, 제 2 유지 전극(752)에 접속된 제 2 전극과, 제 2 보조 커패시터(Cst2)의 제 1 전극과 제 2 보조 커패시터(Cst2)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 2 보조 커패시터(Cst2)의 제 1 전극은 제 2 부화소 전극(PE2)의 일부일 수 있고, 제 2 보조 커패시터(Cst2)의 제 2 전극은 제 2 유지 전극(752)의 일부일 수 있다.
제 2 유지 전극(752)으로 제 2 유지 전압(Vcst2)이 인가된다. 제 2 유지 전압(Vcst2)은 공통 전압(Vcom)과 동일할 수 있다.
제 2 기생 커패시터(Cgs2)는 제 2 스위칭 소자(TFT2)의 게이트 전극과 소스 전극 사이에 형성된다. 제 2 기생 커패시터(Cgs2)는 제 2 스위칭 소자(TFT2)의 게이트 전극에 접속된 제 1 전극과, 제 2 스위칭 소자(TFT2)의 소스 전극에 접속된 제 2 전극과, 제 2 기생 커패시터(Cgs2)의 제 1 전극과 제 2 기생 커패시터(Cgs2)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 2 기생 커패시터(Cgs2)의 제 1 전극은 제 2 스위칭 소자(TFT2)의 게이트 전극의 일부일 수 있고, 제 2 기생 커패시터(Cgs2)의 제 2 전극은 제 2 스위칭 소자(TFT2)의 소스 전극의 일부일 수 있다.
전술된 구성 요소들 중 제 3 스위칭 소자(TFT3), 제 3 부화소 전극(PE3), 제 3 액정 커패시터(Clc3), 제 3 보조 커패시터(Cst3) 및 제 3 기생 커패시터(Cgs3)는 제 3 부화소(SPX3)에 포함된다.
제 3 스위칭 소자(TFT3)는 제 1 게이트 라인(GL1), 제 1 데이터 라인(DL1) 및 제 3 부화소 전극(PE3)에 접속된다. 구체적으로, 제 3 스위칭 소자(TFT3)의 게이트 전극은 제 1 게이트 라인(GL1)에 접속되고, 이의 드레인 전극은 제 1 데이터 라인(DL1)에 접속되며, 그리고 이의 소스 전극은 제 3 부화소 전극(PE3)에 접속된다.
제 3 스위칭 소자(TFT3)는 제 1 게이트 라인(GL1)으로부터 제공된 게이트 신호의 게이트 고전압(VGH)에 의해 턴-온되며, 턴-온시 제 1 데이터 라인(DL1)으로부터의 데이터 전압을 제 3 부화소 전극(PE3)으로 인가한다. 한편, 제 3 스위칭 소자(TFT3)는 게이트 신호의 게이트 저전압(VGL)에 의해 턴-오프된다.
제 3 액정 커패시터(Clc3)는 제 3 부화소 전극(PE3)과 공통 전극(330) 사이에 형성된다. 제 3 액정 커패시터(Clc3)는 제 3 부화소 전극(PE3)에 접속된 제 1 전극과, 공통 전극(330)에 접속된 제 2 전극과, 제 3 액정 커패시터(Clc3)의 제 1 전극과 제 3 액정 커패시터(Clc3)의 제 2 전극 사이에 위치한 액정층을 포함한다. 제 3 액정 커패시터(Clc3)의 제 1 전극은 제 3 부화소 전극(PE3)의 일부일 수 있고, 제 3 액정 커패시터(Clc3)의 제 2 전극은 공통 전극(330)의 일부일 수 있다.
제 3 보조 커패시터(Cst3)는 제 3 부화소 전극(PE3)과 제 3 유지 전극(753) 사이에 형성된다. 제 3 보조 커패시터(Cst3)는 제 3 부화소 전극(PE3)에 접속된 제 1 전극과, 제 3 유지 전극(753)에 접속된 제 2 전극과, 제 3 보조 커패시터(Cst3)의 제 1 전극과 제 3 보조 커패시터(Cst3)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 3 보조 커패시터(Cst3)의 제 1 전극은 제 3 부화소 전극(PE3)의 일부일 수 있고, 제 3 보조 커패시터(Cst3)의 제 2 전극은 제 3 유지 전극(753)의 일부일 수 있다.
제 3 유지 전극(753)으로 제 3 유지 전압(Vcst3)이 인가된다. 제 3 유지 전압(Vcst3)은 공통 전압(Vcom)과 동일할 수 있다.
제 3 기생 커패시터(Cgs3)는 제 3 스위칭 소자(TFT3)의 게이트 전극과 소스 전극 사이에 형성된다. 제 3 기생 커패시터(Cgs3)는 제 3 스위칭 소자(TFT3)의 게이트 전극에 접속된 제 1 전극과, 제 3 스위칭 소자(TFT3)의 소스 전극에 접속된 제 2 전극과, 제 3 기생 커패시터(Cgs3)의 제 1 전극과 제 3 기생 커패시터(Cgs3)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 3 기생 커패시터(Cgs3)의 제 1 전극은 제 3 스위칭 소자(TFT3)의 게이트 전극의 일부일 수 있고, 제 3 기생 커패시터(Cgs3)의 제 2 전극은 제 3 스위칭 소자(TFT3)의 소스 전극의 일부일 수 있다.
전술된 구성 요소들 중 제 4 스위칭 소자(TFT4), 제 4 부화소 전극(PE4), 제 4 액정 커패시터(Clc4), 제 4 보조 커패시터(Cst4) 및 제 4 기생 커패시터(Cgs4)는 제 4 부화소(SPX4)에 포함된다.
제 4 스위칭 소자(TFT4)는 제 1 게이트 라인(GL1), 제 1 데이터 라인(DL1) 및 제 4 부화소 전극(PE4)에 접속된다. 구체적으로, 제 4 스위칭 소자(TFT4)의 게이트 전극은 제 1 게이트 라인(GL1)에 접속되고, 이의 드레인 전극은 제 1 데이터 라인(DL1)에 접속되며, 그리고 이의 소스 전극은 제 4 부화소 전극(PE4)에 접속된다.
제 4 스위칭 소자(TFT4)는 제 1 게이트 라인(GL1)으로부터 제공된 게이트 신호의 게이트 고전압(VGH)에 의해 턴-온되며, 턴-온시 제 1 데이터 라인(DL1)으로부터의 데이터 전압을 제 4 부화소 전극(PE4)으로 인가한다. 한편, 제 4 스위칭 소자(TFT4)는 게이트 신호의 게이트 저전압(VGL)에 의해 턴-오프된다.
제 4 액정 커패시터(Clc4)는 제 4 부화소 전극(PE4)과 공통 전극(330) 사이에 형성된다. 제 4 액정 커패시터(Clc4)는 제 4 부화소 전극(PE4)에 접속된 제 1 전극과, 공통 전극(330)에 접속된 제 2 전극과, 제 4 액정 커패시터(Clc4)의 제 1 전극과 제 4 액정 커패시터(Clc4)의 제 2 전극 사이에 위치한 액정층을 포함한다. 제 4 액정 커패시터(Clc4)의 제 1 전극은 제 4 부화소 전극(PE4)의 일부일 수 있고, 제 4 액정 커패시터(Clc4)의 제 2 전극은 공통 전극(330)의 일부일 수 있다.
제 4 보조 커패시터(Cst4)는 제 4 부화소 전극(PE4)과 제 4 유지 전극(754) 사이에 형성된다. 제 4 보조 커패시터(Cst4)는 제 4 부화소 전극(PE4)에 접속된 제 1 전극과, 제 4 유지 전극(754)에 접속된 제 2 전극과, 제 4 보조 커패시터(Cst4)의 제 1 전극과 제 4 보조 커패시터(Cst4)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 4 보조 커패시터(Cst4)의 제 1 전극은 제 4 부화소 전극(PE4)의 일부일 수 있고, 제 4 보조 커패시터(Cst4)의 제 2 전극은 제 4 유지 전극(754)의 일부일 수 있다.
제 4 유지 전극(754)으로 제 4 유지 전압(Vcst4)이 인가된다. 제 4 유지 전압(Vcst4)은 공통 전압(Vcom)과 동일할 수 있다.
제 4 기생 커패시터(Cgs4)는 제 4 스위칭 소자(TFT4)의 게이트 전극과 소스 전극 사이에 형성된다. 제 4 기생 커패시터(Cgs4)는 제 4 스위칭 소자(TFT4)의 게이트 전극에 접속된 제 1 전극과, 제 4 스위칭 소자(TFT4)의 소스 전극에 접속된 제 2 전극과, 제 4 기생 커패시터(Cgs4)의 제 1 전극과 제 4 기생 커패시터(Cgs4)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 4 기생 커패시터(Cgs4)의 제 1 전극은 제 4 스위칭 소자(TFT4)의 게이트 전극의 일부일 수 있고, 제 4 기생 커패시터(Cgs4)의 제 2 전극은 제 4 스위칭 소자(TFT4)의 소스 전극의 일부일 수 있다.
이와 같이 각 부화소(SPX1, SPX2, SPX3, SPX4)는 기생 커패시터(Cgs1, Cgs2, Cgs3, Cgs4)를 포함하는 바, 이 제 1 내지 제 4 기생 커패시터들(Cgs1, Cgs2, Cgs3, Cgs4) 중 적어도 2개는 서로 다른 용량을 가질 수 있다. 예를 들어, 제 1 기생 커패시터(Cgs1)는 제 2 기생 커패시터(Cgs2)와 다른 용량(전기 용량 또는 정전 용량)을 가질 수 있고, 제 3 기생 커패시터(Cgs3)는 제 4 기생 커패시터(Cgs4)와 다른 용량을 가질 수 있다. 구체적인 예로서, 제 2 기생 커패시터의 용량(Cgs2)은 제 1 기생 커패시터(Cgs1)의 용량보다 더 클 수 있다. 또한, 제 3 기생 커패시터(Cgs3)의 용량은 제 4 기생 커패시터(Cgs4)의 용량보다 더 클 수 있다. 한편, 제 1 기생 커패시터(Cgs1)의 용량은 제 4 기생 커패시터(Cgs4)의 용량과 동일할 수 있고, 제 2 기생 커패시터(Cgs2)의 용량은 제 3 기생 커패시터(Cgs3)의 용량과 동일할 수 있다.
도 3에서, 기생 커패시터들(Cgs1, Cgs2, Cgs3, Cgs4) 간의 용량이 용이하게 비교될 수 있도록, 상대적으로 큰 용량을 갖는 기생 커패시터는 더 큰 크기로 그려져 있으며, 상대적으로 작은 용량을 갖는 기생 커패시터는 더 작은 크기로 그려져 있다. 즉, 도 3에 도시된 제 1 내지 제 4 기생 커패시터들(Cgs1, Cgs2, Cgs3, Cgs4) 중 상대적으로 크게 그려진 제 2 기생 커패시터(Cgs2) 및 제 3 기생 커패시터(Cgs3)는 이들보다 작게 그려진 제 1 기생 커패시터(Cgs1) 및 제 4 기생 커패시터(Cgs4)보다 더 큰 용량을 갖는다. 그리고, 동일한 크기로 그려진 제 1 기생 커패시터(Cgs1)와 제 4 기생 커패시터(Cgs4)는 동일한 용량을 갖는다. 마찬가지로 동일한 크기로 그려진 제 2 기생 커패시터(Cgs2)와 제 3 기생 커패시터(Cgs3)는 동일한 크기를 갖는다. 다만, 이러한 규칙은 제 1 내지 제 4 기생 커패시터들(Cgs1, Cgs2, Cgs3, Cgs4)에만 적용된다. 즉, 제 1 내지 제 4 액정 커패시터들(Clc1, Clc2, Clc3, Clc4)과 제 1 내지 제 4 보조 커패시터들(Cst1, Cst2, Cst3, Cst4)은 모두 동일한 크기로 그려져 있으나, 이러한 크기는 이들의 용량과 관계가 없다. 즉, 이들 액정 커패시터들(Clc1, Clc2, Clc3, Clc4) 및 보조 커패시터들(Cst1, Cst2, Cst3, Cst4)은 서로 다른 용량을 가질 수 있다.
이와 같이 제 1 기생 커패시터(Cgs1)의 용량과 제 2 기생 커패시터(Cgs2)의 용량이 서로 다르고, 제 3 기생 커패시터(Cgs3)의 용량과 제 4 기생 커패시터(Cgs4)의 용량이 서로 다름으로 인해, 제 1 부화소(SPX1)에서의 킥백 전압(kick-back voltage)과 제 2 부화소(SPX2)에서의 킥백 전압이 서로 달라지고, 제 3 부화소(SPX3)에서의 킥백 전압과 제 4 부화소(SPX4)에서의 킥백 전압이 서로 달라진다. 그러면, 동일한 데이터 전압이 제 1 내지 제 4 부화소(SPX1, SPX2, SPX3, SPX4)에 함께 입력됨에도 불구하고 제 1 부화소(SPX1)에서의 화소 전압과 제 2 부화소(SPX2)에서의 화소 전압이 서로 달라지고, 제 3 부화소(SPX3)에서의 화소 전압과 제 4 부화소(SPX4)에서의 화소 전압이 서로 달라져 액정 표시 장치의 시인성이 향상될 수 있다. 이를 도 4를 참조로 하여 더욱 구체적으로 설명하면 다음과 같다.
도 4는 게이트 신호, 데이터 전압, 킥백 전압 및 화소 전압을 설명하기 위한 도면이다.
제 1 스위칭 소자(TFT1)를 통해 제 1 부화소 전극(PE1)에 인가된 부화소 전압(이하, 제 1 부화소 전압)의 크기는 아래의 수학식1로 정의된다.
<수학식1>
Figure pat00001
위의 수학식1에서, Vpx1은 제 1 부화소 전압을 의미하며, Vdata는 제 1 데이터 라인(DL)에 인가된 데이터 전압을 의미하며, C_Cgs1은 제 1 기생 커패시터(Cgs1)의 용량을 의미하며, C_Clc1은 제 1 액정 커패시터(Clc1)의 용량을 의미하며, C_Cst1은 제 1 보조 커패시터(Cst1)의 용량을 의미하며, 그리고 ΔVgs는 제 1 게이트 라인(GL1)에 인가된 게이트 신호(GS)의 게이트 고전압(VGH)과 게이트 저전압(VGL) 간의 차를 의미한다.
위 수학식1에서 “{C_Cgs1/(C_Cgs1+C_Clc1+C_Cst1)*ΔVgs}”는 제 1 부화소 전극(PE1)에 인가된 데이터 전압에 대한 킥백 전압(이하, 제 1 킥백 전압; ΔVkb1)을 의미한다. 도 4에 도시된 바와 같이, 게이트 신호(GS)가 게이트 고전압(VGH)에서 게이트 저전압(VGL)으로 하강할 때 이러한 게이트 신호(GS)의 천이(transition)에 영향을 받아 제 1 부화소 전압(Vpx1)이 그 천이 방향으로 변화하는 바, 위의 제 1 킥백 전압(ΔVkb1)은 그 제 1 부화소 전압(Vpx1)의 변화량을 의미한다. 즉, 제 1 부화소 전극(PE1)에 인가된 제 1 부화소 전압(Vpx1)은 위의 제 1 킥백 전압(ΔVkb1)만큼 감소한다.
한편, 제 2 스위칭 소자(TFT2)를 통해 제 2 부화소 전극(PE2)에 인가된 부화소 전압(이하, 제 2 부화소 전압)의 크기는 아래의 수학식2로 정의된다.
<수학식2>
Figure pat00002
위의 수학식2에서, Vpx2는 제 2 부화소 전압을 의미하며, Vdata는 제 1 데이터 라인(DL)에 인가된 데이터 전압을 의미하며, C_Cgs2는 제 2 기생 커패시터(Cgs2)의 용량을 의미하며, C_Clc2는 제 2 액정 커패시터(Clc2)의 용량을 의미하며, C_Cst2는 제 2 보조 커패시터(Cst2)의 용량을 의미하며, 그리고 ΔVgs는 제 1 게이트 라인(GL1)에 인가된 게이트 신호(GS)의 게이트 고전압(VGH)과 게이트 저전압(VGL) 간의 차를 의미한다.
위 수학식2에서 “{C_Cgs2/(C_Cgs2+C_Clc2+C_Cst2)*ΔVgs}”는 제 2 부화소 전극(PE2)에 인가된 데이터 전압에 대한 킥백 전압(이하, 제 2 킥백 전압; ΔVkb2)을 의미한다. 도 4에 도시된 바와 같이, 게이트 신호(GS)가 게이트 고전압(VGH)에서 게이트 저전압(VGL)으로 하강할 때 이러한 게이트 신호(GS)의 천이에 영향을 받아 제 2 부화소 전압(Vpx2)이 그 천이 방향으로 변화하는 바, 위의 제 2 킥백 전압(ΔVkb2)은 그 제 2 부화소 전압(Vpx2)의 변화량을 의미한다. 즉, 제 2 부화소 전극(PE2)에 인가된 제 2 부화소 전압(Vpx2)은 위의 제 2 킥백 전압(ΔVkb2)만큼 감소한다.
한편, 제 3 스위칭 소자(TFT3)를 통해 제 3 부화소 전극(PE3)에 인가된 부화소 전압(이하, 제 3 부화소 전압)의 크기는 아래의 수학식3으로 정의된다.
<수학식3>
Figure pat00003
위의 수학식3에서, Vpx3은 제 3 부화소 전압을 의미하며, Vdata는 제 1 데이터 라인(DL)에 인가된 데이터 전압을 의미하며, C_Cgs3은 제 3 기생 커패시터(Cgs3)의 용량을 의미하며, C_Clc3은 제 3 액정 커패시터(Clc3)의 용량을 의미하며, C_Cst3은 제 3 보조 커패시터(Cst3)의 용량을 의미하며, 그리고 ΔVgs는 제 1 게이트 라인(GL1)에 인가된 게이트 신호(GS)의 게이트 고전압(VGH)과 게이트 저전압(VGL) 간의 차를 의미한다.
위 수학식3에서 “{C_Cgs3/(C_Cgs3+C_Clc3+C_Cst3)*ΔVgs}”는 제 3 부화소 전극(PE3)에 인가된 데이터 전압에 대한 킥백 전압(이하, 제 3 킥백 전압)을 의미한다. 게이트 신호(GS)가 게이트 고전압(VGH)에서 게이트 저전압(VGL)으로 하강할 때 이러한 게이트 신호(GS)의 천이에 영향을 받아 제 3 부화소 전압(Vpx3)이 그 천이 방향으로 변화하는 바, 위의 제 3 킥백 전압은 그 제 3 부화소 전압(Vpx3)의 변화량을 의미한다. 즉, 제 3 부화소 전극(PE3)에 인가된 제 3 부화소 전압(Vpx3)은 위의 제 3 킥백 전압만큼 감소한다. 제 3 킥백 전압은 전술된 제 1 킥백 전압(ΔVkb1)과 동일한 크기를 가질 수 있다.
한편, 제 4 스위칭 소자(TFT4)를 통해 제 4 부화소 전극(PE4)에 인가된 부화소 전압(이하, 제 4 부화소 전압)의 크기는 아래의 수학식4로 정의된다.
<수학식4>
Figure pat00004
위의 수학식4에서, Vpx4는 제 4 부화소 전압을 의미하며, Vdata는 제 1 데이터 라인(DL)에 인가된 데이터 전압을 의미하며, C_Cgs4는 제 4 기생 커패시터(Cgs4)의 용량을 의미하며, C_Clc4는 제 4 액정 커패시터(Clc4)의 용량을 의미하며, C_Cst4는 제 4 보조 커패시터(Cst4)의 용량을 의미하며, 그리고 ΔVgs는 제 1 게이트 라인(GL1)에 인가된 게이트 신호의 게이트 고전압(VGH)과 게이트 저전압(VGL) 간의 차를 의미한다.
위 수학식4에서 “{C_Cgs4/(C_Cgs4+C_Clc4+C_Cst4)*ΔVgs}”는 제 4 부화소 전극(PE4)에 인가된 데이터 전압에 대한 킥백 전압(이하, 제 4 킥백 전압)을 의미한다. 게이트 신호(GS)가 게이트 고전압(VGH)에서 게이트 저전압(VGL)으로 하강할 때 이러한 게이트 신호(GS)의 천이에 영향을 받아 제 4 부화소 전압(Vpx4)이 그 천이 방향으로 변화하는 바, 위의 제 4 킥백 전압은 그 제 4 부화소 전압(Vpx4)의 변화량을 의미한다. 즉, 제 4 부화소 전극(PE4)에 인가된 제 4 부화소 전압(Vpx4)은 위의 제 4 킥백 전압만큼 감소한다. 제 4 킥백 전압은 전술된 제 2 킥백 전압(ΔVkb2)과 동일한 크기를 가질 수 있다.
한편, 데이터 전압(Vdata)은 공통 전압(Vcom)보다 더 큰 정극성 전압 또는 그 공통 전압(Vcom)보다 더 작은 부극성 전압일 수 있다. 도 4에 도시된 제 1 킥백 전압 및 제 2 킥백 전압은 정극성의 데이터 전압 및 부극성의 데이터 전압을 감소시키는 방향으로 발생한다.
한편, 제 1 액정 커패시터(Clc1)의 용량, 제 2 액정 커패시터(Clc2)의 용량, 제 3 액정 커패시터(Clc3)의 용량 및 제 4 액정 커패시터(Clc4)의 용량이 모두 동일하고, 그리고 제 1 보조 커패시터(Cst1)의 용량, 제 2 보조 커패시터(Cst1)의 용량, 제 3 보조 커패시터(Cst1)의 용량 및 제 4 보조 커패시터(Cst1)의 용량이 모두 동일하다고 가정할 때, 제 1 내지 제 4 화소 전압(Vpx1 내지 Vpx4)의 크기는 제 1 내지 제 4 킥백 전압에 의해 좌우된다. 즉, 킥백 전압이 클수록 화소 전압의 크기는 작아진다. 여기서, 제 1 내지 제 4 킥백 전압의 크기는 제 1 내지 제 4 기생 커패시터(Cgs1 내지 Cgs4)의 용량에 좌우된다. 즉, 기생 커패시터의 용량이 클수록 킥백 전압의 크기는 커진다. 결론적으로, 기생 커패시터의 용량이 클수록 화소 전압의 크기는 감소한다.
이때, 전술된 바와 같이 제 1 내지 제 4 기생 커패시터(Cgs1 내지 Cgs4)의 용량이 아래와 같은 수학식5와 같은 비교 관계를 갖는다고 가정하자.
<수학식5>
Figure pat00005
그러면, 제 1 내지 제 4 부화소 전압(Vpx1 내지 Vpx4)은 아래와 같은 수학식6과 같은 비교 관계를 갖는다.
<수학식6>
Figure pat00006
이와 같이 하나의 데이터 라인을 통해 제 1 내지 제 4 부화소에 동일한 크기의 데이터 전압이 인가됨에도 불구하고, 제 1 부화소(SPX1)의 제 1 부화소 전압(Vpx1)과 제 2 부화소(SPX2)의 제 2 부화소 전압(Vpx2)이 다른 크기를 가질 수 있으며, 제 3 부화소(SPX3)의 제 3 부화소 전압(Vpx3)과 제 4 부화소(SPX4)의 제 4 부화소 전압(Vpx4)이 서로 다른 크기를 가질 수 있다. 이는 제 1 부화소(SPX1)의 제 1 기생 커패시터(Cgs1)와 제 2 부화소(SPX2)의 제 2 기생 커패시터(Cgs2)가 서로 다른 용량을 가지며, 또한 제 3 부화소(SPX3)의 제 3 기생 커패시터(Cgs3)와 제 4 부화소(SPX4)의 제 4 기생 커패시터(Cgs4)가 서로 다른 용량을 갖기 때문이다. 예를 들어, 도 4에 도시된 바와 같이, 제 1 부화소 전압(Vpx1)은 제 2 부화소 전압(Vpx2)보다 더 크다. 이는 제 1 기생 커패시터(Cgs1)의 용량이 제 2 기생 커패시터(Cgs2)의 용량보다 더 작기 때문이다. 한편, 도시되지 않았지만, 제 3 부화소 전압(Vpx3)은 도 4의 제 2 부화소 전압(Vpx2)과 동일한 레벨을 가질 수 있으며, 제 4 부화소 전압(Vpx4)은 도 4의 제 1 부화소 전압(Vpx1)과 동일한 레벨을 가질 수 있다.
한편, 전술된 킥백 전압은 데이터 전압의 극성에 관계없이 항상 일정한 방향, 즉 데이터 전압을 감소시키는 방향으로 발생한다. 따라서, 제 1 데이터 라인(DL1)을 통해 화소(PX)에 인가된 데이터 전압(Vdata)이 공통 전압(Vcom)보다 큰 정극성의 전압일 때, 정극성의 제 1 부화소 전압(Vpx1)과 공통 전압(Vcom) 간의 차 전압(이하, 제 1 셀 전압; Vc1)은 정극성의 제 2 부화소 전압(Vpx2)과 공통 전압(Vcom) 간의 차 전압(이하, 제 2 셀 전압; Vc2)보다 더 크다.
반면, 제 1 데이터 라인(DL1)을 통해 화소(PX)에 인가된 데이터 전압(Vdata)이 공통 전압(Vcom)보다 작은 부극성의 전압일 때, 부극성의 제 1 부화소 전압(Vpx1')과 공통 전압(Vcom) 간의 차 전압(이하, 제 1 셀 전압; Vc1')은 부극성의 제 2 부화소 전압(Vpx2')과 공통 전압(Vcom) 간의 차 전압(이하, 제 2 셀 전압; Vc2')보다 더 작다.
다시 말하여, 제 1 프레임 기간(FR1)에서와 같이 데이터 전압(Vdata)이 정극성의 전압일 때, 제 1 셀 전압(Vc1)은 제 2 셀 전압(Vc2)보다 더 크다. 반면, 제 2 프레임 기간(FR2)에서와 같이 데이터 전압(Vdata)이 부극성의 전압일 때, 제 2 셀 전압(Vc2')은 제 1 셀 전압(Vc1')보다 더 크다. 여기서, 제 1 셀 전압(Vc1), 제 2 셀 전압(Vc2), 제 1 셀 전압(Vc1') 및 제 2 셀 전압(Vc2')는 모두 절대값이다.
한편, 도 4에서의 ΔVkb1'는 부극성 데이터 전압에 대한 제 1 킥백 전압이고, ΔVkb2'는 부극성 데이터 전압에 대한 제 2 킥백 전압으로서, 제 1 부화소(SPX1)에 인가된 부극성의 제 1 부화소 전압(Vpx1')은 제 1 킥백 전압(ΔVkb1')만큼 감소하며, 제 2 부화소(SPX2)에 인가된 부극성의 제 2 부화소 전압(Vpx2')은 제 2 킥백 전압(ΔVkb2')만큼 감소한다.
도 5는 도 2에 도시된 화소 및 이 화소에 인접하여 위치한 몇 개의 주변 화소들의 전기적인 등가 회로를 나타낸 도면이다.
도 5에 도시된 4개의 화소들(PX1, PX2, PX3, PX4) 중 제 1 데이터 라인(DL1)에 공통으로 접속된 2개의 화소들을 각각 제 1 화소(PX1) 및 제 2 화소(PX2)로 정의하고, 제 2 데이터 라인(DL)에 공통으로 접속된 2개의 화소들을 각각 제 3 화소(PX3) 및 제 4 화소(PX4)로 정의한다.
제 1 화소(PX1)는 전술된 도 2의 화소(PX)이다. 제 1 화소(PX1)는 전술된 도 3의 화소(PX)와 동일한 구성을 가지므로, 제 1 화소(PX1)에 대한 설명은 전술된 도 3 및 관련 기재를 참조한다.
제 2 화소(PX2)는 제 1 화소(PX1)와 동일한 구성을 가지므로, 제 2 화소(PX2)에 대한 설명은 전술된 도 3 및 관련 기재를 참조한다. 단, 제 2 화소(PX2)는 제 2 게이트 라인(GL2)에 접속된다.
제 3 화소(PX3)는 제 1 내지 제 4 부화소(SPX1 내지 SPX4)를 포함한다. 제 3 화소(PX3)의 제 1 부화소(SPX1)는 제 1 스위칭 소자(TFT1), 제 1 액정 커패시터(Clc1), 제 1 보조 커패시터(Cst1) 및 제 1 기생 커패시터(Cgs1)를 포함하며, 제 3 화소(PX3)의 제 2 부화소(SPX2)는 제 2 스위칭 소자(TFT2), 제 2 액정 커패시터(Clc2), 제 2 보조 커패시터(Cst2) 및 제 2 기생 커패시터(Cgs2)를 포함하며, 제 3 화소(PX3)의 제 3 부화소(SPX3)는 제 3 스위칭 소자(TFT3), 제 3 액정 커패시터(Clc3), 제 3 보조 커패시터(Cst3) 및 제 3 기생 커패시터(Cgs3)를 포함하며, 그리고 제 3 화소(PX3)의 제 4 부화소(SPX4)는 제 4 스위칭 소자(TFT4), 제 4 액정 커패시터(Clc4), 제 4 보조 커패시터(Cst4) 및 제 4 기생 커패시터(Cgs4)를 포함한다.
제 3 화소(PX3)의 제 1 내지 제 4 스위칭 소자(TFT1 내지 TFT4), 제 1 내지 제 4 액정 커패시터(Clc1 내지 Clc4), 제 1 내지 제 4 보조 커패시터(Cst1 내지 Cst4), 그리고 제 1 내지 제 4 기생 커패시터(Cgs1 내지 Cgs4)는 전술된 제 1 화소의 제 1 내지 제 4 스위칭 소자(TFT1 내지 TFT4), 제 1 내지 제 4 액정 커패시터(Clc1 내지 Clc4), 제 1 내지 제 4 보조 커패시터(Cst1 내지 Cst4), 그리고 제 1 내지 제 4 기생 커패시터(Cgs1 내지 Cgs4)와 동일하므로 전술된 제 3 화소(PX3)의 구성 요소들에 대한 설명은 이에 대응되는 제 1 화소(PX1)의 구성 요소들에 대한 설명을 참조한다.
다만, 제 3 화소(PX3)에 포함된 제 1 내지 제 4 기생 커패시터(Cgs1 내지 Cgs4)들 간의 용량 관계는 전술된 제 1 화소(PX1)에 포함된 제 1 내지 제 4 기생 커패시터(Cgs1 내지 Cgs4) 간의 용량 관계와 다르다. 이를 구체적으로 설명하면 다음과 같다.
제 3 화소(PX3)의 제 1 내지 제 4 기생 커패시터들(Cgs1 내지 Cgs4) 중 적어도 2개는 서로 다른 용량을 가질 수 있다. 예를 들어, 제 3 화소(PX3)의 제 1 기생 커패시터(Cgs1)는 제 3 화소(PX3)의 제 2 기생 커패시터(Cgs2)와 다른 용량을 가질 수 있고, 제 3 화소(PX3)의 제 3 기생 커패시터(Cgs3)는 제 3 화소(PX3)의 제 4 기생 커패시터(Cgs4)와 다른 용량을 가질 수 있다. 구체적인 예로서, 제 3 화소(PX3)에 포함된 제 1 기생 커패시터(Cgs1)의 용량은 제 3 화소(PX3)의 제 2 기생 커패시터(Cgs2)의 용량보다 더 클 수 있다. 또한, 제 3 화소(PX3)의 제 4 기생 커패시터(Cgs4)의 용량은 제 3 화소(PX3)의 제 3 기생 커패시터(Cgs3)의 용량보다 더 클 수 있다. 한편, 제 1 기생 커패시터(Cgs1)의 용량은 제 4 기생 커패시터(Cgs4)의 용량과 동일할 수 있고, 제 2 기생 커패시터(Cgs2)의 용량은 제 3 기생 커패시터(Cgs3)의 용량과 동일할 수 있다.
이와 같이 제 1 화소(PX1)에서는 제 2 기생 커패시터(Cgs2)의 용량이 제 1 기생 커패시터(Cgs1)의 용량보다 더 큰 반면, 제 3 화소(PX3)에서는 제 1 기생 커패시터(Cgs1)의 용량이 제 2 기생 커패시터(Cgs2)의 용량보다 더 크다. 또한, 제 1 화소(PX1)에서는 제 3 기생 커패시터(Cgs3)의 용량이 제 4 기생 커패시터(Cgs4)의 용량보다 더 큰 반면, 제 3 화소(PX3)에서는 제 4 기생 커패시터(Cgs4)의 용량이 제 3 기생 커패시터(Cgs3)의 용량보다 더 크다.
한편, 제 1 화소(PX1)에 포함된 제 1 기생 커패시터(Cgs1)의 용량은 제 3 화소(PX3)에 포함된 제 2 기생 커패시터(Cgs2)의 용량과 동일할 수 있으며, 제 1 화소(PX1)에 포함된 제 2 기생 커패시터(Cgs2)의 용량은 제 3 화소(PX3)에 포함된 제 1 기생 커패시터(Cgs1)의 용량과 동일할 수 있으며, 제 1 화소(PX1)에 포함된 제 3 기생 커패시터(Cgs3)의 용량은 제 3 화소(PX3)에 포함된 제 4 기생 커패시터(Cgs4)의 용량과 동일할 수 있으며, 그리고 제 1 화소(PX1)에 포함된 제 4 기생 커패시터(Cgs4)의 용량은 제 3 화소(PX3)에 포함된 제 3 기생 커패시터(Cgs3)의 용량과 동일할 수 있다.
제 4 화소(PX4)는 제 2 화소(PX2)와 동일한 구성을 가지므로, 제 4 화소(PX4)에 대한 설명은 전술된 제 2 화소(PX2)와 관련된 기재를 참조한다.
이와 같이, 서로 다른 데이터 라인에 접속된 화소들은 서로 다른 구조를 가질 수 있다. 예를 들어, 홀수 번째 데이터 라인(DL1, DL3, DL5, ..., DLj)에 접속된 화소들 각각은 전술된 제 1 화소(PX1)와 동일한 구조를 가질 수 있고, 짝수 번째 데이터 라인(DL2, DL4, DL6, ..., DLj-1)에 접속된 화소들 각각은 전술된 제 3 화소(PX3)와 동일한 구조를 가질 수 있다.
도 6은 도 2의 화소 및 이 화소에 인접하여 위치한 몇 개의 주변 화소들을 나타낸 도면이다.
도 6에 도시된 화소들 중 제 1 데이터 라인(DL1)에 공통으로 접속된 2개의 화소들을 각각 제 1 화소(PX1) 및 제 2 화소(PX2)로 정의하고, 제 2 데이터 라인(DL2)에 공통으로 접속된 2개의 화소들을 각각 제 3 화소(PX3) 및 제 4 화소(PX4)로 정의한다.
도 6에서 빗금으로 채워진 직사각형은 더 큰 용량의 기생 커패시터를 포함하는 부화소를 의미하며, 빗금으로 채워진 직사각형을 제외한 나머지 직사각형은 더 작은 용량의 기생 커패시터를 포함하는 부화소를 의미한다. 예를 들어, 도 6의 제 1 화소(PX1)에 포함된 제 1 내지 제 4 부화소들(SPX1 내지 SPX4) 중 제 2 부화소(SPX2) 및 제 3 부화소(SPX3)는 제 1 부화소(SPX1) 및 제 4 부화소(SPX4)에 비하여 더 큰 용량의 기생 커패시터를 갖는다.
또한, 도 6에서 "H"는 그것을 포함한 부화소가 높은 셀 전압을 발생한다는 것을 의미하고, 알파벳 “L"은 그것을 포함한 부화소가 낮은 셀 전압을 발생한다는 것을 의미하고, 원으로 둘러싸인 기호 “+"는 그것을 포함한 부화소가 정극성의 데이터 전압(또는 정극성의 화소 전압)을 공급받음을 의미하고, 원으로 둘러싸인 기호 “-"는 그것을 포함한 부화소가 부극성의 데이터 전압(부극성의 화소 전압)을 공급받음을 의미한다.
제 1 데이터 라인(DL1)에 인가된 정극성의 데이터 전압(+Vdata)은 제 1 화소(PX1)의 제 1 내지 제 4 부화소(SPX1 내지 SPX4)로 제공된다. 이때, 작은 용량의 기생 커패시터를 갖는 제 1 부화소(SPX1) 및 제 4 부화소(SPX4)로부터 높은 셀 전압이 발생된다. 반면, 큰 용량의 기생 커패시터를 갖는 제 2 부화소(SPX2) 및 제 3 부화소(SPX3)로부터 낮은 셀 전압이 발생된다. 이는 기생 커패시터들 간의 용량 차이로 인해 정극성의 제 2 부화소 전압(Vpx2)이 정극성의 제 1 부화소 전압(Vpx1)에 비하여 더 많이 감소하고, 정극성의 제 3 부화소 전압(Vpx3)이 정극성의 제 4 부화소 전압(Vpx4)에 비하여 더 감소하였기 때문이다.
제 2 화소(PX2)에 포함된 제 1 내지 제 4 부화소(SPX1 내지 SPX4)는 전술된 제 1 화소(PX1)에 포함된 제 1 내지 제 4 부화소(SPX1 내지 SPX4)와 동일하게 동작한다.
한편, 제 2 데이터 라인(DL2)에 인가된 부극성의 데이터 전압은 제 3 화소(PX3)의 제 1 내지 제 4 부화소(SPX1 내지 SPX4)로 제공된다. 이때, 큰 용량의 기생 커패시터를 갖는 제 1 부화소(SPX1) 및 제 4 부화소(SPX4)로부터 높은 셀 전압이 발생된다. 반면, 작은 용량의 기생 커패시터를 갖는 제 2 부화소(SPX2) 및 제 3 부화소(SPX3)로부터 낮은 셀 전압이 발생된다. 이는 기생 커패시터들 간의 용량 차이로 인해 부극성의 제 1 부화소 전압이 부극성의 제 2 부화소 전압에 비하여 더 감소하고, 부극성의 제 4 부화소 전압이 부극성의 제 3 부화소 전압에 비하여 더 감소하였기 때문이다.
제 4 화소(PX4)에 포함된 제 1 내지 제 4 부화소(SPX1 내지 SPX4)는 전술된 제 3 화소(PX3)에 포함된 제 1 내지 제 4 부화소(SPX1 내지 SPX4)와 동일하게 동작한다.
한편, 도시되지 않았지만, 제 1 데이터 라인(DL1)에 부극성의 데이터 전압이 인가될 경우, 제 1 화소(PX1)의 제 2 부화소(SPX2) 및 제 3 부화소(SPX3)로부터 높은 셀 전압이 발생되며, 제 1 화소(PX1)의 제 1 부화소(SPX1) 및 제 4 부화소(SPX4)로부터 낮은 셀 전압이 발생된다. 이와 반대로, 제 2 데이터 라인(DL2)에 정극성의 데이터 전압이 인가될 경우, 제 3 화소(PX3)의 제 2 부화소(SPX2) 및 제 3 부화소(SPX3)로부터 높은 셀 전압이 발생되고, 제 3 화소(PX2)의 제 1 부화소(SPX1) 및 제 4 부화소(SPX4)로부터 낮은 셀 전압이 발생된다.
도 7은 도 6의 제 1 데이터 라인에 인가되는 데이터 전압 및 제 2 데이터 라인에 인가되는 데이터 전압의 파형을 나타낸 도면이다.
제 1 데이터 라인(DL1)에 인가되는 제 1 데이터 전압(Vdata1)은 매 프레임 마다 극성이 변경된다. 예를 들어, 홀수 번째 프레임 기간(FR1, FR3)에 제 1 데이터 전압(Vdata1)은 정극성으로 유지되는 반면, 짝수 번째 프레임 기간(FR2)에 제 1 데이터 전압(Vdata1)은 부극성으로 유지된다.
제 2 데이터 라인(DL2)에 인가되는 제 2 데이터 전압(Vdata2)은 매 프레임 마다 극성이 변경된다. 이때, 동일 프레임 기간에 제 1 데이터 전압(Vdata1)과 제 2 데이터 전압(Vdata2)은 서로 상반된 극성을 갖는다. 예를 들어, 제 1 데이터 전압(Vdata1)이 정극성으로 유지되는 홀수 번째 프레임 기간(FR1, FR3)에 제 2 데이터 전압(Vdata2)은 부극성으로 유지되고, 제 1 데이터 전압(Vdata1)이 부극성으로 유지되는 짝수 번째 프레임 기간(FR2)에 제 2 데이터 전압(Vdata2)은 정극성으로 유지된다.
홀수 번째 데이터 라인(DL1, DL3, DL5, ..., DLj-1)에 인가되는 데이터 전압은 전술된 제 1 데이터 전압(Vdata1)과 같은 방식으로 극성이 변경되며, 짝수 번째 데이터 라인(DL2, DL4, DL6, ..., DLj)에 인가되는 데이터 전압은 전술된 제 2 데이터 전압(Vdata2)과 같은 방식으로 극성이 변경된다.
제 1 데이터 전압(Vdata1)은 높은 계조의 정극성 데이터 전압들을 포함하며, 제 2 데이터 전압(Vdata1)은 높은 계조의 부극성 데이터 전압들을 포함한다. 이에 따라 동일 수평 기간에서의 제 1 데이터 전압(Vdata1)과 제 2 데이터 전압(Vdata1)은 거의 동일한 크기의 절대값을 가지는 반면, 제 1 데이터 전압(Vdata1)의 천이(transition) 방향과 제 2 데이터 전압(Vdata1)의 천이 방향은 서로 반대이다. 예를 들어, 도 7에 도시된 바와 같이, 제 1 게이트 라인(GL1)이 구동되는 제 1 수평 기간(Th1)에 제 1 데이터 전압(Vdata1)과 제 2 데이터 전압(Vdata1)은 극성만 다를 뿐 거의 동일한 크기를 갖는 바, 이때 제 1 데이터 전압(Vdata1)은 상승하는 방향으로 천이하는 반면 제 2 데이터 전압(Vdata1)은 하강하는 방향으로 천이한다. 한편, 동일한 제 1 수평 기간(Th1)에 모든 홀수 번째 데이터 라인들(DL1, DL3, DL5, ..., DLj-1)의 데이터 전압들이 전술된 제 1 데이터 전압(Vdata1)과 같은 방식으로 천이하고, 모든 짝수 번째 데이터 라인들(DL2, DL4, DL6, ..., DLj)의 데이터 전압들이 전술된 제 2 데이터 전압(Vdata2)과 같은 방식으로 천이한다. 이와 같이 거의 동일한 크기를 가지며 서로 반대 방향으로 천이하는 데이터 전압들로 인해 공통 전압(Vcom)의 리플(ripple)이 최소화될 수 있다. 즉, 제 1 데이터 전압(Vdata1) 및 홀수 번째 라인들(DL1, DL3, DL5, ..., DLj-1)의 데이터 전압들에 의해 발생된 공통 전압(Vcom)의 상승 리플은 제 2 데이터 전압(Vdata2) 및 짝수 번째 라인들(DL2, DL4, DL6, ..., DLj)의 데이터 전압들에 의해 발생된 공통 전압(Vcom)의 하강 리플에 의해 상쇄되는 바, 이로 인해 공통 전압(Vcom)의 리플이 거의 제거될 수 있다. 즉, 공통 전압(Vcom)의 왜곡이 최소화된다. 이에 따라 수평 크로스토크(Horizontal crosstalk)의 발생이 최소화될 수 있다.
한편, 도 7에서 Th2는 제 2 게이트 라인(GL2)이 구동되는 제 2 수평 기간을 의미하며, Th3은 제 3 게이트 라인(GL3)이 구동되는 제 3 수평 기간을 의미한다.
도 8은 도 6의 제 1 게이트 라인에 인가된 게이트 신호, 제 1 데이터 라인에 인가된 제 1 데이터 전압, 제 2 데이터 라인에 인가된 제 2 데이터 전압, 제 1 화소의 제 1 부화소 전압, 제 1 화소의 제 2 부화소 전압, 제 3 화소의 제 1 부화소 전압 및 제 3 화소의 제 2 부화소 전압의 파형을 나타낸 도면이다.
도 8에 도시된 바와 같이, 제 1 게이트 라인(GL1)으로 게이트 신호(GS)가 인가됨에 따라 제 1 데이터 라인(DL1)으로부터의 정극성의 제 1 데이터 전압(Vdata1)이 제 1 화소(PX1)로 제공되고, 제 2 데이터 라인(DL2)으로부터의 부극성의 제 2 데이터 전압(Vdata2)이 제 3 화소(PX3)로 제공된다.
이에 따라, 제 1 화소(PX1)의 제 1 부화소(SPX1)로부터 정극성의 제 1 부화소 전압(Vpx1)이 발생되고, 제 1 화소(PX1)의 제 2 부화소(SPX2)로부터 정극성의 제 2 부화소 전압(Vpx2)이 발생된다. 정극성의 제 1 부화소 전압(Vpx1)은 정극성의 제 2 부화소 전압(Vpx2)보다 더 크다.
또한, 제 3 화소(PX3)의 제 1 부화소(SPX1)로부터 부극성의 제 1 부화소 전압(Vpx1'')이 발생되고, 제 3 화소(PX3)의 제 2 부화소(SPX2)로부터 부극성의 제 2 부화소 전압(Vpx2'')이 발생된다. 부극성의 제 1 부화소 전압(Vpx1'')은 부극성의 제 2 부화소 전압(Vpx2'')보다 더 작다.
도 9는 공통 전압의 리플 감소 효과를 설명하기 위한 도면이다.
도 9에는 종래 액정 표시 장치로부터 측정된 공통 전압(①)과, 본 발명의 액정 표시 장치로부터 측정된 공통 전압(②)이 나타나 있다.
종래의 공통 전압(①)의 변화량은 약 1250[mV]인 반면, 본 발명의 공통 전압(②)의 변화량은 약 60[mV]이다.
따라서, 본 발명에 따른 액정 표시 장치는 종래에 비하여 약 1/20 정도의 변화량을 갖는 공통 전압(②)을 발생시킬 수 있다.
도 10은 도 3의 화소 회로에 대응되는 화소 구조를 포함하는 한 실시예에 따른 액정 표시 장치에 대한 평면도이고, 도 11a는 도 10의 I-I'의 선을 따라 자른 단면도이고, 그리고 도 11b는 도 10의 II-II'의 선을 따라 자른 단면도이다.
액정 표시 장치는, 도 10 내지 도 11b에 도시된 바와 같이, 제 1 기판(301), 제 1 게이트 라인(GL1), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 1 유지 전극(751), 제 2 유지 전극(752), 제 3 유지 전극(753), 제 4 유지 전극(754), 게이트 절연막(311), 제 1 반도체층(321), 제 2 반도체층(322), 제 3 반도체층(323), 제 4 반도체층(324), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 제 5 저항성 접촉층(323a), 제 6 저항성 접촉층(323b), 제 7 저항성 접촉층(324a), 제 8 저항성 접촉층(324b), 제 1 데이터 라인(DL1), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 제 3 드레인 전극(DE3), 제 3 소스 전극(SE3), 제 4 드레인 전극(DE4), 제 4 소스 전극(SE4), 보호막(320), 캡핑층(391), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)을 포함한다. 여기서, 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 제 5 저항성 접촉층(323a), 제 6 저항성 접촉층(323b), 제 7 저항성 접촉층(324a), 제 8 저항성 접촉층(324b)은 본 발명의 액정 표시 장치로부터 제거될 수도 있다.
제 1 스위칭 소자(TFT1)는, 도 10 및 도 11a에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 1 반도체층(321), 제 1 드레인 전극(DE1) 및 제 1 소스 전극(SE1)을 포함한다.
제 2 스위칭 소자(TFT2)는, 도 10 및 도 11a에 도시된 바와 같이, 제 2 게이트 전극(GE2), 제 2 반도체층(322), 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)을 포함한다.
제 3 스위칭 소자(TFT3)는, 도 10 및 도 11b에 도시된 바와 같이, 제 3 게이트 전극(GE3), 제 3 반도체층(323), 제 3 드레인 전극(DE3) 및 제 3 소스 전극(SE3)을 포함한다.
제 4 스위칭 소자(TFT4)는, 도 10 및 도 11b에 도시된 바와 같이, 제 4 게이트 전극(GE4), 제 4 반도체층(324), 제 4 드레인 전극(DE4) 및 제 4 소스 전극(SE4)을 포함한다.
도 11a 및 도 11b에 도시된 바와 같이, 제 1 게이트 라인(GL1)은 제 1 기판(301) 상에 위치한다. 구체적으로, 도 10에 도시된 바와 같이, 제 1 게이트 라인(GL1)은 제 1 기판(301)의 제 1 부화소 영역(P1)과 제 2 부화소 영역(P2) 사이, 그리고 제 3 부화소 영역(P3)과 제 4 부화소 영역(P4) 사이에 위치한다.
제 1 게이트 라인(GL1)은, 도 10에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3) 및 제 4 게이트 전극(GE4)에 연결된다. 제 1 게이트 라인(GL1), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3) 및 제 4 게이트 전극(GE4)은 모두 일체로 이루어질 수 있다. 한편, 도시되지 않았지만, 제 1 게이트 라인(GL1)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
제 1 게이트 라인(GL1)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 이 게이트 라인(GL)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 라인(GL)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
제 1 내지 제 4 게이트 전극(GE1 내지 GE4)은, 도 10에 도시된 바와 같이 제 1 게이트 라인(GL1)으로부터 돌출된 형상을 가질 수 있다. 제 1 내지 제 4 게이트 전극(GE1 내지 GE4)은 제 1 게이트 라인(GL1)의 일부일 수도 있다. 제 1 내지 제 4 게이트 전극(GE1 내지 GE4)은 제 1 게이트 라인(GL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 1 내지 제 4 게이트 전극(GE1 내지 GE4) 및 게이트 라인(GL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 유지 전극(751)은, 도 10에 도시된 바와 같이, 제 1 부화소 전극(PE1)을 둘러싼다. 이때, 제 1 유지 전극(751)은 제 1 부화소 전극(PE1)의 가장자리를 중첩할 수 있다. 제 1 유지 전극(751)으로 제 1 유지 전압(Vcst1)이 인가된다. 제 1 유지 전압(Vcst1)은 공통 전압(Vcom)과 동일할 수 있다. 제 1 유지 전극(751)은 전술된 제 1 게이트 라인(GL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 1 유지 전극(751) 및 제 1 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 유지 전극(752)은, 도 10에 도시된 바와 같이, 제 2 부화소 전극(PE2)을 둘러싼다. 이때, 제 2 유지 전극(752)은 제 2 부화소 전극(PE2)의 가장자리를 중첩할 수 있다. 제 2 유지 전극(752)으로 제 2 유지 전압(Vcst2)이 인가된다. 제 2 유지 전압(Vcst2)은 공통 전압(Vcom)과 동일할 수 있다. 제 2 유지 전극(752)은 전술된 제 1 게이트 라인(GL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 2 유지 전극(752) 및 제 1 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 유지 전극(753)은, 도 10에 도시된 바와 같이, 제 3 부화소 전극(PE3)을 둘러싼다. 이때, 제 3 유지 전극(753)은 제 3 부화소 전극(PE3)의 가장자리를 중첩할 수 있다. 제 3 유지 전극(753)으로 제 3 유지 전압(Vcst3)이 인가된다. 제 3 유지 전압(Vcst3)은 공통 전압(Vcom)과 동일할 수 있다. 제 3 유지 전극(753)은 전술된 제 1 게이트 라인(GL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 3 유지 전극(753) 및 제 1 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 4 유지 전극(754)은, 도 10에 도시된 바와 같이, 제 4 부화소 전극(PE4)을 둘러싼다. 이때, 제 4 유지 전극(754)은 제 4 부화소 전극(PE4)의 가장자리를 중첩할 수 있다. 제 4 유지 전극(754)으로 제 4 유지 전압(Vcst4)이 인가된다. 제 4 유지 전압(Vcst4)은 공통 전압(Vcom)과 동일할 수 있다. 제 4 유지 전극(754)은 전술된 제 1 게이트 라인(GL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 4 유지 전극(754) 및 제 1 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 절연막(311)은, 도 11a 및 도 11b에 도시된 바와 같이, 제 1 게이트 라인(GL), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3), 제 4 게이트 전극(GE4), 제 1 유지 전극(751), 제 2 유지 전극(752), 제 3 유지 전극(753) 및 제 4 유지 전극(754) 상에 위치한다. 이때, 게이트 절연막(311)은 그 제 1 게이트 라인(GL1), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3), 제 4 게이트 전극(GE4), 제 1 유지 전극(751), 제 2 유지 전극(752), 제 3 유지 전극(753) 및 제 4 유지 전극(754)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다. 게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
제 1 데이터 라인(DL1)은, 도 11a 및 도 11b에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 도시되지 않았지만, 제 1 데이터 라인(DL1)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
제 1 데이터 라인(DL1)은 제 1 게이트 라인(GL1)과 교차한다. 도시되지 않았지만, 제 1 데이터 라인(DL1)과 제 1 게이트 라인(GL1)이 교차하는 곳에서 제 1 데이터 라인(DL1)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 이에 따라, 제 1 데이터 라인(DL1)과 제 1 게이트 라인(GL1) 간의 기생 커패시턴스의 크기가 줄어들 수 있다.
제 1 데이터 라인(DL)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 데이터 라인(DL)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 데이터 라인(DL)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제 1 반도체층(321)은, 도 11a에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 제 1 반도체층(321)은 제 1 게이트 전극(GE1)과 적어도 일부 중첩한다. 제 1 반도체층(321)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 1 및 제 2 저항성 접촉층(321a, 321b)은, 도 11a에 도시된 바와 같이, 제 1 반도체층(321) 상에 위치한다. 제 1 저항성 접촉층(321a)과 제 2 저항성 접촉층(321b)은 제 1 반도체층(321)의 채널 영역을 사이에 두고 마주하고 있다. 제 1 저항성 접촉층(321a) 및 제 2 저항성 접촉층(321b) 중 적어도 하나는 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 2 반도체층(322)은, 도 11a에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 제 2 반도체층(322)은 제 2 게이트 전극(GE2)과 적어도 일부 중첩한다. 제 2 반도체층(322)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다. 제 2 반도체층(322)과 제 1 반도체층(321)은 서로 연결될 수 있다.
제 3 및 제 4 저항성 접촉층(322a, 322b)은, 도 11a에 도시된 바와 같이, 제 2 반도체층(322) 상에 위치한다. 제 3 저항성 접촉층(322a)과 제 4 저항성 접촉층(322b)은 제 2 반도체층(322)의 채널 영역을 사이에 두고 마주하고 있다. 제 3 저항성 접촉층(322a) 및 제 4 저항성 접촉층(322b) 중 적어도 하나는 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 3 반도체층(323)은, 도 11b에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 제 3 반도체층(323)은 제 3 게이트 전극(GE3)과 적어도 일부 중첩한다. 제 3 반도체층(323)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 5 및 제 6 저항성 접촉층(323a, 323b)은, 도 11b에 도시된 바와 같이, 제 3 반도체층(323) 상에 위치한다. 제 5 저항성 접촉층(323a)과 제 6 저항성 접촉층(323b)은 제 3 반도체층(323)의 채널 영역을 사이에 두고 마주하고 있다. 제 5 저항성 접촉층(323a) 및 제 6 저항성 접촉층(323b) 중 적어도 하나는 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 4 반도체층(324)은, 도 11b에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 제 4 반도체층(324)은 제 4 게이트 전극(GE4)과 적어도 일부 중첩한다. 제 4 반도체층(324)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다. 제 4 반도체층(324)과 제 3 반도체층(323)은 서로 연결될 수 있다.
제 7 및 제 8 저항성 접촉층(324a, 324b)은, 도 11b에 도시된 바와 같이, 제 4 반도체층(324) 상에 위치한다. 제 7 저항성 접촉층(324a)과 제 8 저항성 접촉층(324b)은 제 4 반도체층(324)의 채널 영역을 사이에 두고 마주하고 있다. 제 7 저항성 접촉층(324a) 및 제 8 저항성 접촉층(324b) 중 적어도 하나는 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 1 드레인 전극(DE1)은, 도 11a에 도시된 바와 같이, 제 1 저항성 접촉층(321a) 상에 위치한다. 한편, 도 11a에 도시되지 않았지만, 제 1 드레인 전극(DE1)은 게이트 절연막(311) 상에도 위치한다. 제 1 드레인 전극(DE1)은, 도 10에 도시된 바와 같이 제 1 데이터 라인(DL1)으로부터 돌출된 형상을 가질 수 있다. 도시되지 않았지만, 제 1 드레인 전극(DE1)은 제 1 데이터 라인(DL1)의 일부일 수도 있다. 제 1 드레인 전극(DE1)의 적어도 일부는 제 1 반도체층(321) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 드레인 전극(DE1)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 10에는 U자 형상을 갖는 제 1 드레인 전극(DE1)이 도시되어 있다. 제 1 드레인 전극(DE1)은 전술된 제 1 데이터 라인(DL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 1 드레인 전극(DE1)과 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 소스 전극(SE1)은, 도 11a에 도시된 바와 같이, 제 2 저항성 접촉층(321b) 및 게이트 절연막(311) 상에 위치한다. 제 1 소스 전극(SE1)의 적어도 일부는 제 1 반도체층(321) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 소스 전극(SE1)은 제 1 부화소 전극(PE1)에 연결된다. 제 1 소스 전극(SE1)은 전술된 제 1 데이터 라인(DL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 1 소스 전극(SE1)과 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 드레인 전극(DE2)은, 도 11a에 도시된 바와 같이, 제 3 저항성 접촉층(322a) 상에 위치한다. 한편, 도 11a에 도시되지 않았지만, 제 2 드레인 전극(DE2)은 게이트 절연막(311) 상에도 위치한다. 제 2 드레인 전극(DE2)은, 도 10에 도시된 바와 같이 제 1 드레인 전극(DE1)으로부터 돌출된 형상을 가질 수 있다. 도시되지 않았지만, 제 2 드레인 전극(DE2)은 제 1 드레인 전극(DE1)의 일부일 수도 있다. 제 2 드레인 전극(DE2)의 적어도 일부는 제 2 반도체층(322) 및 제 2 게이트 전극(GE2)과 중첩한다. 제 2 드레인 전극(DE2)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 10에는 U자 형상을 갖는 제 2 드레인 전극(DE2)이 도시되어 있다. 제 2 드레인 전극(DE2)은 전술된 제 1 데이터 라인(DL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 2 드레인 전극(DE2)과 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 소스 전극(SE1)은, 도 11a에 도시된 바와 같이, 제 4 저항성 접촉층(322b) 및 게이트 절연막(311) 상에 위치한다. 제 2 소스 전극(SE2)의 적어도 일부는 제 2 반도체층(322) 및 제 2 게이트 전극(GE2)과 중첩한다. 제 2 소스 전극(SE2)은 제 2 부화소 전극(PE2)에 연결된다. 제 2 소스 전극(SE2)은 전술된 제 1 데이터 라인(DL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 2 소스 전극(SE2)과 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 드레인 전극(DE3)은, 도 11b에 도시된 바와 같이, 제 5 저항성 접촉층(323a) 상에 위치한다. 한편, 도 11b에 도시되지 않았지만, 제 3 드레인 전극(DE3)은 게이트 절연막(311) 상에도 위치한다. 제 3 드레인 전극(DE3)은, 도 10에 도시된 바와 같이 제 1 데이터 라인(DL1)으로부터 돌출된 형상을 가질 수 있다. 도시되지 않았지만, 제 3 드레인 전극(DE3)은 제 1 데이터 라인(DL1)의 일부일 수도 있다. 제 3 드레인 전극(DE3)의 적어도 일부는 제 3 반도체층(323) 및 제 3 게이트 전극(GE3)과 중첩한다. 제 3 드레인 전극(DE3)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 10에는 U자 형상을 갖는 제 3 드레인 전극(DE3)이 도시되어 있다. 제 3 드레인 전극(DE3)은 전술된 제 1 데이터 라인(DL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 3 드레인 전극(DE3)과 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 소스 전극(SE3)은, 도 11b에 도시된 바와 같이, 제 6 저항성 접촉층(323b) 및 게이트 절연막(311) 상에 위치한다. 제 3 소스 전극(SE3)의 적어도 일부는 제 3 반도체층(323) 및 제 3 게이트 전극(GE3)과 중첩한다. 제 3 소스 전극(SE3)은 제 3 부화소 전극(PE3)에 연결된다. 제 3 소스 전극(SE3)은 전술된 제 1 데이터 라인(DL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 3 소스 전극(SE3)과 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 4 드레인 전극(DE4)은, 도 11b에 도시된 바와 같이, 제 7 저항성 접촉층(324a) 상에 위치한다. 한편, 도 11b에 도시되지 않았지만, 제 4 드레인 전극(DE4)은 게이트 절연막(311) 상에도 위치한다. 제 4 드레인 전극(DE4)은, 도 10에 도시된 바와 같이 제 3 드레인 전극(DE3)으로부터 돌출된 형상을 가질 수 있다. 도시되지 않았지만, 제 4 드레인 전극(DE4)은 제 3 드레인 전극(DE3)의 일부일 수도 있다. 제 4 드레인 전극(DE4)의 적어도 일부는 제 4 반도체층(324) 및 제 4 게이트 전극(GE4)과 중첩한다. 제 4 드레인 전극(DE4)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 10에는 U자 형상을 갖는 제 4 드레인 전극(DE4)이 도시되어 있다. 제 4 드레인 전극(DE4)은 전술된 제 1 데이터 라인(DL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 4 드레인 전극(DE4)과 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 4 소스 전극(SE4)은, 도 11b에 도시된 바와 같이, 제 8 저항성 접촉층(324b) 및 게이트 절연막(311) 상에 위치한다. 제 4 소스 전극(SE4)의 적어도 일부는 제 4 반도체층(324) 및 제 4 게이트 전극(GE4)과 중첩한다. 제 4 소스 전극(SE4)은 제 4 부화소 전극(PE4)에 연결된다. 제 4 소스 전극(SE4)은 전술된 제 1 데이터 라인(DL1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 제 4 소스 전극(SE4)과 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
한편, 도시되지 않았지만, 게이트 절연막(311)과 제 1 데이터 라인(DL1) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 1 드레인 전극(DE1)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 1 소스 전극(SE1)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 2 드레인 전극(DE2)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 2 소스 전극(SE2)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 3 드레인 전극(DE3)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 3 소스 전극(SE3)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 4 드레인 전극(DE4)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치하고, 제 4 소스 전극(SE4)과 게이트 절연막(311) 사이에 반도체층 및 저항성 접촉층이 더 위치할 수 있다. 이때, 전술된 제 1 내지 제 4 반도체층(321 내지 324) 및 각 반도체층은 일체로 이루어질 수 있으며, 전술된 제 1 내지 제 8 저항성 접촉층(321a 내지 324b) 및 각 저항성 접촉층은 일체로 이루어질 수 있다.
보호막(320)은, 도 11a 및 도 11b에 도시된 바와 같이, 제 1 데이터 라인(DL1), 제 1 드레인 전극(DE1), 제 2 드레인 전극(DE2), 제 3 드레인 전극(DE3), 제 4 드레인 전극(DE4), 제 1 소스 전극(SE1), 제 2 소스 전극(SE2), 제 3 소스 전극(SE3) 및 제 4 소스 전극(SE4) 상에 위치한다. 이때, 보호막(320)은 그 제 1 데이터 라인(DL1), 제 1 드레인 전극(DE1), 제 2 드레인 전극(DE2), 제 3 드레인 전극(DE3), 제 4 드레인 전극(DE4), 제 1 소스 전극(SE1), 제 2 소스 전극(SE2), 제 3 소스 전극(SE3) 및 제 4 소스 전극(SE4)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다. 보호막(320)은 이의 일부를 관통하는 제 1, 제 2, 제 3 및 제 4 하부 콘택홀들을 갖는다. 제 1 하부 콘택홀을 통해 제 1 소스 전극(SE1)이 외부로 노출되고, 제 2 하부 콘택홀을 통해 제 2 소스 전극(SE2)이 외부로 노출되고, 제 3 하부 콘택홀을 통해 제 3 소스 전극(SE3)이 외부로 노출되고, 그리고 제 4 하부 콘택홀을 통해 제 4 소스 전극(SE4)이 외부로 노출된다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(320)은, 우수한 절연 특성을 가지면서도 노출된 반도체층(321, 322) 부분에 손상을 주지 않도록, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
컬러 필터(354)는, 도 11a 및 도 11b에 도시된 바와 같이, 보호막(320) 상에 위치한다. 컬러 필터(354)는 제 1 부화소 영역(P1), 제 2 부화소 영역(P2), 제 3 부화소 영역(P3) 및 제 4 부화소 영역(P4)에 배치되는 바, 이때 컬러 필터(354)의 가장자리는 제 1 게이트 라인(GL1), 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT2), 제 3 스위칭 소자(TFT3), 제 4 스위칭 소자(TFT4) 및 제 1 데이터 라인(DL1) 상에 위치한다. 단, 컬러 필터(354)는 제 1 콘택홀(CH1), 제 2 콘택홀(CH2), 제 3 콘택홀(CH3) 및 제 4 콘택홀(CH4)에 위치하지 않는다. 한편, 컬러 필터(354)의 가장자리는 이에 인접한 다른 컬러 필터(354)의 가장자리와 중첩할 수 있다.
하나의 화소에 포함된 제 1 부화소 영역(P1), 제 2 부화소 영역(P2), 제 3 부화소 영역(P3) 및 제 4 부화소 영역(P4)에 동일한 색상의 컬러 필터가 위치한다. 예를 들어, 제 1 부화소 영역(P1), 제 2 부화소 영역(P2), 제 3 부화소 영역(P3) 및 제 4 부화소 영역(P4)에 각각 적색(R)의 컬러 필터가 위치 위치할 수 있다.
컬러 필터(354)는 감광성 유기 물질로 이루어질 수 있다.
캡핑층(391)은, 도 11a 및 도 11b에 도시된 바와 같이, 컬러 필터(354) 상에 위치한다. 캡핑층(391)은 컬러 필터(354)로부터 발생된 불순물이 액정층(333)으로 확산되는 것을 방지한다. 캡핑층(391)은 이를 관통하는 제 1, 제 2, 제 3 및 제 4 상부 콘택홀들을 갖는 바, 제 1 상부 콘택홀은 제 1 소스 전극(SE1)을 노출시키는 제 1 하부 콘택홀 위에 위치한다. 이 제 1 상부 콘택홀과 제 1 하부 콘택홀이 연결되어 제 1 콘택홀(CH1)을 이룬다. 제 2 상부 콘택홀은 제 2 소스 전극(SE2)을 노출시키는 제 2 하부 콘택홀 위에 위치한다. 이 제 2 상부 콘택홀과 제 2 하부 콘택홀이 연결되어 제 2 콘택홀(CH2)을 이룬다. 제 3 상부 콘택홀은 제 3 소스 전극(SE3)을 노출시키는 제 3 하부 콘택홀 위에 위치한다. 이 제 3 상부 콘택홀과 제 3 하부 콘택홀이 연결되어 제 3 콘택홀(CH3)을 이룬다. 제 4 상부 콘택홀은 제 4 소스 전극(SE4)을 노출시키는 제 4 하부 콘택홀 위에 위치한다. 이 제 4 상부 콘택홀과 제 4 하부 콘택홀이 연결되어 제 4 콘택홀(CH4)을 이룬다. 캡핑층(391)은 질화 실리콘 또는 산화 실리콘 등으로 이루어질 수 있다.
제 1 부화소 전극(PE1)은, 도 10에 도시된 바와 같이, 제 1 부화소 영역(P1)에 배치된다. 이때, 제 1 부화소 전극(PE1)은 캡핑층(391) 상에 위치한다. 제 1 부화소 전극(PE1)은 제 1 콘택홀(CH1)을 통해 제 1 소스 전극(SE1)에 연결된다.
제 1 부화소 전극(PE1)은, 도 10에 도시된 바와 같이, 십자 형태의 줄기 전극(613)과, 그 줄기 전극으로부터 여러 방향으로 분기된 복수의 가지 전극(601)들을 포함한다. 줄기 전극(613)과 가지 전극(601)들은 일체로 구성될 수 있다.
제 1 부화소 전극(PE1)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있다. IZO 역시 다결정 또는 단결정의 물질일 수 있다. 이와 달리, IZO는 비정질(amorphous) 물질일 수 있다.
제 2 부화소 전극(PE2)은, 도 10에 도시된 바와 같이, 제 2 부화소 영역(P2)에 배치된다. 이때, 제 2 부화소 전극(PE2)은 캡핑층(391) 상에 위치한다. 제 2 부화소 전극(PE2)은 제 2 콘택홀(CH2)을 통해 제 2 소스 전극(SE2)에 연결된다. 제 2 부화소 전극(PE2)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다. 즉, 제 2 부화소 전극(PE2)과 제 1 부화소 전극(PE1)은 동일한 공정으로 동시에 제조될 수 있다.
제 2 부화소 전극(PE2)은 전술된 제 1 부화소 전극(PE1)과 실질적으로 동일한 형상을 갖는다.
제 3 부화소 전극(PE3)은, 도 10에 도시된 바와 같이, 제 3 부화소 영역(P3)에 배치된다. 이때, 제 3 부화소 전극(PE3)은 캡핑층(391) 상에 위치한다. 제 3 부화소 전극(PE3)은 제 3 콘택홀(CH3)을 통해 제 3 소스 전극(SE3)에 연결된다. 제 3 부화소 전극(PE2)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다. 즉, 제 3 부화소 전극(PE3)과 제 1 부화소 전극(PE1)은 동일한 공정으로 동시에 제조될 수 있다.
제 3 부화소 전극(PE3)은 전술된 제 1 부화소 전극(PE1)과 실질적으로 동일한 형상을 갖는다.
제 4 부화소 전극(PE4)은, 도 10에 도시된 바와 같이, 제 4 부화소 영역(P4)에 배치된다. 이때, 제 4 부화소 전극(PE4)은 캡핑층(391) 상에 위치한다. 제 4 부화소 전극(PE4)은 제 4 콘택홀(CH4)을 통해 제 4 소스 전극(SE4)에 연결된다. 제 4 부화소 전극(PE4)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다. 즉, 제 4 부화소 전극(PE4)과 제 1 부화소 전극(PE1)은 동일한 공정으로 동시에 제조될 수 있다.
제 4 부화소 전극(PE4)은 전술된 제 1 부화소 전극(PE1)과 실질적으로 동일한 형상을 갖는다.
차광층(376)은, 도 11a 및 도 11b에 도시된 바와 같이, 제 2 기판(302) 상에 위치한다. 차광층(376)은, 제 1, 제 2, 제 3 및 제 4 부화소 영역들(P1, P2, P3, P4)을 제외한 나머지 부분에 위치한다. 이와 달리, 차광층(376)은 제 1 기판(301) 상에 위치할 수도 있다.
오버 코트층(722)은 차광층(376) 상에 위치한다. 이때, 오버 코트층(722)은 차광층(376)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 오버 코트층(722)은, 그 오버 코트층(722)과 제 2 기판(302) 사이에 위치한 구성 요소들, 예를 들어 전술된 차광층(376)과 같은 제 2 기판(302)의 구성 요소들 간의 높낮이차를 최소화하는 역할을 한다. 오버 코트층(722)은 생략될 수 있다.
공통 전극(330)은 오버 코트층(722) 상에 위치한다. 이때, 공통 전극(330)은 오버 코트층(722)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 이와 달리, 공통 전극(330)은 제 1 부화소 영역(P1), 제 2 부화소 영역(P2), 제 3 부화소 영역(P3) 및 제 4 부화소 영역(P4)에 대응되게 오버 코트층(722) 상에 위치할 수도 있다. 공통 전극(330)으로 공통 전압(Vcom)이 인가된다.
한편, 도시되지 않았지만, 본 발명의 액정 표시 장치는 제 1 편광판 및 제 2 편광판을 더 포함할 수 있다. 제 1 기판(301)과 제 2 기판(302)의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 전술된 제 1 편광판은 제 1 기판(301)의 하부면 상에 위치하며, 제 2 편광판은 제 2 기판(302)의 하부면 상에 위치한다.
제 1 편광판의 투과축과 제 2 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축은 게이트 라인(GL)에 평행하게 배열된다. 한편, 액정 표시 장치는 제 1 편광판 및 제 2 편광판 중 어느 하나만을 포함할 수도 있다.
한편, 도시되지 않았지만, 본 발명의 액정 표시 장치는 차폐 전극을 더 포함할 수 있다. 차폐 전극은 데이터 라인(DL)을 중첩하도록 캡핑층(391) 상에 위치할 수 있다. 예를 들어, 차폐 전극은 제 1 데이터 라인(DL1)과 동일한 형상으로 이 제 1 데이터 라인(DL1)을 따라 위치할 수 있다. 차폐 전극은 제 1 부화소 전극(PE1)과 동일한 물질로 제조될 수 있다. 차폐 전극으로 공통 전압(Vcom)이 인가될 수 있다. 차폐 전극은 제 1 데이터 라인(DL1)과 부화소 전극(제 1 내지 제 4 부화소 전극) 간에 전계가 형성되는 것을 방지한다. 또한, 차폐 전극과 공통 전극(330) 간에 등전위가 형성되므로, 차폐 전극과 공통 전극(330) 사이에 위치한 액정층을 통과한 광은 제 2 편광판에 의해 차단된다. 따라서, 데이터 라인(DL)에 대응되는 부분에서의 빛샘이 방지된다.
제 1 기판(301) 및 제 2 기판(302)은 유리 또는 플라스틱 등으로 이루어진 절연 기판이다.
제 1 기판(301)과 제 2 기판(302) 사이에 위치한 액정층은 액정 분자들을 포함하는 바, 이 액정 분자들은 음의 유전율을 가지며 수직 배향된 액정 분자일 수 있다.
도 11a에 도시된 바와 같이, 제 1 스위칭 소자(TFT1)의 제 1 게이트 전극(GE1)과 이의 제 1 소스 전극(SE1) 간의 중첩 면적을 제 1 중첩 면적(A1)으로 정의하고, 제 2 스위칭 소자(TFT2)의 제 2 게이트 전극(GE2)과 이의 제 2 소스 전극(SE2) 간의 중첩 면적을 제 2 중첩 면적(A2)으로 정의할 때, 제 1 중첩 면적(A1)은 제 2 중첩 면적(A2)과 다르다. 예를 들어, 제 2 중첩 면적(A2)이 제 1 중첩 면적(A1) 보다 크다.
제 1 중첩 면적(A1)은 제 1 게이트 전극(GE1)과 제 1 소스 전극(SE1) 간에 형성된 제 1 기생 커패시터(Cgs1)의 용량에 영향을 주며, 제 2 중첩 면적(A2)은 제 2 게이트 전극(GE2)과 제 2 소스 전극(SE2) 간에 형성된 제 2 기생 커패시터(Cgs2)의 용량에 영향을 준다. 따라서, 제 2 중첩 면적(A2)이 제 1 중첩 면적(A1)보다 크고 다른 조건이 모두 동일하다면, 제 2 기생 커패시터(Cgs2)의 용량은 제 1 기생 커패시터(Cgs1)의 용량보다 크다.
도 11b에 도시된 바와 같이, 제 3 스위칭 소자(TFT3)의 제 3 게이트 전극(GE3)과 이의 제 3 소스 전극(SE3) 간의 중첩 면적을 제 3 중첩 면적(A3)으로 정의하고, 제 4 스위칭 소자(TFT4)의 제 4 게이트 전극(GE4)과 이의 제 4 소스 전극(SE4) 간의 중첩 면적을 제 4 중첩 면적(A4)으로 정의할 때, 제 3 중첩 면적(A3)은 제 4 중첩 면적(A4)과 다르다. 예를 들어, 제 3 중첩 면적(A3)이 제 4 중첩 면적(A4) 보다 크다.
제 3 중첩 면적(A3)은 제 3 게이트 전극(GE3)과 제 3 소스 전극(SE3) 간에 형성된 제 3 기생 커패시터(Cgs3)의 용량에 영향을 주며, 제 4 중첩 면적(A4)은 제 4 게이트 전극(GE4)과 제 4 소스 전극(SE4) 간에 형성된 제 4 기생 커패시터(Cgs4)의 용량에 영향을 준다. 따라서, 제 3 중첩 면적(A3)이 제 4 중첩 면적(A4)보다 크고 다른 조건이 모두 동일하다면, 제 3 기생 커패시터(Cgs3)의 용량은 제 4 기생 커패시터(Cgs4)의 용량보다 크다.
도 12는 화소의 전기적인 등가 회로를 나타낸 다른 도면이다.
화소(PX)는, 도 12에 도시된 바와 같이, 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT2), 제 3 스위칭 소자(TFT3), 제 4 스위칭 소자(TFT4), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 3 부화소 전극(PE3), 제 4 부화소 전극(PE4), 제 1 액정 커패시터(Clc1), 제 2 액정 커패시터(Clc2), 제 3 액정 커패시터(Clc3), 제 4 액정 커패시터(Clc4), 제 1 보조 커패시터(Cst1), 제 2 보조 커패시터(Cst2), 제 3 보조 커패시터(Cst3), 제 4 보조 커패시터(Cst4), 제 1 기생 커패시터(Cgs1), 제 2 기생 커패시터(Cgs2), 제 3 기생 커패시터(Cgs3) 및 제 4 기생 커패시터(Cgs4)를 포함한다.
도 12의 화소(PX)에 포함된 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT2), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 3 부화소 전극(PE3), 제 4 부화소 전극(PE4), 제 1 액정 커패시터(Clc1), 제 2 액정 커패시터(Clc2), 제 3 액정 커패시터(Clc3), 제 4 액정 커패시터(Clc4), 제 1 보조 커패시터(Cst1), 제 2 보조 커패시터(Cst2), 제 3 보조 커패시터(Cst3), 제 4 보조 커패시터(Cst4), 제 1 기생 커패시터(Cgs1) 및 제 2 기생 커패시터(Cgs2)는 전술된 도 3의 화소에 포함된 그것들과 동일하므로, 위 열거된 구성 요소들에 대한 설명은 도 3 및 관련 기재를 참조한다.
도 12의 제 3 스위칭 소자(TFT3)는 제 1 게이트 라인(GL1), 제 2 데이터 라인(DL2) 및 제 3 부화소 전극(PE3)에 접속된다. 구체적으로, 제 3 스위칭 소자(TFT3)의 게이트 전극은 제 1 게이트 라인(GL1)에 접속되고, 이의 드레인 전극은 제 2 데이터 라인(DL2)에 접속되며, 그리고 이의 소스 전극은 제 3 부화소 전극(PE3)에 접속된다.
제 3 스위칭 소자(TFT3)는 제 1 게이트 라인(GL1)으로부터 제공된 게이트 신호(GS)의 게이트 고전압(VGH)에 의해 턴-온되며, 턴-온시 제 2 데이터 라인(DL2)으로부터의 데이터 전압을 제 3 부화소 전극(PE3)으로 인가한다. 한편, 제 3 스위칭 소자(TFT3)는 게이트 신호(GS)의 게이트 저전압(VGL)에 의해 턴-오프된다.
도 12의 제 4 스위칭 소자(TFT4)는 제 1 게이트 라인(GL1), 제 2 데이터 라인(DL2) 및 제 4 부화소 전극(PE4)에 접속된다. 구체적으로, 제 4 스위칭 소자(TFT4)의 게이트 전극은 제 1 게이트 라인(GL1)에 접속되고, 이의 드레인 전극은 제 2 데이터 라인(DL2)에 접속되며, 그리고 이의 소스 전극은 제 4 부화소 전극(PE4)에 접속된다.
제 4 스위칭 소자(TFT4)는 제 1 게이트 라인(GL1)으로부터 제공된 게이트 신호(GS)의 게이트 고전압(VGH)에 의해 턴-온되며, 턴-온시 제 2 데이터 라인(DL2)으로부터의 데이터 전압을 제 4 부화소 전극(PE4)으로 인가한다. 한편, 제 4 스위칭 소자(TFT4)는 게이트 신호(GS)의 게이트 저전압(VGL)에 의해 턴-오프된다.
도 12에서, 기생 커패시터들 간의 용량이 용이하게 비교될 수 있도록, 상대적으로 큰 용량을 갖는 기생 커패시터는 큰 크기로 그려져 있으며, 상대적으로 작은 용량을 갖는 기생 커패시터는 작은 크기로 그려져 있다. 예를 들어, 제 2 기생 커패시터(Cgs2)의 용량은 제 1 기생 커패시터(Cgs1)의 용량보다 더 크며, 제 4 기생 커패시터(Cgs4)의 용량은 제 3 기생 커패시터(Cgs3)의 용량보다 더 크다.
도 12에서, 제 1 데이터 라인(DL1)에 인가되는 데이터 전압의 극성은 제 2 데이터 라인(DL2)에 인가되는 데이터 전압의 극성과 다르다. 예를 들어, 어느 한 프레임 기간 동안 제 1 데이터 라인(DL1)의 데이터 전압이 정극성으로 유지될 때, 그 한 프레임 기간 동안 제 2 데이터 라인(DL2)의 데이터 전압은 부극성으로 유지된다.
도 13은 화소의 전기적인 등가 회로를 나타낸 또 다른 도면이다.
화소(PX)는, 도 13에 도시된 바와 같이, 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT2), 제 3 스위칭 소자(TFT3), 제 4 스위칭 소자(TFT4), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 3 부화소 전극(PE3), 제 4 부화소 전극(PE4), 제 1 액정 커패시터(Clc1), 제 2 액정 커패시터(Clc2), 제 3 액정 커패시터(Clc3), 제 4 액정 커패시터(Clc4), 제 1 보조 커패시터(Cst1), 제 2 보조 커패시터(Cst2), 제 3 보조 커패시터(Cst3), 제 4 보조 커패시터(Cst4), 제 1 기생 커패시터(Cgs1), 제 2 기생 커패시터(Cgs2), 제 3 기생 커패시터(Cgs3) 및 제 4 기생 커패시터(Cgs4)를 포함한다.
도 13의 화소(PX)에 포함된 제 1 스위칭 소자(TFT1), 제 3 스위칭 소자(TFT3), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 3 부화소 전극(PE3), 제 4 부화소 전극(PE4), 제 1 액정 커패시터(Clc1), 제 2 액정 커패시터(Clc2), 제 3 액정 커패시터(Clc3), 제 4 액정 커패시터(Clc4), 제 1 보조 커패시터(Cst1), 제 2 보조 커패시터(Cst2), 제 3 보조 커패시터(Cst3), 제 4 보조 커패시터(Cst4), 제 1 기생 커패시터(Cgs1), 제 2 기생 커패시터(Cgs2), 제 3 기생 커패시터(Cgs3), 제 4 기생 커패시터(Cgs4)는 전술된 도 3의 화소에 포함된 그것들과 동일하므로, 위 열거된 구성 요소들에 대한 설명은 도 3 및 관련 기재를 참조한다.
도 13의 제 2 스위칭 소자(TFT2)는 제 2 게이트 라인(GL2), 제 1 데이터 라인(DL1) 및 제 2 부화소 전극(PE2)에 접속된다. 구체적으로, 제 2 스위칭 소자(TFT2)의 게이트 전극은 제 2 게이트 라인(GL2)에 접속되고, 이의 드레인 전극은 제 1 데이터 라인(DL1)에 접속되며, 그리고 이의 소스 전극은 제 2 부화소 전극(PE2)에 접속된다.
제 2 스위칭 소자(TFT2)는 제 2 게이트 라인(GL2)으로부터 제공된 게이트 신호(GS)의 게이트 고전압(VGH)에 의해 턴-온되며, 턴-온시 제 1 데이터 라인(DL1)으로부터의 데이터 전압을 제 2 부화소 전극(PE2)으로 인가한다. 한편, 제 2 스위칭 소자(TFT2)는 게이트 신호(GS)의 게이트 저전압(VGL)에 의해 턴-오프된다.
도 13의 제 4 스위칭 소자(TFT4)는 제 2 게이트 라인(GL2), 제 1 데이터 라인(DL1) 및 제 4 부화소 전극(PE4)에 접속된다. 구체적으로, 제 4 스위칭 소자(TFT4)의 게이트 전극은 제 2 게이트 라인(GL2)에 접속되고, 이의 드레인 전극은 제 1 데이터 라인(DL1)에 접속되며, 그리고 이의 소스 전극은 제 4 부화소 전극(PE4)에 접속된다.
제 4 스위칭 소자(TFT4)는 제 2 게이트 라인(GL2)으로부터 제공된 게이트 신호(GS)의 게이트 고전압(VGH)에 의해 턴-온되며, 턴-온시 제 1 데이터 라인(DL1)으로부터의 데이터 전압을 제 4 부화소 전극(PE4)으로 인가한다. 한편, 제 4 스위칭 소자(TFT4)는 게이트 신호(GS)의 게이트 저전압(VGL)에 의해 턴-오프된다.
도 13에서, 기생 커패시터들 간의 용량이 용이하게 비교될 수 있도록, 상대적으로 큰 용량을 갖는 기생 커패시터는 더 큰 크기로 그려져 있으며, 상대적으로 작은 용량을 갖는 기생 커패시터는 더 작은 크기로 그려져 있다. 예를 들어, 제 2 기생 커패시터(Cgs2)의 용량은 제 1 기생 커패시터(Cgs1)의 용량보다 더 크며, 제 3 기생 커패시터(Cgs3)의 용량은 제 4 기생 커패시터(Cgs4)의 용량보다 더 크다.
한편, 도 13 화소에 포함된 제 3 기생 커패시터(Cgs3)는 다른 화소에 포함된 제 1 기생 커패시터와 동일한 용량을 가지며, 도 13에 포함된 화소의 제 4 기생 커패시터(Cgs4)는 상기 다른 화소에 포함된 제 2 기생 커패시터와 동일한 용량을 가질 수 있다. 여기서, 상기 다른 화소는 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2) 및 제 2 데이터 라인(DL2)에 접속된 화소를 의미한다. 즉, 전술된 도 5와 같이, 홀수 번째 데이터 라인에 연결된 화소와 짝수 번째 데이터 라인에 연결된 화소는 서로 다른 구조를 가질 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
DL1: 제 1 데이터 라인
GL1: 제 1 게이트 라인
PE1-PE4: 제 1 내지 제 4 부화소 전극
TFT1-TFT4: 제 1 내지 제 4 스위칭 소자
Cgs1-Cgs4: 제 1 내지 제 4 기생 커패시터
Clc1-Clc4: 제 1 내지 제 4 액정 커패시터
Cst1-Cst4: 제 1 내지 제 4 보조 커패시터
330: 공통 전극
371-374: 제 1 내지 제 4 유지 전극

Claims (20)

  1. 복수의 화소를 포함하며;
    적어도 하나의 화소는,
    적어도 하나의 게이트 라인 및 적어도 하나의 데이터 라인에 접속된 제 1, 제 2, 제 3 및 제 4 스위칭 소자;
    상기 제 1 스위칭 소자에 접속된 제 1 부화소 전극;
    상기 제 2 스위칭 소자에 접속된 제 2 부화소 전극;
    상기 제 3 스위칭 소자에 접속된 제 3 부화소 전극;
    상기 제 4 스위칭 소자에 접속된 제 4 부화소 전극;
    상기 제 1 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 1 커패시터;
    상기 제 2 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 2 커패시터;
    상기 제 3 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 3 커패시터;
    상기 제 4 스위칭 소자의 게이트 전극과 소스 전극 사이에 접속된 제 4 커패시터를 포함하며;
    상기 제 1 내지 제 4 커패시터 중 적어도 2개가 서로 다른 용량을 갖는 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스위칭 소자는 게이트 라인, 데이터 라인 및 상기 제 1 부화소 전극에 접속되며;
    상기 제 2 스위칭 소자는 상기 게이트 라인, 상기 데이터 라인 및 상기 제 2 부화소 전극에 접속되며;
    상기 제 3 스위칭 소자는 상기 게이트 라인, 상기 데이터 라인 및 상기 제 3 부화소 전극에 접속되며;
    상기 제 4 스위칭 소자는 상기 게이트 라인, 상기 데이터 라인 및 상기 제 4 부화소 전극에 접속된 액정 표시 장치.
  3. 제 2 항에 있어서,
    상기 제 1 커패시터는 상기 제 2 커패시터와 다른 용량을 가지며;
    상기 제 3 커패시터는 상기 제 4 커패시터와 다른 용량을 갖는 액정 표시 장치.
  4. 제 3 항에 있어서,
    상기 제 1 커패시터와 제 4 커패시터가 동일한 용량을 가지며;
    상기 제 2 커패시터와 제 3 커패시터가 동일한 용량을 갖는 액정 표시 장치.
  5. 제 3 항에 있어서,
    상기 제 2 커패시터는 상기 제 1 커패시터보다 더 큰 용량을 가지며;
    상기 제 3 커패시터는 상기 제 4 커패시터보다 더 큰 용량을 갖는 액정 표시 장치.
  6. 제 2 항에 있어서,
    상기 제 1 부화소 전극과 상기 제 2 부화소 전극은 상기 게이트 라인을 사이에 두고 서로 인접하여 위치하며;
    상기 제 3 부화소 전극과 상기 제 4 부화소 전극은 상기 게이트 라인을 사이에 두고 위치한 액정 표시 장치.
  7. 제 2 항에 있어서,
    상기 제 1 부화소 전극과 상기 제 3 부화소 전극은 상기 데이터 라인을 사이에 두고 인접하여 위치하며;
    상기 제 2 부화소 전극과 상기 제 4 부화소 전극은 상기 데이터 라인을 사이에 두고 인접하여 위치한 액정 표시 장치.
  8. 제 2 항에 있어서,
    상기 적어도 하나의 화소에 포함된 제 3 커패시터와, 상기 게이트 라인 및 다른 데이터 라인에 접속된 다른 화소의 제 1 커패시터는 동일한 용량을 가지며;
    상기 적어도 하나의 화소에 포함된 제 4 커패시터와 상기 다른 화소의 제 2 커패시터는 동일한 용량을 갖는 액정 표시 장치.
  9. 제 8 항에 있어서,
    상기 데이터 라인에 인가되는 데이터 전압의 극성과 상기 다른 데이터 라인에 인가되는 데이터 전압의 극성이 다른 액정 표시 장치.
  10. 제 1 항에 있어서,
    상기 제 1 스위칭 소자는 게이트 라인, 제 1 데이터 라인 및 상기 제 1 부화소 전극에 접속되며;
    상기 제 2 스위칭 소자는 상기 게이트 라인, 상기 제 1 데이터 라인 및 상기 제 2 부화소 전극에 접속되며;
    상기 제 3 스위칭 소자는 상기 게이트 라인, 제 2 데이터 라인 및 상기 제 3 부화소 전극에 접속되며;
    상기 제 4 스위칭 소자는 상기 게이트 라인, 상기 제 2 데이터 라인 및 상기 제 4 부화소 전극에 접속되는 액정 표시 장치.
  11. 제 10 항에 있어서,
    상기 제 1 커패시터는 상기 제 2 커패시터와 다른 용량을 가지며;
    상기 제 3 커패시터는 상기 제 4 커패시터와 다른 용량을 갖는 액정 표시 장치.
  12. 제 11 항에 있어서,
    상기 제 1 커패시터와 상기 제 3 커패시터가 동일한 용량을 가지며;
    상기 제 3 커패시터와 상기 제 4 커패시터가 동일한 용량을 갖는 액정 표시 장치.
  13. 제 11 항에 있어서,
    상기 제 2 커패시터는 제 1 커패시터보다 더 큰 용량을 가지며;
    상기 제 4 커패시터는 상기 제 3 커패시터보다 더 큰 용량을 갖는 액정 표시 장치.
  14. 제 1 항에 있어서,
    상기 제 1 스위칭 소자는 제 1 게이트 라인, 데이터 라인 및 상기 제 1 부화소 전극에 접속되며;
    상기 제 2 스위칭 소자는 제 2 게이트 라인, 상기 데이터 라인 및 상기 제 2 부화소 전극에 접속되며;
    상기 제 3 스위칭 소자는 상기 제 1 게이트 라인, 상기 데이터 라인 및 상기 제 3 부화소 전극에 접속되며;
    상기 제 4 스위칭 소자는 상기 제 2 게이트 라인, 상기 데이터 라인 및 상기 제 4 부화소 전극에 접속되는 액정 표시 장치.
  15. 제 14 항에 있어서,
    상기 제 1 커패시터는 상기 제 2 커패시터와 다른 용량을 가지며;
    상기 제 3 커패시터는 상기 제 4 커패시터와 다른 용량을 갖는 액정 표시 장치.
  16. 제 15 항에 있어서,
    상기 제 1 커패시터와 상기 제 4 커패시터가 동일한 용량을 가지며;
    상기 제 2 커패시터와 상기 제 3 커패시터가 동일한 용량을 갖는 액정 표시 장치.
  17. 제 15 항에 있어서,
    상기 제 2 커패시터는 상기 제 1 커패시터보다 더 큰 용량을 가지며;
    상기 제 3 커패시터는 상기 제 4 커패시터보다 더 큰 용량을 갖는 액정 표시 장치.
  18. 제 14 항에 있어서,
    상기 적어도 하나의 화소에 포함된 제 3 커패시터와, 상기 제 1 게이트 라인, 상기 제 2 게이트 라인 및 다른 데이터 라인에 접속된 다른 화소의 제 1 커패시터는 동일한 용량을 가지며;
    상기 적어도 하나의 화소에 포함된 제 4 커패시터와 상기 다른 화소의 제 2 커패시터는 동일한 용량을 갖는 액정 표시 장치.
  19. 제 1 항에 있어서,
    어느 하나의 스위칭 소자의 게이트 전극과 소스 전극 간의 중첩 면적이 적어도 다른 하나의 스위칭 소자의 게이트 전극과 소스 전극 간의 중첩 면적과 다른 액정 표시 장치.
  20. 제 1 항에 있어서,
    상기 적어도 하나의 화소는 시분할 방식으로 구동되는 액정 표시 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106249490A (zh) * 2016-09-09 2016-12-21 京东方科技集团股份有限公司 阵列基板、显示面板和显示装置
TWI598864B (zh) * 2016-10-21 2017-09-11 友達光電股份有限公司 顯示裝置
KR20180063937A (ko) * 2016-12-02 2018-06-14 삼성디스플레이 주식회사 표시 패널 및 이를 리페어하기 위한 방법
US20180239208A1 (en) * 2017-02-23 2018-08-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. Pixel structures, array substrates and liquid crystal display panels
CN109067942B (zh) * 2018-08-03 2021-03-16 Oppo广东移动通信有限公司 显示屏和具有其的电子装置
CN109300920B (zh) * 2018-11-05 2020-04-17 惠科股份有限公司 阵列基板、显示面板和显示装置
US10997932B2 (en) * 2019-04-23 2021-05-04 Xianyang Caihong Optoelectronics Technology Co., Ltd Method for driving pixel matrix and display device
KR102651600B1 (ko) * 2019-10-16 2024-03-26 삼성디스플레이 주식회사 표시 장치
CN111508416B (zh) * 2020-04-30 2021-09-03 武汉华星光电半导体显示技术有限公司 显示器及其驱动方法
JP2023002378A (ja) * 2021-06-22 2023-01-10 株式会社ジャパンディスプレイ 表示装置
TWI825616B (zh) * 2022-03-10 2023-12-11 奕力科技股份有限公司 穿戴型顯示裝置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130025066A (ko) * 2011-09-01 2013-03-11 삼성디스플레이 주식회사 액정 표시 장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100317621B1 (ko) * 1999-02-24 2001-12-22 구본준, 론 위라하디락사 액정표시장치
JP4540219B2 (ja) * 2000-12-07 2010-09-08 エーユー オプトロニクス コーポレイション 画像表示素子、画像表示装置、画像表示素子の駆動方法
KR101048700B1 (ko) * 2004-04-30 2011-07-12 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
CN102621730B (zh) * 2007-04-02 2015-05-27 群创光电股份有限公司 液晶面板
JP5542297B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
KR101458903B1 (ko) * 2008-01-29 2014-11-07 삼성디스플레이 주식회사 액정 표시 장치 및 그 구동 방법
KR101409985B1 (ko) * 2008-01-31 2014-06-20 삼성디스플레이 주식회사 액정 표시 장치
TWI427381B (zh) * 2008-12-12 2014-02-21 Innolux Corp 主動式矩陣顯示器及其驅動方法
KR101545639B1 (ko) 2008-12-12 2015-08-20 삼성디스플레이 주식회사 표시기판, 이의 제조방법 및 이를 갖는 액정표시장치
KR101542511B1 (ko) * 2008-12-24 2015-08-07 삼성디스플레이 주식회사 표시 장치
KR20100092738A (ko) 2009-02-13 2010-08-23 삼성전자주식회사 액정 표시 장치 및 그 제조 방법
KR101668380B1 (ko) * 2009-05-19 2016-10-24 삼성디스플레이 주식회사 액정 표시 장치
KR20120120761A (ko) * 2011-04-25 2012-11-02 삼성디스플레이 주식회사 액정 표시 장치
TWI562156B (en) * 2011-05-13 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
KR101939782B1 (ko) * 2011-09-07 2019-01-18 삼성디스플레이 주식회사 액정 표시 장치
TWI494675B (zh) * 2012-08-17 2015-08-01 Au Optronics Corp 立體顯示面板、顯示面板及其驅動方法
TWI481942B (zh) * 2013-01-23 2015-04-21 Au Optronics Corp 顯示面板之畫素結構
CN103424923B (zh) * 2013-08-07 2015-11-25 京东方科技集团股份有限公司 一种液晶显示屏、其驱动方法及显示装置
KR102108505B1 (ko) * 2013-10-23 2020-05-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 액정 표시 장치
KR102243267B1 (ko) * 2013-11-26 2021-04-23 삼성디스플레이 주식회사 표시 장치
KR102159682B1 (ko) * 2013-12-13 2020-10-15 삼성디스플레이 주식회사 액정 표시 장치
KR102141948B1 (ko) * 2013-12-31 2020-08-06 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 이용한 액정표시장치
KR102128969B1 (ko) * 2014-02-17 2020-07-02 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
TWI542932B (zh) * 2014-07-22 2016-07-21 友達光電股份有限公司 顯示面板及曲面顯示器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130025066A (ko) * 2011-09-01 2013-03-11 삼성디스플레이 주식회사 액정 표시 장치

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US10234736B2 (en) 2019-03-19

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