KR20170046632A

KR20170046632A - 표면 처리 동박, 적층판, 프린트 배선판, 전자 기기, 캐리어 부착 동박 및 프린트 배선판의 제조 방법

Info

Publication number: KR20170046632A
Application number: KR1020170051179A
Authority: KR
Inventors: 데루마사 모리야마
Original assignee: 제이엑스금속주식회사
Priority date: 2013-11-29
Filing date: 2017-04-20
Publication date: 2017-05-02
Also published as: CN104717831A; JP5710737B1; PH12014000344A1; JP2015105421A; TW201524280A; CN104717831B; KR20150062988A; TWI619409B; PH12014000344B1

Abstract

고주파 회로 기판에 사용해도 전송 손실이 양호하게 억제되는 표면 처리 동박을 제공한다. 적어도 일방의 표면에 표면 처리층이 형성된 표면 처리 동박으로서, 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량이 1000 ㎍/d㎡ 이하이고, 표면 처리층이 Zn 금속층 또는 Zn 을 함유하는 합금 처리층을 갖고, 표면 처리층 표면에 있어서의 레이저 현미경에 의해 측정된 2 차원 표면적에 대한 3 차원 표면적의 비가 1.0 ∼ 1.9 이고, 적어도 일방의 표면의 표면 조도 Rz JIS 가 2.2 ㎛ 이하인 표면 처리 동박.

Description

표면 처리 동박, 적층판, 프린트 배선판, 전자 기기, 캐리어 부착 동박 및 프린트 배선판의 제조 방법{SURFACE-TREATED COPPER FOIL, LAMINATE, PRINTED WIRING BOARD, ELECTRONIC DEVICE, COPPER FOIL WITH CARRIER AND METHOD OF MAUNFACTURING PRINTED WIRING BOARD}

본 발명은 표면 처리 동박, 적층판, 프린트 배선판, 전자 기기, 캐리어 부착 동박 및 프린트 배선판의 제조 방법에 관한 것으로, 특히 고주파 회로 기판 용도에 적합한 표면 처리 동박, 적층판, 프린트 배선판, 전자 기기, 캐리어 부착 동박 및 프린트 배선판의 제조 방법에 관한 것이다.

프린트 배선판은 지난 반세기에 걸쳐 큰 진전을 이루어, 오늘날에는 거의 모든 전자 기기에 사용되기에 이르렀다. 최근의 전자 기기의 소형화, 고성능화 요구의 증대에 수반하여 탑재 부품의 고밀도 실장화나 신호의 고주파화가 진전되어, 프린트 배선판에 대해 우수한 고주파 대응이 요구되고 있다.

고주파용 기판에는 출력 신호의 품질을 확보하기 위해, 전송 손실의 저감이 요구되고 있다. 전송 손실은, 주로 수지 (기판측) 에서 기인하는 유전체 손실과, 도체 (동박측) 에서 기인하는 도체 손실로 이루어져 있다. 유전체 손실은, 수지의 유전율 및 유전 정접이 작아질수록 감소한다. 고주파 신호에 있어서, 도체 손실은, 주파수가 높아질수록 전류는 도체의 표면에만 흐르게 된다는 표피 효과에 의해 전류가 흐르는 단면적이 감소하고, 저항이 높아지는 것이 주요 원인이 되고 있다.

고주파용 동박의 전송 손실을 저감시키는 기술로는, 예를 들어, 특허문헌 1 에, 금속박 표면의 편면 또는 양면에 은 또는 은합금을 피복하고, 그 은 또는 은합금 피복층 상에, 은 또는 은합금 이외의 피복층이 상기 은 또는 은합금 피복층의 두께보다 얇게 형성되어 있는 고주파 회로용 금속박이 개시되어 있다. 그리고, 이것에 의하면, 위생 통신에서 사용되는 초고주파 영역에 있어서도 표피 효과에 의한 손실을 작게 한 금속박을 제공할 수 있다고 기재되어 있다.

또, 특허문헌 2 에는, 압연 동박의 재결정 어닐링 후의 압연면에서의 X 선 회절로 구한 (200) 면의 적분 강도 (I(200)) 이, 미분말 구리의 X 선 회절로 구한 (200) 면의 적분 강도 (I₀(200)) 에 대해 I(200)/I₀(200) ＞ 40 이고, 그 압연면에 전해 도금에 의한 조화 처리를 실시한 후의 조화 처리면의 산술 평균 조도 (이하, Ra 로 한다) 가 0.02 ㎛ ∼ 0.2 ㎛, 10 점 평균 조도 (이하, Rz 로 한다) 가 0.1 ㎛ ∼ 1.5 ㎛ 로서, 프린트 회로 기판용 소재인 것을 특징으로 하는 고주파 회로용조화 처리 압연 동박이 개시되어 있다. 그리고, 이것에 의하면, 1 ㎓ 를 초과하는 고주파수 하에서의 사용이 가능한 프린트 회로판을 제공할 수 있다고 기재되어 있다.

또한, 특허문헌 3 에는, 동박의 표면의 일부가 혹상 돌기로 이루어지는 표면조도가 2 ∼ 4 ㎛ 인 요철면인 것을 특징으로 하는 전해 동박이 개시되어 있다. 그리고, 이것에 의하면, 고주파 전송 특성이 우수한 전해 동박을 제공할 수 있다고 기재되어 있다.

일본 특허공보 제4161304호 일본 특허공보 제4704025호 일본 공개특허공보 2004-244656호

도체 (동박측) 에서 기인하는 도체 손실은, 상기 서술한 바와 같이 표피 효과에 의해 저항이 커지는 것에서 기인하는데, 이 저항은, 동박 자체의 저항뿐만 아니라, 동박 표면에 있어서 수지 기판과의 접착성을 확보하기 위해서 행해지는 조화 처리에 의해 형성된 표면 처리층의 저항의 영향도 있는 것, 구체적으로는, 동박 표면의 조도가 도체 손실의 주된 요인으로, 조도가 작을수록 전송 손실이 감소하는 것이 알려져 있다.

또, 동박의 표면 처리로서 조화 처리를 실시하는 경우, Cu-Ni 합금 처리나 Cu-Co-Ni 합금 처리를 이용하여 내열 처리 및 방청 처리를 실시하는 경우, Ni-Zn 합금 처리나 Co-Ni 합금 처리를 이용하는 것이 일반적이다.

그러나, 상기 조화 처리, 내열 처리 및 방청 처리에서 일반적으로 사용하는 Co 및 Ni, 또한 Fe 는, 상온에서 강자성을 나타내는 금속으로, 표면 처리층 중에 성분으로서 포함되는 경우, 자성의 영향에 의해 도체 내의 전류 분포 및 자계 분포가 영향을 받아 동박의 전송 특성이 악화되는 문제가 발생한다.

본 발명은, 고주파 회로 기판에 사용해도 전송 손실이 양호하게 억제되는 표면 처리 동박, 적층판, 프린트 배선판, 전자 기기, 캐리어 부착 동박 및 프린트 배선판의 제조 방법을 제공하는 것을 목적으로 한다.

본 발명자는, 전송 특성에 미치는 강자성 금속의 영향을 억제하기 위해, 동박의 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량을 소정량 이하로 제어하고, 또한 대체 성분으로서 상온에서 강자성을 나타내지 않는 Zn 을 함유시킴으로써 고주파 전송 손실을 더욱 저감시킬 수 있는 것을 알아냈다. 또한, 종래의 고주파용 동박에서 관리되고 있었던 표면 조도 Rz 에 더하여, 수지 (유전체) 와의 접촉 면적을 보다 정확하게 나타내는 3 차원 표면적의 2 차원 표면적에 대한 비가 전송 손실에 현저한 영향을 미치는 것을 알아냈다.

이상의 지견을 기초로 하여 완성된 본 발명은, 일 측면에 있어서, 적어도 일방의 표면에 표면 처리층이 형성된 표면 처리 동박으로서, 상기 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량이 1000 ㎍/d㎡ 이하이고, 상기 표면 처리층이 Zn 금속층 또는 Zn 을 함유하는 합금 처리층을 갖고, 상기 표면 처리층 표면에 있어서의 레이저 현미경에 의해 측정된 2 차원 표면적에 대한 3 차원 표면적의 비가 1.0 ∼ 1.9 이고, 적어도 일방의 표면의 표면 조도 Rz JIS 가 2.2 ㎛ 이하인 표면 처리 동박이다.

본 발명의 표면 처리 동박은, 일 실시형태에 있어서, 상기 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량이 500 ㎍/d㎡ 이하이다.

본 발명의 표면 처리 동박은, 다른 일 실시형태에 있어서, 상기 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량이 300 ㎍/d㎡ 이하이다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 상기 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량이 0 ㎍/d㎡ 이다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 양 표면의 표면 조도 Rz JIS 가 2.2 ㎛ 이하이다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 상기 표면 처리층이 조화 처리층을 포함한다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 상기 조화 처리층에 있어서의 Cu 의 부착량이 0.10 g/d㎡ 이하이다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 상기 표면 처리층에 있어서, 상기 조화 처리층 상에 상기 Zn 금속층 또는 Zn 을 함유하는 합금 처리층이 형성되어 있다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 상기 Zn 을 함유하는 합금 처리층이 Cu-Zn 합금층이다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 상기 표면 처리층에 있어서의 Zn 의 부착량이 5 ㎎/d㎡ 이하이다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 상기 표면 처리층에 있어서, 상기 Zn 금속층 또는 Zn 을 함유하는 합금 처리층 상에 크로메이트 처리층이 형성되어 있다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 상기 크로메이트 처리층 상에 실란 커플링 처리층이 형성되어 있다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 상기 표면 처리층에 있어서의 Cu, Zn, Co, Ni, Fe 의 합계 부착량이 0.10 g/d㎡ 이하이다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 플렉시블 프린트 배선판용이다.

본 발명의 표면 처리 동박은, 또 다른 일 실시형태에 있어서, 5 ㎓ 이상의 고주파 회로 기판용이다.

본 발명은 다른 일 측면에 있어서, 본 발명의 표면 처리 동박과 수지 기판을 적층하여 제조한 적층판이다.

본 발명은, 또 다른 일 측면에 있어서, 본 발명의 적층판을 재료로 한 프린트 배선판이다.

본 발명은, 또 다른 일 측면에 있어서, 본 발명의 프린트 배선판을 사용한 전자 기기이다.

본 발명은, 또 다른 일 측면에 있어서, 캐리어의 일방의 면 또는 양방의 면에, 중간층, 극박 동층을 이 순서로 갖는 캐리어 부착 동박으로서, 상기 극박 동층이 본 발명의 표면 처리 동박인 캐리어 부착 동박이다.

본 발명의 캐리어 부착 동박은, 일 실시형태에 있어서, 상기 캐리어의 일방의 면에 상기 중간층, 상기 극박 동층을 이 순서로 갖고, 상기 캐리어의 타방의 면에 조화 처리층을 갖는다.

본 발명은, 또 다른 일 측면에 있어서, 본 발명의 캐리어 부착 동박과 수지 기판을 적층하여 제조한 적층판이다.

본 발명은, 또 다른 일 측면에 있어서, 본 발명의 캐리어 부착 동박과 절연 기판을 준비하는 공정,

상기 캐리어 부착 동박과 절연 기판을 적층하는 공정,

상기 캐리어 부착 동박과 절연 기판을 적층한 후에, 상기 캐리어 부착 동박의 캐리어를 떼어내는 공정을 거쳐 금속 피복 적층판을 형성하고,

그 후, 세미 애디티브법, 서브트랙티브법, 파틀리 애디티브법 또는 모디파이드 세미 애디티브법 중 어느 방법에 의해, 회로를 형성하는 공정을 포함하는 프린트 배선판의 제조 방법이다.

본 발명은, 또 다른 일 측면에 있어서, 본 발명의 캐리어 부착 동박의 상기 극박 동층측 표면 또는 상기 캐리어측 표면에 회로를 형성하는 공정,

상기 회로가 매몰되도록 상기 캐리어 부착 동박의 상기 극박 동층측 표면 또는 상기 캐리어측 표면에 수지층을 형성하는 공정,

상기 수지층 상에 회로를 형성하는 공정,

상기 수지층 상에 회로를 형성한 후에, 상기 캐리어 또는 상기 극박 동층을 박리시키는 공정, 및

상기 캐리어 또는 상기 극박 동층을 박리시킨 후에, 상기 극박 동층 또는 상기 캐리어를 제거함으로써, 상기 극박 동층측 표면 또는 상기 캐리어측 표면에 형성한, 상기 수지층에 매몰되어 있는 회로를 노출시키는 공정을 포함하는 프린트 배선판의 제조 방법이다.

본 발명에 의하면, 고주파 회로 기판에 사용해도 전송 손실이 양호하게 억제되는 표면 처리 동박, 적층판, 프린트 배선판, 전자 기기, 캐리어 부착 동박 및 프린트 배선판의 제조 방법을 제공할 수 있다.

도 1 은 실시예 및 비교예에 관련된 Co, Ni, Fe 의 합계 부착량과 표면 조도 Rz 의 관계를 나타내는 그래프이다.
도 2 는 실시예 및 비교예에 관련된 Co, Ni, Fe 의 합계 부착량과, 2 차원 표면적에 대한 3 차원 표면적의 비의 관계를 나타내는 그래프이다.
도 3 은 실시예 및 비교예에 관련된 Co, Ni, Fe, Cu, Zn 의 합계 부착량과 전송 손실의 관계를 나타내는 그래프이다.

(동박 기재)

본 발명에 사용할 수 있는 동박 기재의 형태에 특별히 제한은 없지만, 전형적으로는 압연 동박이나 전해 동박의 형태로 사용할 수 있다. 일반적으로는, 전해 동박은 황산구리 도금욕으로부터 티탄이나 스테인리스의 드럼 상으로 구리를 전해 석출하여 제조되고, 압연 동박은 압연 롤에 의한 소성 가공과 열 처리를 반복하여 제조된다. 굴곡성이 요구되는 용도에는 압연 동박을 적용하는 경우가 많다.

동박 기재의 재료로는 프린트 배선판의 도체 패턴으로서 통상적으로 사용되는 터프 피치 동이나 무산소동과 같은 고순도의 구리 외에, 예를 들어 Sn 함유 구리, Ag 함유 구리, Cr, Zr 또는 Mg 등을 첨가한 구리 합금, Ni 및 Si 등을 첨가한 콜손계 구리 합금과 같은 구리 합금도 사용 가능하다. 또한, 본 명세서에 있어서 용어 「동박」을 단독으로 사용했을 때에는, 구리 합금박도 포함하는 것으로 한다. 고주파 회로 기판용 동박으로서 구리 합금박을 사용하는 경우에는, 구리에 비해 전기 저항률이 현저히 상승하지 않는 것이 바람직하다.

또한, 동박 기재의 판두께는 특별히 한정할 필요는 없지만, 예를 들어 1 ∼ 300 ㎛, 혹은 3 ∼ 100 ㎛, 혹은 5 ㎛ ∼ 70 ㎛, 혹은 6 ㎛ ∼ 35 ㎛, 혹은 9 ㎛ ∼ 18 ㎛ 이다.

(표면 처리층)

동박 기재의 표면에는, 조화 처리층, 방청층, 내열층, 실란 커플링 처리층에서 선택되는 1 종 이상의 층에 의한 표면 처리층이 형성되어 있는 것이 바람직하다. 본 발명의 표면 처리층은, 이와 같이 수지와의 접착면 (M 면) 에 형성되어 있어도 되고, 접착면 (M 면) 과 반대측의 면 (S 면) 에 형성되어 있어도 되고, 양면에 형성되어 있어도 된다.

조화 처리는, 예를 들어, 구리 또는 구리 합금으로 조화 입자를 형성함으로써 실시할 수 있다. 조화 처리는 미세한 것이어도 된다. 또, 조화 처리 후, 피복 도금 처리를 실시해도 된다. 이들 조화 처리, 방청 처리, 내열 처리, 실란 처리, 처리액에 대한 침지 처리나 도금 처리에 의해 형성되는 표면 처리층은, Cu, Ni, Fe, Co, Zn, Cr, Mo, W, P, As, Ag, Sn, Ge 로 이루어지는 군에서 선택된 어느 단체 (單體) 또는 어느 1 종 이상의 합금, 또는 유기물을 포함해도 된다.

전송 특성에 미치는 강자성 금속의 영향을 억제하기 위해, 동박의 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량을, 후술하는 바와 같이 소정량 이하로 제어하고, 또한 대체 성분으로서 상온에서 강자성을 나타내지 않는 Zn 을 함유시킴으로써 고주파 전송 손실을 더욱 저감시킬 수 있다. 이 때문에, 표면 처리층은, Zn 금속층 또는 Zn 을 함유하는 합금 처리층을 가지고 있다. 또, Zn 을 함유하는 합금 처리층은, Cu-Zn 합금층이어도 된다. Cu-Zn 합금층으로 함으로써, Zn 단독의 금속층으로 하는 것보다도 내열성과 내약품성을 향상시킬 수 있다.

표면 처리층이 조화 처리층, 방청층, 내열층, 실란 커플링 처리층 중 어느 것을 사용하여 형성하는 경우, 그들의 순서는 특별히 한정되지 않지만, 예를 들어, 동박 표면에 조화 처리층을 형성하고, 당해 조화 처리층 상에, 방청ㆍ내열층으로서 Zn 금속층 또는 Zn 을 함유하는 합금 처리층을 형성해도 된다. 또, Zn 금속층 또는 Zn 을 함유하는 합금 처리층 상에는, 크로메이트 처리층을 형성해도 된다. 또한, 크로메이트 처리층 상에는, 실란 커플링 처리층을 형성해도 된다.

(금속 부착량)

본 발명의 표면 처리 동박은, 표면 처리층에 있어서, Co, Ni, Fe 의 합계 부착량이 1000 ㎍/d㎡ 이하로 제어되어 있다. 본 발명의 표면 처리 동박은, 이와 같이, 전송 손실의 원인이 되는, 투자율이 비교적 높고 도전율이 비교적 낮은 Co, Ni, Fe 의 부착량이 제어되어 있기 때문에, 고주파 전송 손실을 저감시킬 수 있다. 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량은, 바람직하게는 500 ㎍/d㎡ 이하이고, 보다 바람직하게는 300 ㎍/d㎡ 이하이고, 더욱더 바람직하게는 0 ㎍/d㎡ (분석의 정량 하한값 이하를 나타낸다) 이다.

표면 처리층이 조화 처리층을 포함하는 경우, 당해 조화 처리층에 있어서의 Cu 의 부착량이 0.10 g/d㎡ 이하인 것이 바람직하다. 이와 같은 구성에 의하면, 고주파 전송 손실을 보다 저감시킬 수 있다. 조화 처리층에 있어서의 Cu 의 부착량은 0.09 g/d㎡ 이하인 것이 보다 바람직하고, 0.08 g/d㎡ 이하인 것이 더욱더 바람직하고, 전형적으로는 0.04 ∼ 0.08 g/d㎡ 이다.

표면 처리층에 있어서의 Zn 의 부착량은 5 ㎎/d㎡ 이하인 것이 바람직하다. 이와 같은 구성에 의하면, 내약품성이 향상되고, 내열성이 양호해진다. 표면 처리층에 있어서의 Zn 의 부착량은 4.5 ㎎/d㎡ 이하인 것이 보다 바람직하고, 4 ㎎/d㎡ 이하인 것이 더욱 바람직하고, 전형적으로는 0.1 ∼ 4.5 ㎎/d㎡ 이다.

표면 처리층에 있어서의 Cu, Zn, Co, Ni, Fe 의 합계 부착량은 0.10 g/d㎡ 이하인 것이 바람직하다. 이와 같은 구성에 의하면, 고주파 전송 손실을 보다 저감시킬 수 있다. 표면 처리층에 있어서의 Cu, Zn, Co, Ni, Fe 의 합계 부착량은 0.09 g/d㎡ 이하인 것이 보다 바람직하고, 0.08 g/d㎡ 이하인 것이 더욱 바람직하고, 전형적으로는 0.04 ∼ 0.08 g/d㎡ 이다.

(표면 조도 Rz)

동박 표면의 조도는 도체 손실의 주된 요인으로, 조도가 작을수록 전송 손실이 감소한다. 이와 같은 관점에서, 본 발명의 표면 처리 동박은, 적어도 일방의 표면의 표면 조도 Rz JIS 가 2.2 ㎛ 이하로 제어되어 있어, 전송 손실을 양호하게 감소시킬 수 있다. 또, 양 표면의 표면 조도 Rz JIS 가 2.2 ㎛ 이하인 것이 바람직하다. 이와 같은 구성에 의하면, 고주파 전송 손실을 보다 저감시킬 수 있다.

표면 조도 Rz JIS 는, 보다 바람직하게는 1.5 ㎛ 이하이고, 더욱 바람직하게는 1.2 ㎛ 이하이고, 전형적으로는 0.5 ∼ 2.2 ㎛ 이다.

(표면적비)

종래의 고주파용 동박에서 관리되고 있었던 표면 조도 Rz 에 더하여, 고주파 전송 손실에 영향을 미치는 수지 (유전체) 와의 접촉 면적을 보다 정확하게 나타내는 3 차원 표면적의 2 차원 표면적에 대한 비를 적절한 범위로 제어할 필요가 있다. 이와 같은 관점에서, 본 발명의 표면 처리 동박은, 표면 처리층 표면에 있어서의 레이저 현미경에 의해 측정된 2 차원 표면적에 대한 3 차원 표면적의 비가 1.0 ∼ 1.9 로 제어되어 있어, 고주파 회로 기판에 사용해도 전송 손실이 더욱 양호하게 억제된다. 당해 표면적비가 1.0 미만인 값으로는 정의상 될 수 없고, 1.9 를 초과하면 고주파 전송 손실이 커진다는 문제가 발생할 우려가 있다. 당해 표면적비는, 바람직하게는 1.0 ∼ 1.9 이고, 보다 바람직하게는 1.0 ∼ 1.6 이고, 더욱더 바람직하게는 1.3 ∼ 1.6 이다.

(표면 처리 동박의 제조 방법)

본 발명에 있어서, 동박 기재 (압연 동박 또는 전해 동박) 의 일방의 표면 혹은 양 표면에는, 산세 후의 동박의 표면에 마디혹상의 전착을 실시하는 조화 처리가 실시되는 것이 바람직하다. 조화 처리에 의해 수지 (유전체) 와의 밀착성 (박리 강도) 을 얻는다. 본 발명에 있어서는, 이 조화 처리는, 예를 들어 Cu, Ni, Fe, Co, Zn, Cr, Mo, W, P, As, Ag, Sn, Ge 로 이루어지는 군에서 선택된 어느 단체 또는 어느 1 종 이상의 합금의 도금, 또는 유기물에 의한 표면 처리 등에 의해 실시할 수 있다. 조화 전의 전처리로서 통상의 구리 도금 등이 행해지는 경우가 있고, 조화 후에는 표면 처리로서, 내열성, 내약품성을 부여하기 위해 상기 금속으로 피복 도금을 실시하는 경우도 있다. 또한, 조화 처리를 실시하지 않고 Cu, Ni, Fe, Co, Zn, Cr, Mo, W, P, As, Ag, Sn, Ge 로 이루어지는 군에서 선택된 어느 단체 또는 어느 1 종 이상의 합금의 도금을 실시해도 된다. 그 후, 표면 처리로서, 내열성, 내약품성을 부여하기 위해 상기 금속으로 피복 도금을 실시하는 경우도 있다. 조화 처리를 실시하는 경우에는, 수지와의 밀착 강도가 높아진다는 이점이 있다. 또, 조화 처리를 실시하지 않는 경우에는, 표면 처리 동박의 제조 공정이 간략화되기 때문에 생산성이 향상됨과 함께, 비용을 저감시킬 수 있고, 또 조도를 작게 할 수 있다는 이점이 있다. 압연 동박과 전해 동박에서는 처리의 내용을 약간 달리하는 경우도 있다. 이와 같은 동박 표면의 도금 처리의 액 조성, 도금 시간, 전류 밀도를 조정함으로써, 본 발명에 관련된 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량을 제어하고, 표면 처리층에 있어서 Zn 금속층 또는 Zn 을 함유하는 합금 처리층을 형성하고, 표면 처리층 표면에 있어서의 레이저 현미경에 의해 측정된 2 차원 표면적에 대한 3 차원 표면적의 비를 제어하고, 또한 표면 조도 Rz JIS 를 제어할 수 있다.

또, 표면 조도 Rz 가 전술한 범위가 되는 전해 동박은, 이하의 방법으로 제작할 수 있다.

＜전해액 조성＞

구리 : 90 ∼ 110 g/ℓ

황산 : 90 ∼ 110 g/ℓ

염소 : 50 ∼ 100 ppm

레벨링제 1 (비스(3술포프로필)디술파이드) : 10 ∼ 30 ppm

레벨링제 2 (아민 화합물) : 10 ∼ 30 ppm

상기의 아민 화합물에는 이하의 화학식의 아민 화합물을 사용할 수 있다.

(상기 화학식 중, R₁ 및 R₂ 는 하이드록시알킬기, 에테르기, 아릴기, 방향족 치환 알킬기, 불포화 탄화수소기, 알킬기로 이루어지는 1 군에서 선택되는 것이다)

＜제조 조건＞

전류 밀도 : 70 ∼ 100 A/d㎡

전해액 온도 : 50 ∼ 60 ℃

전해액 선속 : 3 ∼ 5 m/sec

전해 시간 : 0.5 ∼ 10 분간

본 발명의 표면 처리 동박을, 표면 처리층측으로부터 수지 기판에 첩합 (貼合) 하여 적층판을 제조할 수 있다. 또, 필요하면 추가로 당해 표면 처리 동박을 가공하여 회로를 형성함으로써 프린트 배선판 등을 제조할 수 있다. 수지 기판은 프린트 배선판이나 프린트 회로판 등에 적용할 수 있는 특성을 갖는 것이라면 특별히 제한을 받지 않지만, 예를 들어, 리지드 PWB 용으로 종이 기재 페놀 수지, 종이 기재 에폭시 수지, 합성 섬유천 기재 에폭시 수지, 불소 수지 함침 클로스, 유리천ㆍ종이 복합 기재 에폭시 수지, 유리천ㆍ유리 부직포 복합 기재 에폭시 수지 및 유리천 기재 에폭시 수지 등을 사용하고, 플렉시블 프린트 기판 (FPC) 용으로 폴리에스테르 필름이나 폴리이미드 필름, 액정 폴리머 (LCP) 필름, 불소 수지 및 불소 수지ㆍ폴리이미드 복합재 등을 사용할 수 있다. 또한, 액정 폴리머 (LCP) 는 유전 손실이 작기 때문에, 고주파 회로 용도의 프린트 배선판이나 프린트 회로판에는 액정 폴리머 (LCP) 필름을 사용하는 것이 바람직하다. 또한, 본 발명에 있어서, 「프린트 배선판」에는 부품이 장착된 프린트 배선판 및 프린트 회로판 및 프린트 기판도 포함되는 것으로 한다. 또, 본 발명의 프린트 배선판을 2 개 이상 접속시키고, 프린트 배선판이 2 개 이상 접속된 프린트 배선판을 제조할 수 있고, 또 본 발명의 프린트 배선판을 적어도 1 개와, 다른 1 개의 본 발명의 프린트 배선판 또는 본 발명의 프린트 배선판에 해당하지 않는 프린트 배선판을 접속시킬 수 있으며, 이와 같은 프린트 배선판을 사용하여 전자 기기를 제조할 수도 있다. 또한, 본 발명에 있어서, 「구리 회로」에는 구리 배선도 포함되는 것으로 한다.

첩합의 방법은, 리지드 PWB 용의 경우, 유리천 등의 기재에 수지를 함침시키고, 수지를 반경화 상태까지 경화시킨 프리프레그를 준비한다. 동박을 프리프레그에 겹쳐 가열 가압시킴으로써 실시할 수 있다. FPC 의 경우, 액정 폴리머나 폴리이미드 필름 등의 기재에 접착제를 개재하여 또는 접착제를 사용하지 않고 고온 고압 하에서 동박에 적층 접착하거나, 또는 폴리이미드 전구체를 도포ㆍ건조ㆍ경화 등을 실시함으로써 적층판을 제조할 수 있다.

본 발명의 적층판은, 각종의 프린트 배선판 (PWB) 이나 프린트 회로판에 사용 가능하며, 특별히 제한되는 것은 아니다. 프린트 배선판으로는, 예를 들어, 도체 패턴의 층수의 관점에서는 편면 PWB, 양면 PWB, 다층 PWB (3 층 이상) 에 적용 가능하며, 절연 기판 재료의 종류의 관점에서는 리지드 PWB, 플렉시블 PWB (FPC), 리지드ㆍ플렉스 PWB 에 적용할 수 있다.

또, 본 발명은, 다른 실시형태로서, 적어도 일방의 표면에 표면 처리층이 형성된 표면 처리 동박으로서,

상기 표면 처리층이 조화 처리층을 포함하고,

상기 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량이 300 ㎍/d㎡ 이하이고, 상기 표면 처리층이 Zn 금속층 또는 Zn 을 함유하는 합금 처리층을 갖고, 상기 표면 처리층 표면에 있어서의 레이저 현미경에 의해 측정된 2 차원 표면적에 대한 3 차원 표면적의 비가 1.0 ∼ 1.9 이고,

적어도 일방의 표면의 표면 조도 Rz JIS 가 2.2 ㎛ 이하이고,

양 표면에 상기 표면 처리층이 형성되어 있고, 상기 양 표면의 표면 조도 Rz JIS 가 2.2 ㎛ 이하인 표면 처리 동박이어도 된다.

상기 표면 처리층이 조화 처리층을 포함하고,

적어도 일방의 표면의 표면 조도 Rz JIS 가 2.2 ㎛ 이하이고,

상기 Zn 을 함유하는 합금 처리층이 Cu-Zn 합금층인 표면 처리 동박이어도 된다.

상기 표면 처리층이 조화 처리층을 포함하고,

적어도 일방의 표면의 표면 조도 Rz JIS 가 2.2 ㎛ 이하이고,

상기 표면 처리층에 있어서의 Cu, Zn, Co, Ni, Fe 의 합계 부착량이 0.10 g/d㎡ 이하인 표면 처리 동박이어도 된다.

상기 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량이 986 ㎍/d㎡ 이하이고, 상기 표면 처리층이 Zn 금속층 또는 Zn 을 함유하는 합금 처리층을 갖고, 상기 표면 처리층 표면에 있어서의 레이저 현미경에 의해 측정된 2 차원 표면적에 대한 3 차원 표면적의 비가 1.0 ∼ 1.9 이고,

양 표면에 상기 표면 처리층이 형성되어 있고, 상기 양 표면의 표면 조도 Rz JIS 가 0.6 ㎛ 이하인 표면 처리 동박이어도 된다.

(캐리어 부착 동박)

본 발명의 다른 실시형태인 캐리어 부착 동박은, 캐리어의 일방의 면 또는 양방의 면에 중간층, 극박 동층을 이 순서로 갖는다. 그리고, 상기 극박 동층이 전술한 본 발명의 하나의 실시형태인 표면 처리 동박이다.

＜캐리어＞

본 발명에 사용할 수 있는 캐리어는, 전형적으로는 금속박 또는 수지 필름이고, 예를 들어 동박, 구리 합금박, 니켈박, 니켈 합금박, 철박, 철 합금박, 스테인리스박, 알루미늄박, 알루미늄 합금박, 절연 수지 필름 (예를 들어, 폴리이미드 필름, 액정 폴리머 (LCP) 필름, 폴리에틸렌테레프탈레이트 (PET) 필름, 폴리아미드 필름, 폴리에스테르 필름, 불소 수지 필름 등) 의 형태로 제공된다.

본 발명에 사용할 수 있는 캐리어로는 동박을 사용하는 것이 바람직하다. 동박은 전기 전도도가 높기 때문에, 그 후의 중간층, 극박 동층의 형성이 용이해지기 때문이다. 캐리어는, 전형적으로는 압연 동박이나 전해 동박의 형태로 제공된다. 일반적으로는, 전해 동박은 황산구리 도금욕으로부터 티탄이나 스테인리스의 드럼 상으로 구리를 전해 석출하여 제조되고, 압연 동박은 압연 롤에 의한 소성 가공과 열 처리를 반복하여 제조된다. 동박의 재료로는 터프 피치 동이나 무산소동과 같은 고순도의 구리 외에, 예를 들어 Sn 함유 구리, Ag 함유 구리, Cr, Zr 또는 Mg 등을 첨가한 구리 합금, Ni 및 Si 등을 첨가한 콜손계 구리 합금과 같은 구리 합금도 사용 가능하다.

본 발명에 사용할 수 있는 캐리어의 두께에 대해서도 특별히 제한은 없지만, 캐리어로서의 역할을 수행하는 데에 있어서 적합한 두께로 적절히 조절하면 되고, 예를 들어 5 ㎛ 이상으로 할 수 있다. 단, 지나치게 두꺼우면 생산 코스트가 높아지기 때문에, 일반적으로는 35 ㎛ 이하로 하는 것이 바람직하다. 따라서, 캐리어의 두께는, 전형적으로는 12 ∼ 70 ㎛ 이고, 보다 전형적으로는 18 ∼ 35 ㎛ 이다.

또, 본 발명에 사용하는 캐리어는, 중간층이 형성되는 측의 표면 조도 Rz 및 표면적비를 이하와 같이 제어함으로써, 표면 처리한 후의 극박 동층 표면 (즉, 표면 처리층 표면) 의 표면 조도 Rz 및 표면적비를 제어할 수 있다.

본 발명에 사용하는 캐리어에 대하여, 중간층 형성 전의 캐리어의, 중간층이 형성되는 측의 표면의 TD 의 조도 (Rz) 및 표면적비를 제어해 두는 것도 중요하다. 구체적으로는, 중간층 형성 전의 캐리어의 TD 의 표면 조도 (Rz) 가 0.20 ∼ 1.50 ㎛, 바람직하게는 0.20 ∼ 1.00 ㎛ 이고, 표면적비가 1.0 ∼ 1.9, 바람직하게는 1.0 ∼ 1.5 이다. 이와 같은 동박으로는, 압연유의 유막 당량을 조정하여 압연을 실시하거나, 혹은 케미컬 에칭과 같은 화학 연마나 인산 용액 중의 전해 연마를 실시하거나, 또 소정의 첨가제를 첨가하여 전해 동박을 제조함으로써 제작할 수 있다. 이와 같이, 처리 전의 동박의 TD 의 표면 조도 (Rz) 와 표면적비를 상기 범위로 함으로써, 처리 후의 동박의 표면 조도 (Rz) 와 표면적비를 제어하기 쉽게 할 수 있다.

또한, 압연은 이하의 식으로 규정되는 유막 당량을 13000 ∼ 35000 이하로 함으로써 실시할 수 있다.

유막 당량 = {(압연유 점도 [cSt]) × (통판 속도 [mpm] ＋ 롤 주속도 [mpm])}/{(롤의 물림각 [rad]) × (재료의 항복 응력 [㎏/㎟])}

압연유 점도 [cSt] 는 40 ℃ 에서의 동점도이다.

유막 당량을 13000 ∼ 35000 의 범위에서 낮게 하기 위해서는, 저점도의 압연유를 사용하거나, 통판 속도를 느리게 하거나 하는 등 공지된 방법을 이용하면 된다. 또, 유막 당량을 13000 ∼ 35000 의 범위에서 높게 하기 위해서는, 고점도의 압연유를 사용하거나, 통판 속도를 빠르게 하거나 하는 등 공지된 방법을 이용하면 된다.

또, 표면 조도 Rz 및 표면적비가 전술한 범위가 되는 전해 동박은, 이하의 방법으로 제작할 수 있다. 당해 전해 동박을 캐리어로서 사용할 수 있다.

＜전해액 조성＞

구리 : 90 ∼ 110 g/ℓ

황산 : 90 ∼ 110 g/ℓ

염소 : 50 ∼ 100 ppm

레벨링제 1 (비스(3술포프로필)디술파이드) : 10 ∼ 30 ppm

레벨링제 2 (아민 화합물) : 10 ∼ 30 ppm

상기의 아민 화합물에는, 이하의 화학식의 아민 화합물을 사용할 수 있다.

＜제조 조건＞

전류 밀도 : 70 ∼ 100 A/d㎡

전해액 온도 : 50 ∼ 60 ℃

전해액 선속 : 3 ∼ 5 m/sec

전해 시간 : 0.5 ∼ 10 분간 (석출시키는 구리 두께, 전류 밀도에 의해 조정)

또한, 캐리어의 극박 동층을 형성하는 측의 표면과는 반대측의 표면에 조화 처리층을 형성해도 된다. 당해 조화 처리층을 공지된 방법을 이용하여 형성해도 되고, 상기 서술한 조화 처리에 의해 형성해도 된다. 캐리어의 극박 동층을 형성하는 측의 표면과는 반대측의 표면에 조화 처리층을 형성하는 것은, 캐리어를 당해 조화 처리층을 갖는 표면측으로부터 수지 기판 등의 지지체에 적층할 때, 캐리어와 수지 기판이 박리되기 어려워진다는 이점을 갖는다.

＜중간층＞

캐리어 상에는 중간층을 형성한다. 캐리어와 중간층 사이에 다른 층을 형성해도 된다. 본 발명에서 사용하는 중간층은, 캐리어 부착 동박이 절연 기판으로의 적층 공정 전에는 캐리어로부터 극박 동층이 잘 박리되지 않는 한편, 절연 기판으로의 적층 공정 후에는 캐리어로부터 극박 동층이 박리 가능해지는 구성이면 특별히 한정되지 않는다. 예를 들어, 본 발명의 캐리어 부착 동박의 중간층은 Cr, Ni, Co, Fe, Mo, Ti, W, P, Cu, Al, Zn, 이들의 합금, 이들의 수화물, 이들의 산화물, 유기물로 이루어지는 군에서 선택되는 1 종 또는 2 종 이상을 함유해도 된다. 또, 중간층은 복수의 층이어도 된다.

또, 예를 들어, 중간층은 캐리어측으로부터 Cr, Ni, Co, Fe, Mo, Ti, W, P, Cu, Al, Zn 으로 구성된 원소군에서 선택된 1 종의 원소로 이루어지는 단일 금속층, 혹은 Cr, Ni, Co, Fe, Mo, Ti, W, P, Cu, Al, Zn 으로 구성된 원소군에서 선택된 1 종 또는 2 종 이상의 원소로 이루어지는 합금층을 형성하고, 그 위에 Cr, Ni, Co, Fe, Mo, Ti, W, P, Cu, Al, Zn 으로 구성된 원소군에서 선택된 1 종 또는 2 종 이상의 원소의 수화물 또는 산화물, 혹은 유기물로 이루어지는 층을 형성함으로써 구성할 수 있다.

또, 예를 들어, 중간층은 캐리어측으로부터 Cr, Ni, Co, Fe, Mo, Ti, W, P, Cu, Al, Zn 으로 구성된 원소군에서 선택된 1 종의 원소로 이루어지는 단일 금속층, 혹은 Cr, Ni, Co, Fe, Mo, Ti, W, P, Cu, Al, Zn 으로 구성된 원소군에서 선택된 1 종 또는 2 종 이상의 원소로 이루어지는 합금층을 형성하고, 그 위에 Cr, Ni, Co, Fe, Mo, Ti, W, P, Cu, Al, Zn 으로 구성된 원소군에서 선택된 1 종의 원소로 이루어지는 단일 금속층, 혹은 Cr, Ni, Co, Fe, Mo, Ti, W, P, Cu, Al, Zn 으로 구성된 원소군에서 선택된 1 종 또는 2 종 이상의 원소로 이루어지는 합금층을 형성함으로써 구성할 수 있다.

또, 중간층은 상기 유기물로서 공지된 유기물을 사용할 수 있고, 또 질소 함유 유기 화합물, 황 함유 유기 화합물 및 카르복실산 중 어느 1 종 이상을 사용하는 것이 바람직하다. 예를 들어, 구체적인 질소 함유 유기 화합물로는, 치환기를 갖는 트리아졸 화합물인 1,2,3-벤조트리아졸, 카르복시벤조트리아졸, N',N'-비스(벤조트리아졸릴메틸)우레아, 1H-1,2,4-트리아졸 및 3-아미노-1H-1,2,4-트리아졸 등을 사용하는 것이 바람직하다.

황 함유 유기 화합물에는 메르캅토벤조티아졸, 2-메르캅토벤조티아졸나트륨, 티오시아누르산 및 2-벤즈이미다졸티올 등을 사용하는 것이 바람직하다.

카르복실산으로는, 특히 모노카르복실산을 사용하는 것이 바람직하고, 그 중에서도 올레산, 리놀산 및 리놀레산 등을 사용하는 것이 바람직하다.

또, 예를 들어, 중간층은, 캐리어 상에 니켈층, 니켈-인 합금층 또는 니켈-코발트 합금층과, 크롬 함유층이 이 순서로 적층되어 구성할 수 있다. 니켈과 구리의 접착력은, 크롬과 구리의 접착력보다 높기 때문에, 극박 동층을 박리할 때에, 극박 동층과 크롬 함유층의 계면에서 박리되게 된다. 또, 중간층의 니켈에는 캐리어로부터 구리 성분이 극박 동층으로 확산되어 나가는 것을 방지하는 배리어 효과가 기대된다. 중간층에 있어서의 니켈의 부착량은, 바람직하게는 100 ㎍/d㎡ 이상 40000 ㎍/d㎡ 이하, 보다 바람직하게는 100 ㎍/d㎡ 이상 4000 ㎍/d㎡ 이하, 보다 바람직하게는 100 ㎍/d㎡ 이상 2500 ㎍/d㎡ 이하, 보다 바람직하게는 100 ㎍/d㎡ 이상 1000 ㎍/d㎡ 미만이고, 중간층에 있어서의 크롬의 부착량은, 5 ㎍/d㎡ 이상 100 ㎍/d㎡ 이하인 것이 바람직하다. 중간층을 편면에만 형성하는 경우, 캐리어의 반대면에는 Ni 도금층 등의 방청층을 형성하는 것이 바람직하다. 상기 중간층의 크롬층은, 크롬 도금이나 크로메이트 처리에 의해 형성할 수 있다.

중간층의 두께가 지나치게 커지면, 중간층의 두께가 표면 처리한 후의 극박 동층 표면의 표면 조도 Rz 및 광택도에 영향을 미치는 경우가 있기 때문에, 극박 동층의 표면 처리층 표면의 중간층의 두께는 1 ∼ 1000 ㎚ 인 것이 바람직하고, 1 ∼ 500 ㎚ 인 것이 바람직하고, 2 ∼ 200 ㎚ 인 것이 바람직하고, 2 ∼ 100 ㎚ 인 것이 바람직하고, 3 ∼ 60 ㎚ 인 것이 보다 바람직하다. 또한, 중간층은 캐리어의 양면에 형성해도 된다.

＜극박 동층＞

중간층 상에는 극박 동층을 형성한다. 중간층과 극박 동층 사이에는 다른 층을 형성해도 된다. 당해 캐리어를 갖는 극박 동층은, 본 발명의 하나의 실시형태인 표면 처리 금속재이다. 극박 동층의 두께는 특별히 제한은 없지만, 일반적으로는 캐리어보다 얇고, 예를 들어 12 ㎛ 이하이다. 전형적으로는 0.5 ∼ 12 ㎛ 이고, 보다 전형적으로는 1.5 ∼ 5 ㎛ 이다. 또, 중간층 상에 극박 동층을 형성하기 전에, 극박 동층의 핀홀을 저감시키기 위해 구리-인 합금 등에 의한 스트라이크 도금을 실시해도 된다. 스트라이크 도금에는 피로인산 구리 도금액 등을 들 수 있다. 또한, 극박 동층은 캐리어의 양면에 형성해도 된다. 극박 동층은 구리 합금을 포함하는 층이어도 되고, 구리 합금으로 이루어지는 층이어도 되고, 극박 동층은 유기물이나 무기물을 포함해도 된다. 또한, 극박 동층으로서 Cu 농도가 75 mass％ 이상인 극박 동층을 사용하는 것이 바람직하다. Cu 농도가 75 mass％ 이상인 극박 동층은 도전율이 높고, 회로 등의 용도에 적합하기 때문이다.

또, 본 발명의 극박 동층은 하기의 조건에서 형성하는 극박 동층이어도 된다. 평활한 극박 동층을 형성함으로써, 캐리어 부착 동박의 표면 처리층의 표면 조도 Rz 및 표면적비를 제어하기 위해서이다.

ㆍ전해액 조성

구리 : 80 ∼ 120 g/ℓ

황산 : 80 ∼ 120 g/ℓ

염소 : 30 ∼ 100 ppm

레벨링제 1 (비스(3술포프로필)디술파이드) : 10 ∼ 30 ppm

레벨링제 2 (아민 화합물) : 10 ∼ 30 ppm

ㆍ제조 조건

전류 밀도 : 70 ∼ 100 A/d㎡

전해액 온도 : 50 ∼ 65 ℃

전해액 선속 : 1.5 ∼ 5 m/sec

이하에 본 발명에 관련된 캐리어 부착 동박을 사용한 프린트 배선판의 제조 공정의 예를 몇 가지 나타낸다.

본 발명에 관련된 프린트 배선판의 제조 방법의 일 실시형태에 있어서는, 본 발명에 관련된 캐리어 부착 동박과 절연 기판을 준비하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층하는 공정, 상기 캐리어 부착 동박과 절연 기판을 극박 동층측이 절연 기판과 대향하도록 적층한 후에, 상기 캐리어 부착 동박의 캐리어를 떼어내는 공정을 거쳐 구리 피복 적층판을 형성하고, 그 후, 세미 애디티브법, 모디파이드 세미 애디티브법, 파틀리 애디티브법 및 서브트랙티브법 중 어느 방법에 의해 회로를 형성하는 공정을 포함한다. 절연 기판은 내층 회로가 들어 있는 것으로 하는 것도 가능하다.

본 발명에 있어서, 세미 애디티브법이란, 절연 기판 또는 금속박 시드층 상에 얇은 무전해 도금을 실시하고, 패턴을 형성 후, 전기 도금 및 에칭을 이용하여 도체 패턴을 형성하는 방법을 가리킨다.

따라서, 세미 애디티브법을 이용한 본 발명에 관련된 프린트 배선판의 제조 방법의 일 실시형태에 있어서는, 본 발명에 관련된 캐리어 부착 동박과 절연 기판을 준비하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층한 후에, 상기 캐리어 부착 동박의 캐리어를 떼어내는 공정, 상기 캐리어를 떼어내어 노출시킨 극박 동층을 산 등의 부식 용액을 사용한 에칭이나 플라즈마 등의 방법에 의해 전부 제거하는 공정, 상기 극박 동층을 에칭에 의해 제거함으로써 노출시킨 상기 수지에 스루홀 또는/및 블라인드 비아를 형성하는 공정, 상기 스루홀 또는/및 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 실시하는 공정, 상기 수지 및 상기 스루홀 또는/및 블라인드 비아를 포함하는 영역에 대하여 무전해 도금층을 형성하는 공정, 상기 무전해 도금층 상에 도금 레지스트를 형성하는 공정, 상기 도금 레지스트에 대해 노광하고, 그 후, 회로가 형성되는 영역의 도금 레지스트를 제거하는 공정, 상기 도금 레지스트가 제거된 상기 회로가 형성되는 영역에 전해 도금층을 형성하는 공정, 상기 도금 레지스트를 제거하는 공정, 상기 회로가 형성되는 영역 이외의 영역에 있는 무전해 도금층을 플래시 에칭 등에 의해 제거하는 공정을 포함한다.

세미 애디티브법을 이용한 본 발명에 관련된 프린트 배선판의 제조 방법의 다른 일 실시형태에 있어서는, 본 발명에 관련된 캐리어 부착 동박과 절연 기판을 준비하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층한 후에, 상기 캐리어 부착 동박의 캐리어를 떼어내는 공정, 상기 캐리어를 떼어내어 노출시킨 극박 동층을 산 등의 부식 용액을 사용한 에칭이나 플라즈마 등의 방법에 의해 전부 제거하는 공정, 상기 극박 동층을 에칭에 의해 제거함으로써 노출시킨 상기 수지의 표면에 대하여 무전해 도금층을 형성하는 공정, 상기 무전해 도금층 상에 도금 레지스트를 형성하는 공정, 상기 도금 레지스트에 대해 노광하고, 그 후, 회로가 형성되는 영역의 도금 레지스트를 제거하는 공정, 상기 도금 레지스트가 제거된 상기 회로가 형성되는 영역에, 전해 도금층을 형성하는 공정, 상기 도금 레지스트를 제거하는 공정, 상기 회로가 형성되는 영역 이외의 영역에 있는 무전해 도금층 및 극박 동층을 플래시 에칭 등에 의해 제거하는 공정을 포함한다.

본 발명에 있어서, 모디파이드 세미 애디티브법이란, 절연층 상에 금속박을 적층하고, 도금 레지스트에 의해 비회로 형성부를 보호하고, 전해 도금에 의해 회로 형성부의 구리 두께를 부여한 후, 레지스트를 제거하고, 상기 회로 형성부 이외의 금속박을 (플래시) 에칭으로 제거함으로써, 절연층 상에 회로를 형성하는 방법을 가리킨다.

따라서, 모디파이드 세미 애디티브법을 이용한 본 발명에 관련된 프린트 배선판의 제조 방법의 일 실시형태에 있어서는, 본 발명에 관련된 캐리어 부착 동박과 절연 기판을 준비하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층한 후에, 상기 캐리어 부착 동박의 캐리어를 떼어내는 공정, 상기 캐리어를 떼어내어 노출시킨 극박 동층과 절연 기판에 스루홀 또는/및 블라인드 비아를 형성하는 공정, 상기 스루홀 또는/및 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 실시하는 공정, 상기 스루홀 또는/및 블라인드 비아를 포함하는 영역에 대하여 무전해 도금층을 형성하는 공정, 상기 캐리어를 떼어내어 노출시킨 극박 동층 표면에 도금 레지스트를 형성하는 공정, 상기 도금 레지스트를 형성한 후에, 전해 도금에 의해 회로를 형성하는 공정, 상기 도금 레지스트를 제거하는 공정, 상기 도금 레지스트를 제거함으로써 노출시킨 극박 동층을 플래시 에칭에 의해 제거하는 공정을 포함한다.

또, 상기 수지층 상에 회로를 형성하는 공정이, 상기 수지층 상에 다른 캐리어 부착 동박을 극박 동층측으로부터 첩합하고, 상기 수지층에 첩합한 캐리어 부착 동박을 사용하여 상기 회로를 형성하는 공정이어도 된다. 또, 상기 수지층 상에 첩합하는 다른 캐리어 부착 동박이, 본 발명의 캐리어 부착 동박이어도 된다. 또, 상기 수지층 상에 회로를 형성하는 공정이, 세미 애디티브법, 서브트랙티브법, 파틀리 애디티브법 또는 모디파이드 세미 애디티브법 중 어느 방법에 의해 행해져도 된다. 또, 상기 표면에 회로를 형성하는 캐리어 부착 동박이, 당해 캐리어 부착 동박의 캐리어의 표면에 기판 또는 수지층을 가져도 된다.

모디파이드 세미 애디티브법을 이용한 본 발명에 관련된 프린트 배선판의 제조 방법의 다른 일 실시형태에 있어서는, 본 발명에 관련된 캐리어 부착 동박과 절연 기판을 준비하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층한 후에, 상기 캐리어 부착 동박의 캐리어를 떼어내는 공정, 상기 캐리어를 떼어내어 노출시킨 극박 동층 상에 도금 레지스트를 형성하는 공정, 상기 도금 레지스트에 대해 노광하고, 그 후, 회로가 형성되는 영역의 도금 레지스트를 제거하는 공정, 상기 도금 레지스트가 제거된 상기 회로가 형성되는 영역에, 전해 도금층을 형성하는 공정, 상기 도금 레지스트를 제거하는 공정, 상기 회로가 형성되는 영역 이외의 영역에 있는 무전해 도금층 및 극박 동층을 플래시 에칭 등에 의해 제거하는 공정을 포함한다.

본 발명에 있어서, 파틀리 애디티브법이란, 도체층을 형성하여 이루어지는 기판, 필요에 따라 스루홀이나 비아홀용 구멍을 뚫어 이루어지는 기판 상에 촉매핵을 부여하고, 에칭하여 도체 회로를 형성하고, 필요에 따라 솔더 레지스트 또는 도금 레지스트를 형성한 후에, 상기 도체 회로 상, 스루홀이나 비아홀 등에 무전해 도금 처리에 의해 두께를 부여함으로써 프린트 배선판을 제조하는 방법을 가리킨다.

따라서, 파틀리 애디티브법을 이용한 본 발명에 관련된 프린트 배선판의 제조 방법의 일 실시형태에 있어서는, 본 발명에 관련된 캐리어 부착 동박과 절연 기판을 준비하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층한 후에, 상기 캐리어 부착 동박의 캐리어를 떼어내는 공정, 상기 캐리어를 떼어내어 노출시킨 극박 동층과 절연 기판에 스루홀 또는/및 블라인드 비아를 형성하는 공정, 상기 스루홀 또는/및 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 실시하는 공정, 상기 스루홀 또는/및 블라인드 비아를 포함하는 영역에 대하여 촉매핵을 부여하는 공정, 상기 캐리어를 떼어내어 노출시킨 극박 동층 표면에 에칭 레지스트를 형성하는 공정, 상기 에칭 레지스트에 대해 노광하여 회로 패턴을 형성하는 공정, 상기 극박 동층 및 상기 촉매핵을 산 등의 부식 용액을 사용한 에칭이나 플라즈마 등의 방법에 의해 제거하여 회로를 형성하는 공정, 상기 에칭 레지스트를 제거하는 공정, 상기 극박 동층 및 상기 촉매핵을 산 등의 부식 용액을 사용한 에칭이나 플라즈마 등의 방법에 의해 제거하여 노출시킨 상기 절연 기판 표면에, 솔더 레지스트 또는 도금 레지스트를 형성하는 공정, 상기 솔더 레지스트 또는 도금 레지스트가 형성되어 있지 않은 영역에 무전해 도금층을 형성하는 공정을 포함한다.

본 발명에 있어서, 서브트랙티브법이란, 구리 피복 적층판 상의 동박의 불필요한 부분을, 에칭 등에 의해 선택적으로 제거하여 도체 패턴을 형성하는 방법을 가리킨다.

따라서, 서브트랙티브법을 이용한 본 발명에 관련된 프린트 배선판의 제조 방법의 일 실시형태에 있어서는, 본 발명에 관련된 캐리어 부착 동박과 절연 기판을 준비하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층한 후에, 상기 캐리어 부착 동박의 캐리어를 떼어내는 공정, 상기 캐리어를 떼어내어 노출시킨 극박 동층과 절연 기판에 스루홀 또는/및 블라인드 비아를 형성하는 공정, 상기 스루홀 또는/및 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 실시하는 공정, 상기 스루홀 또는/및 블라인드 비아를 포함하는 영역에 대하여 무전해 도금층을 형성하는 공정, 상기 무전해 도금층의 표면에, 전해 도금층을 형성하는 공정, 상기 전해 도금층 또는/및 상기 극박 동층의 표면에 에칭 레지스트를 형성하는 공정, 상기 에칭 레지스트에 대해 노광하고, 회로 패턴을 형성하는 공정, 상기 극박 동층 및 상기 무전해 도금층 및 상기 전해 도금층을 산 등의 부식 용액을 사용한 에칭이나 플라즈마 등의 방법에 의해 제거하여 회로를 형성하는 공정, 상기 에칭 레지스트를 제거하는 공정을 포함한다.

서브트랙티브법을 이용한 본 발명에 관련된 프린트 배선판의 제조 방법의 다른 일 실시형태에 있어서는, 본 발명에 관련된 캐리어 부착 동박과 절연 기판을 준비하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층하는 공정, 상기 캐리어 부착 동박과 절연 기판을 적층한 후에, 상기 캐리어 부착 동박의 캐리어를 떼어내는 공정, 상기 캐리어를 떼어내어 노출시킨 극박 동층과 절연 기판에 스루홀 또는/및 블라인드 비아를 형성하는 공정, 상기 스루홀 또는/및 블라인드 비아를 포함하는 영역에 대하여 디스미어 처리를 실시하는 공정, 상기 스루홀 또는/및 블라인드 비아를 포함하는 영역에 대하여 무전해 도금층을 형성하는 공정, 상기 무전해 도금층의 표면에 마스크를 형성하는 공정, 마스크가 형성되어 있지 않은 상기 무전해 도금층의 표면에 전해 도금층을 형성하는 공정, 상기 전해 도금층 또는/및 상기 극박 동층의 표면에 에칭 레지스트를 형성하는 공정, 상기 에칭 레지스트에 대해 노광하여 회로 패턴을 형성하는 공정, 상기 극박 동층 및 상기 무전해 도금층을 산 등의 부식 용액을 사용한 에칭이나 플라즈마 등의 방법에 의해 제거하여 회로를 형성하는 공정, 상기 에칭 레지스트를 제거하는 공정을 포함한다.

스루홀 또는/및 블라인드 비아를 형성하는 공정 및 그 후의 디스미어 공정은 행해지지 않아도 된다.

여기에서, 본 발명의 캐리어 부착 동박을 사용한 프린트 배선판의 제조 방법의 구체예를 상세하게 설명한다. 또한, 여기에서는 조화 처리층이 형성된 극박 동층을 갖는 캐리어 부착 동박을 예로 설명하지만, 이것에 한정되지 않고, 조화 처리층이 형성되어 있지 않은 극박 동층을 갖는 캐리어 부착 동박을 사용해도 마찬가지로 하기의 프린트 배선판의 제조 방법을 실시할 수 있다.

먼저, 표면에 조화 처리층이 형성된 극박 동층을 갖는 캐리어 부착 동박 (1 층째) 을 준비한다.

다음으로, 극박 동층의 조화 처리층 상에 레지스트를 도포하고, 노광ㆍ현상을 실시하여, 레지스트를 소정 형상으로 에칭한다.

다음으로, 회로용 도금을 형성한 후, 레지스트를 제거함으로써, 소정 형상의 회로 도금을 형성한다.

다음으로, 회로 도금을 덮도록 (회로 도금이 매몰되도록) 극박 동층 상에 매립 수지를 형성하여 수지층을 적층하고, 계속해서 다른 캐리어 부착 동박 (2 층째) 을 극박 동층측으로부터 접착시킨다.

다음으로, 2 층째의 캐리어 부착 동박으로부터 캐리어를 떼어낸다.

다음으로, 수지층의 소정 위치에 레이저로 천공하여, 회로 도금을 노출시켜 블라인드 비아를 형성한다.

다음으로, 블라인드 비아에 구리를 매립하여 비아 필을 형성한다.

다음으로, 비아 필 상에, 상기와 같이 하여 회로 도금을 형성한다.

다음으로, 1 층째의 캐리어 부착 동박으로부터 캐리어를 떼어낸다.

다음으로, 플래시 에칭에 의해 양 표면의 극박 동층을 제거하여, 수지층 내의 회로 도금의 표면을 노출시킨다.

다음으로, 수지층 내의 회로 도금 상에 범프를 형성하고, 당해 땜납 상에 구리 필러를 형성한다. 이와 같이 하여 본 발명의 캐리어 부착 동박을 사용한 프린트 배선판을 제작한다.

상기 다른 캐리어 부착 동박 (2 층째) 은, 본 발명의 캐리어 부착 동박을 사용해도 되고, 종래의 캐리어 부착 동박을 사용해도 되고, 또한 통상적인 동박을 사용해도 된다. 또, 상기 2 층째 회로 상에, 추가로 회로를 1 층 혹은 복수 층 형성해도 되고, 그들의 회로 형성을 세미 애디티브법, 서브트랙티브법, 파틀리 애디티브법 또는 모디파이드 세미 애디티브법 중 어느 방법에 의해 실시해도 된다.

본 발명에 관련된 캐리어 부착 동박은, 극박 동층 표면의 색차가 이하 (1) 을 만족시키도록 제어되어 있는 것이 바람직하다. 본 발명에 있어서 「극박 동층 표면의 색차」란, 극박 동층의 표면의 색차, 또는, 조화 처리 등의 각종 표면 처리가 실시되어 있는 경우에는, 그 표면 처리층 표면의 색차를 나타낸다. 즉, 본 발명에 관련된 캐리어 부착 동박은, 극박 동층의 조화 처리 표면의 색차가 이하 (1) 을 만족시키도록 제어되어 있는 것이 바람직하다. 또한, 본 발명의 표면 처리 금속재에 있어서 「조화 처리 표면」이란, 조화 처리 후, 내열층, 방청층, 내후성층 등을 형성하기 위한 표면 처리를 실시한 경우에는, 당해 표면 처리를 실시한 후의 표면 처리 금속재 (극박 동층) 의 표면을 말한다. 또, 표면 처리 금속재가 캐리어 부착 동박의 극박 동층인 경우에는, 「조화 처리 표면」이란, 조화 처리 후, 내열층, 방청층, 내후성층 등을 형성하기 위한 표면 처리를 실시한 경우에는, 당해 표면 처리를 실시한 후의 극박 동층의 표면을 말한다.

(1) 극박 동층 표면의 색차는 JIS Z 8730 에 기초하는 색차 ΔE*ab 가 45 이상이다.

여기에서, 색차 ΔL, Δa, Δb 는, 각각 색차계에 의해 측정되고, 흑색/백색/적색/녹색/황색/청색을 가미하고, JIS Z 8730 에 기초하는 L*a*b 표색계를 사용하여 나타내어지는 종합 지표로, ΔL : 흑백색, Δa : 적녹색, Δb : 황청색으로서 나타내어진다. 또, ΔE*ab 는 이들의 색차를 사용하여 하기 식으로 나타내어진다.

상기 서술한 색차는, 극박 동층 형성시의 전류 밀도를 높게 하고, 도금액 중의 구리 농도를 낮게 하고, 도금액의 선 유속을 높게 함으로써 조정할 수 있다.

또, 상기 서술한 색차는, 극박 동층의 표면에 조화 처리를 실시하여 조화 처리층을 형성함으로써 조정할 수도 있다. 조화 처리층을 형성하는 경우에는, 구리 및 니켈, 코발트, 텅스텐, 몰리브덴으로 이루어지는 군에서 선택되는 1 종 이상의 원소를 포함하는 전해액을 사용하여, 종래보다 전류 밀도를 높게 (예를 들어, 40 ∼ 60 A/d㎡) 하고, 처리 시간을 짧게 (예를 들어, 0.1 ∼ 1.3 초) 함으로써 조정할 수 있다. 극박 동층의 표면에 조화 처리층을 형성하지 않는 경우에는, Ni 의 농도를 그 밖의 원소의 2 배 이상으로 한 도금욕을 사용하여, 극박 동층 또는 내열층 또는 방청층 또는 크로메이트 처리층 또는 실란 커플링 처리층의 표면에 Ni 합금 도금 (예를 들어, Ni-W 합금 도금, Ni-Co-P 합금 도금, Ni-Zn 합금 도금) 을 종래보다 저전류 밀도 (0.1 ∼ 1.3 A/d㎡) 로 처리 시간을 길게 (20 초 ∼ 40 초) 설정하여 처리함으로써 달성할 수 있다.

극박 동층 표면의 색차가 JIS Z 8730 에 기초하는 색차 ΔE*ab 가 45 이상이면, 예를 들어, 캐리어 부착 동박의 극박 동층 표면에 회로를 형성할 때에, 극박 동층과 회로의 콘트라스트가 선명해지고, 그 결과, 시인성이 양호해져 회로의 위치 맞춤을 양호한 정밀도로 실시할 수 있다. 극박 동층 표면의 JIS Z 8730 에 기초하는 색차 ΔE*ab 는, 바람직하게는 50 이상이고, 보다 바람직하게는 55 이상이고, 더욱더 바람직하게는 60 이상이다.

극박 동층 표면의 색차가 상기와 같이 제어되어 있는 경우에는, 회로 도금과의 콘트라스트가 선명해져, 시인성이 양호해진다. 따라서, 상기 서술한 바와 같은 프린트 배선판의 제조 공정에 있어서, 회로 도금을 양호한 정밀도로 소정의 위치에 형성하는 것이 가능해진다. 또, 상기 서술한 바와 같은 프린트 배선판의 제조 방법에 의하면, 회로 도금이 수지층에 매립된 구성으로 되어 있기 때문에, 예를 들어 상기 플래시 에칭에 의한 극박 동층의 제거시에, 회로 도금이 수지층에 의해 보호되고, 그 형상이 유지되며, 이로써 미세 회로의 형성이 용이해진다. 또, 회로 도금이 수지층에 의해 보호되기 때문에, 내마이그레이션성이 향상되어, 회로의 배선의 도통이 양호하게 억제된다. 이 때문에, 미세 회로의 형성이 용이해진다. 또, 플래시 에칭에 의해 극박 동층을 제거했을 때, 회로 도금의 노출면이 수지층으로부터 패인 형상이 되기 때문에, 당해 회로 도금 상에 범프가, 또한 그 위에 구리 필러가 각각 형성되기 쉬워져 제조 효율이 향상된다.

또한, 매립 수지 (레진) 에는 공지된 수지, 프리프레그를 사용할 수 있다. 예를 들어, BT (비스말레이미드트리아진) 레진이나 BT 레진을 함침시킨 유리천인 프리프레그, 아지노모토 파인테크노 주식회사 제조의 ABF 필름이나 ABF 를 사용할 수 있다. 또, 상기 매립 수지 (레진) 에는 본 명세서에 기재된 수지층 및/또는 수지 및/또는 프리프레그를 사용할 수 있다.

또, 상기 1 층째에 사용되는 캐리어 부착 동박은, 당해 캐리어 부착 동박의 표면에 기판 또는 수지층을 가져도 된다. 당해 기판 또는 수지층을 가짐으로써 1 층째에 사용되는 캐리어 부착 동박은 지지되고, 주름이 잘 생기지 않게 되기 때문에 생산성이 향상된다는 이점이 있다. 또한, 상기 기판 또는 수지층에는, 상기 1 층째에 사용되는 캐리어 부착 동박을 지지하는 효과가 있는 것이라면, 모든 기판 또는 수지층을 사용할 수 있다. 예를 들어, 상기 기판 또는 수지층으로서 본원 명세서에 기재된 캐리어, 프리프레그, 수지층이나 공지된 캐리어, 프리프레그, 수지층, 금속판, 금속박, 무기 화합물의 판, 무기 화합물의 박, 유기 화합물의 판, 유기 화합물의 박을 사용할 수 있다.

실시예

실시예 1 ∼ 10 및 비교예 1 ∼ 6 의 동박 기재로서, 두께 18 ㎛ 의 압연 동박 (JX 닛코 일석 금속 제조의 C1100) 또는 두께 18 ㎛ 의 전해 동박을 준비하였다.

다음으로, 표면 처리로서 표 1 ∼ 2 에 나타내는 조건에서 도금을 실시하였다. 실시예 1 ∼ 4 는 상기 방법으로 제작한 전해 동박의 석출면 (Rz 0.6 ㎛) 에 표면 처리를 실시하고, 실시예 5 ∼ 7 및 비교예 1, 4 ∼ 6 은 상기 전해 동박의 드럼면 (Rz 1.5 ㎛) 에 표면 처리를 실시하였다. 비교예 2, 3 은 레벨링제를 함유하지 않는 전해액으로 제작한 전해 동박의 석출면 (Rz 2.0 ㎛) 에 표면 처리를 실시하였다. 또, 실시예 8 ∼ 10 은 소정의 표면 조도로 제어된 압연 동박에 표면 처리를 실시하였다. 표 1 은 각 도금액 1 ∼ 10 의 액 조성, pH, 온도, 전류 밀도를 나타내고 있다. 표 2 는 표기의 욕 조성 및 시간으로 도금 처리 1 ∼ 3 을 순서대로 실시한 것을 나타내고 있다. 또한, 이 도금 후에 Zn, Ni 또는 그들의 합금 도금, 및 크로메이트 처리에 의해 내열성을 확보하고, 추가로 실란 커플링제를 도포함으로써 필 강도를 향상시켰다.

실란 커플링제의 도포 조건은 이하와 같다.

ㆍ3-메타크릴옥시프로필트리메톡시실란

ㆍ실란 농도 : 0.6 vol％ (잔부 : 물)

ㆍ처리 온도 : 30 ∼ 40 ℃

ㆍ처리 시간 : 5 초

ㆍ실란 처리 후의 건조 : 100 ℃ × 3 초

또한, 실시예 1, 9 및 후술하는 실시예 11 의 표면 처리는, 평활 도금 처리 (조화 처리가 아닌 표면 처리) 에 상당하고, 그 이외의 실시예 및 비교예에 있어서의 표면 처리는 조화 처리에 상당한다.

또, 실시예 11 ∼ 15 의 기재로서 이하에 기재하는 캐리어 부착 동박을 준비하였다.

실시예 11 ∼ 13 에 대해서는, 두께 18 ㎛ 의 전해 동박 (JX 닛코 일석 금속 제조의 HLP 박) 을 캐리어로서 준비하고, 실시예 14 에 대해서는, 두께 18 ㎛ 의 전해 동박 (JX 닛코 일석 금속 제조의 JTC 박) 을 캐리어로서 준비하고, 실시예 15 에 대해서는 두께 18 ㎛ 의 압연 동박 (JX 닛코 일석 금속 제조의 C1100) 을 캐리어로서 준비하였다. 그리고, 하기 조건에서, 실시예 11 ∼ 13 에 대해서는 캐리어의 석출면측의 표면에 중간층을 형성하고, 실시예 14 에 대해서는 캐리어의 드럼면 (광택면측) 의 표면에 중간층을 형성하고, 실시예 15 에 대해서는 캐리어의 표면에 중간층을 형성하였다. 그 후, 각 실시예에 있어서 중간층의 표면에 극박 동층을 형성하였다. 또한, 캐리어는 필요한 경우에는, 상기 서술한 방법에 의해, 중간층을 형성하는 측의, 표면 중간층 형성 전의 표면의 표면 조도 Rz 와 표면적비가 제어되어 있다.

ㆍ실시예 11

＜중간층＞

(1) Ni 층 (Ni 도금)

캐리어에 대해, 이하의 조건으로 롤 투 롤형의 연속 도금 라인에서 전기 도금함으로써 1000 ㎍/d㎡ 의 부착량의 Ni 층을 형성하였다. 구체적인 도금 조건을 이하에 기재한다.

황산니켈 : 270 ∼ 280 g/ℓ

염화니켈 : 35 ∼ 45 g/ℓ

아세트산니켈 : 10 ∼ 20 g/ℓ

붕산 : 30 ∼ 40 g/ℓ

광택제 : 사카린, 부틴디올 등

도데실황산나트륨 : 55 ∼ 75 ppm

pH : 4 ∼ 6

욕온 : 55 ∼ 65 ℃

전류 밀도 : 10 A/d㎡

(2) Cr 층 (전해 크로메이트 처리)

다음으로, (1) 에서 형성한 Ni 층 표면을 수세 및 산세 후, 계속해서, 롤 투 롤형의 연속 도금 라인 상에서 Ni 층 상에 11 ㎍/d㎡ 의 부착량의 Cr 층을 이하의 조건으로 전해 크로메이트 처리함으로써 부착시켰다.

중크롬산칼륨 1 ∼ 10 g/ℓ, 아연 0 g/ℓ

pH : 7 ∼ 10

액온 : 40 ∼ 60 ℃

전류 밀도 : 2 A/d㎡

＜극박 동층＞

다음으로, (2) 에서 형성한 Cr 층 표면을 수세 및 산세 후, 계속해서, 롤 투 롤형의 연속 도금 라인 상에서, Cr 층 상에 두께 1.5 ㎛ 의 극박 동층을 이하의 조건으로 전기 도금함으로써 형성하여, 캐리어 부착 극박 동박을 제작하였다.

구리 농도 : 90 ∼ 110 g/ℓ

황산 농도 : 90 ∼ 110 g/ℓ

염화물 이온 농도 : 50 ∼ 90 ppm

레벨링제 1 (비스(3술포프로필)디술파이드) : 10 ∼ 30 ppm

레벨링제 2 (아민 화합물) : 10 ∼ 30 ppm

또한, 레벨링제 2 로서 하기의 아민 화합물을 사용하였다.

전해액 온도 : 50 ∼ 80 ℃

전류 밀도 : 100 A/d㎡

전해액 선속 : 1.5 ∼ 5 m/sec

ㆍ실시예 12

＜중간층＞

(1) Ni-Mo 층 (니켈 몰리브덴 합금 도금)

캐리어에 대해, 이하의 조건으로 롤 투 롤형의 연속 도금 라인에서 전기 도금함으로써 3000 ㎍/d㎡ 의 부착량의 Ni-Mo 층을 형성하였다. 구체적인 도금 조건을 이하에 기재한다.

(액 조성) 황산 Ni 6수화물 : 50 g/d㎥, 몰리브덴산나트륨 2수화물 : 60 g/d㎥, 시트르산나트륨 : 90 g/d㎥

(액온) 30 ℃

(전류 밀도) 1 ∼ 4 A/d㎡

(통전 시간) 3 ∼ 25 초

＜극박 동층＞

(1) 에서 형성한 Ni-Mo 층 상에 극박 동층을 형성하였다. 극박 동층의 두께를 2 ㎛ 로 한 것 이외에는, 실시예 11 과 동일한 조건에서 극박 동층을 형성하였다.

ㆍ실시예 13

＜중간층＞

(1) Ni 층 (Ni 도금)

실시예 11 과 동일한 조건에서 Ni 층을 형성하였다.

(2) 유기물층 (유기물층 형성 처리)

다음으로, (1) 에서 형성한 Ni 층 표면을 수세 및 산세 후, 계속해서, 하기의 조건에서 Ni 층 표면에 대해 농도 1 ∼ 30 g/ℓ 의 카르복시벤조트리아졸 (CBTA) 을 함유하는, 액온 40 ℃, pH 5 의 수용액을 20 ∼ 120 초간 샤워링하여 분무함으로써 유기물층을 형성하였다.

＜극박 동층＞

(2) 에서 형성한 유기물층 상에 극박 동층을 형성하였다. 극박 동층의 두께를 3 ㎛ 로 한 것 이외에는, 실시예 11 과 동일한 조건에서 극박 동층을 형성하였다.

ㆍ실시예 14, 15

＜중간층＞

(1) Co-Mo 층 (코발트 몰리브덴 합금 도금)

캐리어에 대해, 이하의 조건으로 롤 투 롤형의 연속 도금 라인에서 전기 도금함으로써 4000 ㎍/d㎡ 의 부착량의 Co-Mo 층을 형성하였다. 구체적인 도금 조건을 이하에 기재한다.

(액 조성) 황산 Co : 50 g/d㎥, 몰리브덴산나트륨 2수화물 : 60 g/d㎥, 시트르산나트륨 : 90 g/d㎥

(액온) 30 ℃

(전류 밀도) 1 ∼ 4 A/d㎡

(통전 시간) 3 ∼ 25 초

＜극박 동층＞

(1) 에서 형성한 Co-Mo 층 상에 극박 동층을 형성하였다. 극박 동층의 두께를 실시예 14 는 3 ㎛, 실시예 15 는 5 ㎛ 로 한 것 이외에는, 실시예 11 과 동일한 조건에서 극박 동층을 형성하였다.

상기 서술한 바와 같이 하여 제작한 실시예 및 비교예의 각 샘플에 대하여 각종 평가를 하기와 같이 실시하였다.

＜부착량의 측정＞

표면 처리층의 Cu 이외의 각종 금속의 부착량의 측정에 대해서는, 50 ㎜ × 50 ㎜ 의 동박 표면의 피막을 HNO₃ (2 중량％) 과 HCl (5 중량％) 을 혼합한 용액에 용해시키고, 그 용액 중의 금속 농도를 ICP 발광 분광 분석 장치 (SII 나노테크놀로지 주식회사 제조, SFC-3100) 로 정량하고, 단위 면적당 금속량 (㎍/d㎡) 을 산출하여 유도하였다. 이 때, 측정하고자 하는 면과 반대면의 금속 부착량이 혼입되지 않도록 필요에 따라 마스킹을 실시하여, 분석을 실시하였다. 또한, 측정은 전술한 Zn, Co, Ni, Fe 또는 그들의 합금 도금, 및 크로메이트 처리, 추가로 실란 커플링 처리를 실시한 후의 샘플에 대하여 실시하였다. 표면 처리층의 Cu 의 부착량의 측정에 대해서는, 100 ㎜ × 100 ㎜ 사이즈의 표면 처리 동박의 중량으로부터, 상기 방법으로 측정한 당해 면적당 Cu 이외의 각종 금속의 부착량 및 표면 처리 전 동박의 당해 면적당 중량을 공제하여 구하였다.

＜표면 조도 Rz 의 측정＞

주식회사 코사카 연구소 제조의 접촉 조도계 SP-11 을 사용하여 JIS B 0601-1994 에 준거하여 10 점 평균 조도 (Rz) 를 표면 처리면에 대하여 측정하였다. 측정 기준 길이 0.8 ㎜, 평가 길이 4 ㎜, 컷 오프값 0.25 ㎜, 이송 속도 0.1 ㎜/초의 조건에서 측정 위치를 바꾸어 10 회 실시하고, 10 회의 측정값의 평균의 값을 표면 조도 Rz 의 값으로 하였다. 또, 실시예 및 비교예에서 사용한 각 전해 동박 및 압연 동박에 대하여, 표면 처리 전의 조도 Rz 에 대해서도 미리 측정해 두었다. 또한, 10 점 평균 조도의 측정은, TD 방향 (동박의 폭 방향 (동박 제조 장치에 있어서의 동박 진행 방향과 직각의 방향)) 에 대하여 실시하였다.

＜표면적비의 측정＞

3 차원 표면적은, 올림푸스 주식회사 제조의 레이저 현미경 LEXT OLS4000 (레이저 파장 405 ㎚, 미분 간섭 방식) 을 사용하여, 표면 처리 동박의 석출면에 있어서의, 2 차원 표면적이 66455 ㎛²인 영역에 대하여 측정하였다. 측정된 3 차원 표면적을 2 차원 표면적으로 나눈 값을 표면적비로 하였다.

＜전송 손실의 측정＞

18 ㎛ 두께의 각 샘플에 대하여, 시판되는 액정 폴리머 수지 ((주) 쿠라레 제조의 Vecstar CTZ-50 ㎛) 와 첩합한 후, 에칭으로 특성 임피던스가 50 Ω 가 되도록 마이크로스트립 선로를 형성하고, HP 사 제조의 네트워크 애널라이저 HP8720C 를 사용하여 투과 계수를 측정하여, 주파수 20 ㎓ 에서의 전송 손실을 구하였다. 주파수 20 ㎓ 에 있어서의 전송 손실의 평가로서, 5.0 dB/10 ㎝ 미만을 ◎, 5.0 dB/10 ㎝ 이상 또한 6.0 dB/10 ㎝ 미만을 ○, 6.0 dB/10 ㎝ 이상을 × 로 하였다. 전송 손실의 크기는, 사용하는 수지의 비유전율, 유전 정접, 두께에 좌우되기 때문에, 일반용 프린트 배선판에 사용되는 동박 (비교예 2 에서 사용한 동박) 에 대해 현저한 전송 손실 저감 효과가 있는 것으로서 상기의 판정 기준으로 하였다.

시험 결과를 표 3 에 나타낸다.

(평가 결과)

실시예 1 ∼ 15 는 전부 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량이 1000 ㎍/d㎡ 이하이고, 표면 처리층이 Zn 금속층 또는 Zn 을 함유하는 합금 처리층을 갖고, 표면적비가 1.0 ∼ 1.9 이고, 표면 조도 Rz JIS 가 2.2 ㎛ 이하였다. 이 때문에, 실시예 1 ∼ 15 는 전부 전송 손실이 양호하게 억제되어 있었다.

비교예 1 은, 표면적비가 1.9 를 초과하였기 때문에, 전송 손실이 컸다.

비교예 2 는, 표면 조도 Rz JIS 가 2.2 ㎛ 를 초과하고, 표면적비가 1.9 를 초과하였기 때문에, 전송 손실이 컸다.

비교예 3 은, 표면 조도 Rz JIS 가 2.2 ㎛ 를 초과하였기 때문에, 전송 손실이 컸다.

비교예 4 ∼ 6 은, 실시예 7 의 도금 처리 3 을 Co, Ni, Fe 를 함유하는 것으로 변경한 것으로, 표면 처리층에 있어서의 Co, Ni, Fe 의 합계 부착량이 1000 ㎍/d㎡ 를 초과하였기 때문에, 실시예 7 보다 전송 손실이 컸다.

도 1 에, 실시예 및 비교예에 관련된 Co, Ni, Fe 의 합계 부착량과, 표면 조도 Rz 의 관계를 나타내는 그래프를 나타낸다. 도 2 에, 실시예 및 비교예에 관련된 Co, Ni, Fe 의 합계 부착량과, 2 차원 표면적에 대한 3 차원 표면적의 비의 관계를 나타내는 그래프를 나타낸다. 도 3 에, 실시예 및 비교예에 관련된 Co, Ni, Fe, Cu, Zn 의 합계 부착량과 전송 손실의 관계를 나타내는 그래프를 나타낸다.

Claims

본원 발명의 상세한 설명에 기재된 발명.