KR20170042623A - 자기 소자, 스커미온 메모리, 스커미온 메모리 장치, 스커미온 메모리 탑재 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치 - Google Patents

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고쿠리쓰 겐큐 가이하쓰 호징 리가가쿠 겐큐소
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Abstract

스커미온 전송을 할 수 있는 자기 소자 및 이 자기 소자를 응용 한 스커미온 메모리 시프트 레지스터를 제공한다. 예를 들어, 스커 미온을 전송할 수 있는 자기 소자로서, 상류측 전극으로부터 하류측 전극 사이의 전류와 실질적으로 수직으로 스커 미온을 전송하는 가로 전송 배치하고, 자성체의 다른 영역보다 스커미온이 안정하여 존재하는 안정부를 복수 가지고 스커미온의 위치를 검출하는 스커미온 검출 소자를 구비하는 자기 소자를 제공한다.

Description

자기 소자, 스커미온 메모리, 스커미온 메모리 장치, 스커미온 메모리 탑재 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치{MAGNETIC ELEMENT, SKYRMION MEMORY, SKYRMION MEMORY-DEVICE, SOLID-STATE ELECTRONIC DEVICE, DATA-STORAGE DEVICE, DATA PROCESSING AND COMMUNICATION DEVICE}
본 발명은 스커미온을 전송할 수 있는 자기 소자, 상기 자기 소자를 이용한 스커미온 메모리, 상기 자기 소자를 이용한 시프트 레지스터, 상기 자기 소자를 이용한 스커미온 메모리 장치, 스커미온 메모리 탑재 고체 전자 장치, 스커미온 메모리를 내장한 데이터 기록 장치, 스커미온 메모리를 내장한 데이터 처리 장치 및 스커미온 메모리를 내장한 통신 장치에 관한 것이다.
자성체의 자기 모멘트를 디지털 정보로 이용하는 자기 소자가 알려져 있다. 자기소자인 스커미온을 사용한 스커미온 메모리는 나노 스케일의 정보 유지 시 전력을 필요로 하지 않는 비휘발성 메모리 요소 구조를 가진다. 상기 자기 소자는 나노 스케일의 자기 구조에 의한 초고밀도성 등의 장점에서 대용량 정보 저장 매체로의 응용이 기대되고 전자 장치의 메모리 장치로 그 중요도가 증가하고 있다.
차세대 자기 메모리 장치의 후보로는 미국 IBM을 중심으로 마그네틱 시프트 레지스터가 제안되어있다. 마그네틱 시프트 레지스터는 자기 도메인 자벽을 구동하고 그 자기 모멘트 배치를 전류로 전송하고 기억 정보를 읽어내는 기술이다(특허문헌 1 참조).
도 29는 전류에 의한 자기 도메인 자벽의 구동 원리를 나타내는 모식도이다. 서로 자기 모멘트의 방향이 상반되는 자기 영역의 경계가 도메인 자벽이다. 도 29는 마그네틱 시프트 레지스터(1)의 도메인 자벽을 실선으로 나타내고 있다. 마그네틱 시프트 레지스터(1)에 화살표 방향의 전류를 흘림으로써 자기 도메인 자벽이 구동된다. 도메인 자벽이 이동함으로써 자기 센서(2)의 위쪽에 위치하는 자기 모멘트의 방향에 따른 자기가 변화한다. 상기 자기 변화를 자기 센서(2)에서 감지하여 자기 정보를 꺼낸다.
그러나 이러한 마그네틱 시프트 레지스터(1)은 자기 도메인 자벽을 이동시에 큰 전류가 필요하며, 또한 자기 도메인 자벽의 전송 속도가 느리다는 단점을 가지고있다. 이로 인해 메모리의 쓰기, 지우기 시간이 느려지고 소비 전력이 커진다.
그래서 본원 발명자는 자성체 중에 발생하는 스커미온을 기억 단위로 사용한 스커미온 자기 소자를 제안했다(특허문헌 2). 또한, 비특허 문헌 1에서 본원 발명자들은 전류 방향과 평행하게 스커미온을 전송하는 배치에서 스커미온을 전송할 수 있는지를 보여 주었다.
본 명세서에서, 구동 전류와 스커미온의 전송 방향이 평행인 배치를 세로 전송 배치라고 정의한다. 비특허문헌 1에 개시한 수직 전송 위치를 메모리로 응용하는 경우, 스커미온을 가지는 자성체의 세선 구조의 양단부에 전류를 인가하는 전극을 설치한다. 이를 위해 세선의 폭이 나노 스케일이고, 긴 세선의 양단부 사이의 저항은 큰 값을 가지게 되고, 큰 전류 밀도를 흘릴 수 없다. 따라서 전류의 전류 밀도의 제한이 있고, 스커미온의 전송 속도가 느려진다. 메모리 쓰기 시간이나 로딩 시간이 단시간에 되지 않는 문제가 있다. 비특허문헌 1은 정상 전류에 의한 스커미온 전송을 기억 메모리로서 제안하고 있다. 정상 전류가 필요하기 때문에 비휘발성 메모리로 사용할 수 없다. 메모리로 응용하는 경우, 메모리 기능 구현 방법이 개시되어 있지 않기 때문에 실용화에 큰 문제가 있다.
[특허문헌 1] 미국 특허 제 6834005 호 명세서 [특허문헌 2] 특개 2014-86470 호 공보
[비특허문헌 1] 이와사키 준이치 모치즈키 維人, 永長 나오토 "Current skyrmion dynamics in constricted geometries"Nature Nanotechnology, 영국, Nature Publishing Group, 2013 년 9 월 8 일, Vol. 8, p742-747.
스커미온은 직경이 1nm부터 500nm까지인 극히 미소한 자기 구조를 가지며, 그 구조를 외부 전력 공급 없이 장시간 안정적으로 유지할 수 있어 메모리 소자에 응용하는 것에 대한 기대가 높아지고 있다. 그래서 메모리 소자에 응용 가능한 자기 소자 등의 구성을 제안한다.
본 발명의 제1 양태에서는, 스커미온을 전송할 수 있는 자기 소자로서, 비자성체로 둘러싸인 얇은 층상의 자성체와, 자성체의 연장 방향으로 연결된 전도체인 상류측 전극과, 상류측 전극과 이격되어 자성체의 연장 방향으로 연결된 전도체인 하류측 전극과, 스커미온의 위치를 검출하는 스커미온 검출 소자를 구비하고, 자성체는 자성체의 다른 영역보다 상기 스커미온이 안정되어있는 안정부를 복수 가지며, 상류측 전극과 하류측 전극 사이에 흐르는 전류의 방향이, 1 또는 복수의 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치인 자기 소자를 제공한다.
본 발명의 제2 양태에서는, 제1 양태의 자기 소자와, 자성체에 대향하여 설치되고 자성체에 자기장을 인가 가능한 자기장 발생부와, 상류측 전극 및 하류측 전극에 연결하고 상류측 전극과 하류측 전극 사이의 자성체에 전류를 인가하는 전원과, 스커미온 검출 소자에 연결하고 스커미온 검출 소자의 검출 결과에 따라 스커미온의 위치를 측정하는 측정부를 구비한 스커미온 메모리를 제공한다. 스커미온 메모리는 자기 소자를 두께 방향으로 복수 적층하여 가질 수 있다.
본 발명의 제3 양태에서는, 제2 양태의 스커미온 메모리와, 복수의 스커미온 메모리에 연결하고, 각각 대응하는 스커미온 메모리에 스커미온을 복수의 안정부 사이에 전송하는 스커미온 전송용 전류를 공급하는 복수의 스커미온 전송선과, 복수의 스커미온 메모리에 연결하고, 각각 대응하는 자기 소자의 스커미온 위치에 따른 전압 또는 전류를 전송하는 복수의 읽기 워드 라인과, 복수의 스커미온 전송선 및 복수의 읽기 워드 라인에 마련한 스커미온 메모리를 선택하는 복수의 스위치와, 읽기 워드 라인에 흐르는 전류 또는 전압에 따라 스위치에 의해 선택된 자기 소자에서 스커미온의 위치를 검출하는 검출 회로를 구비하는 스커미온 메모리 장치를 제공한다.
본 발명의 제4 양태에서는, 기판과 기판 상에 형성한 반도체 소자 및 반도체 소자의 상부에 적층한 적어도 하나의 제2 양태의 스커미온 메모리를 구비하는 스커미온 메모리 장치를 제공한다.
본 발명의 제5 양태에서는 제2 내지 제4 양태의 스커미온 메모리 또는 스커미온 메모리 장치와 고체 전자 장치를 동일한 칩 내에 구비하는 스커미온 메모리 탑재 고체 전자 장치를 제공한다.
본 발명의 제6 양태에서는 제2 내지 제4 양태의 스커미온 메모리 또는 스커미온 메모리 장치를 탑재한 데이터 기록 장치를 제공한다.
본 발명의 제7 양태에서는 제2 내지 제4 양태의 스커미온 메모리 또는 스커미온 메모리 장치를 탑재한 데이터 처리 장치를 제공한다.
본 발명의 제8 양태에서는 제2 내지 제4 양태의 스커미온 메모리 또는 스커미온 메모리 장치를 탑재한 통신 장치를 제공한다.
도 1은 자성체(10) 중의 나노 스케일 자기 구조체인 스커미온(40)의 일례를 나타내는 모식도이다. 자기 모멘트의 강도와 방향을 화살표로 모식적으로 나타낸다.
도 2는 헬리시티(helicity)가 다른 스커미온(40)을 나타내는 모식도이다.
도 3은 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향이 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치의 경우 스커미온 메모리(100)의 구성 예를 나타내는 모식도이다.
도 4는 카이럴 자성체 자성상의 자기장 의존성을 나타낸 위상 다이어그램이다.
도 5a는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 0.001ξ을 정상적으로 흘린 경우 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 5b는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 0.001ξ을 정상적으로 흘린 경우 t = 2000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 5c는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 0.001ξ을 정상적으로 흘린 경우 t = 5000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 5d는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 0.001ξ을 정상적으로 흘린 경우 t = 14000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 6a는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치한 수직 전류 배치로 한 경우의 자성체(10)의 자기 모멘트 시뮬레이션 결과를 나타낸다.
도 6b는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치한 수직 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류밀도 0.001ξ을 정상적으로 흘린 경우 t = 3700 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 6c는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치한 수직 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류밀도 0.001ξ을 정상적으로 흘린 경우 t = 7000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 7a는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치한 수직 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체 (10)로 생성 전류 펄스를 흘려보냈을 때 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 7b는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치한 수직 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류밀도 0.01ξ을 정상적으로 흘린 경우 t = 1800 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 7c는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치한 수직 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류밀도 0.01ξ을 정상적으로 흘린 경우 t = 4000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 7d는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치한 수직 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류밀도 0.01ξ을 정상적으로 흘린 경우 t = 11000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 8은 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 흘리는 전송 전류 펄스를 나타낸다.
도 9a는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)로 양의 제1 전송용 전류 펄스를 흘려보냈을 때 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 9b는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)로 양의 제1 전송용 전류 펄스를 흘려보냈을 때 t = 2000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 9c는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)로 양의 제1 전송용 전류 펄스를 흘려보냈을 때 t = 4000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 9d는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)로 양의 제1 전송용 전류 펄스를 흘려보냈을 때 t = 7000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 9e는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 음의 제2 전송용 전류 펄스를 흘려보냈을 때 t = 13000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 9f는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 음의 제2 전송용 전류 펄스를 흘려보냈을 때 t = 18000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 9g는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)로 양의 제3 전송용 전류 펄스를 흘려보냈을 때 t = 23000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 9h는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)로 양의 제3 전송용 전류 펄스를 흘려보냈을 때 t = 27000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 10은 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 흐르는 양의 삭제용 전류 펄스를 나타낸다.
도 11a는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 제2의 삭제용 전류 펄스를 흘려보냈을 때 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 11b는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 제2의 삭제용 전류 펄스를 흘려보냈을 때 t = 2000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 11c는 상류측 전극(12)과 하류측 전극 (14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 제2의 삭제용 전류 펄스를 흘려보냈을 때 t = 3500 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 11d는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 제2의 삭제용 전류 펄스를 흘려보냈을 때 t = 5000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 12는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 흐르는 양의 삭제용 전류 펄스를 나타낸다.
도 13a는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10) 으로 제4의 삭제용 전류 펄스를 흘려보냈을 때 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 13b는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)로 제4의 삭제용 전류 펄스를 흘려보냈을 때 t = 2600 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 13c는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)로 제4의 삭제용 전류 펄스를 흘려보냈을 때 t = 3400 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
도 14는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 한 스커미온 메모리(100)의 다른 구성 예를 나타낸 모식도이다.
도 15는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치한 가로 전류 배치로 하고 폐경로 형상 자성체를 이용한 스커미온 메모리(100)의 다른 구성 예를 나타낸 모식도이다.
도 16a는 스커미온 메모리 장치(110)의 단면 구조를 나타낸다.
도 16b는 스커미온 메모리 장치(110)의 단면 구조의 다른 예를 나타낸다.
도 17은 자기 소자(30)을 n 층 적층한 스커미온 메모리 장치(110)를 나타낸다.
도 18은 적층 방향으로 복수의 자기장 발생부(20)를 갖는 스커미온 메모리 장치(110)를 나타낸다.
도 19는 스커미온 메모리 장치(110) 구성의 일례를 나타낸다.
도 20은 스커미온 메모리 장치(110) 회로 구성의 일례를 나타낸다.
도 21은 스커미온 메모리(100)에 데이터 "0"을 써넣는 동작의 일례를 나타낸다.
도 22는 스커미온 메모리(100)의 스커미온(40)을 삭제하는 동작의 일례를 나타낸다.
도 23은 스커미온 메모리 장치(110)의 읽기 동작의 일례를 나타낸다.
도 24a는 자기 소자(30)의 다른 구성 예를 나타낸 모식도이다.
도 24b는 자기 소자(30)의 다른 구성 예를 나타낸 모식도이다.
도 25는 스커미온 메모리 탑재 고체 전자 장치(200)의 구성 예를 나타낸 모식도이다.
도 26은 데이터 처리 장치(300)의 구성 예를 나타낸 모식도이다.
도 27은 데이터 기록 장치(400)의 구성 예를 나타낸 모식도이다.
도 28은 통신 장치(500)의 구성 예를 나타낸 모식도이다.
도 29는 전류에 의한 자기 도메인 구동 원리를 나타내는 도면이다.
이하, 발명의 실시예를 통해 본 발명을 설명하지만, 이하의 실시예는 청구 범위에 관한 발명을 한정하는 것은 아니다. 또한, 실시 형태에서 설명되고 있는 특징의 조합 모두가 발명의 해결 수단에 필수적이라고는 할 수 없다.
스커미온을 생성할 수 있는 자성체의 일례로 카이럴 자성체가 있다. 카이럴 자성체는 외부 자기장의 인가가 없는 경우 자기 모멘트 배치가 자기 모멘트의 방향에 대해 나선형으로 회전하는 자기 질서상(magnetic order phase)을 따르는 자성체이다. 외부 자기장을 인가함으로써, 카이럴 자성체는 스커미온이 존재하는 상태를 거쳐 강자성상이 된다.
도 1은 자성체(10)의 나노 스케일 자기 구조체인 스커미온(40)의 일례를 나타내는 모식도이다. 도 1에서 각 화살표는 스커미온(40)의 자기 모멘트의 방향을 나타낸다. x 축과 y 축이 서로 직교하는 축이며, z 축이 x-y 평면에 직교하는 축이다.
자성체(10)는 x-y 평면에 평행한 평면을 가진다. 자성체(10)의 상기 평면상에 있는 모든 방향을 향하는 자기 모멘트는 스커미온(40)을 구성한다. 본 예에서 자성체(10)에 인가하는 자기장의 방향은 플러스 z 방향이다. 이 경우 본 예의 스커미온(40)의 최외주의 자기 모멘트는 플러스 z 방향으로 향한다.
스커미온(40)에서 자기 모멘트는 최외각에서부터 내측을 향해 나선형으로 회전한다. 또한, 자기 모멘트의 방향은 상기 소용돌이 모양의 회전에 따라 서서히 플러스 z 방향에서 마이너스 z 방향으로 방향을 바꾼다.
스커미온(40)은 중심에서부터 최외주 사이에서 자기 모멘트의 방향이 연속적으로 뒤틀린다. 즉, 스커미온(40)은 자기 모멘트의 나선형 구조를 가지는 나노 스케일 자기 구조체이다. 스커미온(40)이 존재하는 자성체(10)가 얇은 판형 고체 물질의 경우 스커미온(40)을 구성하는 자기 모멘트는 그 두께 방향과 같은 방향이다. 즉, 판의 깊이 방향 (z 방향)에서는 표면에서 뒷면까지 같은 방향의 자기 모멘트로 구성된다. 스커미온(40)의 직경은 스커미온(40)의 최외주의 직경을 말한다. 본 예에서 최외주는 도 1에 나타낸 외부 자기장과 같은 방향을 향한 자기 모멘트의 원주를 가리킨다.
스커미온 수 Nsk는 나선형 구조를 가지는 나노 스케일 자기 구조체인 스커미온(40)을 특징짓는다. 스커미온 수는 이하의 [수학식 1] 및 [수학식 2]로 표현할 수 있다. [수학식 2]에서 자기 모멘트와 z 축과의 극 각도 θ (r)는 스커미온(40)의 중심으로부터의 거리 r의 연속 함수이다. 극 각도 T (r)는 r을 0에서 ∞까지 변화시켰을 때, π에서 0까지 또는 0부터 π까지 변화한다.
Figure pct00001
Figure pct00002
Figure pct00003
[수학식 1] 에서, n (r)은, 위치 r에 있는 스커미온(40)의 자기 모멘트의 방향을 표시하는 단위 벡터이다. [수학식 2] 에서, m은 전압(voltage)이고, λ는 헬리시티(helicity)이다. [수학식 1] 및 [수학식 2] 에서, r을 0에서 ∞까지로 변화시키고, θ(r)는 π에서 0까지로 변화할 때, Nsk = -m이 된다.
도 2는 헬리시티(helicity)가 다른 스커미온(40)을 나타내는 모식도이다. 특히 스커미온 수 Nsk = -1의 경우의 예를 도 2에 나타낸다. 도 2(e)는 자기 모멘트 n 의 좌표 취하는 방법(오른손 계)을 나타낸다. 또한, 오른손 계이기 때문에, nx 축 및 ny 축에 대해서 nz 축은, 지면 뒤에서 앞쪽 방향을 취한다. 도 2(a) 내지 도 2(e)에 있어서 색조(濃淡)는 자기 모멘트의 방향을 나타낸다.
도 2(e)에 있어서 원주상의 색조로 나타내는 자기 모멘트는, nx-ny 평면상의 방향을 가진다. 이에 대해 도 2(e)에서의 원형 중심의 가장 엷은 색조(흰색)로 나타내는 자기 모멘트는 지면 뒤에서 앞쪽의 방향을 가진다. 원주에서 중심까지 사이의 각 위치의 색조로 나타내는 자기 모멘트의 nz 축에 대한 각도는, 중심으로부터의 거리에 따라 π 에서 0을 취한다. 도 2(a) 내지 도 2(d)의 각 자기 모멘트의 방향은 도 2(e)에서 동일한 색조로 나타낸다. 또한, 도 2(a) 내지 도 2(d)의 스커미온(40)의 중심처럼 가장 어두운 색조(검정)로 나타내는 자기 모멘트는, 지면 앞에서 지면 뒷면의 방향을 가진다. 도 2(a) 내지 2(d)에서 각 화살표는 자기 구조체의 중심으로부터 소정의 거리에서의 자기 모멘트를 나타낸다. 도 2(a) 내지 도 2(d)에 나타내는 자기 구조체는 스커미온(40)으로 정의할 수 있는 상태에 있다.
도 2(a) (λ = 0)에서, 스커미온(40)의 중심으로부터 소정의 거리의 색조는 도 2(e)의 원주상의 색조와 일치하고 있다. 따라서 도 2(a)에서 화살표로 나타낸 자기 모멘트의 방향은 중심에서 바깥쪽으로 방사상으로 향하고 있다. 도 2(a) (λ = 0)의 각 자기 모멘트에 대해, 도 2 (b) ( λ= π )의 각 자기 모멘트의 방향은 도 2(a)의 각 자기 모멘트를 180 °회전한 방향이다. 도 2(a) (λ = 0)의 각 자기 모멘트에 대해 도 2(c) ( λ= - π / 2)의 각 자기 모멘트의 방향은 도 2(a)의 각 자기 모멘트를 - 90도 (시계 방향으로 90도) 회전한 방향이다.
도 2 (a) ( λ= 0)의 각 자기 모멘트에 대해 도 2 (d) ( = π / 2)의 각 자기 모멘트의 방향은 도 2 (a)의 각 자기 모멘트를 90도 (시계 반대 방향으로 90도) 회전한 방향이다. 또한, 도 2 (d)에 나타내는 헬리시티(helicity) λ= π/ 2의 스커미온은 도 1의 스커미온(40)에 상당한다.
도 2 (a) 내지 (d)에 도시한 네 가지 예의 자기 구조는 다른 것처럼 보이지만 토폴로지적으로 동일한 자기 구조이다. 도 2 (a) 내지 (d)의 구조를 가지는 스커미온은 한 번 생성되면 안정되어 있으며, 외부 자기장을 인가한 자성체(10)중에서 정보 전달을 담당하는 캐리어로 일한다.
도 3은 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을, 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로한 스커미온 메모리(100)의 구성 예를 나타내는 모식도이다. 본 예의 스커미온 메모리 (100)는, 자기 소자(30), 자기장 발생부(20), 전원(52) 및 측정부(34)를 구비한다. 스커미온 메모리(100)는 자기 소자(30)의 자성체(10)에 전송 전류를 흘리는 것으로, 자성체(10)의 스커미온(40)을, 자성체(10)의 안정부 16-1 (제 1안정부) 또는 안정부 16 -2 (제 2 안정부)에 전송, 배치할 수 있다. 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고 있는 것에 큰 특징이 있다. 본 예에서는 자성체(10)의 안정부 16-2에서의 스커미온(40)의 유무가, 1 비트의 정보에 대응한다. 측정부(34)는 안정부 16-2의 스커미온의 유무를 감지한다.
또한, 자기 소자(30)는, 자성체(10)에 대한 전류 인가에 의해 스커미온(40)의 검출이 가능하다. 또한, 자성체(10)에 대한 전류 인가에 의해 스커미온(40)의 생성 및 삭제가 가능할 수 있다. 또한, 본 예의 자기 소자(30)는 박막 형상을 가진다. 본 예의 자기 소자(30)는, 자성체(10), 상류측 전극(12), 하류측 전극(14) 및 스커미온 검출 소자(15)를 가진다.
자성체(10)는, 박막 형상을 가지고 있으며, 인가 자장에 따라 적어도 스커미온 결정상 및 강자성상이 발현된다. 스커미온 결정상은 스커미온(40)이 자성체(10)에 발생할 수 있는 상태를 가리킨다. 예를 들면, 자성체(10)는 카이럴 자성체이다. 스커미온(40)이 안정되어 존재할 수 있도록 자성체(10)는 얇은 층상이다. 자성체(10)는, 예를 들어, 스커미온(40)의 직경의 10 배 이하 정도의 두께를 가질 수 있다. 스커미온(40)의 직경은 스커미온의 최외주의 직경을 말한다.
자성체(10)는 복수의 안정부(16)를 가진다. 복수의 안정부(16)는 자성체(10)의 상류측 전극(12) 및 하류 측 전극(14)이 낀 영역에 설치한다. 본 예의 자성체(10)는 안정부 16-1 및 안정부 16-2를 가진다. 안정부(16)는 자성체(10)의 다른 영역보다 스커미온(40)이 안정되어있을 수 있는 영역을 가리킨다. 안정부(16)는, 예를 들면, 전류 등에 의해 외부에서 스커미온(40)에 힘을 가하지 않으면 스커미온(40)이 그 자리에서 움직이지 않는 영역을 가리킬 수 있다. 이러한 영역을 형성하기 위해서는, 아래에 기재된 바와 같이 자기장 발생부(20)에서 발생하는 자기장 강도가 안정부(16) 주변의 자기장 강도보다 약한 자기장 강도이면 실현할 수 있다. 또한 안정부(16)는 상기 영역에서 스커미온(40)을 이동하는 경우에, 어떤 장벽에 의해 격리된 영역을 가리킬 수도 있다. 이 장벽은 상류측 전극(12) 및 하류측 전극(14)에 자성체(10)의 내부로 돌출하는 돌출부를 갖게 함으로써 실현할 수 있다. 각각의 안정부(16)는 xy 평면과 평행한 자성체(10)의 표면에서 미리 정해진 범위를 차지한다. 자기 소자(30)는 전송용 전류에 의해 복수의 안정부(16) 사이에서 스커미온(40)을 전송할 수 있다.
자기장 발생부(20)는 자성체(10)에 자기장 H를 인가한다. 본 예에서는 자기장 발생부(20)를 자성체(10)에 대향하여 설치한다. 자기장 발생부(20)는 자성체(10)의 뒷면과 대향하여 설치할 수 있다. 본 예의 자기장 발생부(20)는 자성체(10)을 강자성상으로 하는 자기장 H를 발생한다. 또한, 자기장 발생부(20)는 박막 형태의 자성체(10)의 표면에 실질적으로 수직인 자기장 H를 자성체(10)에 인가한다. 본 예에서 자성체(10)는 xy 평면과 평행한 표면(일면)을 가지고 있으며, 자기장 발생부(20)는, 자기장 발생부 (20) 중의 화살표로 나타낸바와 같이 플러스 z 방향의 자기장 H를 발생한다.
본 예에서는 자기장 발생부(20)는, 자성체(10)의 안정부 16-1 및 안정부 16-2에 인가하는 자기장이 자성체(10)의 다른 영역에 인가하는 자기장 강도 H보다 작은 자기장 Ha가 되는 구조를 가진다. 자기장 발생부(20)는 안정부(16)에 대향하는 영역의 자기 모멘트의 크기가 다른 영역에 비해 작아지는 구조를 가질 수 있다. 자기장 발생부(20)는 안정부(16)에 대향하는 영역과 다른 영역에 다른 재료로 형성할 수 있고, 안정부(16)에 대향하는 영역과 다른 영역에서 z 방향의 두께가 차이가 있을 수도 있다. 이에 따라 안정부(16)에 인가하는 자기장을 다른 영역보다 작게하여 스커미온(40)을 안정부(16)에 안정적으로 존재하도록 할 수 있다. 일례로 자기장 발생부(20)는 안정부(16) 및 다른 영역을 후술하는 강자성상으로 하는 자기장을 인가 할 수 있다. 자기장 발생부(20)는 자성체(10)와 이격되어 있을 수 있고, 접촉해 있을 수 있다. 자기장 발생부(20)가 금속인 경우 자기장 발생부(20)는 자성체 (10)와 이격되어 있는 것이 바람직하다.
상류측 전극(12)은 자성체(10)에 접속되는 비자성 금속으로 이루어진다. 상류측 전극(12)은 자성체(10)의 연장 방향으로 연결한다. 본 예에서 자성체(10)의 연장 방향은 xy 평면에 평행한 방향을 가리킨다. 상류측 전극(12)은 박막 형상을 가질 수 있다. 또한, 상류측 전극(12)은 자성체(10)과 동일한 두께를 가질 수 있다.
하류측 전극(14)은 상류측 전극(12)과 이격되어 자성체(10)에 접속되는 비자 성 금속으로 이루어진다. 하류측 전극(14)은 자성체(10)의 연장 방향으로 연결한다. 상류측 전극(12) 및 하류측 전극(14)은 전압을 인가한 경우에 xy 평면과 거의 평행한 방향의 전송 전류를 자성체(10)으로 흐르게 배치한다.
상류측 전극(12) 및 하류측 전극(14)은 자성체(10)에서 스커미온(40)을 전송, 생성 또는 삭제 전류를 흘리는 데 사용된다. 또한, 본 예에서 상류측 전극(12) 및 하류측 전극(14)의 적어도 한쪽은 스커미온(40)의 위치를 검출하는 스커미온 검출 소자(15)에 전류를 흘리면 전극으로도 기능 한다.
본 예의 스커미온 검출 소자(15)는 터널 자기 저항 소자 (TMR 소자)이다. 스커미온 검출 소자(15)는 적어도 하나의 안정부에 위치한다. 본 예의 스커미온 검출 소자(15)는 안정부(16-2) 위치의 자성체(10)의 표면에 접하는 비자성체 박막(151)과 자성체 금속(152)의 적층 구조를 가진다.
자성체 금속(152)은 자성체(10)에서 플러스 z 방향의 자기장에 의해 플러스 z 방향의 자기 모멘트를 갖는 강자성상이 된다. 자성체(10) 또는 상류측 전극(12)과 자성체 금속(152)의 자성체(10)측과 반대 측의 단부 사이에는 측정부(34)가 연결된다. 그러면 스커미온 검출 소자(15)가 검출하는 저항값을 감지할 수 있다. 스커미온 검출 소자(15)는 자성체(10)의 안정부(16-2) 내부에 스커미온(40)이 존재하지 않는 경우 저항값이 최소값을 나타내고, 스커미온(40)이 존재하면 저항값이 증가한다. 스커미온 검출 소자(15)의 저항값은, 비자성체 박막(151)의 전자의 터널 전류의 확률이 자성체(10) 과 강자성상이 된 자성체 금속(152)과의 자기 모멘트의 방향에 의존하여 결정된다. 스커미온 검출 소자(15)의 높은 저항 (H)과 낮은 저항 (L)은 스커미온(40)의 유무에 대응하여 메모리 셀이 기억 한 정보 "1"과 "0"에 대응한다. 측정부(34)는 스커미온 검출 소자(15)의 저항값의 변화를 측정할 수 있고, 스커미온 검출 소자(15)의 저항값의 변화에 따른 전압 또는 전류의 변화를 측정할 수도 있다. 이에 따라 스커미온 메모리(100)가 저장한 정보를 읽을 수 있다. 스커미온 검출 소자(15)는 복수의 안정부(16) 중 자성체(10)의 단부에 가장 가까운 안정부(16)에 설치될 수 있다. 본 예에서는 스커미온 검출 소자(15)를, 2 개의 안정부(16) 중에 안정부(16-2)에만 설치한다.
전원(52)은 상류측 전극(12) 및 하류측 전극(14)에 연결한다. 전원(52)은 상류측 전극(12)의 하류측 전극(14)으로 향하는 방향 및 하류측 전극(14)의 상류측 전극(12)으로 향하는 방향 중 하나를 선택하여 자성체(10)에 전송용 전류를 흘린다. 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치되는 가로 전류 배치로 한다. 자성체(10)에 흐르는 전송용 전류에 의해, 전극 사이에 흐르는 전류 방향과 실질적으로 수직으로 스커미온(40)을 전송한다. 구체적으로는 스커미온(40)은 상기 전송용 전류의 방향과 직교하는 방향의 힘을 받고, 자성체(10) 내부를 이동한다. 스커미온(40)이 안정부(16-1) 및 안정부(16-2) 사이를 쉽게 이동할 수 있도록 안정부(16-1) 및 안정부(16-2)는 상류측 전극(12) 및 하류측 전극(14) 사이에 흐르는 전송용 전류의 방향에 직교하는 방향으로 배열한다.
일례로 상류측 전극(12)을 y축의 양의 측, 하류측 전극(14)을 y 축의 음의 측에 배치했을 때, 자성체(10) 내에서 안정부(16-1)를 x축의 음의 측, 안정부(16-2)를 x축의 양의 측에 배치한다. 전원(52)은 자성체(10)에 있는 스커미온(40)을 안정부(16-1)에서 안정부(16-2)로 전송하는 경우 상류측 전극(12)에서 하류측 전극(14)으로 향하는 방향으로 자성체(10)에 양의 전송용 전류를 인가한다. 이 경우 스커미온(40)은 안정부(16-1)에서 안정부(16-2)로 향하는 방향의 힘을 받는다. 또한, 전원(52)은 자성체(10)에 존재하는 스커미온(40)을 안정부(16-2)에서 안정부(16-1)로 전송하는 경우 상류측 전극(12)에서 하류측 전극(14)으로 향하는 방향으로 자성체(10) 에 음의 전송용 전류를 인가한다. 이 경우 스커미온(40)은 안정부(16-2)에서 안정부(16-1)로 향하는 방향의 힘을 받는다.
스커미온 메모리(100)는, 스커미온(40)을 정보 저장 매체로 사용한다. 예를 들어, 스커미온 메모리(100)는 스커미온(40)의 위치를 정보로 대응시킨다. 본 예에서는 스커미온 메모리(100)는 스커미온(40)이 안정부(16-2)에 존재하는 상태 (즉 스커미온(40)이 안정부(16-1)에 존재하지 않는 상태)를 정보 "1"로 대응시키고, 스커미온(40)이 안정부(16-2)에 존재하지 않는 상태 (즉 스커미온(40)이 안정부(16-1)에 존재하는 상태)를 정보 "0"으로 대응시킨다. 다른 예에서는 스커미온(40)이 안정부(16-1)에 존재하는 상태를 정보 "1"로 대응시키고, 스커미온(40)이 안정부(16-1)에 존재하지 않는 상태를 정보 "0"으로 대응시킬 수도 있다. 도 3에서 양의 전송용 전류의 방향을 화살표로 나타낸다 (전자 흐름의 방향은 이와는 반대 방향). 이 양의 전송용 전류에 의해 자성체(10)의 스커 미온(40)을 안정부(16-1)에서 안정부(16-2)로 전송할 수 있다. 또한, 음의 전송용 전류에 의해 자성체(10)의 스커 미온(40)을 안정부(16-2)에서 안정부(16-1)에 전송할 수 있다.
본 예에서는 안정부(16-2)를 자성체(10)의 x축의 양의 측의 단부에 마련하고 있기 때문에, 상류측 전극(12)에서 하류측 전극(14)으로 양의 전송용 전류를 흘려도, 처음부터 안정부(16-2)에 존재한 스커미온은 안정부(16-2)에 머문다. 즉 상류측 전극(12)에서 하류측 전극(14)으로의 양의 전송용 전류 인가는 항상 스커미온(40)을 안정부(2)에 배치한다. 또한, 안정부(16-1)를 자성체(10)의 x 축의 음의 측의 단부에 마련하고 있기 때문에, 상류측 전극(12)에서 하류측 전극(14)으로 음의 전송용 전류 인가는 항상 스커미온(40)을 안정부(16-1)에 배치한다.
이 때문에 정보 "1"과 "0"에 대응하는 상류측 전극(12)에서 하류측 전극(14)으로 흘리는 전송용 전류의 정부를 제어하면, 정보 "1" 및 "0"과 안정부(16-2)의 스커미온(40)의 유무를 대응시킬 수 있다. 그리고 스커미온 검출 소자(15)에 의해 안정부(16-2)에 배치한 스커미온(40)의 유무를 감지하면, 기억된 정보를 읽어내는 것이 가능하다.
본 예의 스커미온 메모리(100)는, 저장된 정보의 "1"과 "0"에 따라서 스커미온(40)의 위치를 변경할 수 있고, 정보의 글 마다 스커미온(40)을 생성하거나 삭제하지 않을 수도 있다. 따라서 스커미온 메모리(100)의 글쓰기 동작을 고속화하는 것이 가능하게된다. 스커미온(40)은 스커미온 메모리(100)의 출하시에 생성할 수 있고, 또한 스커미온 메모리(100)의 초기 동작시에 생성할 수도 있다.
스커미온(40)을 초기에 생성하는 방법은 예를 들어, 코일 등으로 국소적으로 생성된 자기장을 이용하여, 안정부(16-1)의 외부 자기장을 국소적으로 약화시켜 스커미온(40)을 생성하는 방법이 있다. 예를 들어, 상기 외부 자기장은 안정부(16-1)를 후술하는 스커미온 결정상으로 하는 자기장이다. 상술 한 바와 같이, 출하시에 외부에서 국소 자기장을 이용하여 스커미온(40)을 생성할 수도 있다. 한 번 생성된 스커미온(40)은 자성체(10) 및 안정부(16)가 강자성상이 되어도 안정적으로 존재한다.
또한, 자성체(10)의 표면에 오목부를 만들고, 생성용 전류에 의해 스커미온(40)을 생성하는 방법이 있다. 예를 들어, 자성체(10)은 안정부(16-1)보다 x 축의 음의 측에 스커미온(40)을 생성하는 생성 영역을 가질 수 있다. 상기 영역의 x 축의 음의 측의 가장자리 근처에는 비자성체로 형성된 오목부를 마련한다. 상기 오목부의 모서리부 주변에서는 외부 자기장을 인가하지 않은 상태에서 자기 모멘트의 방향이 회전하며 스커미온(40)을 생성하기 쉽다. 상기 생성 영역에서 y 축 방향으로 생성용 전류를 흐르게 함으로써, 오목부의 모서리부 주변에서 스커미온(40)이 발생한다. 상기 생성 영역에 대한 생산용 전류는 상류측 전극(12) 및 하류측 전극(14) 사이의 전송용 전류와 독립적으로 제어할 수 있는 것이 바람직하다. 자기장 발생부(20)가 상기 생성 영역에 인가하는 자기장은 자성체(10)의 안정부(16) 이외의 영역과 동일할 수 있다.
또한, 레이저나 금속 탐침 등에 의해 자성체(10)을 국소 가열해도 스커미온(40)을 생성할 수 있다. 상기 국소 가열은 안정부(16)에 대해 실시할 수 있다. 국소 가열된 자성체(10) 영역에서의 자기 모멘트는 열에너지에 의해 과도적으로 다양한 방향을 향하도록 변화하는데, 스커미온(40)의 상태에서 자기 모멘트가 안정된다.
본 예에서는 스커미온(40)이 안정부(16-1) 또는 안정부(16-2)에 존재한다. 스커미온 검출 소자(15)는 상술 한 바와 같이 대향하는 위치에 스커미온(40)이 존재하지 않는 경우의 저항값이 최소값을 나타내고, 스커미온(40)이 존재하면 저항값이 증가한다. 스커미온 검출 소자(15)의 높은 저항 (H)과 낮은 저항 (L)은 스커미온(40)의 유무에 대응하여 메모리 셀이 기억한 정보 "1"과 "0"에 대응한다.
이러한 정보 기록 원리는, 기억해야 할 정보를 항상 겹쳐서 기록할 수 있는 장점을 가진다. 즉 스커미온(40)의 소재 장소가 의도하지 않은 안정부(16-1) 또는 안정부(16-2)에 존재해도 스커미온이 안정부(16-1) 또는 안정부(16-2)에 존재하는 한, 새로운 정보를 써 넣을 수 있다. 새로운 정보를 써 넣을 때마다 오래된 정보의 기억을 초기화 (예를 들어 스커미온을 안정부(16-1) 상태로 복원)할 필요는 없다.
게다가 상류측 전극(12)에서 하류측 전극(14)으로 향하는 방향으로 자성체(10)에 전송용 전류 밀도보다 큰 전류 밀도를 인가하면, 자성체(10)에서 스커미온(40)을 삭제하는 것이 가능하다. 이 기능은 만약 어떤 이유로 스커미온이 안정부(16-1)와 안정부(16-2)의 양쪽의 안정 부에서 소멸되는 오동작이 발생했을 때 스커미온 메모리(100)의 재설정에 이용할 수 있다. 또한, 복수의 스커미온 메모리(100)를 하나의 메모리 트랙에 설치한 형태에서, 상기 메모리 트랙의 스커미온의 일괄 삭제 등에 이용할 수 있다. 그 후, 상기메모리 트랙의 안정부(16-1)에서 스커미온(40)을 생성한다. 이로써 상기 메모리 트랙의 초기화를 단시간에 실행 가능해진다.
스커미온 메모리(100)의 주목할 만한 특징은, 전류에 의한 나노 크기의 스커미온 전송에 필요한 시간이 극히 짧은 펄스의 1nsec 정도 된다. 이것은 DRAM (Dynamic Random Access Memory) 데이터 쓰기를 포함해서 필요한 20nsec 정도에 비해 한 자릿수 빠르다. 또한, 고속 SRAM (Static Randum Access Memory) 데이터 쓰기를 포함해서 필요한 시간은 2nsec 정도이며, 이것도 동등하다. 게다가 스커미온(40)은 한 번 생성하면 자성체(10)에서 안정하게 존재하기 때문에 스커미온 메모리(100)는 비휘발성을 가진다. 이것이 실현될 수 있기 때문에 비휘발성 또한 고속 동작이 가능한 궁극의 메모리 소자를 실현할 수 있다.
스커미온(40)을 생성할 수 있는 자기 소자(30)는, 예를 들어, 두께가 500nm 이하의 얇은 층상에 형성된 소자이며, MBE (Molecular Beam Epitaxy) 또는 스퍼터링 등의 기술을 이용하여 형성할 수 있다. 상류측 전극(12) 및 하류측 전극(14)은 Cu, W, Ti, TiN, Al, Pt, Au 등의 도전성 비자성 금속으로 이루어진다. 자성체(10)은 카이럴 자성체이며, FeGe나 MnSi 등으로 이루어진다.
또한, 자성체(10)가 나선 자성을 나타내는 카이럴 자성체가 아닌 다이폴 자성체, 불규칙한(frustrated) 자성체 또는 자성체와 비자성체를 적층한 구조도 상술한 결론을 적용할 수 있다. 다이폴 자성체는 자기 쌍극자 상호 작용이 중요한 자성체이다. 불규칙한(frustrated)자성체는 자기 불일치 상태를 선호하는 자기적 상호 작용의 공간 구조를 포함하는 자성체이다. 자성 재료와 비자성 재료의 적층 구조를 갖는 자성체는, 자성 재료의 비자성 재료에 접하는 자기 모멘트를 자성 재료의 스핀 궤도 상호 작용에 의해 변조된 자성체이다.
상술한 구성으로 이루어진 스커미온 메모리(100)는 자성체(10) 중에 스커미온(40)의 전송 및 삭제할 수 있는 자기 소자로 구체화할 수 있다. 이하 스커미온 메모리(100)의 스커미온(40)의 전송 및 삭제 방법을 실시예를 통해 설명한다.
(실시예 1)
실시예 1에서 전류에 의한 스커미온(40)의 전송에 대해 상세하게 시뮬레이션 실험을 실시한다. 평행하게 배치된 상류측 전극(12) 및 하류측 전극(14) 사이에서 자성체(10)에 전송용 전류를 흘려, 전송용 전류가 흐르는 방향과 수직 방향으로 배열한 안정부(16-1) 및 안정부(16-2) 사이에서 스커미온(40)을 전송하는 가로 전류 배치에서 스커미온의 운동을 시뮬레이션 실험한다.
스커미온(40)의 운동은 이하의 방정식으로 설명할 수 있다. 이하, 절연, 비절연 스핀 트랜스퍼 토크 항을 가진 [수학식 3] 및 [수학식 4]로 이루어진 방정식을 수치적으로 푼다.
Figure pct00004
Figure pct00005
상기 [수학식 3]과 [수학식 4]에서, X는 외적을 나타낸다. 여기서, Mr = M ·n (r)이고, n (r)는 [수학식 2]에 나타낸 위치 r에서 스커미온(40)의 자기 모멘트의 방향을 나타내는 단위 벡터이다. Breff = - (1 / (hλ)) (∂H / ∂Mr)는 [수학식 3] 및 [수학식 4]와 연관된다. λ= gμB / h (> 0)은 자기 회전비이다. h는 플랑크 상수이다. Mr은 자화를 나타낸다. 또한, ex, ey는 x, y 방향의 단위 벡터이다. Mr + ex, Mr + ey는 Mr에 대한 x, y 방향의 단위 벡터와 다른 위치에 있는 자기 모멘트를 나타낸다. ξ= 2eM / (pa3)이다.
여기에서, [수학식 4]에 나타낸 H 해밀턴은 카이럴 자성체의 경우이다. 다이폴 자성체, 불규칙한(frustrated)자성체, 및 자성 재료와 비자성 재료의 적층 계면을 갖는 자성체에 관해서는 이 H의 표현을 각각의 자성체를 설명하는 것으로 대체하면 된다.
본 실시 예에서는, x 방향, y 방향의 주기 경계 조건은 두지 않고, 비자성체로 이루어진 전극은 x 축에 평행하게 배치하고, 자기장은 자성체(10)의 뒷면 (자기장 발생부(20)와 대향하는 면) 에서 표 방향으로 인가한다는 조건에서, 상기 방정식을 이용하여 시뮬레이션을 실시하고 있다.
도 4는 카이럴 자성체 자성상의 자기장 의존성을 나타내는 위상 다이어그램이다. 본 실시 예에서는 도 4에 표시된 Hsk 및 Hf의 카이럴 자성체를 자성체(10)로 사용하여 시뮬레이션 실험을 실시했다. 카이럴 자성체는 자기장 강도 Hsk의 카이럴 자성체에서, 스커미온 결정상(SkX)이 되고, 더 강한 자기장 강도 Hf에서 스커미온 결정상(SkX)으로부터 강자성상이 되는 자성체이다. 상기 스커미온 결정상(SkX)에서는 복수의 스커미온(40)이 최밀 구조로 정렬하여 xy 평면 내에 발생한다.
다음은, 이 자성체의 자기 교환 상호 작용의 크기를 J로 하고, 이 양을 표준 값으로 각종 물리량을 기술한다. 이 경우, 낮은 자기장에서 나선형의 자기 모멘트의 자기 구조를 갖는 카이럴 상에서 자기장 강도 Hsk = 0.0075J로 스커미온 결정상이된다. 스커미온(40)의 직경 λ는 λ = 2π√2 · J × a / D로 나타낼 수 있다. 여기서 a는 자성체(10)의 격자 상수이며, D는 초교환(Dzyaloshinskii-Moriya)상호 작용의 크기에서 물질 고유의 물리적 상수이다. 따라서 스커미온 직경은 물질 고유 상수가 된다. 스커미온 직경은 비특허문헌 1에서 보듯이 예를 들어 FeGe는 70nm, MnSi는 18nm이다.
본 실시 예에서 이용하는 카이럴 자성체는 D = 0.18J, 자기 모멘트 M = 1, 길버트 감쇠 계수 a = 0.04이다. 본 예에서는 D = 0.18J이기 때문에, λ = 50a가 된다. 자성체 10의 격자 상수 a = 0.5nm의 경우, λ = 25nm의 크기이다. 또한, 본 실시 예에서 이용하는 카이럴 자성체는 자기장 강도 Hf = 0.0252J에서 스커미온 결정상에서 강자성상이 된다.
자성체(10)에는 H = 0.03J의 외부 자장을 인가하고, 자성체(10)은 강자성 상태로 되어있다. 안정부(16-1) 및 안정부(16-2)에는 Ha = 0.029J의 외부 자장을 인가한다. 안정부(16-1) 및 안정부(16-2)의 자성체 부위도 강자성 상태이지만, H와 비교하여 Ha는 0.001J 만 약한 자기장으로 되어있다. H에 비해 Ha가 낮은 자기장으로 되어있는 것으로, 자성체(10) 중에 스커미온(40)의 안정부(16)를 형성한다. 이하의 시뮬레이션에서 상세한 내용을 기술한다.
도 5a는, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 0.001ξ을 정상적으로 흘린 경우 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 본 예에서는 안정부(16-1)에 스커미온(40)이 존재하고 있다. 자성체(10)는 y 방향으로 높이 Hm, x 방향으로 Wm 의 폭을 갖는 직사각형 모양이다. 본 예에서는 자성체(10)의 격자 상수 a를 단위로, Wm × Hm = 90 × 50의 크기이다. 또한, 안정부(16-1) 및 안정부(16-2)는 한 변이 L = 30 크기의 사각형 모양으로했다. 또한, 안정부(16-1) 및 안정부(16-2)와 자성체(10)의 단부와의 거리를 d1 = 10으로 안정부(16-1) 및 안정부(16-2)의 거리를 d2 = 10로 했다. 명시하는 경우를 제외하고, 본 명세서의 각 시뮬레이션의 자성체(10) 및 안정부(16)의 형상은 동일하다.
도 5b는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 0.001ξ을 정상적으로 흘린 경우 t = 2000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)이 안정부(1)와 안정부(2)의 경계를 극복하려 하고 있다. 또한, 본 예에서 3000 (1 / J) 시간은 대략 1nsec에 해당한다. 또한 0.001ξ의 전류 밀도는 1.0 ×106A / cm2에 해당한다. 스커미온(40)은 안정부(16-1)와 안정부(16-2)의 경계 부근으로 이동하고 있는 것을 알 수 있다. 또한, 전송 전류와 반대 방향의 흐름인 전자의 스핀류가 하류측 전극(14)에서 상류측 전극(12)으로 흐른다.
상기 스핀 전류는 마그누스힘(magnus force)으로 x 축 정방향으로 스커미온(40)을 이동하도록 작동한다. 그 결과 스커미온(40)은 안정부(16-1)와 안정부(16-2) 경계의 포텐셜 장벽을 극복할 수 있다. 또한, 스커미온(40)은 전자의 스핀 전류에서, 스핀 전류에 따른 방향의 힘도 받지만, 그 힘은 스핀 트랜스퍼 토크보다 작고, 해당 방향으로는 거의 이동하지 않는다. 안정부(16-1)와 안정부(16-2) 사이의 경계에 인가된 외부 자기장 H의 강도는 안정부(16-1) 및 안정부(16-2)에 인가된 외부 자기장 Ha의 강도보다 0.001J 만 강하다. z 축 정방향으로 인가한 외부 자기장은 자성체(10)을 더 강자성 상태로 하는 방향으로 작용하기 때문에 스커미온(40)에 있어서, 강한 자기장 H는 높은 포텐셜 장벽으로서 역할을 한다.
도 5c는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 0.001ξ을 정상적으로 흘린 경우 t = 5000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 안정부(16-2)에 스커미온(40)이 접근한다.
도 5d는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 0.001ξ을 정상적으로 흘린 경우 t = 14000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 양의 전송용 전류에 의해 x 축 양의 방향으로 이동하고 안정부(16-2)에서 안정화한다.
자성체(10)의 높이 Hm는, 스커미온 직경을 λ로 하고, 3 ·λ＞ Hm ≥λ / 2의 범위 일 수있다. Hm의 하한은 스커미온(40)이 안정되어 존재하기 위해 필요한 크기이다. 이보다 작은 스커미온(40)은 존재할 수 없다. 상한은 3 ·λ 보다 클 수도 있지만, 메모리의 집적도를 향상시키기 위해 가급적 작은 것이 바람직하다. 또한, 자성체(10)의 폭 Wm은, 5 ·λ＞ Wm ≥λ 의 범위 일 수 있다. Wm 범위는 Wm = 2 · d1 + d2 + 2 · L에서 정해진다. 안정부(16)의 한 변의 길이 L은 λ＞ L ≥λ/ 2의 범위 일 수 있다. L이 λ/ 2 이하의 경우 스커미온(40)이 안정부(16)에 머물지 않는다.
또한, 안정부(16)와 자성체(10)의 거리 d1은 λ / 2> d1 ≥ 0의 범위 일 수 있다. 집적도 향상을 위해, d1은 가능한 한 좁은 것이 바람직하다. d1은 자성체 단부에는 포텐셜이 존재하기 때문에 0이 될 수 있다. 또한, 안정부(16) 사이의 거리 d2는 λ / 2> d2 ≥ λ / 10의 범위 일 수 있다. 집적도 향상을 위해, d2는 가능한 한 좁은 것이 바람직하다. 다만 d2가 λ/ 10보다 좁으면 스커미온(40)은 안정되어 안정부(16)에 머물 수 없고, 원치않는 안정부(16)에 스커미온이 이동해 버리는 경우가 있다.
(실시예 2)
도 6a는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치된 수직 전류 배치로 한 경우의 자성체(10)의 자기 모멘트 시뮬레이션 결과를 나타낸다. 도 6a에 나타낸 바와 같이, 상류측 전극(12) 및 하류측 전극(14)을 x 축 방향으로 배열하고 있다. 즉, 상류측 전극(12)에서 하류측 전극(14)으로 흐르는 전류의 방향과 안정부(16-1) 및 안정부(16-2)의 배열 방향과 동일하다. 또한, 자성체(10) 및 안정부(16)의 크기는 실시예 1과 동일하다. 이 전극 위치를 수직 전류 배치라고 부른다. 도 6a는 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 보여주고 있다. 스커미온(40)이 안정부(16-1)에 존재하고 있다.
도 6b는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치된 수직 전류 배치로하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 밀도 0.001ξ을 정상적으로 흘린 경우 t = 3700 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 전자 흐름의 방향에 따른 방향으로 힘을 받아 안정부(16-1)와 안정부(16-2)과의 경계에 접근하지만, 안정부(16-1)와 안정부(16-2)과의 경계의 포텐셜 장벽을 넘을 수 없다.
도 6c는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치된 수직 전류 배치로하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 밀도 0.001ξ을 정상적으로 흘린 경우 t = 7000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 안정부(16-1) 및 안정부(16-2) 사이의 포텐셜 장벽에 의해 반송되고 안정부(16-1)로 되돌아간다. 결국, 실시예 1의 가로 전류 배치와 같은 크기의 전류 밀도 0.001ξ의 크기에서는 스커미온(40)이 안정부(16) 사이의 경계를 극복하지 못하고 안정부 (16-1)에서 안정부(16-2)로 스커미온(40)을 전송할 수 없다.
다음에서, 수직 전류 배치에서 자성체(10)에 인가하는 양의 전송용 전류 밀도를 0.01ξ 로 크게한다. 도 7a에 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)으로 생성 전류 펄스를 흘려보냈을 때 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 도 7a에 나타낸 초기 상태에서는 스커미온(40)은 안정부(16-1)에 배치되어 있다.
도 7b에서. 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치된 수직 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 밀도 0.01ξ을 정상적으로 흘린 경우 t = 1800 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 안정부(16-1)와 안정부(16-2)의 경계를 극복한다.
도 7c에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치된 수직 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 밀도 0.01ξ을 정상적으로 흘린 경우 t = 4000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 안정부(16-2)로 이동한다.
도 7d에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 평행하게 배치된 수직 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 양의 전송용 전류 밀도 0.01ξ을 정상적으로 흘린 경우 t = 11000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 안정부(16-2)에 한 번 진입한 스커미온(40)은 자성체(10)의 x 축의 양의 방향 단부에서 바운스한다. 스커미온(40)은 관성에 의해 x 축의 음의 방향으로 반송되어 안정부(16-1)로 되돌아간다.
이상 실시예 2에 나타낸 바와 같이, 수직 전류 배치는 가로 전류 배치보다 큰 전류 밀도가 아니면 안정부(16-1)와 안정부(16-2)와의 경계를 넘을 수 없다. 또한, 전류 밀도를 너무 크게 하면 경계를 넘은 스커미온은 안정부(16-2)를 통과하고 다시 안정부(16-1)로 되돌아간다. 따라서 수직 전류 배치의 경우 가로 전류 배치에 비해 스커미온(40)을 상기 안정부(16) 사이에 안정적으로 전송하는 것이 어렵다.
(실시예 3)
가로 전류 배치로 전송용 전류로서 펄스 전류를 이용한 경우를 시뮬레이션 실험한다. 도 8은 상류측 전극(12)에서 하류측 전극(14)을 향해 흐르는 전송용 전류 펄스를 나타낸다. 우선 양의 제1 전송용 전류 펄스를 주고 스커미온(40)을 안정부(16-1)에서 안정부(16-2)로 전송한다. 다음 예제에서는 음의 제2 전송용 전류 펄스를 주고 스커미온(40)을 안정부(16-2)에서 안정부(16-1)로 전송한다. 다음에 양의 제3 전송용 전류 펄스를 주고 스커미온(40)을 안정부(16-1)에서 안정부(16-2)로 전송한다.
제1 전송용 전류 펄스의 일례로서 먼저 t = 0 (1 / J)에서 t = 1000 (1 / J)에 걸쳐, 자성체(10)에 인가하는 전류 밀도가 0ξ에서 + 0.001ξ으로 변화한다. t = 1000 (1 / J)에서 t = 2000 (1 / J) 사이는 자성체(10)에 인가하는 전류 밀도는 + 0.001ξ을 유지한다. t = 2000 (1 / J)에서 t = 3000 (1 / J)에 걸쳐, 자성체(10)에 인가하는 전류 밀도가 + 0.001ξ에서 0ξ으로 변화한다.
제2 전송용 전류 펄스의 일례로서 먼저 t = 10000 (1 / J)에서 t = 11000 (1 / J)에 걸쳐, 자성체(10)에 인가하는 전류 밀도가 0ξ에서 -0.001ξ으로 변화한다. t = 11000 (1 / J)에서 t = 12000 (1 / J) 사이는 자성체(10)에 인가하는 전류 밀도는 -0.001ξ을 유지한다. t = 12000 (1 / J)에서 t = 13000 (1 / J)에 걸쳐, 자성체(10)에 인가하는 전류 밀도가 -0.001ξ에서 0ξ으로 변화한다.
제3 전송용 전류 펄스의 일례로서 먼저 t = 20000 (1 / J)에서 t = 21000 (1 / J)에 걸쳐, 자성체(10)에 인가하는 전류 밀도가 0ξ에서 + 0.001ξ으로 변화한다. t = 21000 (1 / J)에서 t = 22000 (1 / J) 사이는 자성체(10)에 인가하는 전류 밀도는 + 0.001ξ을 유지한다. t = 22000 (1 / J)에서 t = 230ξ00 (1 / J)에 걸쳐, 자성체(10)에 인가하는 전류 밀도가 + 0.001ξ에서 0ξ으로 변화한다.
도 9a에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 양의 제1 전송용 전류 펄스를 흘려 보냈을 때 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 안정부(16-1)에 존재하는 초기 상태이다.
도 9b에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 양의 제1 전송용 전류 펄스를 흘려 보냈을 때 t = 2000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커 미온(40)은 안정부(16-1)와 안정부(16-2)의 경계로 향한다.
도 9c에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 양의 제1 전송용 전류 펄스를 흘려 보냈을 때 t = 4000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 제1 전송용 전류 펄스는 OFF 상태이지만 스커미온(40)은 관성에 의해 안정부(1)과 안정부(2)의 경계를 가로 지른다.
도 9d에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 양의 제1 전송용 전류 펄스를 흘려 보냈을 때 t = 7000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 안정부(16-2)에서 안정된다. 이처럼 양의 제1 전송용 전류 펄스는 스커미온(40)을 안정부(16-1)에서 안정부(16-2)에 전송할 수 있다.
도 9e에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 음의 제2 전송용 전류 펄스를 흘려 보냈을 때 t = 13000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 음의 전류 펄스, 즉 하류측 전극(14)에서 상류측 전극(12)으로 향하는 전류를 자성체(10)에 인가한 경우 스커미온(40)은 x 축의 음의 방향 (즉, 안정부(16-2)에서 안정부(16-1)로 향하는 방향)으로 향하는 스핀 트랜스퍼 토크가 작동한다. 스커미온(40)은 안정부(16-2)에서 나와 안정부(16-2)와 안정부(16-1)의 경계 방향으로 이동한다. 스커미온(40)은 안정부 (16-2)와 안정부(16-1)의 경계를 가로 지른다.
도 9f에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 음의 제2 전송용 전류 펄스를 흘려 보냈을 때 t = 18000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커 미온(40)은 안정부(16-1)에서 안정화된다.
도 9g에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에 하류측 전극(14)을 향해 자성체(10)에 양의 제3 전송용 전류 펄스를 흘려 보냈을 때 t = 23000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 안정부(16-1) 및 안정부(16-2)의 경계를 가로 지른다.
도 9h에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실절적으로 수직으로 배치된 가로 전류 배치로하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10) 에 양의 제3 전송용 전류 펄스를 흘려 보냈을 때 t = 27000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 안정부(16-2)에서 안정화된다.
이상과 같이, 상류측 전극(12)에서 하류측 전극(14)을 향해 전류 밀도가 0.001J 정도의 양의 전송용 전류 펄스를 3000 (1 / J) 정도의 기간 인가함으로써 스커미온(40)을 안정부(16-1)에서 안정부(16-2)로 전송할 수 있다. 또한, 전류 밀도가 0.001ξ 정도의 음의 전송용 전류 펄스를 3000 (1 / J) 정도의 기간 인가함으로써 스커미온(40)을 안정부(16-2)에서 안정부(16-1)로 전송할 수 있다. 또다시 양의 전송용 전류 펄스를 인가하여 안정부(16-1)로 돌아온 스커미온(40)을 안정부(16-2)에 전송할 수 있다. 정리하면 다음과 같다.
(1) 상류측 전극(12)에서 하류측 전극(14)에 전류 밀도 0.001ξ 정도의 양의 전송용 전류 펄스를 3000 (1 / J) 정도의 기간 흘리면 스커미온(40)을 안정부(16-1) 에서 안정부(16-2)로 전송하고, 또한, 안정부(16-2)에 안정적으로 존재할 수 있다.
(2) 상류측 전극(12)에서 하류측 전극(14)에 양의 전송용 전류 펄스와 같은 정도의 전류 밀도의 음의 전송용 전류 펄스를 양의 전송용 전류 펄스와 동일한 정도의 기간 흘리면 스커미온(40)을 안정부(16-2)에서 안정부(16-1)로 전송하고, 또한, 안정부(16-2)에 안정적으로 존재할 수 있다.
즉, 가로 전류 배치에 의하면, 전송 전류의 방향과 직교하는 방향으로 배열 된 복수의 안정부(16) 사이에서 스커미온(40)을 쉽게 전송할 수 있다. 전송시에 인가하는 전류 펄스의 시간은 3000 (1 / J) 정도, 즉 대략 1nsec 정도이다. 따라서 매우 빠르게 스커미온(40)을 안정부(16) 사이에 전송할 수 있다. 스커미온(40)의 전송은 정보 "1", "0"에 대응하므로 스커미온 메모리(100)는 매우 빠르게 정보를 갱신할 수 있다. 이 속도는 CMOS 회로로 구성된 고속 SRAM의 속도에 필적한다. 게다가 비휘발성이기 때문에 CPU 논리 회로와 결합한 비휘발성 메모리로 적당한 메모리를 제공하는 것이 가능해진다. 전류 밀도는 0.001로 소비 전류도 작다.
(실시예 4)
가로 전류 배치에서 삭제용 전류 펄스를 인가하여 스커미온(40)을 삭제하는 동작을 시뮬레이션 실험한다. 이 실시예는 예를 들어 다음의 경우에 사용할 수 있다. 특정 트랙의 해당 메모리 셀에서 어떠한 원인으로 안정부(16)에서 스커미온(40)이 소실된 경우, 이 트랙은 메모리로 사용할 수 없게 된다. 이 경우 해당 트랙에 있는 모든 메모리 셀에서 스커미온(40)을 한번 지우고 모든 메모리 셀의 안정부(16-1)에서 스커미온(40)을 생성하면 해당 트랙은 정상 궤도로 사용할 수 있다. 이러한 리셋 기능이 있기 위하여는 메모리 셀에서 스커미온(40)을 완전히 제거할 수 있는 장치가 필요하다.
도 10에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 흐르는 양의 삭제용 전류 펄스를 나타낸다. 본 예에서는 스커미온(40)이 안정부(16-1)에 존재한다. 전류 밀도 0.006ξ의 제1 삭제용 전류 펄스를 인가 시간 4500 (1 / J) 사이 인가했다. 삭제용 전류 펄스 전류 밀도는 전송 전류 펄스 전류 밀도보다 크다. 또한, 제1 삭제용 전류 펄스의 상승 시간 및 하강 시간은 1000 (1 / J)이며, 펄스 인가 시간을 2500 (1 / J)로 한다.
도 11a에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실직적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 제2 삭제용 전류 펄스를 흘려 보냈을 때 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 도 11a에 나타낸 초기 상태에서 스커미온(40)은 안정부(16-1)에 존재한다.
도 11b에 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체 (10)에 제2 삭제용 전류 펄스를 흘려 보냈을 때 t = 2000 (1 / J)에서의 자성체 (10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 안정부(16-1) 및 안정부(16-2)의 경계의 상류측 전극(12)쪽의 영역을, 안정부(16-2)를 향해 통과한다.
도 11c에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체 (10)에 제2 삭제용 전류 펄스를 흘려 보냈을 때 t = 3500 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 안정부(16-2)의 단부에 진입한다..
도 11d에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 제2 삭제용 전류 펄스를 흘려 보냈을 때 t = 5000 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 도 11c에 나타낸 상태 이후, 스커미온(40)은 자성체(10)의 x 축의 양의 방향의 단부의 포텐셜 장벽을 극복하고 소멸하기 시작한다. 그 후 스커미온(40)은 자성체(10)와 상류측 전극(12)과의 경계의 y 축의 양의 방향 단부에서 소멸한다. 다음으로, 안정부(16-2)에 있는 스커미온(40)을 삭제하는 동작을 시뮬레이션 실험한다.
도 12에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 흐르는 양의 삭제용 전류 펄스를 나타낸다. 전류 밀도는 0.014ξ이다. 전류의 인가 시간을 3000 (1 / J)로 한다. 또한, 제3 삭제용 전류 펄스의 상승 시간 및 하강 시간은 1000 (1 / J)이며, 펄스 인가 시간을 1000 (1 / J)로 한다.
도 13a에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 제4 삭제용 전류 펄스를 흘려 보냈을 때 t = 0 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 도 13a에 나타낸 초기 상태에서 스커미온(40)은 안정부(16-2)에 존재한다.
도 13b에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 제4 삭제용 전류 펄스를 흘려 보냈을 때 t = 2600 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 자성체(10)의 x 축의 양의 방향 측의 단부에 접촉한다. 본 예에서는 삭제용 전류 펄스의 인가 시간이 길기 때문에 스커미온(40)은 자성체(10)의 단부의 포텐셜 장벽을 극복한다.
도 13c에서, 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 상류측 전극(12)에서 하류측 전극(14)을 향해 자성체(10)에 제4 삭제용 전류 펄스를 흘려 보냈을 때 t = 3400 (1 / J)에서의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 자성체(10)의 x 축의 양의 방향 측의 단부를, 상류측 전극(12)을 향해 소멸하면서 이동한다. 그 후 스커미온(40)은 자성체(10)와 상류측 전극(12)과의 경계의 y 축의 양의 방향 단부에서 소멸한다. 이상에서 본 예의 자성체(10) 및 안정부(16)를 이용한 경우의 스커미온 삭제 조건은 이하이다.
(3) 스커미온(40)이 안정부(16-1)에 존재하는 경우, 전류 밀도 0.006ξ, 펄스 인가 시간은 4500 (1 / J) 이상이다.
(4) 스커미온이 안정부(16-2)에 존재하는 경우, 전류 밀도 0.014ξ, 펄스 인가 시간은 3000 (1 / J) 이상이다.
이상 2개의 안정부(16)를 갖는 자기 소자의 경우 (1) ~ (4)의 설계 규칙은 J의 물리량으로 나타내었다. 그 적응성이 높다. 또한, 상기 조건은 전류 밀도를 올린 경우에는, 펄스 인가 시간을 내릴 수 있다. 또한, 여기에서 언급된 자기 소자의 설계 규칙은 다이폴 자성체에서도 불규칙한(frustrated) 자성체에서도 자성 재료와 비자성 재료의 적층 구조에서도 변화를 초래한다. 물질이 정해지면 교환 상호 작용 에너지 J가 결정된다. 이 J가 정해지면 상기 설계 규칙이 적용될 수 있다.
따라서, 본 명세서에서는 상류측 전극(12)과 하류측 전극(14) 사이에 흐르는 전류의 방향을 스커미온(40)을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치로 하고, 전류에 의한 스커미온 전송, 제거 방법의 최적 배치를 보여 주었다. 또한, 본 발명은 나노 초 정도의 극단 펄스 전류에 의해 스커미온(40)의 전송 및 삭제하는 것이 가능하게 되었다. 본 명세서에 개시된 스커미온 메모리(100)는 메모리 유지를 위해 전력을 소비하지 않는다. 스커미온 메모리(100)는 비휘발성 메모리로서 기능한다. 따라서, 저전력으로 고속의 비휘발성 메모리를 실현한다. 스커미온 자기 소자 및 이 자기 소자를 응용한 스커미온 메모리, 스커미온 메모리 탑재 CMOS-LSI 장치, 및 스커미온 메모리를 내장한 개인용 컴퓨터 데이터 기록 매체, 데이터 기록 장치, 및 통신 장치를 실용화하는데 큰 영향을 가져올 것으로 기대된다.
스커미온은 직경이 1 ~ 500nm와 나노 스케일의 크기를 갖는 극 미세 구조이며, 방대한 비트 정보를 극 세밀화할 수 있는 대용량 기억 자기 소자로 응용할 수 있다.
스커미온 메모리(100)는 고속 기억이나 삭제가 가능한 메모리에 응용할 수 있는 비휘발성 자기 메모리이므로, 현재의 정보 연산으로 사용하는 DRAM과 고속 SRAM 메모리의 대체 가능한 비휘발성 메모리를 담당하는 장치로서 기대할 수 있다. 특히 본 발명에 따라 전류에 의한 스커미온 전송 방법의 최적 배치를 실현한 것은 이 실현 가능성에 크게 기여한다.
도 14는 스커미온 메모리(100)의 다른 구성 예를 나타낸 모식도이다. 본 예의 스커미온 메모리(100)는 시프트 레지스터로서 기능한다. 본 예의 스커미온 메모리(100)는 전송 전류가 흐르는 방향과 직교하는 방향으로 배열된 3 이상의 안정부(16)를 가진다. 본 예에서는 3 이상의 안정부(16)를 상류측 전극(12) 및 하류측 전극(14)이 낀 자성체(10)에 배치한다. 또한, 도 14에서는 상류측 전극(12) 및 하류측 전극(14) 사이에 전류가 흐르는 전원(52)을 생략하고 있다.
이러한 구성을 통해 데이터를, 예를 들어, 왼쪽에서 오른쪽의 안정부(16)로 순차적으로 전송하는 시프트 레지스터 기능을 가져오는 것이 가능할 수 있다. 본 예의 스커미온 메모리(100)는 안정부(16-1), 안정부(16-2), ... 안정부(16-9)를 가진다. 스커미온 메모리(100)는 외부 회로에서 전달해온 정보의 「1」 「0」신호에 따라 왼쪽의 안정부(16-1)에서 스커미온을 생성한다. 스커미온 메모리(100)는 안정부(16-1)에서 스커 미온을 생성하기 위해 오목 형상을 가지는 자성체 형상일 수 있다. 전류 코일에 의한 국소 자기장을 갖는 전류 경로를 가질 수도 있다. 상류측 전극(12)에서 하류측 전극(14)에 양의 전송용 전류 펄스를 흘리면 스커미온(40)은 안정부(16)를 오른쪽으로 하나씩 이동한다. 또한, 음의 전송용 전류 펄스를 흘리면 스커미온(40)은 안정부(16)를 왼쪽으로 하나씩 이동한다. 스커미온 검출 소자(15)를 안정부(16-5)에 설치하면 안정부(16-5)를 통과하는 스커미온을 감지할 수 있다. 이에 따라 일시적으로 메모리 정보를 읽을 수 있다. 또한, 모든 안정부(16)에 대해 스커미온 검출 소자(15)를 설치할 수도 있다. 이에 따라 스커미온 메모리(100)가 보유하고 있는 정보의 각 비트를 동시에 읽을 수 있다. 각각의 안정부(16)의 스커미온(40)의 유무가 정보의 1 비트에 해당한다.
도 15는 스커미온 메모리(100)의 다른 구성 예를 나타낸 모식도이다. 본 예의 스커미온 메모리(100)의 자성체(10)은 폐경로 형상을 가진다. 즉, 자성체(10)는 연장 방향과 평행한 면의 내주를 규정하는 내주측 단부와 외주를 규정하는 외주측 단부를 갖는다. 본 예의 자성체(10)는 외주 및 내주 모두가 타원 형상을 가지고 있으며, 또한, 외주 및 내주의 간격이 거의 일정한 회로 형상을 가진다. 타원형 모양은 대략 사각형 형상일 수도 있다. 이 경우 모서리 부분을 적절한 곡률을 갖도록 설계한다. 폐경로 자성체는 사행 형상일 수 있다. 기타 각종 폐경로 형상 자성체 일 수 있다.
상류측 전극(12) 및 하류측 전극(14)은 자성체(10)의 연장 방향과 평행한 면에서 한쪽이 자성체(10)의 내주 측 단부에 연결되고 다른 쪽이 외주 측 단부에 연결된다. 본 예에서는 상류측 전극(12)이 자성체(10)의 외주 측 단부와 연결되고 하류측 전극(14)이 자성체(10)의 내주 측 단부와 연결되어 있다. 이 경우, 상류측 전극(12)에서 하류측 전극(14)의 방향으로 자성체(10)에 전류를 흘려 스커미온(40)을 전류 방향과 실질적으로 수직으로 전송하는 가로 전류 배치로 한다. 이에 따라 스커미온(40)에 자성체(10)의 표면 측에서 볼 때 시계 방향으로 자성체(10)을 주회하도록 스핀 트랜스퍼 토크를 작용시킨다.
복수의 안정부(16)는 자성체(10)의 폐경로 형상을 한 바퀴 돌도록 배열하고 있다. 각각의 안정부(16) 사이에서 스커미온(40)의 이동 시간이 동일하도록 안정부(16)를 배열하는 것이 바람직하다. 각각의 안정부(16)의 간격은 동일할 수 있다. 또한, 도 15에서는 각각의 안정부(16)의 형상을 사각형으로 하고 있지만, 자성체(10)의 호 부분의 안정부(16)는 자성체(10)의 직선 부분의 안정부(16)와는 다른 모양을 가질 수 있다. 각각의 안정부(16)는 자성체(10)의 외주 단부 및 내주 측 단부와 평행한 두 변과 외주 측 단부 및 내주 측 단부와 직교하는 두 변을 가질 수 있다.
또한, 도 15에서는 전원(52), 자기장 발생부(20), 스커미온 검출 소자(15) 및 측정부(34)를 생략하고 있다. 스커미온 검출 소자(15)를 적어도 하나의 안정부(16)에 설치한다. 정보를 읽을 경우에는 스커미온(40)의 위치가 순차적으로 이동하여 각각의 스커미온(40)이 복수의 안정부(16)를 한 바퀴 돌도록 전송용 전류 펄스를 여러번 인가한다. 스커미온 검출 소자(15)는 스커미온(40)의 유무의 패턴을 감지한다. 전류 펄스를 인가한 후 스커미온(40)이 안정부(16)의 내부에 안정적으로 위치한다. 따라서 스커미온(40)의 위치를 확정할 수 있으며 스커미온(40)의 유무의 검출이 용이하게 된다. 또한, 스커미온(40)을 제어하기 위해 정상적으로 전류를 흘릴 필요가 없다. 따라서 소비 전력을 줄일 수 있다. 이 메모리는 기억 유지에 전력을 소비할 수 없는 비휘발성 메모리로서 기능 할 수 있다.
또한, 스커미온 메모리(100)는 외부 회로에서 전달해 온 정보의 「1」 「0」신호에 따라 하나의 안정부(16)에서 스커미온을 생성한다. 스커미온 메모리(100)는 상기 안정부(16)에서 스커미온을 생성하기 위해 오목 형상을 갖는 자성체 형상일 수 있다. 또한, 스커미온 메모리(100)는 전류 코일에 의한 국소 자기장을 갖는 전류 경로를 가질 수 있다.
도 16a는 스커미온 메모리 장치(110)의 단면 구조를 나타낸다. 스커미온 메모리 장치(110)는 스커미온 메모리(100)를 적어도 하나 구비한 장치이다. 스커미온 메모리 장치(110)는 강자성체 층인 자기장 발생부(20) 및 자기장 발생부(20)의 상부에 형성된 자기 소자(30)를 구비한다. 자기장 발생부(20)는 안정부(16)를 형성하기 위해 각각의 안정부(16)의 하단에 해당하는 부분에 두께가 얇은 오목한 곳을 가진다. 상기 오목한 곳에는 절연체층(22)을 배치할 수 있다. 자기 소자(30)와 자기장 발생부(20) 사이에는 비자성체층을 마련한다. 상기 비자성체층은 절연체(22)와 같은 재료 일 수 있다. 본 예의 자기 소자(30)는 도 3, 도 14 또는 도 15에 나타낸 자기 소자(30)와 동일한 구성을 가진다. 도 16a에 있어서는, 도 3, 도 14 또는 도 15에 나타낸 자기 소자(30)가 갖는 금속 전극 중 하류측 전극(14) 및 상류측 전극 (12)만을 나타내고, 다른 금속 전극을 생략하고 있다. 도 16a에서 측정부(34)의 단면도는 도시하지 않는다. 자기 소자(30)는 자성체층(60), 자성체 보호층(65), 제1 배선층(70) 및 제2 배선층(75)의 순으로 적층한 적층 구조를 가진다.
자성체 보호층(65)은, 자성체 보호막(66) 및 제1 비아(67)를 가진다. 자성체 보호막(66)은 자성체층(60)을 보호한다. 제1 비아(67)는 각각의 금속 전극에 스커미온 전송, 생성, 삭제 및 검출용의 전류를 공급한다. 도 16a에 있어서는 하나의 제1 비아(67)를 나타내고 있지만, 제1 비아(67)는 각각의 금속 전극에 설치한다.
제1 배선층(70)은, 제1 배선(71), 제1 배선 보호막(72) 및 제2 비아(73)를 가진다. 제1 배선(71)은 스커 미온 전송, 생성, 삭제 및 검출용의 전압 또는 전류를 공급하는 경로를 형성한다. 제1 배선 보호막(72)은 제1 배선(71) 및 제2 비아(73)를 형성하는 층간 절연막으로서 기능 한다. 스커미온 전송, 생성, 삭제 및 검출용의 경로를 동일층 내에 끌고 다니는 것이 곤란한 경우, 도 16a와 같이 제1 배선층(70) 상에 제2 배선층(75)을 형성할 수도 있다.
제2 배선층(75)은, 제2 배선(76) 및 제2 배선 보호막(77)을 가진다. 제2 배선(76)은 제2 비아(73)와 연결한다. 제2 배선 보호막(77)은 제2 배선(76)을 절연하는 층간 절연막으로서 기능 한다. 제2 비아(73)는 제1 배선(71)과 제2 배선(76)을 연결한다. 제2 배선(76)은 제1 배선(71)과 함께 스커미온 전송, 생성, 삭제 및 검출용의 전압 또는 전류를 전송하는 통로를 형성한다. 이러한 경로는 외부 단자를 통해 스커미온 메모리 장치(110)의 외부 전원 등과 연결될 수 있다.
도 16b는 스커미온 메모리 장치(110)의 단면 구조의 다른 예를 나타낸다. 본 예의 스커미온 메모리 장치(110)는 기판(80), 스커미온 메모리 (100) 및 FET(99)를 가진다. 본 예에서는 스커미온 메모리(100) 및 FET99을 기판(80)의 동일면에 형성한다. 기판(80)은 실리콘 등의 반도체 기판이다. 도 16a에 나타낸 바와 같이, 스커미온 메모리(100)의 자기장 발생부(20)는 오목한 곳을 가진다. 상기 오목한 곳에는 절연체층을 배치한다. FET99은 후술하는 스커미온(40)을 전송 등을 할 스커미온 메모리(100)를 선택하는 스위치 역할을 할 수 있다. FET99는 일반적인 반도체 공정에 의해 형성할 수 있는 일반적인 FET이다.
FET99은, 기판(80)의 표면에 형성한 소정의 도전형의 웰, 소스, 드레인의 각 영역을 가진다. 또한, 소스 드레인 사이의 채널에 형성된 게이트 전극을 가진다. 또한, FET99와 스커미온 메모리(100) 등 다른 소자 사이에는 소자 분리층 LOCOS를 가진다. 본 예의 FET99은 두 층의 배선층을 가진다. FET99의 배선층은 스커미온 메모리(100)의 제1 배선층(70) 및 제2 배선층(75)과 동일층이 될 수 있다. 또한, FET99의 일부 배선은 스커미온 메모리(100)의 일부 배선에 연결된다.
도 17은 자기 소자(30)을 n 층 적층한 스커미온 메모리 장치(110)를 나타낸다. 본 예의 스커미온 메모리 장치(110)는 n = 12의 경우이다. 자기장 발생부(20는 3000Å의 두께를 가진다. 자기장 발생부(20)는 안정부(16)를 형성하기 위해 각각의 안정부(16)의 하단에 해당하는 부분에 두께가 얇은 오목한 곳을 가진다. 상기 오목한 곳에는 절연체층을 배치한다. 자기 소자(30)는 자기 소자 30-1에서 자기 소자 30-n까지 적층한 구조를 갖는다. 본 예의 자기 소자(30)는 총 35000Å의 두께를 가진다. 본 예의 스커미온 메모리 장치(110)는 공통의 자기장 발생부(20)에 복수의 자기 소자(30)를 적층하여 집적도를 크게 할 수 있다. 본 예의 스커미온 메모리 장치(110)는 도 16a에 나타낸 스커미온 메모리 장치(110)의 n 배의 집적도를 실현할 수 있다. 본 예에서는 인접한 층의 자기 소자(30)의 자성체(10)를 겹치지 않는 위치에 설치할 수 있다.
도 18은 적층 방향으로 복수의 자기장 발생부(20)를 갖는 스커미온 메모리 장치(110)를 나타낸다. 자기장 발생부(20)는 안정부(16)를 형성하기 위해 각각의 안정부(16)의 하단에 해당하는 부분에 두께가 얇은 오목한 곳을 가진다. 상기 오목한 곳은 절연체층을 배치한다. 본 예의 스커미온 메모리 장치(110)는 복수의 자기장 발생부(20)를 적층하여 가지고 있으며, 각각의 자기장 발생부(20) 사이에 각각 1 층의 자기 소자(30)를 가진다. 그러면 자기 소자(30)는 자기장 발생부(20)로부터 받는 자기장의 강도를 일정하게 유지할 수 있다. 자기장 발생부(20)는 자기 소자(30)의 재료 등에 따라 적당한 간격으로 배치할 수도 있다.
도 19는 스커미온 메모리 장치(110)의 구성의 일례를 나타낸다. 본 예의 스커미온 메모리 장치(110)는 도 16a 내지 도 18에서 설명한 스커미온 메모리 장치(110)에 대해 기판(80)과 스커미온 메모리(100) 사이에 CMOS-FET(90)을 갖추는 점에서 차이가 있다. 본 예의 스커미온 메모리 장치(110)는 스커미온 메모리(100) 및 CMOS-FET(90)을 갖춘다. CMOS-FET(90)은 반도체 소자의 일례이며, 기판(80) 상에 형성한다. 스커미온 메모리(100)는 CMOS-FET(90) 위에 형성한다. 자기 소자(30)는 CMOS-FET(90)의 위쪽에 형성한다. 자기 소자(30)와 CMOS-FET(90) 사이에 자기장 발생부(20)를 형성할 수 있다. 자기장 발생부(20)는 안정부(16)를 형성하기 위해 각각의 안정부(16)의 하단에 해당하는 부분에 두께가 얇은 오목한 곳을 가진다. 상기 오목한 곳에는 절연체층을 배치한다. CMOS-FET(90)은 후술하는 논리 회로로 기능 할 수 있다.
CMOS-FET(90)은 PMOS-FET(91) 및 NMOS-FET(92)을 갖춘다. CMOS-FET(90) 및 PMOS-FET(91)은 일반적인 실리콘 프로세스에 의해 형성할 수 있는 일반적인 FET이다. 본 예의 CMOS-FET(90)은 2층의 Cu 배선층을 가진다.
스커미온 메모리 장치(110)는 논리 회로를 형성하는 CMOS-FET(90) 및 비휘발성 자기 소자인 스커미온 메모리(100)를 적층하고, 동일한 칩 내에 형성했다. 따라서 스커미온 메모리 장치(110)는 소비 전력을 줄일 수 있다. 이것은 현재 큰 전력을 필요로 하는 대규모 CPU 장치를 normally-off의 대규모 CPU 장치로 재구성할 수 있어, 저소비 전력화에 큰 역할을 한다. 또한, CPU의 계산 속도의 대폭적인 향상에도 기여한다. CPU의 계산 속도는 외부 메모리와의 상호 작용을 위한 타이밍을 정하기 위하여 대기 시간 설정 등의 큰 제약을 받는다. 본 예의 스커미온 메모리 장치(110)는 이 제약을 단번에 풀고, 게다가 고속 비휘발성 자기 소자와 직접 데이터 교환이 가능하다는 점에서 CPU 속도 성능이 비약적으로 향상된다.
도 20은 스커미온 메모리 장치(110)의 회로 구성의 일례를 나타낸다. 본 예의 스커미온 메모리 장치(110)는 도 3에 나타낸 스커미온 메모리(100)를 매트릭스 형태로 복수 개 갖춘다. 그러나 도 20에 나타낸 스커미온 메모리(100)는 전원(52)을 갖지 않는다. 전원(52)은 도 20에 나타내는 비트선(96) 또는 쓰기 워드 라인(95)을 통해 스커미온 메모리(100)에 연결한다. 측정부(34)는 도 20에 나타내는 비트선(96) 또는 읽기 워드 라인(97)을 통해 스커미온 메모리(100)에 연결한다. 도 20에 나타낸 검출 회로(98)가 측정부(34)의 일부로서 기능한다. 도 20은 매트릭스의 복수의 열과 행 중 제 n-1 열, n 번째 열, 제 m-1 행과 제 m 행만을 보여주고있다.
스커미온 메모리 장치(110)는 복수의 스커미온 메모리(100), 복수의 비트선(96), 복수의 쓰기 워드 라인(95), 복수의 읽기 워드 라인(97), 복수의 스위치 (181), 복수의 스위치(183), 복수의 스위치(184) 및 복수의 검출 회로(98)를 구비한다. 비트선(96)은 매트릭스의 각 열에 마련한다. 또한, 읽기 워드 라인(97) 및 쓰기 워드 라인(95)은 매트릭스의 각 행에 설치한다. 비트선(96)은 해당 열의 각 스커미온 메모리(100)의 상류측 전극(12)에 연결한다. 읽기 워드 라인(97)은 그 줄의 각 스커미온 메모리(100)의 스커미온 검출 소자(15)에 연결한다. 쓰기 워드 라인(95)은 그 줄의 각 스커미온 메모리의 하류측 전극(14)에 연결한다. 스위치(181)는 각각의 비트선(96)에 둔다. 스위치(183)는 각각의 쓰기 워드 라인(95)에 둔다. 스위치(184)는 각각의 읽기 워드 라인(97)에 둔다. 스위치(181,183,184)는, 예를 들어, FET이다.
비트선(96), 쓰기 워드 라인(95) 및 읽기 워드 라인(97)은 각각의 스위치를 통해 외부 전원에 연결한다. 해당 외부 전원은, 예를 들어 전원(52) 또는 측정용 전원(31)이다. 전원(52) 및 측정용 전원(31)은 일반적인 전원일 수 있다. 또한, 외부 전원은 비트선(96)에 마련할 수 있고, 복수의 비트선(96)에 공통으로 마련할 수도 있다.
검출 회로(98)는 읽기 워드 라인(97)에 연결하고, 읽기 워드 라인(97)에 흐르는 전류를 감지한다. 검출 회로(98)는 측정부(34)의 전류계(32)로 기능한다. 검출 회로(98)는 각각의 읽기 워드 라인(97)에 마련할 수 있고, 복수의 읽기 워드 라인(97)에 공통으로 마련할 수도 있다.
하나의 스커미온 메모리(100)에 데이터 "1"을 쓸 경우 (즉 스커 미온(40)을 안정부(16-2)에 배치하는 경우) 해당 스위치(181) 및 스위치(183)를 온(on) 상태로 제어하여 해당 비트선(96) 및 쓰기 워드 라인(95)을 선택한다. 예를 들어, 스커미온 메모리(100) (m-1, n-1)에 데이터를 기록할 때, 쓰기 워드 라인(95) (m-1)에 대응하는 스위치(183)와 비트선(96) (n-1)에 대응하는 스위치(181)를 온한다. 그러면 도 20에서 화살표로 나타낸 바와 같이, 비트선(96) (n-1)에서 쓰기 워드 라인을 향해 양의 전송 전류용 펄스를 흘려 보내면, 스커미온 메모리(100) (m-1, n-1)의 안정부(16-2)에 스커미온(40)이 배치된다.
도 21은 스커미온 메모리(100)에 데이터 "0"을 쓰는 동작의 일례를 나타낸다. 즉 스커미온(40)을 안정부(16-1)에 배치하는 동작의 일례를 나타낸다. 데이터 "1"을 쓰는 경우와 마찬가지로, 스위치(181) 및 스위치(183)은 데이터 "0"을 써서 스커미온 메모리(100)에 대응하는 비트선(96) 및 쓰기 워드 라인(95)을 선택한다. 그러나 데이터 "0"을 쓰는 경우에는 비트선(96)에서 쓰기 워드 라인(95)을 향해 스커미온 메모리(100)에 음의 전송용 전류 펄스를 흘린다. 그러면 스커미온 메모리(100)의 스커미온(40)이 안정부(16-1)로 이동하여 데이터 "0"이 기록된다.
예를 들어, 스커미온 메모리(100) (m-1, n-1)에 데이터 "0"을 쓰는 경우 쓰기 워드 라인(95) (m-1)에 대응하는 스위치(183)와 비트선(96) (n-1)에 대응하는 스위치(181)를 선택한다. 그러면 도 21에서 화살표로 나타낸 바와 같이, 비트선(96) (n-1)에서 쓰기 워드 라인(95) (m-1)을 향해 음의 전송용 전류 펄스를 흘려 보내면 스커미온 메모리(100) (m- 1 n-1)의 스커미온(40)이 안정부(16-1)로 이동한다. 이와 같이, 비트선(96) 및 쓰기 워드 라인(95)은, 스커미온(40)을 복수의 안정부(16) 사이에 전송하는 스커미온 전송 전류를 공급하는 제1 스커미온 전송선 및 제2 스커미온 전송선 역할을 한다.
도 22는 스커미온 메모리(100)의 스커미온(40) 삭제 동작의 일례를 나타낸다. 스커미온(40)을 삭제할 경우 데이터의 쓰기와 마찬가지로, 스위치(181) 및 스위치(183)을 통해 스커미온(40)을 삭제할 스커미온 메모리(100)에 대응하는 비트선(96) 및 쓰기 워드 라인(95)을 선택한다. 그리고 비트선(96)에서 쓰기 워드 라인(95)을 향해 스커미온 메모리(100)에 삭제용 전류를 흘린다. 삭제용 전류는 상술 한 바와 같이 전송 전류보다 전류 밀도가 높다.
예를 들어, 스커미온 메모리(100) (m-1, n-1)의 스커미온(40)을 삭제할 경우 쓰기 워드 라인(95) (m-1)에 대응하는 스위치(183)와 비트선(96) (n-1)에 대응하는 스위치(181)를 선택한다. 그 후, 도 22에서 화살표로 나타낸 바와 같이, 비트선(96) (n-1)에서 쓰기 워드 라인(95) (m-1)을 향해 삭제용 전류 펄스를 흘려 보내면 스커미온 메모리(100) (m-1, n-1)의 스커미온(40)이 자성체(10)의 단부의 포텐셜 장벽을 극복하고 소멸한다. 이와 같이 쓰기 워드 라인(95) 및 비트선(96)은 스커미온(40)을 삭제하는 삭제용 전류를 공급하는 스커미온 삭제선으로도 기능한다.
도 23은 스커미온 메모리 장치(110)의 읽기 동작의 일례를 나타낸다. 스커미온 메모리 장치(110)의 읽기 동작은 각각의 스커미온 메모리(100)의 자성체(10)의 소정의 위치(본 예에서는 안정부 (16-2))에서 스커미온(40)의 유무를 검출하는 경우를 말한다. 읽기 동작의 스커미온 메모리(100)의 선택에 있어서는, 스위치(181) 및 스위치(184)에 의해 대응하는 비트선(96), 쓰기 워드 라인(95) 및 읽기 워드 라인(97)을 선택한다.
읽기 동작에서는 스위치(181) 및 스위치(184)를 선택한다. 이 경우, 상류측 전극(12)에서 스커미온 검출 소자(15)에 스커미온(40)의 유무에 따른 전류가 흐른다. 검출 회로(98)는 스커미온 검출 소자(15)에 흐르는 전류를 읽기 워드 라인(97)을 통해 감지한다. 본 예의 검출 회로(98)는 해당 전류를 전압으로 변환하여 출력한다. 해당 전압에서 안정부(16-2)의 스커미온(40)의 유무를 측정할 수 있다.
예를 들어, 스커미온 메모리(100) (m-1, n-1)의 데이터를 읽으려면, 읽기 워드 라인(97) (m-1)에 대응하는 스위치(184)와 비트선(96) (n-1)에 대응하는 스위치(181)를 선택한다. 그 후, 비트선(96) (n-1)에서 상류측 전극에 소정의 전압을 인가한다. 그러면 스커미온 메모리(100) (m-1, n-1)의 안정부(16-2)의 스커미온(40)의 유무에 따라 읽기 워드 라인(97)의 전류가 발생한다.
검출 회로(98)는 읽기 워드 라인(97)의 전류를 전압으로 변환하여, 안정부(16-2)의 스커미온(40)의 유무를 검출한다. 본 예의 검출 회로(98)는 귀환 저항 Rf, 증폭 회로 C1, 및 전압 비교 회로 C2를 갖추고, 전류를 전압으로 변환한다. 읽기 워드 라인(97)에서 검출 회로(98)에 입력한 전류는 증폭 회로 C1에 입력한다. 귀환 저항(Rf)은 증폭 회로 C1와 병렬로 설치한다. 증폭 회로 C1는 읽기 워드 라인(97)에서 전류를 전압으로 변환한다. 전압 비교 회로 C2는 증폭 회로 C1의 출력 전압 및 참조 전압 Vref를 입력한다. 전압 비교 회로 C2는 증폭 회로 C1의 출력 전압이 참조 전압 Vref보다 큰 경우 "1"을 출력한다. 한편, 전압 비교 회로 C2는 증폭 회로 C1의 출력 전압이 참조 전압 Vref보다 작은 경우에는 "0"을 출력한다. 스커미온 40이 존재하는 경우 검출 회로(98)에 흐르는 전류는 작아진다. C2 출력은 "0"을 출력한다. 스커미온(40)이 존재하지 않는 경우 검출 회로(98)에 흐르는 전류는 커진다. C2 출력은 "1"을 출력한다. 스커미온 유무에 대응하여 반전된 출력이 된다. C2의 뒤에 인버터를 추가하면 스커미온 유무에 대응하여 출력된다. 이에 따라 스커미온 메모리(100)의 데이터를 읽을 수 있다.
이상, 도 20 내지 도 23과 같이, 스커미온 메모리 장치(110)는 임의의 스커미온 메모리(100)를 선택하고 스커미온(40)의 전송, 삭제 및 읽기가 가능하다. 스커미온 메모리(100)의 주변에 배치된 FET, 검출 회로(98)의 증폭 회로 C1 및 전압 비교 회로 C2는 FET 장치를 구비한다. 복수의 스커 미온 메모리(100)는 평면에 배열했다. 또한, 평면에 배열한 스커미온 메모리(100)를 적층할 수 있다. 스커미온 메모리(100)는 적층이 가능하여 집적도를 크게 증가시킬 수 있다.
도 24a는 자기 소자(30)의 다른 구조 예를 나타내는 모식도이다. 도 24a에서는 자기 소자 30의 구성 중 상류 측 전극 (12), 하류 측 전극 (14) 및 자성체 (10)의 표면을 나타낸다. 본 예의 자성체 (10)는 안정부 16-1, 안정부 16-2 및 경계부 (19)를 가진다. 경계부 (19)는 전송 전류가 흐르는 방향과 직교하는 방향 (본 예에서는 x 축 방향)에서 자성체 10의 영역을 2 개로 분할한다. 경계부 (19)는 스커 미온 40의 이동에 대한 장벽이되는 성질이있다. 본 예의 경계부 (19)는 외부 자기장의 강도가 안정부 16-1 및 안정부 16-2의 외부 자기장보다 강한 영역을 가리킨다. 자기장 발생 부 (20)가 그 외부 자기장을 발생할 수 있다.
경계부(19)는 일단이 상류측 전극(12)에 접촉하고, 다른 한쪽이 하류측 전극(14)에 연결하는 직선 형상일 수 있다. 또한, 상류측 전극(12) 및 하류측 전극(14) 사이의 경계부(19)의 가장자리 주변을 곡선으로 형성할 수도 있다. 또한, 경계부(19)의 y 축 방향의 각 단부는 상류측 전극(12) 및 하류측 전극(14)에 대해 간극을 가지고 있다. 다만, 상기 간극은 스커미온(40)이 통과할 수 없는 크기이다.
본 예의 안정부(16-1) 및 안정부(16-2)는 y 축 방향에서 자성체(10)과 동일한 높이를 가진다. 안정부(16-1) 및 안정부(16-2)는 도 3과 관련하여 설명한 안정부(16-1) 및 안정부(16-2)와 동일한 크기를 가질 수 있다. 이 경우 본 예의 자성체 (10)는 도 3과 관련하여 설명한 자성체(10)보다 작다. 경계부(19)의 x 축 방향의 폭은 스커미온(40)의 장벽으로 기능할 수 있고, 또한, 전송용 전류에 의해 스커미온(40)이 넘을 수 있을 정도의 폭이다. 또한, 안정부(16) 사이의 거리 d2, 즉 경계부(19)의 x 축 방향의 폭 d2는 λ / 2> d2≥λ / 10의 범위일 수 있다. 집적도 향상을 위해, d2는 가능한 한 좁은 것이 바람직하다. 그러나 d2가 λ / 10보다 좁은 스커미온(40)은 안정되어 안정부(16)에 머물 수 있지 않고, 원치 않는 안정부(16)에 스커미온이 이동 버리는 경우가 있다.
도 24b는 자기 소자(30)의 다른 구조 예를 나타내는 모식도이다. 도 24b에서는 자기 소자(30)의 구성 중 상류측 전극(12), 하류측 전극(14) 및 자성체(10)의 표면을 나타낸다. 본 예의 상류측 전극(12) 및 하류측 전극(14)의 각각은 자성체(10) 내부로 돌출하는 돌출부(18)를 가진다. 예를 들어 돌출부(18)는 x 축 방향의 자성체(10)의 중앙 부분에 위치하고 있다. 즉, 돌출부(18)는 x 축 방향에서 자성체(10)을 2 분할하도록 위치하고 있다. 돌출부(18)가 분리된 자성체(10)의 각 영역이 각각 안정부(16)로서 기능한다. 본 예에서는 x 축의 음의 방향 측의 자성체(10)의 영역이 안정부(16-1) 역할을 하고, x 축의 양의 방향 측에서 자성체(10)의 영역이 안정부(16-2) 역할을 한다.
각각의 돌출부(18)의 x 축 방향의 높이 h는 스커미온(40)의 이동의 장벽이 되는 높이일 수 있다. 일례로 높이 h는 자성체(10)의 격자 상수 a를 단위로 10 정도 일수 있다. 또한, 높이 h는 돌출부(18)의 선단 사이에 낀 자성체(10)의 높이가, 자성체(10)의 격자 상수 a를 단위로 30 ~ 40 정도가 되도록 설정할 수 있다. 또한, 상류측 전극(12) 및 하류측 전극(14)의 돌출부(18)는 동일 형상인 것이 바람직하다. 돌출부(18)는, 예를 들어, 삼각형, 사각형 기타 다각형의 형상 및 반원 등의 원호 형상 등이 될 수 있다.
또한 돌출부(18) 만 안정부(16)를 형성하는 경우, 자기장 발생부(20)는 안정부(16)에 대향하는 위치에 오목한 곳(절연체층(22))을 갖지 않아도 된다. 또한, ㄷ돌출부(18) 및 절연체층(22)을 결합하여 안정부(16)를 형성할 수도 있다. 또한, 돌출부(18)와 도 24a에 나타낸 경계부(19)와 결합 할 수도 있다.
도 25는 스커미온 메모리 탑재 고체 전자 장치(200)의 구성 예를 나타낸 모식도이다. 스커미온 메모리 탑재 고체 전자 장치(200)는 스커미온 메모리(100) 또는 스커미온 메모리 장치(110) 및 고체 전자 장치(210)를 구비한다. 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는 도 1 내지 도 24b에서 설명한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)이다. 고체 전자 장치(210)는 예를 들어 CMOS-LSI 장치이다. 고체 전자 장치(210)는 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)에 데이터 쓰기 및 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)로부터의 데이터의 판독의 적어도 하나의 기능을 가진다.
도 26은 데이터 처리 장치(300)의 구성 예를 나타낸 모식도이다. 데이터 처리 장치(300)는 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)와 프로세서 (310)를 구비한다. 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는 도 1 내지 도 24b에서 설명한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)이다. 프로세서(310)는 예를 들어 디지털 신호를 처리하는 디지털 회로를 가진다. 프로세서(310)는 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)에 데이터 쓰기 및 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)로부터의 데이터의 판독의 적어도 하나의 기능을 가진다.
도 27은 데이터 기록 장치(400)의 구성 예를 나타낸 모식도이다. 데이터 기록 장치(400)는 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)와 입출력 장치(410)를 구비한다. 데이터 기록 장치(400)는 예를 들어 하드 디스크 또는 USB 메모리 등 메모리 장치이다. 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는 도 1 내지도 24b에서 설명한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)이다. 입출력 장치(410)는 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)에 외부로부터의 데이터 쓰기 및 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)로부터 데이터를 판독하여 외부로 출력하는 기능의 적어도 한쪽을 가진다.
도 28은 통신 장치(500)의 구성 예를 나타낸 모식도이다. 통신 장치(500)는 예를 들어 휴대 전화, 스마트 폰, 태블릿 형 단말기 등 외부와의 통신 기능을 갖는 장치 전반을 가리킨다. 통신 장치(500)는 휴대용 일 수 있고, 비 휴대용이어도 좋다. 통신 장치(500)는 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)와 통신부(510)를 구비한다. 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는 도 1 내지 도 24b에서 설명한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)이다. 통신부(510)는 통신 장치(500)의 외부와의 통신 기능을 가진다. 통신부(510)는 무선 통신 기능을 가질수 있고, 유선 통신 기능을 가질 수도 있고, 무선 통신 및 유선 통신의 쌍방의 기능을 가지고 있을 수 있다. 통신부(510)는 외부로부터 수신한 데이터를 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)에 기록하는 기능, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)로부터 읽어 낸 데이터를 외부로 전송하는 기능, 및 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)가 기억하는 제어 정보에 따라 동작하는 기능 중 적어도 하나를 가진다.
또한, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 적용한 전자 기기의 전력 절약화를 실현할 수 있기 때문에, 탑재 배터리의 장기 수명화를 실현할 수 있다. 이것은 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 적용하는 모바일 전자 기기에 더욱 획기적인 사양을 사용자측에 제공할 수 있게 된다. 덧붙여서 전자 기기로는 개인용 컴퓨터, 화상 기록 장치 등을 비롯한 어떠한 것이라도 좋다.
또한, CPU를 탑재한 통신 장비 (휴대폰, 스마트 폰, 태블릿 단말 등)에 대해 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 적용함으로써 화상 정보의 수집과 다채로운 대규모 응용 프로그램 동작을 보다 빠르게 수행할 수 있으며 빠른 응답성을 실현할 수 있기 때문에 사용자에게 쾌적한 환경을 확보하는 것이 가능해진다. 또한, 화면에 표시하는 화상 표시의 고속화 등을 실현할 수 있기 때문에 그 사용 환경을 더욱 향상 시킬 수 있다.
또한, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 디지털 카메라 등의 전자 기기에 적용하여 동영상을 대용량에 걸쳐 기록하는 것이 가능해진다. 또한, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 4K 텔레비전 수상기 등의 전자 기기에 적용하여 그 이미지 기록의 대용량화를 실현하는 것이 가능해진다. 그 결과, 텔레비전 수상기에서 외장 하드 연결의 필요성을 없앨 수 있게 된다. 또한, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는 하드 디스크를 비롯한 데이터 기록 장치에 적용할 경우 추가 데이터 기록 매체로 구체화할 수 있다.
또한, 자동차용 내비게이션 시스템 등의 전자 기기에 대해서도 이 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 적용하여 더욱 고기능화를 실현하는 것이 가능하며, 대량의 지도 정보도 쉽게 기억 가능해진다.
또한, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는 자체 추진 장치, 비행 장치를 실용화하는 데 큰 영향을 가져올 것으로 기대된다. 즉, 비행장치의 복잡한 제어 처리, 날씨 정보 처리, 고해상도의 화질로 이루어진 영상의 제공에 의한 승객에 대한 서비스의 충실, 심지어 우주 비행 장치의 제어와 관찰한 화상 정보의 방대한 기록 정보를 기록하여 인류에게 많은 지식을 가져온다.
또한, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는 자기 모멘트의 구조를 사용하여, 그 구조는 토폴로지적 안정성을 갖는 메모리이다. 그러므로 우주 공간에 떠도는 고 에너지 입자에 대한 높은 내성을 가지고 있다. 전자에 따른 전하를 기억 유지 매체로 사용하는 플래시 메모리와 크게 다른 장점이 있다. 이 때문에 우주 비행 장치 등의 저장 매체로서 중요하다.
10 ... 자성체 12 ... 상류측 전극, 14 ... 하류측 전극, 15 ... 스커 미온 감지 소자, 16 ... 안정적 부, 16-1 ... 안정적 부, 16 2 ... 안정적 부, 18 ... 돌출부 19 ... 경계부 20 ... 자기장 발생 부, 22 ... 절연체 층, 30 ... 자기 소자, 31 ... 측정 전원 32 ... 전류계, 34 ... 측정 부, 40 ... 스커 미온 52 ... 전원 60 ... 자성체 층, 61 ... 절연체, 65 ... 자성체 보호 층 66 ... 자성체 보호막 67 ... 제 1 비아 70 ... 제 1 배선층, 71 ... 제 1 배선, 72 ... 제 1 배선 보호막 73 .. 제 2 비아 75 ... 제 2 배선층 76 ... 제 2 배선, 77 ... 제 2 배선 보호막 80 ... 기판, 85 ... 레지스트 90 ... CMOS- FET, 91 ... PMOS-FET, 92 ... NMOS-FET, 95 ... 쓰기 워드 라인, 96 ... 비트 선, 97 ... 읽기 워드 라인, 98 ... 검출 회로 100 ... 스커 미온 메모리, 110 ... 스커 미온 메모리 장치, 151 ... 비자 성체 박막 181 ... 스위치, 183 ... 스위치, 184 ... 스위치 200 ... 스커 미온 메모리 탑재 고체 전자 장치 210 ... 고체 전자 장치 300 ... 데이터 처리 장치, 310 ... 프로세서, 400 ... 데이터 기록 장치, 410 ... 입출력 장치, 500 ... 통신 장비, 510...통신부

Claims (29)

  1. 스커미온을 전송할 수 있는 자기 소자로서,
    비자성체로 둘러싸인 얇은 층상의 자성체,
    상기 자성체의 연장 방향으로 연결된 비자성 금속인 상류측 전극,
    상기 상류측 전극과 이격되어 상기 자성체의 연장 방향으로 연결된 비자성 금속인 하류측 전극,
    상기 스커미온의 위치를 검출하는 스커미온 검출 소자,
    상기 자성체는 상기 자성체의 다른 영역보다 상기 스커미온이 안정되어있는 안정부를 복수 가지고,
    상기 상류측 전극과 상기 하류측 전극 사이에 흐르는 전류의 방향이, 1 또는 복수의 스커미온을 전송하는 방향에 대해 실질적으로 수직으로 배치된 가로 전류 배치인 것을 특징으로 하는 자기 소자.
  2. 제1 항에 있어서,
    복수의 상기 안정부를, 상기 자성체에서 상기 상류측 전극 및 상기 하류측 전극이 낀 영역에 설치한 자기 소자.
  3. 제2 항에 있어서,
    복수의 상기 안정부를, 상기 상류측 전극 및 상기 하류측 전극 사이에 흐르는 전류의 방향에 대해 실질적으로 직교하는 방향으로 배열한 자기 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 자성체는, 인가 자기장에 따라 상기 스커미온이 발생하는 스커미온 결정상과 강자성상이 적어도 발현되는 자기 소자.
  5. 제4 항에 있어서,
    상기 자성체는 카이럴 자성체, 다이폴 자성체, 불규칙한(frustrated) 자성체, 또는 자성 재료와 비자성 재료의 적층 구조 중 하나로 이루어진 자기 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 스커미온 검출 소자는,
    상기 자성체의 일면에 상기 자성체의 표면에 접하는 비자성 절연체 박막과, 상기 비자성 절연체 박막 상에 마련한 자성체 금속의 적층 구조를 가지며,
    상기 적층 구조는, 상기 스커미온의 위치에 따라 저항값이 변화하는 자기 소자.
  7. 제6 항에 있어서,
    상기 스커미온 검출 소자의 상기 적층 구조는, 상기 상류측 전극과 상기 하류측 전극 사이의 복수의 상기 안정부 중 적어도 하나의 안정부에 위치한 자기 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 상류측 전극 및 상기 하류측 전극이 낀 상기 자성체의 높이 Hm는 스커미온 직경을 λ라고 했을때 3 ·λ > Hm ≥λ / 2인 자기 소자.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 상류측 전극 및 상기 하류측 전극의 각각은, 상기 자성체의 내부로 돌출하는 돌출부를 가지며,
    각각의 상기 돌출부에 의해 분할되는 자성체의 각 영역이, 상기 안정부로서 기능하는 자기 소자.
  10. 제9항에 있어서,
    상기 상류측 전극 및 상기 하류측 전극의 각 돌출부가 동일 형상인 자기 소자.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    복수의 상기 안정부에서 각각의 안정부 사이의 거리는, 스커미온 직경을 λ 라고 했을때 λ / 2> d2 ≥λ / 10인 자기 소자.
  12. 제1항 내지 제11항 중 어느 한 항 기재의 자기 소자,
    상기 자성체에 대향하여 설치한, 상기 자성체에 자기장을 인가 가능한 자기장 발생부,
    상기 상류측 전극 및 상기 하류측 전극에 연결하고, 상기 상류측 전극과 상기 하류측 전극 사이의 상기 자성체에 전류를 인가하는 전원,
    상기 스커미온 검출 소자에 연결하고, 상기 스커미온 검출 소자의 검출 결과에 따라 상기 스커미온의 위치를 측정하는 측정부를 구비하는 스커미온 메모리.
  13. 제12 항에 있어서,
    상기 자기 소자가, 전송용 전류가 흐르는 방향과 직교하는 방향으로 배열된 3 이상의 안정부를 가지고 있는 경우, 시프트 레지스터로서 기능하는 스커미온 메모리.
  14. 제12 항에 있어서,
    상기 자성체는 폐경로 형상을 가지며,
    복수의 상기 안정부를, 상기 자성체의 폐경로 형상을 한 바퀴 돌도록 배열한
    스커미온 메모리.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 전원은, 양의 전송용 전류 펄스를 상기 상류 측 전극으로부터 하류 측 전극에 인가함으로써 제1 안정부에서 제2 안정부로 상기 스커 미온을 전송하고, 음의 전송용 전류 펄스를 상기 상류 측 전극으로부터 하류 측 전극에 인가함으로써 상기 제2 안정부에서 상기 제1 안정부로 상기 스커미온을 전송하는 스커미온 메모리.
  16. 제15 항에 있어서,
    상기 전원이 인가하는 양의 상기 전송용 전류 펄스와, 음의 상기 전송용 전류 펄스의 전류 밀도가 동일한 스커미온 메모리.
  17. 제15항 또는 제16항에 있어서,
    상기 전원은, 상기 전송용 전류 펄스보다 큰 전류 밀도의 삭제용 전류 펄스를 인가함으로써 상기 스커미온을 상기 자성체에서 삭제하는 스커미온 메모리.
  18. 제17 항에 있어서,
    상기 삭제용 전류 펄스의 펄스 폭은, 상기 전송용 전류 펄스의 펄스 폭보다 긴 스커미온 메모리.
  19. 제12항 내지 제18항 중 어느 한 항에 있어서,
    상기 자기장 발생부는, 상기 자성체의 상기 안정부에 대향하는 영역의 자기 모멘트의 크기가, 다른 영역에 비해 작은 스커미온 메모리.
  20. 제12항 내지 제18항 중 어느 한 항에 있어서,
    상기 자기장 발생부는, 자성체의 상기 안정부에 대향하는 영역의 두께가, 다른 영역에 비해 얇은 스커미온 메모리.
  21. 제12항 내지 제18항 중 어느 한 항에 있어서,
    상기 측정부는, 상기 스커미온의 위치를, 상기 스커미온 검출 소자가 검출하는 저항값 또는 전압값의 변화로써 측정하는 스커미온 메모리.
  22. 제12항 내지 제21항 중 어느 한 항에 있어서,
    상기 자기 소자를, 두께 방향으로 복수 적층하고 있는 스커미온 메모리.
  23. 제12항 내지 제22항 중 어느 한 항 기재의 복수의 스커미온 메모리와,
    상기 복수의 스커미온 메모리에 연결하여, 각각 대응하는 상기 스커미온 메모리에, 상기 스커미온을 복수의 상기 안정부 사이에 전송하는 스커미온 전송용 전류를 공급하는 복수의 스커미온 전송선과,
    상기 복수의 스커미온 메모리에 연결하여, 각각 대응하는 상기 자기 소자의 상기 스커미온의 위치에 따른 전압 또는 전류를 전송하는 복수의 읽기 워드 라인과,
    상기 복수의 스커미온 전송선 및 상기 복수의 읽기 워드 라인에 설치된 상기 스커미온 메모리를 선택하는 복수의 스위치와,
    상기 읽기 워드 라인에 흐르는 전류 또는 전압에 따라, 상기 스위치에 의해 선택된 상기 자기 소자의 상기 스커미온의 위치를 검출하는 검출 회로를 구비하는 스커 미온 메모리 장치.
  24. 제23 항에 있어서,
    상기 복수의 스커미온 전송선 중, 제1 스커 미온 전송선은, 대응하는 상기 스커미온 메모리의 상기 상류측 전극에 연결하고,
    상기 복수의 스커미온 전송선 중 제2 스커미온 전송선은, 대응하는 상기 스커미온 메모리의 상기 하류측 전극에 연결하고,
    각각의 읽기 워드 라인은, 대응하는 상기 스커미온 메모리의 스커미온 검출 소자에 연결하고,
    상기 복수의 스위치는, 하나의 상기 스커미온 메모리에서 상기 스커미온을 전송 및 삭제하는 경우에, 대응하는 상기 제1 스커미온 전송선 및 제2 스커미온 전송선을 선택하고, 하나의 상기 스커미온 메모리에서 상기 스커미온의 유무를 검출하는 경우에, 대응하는 상기 제1 스커미온 전송선 또는 제2 스커미온 전송선 중 하나를 선택하고, 또한, 대응하는 상기 읽기 워드 라인을 선택하는 스커미온 메모리 장치.
  25. 기판,
    상기 기판상에 형성한 반도체 소자,
    상기 반도체 소자의 상부에 적층한 제12항 내지 제22항 중 어느 한 항 기재의 적어도 하나의 스커미온 메모리를 구비하는 스커미온 메모리 장치.
  26. 제12항 내지 제22항 중 어느 한 항 기재의 스커미온 메모리 또는 제23항 내지 제25항 중 어느 한 항 기재의 스커미온 메모리 장치와, 고체 전자 장치를 동일한 칩 내에 구비하는 스커미온 메모리 탑재 고체 전자 장치.
  27. 제12항 내지 제22항 중 어느 한 항 기재의 스커미온 메모리 또는 제23항 내지 제25항 중 어느 한 항 기재의 스커미온 메모리 장치를 탑재한 데이터 기록 장치.
  28. 제12항 내지 제22항 중 어느 한 항 기재의 스커미온 메모리 또는 제23항 내지 제25항 중 어느 한 항 기재의 스커미온 메모리 장치를 탑재한 데이터 처리 장치.
  29. 제12항 내지 제22항 중 어느 한 항 기재의 스커미온 메모리 또는 제23항 내지 제25항 중 어느 한 항 기재의 스커미온 메모리 장치를 탑재한 통신 장치.
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