KR102072069B1 - 스커미온 메모리 - Google Patents

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KR102072069B1
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우성훈
송경미
최준우
민병철
구현철
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한국과학기술연구원
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Abstract

본 발명에 따른 스커미온 메모리는, 비대칭 펄스 면내 전류(assymmetrically pulsed in-plane current)를 인가받는 제1 라인; 제1 라인 상에서 제1 라인과 접촉하며 비대칭 펄스 면내 전류를 통해 내부에 스커미온(skyrmion)을 생성하고 스커미온의 이동을 안내하는 제2 라인; 및 제2 라인 아래에서 제1 라인으로부터 이격하여 제2 라인에 접촉되며, 제2 라인을 통해 제1 라인과 전위차를 유지하여 제2 라인에서 스커미온의 이동을 조절하는 전극 노드를 포함한다.

Description

스커미온 메모리{SKYRMION MEMORY}
본 발명은 자성체에 스커미온을 자유롭게 생성시키거나 소멸시켜 데이터의 쓰기 및 읽기 효율성을 향상시키는 스커미온 메모리에 관한 것이다.
일반적으로, 컴퓨터는 보조 기억 장치로써 하드 디스크를 구비하여 하드 디스크에 정보를 자기적으로 기록하므로 내부에 전원을 공급하지 않는 때에도 기록된 정보를 하드 디스크에 그대로 유지시키도록 제조된다. 여기서, 상기 하드 디스크는 자성물질로 코팅된 원판 그리고 원판에 정보를 쓰거나 원판으로부터 정보를 읽는 헤드를 갖는다.
상기 하드디스크는 원판과 헤드를 서로로부터 이격시키고 서로에 대해 물리적으로 회전시켜서 원판의 목적하는 정보 위치에 헤드를 접근시키도록 구성된다. 그러나, 상기 원판과 헤드의 회전은 컴퓨터에서 하드디스크의 구동 동안 많은 전력을 소비하기 때문에 컴퓨터의 성능를 저하시킨다. 최근에, 상기 하드디스크의 단점을 보완하기 위해, 스커미온 메모리가 하드디스크의 대체 가능한 자성메모리로써 대두되고 있다.
상기 스커미온 메모리는 하드디스크의 원판을 대체하는 자성체 라인을 구비하여 자성체 라인을 고정시킨 상태에서 자성체 라인의 내부에 스커미온(skyrmion)을 이동시키도록 구성된다. 상기 스커미온은 상온의 특정 자기 상태하에서 자성체 라인에 배열되는 소용돌이 모양의 스핀 구조체로써 안정적인 메모리 단위이다. 한편, 상기 스커미온 메모리는 한국공개특허공보 제10-2017-0116801호(=종래기술 1) 그리고 한국공개특허공보 제10-2017-0042308호(=종래기술 2)에 유사하게 개시되고 있다.
종래기술 1 및 종래기술 2의 결합에서, 상기 스커미온 메모리는, 순차적으로 적층되는 중금속과 자성체를 구비하고, 외부 자기장을 사용하여 자성체에 스커미온을 형성시킨 후 중금속의 형상을 따라 자성체에서 스커미온을 이동시키도록 구성된다. 그러나, 상기 외부 자기장이 반도체 시장에서 수요자의 욕구에 대응하는 자성메모리에서 자기장 발생 장치에 의해 구현되는 때, 상기 자기장 발생 장치는 스커미온 메모리의 크기를 증가시키면서 스커미온 메모리의 내부에서 해당 자성체에 이웃하는 자성체의 자기 상태를 교란시킨다.
또한, 상기 자기장 발생 장치는 스커미온 메모리에서 점유 면적을 크게 차지하기 때문에 자유로운 배치를 고려할 수 없어 설계 자유도를 낮게 한다. 더욱이, 상기 스커미온이 상온의 특정 자기 상태하에서 중금속 상에 그리고 자성체 내부에 일반적으로 형성되지만, 상기 중금속은 고가의 금속이고 자성체의 길이 방향을 따라 형성되기 때문에 스커미온 메모리의 제조 단가에 큰 영향을 미친다.
또한, 상기 스커미온은 자성체의 내부에 형성된 후 이동시 자성체 내부에서 스커미온 홀 효과(skyrmion hall effect)의 영향을 받아 자성체의 일 측벽을 향해 이동 궤적을 가지기 때문에 스커미온 메모리의 읽고 쓰기 효율성을 저하시킨다.
한국공개특허공보 제10-2017-0116801호 한국공개특허공보 제10-2017-0042308호
본 발명은, 종래의 문제점을 해결하기 위해 안출된 것으로, 회로 구성 요소의 점유 면적을 최소화하고, 중금속과 자성체의 중첩 영역을 최소화하며, 구동시 스커미온 홀 효과의 영향을 최소화하여, 자성체에 스커미온을 자유롭게 생성시키거나 소멸시켜 자성체의 자기 저항을 용이하게 변화시키면서 데이터의 쓰기 및 읽기 효율성을 향상시키는 스커미온 메모리를 제공하는데 그 목적이 있다.
본 발명에 따른 스커미온 메모리는, 비대칭 펄스 면내 전류(assymmetrically pulsed in-plane current)를 인가받는 제1 라인; 상기 제1 라인 상에서 상기 제1 라인과 접촉하며 상기 비대칭 펄스 면내 전류를 통해 내부에 스커미온(skyrmion)을 생성하고 상기 스커미온의 이동을 안내하는 제2 라인; 및 상기 제2 라인 아래에서 상기 제1 라인으로부터 이격하여 상기 제2 라인에 접촉되며, 상기 제2 라인을 통해 상기 제1 라인과 전위차를 유지하여 상기 제2 라인에서 상기 스커미온의 상기 이동을 조절하는 전극 노드를 포함하고, 상기 제1 라인은 중금속으로 이루어지고, 상기 제2 라인은, 라인 형상의 강자성체로 이루어지고, 상기 강자성체의 자기 이방성을 변경시키는 스핀 위치 조정 구조체를 상기 강자성체에 가지고, 상기 제1 라인과 상기 전극 노드의 전위차에 따라 상기 스커미온을 이동시키고, 상기 전극 노드는, 순차적으로 적층되는 강자성체와 터널 베리어로 이루어지고, 상기 제2 라인의 바로 위에 상기 스커미온의 존재 유무에 따라 데이터 '1' 또는 '0'으로 읽는 것을 특징으로 한다.
상기 제1 라인은 백금(Pt) 또는 탄탈륨(Ta)을 포함할 수 있다.
상기 비대칭 펄스 면내 전류는, X 축에 시간과 Y 축에 전류밀도를 갖는 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 펄스 파형을 볼 때, 정 비대칭 펄스 면내 전류(rightly and assymmetrically pulsed in-plane current)와 역 비대칭 펄스 면내 전류(reversely and assymmetrically pulsed in-plane current)로 이루어질 수 있다.
상기 정 비대칭 펄스 면내 전류는 상기 Y축을 따라 상승하는 펄스 상승 진폭 보다 상기 Y 축을 따라 하강하는 펄스 하강 진폭을 더 작게 가지고, 상기 역 비대칭 펄스 면내 전류는 상기 Y축을 따라 하강하는 펄스 하강 진폭 보다 상기 Y 축을 따라 상승하는 펄스 상승 진폭을 더 작게 가질 수 있다.
상기 정 비대칭 펄스 면내 전류는, 펄스 상승전 상기 Y 축에서 음의 일정한 전류 밀도를 가지면서 상기 X 축과 일정시간 수평을 유지하며, 펄스 상승후 상기 Y 축에서 양의 일정한 전류 밀도를 가지면서 상기 X축과 일정시간 수평을 유지하고, 펄스 하강후 상기 X 축과 상기 Y 축을 따라 '0'의 전류 밀도를 가지고, 상기 역 비대칭 펄스 면내 전류는, 펄스 하락전 상기 Y 축에서 양의 일정한 전류 밀도를 가지면서 상기 X 축과 일정시간 수평을 유지하며, 펄스 하강후 상기 Y 축에서 음의 일정한 전류 밀도를 가지면서 상기 X축과 일정시간 수평을 유지하고, 펄스 상승후 상기 X 축과 상기 Y 축을 따라 '0'의 전류 밀도를 가질 수 있다.
상기 정 비대칭 펄스 면내 전류는 상기 제1 라인의 내부에 복수의 스핀 분극된 전도 전자, 그리고 상기 제1 라인과 상기 제2 라인의 계면에 비대칭 교환 상호작용(Dzyaloshinskii-Moriya Interaction; DMI)을 발생시키고, 상기 역 비대칭 펄스 면내 전류는 상기 복수의 스핀 분극된 전도 전자와 상기 비대칭 교환 상호작용을 제거시킬 수 있다.
상기 복수의 스핀 분극된 전도 전자는, 상기 제1 라인에 상기 정 비대칭 펄스 면내 전류의 흐름 과정에서 스핀-궤도 결합(spin-orbit coupling)에 의해 발생되고, 상기 제1 라인에 상기 역 비대칭 펄스 면내 전류의 흐름 과정에서 소멸될 수 있다.
상기 비대칭 교환 상호작용은, 상기 제1 라인에 상기 정 비대칭 펄스 면내 전류의 흐름 과정에서 스핀-궤도 토오크(spin-orbit torque)와 함께 발생되고, 상기 제1 라인에 상기 역 비대칭 펄스 면내 전류의 흐름 과정에서 제거될 수 있다.
상기 제2 라인은 코발트(Co), 철(Fe), 가돌리늄(Gd) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
상기 스핀 위치 조정 구조체는 상기 제1 라인과 상기 제 2 라인의 중첩 영역에서 그리고 상기 제2 라인과 상기 전극 노드의 중첩 영역에서 상기 제1 라인과 상기 전극 노드의 반대 편에 하나씩 배치되도록 상기 제2 라인에 위치될 수 있다.
상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역에 그리고 상기 제2 라인과 상기 전극 노드의 중첩 영역에 위치되고, 상기 제1 라인과 상기 전극 노드 사이의 영역에 적어도 하나 위치되어서, 상기 제1 라인과 상기 전극 노드의 반대 편에 배치되도록 상기 제2 라인에 위치될 수 있다.
상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역으로부터 상기 제2 라인과 상기 전극 노드의 중첩 영역을 향해 띠(band) 형상으로, 상기 제1 라인과 상기 전극 노드의 반대 편에 배치되도록 상기 제2 라인에 위치될 수 있다.
상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 전극 노드의 반대 편에서, 상기 제2 라인에 증착되는 실리콘 옥사이드(SiXOY) 또는 실리콘 질화물(SiXNY)을 포함하는 절연물질; 상기 제2 라인에 도핑되는 아르곤(Ar), 보론(B), 갈륨(Ga) 또는 헬륨(He)을 포함하도록 강자성 물질과 다른 이물질; 또는 상기 제2 라인을 식각하여 표면으로부터 내부를 향해 소정 깊이로 연장되는 요부(凹部)를 포함하고, 상기 제2 라인에서 상기 절연 물질, 상기 이물질 또는 상기 요부의 점유 영역과 주변 영역의 자기 이방성을 다르게 할 수 있다.
상기 스커미온 메모리는 상기 제1 라인과 상기 전극 노드 사이에서 상기 제2 라인 아래에 제3 라인을 더 포함하고, 상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역에서, 상기 제2 라인과 상기 전극 노드의 중첩 영역에서 그리고 상기 제3 라인과 상기 제2 라인의 중첩 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 하나씩 배치되고, 상기 제3 라인과 상기 전극 노드 사이의 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 적어도 하나로 배치되도록, 상기 제2 라인에 위치되고, 상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함할 수 있다.
상기 비대칭 펄스 면내 전류는 정 비대칭 펄스 면내 전류이고, 상기 제1 라인은 상기 정 비대칭 펄스 면내 전류를 통해 상기 제2 라인에 상기 스커미온을 생성시키고, 상기 제3 라인은, 상기 정 비대칭 펄스 면내 전류와 반대 형상의 펄스 전류로써, 역 비대칭 펄스 면내 전류를 인가받아 상기 제2 라인으로부터 상기 스커미온을 소멸시킬 수 있다.
상기 정 비대칭 펄스 면내 전류는, X 축에 시간과 Y 축에 전류밀도를 갖는 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 하나의 펄스 파형을 볼 때, 상기 Y 축을 따라 상승하는 펄스 상승 진폭 보다 상기 Y 축을 따라 하강하는 펄스 하강 진폭을 더 작게 가지고, 상기 역 비대칭 펄스 면내 전류는, 상기 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 하나의 펄스 파형을 볼 때, 상기 Y 축을 따라 하강하는 펄스 하강 진폭 보다 상기 Y 축을 따라 상승하는 펄스 상승 진폭을 더 작게 가질 수 있다.
상기 스커미온 메모리는 상기 제1 라인과 상기 전극 노드 사이에서 상기 제2 라인 아래에 제3 라인을 더 포함하고, 상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역에서 그리고 상기 제2 라인과 상기 전극 노드의 중첩 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 하나씩 배치되고, 상기 제1 라인과 상기 전극 노드 사이의 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 적어도 하나 배치되도록, 상기 제2 라인에 위치되고, 상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함할 수 있다.
상기 스커미온 메모리는 상기 제1 라인과 상기 전극 노드 사이에서 상기 제2 라인 아래에 제3 라인을 더 포함하고, 상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역으로부터 상기 제2 라인과 상기 전극 노드의 중첩 영역을 향해 띠 형상을 이루어서, 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 배치되도록 상기 제2 라인에 위치되고, 상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함할 수 있다.
상기 스커미온 메모리는 상기 제2 라인 아래에서 순차적으로 위치되는 상기 제1 라인과 상기 전극 노드로부터 이격되어 상기 제1 라인의 반대 편에 제3 라인을 더 포함하고, 상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역에서, 상기 제2 라인과 상기 전극 노드의 중첩 영역에서 그리고 상기 제3 라인과 상기 제2 라인의 중첩 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 하나씩 배치되고, 상기 제1 라인과 상기 전극 노드 사이의 영역, 그리고 상기 전극 노드와 상기 제3 라인 사이의 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 복수 개로 배치되도록, 상기 제2 라인에 위치되고, 상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함할 수 있다.
상기 비대칭 펄스 면내 전류는 정 비대칭 펄스 면내 전류이고, 상기 제1 라인은 상기 정 비대칭 펄스 면내 전류를 통해 상기 제2 라인에 상기 스커미온을 생성시키고, 상기 제3 라인은, 상기 정 비대칭 펄스 면내 전류와 반대 형상의 펄스 전류로써, 역 비대칭 펄스 면내 전류를 인가받아 상기 제2 라인으로부터 상기 스커미온을 소멸시킬 수 있다.
상기 정 비대칭 펄스 면내 전류는, X 축에 시간과 Y 축에 전류밀도를 갖는 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 하나의 펄스 파형을 볼 때, 상기 Y축을 따라 상승하는 펄스 상승 진폭 보다 상기 Y 축을 따라 하강하는 펄스 하강 진폭을 더 작게 가지고, 상기 역 비대칭 펄스 면내 전류는, 상기 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 하나의 펄스 파형을 볼 때, 상기 Y축을 따라 하강하는 펄스 하강 진폭 보다 상기 Y 축을 따라 상승하는 펄스 상승 진폭을 더 작게 가질 수 있다.
상기 스커미온 메모리는 상기 제2 라인 아래에서 순차적으로 위치되는 상기 제1 라인과 상기 전극 노드로부터 이격되어 상기 제1 라인의 반대 편에 제3 라인을 더 포함하고, 상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역에서 그리고 상기 제2 라인과 상기 전극 노드의 중첩 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 하나씩 배치되고, 상기 제1 라인과 상기 전극 노드 사이의 영역, 그리고 상기 전극 노드와 상기 제3 라인 사이의 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 복수 개로 배치되도록, 상기 제2 라인에 위치되고, 상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함할 수 있다.
상기 스커미온 메모리는 상기 제2 라인 아래에서 순차적으로 위치되는 상기 제1 라인과 상기 전극 노드로부터 이격되어 상기 제1 라인의 반대 편에 제3 라인을 더 포함하고, 상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역으로부터 상기 제3 라인과 상기 제2 라인의 중첩 영역을 향해 띠 형상을 이루어서, 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 배치되도록 상기 제2 라인에 위치되고, 상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함할 수 있다.
상기 스커미온은, 상기 비대칭 교환 상호작용의 발생을 통해, 상기 제1 라인과 상기 제2 라인의 중첩 영역에서 상기 제2 라인의 내부에 위치되는 전자 스핀들을 일 방향 배치 형상으로부터 소용돌이 배치 형상으로 재배열시켜 상기 스핀 위치 조정 구조체에 정렬되고, 상기 제1 라인보다 상기 전극 노드의 전위가 더 높은 때, 상기 제1 라인으로부터 상기 제2 라인에 주입되는 상기 복수의 스핀 분극된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 제1 라인과 상기 제2 라인의 중첩 영역으로부터 상기 전극 노드와 상기 제2 라인의 중첩 영역을 향해 이동하거나, 상기 제1 라인보다 상기 전극 노드의 전위가 더 낮은 때, 상기 전극 노드로부터 상기 제2 라인에 주입되는 복수의 스핀 여과된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 전극 노드와 상기 제2 라인의 중첩 영역으로부터 상기 제1 라인과 상기 제2 라인의 중첩 영역을 향해 이동하고, 상기 비대칭 교환 상호작용의 제거를 통해, 상기 제1 라인과 상기 제2 라인의 중첩 영역에서 상기 스핀 위치 조정 구조체로부터 소멸될 수 있다.
상기 스커미온은, 상기 비대칭 교환 상호작용의 발생을 통해, 상기 제1 라인과 상기 제2 라인의 중첩 영역에서 상기 제2 라인의 내부에 위치되는 전자 스핀들을 일 방향 배치 형상으로부터 소용돌이 배치 형상으로 재배열시켜 상기 스핀 위치 조정 구조체에 정렬되고, 상기 제1 라인보다 상기 전극 노드의 전위가 더 높은 때, 상기 제1 라인으로부터 상기 제2 라인에 주입되는 상기 복수의 스핀 분극된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 제1 라인과 상기 제2 라인의 중첩 영역으로부터 상기 전극 노드와 상기 제2 라인의 중첩 영역을 향해 이동하거나, 상기 제1 라인보다 상기 전극 노드의 전위가 더 낮은 때, 상기 전극 노드로부터 상기 제2 라인에 주입되는 복수의 스핀 여과된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 전극 노드와 상기 제2 라인의 중첩 영역으로부터 상기 제3 라인과 상기 제2 라인의 중첩 영역을 향해 이동하고, 상기 비대칭 교환 상호작용의 제거를 통해, 상기 제3 라인과 상기 제2 라인의 중첩 영역에서 상기 스핀 위치 조정 구조체로부터 소멸될 수 있다.
상기 스커미온은, 상기 비대칭 교환 상호작용의 발생을 통해, 상기 제1 라인과 상기 제2 라인의 중첩 영역에서 상기 제2 라인의 내부에 위치되는 전자 스핀들을 일 방향 배치 형상으로부터 소용돌이 배치 형상으로 재배열시켜 상기 스핀 위치 조정 구조체에 정렬되고, 상기 제1 라인보다 상기 전극 노드의 전위가 더 높은 때, 상기 제1 라인으로부터 상기 제2 라인에 주입되는 상기 복수의 스핀 분극된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 제1 라인과 상기 제2 라인의 중첩 영역으로부터 상기 전극 노드와 상기 제2 라인의 중첩 영역을 향해 이동하거나, 상기 전극 노드보다 상기 제3 라인의 전위가 더 낮은 때, 상기 전극 노드로부터 상기 제2 라인에 주입되는 복수의 스핀 여과된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 전극 노드와 상기 제2 라인의 중첩 영역으로부터 상기 제3 라인과 상기 제2 라인의 중첩 영역을 향해 이동하고, 상기 비대칭 교환 상호작용의 제거를 통해, 상기 제3 라인과 상기 제2 라인의 중첩 영역에서 상기 스핀 위치 조정 구조체로부터 소멸될 수 있다.
상기 전극 노드는, 상기 전극노드와 상기 제2 라인의 중첩 영역에서 상기 제2 라인에 스커미온이 존재하는 때, 상기 전극 노드와 상기 제2 라인의 제1 전위차에 해당하는 자기 저항을 상기 데이터 '1'로 읽거나, 상기 전극노드와 상기 제2 라인의 중첩 영역에서 상기 제2 라인에 스커미온이 비존재하는 때, 상기 전극 노드와 상기 제2 라인의 제2 전위차에 해당하는 자기 저항을 상기 데이터 '0'으로 읽을 수 있다.
상기 전극 노드는, 상기 터널 베리어를 통해 상기 제2 라인과 접촉하고, 상기 터널 베리어 아래에서 상기 강자성체에 고정 자화를 가질 수 있다.
본 발명은, 서로에 대해 십자형으로 교차하고 순차적으로 적층되는 제1 라인(=중금속)과 제2 라인(강자성체)에서 제1 라인에 비대칭 펄스 면내 전류(assymmetrically pulsed in-plane current)를 인가하여 제1 라인과 제2 라인의 계면에만 비대칭 교환 상호작용(Dzyaloshinskii-Moriya Interaction; DMI)을 발생시키므로 회로 구성 요소의 점유 면적을 작게 해서 제2 라인에 스커미온(skyrmion)을 생성시킬 수 있다
본 발명은, 제2 라인 아래에 서로에 대해 이격하는 제1 라인과 전극 노드를 구비하여, 제1 라인에 비대칭 펄스 면내 전류를 인가해서 제1 라인과 전극 노드의 전위차에 따라 제1 라인으로부터 전극 노드를 향해 또는 전극 노드로부터 제1 라인을 향해 스커미온을 이동시키므로 제2 라인에 이웃하는 다른 강자성 라인의 자기 상태를 교란시키지 않는다.
본 발명은, 제2 라인 아래에 순차적으로 수평하게 배열되는 제1 라인과 전극 노드와 함께, 제1 라인과 전극 노드의 반대편에서 제2 라인에 스핀 위치 조정 구조체를 적어도 하나 구비하여 제2 라인에 스커미온의 생성 후 제2 라인에서 스커미온의 이동시 제2 라인에서 제1 라인과 전극 노드 사이의 스핀 위치 조정 구조체를 따라 스커미온을 이동시키므로 스커미온에 영향을 주는 스커미온 홀 효과를 최소화할 수 있다.
본 발명은, 자기장 발생 장치의 별도 배치 없이 회로 구성 요소의 점유 면적을 작게하고, 비대칭 펄스 면내 전류를 사용하여 제2 라인에 이웃하는 다른 강자성 라인의 자기 상태를 교란시키지 않고, 제2 라인에서 스터미온의 이동시 스커미온에 작용하는 스커미온 홀 효과를 최소화하므로 데이터의 쓰기 속도와 읽기 속도를 증가시켜 데이터의 쓰기 및 읽기 효율성을 향상시킬 수 있다.
도 1은 본 발명에 따른 스커미온 메모리를 보여주는 개략도이다.
도 2는 도 1에서 제1 실시예에 따른 스커미온 메모리를 보여주는 사시도이다.
도 3은 도 1에서 제2 실시예에 따른 스커미온 메모리를 보여주는 사시도이다.
도 4는 도 1에서 제3 실시예에 따른 스커미온 메모리를 보여주는 사시도이다.
도 5는 도 1에서 제4 실시예에 따른 스커미온 메모리를 보여주는 사시도이다.
도 6은 도 1에서 제5 실시예에 따른 스커미온 메모리를 보여주는 사시도이다.
도 7은 도 1에서 제6 실시예에 따른 스커미온 메모리를 보여주는 사시도이다.
도 8은 도 2 내지 도 7의 제2 라인을 대체하도록 제2 라인에 스핀 위치 조정 구조체를 보여주는 사시도이다.
도 9 내지 도 13은 도 2의 스커미온 메모리의 동작 방법을 설명해 주는 개략도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시 예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예(들)에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 스커미온 메모리를 보여주는 개략도이고, 도 2는 도 1에서 제1 실시예에 따른 스커미온 메모리를 보여주는 사시도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 스커미온 메모리(skyrmion memory; 140)는 제1 라인(10), 제2 라인(54)과 전극 노드(130)를 포함한다. 상기 제1 라인(10)은 비대칭 펄스 면내 전류(assymmetrically pulsed in-plane current)를 인가받는다. 상기 제1 라인(10)은 중금속(heavy metal)으로 이루어진다. 예를 들면, 상기 제1 라인(10)은 백금(Pt) 또는 탄탈륨(Ta)을 포함한다.
상기 비대칭 펄스 면내 전류는, 도 9에서, X 축에 시간과 Y 축에 전류밀도를 갖는 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 펄스 파형을 볼 때, 정 비대칭 펄스 면내 전류(rightly and assymmetrically pulsed in-plane current; IW(실선 파형을 참조))와 역 비대칭 펄스 면내 전류(reversely and assymmetrically pulsed in-plane current; IE(점선 파형을 참조))로 이루어진다.
여기서, 상기 정 비대칭 펄스 면내 전류(IW)는 Y 축을 따라 상승하는 펄스 상승 진폭 보다 Y 축을 따라 하강하는 펄스 하강 진폭을 더 작게 가지고, 상기 역 비대칭 펄스 면내 전류(IE)는 Y 축을 따라 하강하는 펄스 하강 진폭 보다 Y 축을 따라 상승하는 펄스 상승 진폭을 더 작게 갖는다.
좀 더 상세하게는, 상기 정 비대칭 펄스 면내 전류(IW)는, 펄스 상승전 Y 축에서 음의 일정한 전류 밀도를 가지면서 X 축과 일정시간 수평을 유지하며, 펄스 상승후 Y 축에서 양의 일정한 전류 밀도를 가지면서 X축과 일정시간 수평을 유지하고, 펄스 하강후 X 축과 Y 축을 따라 '0'의 전류 밀도를 갖는다.
또한, 상기 역 비대칭 펄스 면내 전류(IE)는, 펄스 하락전 Y 축에서 양의 일정한 전류 밀도를 가지면서 X 축과 일정시간 수평을 유지하며, 펄스 하강후 Y 축에서 음의 일정한 전류 밀도를 가지면서 X 축과 일정시간 수평을 유지하고, 펄스 상승후 X 축과 Y 축을 따라 '0'의 전류 밀도를 갖는다.
상기 정 비대칭 펄스 면내 전류(IW)는 상기 제1 라인의 내부에 복수의 스핀 분극된 전도 전자, 그리고 제1 라인(10)과 제2 라인(54)의 계면에 비대칭 교환 상호작용(Dzyaloshinskii-Moriya Interaction; DMI)을 발생시키고, 상기 역 비대칭 펄스 면내 전류(IE)는 복수의 스핀 분극된 전도 전자와 상기 비대칭 교환 상호작용을 제거시킨다.
상기 복수의 스핀 분극된 전도 전자는, 제1 라인(10)에 정 비대칭 펄스 면내 전류(IW)의 흐름 과정에서 스핀-궤도 결합(spin-orbit coupling)에 의해 발생되고, 제1 라인(10)에 역 비대칭 펄스 면내 전류(IE)의 흐름 과정에서 소멸된다. 상기 비대칭 교환 상호작용(DMI)은 스핀 간 비대칭적 결합을 선호하는 양자역학적 상호작용이다.
상기 비대칭 교환 상호작용(DMI)은, 제1 라인(10)에 정 비대칭 펄스 면내 전류(IW)의 흐름 과정에서 스핀-궤도 토오크(spin-orbit torque)와 함께 발생되고, 제1 라인(10)에 역 비대칭 펄스 면내 전류(IE)의 흐름 과정에서 제거된다. 상기 제2 라인(54)은 제1 라인(10) 상에서 제1 라인(10)과 접촉하며 비대칭 펄스 면내 전류, 예를 들면 정 비대칭 펄스 면내 전류(IW)를 통해 내부에 스커미온(skyrmion; S)을 생성하고 스커미온(S)의 이동(F)을 안내한다.
상기 제2 라인(54)은 라인 형상의 강자성체로 이루어진다. 예를 들면, 상기 제2 라인(54)은 코발트(Co), 철(Fe), 가돌리늄(Gd) 및 니켈(Ni) 중 적어도 하나를 포함한다. 상기 제2 라인(54)은 강자성체의 자기 이방성을 변경시키는 스핀 위치 조정 구조체(spin-location adjusting structure; 도 2의 45)를 강자성체에 갖는다.
상기 스핀 위치 조정 구조체(45)는, 제1 라인(10)과 전극 노드(130)의 반대 편에서, 제2 라인(54)에 증착되는 실리콘 옥사이드(SiXOY) 또는 실리콘 질화물(SiXNY)을 포함하는 절연물질; 제2 라인(54)에 도핑되는 아르곤(Ar), 보론(B), 갈륨(Ga) 또는 헬륨(He)을 포함하도록 강자성 물질과 다른 이물질; 또는 제2 라인(54)을 식각하여 표면으로부터 내부를 향해 소정 깊이로 연장되는 요부(凹部)를 포함한다.
상기 스핀 위치 조정 구조체(45)는, 제2 라인(54)에서 절연 물질, 이물질 또는 요부의 점유 영역과 주변 영역의 자기 이방성을 다르게 한다. 상기 스핀 위치 조정 구조체(45)는 제1 라인(10)과 제 2 라인(54)의 중첩 영역에서 그리고 제2 라인(54)과 전극 노드(130)의 중첩 영역에서 제1 라인(10)과 전극 노드(130)의 반대 편에 하나씩 배치되도록 제2 라인(54)에 도 2와 같이 위치된다.
여기서, 상기 제2 라인(54)은, 제1 라인(10)과 전극 노드(54)의 전위차에 따라 스커미온(S)을 이동(F)시킨다. 좀 더 상세하게는, 상기 스커미온(S)은, 비대칭 교환 상호작용(DMI)의 발생을 통해, 제1 라인(10)과 제2 라인(54)의 중첩 영역에서 제2 라인(54)의 내부에 위치되는 전자 스핀들을 일 방향 배치 형상으로부터 소용돌이 배치 형상으로 재배열시켜 스핀 위치 조정 구조체(45)에 정렬된다.
상기 스커미온(S)은, 제1 라인(10)보다 전극 노드(130)의 전위가 더 높은 때, 예를 들면 제1 라인(10)에 정 비대칭 펄스 면내 전류(IW)가 인가될 때, 제1 라인(10)으로부터 제2 라인(54)에 주입되는 복수의 스핀 분극된 전도 전자(a plurality of spin polarized conduction electron)와 상호 작용으로 스핀-주입 토크(spin-transfer torque)에 의해 제1 라인(10)과 제2 라인(54)의 중첩 영역으로부터 전극 노드(130)와 제2 라인(54)의 중첩 영역을 향해 이동(F10)한다.
이와는 다르게, 상기 스커미온(S)은, 제1 라인(10)보다 전극 노드(130)의 전위가 더 낮은 때, 예를 들면 제1 라인(10)에 역 비대칭 펄스 면내 전류(IE)가 인가될 때, 전극 노드(130)로부터 제2 라인(54)에 주입되는 복수의 스핀 여과된 전도 전자(a plurality of spin-filtered conduction electron)와 상호 작용으로 스핀-주입 토크에 의해 전극 노드(130)와 제2 라인(54)의 중첩 영역으로부터 제1 라인(10)과 제2 라인(54)의 중첩 영역을 향해 이동(F20)할 수 있다.
또한, 상기 스커미온(S)은, 비대칭 교환 상호작용(DMI)의 제거를 통해, 제1 라인(10)과 제2 라인(54)의 중첩 영역에서 스핀 위치 조정 구조체(45)로부터 소멸된다. 상기 전극 노드는(130), 제2 라인(54) 아래에서 제1 라인(10)으로부터 이격하여 제2 라인(54)에 접촉되며, 제2 라인(54)을 통해 제1 라인(10)과 전위차를 유지하여 제2 라인(54)에서 스커미온(S)의 이동(F10 또는 F20)을 조절한다.
여기서, 상기 전극 노드(130)는, 순차적으로 적층되는 강자성체(124)와 터널 베리어(128)로 이루어진다. 상기 전극 노드(130)는, 터널 베리어(128)를 통해 제2 라인(54)과 접촉하고, 터널 베리어(128) 아래에서 강자성체(124)에 고정 자화를 갖는다. 여기서, 상기 전극 노드(130)는 제2 라인(54)에서 바로 위에 스커미온(S)의 존재 유무에 따라 데이터 '1' 또는 '0'으로 읽는다.
좀 더 상세하게는, 상기 전극 노드는(130), 전극노드(130)와 제2 라인(54)의 중첩 영역에서 제2 라인(54)에 스커미온(S)이 존재하는 때, 전극 노드(130)와 제2 라인(54)의 제1 전위차(Vread)에 해당하는 자기 저항을 데이터 '1'로 읽는다. 또한, 상기 전극 노드(130)는, 전극노드(130)와 제2 라인(54)의 중첩 영역에서 제2 라인(54)에 스커미온(S)이 비존재하는 때, 전극 노드(130)와 제2 라인(54)의 제2 전위차(Vread)에 해당하는 자기 저항을 데이터 '0'으로 읽는다.
한편, 상기 전극 노드(130)는 중금속, 예를 들면 백금(Pt) 또는 탄탈륨(Ta)으로 이루어질 수 있다.
도 3은 도 1에서 제2 실시예에 따른 스커미온 메모리를 보여주는 사시도이다. 도 3은 도 2와 동일한 부재에 대해 도 2와 동일한 부호를 가능한 도시한다.
도 3을 참조하면, 상기 스커미온 메모리(140)에서, 상기 제2 라인(58)은 도 2의 제2 라인(54)과 유사한 형상을 갖는다. 그러나, 상기 스핀 위치 조정 구조체(45)는, 제1 라인(10)과 제 2 라인(58)의 중첩 영역에 그리고 제2 라인(58)과 전극 노드(130)의 중첩 영역에 위치되고, 제1 라인(10)과 전극 노드(130) 사이의 영역에 적어도 하나 위치되어서, 제1 라인(10)과 전극 노드(130)의 반대 편에 배치되도록 제2 라인(58)에 위치된다.
상기 스커미온 메모리(140)의 구동 동안, 상기 제1 라인(10)에 정 비대칭 펄스 면내 전류(IW) 또는 역 비대칭 펄스 면내 전류(IE)의 인가시 제1 라인(10)과 전극 노드(130)의 전위차에 따라, 상기 제2 라인(58)은 제1 라인(10)과 제 2 라인(58)의 중첩 영역에 스커미온(S)을 생성한 후 제2 라인(58)에서 스커미온(S)에 스커미온 홀 효과의 영향을 주더라도 스핀 위치 조정 구조체(45)를 디딤돌로 이용하여 제1 라인(10)과 전극 노드(130) 사이에 스커미온(S)을 안정하게 이동(F10 또는 F20)시킬 수 있다.
왜냐하면, 상기 스커미온(S)은, 도 9 내지 도 13에서 설명되는 바와 같이, 스핀 위치 조정 구조체(45)에 모이는 경향을 가지기 때문이다.
도 4는 도 1에서 제3 실시예에 따른 스커미온 메모리를 보여주는 사시도이다. 도 4는 도 3과 동일한 부재에 대해 도 3과 동일한 부재를 가능한 도시한다.
도 4를 참조하면, 상기 스커미온 메모리(140)에서, 상기 제2 라인(74)은 도 3의 제2 라인(58)과 동일한 형상을 갖는다. 따라서, 상기 제2 라인(74)의 스핀 위치 조정 구조체(65)는 제2 라인(58)의 스핀 위치 조정 구조체(45)와 동일한 물질 또는 동일한 형상으로 이루어질 수 있다. 그러나, 상기 스커미온 메모리(140)는 제1 라인(10)과 전극 노드(130) 사이에서 제2 라인(74) 아래에 제3 라인(30)을 더 포함한다.
좀 더 상세하게 설명하면, 상기 스핀 위치 조정 구조체(65)는, 제1 라인(10)과 제 2 라인(74)의 중첩 영역에서, 제2 라인(74)과 전극 노드(130)의 중첩 영역에서 그리고 제3 라인(30)과 제2 라인(74)의 중첩 영역에서 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 반대 편에 하나씩 배치되고, 제3 라인(30)과 전극 노드(130) 사이의 영역에서 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 반대 편에 적어도 하나 배치되도록, 제2 라인(74)에 위치된다.
상기 제3 라인(30)은 제1 라인(10)과 동일한 물질을 포함한다. 상기 스커미온(S)의 생성과 소멸을 전기적으로 설명하면, 상기 제1 라인(10)은 정 비대칭 펄스 면내 전류(도 9의 IW)를 통해 제2 라인(74)에 스커미온(S)을 생성시키고, 상기 제3 라인(30)은, 정 비대칭 펄스 면내 전류(IW)와 반대 형상의 펄스 전류로써, 역 비대칭 펄스 면내 전류(도 9의 IE)를 인가받아 제2 라인(74)으로부터 스커미온(S)을 소멸시킨다.
상기 정 비대칭 펄스 면내 전류(IW)는, X 축에 시간과 Y 축에 전류밀도를 갖는 펄스 파형 그래프(도 9 참조)에서, X 축의 시간 경과에 따라 하나의 펄스 파형(실선 파형)을 볼 때, Y 축을 따라 상승하는 펄스 상승 진폭 보다 Y 축을 따라 하강하는 펄스 하강 진폭을 더 작게 가지고, 상기 역 비대칭 펄스 면내 전류(IE)는, 펄스 파형 그래프(도 9 참조)에서, X 축의 시간 경과에 따라 하나의 펄스 파형(점선 파형)을 볼 때, Y 축을 따라 하강하는 펄스 하강 진폭 보다 Y 축을 따라 상승하는 펄스 상승 진폭을 더 작게 갖는다.
여기서, 상기 스커미온 메모리(140)의 구동 동안, 상기 제1 라인(10)에 정 비대칭 펄스 면내 전류(IW)의 인가시 또는 상기 제3 라인(30)에 역 비대칭 펄스 면내 전류(IE)의 인가시 제1 라인(10)과 전극 노드(130)의 전위차에 따라, 상기 제2 라인(74)은 제1 라인(10)과 제 2 라인(58)의 중첩 영역에 스커미온(S)을 생성한 후 제2 라인(74)에서 스커미온(S)에 스커미온 홀 효과의 영향을 주더라도 스핀 위치 조정 구조체(65)를 디딤돌로 이용하여 제1 라인(10)과 전극 노드(130) 사이에 스커미온(S)을 안정하게 이동(F11 또는 F21)시킬 수 있다.
상기 스커미온(S)의 이동을 물리적으로 상세하게 설명하면, 상기 스커미온(S)은, 비대칭 교환 상호작용(DMI)의 발생을 통해, 제1 라인(10)과 제2 라인(74)의 중첩 영역에서 제2 라인(74)의 내부에 위치되는 전자 스핀들을 일 방향 배치 형상으로부터 소용돌이 배치 형상으로 재배열시켜 스핀 위치 조정 구조체(65)에 정렬된다.
상기 스커미온(S)은, 제1 라인(10)보다 전극 노드(130)의 전위가 더 높은 때, 제1 라인(10)으로부터 제2 라인(74)에 주입되는 복수의 스핀 분극된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 제1 라인(10)과 제2 라인(74)의 중첩 영역으로부터 전극 노드(130)와 제2 라인(74)의 중첩 영역을 향해 이동한다.
이와는 다르게, 상기 스커미온(S)은, 제1 라인(10)보다 전극 노드(130)의 전위가 더 낮은 때, 전극 노드(130)로부터 제2 라인(74)에 주입되는 복수의 스핀 여과된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 전극 노드(130)와 제2 라인(74)의 중첩 영역으로부터 제3 라인(30)과 제2 라인(58)의 중첩 영역을 향해 이동할 수 있다.
또한, 상기 스커미온(S)은, 비대칭 교환 상호작용(DMI)의 제거를 통해, 제3 라인(30)과 제2 라인(74)의 중첩 영역에서 스핀 위치 조정 구조체(65)로부터 소멸된다. 상기 제3 라인(30)의 위치는 제1 라인(10)과 전극 노드(130) 사이에서 가변될 수 있다.
도 5는 도 1에서 제4 실시예에 따른 스커미온 메모리를 보여주는 사시도이다. 도 5는 도 4와 동일한 부재에 대해 도 4와 동일한 부재를 가능한 도시한다.
도 5를 참조하면, 상기 스커미온 메모리(140)에서, 상기 제2 라인(78)은 도 4의 제2 라인(74)과 유사한 형상을 갖는다. 상기 스커미온 메모리(140)는 제1 라인(10)과 전극 노드(130) 사이에서 제2 라인(78) 아래에 제3 라인(30)을 더 포함한다. 그러나, 상기 스핀 위치 조정 구조체(65)는, 제1 라인(10)과 제 2 라인(78)의 중첩 영역에서 그리고 제2 라인(78)과 전극 노드(130)의 중첩 영역에서 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 반대 편에 하나씩 배치되고, 제1 라인(10)과 전극 노드(130) 사이의 영역에서 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 반대 편에 적어도 하나 배치되도록, 제2 라인(78)에 위치된다.
상기 제3 라인(30)은 제1 라인(10)과 동일한 물질을 포함한다. 여기서, 상기 스커미온 메모리(140)의 구동 동안, 상기 제1 라인(10)에 정 비대칭 펄스 면내 전류(IW)의 인가시 또는 제3 라인(30)에 역 비대칭 펄스 면내 전류(IE)의 인가시 제1 라인(10)과 전극 노드(130)의 전위차에 따라, 상기 제2 라인(78)은 도 4의 제2 라인(74)과 동일하도록 스커미온(S)을 안정하게 이동(F11 또는 F21)시킬 수 있다.
도 6은 도 1에서 제5 실시예에 따른 스커미온 메모리를 보여주는 사시도이다. 도 6은 도 5와 동일한 부재에 대해 도 5와 동일한 부호를 가능한 도시한다.
도 6을 참조하면, 상기 스커미온 메모리(140)에서, 상기 제1 내지 제3 라인(10, 94, 30)과 전극 노드(130)는 도 5의 제1 내지 제3 라인(10, 78, 30)과 전극 노드(130)와 유사한 배치 관계를 갖는다. 그러나, 상기 스커미온 메모리(140)는 제2 라인(94) 아래에서 순차적으로 위치되는 제1 라인(10)과 전극 노드(130)로부터 이격되어 제1 라인(10)의 반대 편에 제3 라인(30)을 더 포함한다.
상기 스핀 위치 조정 구조체(85)는, 제1 라인(10)과 제 2 라인(94)의 중첩 영역에서, 제2 라인(94)과 전극 노드(130)의 중첩 영역에서 그리고 제3 라인(30)과 제2 라인(94)의 중첩 영역에서 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 반대 편에 하나씩 배치되고, 제1 라인(10)과 전극 노드(130) 사이의 영역, 그리고 전극 노드(130)와 제3 라인(30) 사이의 영역에서 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 반대 편에 복수 개로 배치되도록, 제2 라인(94)에 위치된다.
상기 스핀 위치 조정 구조체(85)는 도 5의 스핀 위치 조정 구조체(65)와 동일한 물질 또는 동일한 형상으로 이루어질 수 있다. 상기 제3 라인(30)은 제1 라인(10)과 동일한 물질을 포함한다. 상기 스커미온(S)의 생성과 소멸을 전기적으로 설명하면, 상기 제1 라인(10)은 정 비대칭 펄스 면내 전류(도 9의 IW)를 통해 제2 라인(94)에 스커미온(S)을 생성시키고, 상기 제3 라인(30)은, 정 비대칭 펄스 면내 전류(IW)와 반대 형상의 펄스 전류로써, 역 비대칭 펄스 면내 전류(도 9의 IE)를 인가받아 스커미온(S)을 제2 라인(94)으로부터 소멸시킨다.
상기 정 비대칭 펄스 면내 전류(IW)는, X 축에 시간과 Y 축에 전류밀도를 갖는 펄스 파형 그래프(도 9 참조)에서, X 축의 시간 경과에 따라 하나의 펄스 파형(실선 파형)을 볼 때, Y축을 따라 상승하는 펄스 상승 진폭 보다 Y 축을 따라 하강하는 펄스 하강 진폭을 더 작게 갖는다. 상기 역 비대칭 펄스 면내 전류(IE)는, 펄스 파형 그래프(도 9 참조)에서, X 축의 시간 경과에 따라 하나의 펄스 파형(점선 파형)을 볼 때, Y 축을 따라 하강하는 펄스 하강 진폭 보다 Y 축을 따라 상승하는 펄스 상승 진폭을 더 작게 갖는다.
여기서, 상기 스커미온 메모리(140)의 구동 동안, 상기 제1 라인(10)에 정 비대칭 펄스 면내 전류(IW)의 인가시 또는 제3 라인(30)에 역 비대칭 펄스 면내 전류(IE)의 인가시 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 전위차에 따라, 상기 제2 라인(94)은 제1 라인(10)과 제 2 라인(94)의 중첩 영역에 스커미온(S)을 생성한 후 제2 라인(94)에서 스커미온(S)에 스커미온 홀 효과의 영향을 주더라도 스핀 위치 조정 구조체(65)를 디딤돌로 이용하여 제1 라인(10)과 전극 노드(130) 사이에 스커미온(S)을 안정하게 이동(F12 또는 F22)시킬 수 있다.
상기 스커미온(S)의 이동을 물리적으로 상세하게 설명하면, 상기 스커미온(S)은, 비대칭 교환 상호작용(DMI)의 발생을 통해, 제1 라인(10)과 제2 라인(94)의 중첩 영역에서 제2 라인(94)의 내부에 위치되는 전자 스핀들을 일 방향 배치 형상으로부터 소용돌이 배치 형상으로 재배열시켜 스핀 위치 조정 구조체(85)에 정렬된다.
상기 스커미온(S)은, 제1 라인(10)보다 전극 노드(130)의 전위가 더 높은 때, 제1 라인(10)으로부터 제2 라인(94)에 주입되는 복수의 스핀 분극된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 제1 라인(10)과 제2 라인(94)의 중첩 영역으로부터 전극 노드(130)와 제2 라인(94)의 중첩 영역을 향해 이동한다.
이와는 다르게, 상기 스커미온(S)은, 전극 노드(130)보다 제3 라인(30)의 전위가 더 낮은 때, 전극 노드(130)로부터 제2 라인(94)에 주입되는 복수의 스핀 여과된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 전극 노드(130)와 제2 라인(94)의 중첩 영역으로부터 제3 라인(30)과 제2 라인(94)의 중첩 영역을 향해 이동할 수 있다.
또한, 상기 스커미온(S)은, 비대칭 교환 상호작용(DMI)의 제거를 통해, 제3 라인(30)과 제2 라인(94)의 중첩 영역에서 스핀 위치 조정 구조체(85)로부터 소멸된다.
도 7은 도 1에서 제6 실시예에 따른 스커미온 메모리를 보여주는 사시도이다. 도 7은 도 6과 동일한 부재에 대해 도 6과 동일한 부호를 가능한 도시한다.
도 7을 참조하면, 상기 스커미온 메모리(140)에서, 상기 제1 내지 제3 라인(10, 98, 30)과 전극 노드(130)는 도 6의 제1 내지 제3 라인(10, 94, 30)과 전극 노드(130)와 유사한 배치 관계를 갖는다. 즉, 상기 스커미온 메모리(140) 제2 라인(98) 아래에서 순차적으로 위치되는 제1 라인(10)과 전극 노드(130)로부터 이격되어 제1 라인(10)의 반대 편에 제3 라인(30)을 더 포함한다.
그러나, 상기 제2 라인(98)은 도 6의 제2 라인(94)과 다른 형상을 갖는다. 좀 더 상세하게는, 상기 스핀 위치 조정 구조체(85)는, 제1 라인(10)과 제 2 라인(98)의 중첩 영역에서 그리고 제2 라인(58)과 전극 노드(130)의 중첩 영역에서 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 반대 편에 하나씩 배치되고, 제1 라인(10)과 전극 노드(130) 사이의 영역, 그리고 전극 노드(130)와 제3 라인(30) 사이의 영역에서 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 반대 편에 복수 개로 배치되도록, 제2 라인(98)에 위치된다.
상기 제3 라인(98)은 제1 라인(10)과 동일한 물질을 포함한다. 여기서, 상기 스커미온 메모리(140)의 구동 동안, 상기 제1 라인(10)에 정 비대칭 펄스 면내 전류(도 9의 IW)의 인가시 또는 제3 라인(30)에 역 비대칭 펄스 면내 전류(도 9의 IE)의 인가시 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 전위차에 따라, 상기 제2 라인(98)은 도 6의 제2 라인(94)과 동일하도록 스커미온(S)을 안정하게 이동(F12 또는 F22)시킬 수 있다.
도 8은 도 2 내지 도 7의 제2 라인을 대체하도록 제2 라인에 스핀 위치 조정 구조체를 보여주는 사시도이다.
도 8을 참조하면, 상기 스커미온 메모리(140)에서, 상기 제2 라인(110)은 도 2의 제2 라인(54)과 도 3의 제2 라인(58)을 대체할 수 있다. 따라서, 상기 제2 라인(110)은 도 2 및 도 3에서 제1 라인(10)과 전극 노드(130) 상에 위치된다. 여기서, 상기 스핀 위치 조정 구조체(105)는, 제1 라인(10)과 제 2 라인(110)의 중첩 영역으로부터 제2 라인(110)과 전극 노드(130)의 중첩 영역을 향해 띠(band) 형상으로, 제1 라인(10)과 전극 노드(130)의 반대 편에 배치되도록 제2 라인(110)에 위치된다.
이와 유사하게, 상기 제2 라인(110)은 도 4의 제2 라인(74)과 도 5의 제2 라인(78)을 대체할 수도 있다. 따라서, 상기 제2 라인(110)은 도 4 및 도 5에서 순차적으로 배열되는 제1 라인(10), 제3 라인(30)과 전극 노드(130) 상에 위치된다. 여기서, 상기 스핀 위치 조정 구조체(105)는, 제1 라인(10)과 제 2 라인(110)의 중첩 영역으로부터 제2 라인(110)과 전극 노드(130)의 중첩 영역을 향해 띠 형상을 이루어서, 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 반대 편에 배치되도록 제2 라인(110)에 위치된다. 상기 제3 라인(30)은 제1 라인(10)과 동일한 물질을 포함한다.
또한, 이와 유사하게, 상기 제2 라인(110)은 도 6의 제2 라인(94)과 도 7의 제2 라인(98)을 대체할 수도 있다. 따라서, 상기 제2 라인(110)은 도 6 및 도 7에서 순차적으로 배열되는 제1 라인(10), 전극 노드(130)와 제3 라인(30) 상에 위치된다. 여기서, 상기 스핀 위치 조정 구조체(105)는, 제1 라인(10)과 제 2 라인(110)의 중첩 영역으로부터 제3 라인(30)과 제2 라인(110)의 중첩 영역을 향해 띠 형상을 이루어서, 제1 라인(10)과 전극 노드(130)와 제3 라인(30)의 반대 편에 배치되도록 제2 라인(110)에 위치된다. 상기 제3 라인(30)은 제1 라인(10)과 동일한 물질을 포함한다.
한편, 상기 제2 라인(110)에 스커미온(S)의 생성 후, 상기 스커미온(S)은 스핀 위치 조정 구조체(105)를 따라 이동(F3)된다.
디음으로, 본 발명에 따른 스커미온 메모리의 동작 방법은 도 9 내지 도 13을 참조하여 설명된다.
도 9는, 도 2의 스커미온 메모리의 구동 동안 제1 라인에 인가되는 비대칭 펄스 면내 전류의 펄스 파형을 설명하는 시간(@ X 축)-전류밀도(@ Y 축) 그래프이고, 도 10은 도 9의 그래프에 대응하여 시간에 따라 제2 라인에서 스커미온의 생성 과정을 설명하기 위해 시뮬레이션으로 구현된 이미지이다.
도 11은, 도 2의 제1 라인에 단일 극성 선형 면내 전류(unipolarly and linearly pulsed in-plane current) 또는 양 극성 대칭 면내 전류(bipolarly and symmetrically pulsed in-plane current)와 함께 정 비대칭 펄스 면내 전류의 인가시 시간에 따라 제2 라인에서 스커미온의 생성 및 소멸 과정을 설명하기 위해 시뮬레이션으로 구현된 이미지이다.
도 12는, 도 2의 제2 라인에 생성되는 예비 스커미온을 시뮬레이션으로 구현한 이미지이고, 도 13은, 도 2의 제2 라인에 생성되는 스커미온을 시뮬레이션으로 구현한 이미지이다.
도 9 내지 도 13을 참조하면, 스커미온 메모리(140)가 도 2와 같이 준비될 수 있다. 상기 스커미온 메모리(140)는 순차적으로 배열되는 제1 라인(10)과 전극 노드(130) 상에 제2 라인(54)을 포함한다. 상기 제1 라인(10)은 중금속이고, 상기 제2 라인(54)은 강자성체이며, 상기 전극 노드(130)는 순차적으로 적층되는 강자성체(124)와 터널 베리어(128)를 포함한다.
상기 제1 라인(10)에 정 비대칭 펄스 면내 전류(도 9의 IW)가 인가될 수 있다. 상기 정 비대칭 펄스 면내 전류(IW)가 제1 라인(10)에 인가되는 동안, 상기 정 비대칭 펄스 면내 전류(IW)는 제2 라인(54)에 제1 단계 내지 제3 단계(Ⅰ, Ⅱ, Ⅲ)를 수행할 수 있다. 상기 제1 단계(A)에서, 상기 정 비대칭 펄스 면내 전류(IW)는 제1 라인(10)에서 스핀 분극되어 복수의 스핀 분극된 전도 전자를 형성하고 제1 라인(10)과 제2 라인(54)의 계면에 비대칭 교환 상호작용(DMI)을 발생시킨다.
상기 제2 라인(54)은, 제1 라인(10)과 제2 라인(54)의 계면에서 비대칭 교환 상호작용(DMI)의 임계 값에 도달하기 전, 제1 라인(10)과 제2 라인(54)의 중첩영역에서 예비 스커미온(preliminary skyrmion; 도 10의 PS)을 형성한다. 상기 예비 스커미온(PS)은 제2 라인(54)의 스핀 위치 조정 구조체(45)와 부분적으로 중첩된다. 상기 예비 스커미온(PS)은 도 12에 도시된 바와 같이 제2 라인(54)의 연속되는 자기 모우먼트들에서 유사 소용돌이 형상(similar vortex shape)의 스핀 구조체(spin texture)이다.
즉, 상기 예비 스커미온(PS)은 제2 라인(54)에서 자구(magnetic domain)를 형성하며 머리 부분과 다르게 꼬리 부분에 스핀 와류(vertical block line; VBL)을 갖는다. 상기 제2 단계(B)에서, 상기 제2 라인(54)은, 제1 라인(10)과 제2 라인(54)의 계면에서 비대칭 교환 상호작용(DMI)의 임계 값에 도달한 후, 제1 라인(10)과 제2 라인(54)의 중첩영역에서 스커미온(skyrmion; 도 10의 S)을 형성한다.
상기 스커미온(S)은 제2 라인(54)의 스핀 위치 조정 구조체(45)와 여전히 부분적으로 중첩된다. 상기 스커미온(S)은 도 11 또는 도 13에 도시된 바와 같이 제2 라인(54)의 연속되는 자기 모우먼트들에서 소용돌이 형상의 스핀 구조체이다. 상기 스커미온(S)은 중앙 영역과 주변 영역에서 서로 다른 스핀 방향을 도 13과 같이 갖는다. 상기 제3 단계(C)에서, 상기 제2 라인(54)은 정 비대칭 펄스 면내 전류(IW)를 인가받지 않아도 스커미온(S)을 도 10과 같이 계속적으로 유지한다.
여기서, 상기 제2 라인(54)은 제2 라인(54)을 한정하는 양 측벽보다 스핀 위치 조정 구조체(45)에서 자기 에너지를 더 낮게 가지며 스핀 위치 조정 구조체(45)의 중심에 스커미온(S)을 중첩시킨다. 또한, 도 10은 도 9에서 나타나지 않는 시간(2000(ps) 내지 4000(ps))에서도 스커미온(S)을 계속적으로 도시한다. 즉, 상기 스커미온(S)은 제2 라인(54)에 생성된 후 외부 영향을 받지 않는다면 자연적으로 소멸되지 않는다.
좀 더 상세하게는, 도 11의 'Ⅰ' 열에서 볼 때, 상기 제2 라인(54)은 제1 라인(10)에 단일 극성 선형 면내 전류 또는 양 극성 대칭 면내 전류의 인가시 예비 스커미온(PS)을 만든 후 시간에 따라 제2 라인(54)의 스핀 위치 조정 구조체(45)에 스커미온(S)을 만들지 못하고 제2 라인(54)으로부터 예비 스커미온(PS)을 소멸시킨다. 여기서, 상기 단일 극성 선형 면내 전류는 도 9에서 제1 단계(A) 또는 제2 단계(B)에서 시간에 따른 수평 전류이다.
상기 양 극성 대칭 면내 전류는 제1 단계(A)와 제2 단계(B) 사이의 펄스 상승 진폭과 제2 단계(B)와 제3 단계(C) 사이의 펄스 하강 진폭을 동일하게 갖는 펄스 전류이다. 또한, 도 11에 도시되지 않지만, 상기 강자성체 라인(54)이 도 2의 스핀 위치 조정 구조체(45)를 갖지 않은 때에도, 상기 단일 극성 선형 면내 전류 또는 양 극성 대칭 면내 전류는 제1 라인(10)에 인가시 강자성체 라인에 스커미온(S)을 형성하지 않는다.
그러나, 도 11의 'Ⅱ-1 및 Ⅱ-2' 열에서 볼 때, 상기 제2 라인(54)은 제1 라인(10)에 정 비대칭 펄스 면내 전류(IW)의 인가시 예비 스커미온(PS)을 만든 후 시간에 따라 제2 라인(54)의 스핀 위치 조정 구조체(45)에 스커미온(S)을 만들고 제2 라인(54)에 스커미온(S)을 계속해서 유지한다.
한편, 상기 제2 라인(54)에 스커미온(S)을 형성한 후, 상기 스커미온(S)은 제1 라인(10)과 전극 노드(130)의 전위차에 따라 제2 라인(54)의 내부에서 이동할 수 있다. 상기 전극 노드(130)는, 제2 라인(54)과 전극 노드(130)의 중첩영역에 스커미온(S)의 존재시 자기 저항을 데이터 '1'로 읽거나, 제2 라인(54)과 전극 노드(130)의 중첩영역에 스커미온(S)의 비존재시 자기 저항을 데이터 '0'로 읽는다.
이후로, 상기 스커미온(S)은 스커미온 메모리(140)의 설계 목적에 따라 제1 라인(10)에 역 비대칭 펄스 면내 전류(IE)의 인가시 제거될 수 있다.
10; 제1 라인, 45; 스핀 위치 조정 구조체
54; 제2 라인, 130; 전극 노드
IE; 정 비대칭 펄스 면내 전류
IW; 역 비대칭 펄스 면내 전류

Claims (28)

  1. 비대칭 펄스 면내 전류(assymmetrically pulsed in-plane current)를 인가받는 제1 라인;
    상기 제1 라인 상에서 상기 제1 라인과 접촉하며 상기 비대칭 펄스 면내 전류를 통해 내부에 스커미온(skyrmion)을 생성하고 상기 스커미온의 이동을 안내하는 제2 라인; 및
    상기 제2 라인 아래에서 상기 제1 라인으로부터 이격하여 상기 제2 라인에 접촉되며, 상기 제2 라인을 통해 상기 제1 라인과 전위차를 유지하여 상기 제2 라인에서 상기 스커미온의 상기 이동을 조절하는 전극 노드를 포함하고,
    상기 제1 라인은 중금속으로 이루어지고,
    상기 제2 라인은, 라인 형상의 강자성체로 이루어지고, 상기 강자성체의 자기 이방성을 변경시키는 스핀 위치 조정 구조체를 상기 강자성체에 가지고, 상기 제1 라인과 상기 전극 노드의 전위차에 따라 상기 스커미온을 이동시키고,
    상기 전극 노드는, 순차적으로 적층되는 강자성체와 터널 베리어로 이루어지고, 상기 제2 라인의 바로 위에 상기 스커미온의 존재 유무에 따라 데이터 '1' 또는 '0'으로 읽는 스커미온 메모리.
  2. 제1 항에 있어서,
    상기 제1 라인은 백금(Pt) 또는 탄탈륨(Ta)을 포함하는 스커미온 메모리.
  3. 제1 항에서,
    상기 비대칭 펄스 면내 전류는, X 축에 시간과 Y 축에 전류밀도를 갖는 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 펄스 파형을 볼 때, 정 비대칭 펄스 면내 전류(rightly and assymmetrically pulsed in-plane current)와 역 비대칭 펄스 면내 전류(reversely and assymmetrically pulsed in-plane current)로 이루어지는 스커미온 메모리.
  4. 제3 항에서,
    상기 정 비대칭 펄스 면내 전류는 상기 Y축을 따라 상승하는 펄스 상승 진폭 보다 상기 Y 축을 따라 하강하는 펄스 하강 진폭을 더 작게 가지고,
    상기 역 비대칭 펄스 면내 전류는 상기 Y축을 따라 하강하는 펄스 하강 진폭 보다 상기 Y 축을 따라 상승하는 펄스 상승 진폭을 더 작게 가지는 스커미온 메모리.
  5. 제3 항에 있어서,
    상기 정 비대칭 펄스 면내 전류는, 펄스 상승전 상기 Y 축에서 음의 일정한 전류 밀도를 가지면서 상기 X 축과 일정시간 수평을 유지하며, 펄스 상승후 상기 Y 축에서 양의 일정한 전류 밀도를 가지면서 상기 X축과 일정시간 수평을 유지하고, 펄스 하강후 상기 X 축과 상기 Y 축을 따라 '0'의 전류 밀도를 가지고,
    상기 역 비대칭 펄스 면내 전류는, 펄스 하락전 상기 Y 축에서 양의 일정한 전류 밀도를 가지면서 상기 X 축과 일정시간 수평을 유지하며, 펄스 하강후 상기 Y 축에서 음의 일정한 전류 밀도를 가지면서 상기 X축과 일정시간 수평을 유지하고, 펄스 상승후 상기 X 축과 상기 Y 축을 따라 '0'의 전류 밀도를 가지는 스커미온 메모리.
  6. 제3 항에 있어서,
    상기 정 비대칭 펄스 면내 전류는 상기 제1 라인의 내부에 복수의 스핀 분극된 전도 전자, 그리고 상기 제1 라인과 상기 제2 라인의 계면에 비대칭 교환 상호작용(Dzyaloshinskii-Moriya Interaction; DMI)을 발생시키고,
    상기 역 비대칭 펄스 면내 전류는 상기 복수의 스핀 분극된 전도 전자와 상기 비대칭 교환 상호작용을 제거시키는 스커미온 메모리.
  7. 제6 항에 있어서,
    상기 복수의 스핀 분극된 전도 전자는,
    상기 제1 라인에 상기 정 비대칭 펄스 면내 전류의 흐름 과정에서 스핀-궤도 결합(spin-orbit coupling)에 의해 발생되고,
    상기 제1 라인에 상기 역 비대칭 펄스 면내 전류의 흐름 과정에서 소멸되는 스커미온 메모리.
  8. 제6 항에 있어서,
    상기 비대칭 교환 상호작용은,
    상기 제1 라인에 상기 정 비대칭 펄스 면내 전류의 흐름 과정에서 스핀-궤도 토오크(spin-orbit torque)와 함께 발생되고,
    상기 제1 라인에 상기 역 비대칭 펄스 면내 전류의 흐름 과정에서 제거되는 스커미온 메모리.
  9. 제1 항에 있어서,
    상기 제2 라인은 코발트(Co), 철(Fe), 가돌리늄(Gd) 및 니켈(Ni) 중 적어도 하나를 포함하는 스커미온 메모리.
  10. 제1 항에 있어서,
    상기 스핀 위치 조정 구조체는 상기 제1 라인과 상기 제 2 라인의 중첩 영역에서 그리고 상기 제2 라인과 상기 전극 노드의 중첩 영역에서 상기 제1 라인과 상기 전극 노드의 반대 편에 하나씩 배치되도록 상기 제2 라인에 위치되는 스커미온 메모리.
  11. 제1 항에 있어서,
    상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역에 그리고 상기 제2 라인과 상기 전극 노드의 중첩 영역에 위치되고, 상기 제1 라인과 상기 전극 노드 사이의 영역에 적어도 하나 위치되어서, 상기 제1 라인과 상기 전극 노드의 반대 편에 배치되도록 상기 제2 라인에 위치되는 스커미온 메모리.
  12. 제1 항에 있어서,
    상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역으로부터 상기 제2 라인과 상기 전극 노드의 중첩 영역을 향해 띠(band) 형상으로, 상기 제1 라인과 상기 전극 노드의 반대 편에 배치되도록 상기 제2 라인에 위치되는 스커미온 메모리.
  13. 제1 항에 있어서,
    상기 스핀 위치 조정 구조체는,
    상기 제1 라인과 상기 전극 노드의 반대 편에서,
    상기 제2 라인에 증착되는 실리콘 옥사이드(SiXOY) 또는 실리콘 질화물(SiXNY)을 포함하는 절연물질;
    상기 제2 라인에 도핑되는 아르곤(Ar), 보론(B), 갈륨(Ga) 또는 헬륨(He)을 포함하도록 강자성 물질과 다른 이물질; 또는
    상기 제2 라인을 식각하여 표면으로부터 내부를 향해 소정 깊이로 연장되는 요부(凹部)를 포함하고,
    상기 제2 라인에서 상기 절연 물질, 상기 이물질 또는 상기 요부의 점유 영역과 주변 영역의 자기 이방성을 다르게 하는 스커미온 메모리.
  14. 제6 항에 있어서,
    상기 제1 라인과 상기 전극 노드 사이에서 상기 제2 라인 아래에 제3 라인을 더 포함하고,
    상기 스핀 위치 조정 구조체는,
    상기 제1 라인과 상기 제 2 라인의 중첩 영역에서, 상기 제2 라인과 상기 전극 노드의 중첩 영역에서 그리고 상기 제3 라인과 상기 제2 라인의 중첩 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 하나씩 배치되고,
    상기 제3 라인과 상기 전극 노드 사이의 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 적어도 하나로 배치되도록, 상기 제2 라인에 위치되고,
    상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함하는 스커미온 메모리.
  15. 제14 항에 있어서,
    상기 비대칭 펄스 면내 전류는 정 비대칭 펄스 면내 전류이고,
    상기 제1 라인은 상기 정 비대칭 펄스 면내 전류를 통해 상기 제2 라인에 상기 스커미온을 생성시키고,
    상기 제3 라인은, 상기 정 비대칭 펄스 면내 전류와 반대 형상의 펄스 전류로써, 역 비대칭 펄스 면내 전류를 인가받아 상기 제2 라인으로부터 상기 스커미온을 소멸시키는 스커미온 메모리.
  16. 제15 항에 있어서,
    상기 정 비대칭 펄스 면내 전류는, X 축에 시간과 Y 축에 전류밀도를 갖는 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 하나의 펄스 파형을 볼 때, 상기 Y 축을 따라 상승하는 펄스 상승 진폭 보다 상기 Y 축을 따라 하강하는 펄스 하강 진폭을 더 작게 가지고,
    상기 역 비대칭 펄스 면내 전류는, 상기 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 하나의 펄스 파형을 볼 때, 상기 Y 축을 따라 하강하는 펄스 하강 진폭 보다 상기 Y 축을 따라 상승하는 펄스 상승 진폭을 더 작게 가지는 스커미온 메모리.
  17. 제6 항에 있어서,
    상기 제1 라인과 상기 전극 노드 사이에서 상기 제2 라인 아래에 제3 라인을 더 포함하고,
    상기 스핀 위치 조정 구조체는,
    상기 제1 라인과 상기 제 2 라인의 중첩 영역에서 그리고 상기 제2 라인과 상기 전극 노드의 중첩 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 하나씩 배치되고,
    상기 제1 라인과 상기 전극 노드 사이의 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 적어도 하나 배치되도록, 상기 제2 라인에 위치되고,
    상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함하는 스커미온 메모리.
  18. 제6 항에 있어서,
    상기 제1 라인과 상기 전극 노드 사이에서 상기 제2 라인 아래에 제3 라인을 더 포함하고,
    상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역으로부터 상기 제2 라인과 상기 전극 노드의 중첩 영역을 향해 띠 형상을 이루어서, 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 배치되도록 상기 제2 라인에 위치되고,
    상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함하는 스커미온 메모리.
  19. 제6 항에 있어서,
    상기 제2 라인 아래에서 순차적으로 위치되는 상기 제1 라인과 상기 전극 노드로부터 이격되어 상기 제1 라인의 반대 편에 제3 라인을 더 포함하고,
    상기 스핀 위치 조정 구조체는,
    상기 제1 라인과 상기 제 2 라인의 중첩 영역에서, 상기 제2 라인과 상기 전극 노드의 중첩 영역에서 그리고 상기 제3 라인과 상기 제2 라인의 중첩 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 하나씩 배치되고,
    상기 제1 라인과 상기 전극 노드 사이의 영역, 그리고 상기 전극 노드와 상기 제3 라인 사이의 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 복수 개로 배치되도록, 상기 제2 라인에 위치되고,
    상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함하는 스커미온 메모리.
  20. 제19 항에 있어서,
    상기 비대칭 펄스 면내 전류는 정 비대칭 펄스 면내 전류이고,
    상기 제1 라인은 상기 정 비대칭 펄스 면내 전류를 통해 상기 제2 라인에 상기 스커미온을 생성시키고,
    상기 제3 라인은, 상기 정 비대칭 펄스 면내 전류와 반대 형상의 펄스 전류로써, 역 비대칭 펄스 면내 전류를 인가받아 상기 제2 라인으로부터 상기 스커미온을 소멸시키는 스커미온 메모리.
  21. 제20 항에 있어서,
    상기 정 비대칭 펄스 면내 전류는, X 축에 시간과 Y 축에 전류밀도를 갖는 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 하나의 펄스 파형을 볼 때, 상기 Y축을 따라 상승하는 펄스 상승 진폭 보다 상기 Y 축을 따라 하강하는 펄스 하강 진폭을 더 작게 가지고,
    상기 역 비대칭 펄스 면내 전류는, 상기 펄스 파형 그래프에서, 상기 X 축의 시간 경과에 따라 하나의 펄스 파형을 볼 때, 상기 Y축을 따라 하강하는 펄스 하강 진폭 보다 상기 Y 축을 따라 상승하는 펄스 상승 진폭을 더 작게 가지는 스커미온 메모리.
  22. 제6 항에 있어서,
    상기 제2 라인 아래에서 순차적으로 위치되는 상기 제1 라인과 상기 전극 노드로부터 이격되어 상기 제1 라인의 반대 편에 제3 라인을 더 포함하고,
    상기 스핀 위치 조정 구조체는,
    상기 제1 라인과 상기 제 2 라인의 중첩 영역에서 그리고 상기 제2 라인과 상기 전극 노드의 중첩 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 하나씩 배치되고,
    상기 제1 라인과 상기 전극 노드 사이의 영역, 그리고 상기 전극 노드와 상기 제3 라인 사이의 영역에서 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 복수 개로 배치되도록, 상기 제2 라인에 위치되고,
    상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함하는 스커미온 메모리.
  23. 제6 항에 있어서,
    상기 제2 라인 아래에서 순차적으로 위치되는 상기 제1 라인과 상기 전극 노드로부터 이격되어 상기 제1 라인의 반대 편에 제3 라인을 더 포함하고,
    상기 스핀 위치 조정 구조체는, 상기 제1 라인과 상기 제 2 라인의 중첩 영역으로부터 상기 제3 라인과 상기 제2 라인의 중첩 영역을 향해 띠 형상을 이루어서, 상기 제1 라인과 상기 전극 노드와 상기 제3 라인의 반대 편에 배치되도록 상기 제2 라인에 위치되고,
    상기 제3 라인은 상기 제1 라인과 동일한 물질을 포함하는 스커미온 메모리.
  24. 제6 항에 있어서,
    상기 스커미온은,
    상기 비대칭 교환 상호작용의 발생을 통해, 상기 제1 라인과 상기 제2 라인의 중첩 영역에서 상기 제2 라인의 내부에 위치되는 전자 스핀들을 일 방향 배치 형상으로부터 소용돌이 배치 형상으로 재배열시켜 상기 스핀 위치 조정 구조체에 정렬되고,
    상기 제1 라인보다 상기 전극 노드의 전위가 더 높은 때, 상기 제1 라인으로부터 상기 제2 라인에 주입되는 상기 복수의 스핀 분극된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 제1 라인과 상기 제2 라인의 중첩 영역으로부터 상기 전극 노드와 상기 제2 라인의 중첩 영역을 향해 이동하거나,
    상기 제1 라인보다 상기 전극 노드의 전위가 더 낮은 때, 상기 전극 노드로부터 상기 제2 라인에 주입되는 복수의 스핀 여과된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 전극 노드와 상기 제2 라인의 중첩 영역으로부터 상기 제1 라인과 상기 제2 라인의 중첩 영역을 향해 이동하고,
    상기 비대칭 교환 상호작용의 제거를 통해, 상기 제1 라인과 상기 제2 라인의 중첩 영역에서 상기 스핀 위치 조정 구조체로부터 소멸되는 스커미온 메모리.
  25. 제14 항 및 제17 항 및 제18 항 중 어느 한 항에 있어서,
    상기 스커미온은,
    상기 비대칭 교환 상호작용의 발생을 통해, 상기 제1 라인과 상기 제2 라인의 중첩 영역에서 상기 제2 라인의 내부에 위치되는 전자 스핀들을 일 방향 배치 형상으로부터 소용돌이 배치 형상으로 재배열시켜 상기 스핀 위치 조정 구조체에 정렬되고,
    상기 제1 라인보다 상기 전극 노드의 전위가 더 높은 때, 상기 제1 라인으로부터 상기 제2 라인에 주입되는 상기 복수의 스핀 분극된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 제1 라인과 상기 제2 라인의 중첩 영역으로부터 상기 전극 노드와 상기 제2 라인의 중첩 영역을 향해 이동하거나,
    상기 제1 라인보다 상기 전극 노드의 전위가 더 낮은 때, 상기 전극 노드로부터 상기 제2 라인에 주입되는 복수의 스핀 여과된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 전극 노드와 상기 제2 라인의 중첩 영역으로부터 상기 제3 라인과 상기 제2 라인의 중첩 영역을 향해 이동하고,
    상기 비대칭 교환 상호작용의 제거를 통해, 상기 제3 라인과 상기 제2 라인의 중첩 영역에서 상기 스핀 위치 조정 구조체로부터 소멸되는 스커미온 메모리.
  26. 제19 항 및 제22 항 및 제 23 항 중 어느 한 항에 있어서,
    상기 스커미온은,
    상기 비대칭 교환 상호작용의 발생을 통해, 상기 제1 라인과 상기 제2 라인의 중첩 영역에서 상기 제2 라인의 내부에 위치되는 전자 스핀들을 일 방향 배치 형상으로부터 소용돌이 배치 형상으로 재배열시켜 상기 스핀 위치 조정 구조체에 정렬되고,
    상기 제1 라인보다 상기 전극 노드의 전위가 더 높은 때, 상기 제1 라인으로부터 상기 제2 라인에 주입되는 상기 복수의 스핀 분극된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 제1 라인과 상기 제2 라인의 중첩 영역으로부터 상기 전극 노드와 상기 제2 라인의 중첩 영역을 향해 이동하거나,
    상기 전극 노드보다 상기 제3 라인의 전위가 더 낮은 때, 상기 전극 노드로부터 상기 제2 라인에 주입되는 복수의 스핀 여과된 전도 전자와 상호 작용으로 스핀-주입 토크에 의해 상기 전극 노드와 상기 제2 라인의 중첩 영역으로부터 상기 제3 라인과 상기 제2 라인의 중첩 영역을 향해 이동하고,
    상기 비대칭 교환 상호작용의 제거를 통해, 상기 제3 라인과 상기 제2 라인의 중첩 영역에서 상기 스핀 위치 조정 구조체로부터 소멸되는 스커미온 메모리.
  27. 제1 항에 있어서,
    상기 전극 노드는,
    상기 전극노드와 상기 제2 라인의 중첩 영역에서 상기 제2 라인에 스커미온이 존재하는 때,
    상기 전극 노드와 상기 제2 라인의 제1 전위차에 해당하는 자기 저항을 상기 데이터 '1'로 읽거나,
    상기 전극노드와 상기 제2 라인의 중첩 영역에서 상기 제2 라인에 스커미온이 비존재하는 때,
    상기 전극 노드와 상기 제2 라인의 제2 전위차에 해당하는 자기 저항을 상기 데이터 '0'으로 읽는 스커미온 메모리.
  28. 제1 항에 있어서,
    상기 전극 노드는,
    상기 터널 베리어를 통해 상기 제2 라인과 접촉하고,
    상기 터널 베리어 아래에서 상기 강자성체에 고정 자화를 갖는 스커미온 메모리.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102361299B1 (ko) 2020-08-04 2022-02-11 한국표준과학연구원 스트라이프 스커미온에 기초한 논리 게이트

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170042308A (ko) 2014-11-27 2017-04-18 고쿠리쓰 겐큐 가이하쓰 호징 리가가쿠 겐큐소 자기 소자, 스커미온 메모리, 스커미온 메모리 탑재 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치
KR20170042623A (ko) * 2014-10-28 2017-04-19 고쿠리쓰 겐큐 가이하쓰 호징 리가가쿠 겐큐소 자기 소자, 스커미온 메모리, 스커미온 메모리 장치, 스커미온 메모리 탑재 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치
KR20170116801A (ko) 2016-04-12 2017-10-20 울산과학기술원 스커미온 가이딩을 위한 메탈 구조물 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170042623A (ko) * 2014-10-28 2017-04-19 고쿠리쓰 겐큐 가이하쓰 호징 리가가쿠 겐큐소 자기 소자, 스커미온 메모리, 스커미온 메모리 장치, 스커미온 메모리 탑재 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치
KR20170042308A (ko) 2014-11-27 2017-04-18 고쿠리쓰 겐큐 가이하쓰 호징 리가가쿠 겐큐소 자기 소자, 스커미온 메모리, 스커미온 메모리 탑재 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치
KR20170116801A (ko) 2016-04-12 2017-10-20 울산과학기술원 스커미온 가이딩을 위한 메탈 구조물 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102361299B1 (ko) 2020-08-04 2022-02-11 한국표준과학연구원 스트라이프 스커미온에 기초한 논리 게이트

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