KR20170038430A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 하나의 공정 챔버 내에 공정 공간이 형성된 복수개의 스테이지들이 서로 이격되어 배치되는 반도체 제조 장치를 이용한 반도체 소자의 제조방법으로서, 제 1 온도의 제 1 스테이지 상에 도전성 부재가 형성된 기판을 배치하고 상기 도전성 부재 상에 원자층 증착(ALD) 공정으로 제 1 유전막을 형성하는 제 1 단계; 상기 제 1 스테이지 상의 상기 기판을 제 2 온도의 제 2 스테이지 상으로 이송하는 제 2 단계; 및 상기 제 2 스테이지에서 상기 제 1 유전막 상에 원자층 증착(ALD) 공정으로 제 2 유전막을 형성하는 제 3 단계;를 포함하되, 상기 도전성 부재의 산화를 감소시키기 위하여 상기 제 1 온도는 상기 제 2 온도 보다 낮은 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of fabricating semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 원자층 증착 공정을 이용하여 유전막을 형성하는 방법에 관한 것이다.
고유전율을 가지는 유전막을 형성하는 방법에 대한 연구가 고성능화 및 고집적화가 요구되고 있는 반도체 소자에 적용하기 위하여 활발히 진행되고 있다.
예를 들어, DRAM과 같은 반도체 소자에 있어서, 높은 집적도를 가지면서 큰 용량을 가지는 커패시터를 구현하도록 우수한 단차피복성을 가지는 고유전막을 낮은 온도에서 경제적으로 형성할 수 있는 방법이 요구되고 있다.
즉, 종횡비(aspect ratio)가 높은 커패시터 구조에서 하부전극 상에 유전막을 형성하기 위해서는, 단차피복성(step coverage)이 우수하면서도 하부전극과의 계면에서 산화반응이 최소화될 수 있는 고유전막을 경제적으로 형성하는 방법이 필요하다.
특허공개번호 KR19940004800A
본 발명은 단차피복성이 우수하면서도 하부전극과의 계면에서 산화반응이 최소화될 수 있는 고유전막을 경제적으로 형성하는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다. 그러나, 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 반도체 소자의 제조방법이 제공된다. 상기 반도체 소자의 제조방법은 하나의 공정 챔버 내에 공정 공간이 형성된 복수개의 스테이지들이 서로 이격되어 배치되는 반도체 제조 장치를 이용한 반도체 소자의 제조방법으로서, 제 1 온도의 제 1 스테이지 상에 도전성 부재가 형성된 기판을 배치하고 상기 도전성 부재 상에 원자층 증착(ALD) 공정으로 제 1 유전막을 형성하는 제 1 단계; 상기 제 1 스테이지 상의 상기 기판을 제 2 온도의 제 2 스테이지 상으로 이송하는 제 2 단계; 및 상기 제 2 스테이지에서 상기 제 1 유전막 상에 원자층 증착(ALD) 공정으로 제 2 유전막을 형성하는 제 3 단계;를 포함하되, 상기 도전성 부재의 산화를 감소시키기 위하여 상기 제 1 온도는 상기 제 2 온도 보다 낮은 것을 특징으로 한다.
상기 반도체 소자의 제조방법은, 제 1 단계 이전에, 상기 제 2 온도 보다 낮은 제 3 온도의 제 3 스테이지 상에 상기 기판을 배치하고 상기 도전성 부재 상에 오존(O3) 전처리를 수행하는 단계;를 더 포함할 수 있다. 경우에 따라서는, 상기 제 3 온도는 상기 제 1 온도와 동일할 수 있다.
상기 반도체 소자의 제조방법은, 제 3 단계 이후에, 상기 제 1 온도 보다 높은 제 4 온도의 제 4 스테이지 상에 상기 기판을 배치하고 상기 제 2 유전막 상에 오존(O3) 후처리를 수행하는 단계;를 더 포함할 수 있다. 경우에 따라서는, 상기 제 4 온도는 상기 제 2 온도와 동일할 수 있다.
상기 반도체 소자의 제조방법에서, 상기 제 1 단계는 상기 제 1 스테이지에서 상기 기판 상에 상기 제 1 유전막을 형성하기 이전에 상기 도전성 부재 상에 오존(O3) 전처리를 수행하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조방법에서, 상기 제 3 단계는 상기 제 2 스테이지에서 상기 기판 상에 상기 제 2 유전막을 형성한 이후에 상기 제 2 유전막 상에 오존(O3) 후처리를 수행하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조방법에서, 상기 제 1 유전막과 상기 제 2 유전막은 동일한 물질로 이루어지되, 지르코늄 산화물 또는 하프늄 산화물을 포함할 수 있다.
상기 반도체 소자의 제조방법에서, 상기 제 1 유전막 및 상기 제 2 유전막은, 상기 기판 상에 지르코늄 또는 하프늄을 함유하는 소스가스를 제공하여 상기 기판 상에 상기 소스가스의 적어도 일부가 흡착되는 단계; 상기 기판 상에 제 1 퍼지가스를 제공하는 단계; 상기 기판 상에 산소를 함유하는 반응가스를 공급하여 상기 기판 상에 단위증착막을 형성하는 단계; 및 상기 기판 상에 제 2 퍼지가스를 제공하는 단계;를 포함하는 단위 사이클을 적어도 1 회 이상 수행함으로써 형성될 수 있다.
상기한 바와 같이 이루어진 본 발명의 실시예들에 따르면, 단차피복성이 우수하면서도 하부전극과의 계면에서 산화반응이 최소화될 수 있는 고유전막을 경제적으로 형성할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 도해하는 순서도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 구현하기 위한 반도체 제조장치의 일부를 도해하는 도면이다.
도 3은 본 발명의 변형된 실시예에 따른 반도체 소자의 제조방법을 순차적으로 도해하는 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 여러 실시예들을 예시적으로 설명하기로 한다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다.
명세서 전체에 걸쳐서, 제 1, 제 2, 제 3, 제 4 와 같은 구분 용어는, 예컨대, 하나의 단계 또는 구성요소를 다른 어느 하나의 단계 또는 구성요소와 편의상 구별하여 지칭하기 위한 목적으로만 사용된다. 예를 들어, 이러한 구분 용어로 기재한 단계의 숫자에 따라, 단계들이 수행되는 순서를 반드시 한정하여 해석할 필요는 없다. 또한, 예를 들어, 이러한 구분 용어로 기재한 구성요소의 숫자가 다르면 구성요소를 이루는 물질의 종류가 반드시 상이하다고 한정하여 해석할 필요는 없다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것일 수 있다. 동일한 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 도해하는 순서도이고, 도 2는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 구현하기 위한 반도체 제조장치의 일부를 도해하는 도면이다.
도 2에 도시된 스테이지들(10, 30, 50, 70)은 하나의 공정 챔버(100) 내에 서로 이격되어 배치되는 것을 나타내지만, 스테이지들의 개수 및 배치 형상이나 공정 챔버(100)의 크기나 형상 등은 편의상 개요적으로 도해한 것으로서 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 하나의 공정 챔버(100) 내에 공정 공간이 형성된 복수개의 스테이지들(30, 50)이 서로 이격되어 배치되는 반도체 제조 장치를 이용한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 제 1 온도(T1)의 제 1 스테이지(30) 상에 도전성 부재가 형성된 기판(W)을 배치하고 상기 도전성 부재 상에 원자층 증착(ALD) 공정으로 제 1 유전막을 형성하는 단계(S30); 제 1 스테이지(30) 상의 기판(W)을 제 2 온도(T2)의 제 2 스테이지(50) 상으로 이송하는 단계(S40); 및 제 2 온도(T2)의 제 2 스테이지(50)에서 상기 제 1 유전막 상에 원자층 증착(ALD) 공정으로 제 2 유전막을 형성하는 단계(S50);를 포함한다.
스테이지 상에 배치되는 기판(W)은 도전성 부재가 형성되어 있다. 본 발명의 실시예들에 따르면, 상기 도전성 부재의 상에(직접적으로 상에) 원자층 증착 공정에 의하여 제 1 유전막과 제 2 유전막을 순차적으로 형성한다.
이러한 도전성 부재는, 예를 들어, 기판(W)에 형성된 커패시터 구조의 하부전극일 수 있다. 하부전극은 커패시터 구조에 따라 금속전극이나 폴리실리콘전극일 수 있다. 또 다른 예로서, 상기 도전성 부재는 기판(W)에 형성된 게이트 구조의 도전성 채널일 수도 있다.
상기 제 1 유전막과 상기 제 2 유전막은 서로 동일한 물질로 이루어진다. 상기 제 1 유전막과 상기 제 2 유전막은 당업자들에게 널리 알려진 고유전율을 가지는 유전막일 수 있다. 예를 들어, 상기 제 1 유전막과 상기 제 2 유전막은 각각 지르코늄 산화물로 이루어진 유전막일 수 있다. 또는, 상기 제 1 유전막과 상기 제 2 유전막은 각각 하프늄 산화물로 이루어진 유전막일 수도 있다. 그 밖에도 상기 제 1 유전막과 상기 제 2 유전막으로 고려될 수 있는 물질의 예로는 (BaX, Sr1-X)TiO3(BST), TiO2, Ta2O5, Al2O3 등을 들 수 있다.
상기 제 1 유전막 및 상기 제 2 유전막은, 기판(W) 상에 지르코늄 또는 하프늄 등을 함유하는 소스가스를 제공하여 기판(W) 상에 상기 소스가스의 적어도 일부가 흡착되는 단계; 기판(W) 상에 제 1 퍼지가스를 제공하는 단계; 기판(W) 상에 산소를 함유하는 반응가스를 공급하여 기판(W) 상에 단위증착막을 형성하는 단계; 및 기판(W) 상에 제 2 퍼지가스를 제공하는 단계;를 포함하는 단위 사이클을 적어도 1 회 이상 수행함으로써 형성할 수 있다.
본 발명의 실시예들에 따르면, 기판(W) 상에 제 1 유전막과 제 2 유전막을 형성하는 과정에서 상기 도전성 부재의 산화를 감소시키기 위하여 제 1 스테이지(30)의 온도인 제 1 온도(T1)는 제 2 스테이지(50)의 온도인 제 2 온도(T2) 보다 낮은 것을 특징으로 한다.
이에 따르면, 커패시터의 하부전극 상에 유전막을 형성함에 있어서, 유전막을 멀티 스테이지(multi-stage) 방식의 매엽식 모듈의 장비를 이용하여 형성하되, 스테이지 별로 온도의 변화를 주어 유전막 아래의 하부전극의 산화를 최소화하고 커패시턴스의 값을 증대시킬 수 있는 효과를 기대할 수 있다.
지르코늄 산화막과 같은 고유전막을 형성하기 위하여 퍼니스(furnace) 방식으로 시분할 원자층 증착 공정을 진행하는 경우, 높은 종횡비를 가지는 커패시터 구조에서 단차피복성을 확보하기 위하여 피딩(feeding)/퍼지(purge)를 충분히 진행해야 하는데 이는 생산성이 낮아지는 문제점을 유발하여, 나아가, 퍼니스 내의 영역(zone) 간 산포의 문제점도 수반된다.
이에 반하여, 본 발명의 실시예들에 따르면, 매엽식 반응기로 충분한 피딩/퍼지가 가능하며, 멀티 스테이지 방식으로 생산성의 문제를 극복할 수 있다. 더불어, 스테이지의 온도를 다르게 세팅하여 커패시터 전극의 산화 문제를 해결하여 커패시터 유전막의 유전상수값을 향상시킬 수 있다.
한편, 제 1 온도(T1)의 제 1 스테이지(30) 상에 도전성 부재가 형성된 기판(W)을 배치하고 상기 도전성 부재 상에 원자층 증착(ALD) 공정으로 제 1 유전막을 형성하는 단계(S30)는, 기판(W) 상에 상기 제 1 유전막을 형성하기 이전에 제 1 온도(T1)의 제 1 스테이지(30)에서 상기 도전성 부재 상에 오존(O3) 전처리를 수행하는 단계를 포함할 수 있다.
즉, 커패시터 구조에서 도전성 부재(하부전극)과 유전막 사이의 계면 열화를 방지하기 위하여, 제 1 온도(T1)의 제 1 스테이지(30) 상에 도전성 부재가 형성된 기판(W)을 제 1 온도(T1)의 제 1 스테이지(30)에서 유지한 상태로, 도전성 부재 상에 오존(O3) 전처리를 먼저 수행한 이후에 도전성 부재 상에 원자층 증착(ALD) 공정으로 제 1 유전막을 형성할 수 있다.
한편, 제 2 온도(T2)의 제 2 스테이지(50)에서 상기 제 1 유전막 상에 원자층 증착(ALD) 공정으로 제 2 유전막을 형성하는 단계(S50)는 제 2 스테이지(50)에서 기판(W) 상에 상기 제 2 유전막을 형성한 이후에 제 2 온도(T2)의 제 2 스테이지(50)에서 상기 제 2 유전막 상에 오존(O3) 후처리를 수행하는 단계를 포함할 수 있다.
즉, 제 2 유전막 상에 후속공정에 의하여 커패시터의 상부전극을 형성하기 이전에 제 2 유전막과 상부전극 사이의 계면 열화를 방지하고 유전막의 어닐링을 수행하기 위하여, 제 2 온도(T1)의 제 2 스테이지(50) 상에 제 1 유전막이 형성된 기판(W)을 배치한 후에, 제 1 유전막 상에 원자층 증착(ALD) 공정으로 제 2 유전막을 형성하고 계속하여 제 2 온도(T1)의 제 2 스테이지(50)에서 기판(W)을 유지한 상태로 제 2 유전막 상에 오존(O3) 후처리를 수행할 수 있다.
상술한 오존(O3) 전처리 및 후처리는 유전막을 형성하는 스테이지가 아닌 별도의 스테이지 상에서 수행될 수도 있다.
도 3은 본 발명의 변형된 실시예에 따른 반도체 소자의 제조방법을 순차적으로 도해하는 순서도이다.
도 2 및 도 3을 참조하면, 제 1 온도(T1)의 제 1 스테이지(30) 상에 도전성 부재가 형성된 기판(W)을 배치하고 상기 도전성 부재 상에 원자층 증착(ALD) 공정으로 제 1 유전막을 형성하는 단계(S30) 이전에, 제 2 온도(T2) 보다 낮은 제 3 온도(T3)의 제 3 스테이지(10) 상에 기판(W)을 배치하고 상기 도전성 부재 상에 오존(O3) 전처리를 수행하는 단계(S10) 및 제 3 온도(T3)의 제 3 스테이지(10) 상의 기판(W)을 제 1 온도(T1)의 제 1 스테이지(30) 상으로 이송하는 단계(S20)를 순차적으로 수행할 수 있다.
이 경우, 제 3 스테이지(10)의 온도인 제 3 온도(T3)는 제 2 스테이지(50)의 온도인 제 2 온도(T2) 보다 낮은 것이 바람직하며, 예를 들어, 제 3 스테이지(10)의 온도인 제 3 온도(T3)는 제 1 스테이지(30)의 온도인 제 1 온도(T1)와 동일할 수 있다.
제 2 온도(T2) 보다 낮은 제 3 온도(T3)의 제 3 스테이지(10) 상에 기판(W)을 배치하고 상기 도전성 부재 상에 오존(O3) 전처리를 수행하는 단계(S10)를 수행함으로써 커패시터 구조에서 도전성 부재(하부전극)과 후속공정에 의하여 형성될 유전막 사이의 계면 열화를 방지할 수 있다.
또한, 도 2 및 도 3을 참조하면, 제 2 온도(T2)의 제 2 스테이지(50)에서 상기 제 1 유전막 상에 원자층 증착(ALD) 공정으로 제 2 유전막을 형성하는 단계(S50) 이후에, 제 2 온도(T2)의 제 2 스테이지(50) 상의 기판(W)을 제 1 온도(T1) 보다 높은 제 4 온도(T4)의 제 4 스테이지(70) 상으로 이송하는 단계(S60) 및 제 4 온도(T4)의 제 4 스테이지(70) 상에 기판(W)을 배치하고 상기 제 2 유전막 상에 오존(O3) 후처리를 수행하는 단계(S70)를 수행할 수 있다.
이 경우, 제 4 스테이지(70)의 온도인 제 4 온도(T4)는 제 1 스테이지(30)의 온도인 제 1 온도(T1) 보다 높은 것이 바람직하며, 예를 들어, 제 4 스테이지(70)의 온도인 제 4 온도(T4)는 제 2 스테이지(50)의 온도인 제 2 온도(T2)와 동일할 수 있다.
제 4 스테이지(70) 상에 기판(W)을 배치하고 상기 제 2 유전막 상에 오존(O3) 후처리를 수행하는 단계(S70)를 수행함으로써 커패시터 구조에서 유전막과 후속공정에 의하여 형성될 상부전극 사이의 계면 열화를 방지하고 유전막의 품질을 양호하게 개선할 수 있는 효과를 기대할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (9)

  1. 하나의 공정 챔버 내에 공정 공간이 형성된 복수개의 스테이지들이 서로 이격되어 배치되는 반도체 제조 장치를 이용한 반도체 소자의 제조방법으로서,
    제 1 온도의 제 1 스테이지 상에 도전성 부재가 형성된 기판을 배치하고 상기 도전성 부재 상에 원자층 증착(ALD) 공정으로 제 1 유전막을 형성하는 제 1 단계;
    상기 제 1 스테이지 상의 상기 기판을 제 2 온도의 제 2 스테이지 상으로 이송하는 제 2 단계; 및
    상기 제 2 온도의 제 2 스테이지에서 상기 제 1 유전막 상에 원자층 증착(ALD) 공정으로 제 2 유전막을 형성하는 제 3 단계;를 포함하되,
    상기 도전성 부재의 산화를 감소시키기 위하여 상기 제 1 온도는 상기 제 2 온도 보다 낮은, 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    제 1 단계 이전에,
    상기 제 2 온도 보다 낮은 제 3 온도의 제 3 스테이지 상에 상기 기판을 배치하고 상기 도전성 부재 상에 오존(O3) 전처리를 수행하는 단계;를 포함하는, 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제 3 온도는 상기 제 1 온도와 동일한, 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    제 3 단계 이후에,
    상기 제 1 온도 보다 높은 제 4 온도의 제 4 스테이지 상에 상기 기판을 배치하고 상기 제 2 유전막 상에 오존(O3) 후처리를 수행하는 단계;를 포함하는, 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 4 온도는 상기 제 2 온도와 동일한, 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 1 단계는 상기 제 1 온도의 제 1 스테이지에서 상기 기판 상에 상기 제 1 유전막을 형성하기 이전에 상기 도전성 부재 상에 오존(O3) 전처리를 수행하는 단계를 포함하는, 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 3 단계는 상기 제 2 온도의 제 2 스테이지에서 상기 기판 상에 상기 제 2 유전막을 형성한 이후에 상기 제 2 유전막 상에 오존(O3) 후처리를 수행하는 단계를 포함하는, 반도체 소자의 제조방법.
  8. 제 1 항 내지 제 7 항의 어느 한 항에 있어서,
    상기 제 1 유전막과 상기 제 2 유전막은 동일한 물질로 이루어지되, 지르코늄 산화물 또는 하프늄 산화물을 포함하는, 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제 1 유전막 및 상기 제 2 유전막은, 상기 기판 상에 지르코늄 또는 하프늄을 함유하는 소스가스를 제공하여 상기 기판 상에 상기 소스가스의 적어도 일부가 흡착되는 단계; 상기 기판 상에 제 1 퍼지가스를 제공하는 단계; 상기 기판 상에 산소를 함유하는 반응가스를 공급하여 상기 기판 상에 단위증착막을 형성하는 단계; 및 상기 기판 상에 제 2 퍼지가스를 제공하는 단계;를 포함하는 단위 사이클을 적어도 1 회 이상 수행함으로써 형성되는, 반도체 소자의 제조방법.
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