JP2008166563A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本発明の半導体装置およびその製法は、容量絶縁膜を第1の工程による第1の誘電体層と第2の工程による第2の誘電体層から構成し、第1の誘電体層と第2の誘電体層についてそれらの欠陥密度を膜厚方向に比較した場合、第1の誘電体膜が下部金属電極側において第2の誘電体膜よりも欠陥密度が低く、第2の誘電体膜が膜厚方向中央側から上部金属電極側において第1の誘電体膜よりも欠陥密度が低くしたものである。第1の工程における成膜温度を、第2の工程における成膜温度より低い温度とすることができ、気相成膜技術としては、例えば原子層堆積法を用いる。
【選択図】図1
Description
このうちMIS構造の半導体(Semiconductor)としては、一般に、ドーパントがドープされた多結晶シリコンが用いられる。また、絶縁体(Insulator)としては、酸化シリコン(SiO2)、窒化シリコン(Si3N4)、五酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)等が検討されている。また、金属(Metal)としては、窒化チタン(TiN)、ルテニウム(Ru)、窒化タングステン(WN)などが検討されている。これらの技術動向については、例えば非特許文献1にまとめて記載されている。
キャパシタ容量Cは、C=ε0εr(S/t)で求められる。ここで、ε0、εrは、それぞれ真空の誘電率、絶縁膜(容量絶縁膜)の比誘電率である。Sは電極の面積、tは絶縁膜の物理的な膜厚である。この式から、キャパシタ容量Cを大きくする方法には、電極の面積Sを大きくする方法、絶縁膜の比誘電率εrを大きくする方法、絶縁膜の物理的な膜厚tを小さくする方法があることがわかる。
また、多結晶シリコン電極は、例えばリン(P)をドープすることによって、導電性が付与される。このようにドーパントがドープされた多結晶シリコン電極の場合、電圧をかけると空乏化容量が加わり、全体のキャパシタ容量が減少する。従って、MIS構造のキャパシタ容量Cを大きくするのは、電極面積Sを大きくする方法を併用せざるを得ない。
このような理由で、MIM構造が開発されている。MIM構造では、電極の空乏化の問題はなく、多結晶シリコンが酸化されることもない。以上のように、微細化が進むなかでキャパシタ容量を確保するには、キャパシタ構造がMIS構造からMIM構造へ変遷するのは必然である。
その一つは、下部金属電極上に絶縁膜を成膜する過程で、下部金属電極の表面がダメージを受け、それが電気的な欠陥となり、リーク電流が増えることである。
また、一般に、絶縁膜は、有機材料を前駆体としたCVD(chemical vapor deposition)技術あるいはALD(atomic layer deposition)技術で成膜される。これらの方法では、前駆体に含まれる炭素、水素、窒素等が絶縁膜中に不純物として混入してしまう。絶縁膜中にこれら不純物が混入すると、それが電気的な欠陥となり、リーク電流が大きくなるとか、構造が経時変化し、デバイスの信頼性が低下する原因となる。
そのため、有機不純物を低減するために、絶縁膜成膜後に、ポストアニール処理する方法が提案されている。しかし、MIM構造では金属電極の耐熱性がMIS電極の多結晶シリコン性に比べ低いため、ポストアニールの条件が制限されるという問題がある.
この構成によれば、絶縁膜を形成する過程で、下部金属電極と容量絶縁膜との界面および容量絶縁膜の膜中に欠陥が生じるのが抑えられ、キャパシタ容量の大きな半導体装置を製造することができる。
(2)本発明においては、前記第1の工程および第2の工程において、前記気相成膜技術として原子層堆積法を用いることが望ましい。
この構成によれば、第1の誘電体層および第2の誘電体層を、その膜厚を精度よく制御しながら、均一な膜質および良好な被覆性を有して形成することができる。
この構成によれば、第1の誘電体層および第2の誘電体層を、その膜厚を精度よく制御しながら、均一な膜質および良好な被覆性を有して形成することができる。
(4)本発明においては、前記第1の工程において、酸化ガスとして水蒸気を用いることが望ましい。この構成によれば、下部金属電極と第1の誘電体層との界面における欠陥を、より少なく抑えることができる。
(6)本発明においては、前記第1の誘電体層は、前記第2の誘電体層よりも酸素透過性が低いことが望ましい。この構成によれば、下部金属電極と第1の誘電体層との界面における欠陥を、より少なく抑えることができる。
(7)前記第1の工程において、その成膜雰囲気中に、窒素を供給することが望ましい。この構成によれば、下部金属電極と第1の誘電体層との界面における欠陥を、より少なく抑えることができる。
この構成によれば、下部金属電極と第1の誘電体層との界面における欠陥を、より少なく抑えることができる。
(10)本発明の半導体装置は、下部金属電極、容量絶縁膜および上部金属電極が積層されて構成されたキャパシタを有する半導体装置であって、
前記容量絶縁膜が、第1の誘電体層と第2の誘電体層を具備して構成され、前記第1の誘電体層と第2の誘電体層についてそれらの欠陥密度を膜厚7nm以下の範囲で膜厚方向に比較した場合、第1の誘電体膜が下部金属電極側において第2の誘電体膜よりも欠陥密度が低く、第2の誘電体膜が膜厚方向中央側から上部金属電極側において第1の誘電体膜よりも欠陥密度が低くされてなることを特徴とする。
(11)下部金属電極、容量絶縁膜および上部金属電極が積層されて構成されたキャパシタを有する半導体装置であって、前記容量絶縁膜が、第1の誘電体層と第2の誘電体層を具備して構成され、前記第1の誘電体層の酸素透過性が前記第2の誘電体層の酸素透過性よりも低くされてなることを特徴とする。
これらの構成によれば、絶縁膜を形成する過程で、下部金属電極と容量絶縁膜との界面および容量絶縁膜の膜中に欠陥が生じるのが抑えられ、キャパシタ容量の大きな半導体装置を提供できる。
(12)本発明の半導体装置は、(10)または(11)に記載の第1の誘電体層が窒化シリコン、酸化アルミニウム、五酸化タンタルのいずれかからなることを特徴とする。
(13)本発明の半導体装置は、(10)または(11)に記載の第2の誘電体層が酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、五酸化タンタルのいずれかからなることを特徴とする。
(14)本発明の半導体装置は、(10)〜(13)に記載の第1の誘電体層の膜厚が2nm以下、前記第2の誘電体層の膜厚が2〜7nmの範囲に形成されてなることを特徴とする。
図1は、本発明の半導体装置の実施形態を示す縦断面図である。
この図において、半導体基板1は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
トランジスタ形成領域において、ゲート絶縁膜3は、半導体基板1表面に、例えば熱酸化などにより、シリコン酸化膜として形成されている。
ゲート電極6は多結晶シリコン膜4と金属膜5との多層膜により形成されており、多結晶シリコン膜4はCVD法での成膜時に不純物を含有させて形成するドープト多結晶シリコン膜を用いることができる。金属膜5はタングステン(W)や、タングステンシリサイド(WSi)などの高融点金属を用いることができる。
ゲート電極6の上に、すなわち金属膜5の上には窒化シリコン(SiN)等の絶縁膜7が形成され、ゲート電極6の側壁には窒化シリコンなどの絶縁膜によるサイドウォール8が形成されている。
この第1の層間絶縁膜11には、ソース9およびドレイン10が露出するように、セルコンタクト孔12が貫通して設けられている。このセルコンタクト孔12には、所定の不純物濃度の多結晶シリコン膜が充填されており、これによってセルコンタクトプラグ(コンタクトプラグ)13が形成されている。
前記第2の層間絶縁膜14には、セルコンタクトプラグ13の端面が露出するように、ビットコンタクト孔15が貫通して設けられている。このビットコンタクト孔15内には、導電性材料が充填されており、これによりビットコンタクトプラグ16が形成されている。
前記ビットコンタクトプラグ16の表面には、タングステン膜などの金属膜からなるビット配線層17が形成されている。すなわち、ビット配線層17は、ビットコンタクトプラグ16及びセルコンタクトプラグ13を介して、ドレイン10の拡散層と接続されている。なお、このピット配線層17には、酸化保護膜30となるシリコン窒化膜が表面を覆うように設けられている。
前記第3の層間絶縁膜18および第2の層間絶縁膜14には、セルコンタクトプラグ12の端面が露出するように、容量コンタクト孔19が貫通して設けられている。この容量コンタクト孔19内には、所定の不純物濃度の多結晶シリコン膜が充填されており、これによって容量コンタクトプラグ(コンタクトプラグ)20が形成されている。
第1の誘電体層26および第2の誘電体層27は、それぞれ、誘電体の構成元素を含む前駆体ガス(化合物ガス)を用いる気相成膜技術によって成膜されたものであり、このうち第1の誘電体層26の成膜温度は、第2の誘電体層27の成膜温度(例えば400℃)よりも低い成膜温度(例えば300℃)で成膜されている。
また、低い温度で成膜された誘電体層は、高い温度で成膜された誘電体層に比べて、膜中における欠陥が多くなる傾向が見られるが、この容量絶縁膜26では、低い温度で成膜された第1の誘電体層26の上に、さらに、高い温度で成膜された第2の誘電体層27が形成されており、第2の誘電体層27が占める部分では、第2の誘電体層27の膜質が反映されるので、第2の誘電体層27の占める割合を制御することにより、容量絶縁膜28全体としての膜中の欠陥を少なく抑えることができる。
したがって、このような容量絶縁膜28を有する半導体装置は、リーク電流が抑えられ、大きなキャパシタ容量を得ることができる。
まず、図2に示すように、半導体基板1上に、絶縁分離領域2を形成し、この絶縁分離領域2によって区画されたトランジスタ形成領域に、ゲート絶縁膜3、シリコン膜4とW等の金属膜5からなるゲート電極6、n型拡散層からなるソース9及びドレイン10を有するトランジスタ及び絶縁膜7、サイドウォール8を形成する。
なお、第1のシリコン膜の不純物濃度は、1.0×10−20〜4.5×10−20atoms/cm3とする。また、第1のシリコン膜をCMP技術により除去した後の第1の層間絶縁膜11の上面と半導体基板1表面との距離は、約450nmとなる。
そして、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第2の層間絶縁膜14および第1の層間絶縁膜11を貫通してゲート電極6に達するゲートコンタクト孔(図示せず)を形成する。このゲートコンタクト孔は、ゲート電極6に電位を与えるためのゲートコンタクトプラグが形成されるものである。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。
また、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第2の層間絶縁膜14を貫通して、セルコンタクトプラグ13に達するビットコンタクト孔15を形成する。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。
なお、このゲートコンタクト形成工程およびビットコンタクト形成工程では、図示しない周辺回路領域において、第2の層間絶縁膜14および第1の層間絶縁膜11を貫通して周辺回路用トランジスタのゲート電極に達するゲートコンタクト孔、及び、これら膜11,14を貫通して周辺回路領域用トランジスタのn型拡散層(ソース電極及びドレイン電極)に達するビットコンタクト孔を同時に形成する。
次に、この第3の層間絶縁膜18に、フォトリソグラフィ技術とエッチング技術により、第3の層間絶縁膜18および第2の層間絶縁膜14を貫通してセルコンタクトプラグ13に達する容量コンタクト孔19を形成する。この容量コンタクト孔19は、セルコンタクトプラグ13とキャパシタ用深穴シリンダ24を接続する容量コンタクトプラグ20が形成されるものである。
なお、第2のシリコン膜の不純物濃度も、1.0×10−20〜4.5×10−20atoms/cm3とする。また、第2のシリコン膜を除去する際に第3の層間絶縁膜18を削り込んでしまうため、最終的な第3の層間絶縁膜18の上面とビット線17の上面との距離は、200nm程度となる。
その後、第1のシリンダ孔24a内の充填材を、有機溶剤によって剥離除去する。
以上の工程により、第4の層間絶縁膜22および第5の層間絶縁膜23を貫通して容量コンタクトプラグ20まで達するキャパシタ用深穴シリンダ24が得られる。
この下部金属電極25としては、例えばTi膜とTiN膜を、それぞれ高温プラズマCVD技術と熱CVD技術を用いて順に積層した積層膜を設ける。Ti膜とTiN膜の膜厚は、それぞれ10nmと20nm程度とする。Ti膜の成膜を、650℃程度の高温で行うと、キャパシタ用深穴シリンダ24の底面に露出する容量コンタクトプラグ20のシリコンと、Tiとが反応することによって、Ti膜がインサイチュ(in-situ)にシリサイド化する。その結果、容量コンタクトプラグ20と下部金属電極25との界面にシリサイド(TiSi2)と呼ばれる抵抗が低い膜が形成される。
この製造方法では、容量絶縁膜28として、第1の誘電体層26と第2の誘電体層27を順に積層した積層膜を設ける。
この第1の誘電体層26および第2の誘電体層27の成膜は、それぞれ、原料ガスとして、誘電体の構成元素を含む化合物ガス(「前駆体ガス」)を用いる気相成膜技術によって行う。
すなわち、下部金属電極25の表面に、気相成膜技術によって誘電体層を形成するに際して、成膜温度を比較的低くすると、下部金属電極25と、成膜される誘電体層との界面の欠陥は少ないが、誘電体層の膜中の欠陥は多くなる。これに対して、誘電体層の成膜温度を比較的高くすると、膜中の欠陥は少ないが、下部金属電極25と、成膜される誘電体層との界面の欠陥が多くなることがわかった。
これにより、下部金属電極15と容量絶縁膜28(第1の誘電体層26)との界面における欠陥が少なく抑えられる。また、容量絶縁膜28の第2の誘電体層27が占める部分では、第2の誘電体層27の膜質が反映されるので、第2の誘電体層27が占める割合を制御することにより、容量絶縁膜28全体としての膜中における欠陥を少なく抑えることができる。
したがって、このようにして容量絶縁膜28が形成された半導体装置は、リーク電流が抑えられ、大きなキャパシタ容量を得ることができる。
この形態の成膜装置100は、ロードロック室101と、ロードロック室101に接続されたトランスファー室102と、トランスファー室102に接続された第1の原子層堆積室103および第2の原子層堆積室104とを有している。これら各室101,102,103,104の接続部には、それぞれ第1のゲートバルブ105〜第3のゲートバルブ107が設けられ、これらゲートバルブ105,106,107を閉状態とすることにより、各室内がそれぞれ独立の密閉空間となるように構成されている。
トランスファー室102は、ロードロック室101、第1の原子層堆積室103および第2の原子層堆積室104のそれぞれと接続されており、その内部に、ロードロック室101に搬送された半導体基板200を、第1の原子層堆積室103および第2の原子層堆積室104に搬送する搬送アーム111が設けられている。また、このトランスファー室102には、真空ポンプ112および不活性ガス供給管113が接続されており、真空ポンプ112の動作によって室内が減圧状態となり、また、不活性ガス供給管113から不活性ガスを供給することによって室内が不活性ガス雰囲気となる。
第1の原子層堆積室103は、その内部に、半導体基板が載置されるステージ(ホルダ)114が配設されている。このステージ114には、加熱手段と、加熱手段による加熱温度を制御する加熱制御手段(いずれも図示せず)が内蔵されている。これにより、このステージ114に載置された半導体基板は、所定の温度(成膜温度)に加熱される。
第2の原子層堆積室104は、ステージ131、前駆体ガス供給管123、酸化ガス供給管124、パージガス供給管125、第1のバルブ126〜第3のバルブ128、真空ポンプ129およびゲートバルブ130を有しており、これらの構成は第1の原子層堆積室103と同様である。
[1]まず、ロードロック室101を除いた各室102,103,104内を減圧状態としておく。次に、ロードロック室101内に基板カセット200から抜き出した半導体基板を搬入した後、真空ポンプ110の動作により、ロードロック室100内を減圧状態とする。
次に、各ゲートバルブの開閉と搬送アーム111の動作により、半導体基板をロードロック室101、トランスファー室102を介して第1の原子層堆積室103内のステージ114上に載置した後、加熱手段により所定の温度(成膜温度)に加熱する。
次に、各バルブの開閉操作により前駆体ガスを排気し、必要に応じて不活性ガスのパージガスを供給して排気し、前駆体ガスを完全に除去することが好ましい。
[3]次に、第2のバルブ119を開き、酸化ガスを供給し、半導体基板の表面に形成された膜と酸化ガスを反応させることによって、酸化膜(誘電体層)を形成する。また、酸化処理が終了後酸化ガスを排気し、必要に応じて不活性ガスのパージガスを供給して排気し、酸化ガスを完全に除去することが好ましい。
以上の工程[2]〜工程[4]を、誘電体層の厚さが所定の厚さとなるまで繰り返すことにより第1の誘電体層26を形成する。
そして、この第2の原子層堆積室104において、半導体基板の加熱温度を、第1の原子層堆積室103での加熱温度より高くする以外は、第1の誘電体層26と同様にして第2の誘電体層27を形成する。
以上の工程により、第1の誘電体層及び第2の誘電体層よりなる容量絶縁膜が得られる。
> トラキスエチルメチルアミノハフニウム),TEMAZ(テトラキスエチルメチルアミノジルコニウム)等が挙げられ、このうち1種類を単独で使用してもよく、2種類以上を組み合わせて使用するようにしてもよい。また、前駆体ガスは、第1の原子層堆積室103と第2の原子層堆積室104とで、同じものであってもよく、異なるものであってもよい。
第1の原子層堆積室103および第2の原子層堆積室104で用いる酸化ガスとしては、水蒸気(H2O)、酸素(O2)ガス、オゾン(O3)ガス等が挙げられ、このうち1種類を単独で使用してもよく、2種類以上を組み合わせて使用するようにしてもよい。また、酸化ガスは、第1の原子層堆積室103と第2の原子層堆積室104とで、同じものであってもよく、異なるものであってもよい。
形成する第1の誘電体層26および第2の誘電体層27としては、特に限定されないが、酸化シリコン(SiO2)、窒化シリコン(Si3N4)、五酸化タンタル(Ta2O5)、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)、酸化亜鉛(ZrO2)等が挙げられる。また、第1の誘電体層および第2の誘電体層は、同じ誘電体によって構成してもよく、異なる誘電体によって構成してもよい。
酸素透過性の低い誘電体としては、シリコン窒化膜(Si3N4),酸化アルミニウム(Al2O3)等が挙げられる。また、これら酸素透過性の低い誘電体によって第1の誘電体層26を構成する場合、第2の誘電体層27としては酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)等が好適である。また、第1の誘電体層26を成膜する際に、第1の原子層堆積室103内に窒素(N)ガスを供給する工程を追加して行うと、酸素透過性の低い第1の誘電体層26を得ることができる。
ポストアニール処理における加熱温度は、250℃〜600℃であるのが望ましく、300〜500℃であるのがより望ましい。加熱温度がこの下限値より低い場合には、ポストアニール処理を行う効果が十分に得られない可能性がある。また、加熱温度をこの上限値より高くしても、それに見合った効果は得られず、加熱に要するエネルギーが無駄に大きくなるだけで好ましくない。
したがって、このようなキャパシタ構造を有する半導体記憶装置、例えばDRAMは、リーク電流が抑えられ、大きなキャパシタ容量を得ることができる。
なお、前記実施形態において、半導体記憶装置を構成する各部の構成材料、膜厚および形成方法は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。
1.欠陥密度およびリーク電流の関係
(実験例)
平坦な基板上に形成されたTiN膜上に、図7に示す成膜装置を用いて、成膜温度300℃で膜厚1nmのAl2O3膜を成膜し、この上に、成膜温度400℃で膜厚6nmのAl2O3膜を成膜した。成膜時に用いた前駆体ガスはTMA(トリメチルアルミニウム)である。
(比較実験例1)
平坦な基板上に形成されたTiN膜上に、図7に示す成膜装置を用いて、成膜温度300℃で膜厚7nmのAl2O3膜を成膜した。
(比較実験例2)
平坦な基板上に形成されたTiN膜上に、図7に示す成膜装置を用いて、成膜温度400℃で膜厚7nmのAl2O3膜を成膜した。
また、実験例1および比較実験例1、2で成膜されたAl2O3膜について、各種強度の電界をかけ、リーク電流を測定した。各Al2O3膜における電界強度とリーク電流の関係を図9に示す。
図8に示すように、Al2O3膜の膜厚が1.0nm以下の範囲では、400℃で成膜したAl2O3膜(比較実験例2)よりも300℃で成膜したAl2O3膜(比較実験例1)の方が、確実に欠陥密度が低く、膜厚が1.5nmを超えた範囲では、400℃で成膜したAl2O3膜(比較実験例2)の方が300℃で成膜したAl2O3膜(比較実験例1)よりも、確実に欠陥密度が低くなっている。
これらの対比から見ると、Al2O3膜の誘電体層に関し、低温側で成膜する第1の誘電体層の膜厚が2nm以下であれば、欠陥密度を低減することができ、高温側で成膜する第2の誘電体層の膜厚が2〜7nmの範囲に形成されているならば、欠陥密度を低減できるので、両者が望ましい膜厚範囲であるならば、全体として欠陥密度の低い容量絶縁膜を得ることができる。
(実施例1)
まず、前記実施形態に準じた方法および材料を用いて、キャパシタ用シリンダまでの各部を形成した半導体基板を用意した。そして、このキャパシタ用シリンダ内に、CVD法によってTiN膜よりなる下部金属電極を形成した。
そして、図7に示す成膜装置を用いて、下部金属電極および隔壁部分の上に、成膜温度300℃で膜厚1nmのAl2O3膜(第1の誘電体層)を形成した。成膜条件は、以下の通りである。
第2の誘電体層の成膜条件:前駆体ガス(TMA)、酸化ガス:オゾン、パージガス:Arガス。
以上のようにして第1の誘電体層および第2の誘電体層によって構成された容量絶縁膜を形成した。
そして、この容量絶縁膜の上に、TiN膜よりなる上部金属電極を形成し、以上の工程により、半導体記憶装置を製造することができた。
前記実施形態に準じた方法および材料を用いて、キャパシタ用シリンダまでの各部を形成した半導体基板を用意した。そして、このキャパシタ用シリンダ内に、CVD法によってTiN膜よりなる下部金属電極を形成した。
そして、図7に示す成膜装置を用いて、下部金属電極および隔壁部分の上に、成膜温度550℃、ジクロルシラン、アンモニア、窒素を用いて膜厚1nmのSi3N4膜(第1の誘電体層)を成膜し、この上に、成膜温度300℃でTEMAZ(テトラキシエチルアミノジルコニウム)を用いて膜厚6nmのZrO2膜(第2の誘電体層)を成膜することによって容量絶縁膜を形成する以外は、実施例1と同様にして半導体装置を製造した。
以上のようにして第1の誘電体層および第2の誘電体層によって構成された容量絶縁膜を備えた半導体記憶装置を得ることができた。パージガスはArガスとした。
(実施例3)
前記実施形態に準じた方法および材料を用いて、キャパシタ用シリンダまでの各部を形成した半導体基板を用意した。そして、このキャパシタ用シリンダ内に、CVD法によってTiN膜よりなる下部金属電極を形成した。
そして、図7に示す成膜装置を用いて、下部金属電極および隔壁部分の上に、成膜温度300℃でTMA(トリメチルアルミニウム)を用いて膜厚1nmのAl2O3膜(第1の誘電体層)を成膜し、この上に、TEMAH(テトラキシエチルメチルアミノハフニウム)を用いて膜厚7nmのHfO2膜(第2の誘電体層)を成膜することによって容量絶縁膜を形成し、上部金属電極としてRu膜を形成すること、以下の条件以外は、実施例1と同様にして半導体装置を製造した。パージガスはArガスとした。
以上のようにして第1の誘電体層および第2の誘電体層によって構成された容量絶縁膜を備えた半導体記憶装置を得ることができた。
まず、前記実施形態に準じた方法および材料を用いて、キャパシタ用シリンダまでの各部を形成した半導体基板を用意した。そして、このキャパシタ用シリンダ内に、CVD法によってRu膜よりなる下部金属電極を形成した。
そして、図7に示す成膜装置を用いて、下部金属電極および隔壁部分の上に、成膜温度300℃でPET(ペンタエトキシタンタル)を用いて膜厚2nmのTa2O5膜(第1の誘電体層)形成し、第1の誘電体層上に、成膜温度450℃で膜厚6nmのTa2O5膜を成膜した。パージガスはArガスとした。
次に、半導体基板を、水素を含む雰囲気中、450℃で10分間アニール処理を行った。そして、この容量絶縁膜の上に、Ru膜よりなる上部金属電極を形成した。
以上のようにして第1の誘電体層および第2の誘電体層によって構成された容量絶縁膜を備えた半導体記憶装置を得ることができた。
まず、前記実施形態に準じた方法および材料を用いて、キャパシタ用シリンダまでの各部を形成した半導体基板を用意した。そして、このキャパシタ用シリンダ内に、CVD法によってTiN膜よりなる下部金属電極を形成した。
そして、図7に示す成膜装置を用いて、下部金属電極および隔壁部分の上に、成膜温度300℃で膜厚2nmのHfO2膜(第1の誘電体層)を形成し、この上に、成膜温度350℃でTEMAH(テトラキシエチルメチルハフニウム)を用いて膜厚6nmのHfO2膜(第2の誘電体層)を成膜することによって容量絶縁膜を形成し、上部金属電極としてRu膜を形成すること、以下の条件以外は、実施例1と同様にして半導体装置を製造した。パージガスはArガスとした。
以上のようにして第1の誘電体層および第2の誘電体層によって構成された容量絶縁膜を備えた半導体記憶装置を得ることができた。
9…ソース、10…ドレイン、 11…第1の層間絶縁膜、 12…セルコンタクト孔、13…セルコンタクトプラグ、 14…第2の層間絶縁膜、 15…ビットコンタクト孔、 16…ビットコンタクトプラグ、 17…ビット線、 18…第3の層間絶縁膜、 19…容量コンタクト孔、 20…容量コンタクトプラグ、 21…窒化膜、 22…第4の層間絶縁膜、23…第5の層間絶縁膜、24…キャパシタ用深穴シリンダ、 25…下部金属電極、 26…第1の誘電体層、 27…第2の誘電体層、 28…容量絶縁膜、 29…上部金属電極、 100…成膜装置、 103…第1の原子層堆積室、 104…第2の原子層堆積室、 114…ステージ、 131…ステージ、
Claims (14)
- 下部金属電極、容量絶縁膜および上部金属電極が、積層されて構成されたキャパシタを有する半導体装置の製造方法であって、前記下部金属電極上に誘電体の構成元素を含む前駆体ガスを用いる気相成膜技術によって第1の誘電体層を形成する第1の工程と、前記第1の誘電体層上に誘電体の構成元素を含む前駆体ガスを用いる気相成膜技術によって第2の誘電体層を形成する第2の工程を行うことによって前記容量絶縁膜を形成するに際し、
前記第1の工程における成膜温度を、前記第2の工程における成膜温度より低くすることを特徴とする半導体装置の製造方法。 - 前記第1の工程および第2の工程において、前記気相成膜技術として、原子層堆積法を用いることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1の工程および第2の工程において、前記原子層堆積法は、金属を含む前駆体ガスの反応によって生じた金属を、被成膜面に被着させることによって金属膜を成膜する工程と、酸化ガスによって、前記金属膜を酸化し、誘電体層に転化させる工程とを交互に行うものであることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記第1の工程において、酸化ガスとして水蒸気を用いることを特徴とする請求項3記載の半導体装置の製造方法。
- 前記第2の工程において、酸化ガスとしてオゾンガスを用いることを特徴とする請求項3または請求項4に記載の半導体装置の製造方法。
- 前記第1の誘電体層の酸素透過性を前記第2の誘電体層の酸素透過性より低くすることを特徴とする請求項1〜請求項5のいずれかに記載の半導体装置の製造方法。
- 前記第1の工程において、その成膜雰囲気中に窒素を供給することを特徴とする請求項1〜請求項6のいずれかに記載の半導体装置の製造方法。
- 前記第1の工程で形成する第1の誘電体層として窒化シリコンまたは酸化アルミニウムの少なくともいずれかを主材料とすることを特徴とする請求項1〜請求項7のいずれかに記載の半導体装置の製造方法。
- 請求項1〜請求項8のいずれかに記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
- 下部金属電極、容量絶縁膜および上部金属電極が積層されて構成されたキャパシタを有する半導体装置であって、
前記容量絶縁膜が、第1の誘電体層と第2の誘電体層を具備して構成され、前記第1の誘電体層と第2の誘電体層についてそれらの欠陥密度を膜厚7nm以下の範囲で膜厚方向に比較した場合、第1の誘電体膜が下部金属電極側において第2の誘電体膜よりも欠陥密度が低く、第2の誘電体膜が膜厚方向中央側から上部金属電極側において第1の誘電体膜よりも欠陥密度が低くされてなることを特徴とする半導体装置。 - 下部金属電極、容量絶縁膜および上部金属電極が積層されて構成されたキャパシタを有する半導体装置であって、
前記容量絶縁膜が、第1の誘電体層と第2の誘電体層を具備して構成され、前記第1の誘電体層の酸素透過性が前記第2の誘電体層の酸素透過性よりも低くされてなることを特徴とする半導体装置。 - 前記第1の誘電体層が窒化シリコン、酸化アルミニウム、五酸化タンタルのいずれかからなることを特徴とする請求項10または請求項11に記載の半導体装置。
- 前記第2の誘電体層が酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、五酸化タンタルのいずれかからなることを特徴とする請求項10〜12のいずれかに記載の半導体装置。
- 前記第1の誘電体層の膜厚が2nm以下、前記第2の誘電体層の膜厚が2〜7nmの範囲に形成されてなることを特徴とする請求項10〜13のいずれかに記載の半導体装置。
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