KR20170016823A - 시안계 전해 금 도금욕 및 이것을 사용하는 범프 형성 방법 - Google Patents

시안계 전해 금 도금욕 및 이것을 사용하는 범프 형성 방법 Download PDF

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Abstract

본 발명에 의해, 금원으로서의 시안화금염을 금 농도로 0.1 ∼ 15 g/ℓ 와, 옥살산염을 옥살산으로서 2.5 ∼ 50 g/ℓ 와, 무기산 전도염 5 ∼ 100 g/ℓ 와, 수용성 다당류를 0.1 ∼ 50 g/ℓ 와, 결정 조정제를 금속 농도로 0.1 ∼ 100 ㎎/ℓ 를 함유하고, 열처리 후의 피막 경도가 70 ∼ 120 HV 가 되는 금 범프를 형성할 수 있는 시안계 전해 금 도금욕이 제공된다.

Description

시안계 전해 금 도금욕 및 이것을 사용하는 범프 형성 방법{CYANIDE ELECTROLYTIC GOLD PLATING BATH AND BUMP FORMATION METHOD USING SAME}
본 발명은 시안계 전해 금 도금욕에 관한 것이다. 또, 패터닝된 반도체 웨이퍼 상에, 그 시안계 전해 금 도금욕을 사용하여 소정 경도의 금 범프를 형성하는 범프 형성 방법에 관한 것이다.
반도체 웨이퍼를 프린트 배선 기판에 장착하는 방법으로서, 전극 접합 방법이 있다. 전극 접합 방법은, 반도체 웨이퍼의 집적 회로에 형성되는 금 범프와 프린트 배선 기판 상에 형성되는 기판 전극을 접속하는 방법이다. 도 2 는, 반도체 칩이 전극 접합 방법에 의해 장착되어 있는 프린트 배선 기판의 구조의 일례를 나타내는 단면도이다.
도 2 에 있어서, 10 은 프린트 배선 기판, 16 은 반도체 칩이다. 프린트 배선 기판 (10) 은, 경질 기판 (11) 의 표면에 기판 배선 패턴 (12) 및 기판 전극 (14) 이 적층되어 있다. 반도체 칩 (16) 은, 반도체 웨이퍼 (1) 의 표면에 회로층 (1') 및 Al (알루미늄) 전극 (2), 패시베이션막 (3) 이 순차 적층되어 있다. Al 전극 (2) 의 표면에 있어서의 패시베이션막 (3) 의 개구부에는, TiW 스퍼터막 (4), 금 스퍼터막 (5), 금 범프 (7) 가 순차 적층되어 있다.
프린트 배선 기판 (10) 의 기판 전극 (14) 과 반도체 칩 (16) 의 금 범프 (7) 는 전기적으로 접합되어 있다. 전기적인 접합으로는, 이방성 도전 접착제 (20) 를 사용하는 방법이나 공정 (共晶) 접합을 들 수 있다. 이방성 도전 접착제란, Ni/Au 도금층에 의해 피복된 수지 입자가 에폭시 수지 등의 열경화성 수지에 균일하게 분산되어 있는 접착제를 말한다. 공정 접합이란, 열압착이나 초음파에 의해 공정을 형성시켜 기판 전극과 금 범프를 접합하는 전극 접합을 말한다. 도 2 에 있어서는, 프린트 배선 기판 (10) 의 기판 전극 (14) 과 반도체 칩 (16) 의 금 범프 (7) 는 이방성 도전 접착제 (20) 를 개재하여 전기적으로 접합되어 있다.
금 범프 (7) 의 열처리 후의 피막 경도는 60 HV 이하이다. 금 범프 (7) 의 열처리 후의 피막 경도는, 이방성 도전 접착제 (20) 에 함유되는 도전 입자의 경도나 기판 전극 (14) 의 재질 등에 따라 60 HV 이하의 범위에 있어서 적절히 조정된다.
최근, 휴대 전화나 노트형 퍼스널 컴퓨터 등의 전자 기기의 경량화, 소형화, 고성능화가 진행됨에 따라, 전자 부품의 소형화가 요구되고 있다. 소형화된 전자 부품에 있어서는, 회로의 집적 밀도의 고도화 및 파인 피치화가 진행되고 있다. 전극 간의 피치 폭이 5 ∼ 20 ㎛ 인 좁은 회로가 형성된 프린트 배선 기판과 반도체 웨이퍼를 전기적으로 접합하는 경우, 인접하는 금 범프끼리가 접촉하는 문제가 발생하고 있다. 그 원인은, 기판 전극과 범프의 열압착시에, 금 범프가 면방향으로 변형되기 때문이라고 생각된다. 종래의 피막 경도가 60 HV 이하인 금 범프는, 피막 경도가 지나치게 낮다. 그 때문에, 피치 폭이 좁은 회로가 형성되어 있는 프린트 배선 기판과의 접합에는 적합하지 않다. 따라서, 종래 제조되는 금 범프보다 높은 피막 경도를 갖는 금 범프를 형성하는 것이 요구되고 있다.
금 범프를 형성할 때에 사용하는 전해 금 도금욕으로는, 아황산금을 금원으로 하는 비시안계 전해 금 도금욕과, 시안화금을 금원으로 하는 시안계 전해 금 도금욕이 있다. 비시안계 전해 금 도금욕에 있어서는, 피막 경도가 높은 금 범프를 형성하는 방법이 공지되어 있다 (특허문헌 1). 특허문헌 1 에는, 폴리알킬렌글리콜 및/또는 양쪽성 계면 활성제가 첨가된 비시안계 전해 금 도금욕이 개시되어 있다. 이 비시안계 전해 금 도금욕은, 금 피막 중에 불순물이 취입되어, 금 피막의 재결정화가 저해된다. 그 결과, 고경도의 금 피막을 형성할 수 있다.
일본 공개특허공보 2009-57631호
특허문헌 1 에 개시되는 비시안계 전해 금 도금욕은, 시안계 전해 금 도금욕과 비교하여 약품 비용이 비싸다. 또, 금 도금욕의 안정성이 낮기 때문에, 욕 (浴) 관리가 곤란하다. 그 때문에, 저비용화의 요청, 욕 관리의 용이성, 시안계 전해 금 도금욕에서의 파인 패터닝에 적합한 포토레지스트의 개량이 진행된 것 등에 따라, 시안계 전해 금 도금욕을 사용하고자 하는 사업자가 증가하고 있다.
그러나, 시안계 전해 금 도금욕에 비시안계 전해 금 도금욕과 동일하게 유기 첨가제를 첨가해도, 형성되는 금 피막에는 불순물이 거의 공석 (共析) 되지 않는다. 따라서, 형성되는 금 피막의 금 순도가 높기 때문에, 열처리 후에 유연해진다. 즉, 고경도의 금 피막을 형성할 수 있는 시안계 전해 금 도금욕은, 아직 실용화되어 있지 않다.
본 발명의 목적은, 열처리 후의 피막 경도가 높은 금 범프를 형성할 수 있는 시안계 전해 금 도금욕을 제공하는 것에 있다.
본 발명자들은 예의 연구한 결과, 시안계 전해 금 도금욕에 옥살산염 및 수용성 다당류를 첨가함으로써, 피막 경도가 높은 금 범프를 형성할 수 있음을 알아내어, 본 발명을 완성하기에 이르렀다. 상기 과제를 해결하는 본 발명은, 이하에 기재하는 것이다.
[1] 금원으로서의 시안화금염을 금 농도로 0.1 ∼ 15 g/ℓ 와,
옥살산염을 옥살산으로서 2.5 ∼ 50 g/ℓ 와,
무기산 전도염을 5 ∼ 100 g/ℓ 와,
수용성 다당류를 0.1 ∼ 50 g/ℓ 와,
결정 조정제를 금속 농도로 1 ∼ 100 ㎎/ℓ 를 함유하는 시안계 전해 금 도금욕.
[2] 상기 수용성 다당류가 덱스트린, α-시클로덱스트린, β-시클로덱스트린 및 덱스트린에서 선택되는 1 종 또는 2 종 이상인 [1] 에 기재된 시안계 전해 금 도금욕.
[3] 상기 결정 조정제가 Tl 화합물, Pb 화합물 및 As 화합물에서 선택되는 1 종 또는 2 종 이상인 [1] 에 기재된 시안계 전해 금 도금욕.
[4] 패터닝된 반도체 웨이퍼 상에, [1] 내지 [3] 에 기재된 시안계 전해 금 도금욕을 사용하여 전해 금 도금을 실시한 후, 200 ∼ 300 ℃ 에서 5 ∼ 600 분간 열처리함으로써, 피막 경도가 70 ∼ 120 HV 인 금 범프를 형성하는 범프 형성 방법.
본 발명의 시안계 전해 금 도금욕을 사용하여 형성된 금 범프는, 피막 경도가 70 ∼ 120 HV 이고, 파인 피치의 전자 부품에 있어서의 반도체 웨이퍼와 기판의 전기적 접합에 적합하다. 또, 본 발명의 전해 금 도금욕은 시안화금염을 사용하기 때문에, 비시안계의 전해 금 도금욕과 비교하여 욕 관리가 용이하다. 본 발명의 시안계 전해 금 도금욕을 사용하면, 고경도의 금 범프를 저비용으로 형성할 수 있다. 따라서, 본 발명은, 소형의 전자 부품의 생산 코스트 저감에 기여한다.
도 1 은, 본 발명의 시안계 전해 금 도금욕을 사용하여 형성된 금 범프의 일례를 나타내는 단면도이다.
도 2 는, 프린트 배선 기판에 반도체 칩을 장착한 상태의 일례를 나타내는 단면도이다.
본 발명의 시안계 전해 금 도금욕은, 금원으로서의 시안화금염과, 옥살산염과, 무기산 전도염과, 수용성 다당류와, 결정 조정제를 함유한다. 본 발명의 시안계 전해 금 도금욕을 사용하여 형성되는 금 범프는, 열처리 후의 피막 경도가 70 ∼ 120 HV 이다. 이하, 본 발명의 시안계 전해 금 도금욕을 구성하는 각 성분에 대해 설명한다.
[시안화금염]
본 발명의 시안계 전해 금 도금욕에는, 금원으로서 공지된 시안화금염을 제한 없이 사용할 수 있다. 시안화금염으로는, 시안화금칼륨, 시안화금나트륨, 시안화금암모늄이 예시된다.
시안화금염의 배합량은, 금 농도로서 0.1 ∼ 15 g/ℓ 이고, 4 ∼ 15 g/ℓ 가 바람직하다. 금 농도가 0.1 g/ℓ 미만인 경우, 음극 전류 효율이 낮아, 금 막두께가 불균일해지거나, 원하는 금 막두께를 얻지 못하게 되거나 한다. 또한, 금 막두께는 10 ∼ 20 ㎛ 인 것이 바람직하다. 금 농도가 15 g/ℓ 를 초과하는 경우, 음극 전류 효율이 금 이온 농도에 비례하여 증대되지 않게 되므로 효율적이지 않다. 또, 도금액의 반출에 의한 금 메탈의 손실이 커진다. 그 때문에, 생산 코스트가 상승한다.
[전도염]
본 발명의 시안계 전해 금 도금욕은, 무기산 전도염과, 적어도 옥살산염을 함유하는 유기산 전도염이 병용된다. 옥살산염을 사용하지 않는 경우, 포토레지스트와 웨이퍼 사이에 도금이 파고들어, 패턴 외 석출이 일어나기 때문에 바람직하지 않다. 즉, 도금이 파고든 만큼 금 스퍼터막의 도금 피막이 두꺼워져, 금 도금 후의 UBM 층의 에칭 처리 공정에서 다 제거되지 않고 도통 불량이 되는 경우가 있다. 무기산 전도염을 사용하지 않는 경우, 범프 높이의 편차가 커져 바람직하지 않다.
무기산 전도염으로는 인산염을 사용한다. 인산염으로는, 인산나트륨, 인산칼륨, 인산마그네슘, 인산암모늄이 예시되고, 인산칼륨을 사용하는 것이 바람직하다. 무기산 전도염의 배합량은 5 ∼ 100 g/ℓ 이고, 10 ∼ 80 g/ℓ 인 것이 바람직하고, 20 ∼ 70 g/ℓ 인 것이 보다 바람직하다.
유기산 전도염으로는 적어도 옥살산염을 사용한다. 옥살산염으로는, 옥살산칼륨, 옥살산나트륨, 옥살산암모늄이 예시된다. 옥살산염의 배합량은, 옥살산으로서 2.5 ∼ 50 g/ℓ 이고, 10 ∼ 30 g/ℓ 가 바람직하다. 2.5 g/ℓ 미만인 경우 도금 파고듦이 발생하고, 100 g/ℓ 를 초과하는 경우 도금 외관이 불량이 되기 쉬워진다. 옥살산염 이외의 유기산 전도염으로는, 시트르산염, 포름산염이 예시된다. 시트르산염, 포름산염으로는, 시트르산칼륨, 포름산칼륨이 예시된다. 이들은 단독으로 사용해도 되고, 2 종 이상을 병용해도 된다. 유기산 전도염의 배합량은 5 ∼ 150 g/ℓ 이고, 20 ∼ 140 g/ℓ 인 것이 바람직하고, 30 ∼ 130 g/ℓ 인 것이 보다 바람직하다. 전도염의 배합량이 상기 범위를 초과하는 경우, 균일 전착성이 악화되거나, 금 도금 피막에 버닝을 발생시키거나 하는 경우가 있다.
[수용성 다당류]
본 발명의 시안계 전해 금 도금욕에 있어서는, 공지된 수용성 다당류를 사용할 수 있다. 입수 용이성의 관점에서는, 덱스트린, α-시클로덱스트린, β-시클로덱스트린, 덱스트린을 예시할 수 있다. 이들 수용성 다당류는, 단독으로 사용해도 되고, 2 종류 이상을 병용해도 된다.
열처리 후의 금 범프의 피막 경도를 70 ∼ 120 HV 의 고경도로 하는 경우, 수용성 다당류의 배합량은 0.1 ∼ 50 g/ℓ 가 바람직하고, 0.5 ∼ 30 g/ℓ 가 보다 바람직하다. 배합량이 0.1 g/ℓ 미만인 경우, 열처리 후의 금 범프의 피막 경도가 60 HV 미만이 된다. 그러한 금 범프는, 기판과 반도체 웨이퍼의 열압착에 의해 변형되기 쉽다. 반도체 웨이퍼 상의 회로가 파인 피치로 형성되어 있는 경우, 변형된 금 범프끼리가 접촉하여 접합에 문제가 생길 우려가 있다. 또, 이방성 도전 접착제 중의 도전 입자의 경도에 대하여 금 범프의 피막 경도가 지나치게 낮으면, 열압착 공정에서 도전 입자가 금 범프 중에 매몰된다. 그 결과, 금 범프와 기판 전극 사이에 도전 입자가 열압착되지 않는다. 배합량이 50 g/ℓ 를 초과하는 경우, 도금의 버닝이 발생하여 외관 불량이 된다.
상기 수용성 다당류를 함유하는 본 발명의 시안계 전해 금 도금욕을 사용하여, 다음에 상세하게 설명하는 방법으로 도금을 실시함으로써, 열처리 후의 피막 경도가 70 ∼ 120 HV 인 금 범프를 형성할 수 있다.
열처리 후의 금 범프의 피막 경도는, 수용성 다당류의 종류나 배합량을 조절함으로써 제어할 수 있다. 그 이유는 명확하지 않지만, 상기 소정의 수용성 다당류가 금 피막 중에 불순물로서 취입되기 쉬운 성질을 갖기 때문이라고 추찰된다. 즉, 시안계 전해 금 도금욕 중에 배합되는 수용성 다당류는 금 피막 중에 공석됨으로써, 열처리 후의 금의 재결정화를 억제한다. 이로써, 열처리 후의 피막 경도가 높은 금 범프를 형성할 수 있다고 생각된다.
금 범프의 피막 경도는, 도전 입자의 종류나 상대 금속의 경도와의 상대성, 회로의 피치 폭 등 여러 가지 조건을 고려하여 선택된다.
[결정 조정제]
본 발명의 시안계 전해 금 도금욕에 있어서는, 결정 조정제로서 Tl 화합물, Pb 화합물 또는 As 화합물을 첨가한다. Tl 화합물로는, 포름산탈륨, 말론산탈륨, 황산탈륨, 질산탈륨이 예시된다. Pb 화합물로는, 시트르산납, 질산납, 황산납이 예시된다. 바람직하게는 질산납이 사용된다. As 화합물로는, 삼산화이비소가 예시된다. 이들 Tl 화합물, Pb 화합물 및 As 화합물은 단독으로 사용해도 되고, 2 종 이상을 병용해도 된다.
결정 조정제의 배합량은, 본 발명의 목적을 저해하지 않는 범위에서 적절히 결정할 수 있다. 통상적으로, 금속 농도로서 0.1 ㎎ ∼ 100 ㎎/ℓ 이고, 0.5 ∼ 50 ㎎/ℓ 가 바람직하고, 1 ∼ 30 ㎎/ℓ 가 보다 바람직하다. 배합량이 100 ㎎/ℓ 를 초과하는 경우, 도금 균일 전착성이 악화될 우려가 있다. 또, 얻어지는 금 도금 피막의 외관에 불균일이 생긴다. 배합량이 0.1 ㎎/ℓ 미만인 경우, 얻어지는 금 도금 피막에 버닝이 발생한다.
[그 밖의 성분]
본 발명의 시안계 전해 금 도금욕에 있어서는, 상기 성분 이외에, 본 발명의 목적을 저해하지 않는 범위에서 pH 조정제 등의 성분을 함유시킬 수 있다. pH 조정제로는, 수산화나트륨, 수산화칼륨, 수산화암모늄 및 인산, 시트르산, 옥살산이 예시된다.
[금 범프의 형성 방법]
본 발명의 시안계 전해 금 도금욕을 사용하고, 통상적인 방법에 따라 도금 조작을 실시함으로써, 피막 경도가 70 ∼ 120 HV 이고, 막두께가 10 ∼ 50 ㎛ 인 금 피막을 형성할 수 있다. 본 발명의 시안계 전해 금 도금욕을 사용하여, 반도체 웨이퍼 상에 금 범프를 형성하는 방법을 도 1 을 참조하면서 설명한다.
(1) 적층 공정
도 1 은, 본 발명의 시안계 전해 금 도금욕을 사용하여 형성된 금 범프의 일례를 나타내는 단면도이다. 먼저, 반도체 웨이퍼 (1) 의 회로층 (1') 이 형성된 면에 Al 전극 (2) 이 형성된다. 다음으로, 회로층 (1') 의 표면에, 회로층 (1') 및 Al 전극 (2) 을 피복하는 패시베이션막 (3) 이 성막된다. 패시베이션막 (3) 에는, Al 전극 (2) 의 일부를 노출시키는 위치에 개구부 (3a) 가 형성된다. 패시베이션막 (3) 의 표면에는, TiW 스퍼터막 (4) 이 성막된다. 패시베이션막 (3) 및 패시베이션막 (3) 의 개구부 (3a) 로부터 노출되는 Al 전극 (2) 은, TiW 스퍼터막 (4) 에 의해 피복된다. TiW 스퍼터막 (4) 의 표면에는, Au 스퍼터막 (5) 이 성막된다. TiW 스퍼터막 (4) 및 Au 스퍼터막 (5) 은, Under Bump Metal (UBM) 층 (6) 을 구성한다. UBM 층 (6) 의 표면에는, 레지스트막 (8) 이 성막되어 마스킹된다. 레지스트막 (8) 에는, Au 스퍼터막 (5) 의 일부를 노출시키는 개구부 (8a) 가 형성된다. 레지스트막 (8) 의 개구부 (8a) 는, 레지스트막 (8) 의 하층에 있어서 Al 전극 (2) 이 위치하는 영역에 형성된다. 레지스트막 (8) 의 재료로는, 네거티브형 포토레지스트 등을 사용하는 것이 바람직하다.
(2) 전해 금 도금 공정
적층 구조가 형성된 반도체 웨이퍼 (1) 를 피도금물로 하고, pH 나 액온, 전류 밀도가 적절히 조정된 본 발명의 시안계 전해 금 도금욕을 사용하여 원하는 막두께가 될 때까지 전해 금 도금을 실시한다. 본 발명의 금 도금욕은, 소지 (素地) 가 메탈라이즈되고, 도전성이 높은 것이면, 피도금물을 가리지 않는다. 특히, 레지스트막 (8) 을 사용하여 패터닝한 실리콘 웨이퍼의 회로 상이나, GaAs 웨이퍼 등의 화합물 웨이퍼의 회로 상에 있어서의 금 범프 형성에 바람직하다.
본 발명의 시안계 전해 금 도금욕은, pH 4.0 ∼ 8.0 에서 사용하는 것이 바람직하고, pH 5.0 ∼ 7.0 에서 사용하는 것이 보다 바람직하다. pH 가 4.0 미만인 경우, 음극 전류 효율이 저하되어, 얻어지는 금 피막이 충분한 막두께로 되지 않는다. pH 가 8.0 을 초과하는 경우, 얻어지는 금 피막의 외관이 적색화된다.
본 발명의 시안계 전해 금 도금욕의 액온은 30 ∼ 80 ℃ 가 바람직하고, 40 ∼ 70 ℃ 가 보다 바람직하다. 도금욕의 액온이 상기 범위를 벗어나면, 음극 전류 효율이 저하되거나, 금 도금욕의 안정성을 저해하거나 하기 때문에 바람직하지 않다.
본 발명의 시안계 전해 금 도금욕을 사용하는 경우의 전류 밀도는, 도금액의 조성이나 액온, 그 밖의 조건을 감안하여 설정된다. 따라서, 일의적으로는 결정할 수 없지만, 예를 들어, 금 농도가 8 g/ℓ 의 도금액을 액온 55 ℃ 에서 사용하는 경우, 전류 밀도는 0.5 ∼ 1.0 A/d㎡ 로 설정하는 것이 바람직하다. 적절한 전류 밀도로 설정되지 않은 경우, 도금 외관이나 도금 피막의 특성에 이상이 생길 우려가 있다. 또, 도금욕이 불안정해져 도금액 성분의 분해가 일어나는 경우가 있다.
전해 금 도금 후, 반도체 웨이퍼 (1) 의 레지스트막 (8) 은, 용제에 의해 용해 제거된다. 레지스트막 (8) 이 제거됨으로써, 금 범프 (7) 로 피복되어 있지 않은 영역의 UBM 층 (6) 이 노출된다. 노출된 UBM 층 (6) 은 에칭 등에 의해 제거된다. 이로써, 금 범프 (7) 로 피복되어 있지 않은 영역에서는 패시베이션막 (3) 이 노출된다. 금 범프 (7) 로 피복되어 있는 UBM 층 (6) 은 이 공정에서 제거되지 않고, 적층 구조가 유지된다.
(3) 열처리 공정
UBM 층 (6) 과 레지스트막 (8) 이 제거된 후, 금 범프 (7) 가 형성된 반도체 웨이퍼 (1) 는, 200 ∼ 300 ℃ 에서 열처리 된다. 열처리 시간은 5 분간 이상이고, 30 ∼ 600 분간인 것이 바람직하다. 열처리에는 파인 오븐 등이 사용된다. 파인 오븐은, 열처리에 필요한 시간, 챔버 내부를 설정 온도로 일정 시간 유지할 수 있기 때문에 그 열처리에 적합하다. 열처리 후, 반도체 웨이퍼 (1) 는 자연 냉각된다. 온도 저하의 과정에서 금이 재결정화됨으로써 피막 경도가 변화한다. 상기 형성 방법에 의해 얻어지는 금 범프의 피막 경도는 70 ∼ 120 HV 이고, 종래의 금 범프보다 고경도이다.
본 발명의 시안계 전해 금 도금욕은, 금원이나 도금액을 구성하는 성분을 보충 관리함으로써, 2 턴 이상 사용할 수 있다. 「1 턴」이란 금 도금욕 중의 금이 모두 도금에 소비된 상태를 말한다.
실시예
이하, 실시예에 의해 본 발명을 구체적으로 설명한다. 본 발명은 이들 실시예에 한정되는 것은 아니다.
피도금물로서, 소지 단면 조성이 Au/TiW/SiO2 인 실리콘 웨이퍼를 사용하였다. 실리콘 웨이퍼의 레지스트막에는, 네거티브형 포토레지스트 (JSR 사 제품명 : THB-121N) 를 사용하였다. 레지스트막에는, 배치 피치 20 ㎛ 로 패터닝된 개구부를 2 개 형성하였다. 하나의 개구부의 개구 형상은, 단변이 20 ㎛, 장변이 100 ㎛ 인 장방형이다. 다른 하나의 개구부의 개구 형상은, 한 변이 100 ㎛ 인 정방형이다.
표 1 - 2 에 기재하는 조성으로, 실시예 1 ∼ 12, 비교예 1 ∼ 5 의 도금액을 조제하였다. 조제된 도금액 1 ℓ 중에 피도금물을 침지하고, 표 1 - 2 에 기재하는 조건하에서, 금 막두께가 15 ㎛ 가 될 때까지 전해 도금 조작을 실시하고, 그 후 열처리를 실시하였다. 얻어진 금 범프의 물성을 이하에 기재하는 방법으로 측정하였다. 측정 결과는 표 1 - 2 에 기재하였다.
〔피막 경도 (비커스 경도 ; HV)〕
피도금물 상에 형성된 2 개의 금 범프 중, 한 변이 100 ㎛ 인 정방형 금 범프를 사용하여, 열처리 전 및 250 ℃ 에서 30 분간 열처리한 후의 금 범프의 경도를 측정하였다. 측정은, 미츠토요사 제조의 미소 경도 시험기 HM-221 을 사용하여 실시하였다. 측정 조건은, 측정 압자를 25 gf 하중에서 10 초 유지하였다.
〔욕 안정성〕
피도금물에 전해 금 도금을 실시한 후, 금 도금욕의 상태를 육안으로 관찰하였다.
○ : 금 도금욕에 분해나 침전이 관찰되지 않는다.
× : 금 도금욕에 분해나 침전이 관찰된다.
〔도금 피막 외관〕
피도금물에 형성된 금 범프의 표면 외관을 현미경을 사용하여 관찰하고, 색조, 불균일, 표면 조도를 육안으로 평가하였다.
○ : 색조, 불균일에 이상이 관찰되지 않는다.
× : 색조, 불균일에 이상이 관찰된다.
〔도금 파고듦〕
피도금물에 형성된 금 범프의 표면 외관을 현미경을 사용하여 관찰하고, 도금의 파고듦을 육안으로 평가하였다.
○ : 도금 파고듦이 관찰되지 않는다.
× : 도금 파고듦이 관찰된다.
Figure pct00001
Figure pct00002
실시예 1 ∼ 12 에서 형성된 금 범프는, 열처리 후의 피막 경도가 모두 70 ∼ 120 HV 의 범위 내로 고경도였다. 모든 금 범프가, 색조는 레몬 옐로우이며, 불균일이 없고 반광택 ∼ 무광택의 양호한 외관을 얻을 수 있었다. 욕 안정성도 양호하였다.
비교예 1 에서 형성된 금 범프는, 열처리 후의 피막 경도가 70 HV 미만으로 저경도였다. 색조는 레몬 옐로우이며, 불균일이 없고 반광택 ∼ 무광택의 양호한 외관이었다. 욕 안정성은 양호하였다.
비교예 2 에서 형성된 금 범프는, 열처리 후의 피막 경도가 70 HV 미만으로 저경도였다. 또, 포토레지스트와 웨이퍼 사이에 도금의 파고듦이 보였다. 얻어진 범프의 외관은, 불균일이 없고 반광택 ∼ 무광택의 양호한 외관이었다. 욕 안정성은 양호하였다.
비교예 3 에서 형성된 금 범프는, 열처리 후의 피막 경도가 90 HV 로 고경도였다. 그러나, 포토레지스트와 웨이퍼 사이에 도금의 파고듦이 보였다. 얻어진 범프의 외관은, 불균일이 없고 반광택 ∼ 무광택의 양호한 외관이었다. 욕 안정성은 양호하였다.
비교예 4 에서 형성된 금 범프는, 열처리 후의 피막 경도가 70 HV 미만으로 저경도였다. 또, 포토레지스트와 웨이퍼 사이에 도금의 파고듦이 보였다. 얻어진 범프의 외관은, 불균일이 없고 반광택 ∼ 무광택의 양호한 외관이었다. 욕 안정성은 양호하였다.
비교예 5 에서 형성된 금 범프는, 열처리 후의 피막 경도가 90 HV 로 고경도였다. 또, 포토레지스트와 웨이퍼 사이에 도금의 파고듦이 보였다. 얻어진 범프의 외관은 불균일이 있었다. 욕 안정성은 양호하였다.
1 : 반도체 웨이퍼
1' : 회로층
2 : Al 전극
3 : 패시베이션막
3a : 패시베이션막의 개구부
4 : TiW 스퍼터막
5 : 금 스퍼터막
6 : UBM 층
7 : 금 범프
7a : 금 범프의 표면
8 : 레지스트막
8a : 레지스트막의 개구부
10 : 프린트 배선 기판
11 : 경질 기판
12 : 기판 배선 패턴
14 : 기판 전극
16 : 반도체 칩
18 : 봉지재
20 : 이방성 도전 접착제

Claims (4)

  1. 금원으로서의 시안화금염을 금 농도로 0.1 ∼ 15 g/ℓ 와,
    옥살산염을 옥살산으로서 2.5 ∼ 50 g/ℓ 와,
    무기산 전도염을 5 ∼ 100 g/ℓ 와,
    수용성 다당류를 0.1 ∼ 50 g/ℓ 와,
    결정 조정제를 금속 농도로 0.1 ∼ 100 ㎎/ℓ 를 함유하는 것을 특징으로 하는 시안계 전해 금 도금욕.
  2. 제 1 항에 있어서,
    상기 수용성 다당류가 덱스트린, α-시클로덱스트린, β-시클로덱스트린 및 덱스트린에서 선택되는 1 종 또는 2 종 이상인 시안계 전해 금 도금욕.
  3. 제 1 항에 있어서,
    상기 결정 조정제가 Tl 화합물, Pb 화합물 및 As 화합물에서 선택되는 1 종 또는 2 종 이상인 시안계 전해 금 도금욕.
  4. 패터닝된 반도체 웨이퍼 상에, 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 시안계 전해 금 도금욕을 사용하여 전해 금 도금을 실시한 후, 200 ∼ 300 ℃ 에서 5 ∼ 600 분간 열처리함으로써, 피막 경도가 70 ∼ 120 HV 인 금 범프를 형성하는 범프 형성 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105543910B (zh) * 2015-12-25 2018-01-30 西南石油大学 一种镍‑钨合金复合镀层及其制备方法
WO2022140770A1 (en) * 2020-12-21 2022-06-30 Northwestern University SUPRAMOLECULAR GOLD STRIPPING FROM ACTIVATED CARBON USING α-CYCLODEXTRIN
CN113913879B (zh) * 2021-09-30 2022-08-09 深圳市联合蓝海黄金材料科技股份有限公司 无氰电镀金镀液及其应用和电镀制金凸块的方法以及金凸块和电子部件
CN116240597B (zh) * 2022-12-29 2024-03-26 华为技术有限公司 电镀金镀液及其应用
CN115928161B (zh) * 2022-12-29 2024-08-27 华为技术有限公司 电镀金镀液及其应用、金凸块及其制备方法、电子部件和电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000282255A (ja) * 1999-03-31 2000-10-10 Nippon Hyomen Kagaku Kk 金属表面処理方法
JP2004360006A (ja) * 2003-06-04 2004-12-24 Mitsubishi Chemicals Corp 金メッキ液および金メッキ方法
KR20070037315A (ko) * 2005-09-30 2007-04-04 엔.이. 켐캣 가부시키가이샤 금 범프 또는 금 배선의 형성 방법
KR20070083922A (ko) * 2004-11-02 2007-08-24 미쓰비시 가가꾸 가부시키가이샤 금도금액 및 금도금 방법
JP2009057631A (ja) 2007-08-07 2009-03-19 Ne Chemcat Corp バンプ形成用非シアン系電解金めっき浴及びバンプ形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3562120A (en) * 1966-09-07 1971-02-09 Sel Rex Corp Plating of smooth,semibright gold deposits
JPS5684495A (en) * 1979-12-12 1981-07-09 Electroplating Eng Of Japan Co Pure gold plating liquid
JPH0959792A (ja) * 1995-08-22 1997-03-04 Shinko Electric Ind Co Ltd 亜硫酸金めっき液
CN1394987A (zh) * 2002-08-20 2003-02-05 中国科学院电子学研究所 不被镍置换的镀金溶液
JP2007321213A (ja) * 2006-06-02 2007-12-13 Shinko Electric Ind Co Ltd 電解金めっき液及びその管理方法
JP4925792B2 (ja) * 2006-11-07 2012-05-09 メタローテクノロジーズジャパン株式会社 バンプ形成用非シアン系電解金めっき浴
CN102753732A (zh) * 2010-03-26 2012-10-24 美泰乐科技(日本)股份有限公司 氰系电解镀金浴及使用其的镀敷方法
CN103290440B (zh) * 2012-02-22 2016-12-14 美泰乐科技(日本)股份有限公司 金凸点形成用非氰系电解镀金浴及金凸点形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000282255A (ja) * 1999-03-31 2000-10-10 Nippon Hyomen Kagaku Kk 金属表面処理方法
JP2004360006A (ja) * 2003-06-04 2004-12-24 Mitsubishi Chemicals Corp 金メッキ液および金メッキ方法
KR20070083922A (ko) * 2004-11-02 2007-08-24 미쓰비시 가가꾸 가부시키가이샤 금도금액 및 금도금 방법
KR20070037315A (ko) * 2005-09-30 2007-04-04 엔.이. 켐캣 가부시키가이샤 금 범프 또는 금 배선의 형성 방법
JP2009057631A (ja) 2007-08-07 2009-03-19 Ne Chemcat Corp バンプ形成用非シアン系電解金めっき浴及びバンプ形成方法

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