KR20160123450A - 데이터 구동부 및 그의 구동방법 - Google Patents

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Abstract

본 발명은 소비전력을 최소화할 수 있도록 한 데이터 구동부에 관한 것이다.
본 발명의 실시예에 의한 데이터 구동부는 소스 샘플링 클럭에 대응하여 소스 스타트 펄스를 쉬프트시키면서 순차적으로 샘플링 펄스를 생성하는 쉬프트 레지스터들과; 상기 샘플링 펄스에 대응하여 적어도 하나의 채널로 공급될 현재 데이터들을 순차적으로 저장하는 샘플링 래치들과; 소스 출력 인에이블 신호에 대응하여 상기 샘플링 래치들에 저장된 상기 현재 데이터들을 동시에 입력받아 저장하는 홀딩 래치들과; 상기 샘플링 래치들 또는 홀딩 래치들과 공통적으로 접속되며, i(i는 자연수)번째 샘플링 래치 또는 홀딩 래치에 미리 저장된 이전 데이터와 상기 i번째 샘플링 래치 또는 홀딩 래치로 공급될 현재 데이터를 비교하여 제어 데이터를 생성하기 위한 데이터 감지부를 구비한다.

Description

데이터 구동부 및 그의 구동방법{DATA DRIVER AND DRIVING METHOD THEREOF}
본 발명의 실시예는 데이터 구동부 및 그의 구동방법에 관한 것으로, 특히 소비전력을 최소화할 수 있도록 한 데이터 구동부 및 그의 구동방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device : LCD), 유기전계발광 표시장치(Organic Light Emitting Display Device : OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들을 포함하는 화소부를 구비한다.
데이터 구동부는 외부로부터 공급되는 데이터를 이용하여 데이터신호를 생성하고, 생성된 데이터신호를 데이터선을 경유하여 화소로 공급한다. 이와 같은 데이터 구동부는 데이터선들과 각각 접속되는 오피 앰프를 구비한다.
오피 앰프는 자신에게 공급된 데이터신호를 데이터선으로 전달한다. 이와 같은 오피 앰프는 바이어스 전압(즉, 전류)에 대응하여 슬루율(Slew rate)이 결정된다. 바이어스 전압이 높은 경우에는 슬루율이 증가함으로써 화소의 충전시간을 단축할 수 있지만, 소비전력이 증가한다. 또한, 바이어스 전압이 낮은 경우에는 소비전력이 감소하지만, 슬루율이 감소되어 화소의 충전시간이 증가된다.
추가적으로, 데이터선들과 각각 접속되는 스위치들을 제어하여 소비전력을 감소시키기 위한 차지 쉐어링(Charge Sharing) 기술이 사용되고 있다. 하지만, 차지 쉐어링 기술이 데이터와 무관하게 적용되는 경우 소비전력이 상승될 수 있다.
따라서, 데이터에 대응하여 오피 앰프로 공급되는 바이어스 전압 및 차지 쉐어링 기술을 선택적으로 적용하여 소비전력을 최소화할 수 있는 데이터 구동부가 요구되고 있다. 또한, 바이어스 전압 및 차지 쉐어링을 선택적으로 적용하면서도 사이즈가 최소화될 수 있도록 데이터 구동부가 요구되고 있다.
따라서, 본 발명은 소비전력을 최소화할 수 있도록 한 데이터 구동부 및 그의 구동방법을 제공하는 것이다.
본 발명의 실시예에 의한 데이터 구동부는 소스 샘플링 클럭에 대응하여 소스 스타트 펄스를 쉬프트시키면서 순차적으로 샘플링 펄스를 생성하는 쉬프트 레지스터들과; 상기 샘플링 펄스에 대응하여 적어도 하나의 채널로 공급될 현재 데이터들을 순차적으로 저장하는 샘플링 래치들과; 소스 출력 인에이블 신호에 대응하여 상기 샘플링 래치들에 저장된 상기 현재 데이터들을 동시에 입력받아 저장하는 홀딩 래치들과; 상기 샘플링 래치들 또는 홀딩 래치들과 공통적으로 접속되며, i(i는 자연수)번째 샘플링 래치 또는 홀딩 래치에 미리 저장된 이전 데이터와 상기 i번째 샘플링 래치 또는 홀딩 래치로 공급될 현재 데이터를 비교하여 제어 데이터를 생성하기 위한 데이터 감지부를 구비한다.
실시 예에 의한, 상기 샘플링 래치들 각각과 접속되도록 형성되며, 상기 샘플링 펄스의 상승에지에 동기되어 구동되는 먹스 스위치들을 구비한다.
실시 예에 의한, i번째 먹스 스위치는 i번째 샘플링 펄스의 상승에지에 동기되어 상기 i번째 채널에 위치된 샘플링 래치 또는 홀딩 래치에 미리 저장된 상기 이전 데이터들을 상기 데이터 감지부로 공급한다.
실시 예에 의한, 상기 샘플링 래치들은 상기 샘플링 펄스의 하강에지에 동기되어 구동된다.
실시 예에 의한, 상기 데이터 감지부는 최상위 비트(MSB)를 포함한 적어도 하나 이상의 비트를 이용하여 상기 현재 데이터들과 상기 이전 데이터들을 비교한다.
실시 예에 의한, 상기 샘플링 펄스의 하강에지에 동기되어 상기 제어 데이터를 순차적으로 저장하기 위한 제 1저장 래치들과, 상기 소스 출력 인에이블 신호에 대응하여 상기 제 1저장 래치들에 저장된 상기 제어 데이터들을 동시에 입력받아 저장하는 제 2저장 래치들을 구비한다.
실시 예에 의한, 복수의 바이어스 전압을 생성하기 위한 바이어스 전압 생성부를 구비한다.
실시 예에 의한, 상기 홀딩 래치에 저장된 데이터들을 이용하여 데이터신호를 생성하기 위한 하나 이상의 디지털 아날로그 변환부와; 상기 디지털 아날로그 변환부 및 데이터선 사이에 위치되며, 상기 데이터신호를 상기 데이터선으로 전달하기 위한 오피 앰프와; 상기 제어 데이터에 대응하여 상기 복수의 바이어스 전압 중 어느 하나의 전압을 상기 오피 앰프로 공급하기 위한 전압 선택부를 구비한다.
실시 예에 의한, 상기 디지털 아날로그 변환부, 오피 앰프 및 전압 선택부는 각각의 채널마다 위치된다.
실시 예에 의한, 상기 데이터선 각각과 커패시터 사이에 접속되는 차지 쉐어링 스위치들과, 상기 제어 데이터에 대응하여 상기 차지 쉐어링 스위치의 턴-온 및 턴-오프를 채널별로 제어하기 위한 스위치 제어부들을 더 구비한다.
실시 예에 의한, 상기 쉬프트 레지스터들 각각은 소스 샘플링 펄스에 대응하여 소스 스타트 펄스 또는 이전단 출력신호를 쉬프트하기 위한 디 플립플롭과, 상기 디 플립플롭의 출력신호와 상기 소스 샘플링 펄스를 논리곱 연산하고, 연산된 파형을 상기 샘플링 펄스로써 출력하는 앤드 게이트를 구비한다.
실시 예에 의한, 상기 소스 샘플링 펄스를 상기 앤드 게이트로 전달하기 위한 버퍼를 더 구비한다.
본 발명의 실시예에 의한 데이터 구동부의 구동방법은 소스 샘플링 클럭에 대응하여 소스 스타트 펄스를 쉬프트시키면서 순차적으로 샘플링 펄스를 생성하는 단계와, 상기 샘플링 펄스에 대응하여 적어도 하나의 채널로 공급될 현재 데이터들을 순차적으로 샘플링 래치들에 저장하는 단계와, 소스 출력 인에이블 신호에 대응하여 상기 샘플링 래치들에 저장된 상기 현재 데이터들을 동시에 홀딩 래치들에 저장하는 단계와, 상기 샘플링 펄스의 상승에지에 동기되어 상기 현재 데이터들보다 앞서 공급되어 상기 샘플링 래치 또는 홀딩 래치에 저장된 이전 데이터들을 공급받고, 상기 이전 데이터들과 상기 현재 데이터들을 순차적으로 비교하여 제어 데이터를 생성하는 단계를 포함한다.
실시 예에 의한, 상기 샘플링 래치들은 상기 샘플링 펄스의 하강에지에 동기되어 구동된다.
실시 예에 의한, 상기 홀딩 래치에 저장된 데이터들을 이용하여 아날로그 데이터신호를 생성하는 단계와, 상기 제어 데이터에 대응하여 상기 아날로그 데이터신호를 데이터선으로 전달하는 오피 앰프로 공급될 바이어스 전압을 제어하는 단계를 포함한다.
실시 예에 의한, 상기 제어 데이터에 대응하여 상기 데이터선 각각과 커패시터 사이에 위치되는 차지 쉐어링 스위치의 턴-온 및 턴-오프를 채널별로 제어하는 단계를 더 포함한다.
본 발명의 실시예에 의한 데이터 구동부 및 그의 구동방법에 의하면 데이터의 변경여부에 대응하여 오피 앰프의 바이어스 전압 및 차지 쉐어링 스위치를 제어함으로써 소비전력을 최소화할 수 있다. 또한, 본원 발명에서는 데이터의 변경여부를 감지하는 데이터 감지부를 모든 채널에서 공용으로 사용하고, 이에 따라 데이터 구동부의 사이즈를 최소화할 수 있다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 블록도이다.
도 2a 및 도 2b는 차지 쉐어링을 위한 스위치들을 나타내는 도면이다.
도 3은 도 1에 도시된 데이터 구동부의 실시예를 개략적으로 나타내는 도면이다.
도 4는 도 3에 도시된 쉬프트 레지스터부, 샘플링 래치부, 홀딩 래치부, 먹스부 및 데이터 감지부의 실시예를 나타내는 도면이다.
도 5 및 도 6은 도 4에 도시된 데이터 구동부의 동작과정을 나타내는 파형도이다.
도 7은 도 4에 도시된 쉬프트 레지스터의 실시예를 나타내는 도면이다.
도 8은 도 7에 도시된 쉬프트 레지스터의 동작과정을 나타내는 파형도이다.
도 9는 도 1에 도시된 데이터 구동부의 다른 실시예를 개략적으로 나타내는 도면이다.
도 10은 도 9에 도시된 쉬프트 레지스터부, 샘플링 래치부, 홀딩 래치부, 먹스부 및 데이터 감지부의 실시예를 나타내는 도면이다.
이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 블록도이다. 도 1에서는 설명의 편의성을 위하여 표시장치가 액정 표시장치인 것으로 가정하여 설명하였지만, 본원 발명이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치는 화소부(100), 주사 구동부(110), 데이터 구동부(120), 타이밍 제어부(130) 및 호스트 시스템(140)을 구비한다.
화소부(100)는 액정패널의 유효 표시부를 의미한다. 액정패널은 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함) 기판과 컬러필터 기판을 포함한다. TFT 기판과 컬러필터 기판 사이에는 액정층이 형성된다. TFT 기판 상에는 데이터선(D)들 및 주사선(S)들이 형성되고, 주사선(S)들 및 데이터선(D)들에 의하여 구획된 영역에는 복수의 화소들이 배치된다.
화소들 각각에 포함되는 TFT는 주사선(S)으로부터의 주사신호에 응답하여 데이터선(D)을 경유하여 공급되는 데이터신호를 액정 커패시터(Clc)에 전달한다. 이를 위하여 TFT의 게이트전극은 주사선(S)에 접속되고, 제 1전극은 데이터선(D)에 접속된다. 그리고, TFT의 제 2전극은 액정 커패시터(Clc) 및 스토리지 커패시터(Storage Capacitor : SC)에 접속된다.
여기서, 제 1전극은 TFT의 소오스전극 및 드레인전극 중 어느 하나를 의미하며, 제 2전극은 제 1전극과 다른 전극을 의미한다. 일례로, 제 1전극이 소오스전극으로 설정되는 경우, 제 2전극은 드레인전극으로 설정된다. 또한, 액정 커패시터(Clc)는 TFT 기판에 형성되는 화소전극(미도시)과 공통전극 사이의 액정을 등가적으로 표현한 것이다. 스토리지 커패시터(SC)는 화소전극에 전달된 데이터신호의 전압을 다음 데이터신호가 공급될 때까지 일정시간 유지한다.
컬러필터 기판에는 블랙 매트릭스 및 컬러필터 등이 형성된다.
공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 기판에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 TFT 기판에 형성된다. 이와 같은 공통전극으로는 공통전압(Vcom)이 공급된다. 또한, 액정패널의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
데이터 구동부(120)는 타이밍 제어부(130)로부터 입력되는 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 생성한다. 데이터 구동부(120)에서 생성된 정극성/부극성 아날로그 데이터전압은 데이터신호로써 데이터선(D)들로 공급된다.
또한, 데이터 구동부(120)는 영상 데이터(RGB)에 대응하여 오피 앰프(미도시)로 공급되는 바이어스 전압 및 차지 쉐어링 스위치(미도시)들의 동작을 제어한다. 이와 관련하여 상세한 설명은 후술하기로 한다.
주사 구동부(110)는 주사선(S)들로 주사신호를 공급한다. 일례로, 주사 구동부(110)는 주사선(S)들로 주사신호를 순차적으로 공급할 수 있다. 주사선(S)들로 주사신호가 순차적으로 공급되면 화소들이 수평라인 단위로 선택되고, 주사신호에 의하여 선택된 화소들은 데이터신호를 공급받는다.
타이밍 제어부(130)는 호스트 시스템(140)으로부터 출력된 영상 데이터(RGB), 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍 신호들에 기초하여 게이트 제어신호를 주사 구동부(110)로 공급하고, 데이터 제어신호를 데이터 구동부(120)로 공급한다. 또한, 타이밍 제어부(130)는 영상 데이터(RGB)를 재배치하여 데이터 구동부(120)로 공급한다.
게이트 제어신호에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 하나 이상의 게이트 쉬프트 클럭(Gate Shift Clock : GSC) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 주사신호의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
데이터 제어신호에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭(Source Sampling Clock : SSC), 소스 출력 인에이블 신호(Source Output Enable : SOE) 및 극성 제어신호(POL) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어한다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다. 극성 제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터신호의 극성을 제어한다.
호스트 시스템(140)은 LVDS(Low Voltage Differential Signaling), TMDS(Transition Minimized Differential Signaling) 등의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 제어부(130)로 공급한다. 또한, 호스트 시스템(140)은 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 제어부(130)로 공급한다.
도 2a 및 도 2b는 차지 쉐어링을 위한 스위치들을 나타내는 도면이다.
도 2a를 참조하면, 데이터선들(D1 내지 Dm) 각각과 커패시터(C) 사이에는 스위치(SW)(또는 차지 쉐어링 스위치)가 접속된다.
커패시터(C)는 데이터 구동부(120)의 내부 또는 외부에 위치되며, 소정 전압을 저장한다. 일례로, 커패시터(C)는 데이터 구동부(120)에서 공급될 수 있는 데이터신호의 전압범위 내의 대략 중간 전압을 저장한다.
스위치(SW)들 각각은 데이터 구동부(120)의 제어에 대응하여 채널별로 선택적으로 턴-온 또는 턴-오프된다. 스위치(SW)가 턴-온되는 경우 해당 채널의 데이터선(D)으로는 데이터신호의 중간 전압이 공급된다. 그리고, 스위치(SW)가 턴-오프되는 경우 해당 채널의 데이터선(D)은 이전 데이터신호의 전압을 유지한다. 데이터 구동부(120)는 소비전력이 최소화될 수 있도록 스위치(SW)들을 선택적으로 제어한다. 이와 관련하여 상세한 설명은 후술하기로 한다.
한편, 모든 데이터선들(D1 내지 Dm)로 동일 극성의 데이터신호가 공급되는 경우(예를 들면, 정극성 또는 부극성)에는 스위치(SW)들이 하나의 커패시터(C)에 접속될 수 있다.
하지만, 인버젼 구동과 같이 채널별로 상이한 극성의 데이터신호가 공급되는 경우에는 도 2b에 도시된 바와 같이 서로 다른 극성의 데이터신호를 공급받는 데이터선들(D)은 서로 다른 커패시터(C1, C2)에 접속된다.
예를 들어, 홀수번째 데이터선들(D1, D3,...) 각각은 제 1스위치(SW1)에 접속되며, 제 1스위치(SW1)들은 제 1커패시터(C1)에 접속된다. 그리고, 짝수번째 데이터선들(D2, D4,....)은 각각은 제 2스위치(SW2)에 접속되며, 제 2스위치(SW2)들은 제 2커패시터(C2)에 접속된다.
제 1스위치(SW1) 및 제 2스위치(SW2) 각각은 데이터 구동부(120)의 제어에 대응하여 선택적으로 턴-온 또는 턴-오프된다. 제 1스위치(SW1)가 턴-온되면 정극성(또는 부극성) 데이터신호의 중간전압이 해당 채널의 데이터선으로 공급된다. 제 2스위치(SW2)가 턴-온되면 부극성(또는 정극성) 데이터신호의 중간전압이 해당 채널의 데이터선으로 공급된다.
한편, 본원 발명에서 차지 쉐어링 방법은 현지 공지된 다양한 방법이 포함될 수 있다. 다만, 본원 발명은 채널별로 차지 쉐어링 스위치(SW, SW1 또는 SW2)가 포함되며, 각 스위치(SW, SW1 또는 SW2)가 데이터 구동부(120)에 의하여 소비전력이 저감되도록 채널별로 제어됨을 특징으로 한다.
도 3은 도 1에 도시된 데이터 구동부의 실시예를 개략적으로 나타내는 도면이다.
도 3을 참조하면, 본원 발명의 실시예에 의한 데이터 구동부(120)는 쉬프트 레지스터부(200), 샘플링 래치부(202), 홀딩 래치부(204), 제 1저장부(210), 제 2저장부(212), 먹스부(206), 데이터 감지부(208) 및 바이어스 전압 생성부(214)를 구비한다.
또한, 본원 발명의 실시예에 의한 데이터 구동부(120)는 각각의 채널마다 형성되는 디지털 아날로그 변환부(Digital Analog Converter : 이하 "DAC"라 하기로 함)(216), 오피 앰프(218), 전압 선택부(220) 및 스위치 제어부(222)를 구비한다.
쉬프트 레지스터부(200)는 타이밍 제어부(130)로부터 소스 샘플링 클럭(SSC) 및 소스 스타트 펄스(SSP)를 공급받는다. 소스 샘플링 클럭(SSC)을 공급받은 쉬프트 레지스터부(200)는 소스 샘플링 클럭(SSC)의 1주기마다 소스 스타트 펄스(SSP)를 쉬프트시키면서 순차적으로 복수개의 샘플링 펄스(SP)를 생성한다. 이를 위하여 쉬프트 레지스터부(200)는 복수의 쉬프트 레지스터를 구비한다.
샘플링 래치부(202)는 쉬프트 레지스터부(200)로부터 순차적으로 공급되는 샘플링 펄스(SP)에 응답하여 영상 데이터(RGB)를 순차적으로 저장한다. 일례로, 샘플링 래치부(202)는 샘플링 펄스(SP)에 응답하여 6개의 채널에 대응하는 영상 데이터(RGB)를 저장할 수 있다. 이를 위하여, 샘플링 래치부(202)는 적어도 하나의 채널에 대응하는 영상 데이터(RGB)를 저장할 수 있는 샘플링 래치를 구비한다.
홀딩 래치부(204)는 소스 출력 인에이블 신호(SOE)가 입력될 때 샘플링 래치부(202)로부터 영상 데이터(RGB)를 입력받아 저장한다. 그리고, 홀딩 래치부(204)는 소스 출력 인에이블 신호(SOE)가 입력될 때 자신에게 저장된 영상 데이터(RGB)를 각각의 채널에 위치된 DAC(216)로 공급한다. 이를 위하여, 홀딩 래치부(204)는 각각의 채널마다 적어도 하나의 채널에 대응하는 영상 데이터(RGB)를 저장할 수 있는 홀딩 래치를 구비한다.
먹스부(206)는 샘플링 펄스(SP)에 응답하여 샘플링 래치로부터의 이전 데이터(RGBi-1)를 데이터 감지부(208)로 공급한다.
데이터 감지부(208)는 먹스부(206)로부터 공급되는 이전 데이터(RGBi-1)와 타이밍 제어부(130)로부터 공급되는 현재 데이터(RGBi)를 비교하고, 비교 결과에 대응하는 제어 데이터(cdata)를 생성한다. 여기서, 이전 데이터(RGBi-1)는 이전 수평라인의 데이터를 의미하며, 현재 데이터(RGBi)는 현재 수평라인의 데이터를 의미한다.
추가적으로, 데이터 감지부(208)는 최상위 비트(Most Significant Bit : MSB)를 포함한 적어도 하나 이상의 비트를 이용하여 이전 데이터(RGBi-1)와 현재 데이터(RGBi)를 비교한다. 일례로, 최상위 비트(MSB)만을 비교하는 경우, 데이터 감지부(208)는 최상위 비트(MSB)가 변경된 경우 "1", 변경되지 않는 경우 "0"에 해당하는 제어 데이터(cdata)를 생성할 수 있다. 마찬가지로, 최상위 비트(MSB)를 포함한 2비트를 비교하는 경우, 데이터 감지부(208)는 데이터의 변경 정도에 대응하여 "00", "01", "10", "11"의 제어 데이터(cdata)를 생성할 수 있다.
제 1저장부(210)는 샘플링 펄스(SP)에 응답하여 제어 데이터(cdata)를 순차적으로 저장한다. 일례로, 제 1저장부(210)는 샘플링 펄스(SP)에 응답하여 6개의 채널에 대응하는 제어 데이터(cdata)를 저장할 수 있다. 이를 위하여, 제 1저장부(210)는 적어도 하나의 채널에 대응하는 제어 데이터(cdata)를 저장할 수 있는 제 1저장 래치들을 구비한다.
제 2저장부(212)는 소스 출력 인에이블 신호(SOE)가 입력될 때 제 1저장부(210)로부터 제어 데이터(cdata)를 입력받아 저장한다. 그리고, 제 2저장부(212)는 소스 출력 인에이블 신호(SOE)가 입력될 때 자신에게 저장된 제어 데이터(cdata)를 각각의 채널마다 위치된 전압 선택부(220)로 공급한다. 이를 위하여, 제 2저장부(212)는 적어도 하나의 채널에 대응하는 제어 데이터(cdata)를 저장할 수 있는 제 2저장 래치들을 구비한다.
바이어스 전압 생성부(214)는 복수의 바이어스 전압을 생성한다. 바이어스 전압 생성부(214)에서 생성된 복수의 바이어스 전압 중 어느 하나의 전압은 전압 선택부(220)를 경유하여 오피 앰프(218)로 공급된다.
DAC(216)는 각각의 채널마다 설치된다. 이와 같은 DAC(216)는 영상 데이터(RGB)에 대응하여 감마 전압부(미도시)로부터 공급되는 복수의 감마전압들 중 어느 하나의 전압을 데이터신호로 선택한다.
오피 앰프(218)는 각각의 채널마다 설치된다. 이와 같은 오피 앰프(218)는 DAC(216)로부터 공급되는 데이터신호를 데이터선(D)으로 전달한다.
전압 선택부(220)는 각각의 채널마다 설치된다. 전압 선택부(220)는 제어 데이터(cdata)에 대응하여 바이어스 전압을 선택하고, 선택된 바이어스 전압을 오피 앰프(218)로 공급한다. 일례로, 전압 선택부(220)는 이전 데이터(RGBi-1)와 현재 데이터(RGBi)의 차이가 큰 경우 높은 바이어스 전압을 선택하여 오피 앰프(218)로 공급한다. 오피 앰프(218)로 높은 바이어스 전압이 공급되는 경우 슬루율(Slew rage)이 증가되고, 이에 따라 빠른 시간안에 원하는 데이터신호의 전압을 공급할 수 있다.
반면에, 전압 선택부(220)는 이전 데이터(RGBi-1)와 현재 데이터(RGBi)의 차이가 없는 경우 낮은 바이어스 전압을 선택하여 오피 앰프(218)로 공급한다. 이전 데이터(RGBi-1)와 현재 데이터(RGBi)의 차이가 없는 경우 데이터선(D)으로는 동일 전압의 데이터신호가 공급된다. 따라서, 전압 선택부(220)는 이전 데이터(RGBi-1)와 현재 데이터(RGBi)의 차이가 없는 경우 낮은 바이어스 전압을 선택하여 소비전력을 최소화한다. 다시 말하여, 본원 발명의 전압 선택부(220)는 제어 데이터(cdata)에 대응하여 바이어스 전압을 선택함으로써 안정적 구동이 가능함과 동시에 소비전력을 최소화할 수 있다.
스위치 제어부(222)는 각각의 채널마다 설치된다. 이와 같은 스위치 제어부(222)는 제어 데이터(cdata)에 대응하여 스위치(SW)의 턴-온 및 턴-오프를 제어한다. 일례로, 스위치 제어부(222)는 이전 데이터(RGBi-1)와 현재 데이터(RGBi)가 유사하다고 판단되는 경우 스위치(SW)를 턴-오프 상태로 유지한다. 이전 데이터(RGBi-1)와 현재 데이터(RGBi)가 유사한 경우 데이터선(D)으로 공급되는 데이터신호의 전압이 유사하고, 이에 따라 데이터선(D)의 전압을 유지함으로써 소비전력을 최소화한다.
또한, 이전 데이터(RGBi-1)와 현재 데이터(RGBi)의 차이가 크다고 판단되면 스위치 제어부(222)는 스위치(SW)를 턴-온 시킨다. 이전 데이터(RGBi-1)와 현재 데이터(RGBi)의 차이가 큰 경우 스위치(SW)를 턴-온시켜 데이터선(D)의 전압을 중간전압으로 설정하고, 이에 따라 소비전력을 최소화할 수 있다.
상술한 바와 같이 본원 발명에서는 제어 데이터(cdata)를 이용하여 오피 앰프(218)로 공급되는 바이어스 전압 및 차지 쉐어링 스위치(SW)를 제어함으로써 소비전력을 최소화할 수 있다.
또한, 본원 발명에서는 샘플링 래치들과 공통적으로 접속되는 하나의 데이터 감지부(208)를 이용하여 제어 데이터(cdata)를 생성하고, 이에 따라 데이터 구동부(120)의 면적을 최소화할 수 있다. 일례로, 데이터 감지부(208)가 각각의 채널마다 설치되는 경우 제어 데이터의 비트 증가에 대응하여 사이즈가 급격히 증가할 수 있다.
한편, 상술한 데이터 구동부(120)는 일반적인 구성만을 도시하였다. 일례로, 데이터 구동부(120)가 액정 표시장치에 사용되는 경우 DAC(216)는 극성 제어신호(POL)에 대응하여 정극성 데이터신호를 생성하는 PDAC와, 부극성 데이터신호를 생성하는 NDAC를 포함할 수 있다.
도 4는 도 3에 도시된 쉬프트 레지스터부, 샘플링 래치부, 홀딩 래치부, 먹스부 및 데이터 감지부의 실시예를 나타내는 도면이다. 도 4에서는 설명의 편의성을 위하여 영상 데이터(RGB)가 8bit로 설정되며, 데이터 입력단자(SD1 내지 SD6)에 의하여 6개의 채널에 대응하는 데이터(RGB)가 동시에 입력된다고 가정하기로 한다.
도 4를 참조하면, 쉬프트 레지스터부(200)는 j(j는 자연수)개의 쉬프트 레지스터(SR1 내지 SRj)를 구비한다. 쉬프트 레지스터(SR1 내지 SRj)는 소스 샘플링 클럭(SSC)에 대응하여 소스 스타트 펄스(SSP)를 쉬프트시키면서 샘플링 펄스(SP)를 생성한다. 여기서, 쉬프트 레지스터(SR)는 소스 샘플링 클럭(SSC)의 하이기간에 대응하는 신호를 샘플링 펄스(SP1 내지 SPj)로써 출력한다. 이와 관련하여 상세한 설명은 후술하기로 한다.
데이터 입력단자(SD1 내지 SD6) 각각은 타이밍 제어부(130)로부터 영상 데이터(RGB)를 공급받는다.
샘플링 래치부(202)는 j개의 샘플링 래치(SAR1 내지 SARj)를 구비한다. 샘플링 래치(SAR1 내지 SARj) 각각은 순차적으로 공급되는 샘플링 펄스(SP1 내지 SPj)의 하강에지에 대응하여 6개의 채널에 대응하는 영상 데이터(RGB)를 순차적으로 저장한다.
홀딩 래치부(204)는 j개의 홀딩 래치(HOR1 내지 HORj)를 구비한다. 홀딩 래치(HOR1 내지 HORj)들은 소스 출력 인에이블 신호(SOE)가 입력될 때 샘플링 래치(SAR1 내지 SARj)들에 저장된 영상 데이터(RGB)를 동시에 입력받아 저장한다.
먹스부(206)는 j개의 먹스 스위치(MUX SW1 내지 MUX SWj)를 구비한다. 먹스 스위치(MUX SW1 내지 MUX SWj) 각각은 순차적으로 공급되는 샘플링 펄스(SP1 내지 SPj)의 상승에지에 대응하여 샘플링 래치(SAR1 내지 SARj)에 저장된 데이터(RGB)를 순차적으로 데이터 감지부(208)로 공급한다. 이때, 샘플링 래치(SAR1 내지 SARj)로 공급된 데이터(RGB)는 이전 데이터(RGBi-1)로써 데이터 감지부(208)로 공급된다. 추가적으로, 먹스 스위치(MUX SW1 내지 MUX SWj) 각각은 복수의 스위치들로 구성될 수 있다.
데이터 감지부(208)는 먹스부(206)로부터 공급되는 이전 데이터(RGBi-1)와 타이밍 제어부(130)로부터 공급되는 현재 데이터(RGBi)를 비교하고, 비교 결과에 대응하는 제어 데이터(cdata)를 생성한다. 이때, 데이터 감지부(208)는 6개의 채널에 대응하는 이전 데이터(RGBi-1)와 현재 데이터(RGBi)를 비교하고, 6개의 채널에 대응하는 제어 데이터(cdata)를 생성한다.
제 1저장부(210)는 j개의 제 1저장 래치(ST11 내지 ST1j)를 구비한다. 제 1저장 래치(ST11 내지 ST1j) 각각은 순차적으로 공급되는 샘플링 펄스(SP1 내지 SPj)의 하강에지에 대응하여 데이터 감지부(208)로부터의 공급되는 6개의 채널에 대응하는 제어 데이터(cdata)를 저장한다.
제 2저장부(212)는 각각의 채널마다 위치되는 제 2저장 래치(ST21 내지 ST2j)를 구비한다. 제 2저장 래치(ST21 내지 ST2j)들은 소스 출력 인에이블 신호(SOE)가 입력될 때 제 1저장 래치(ST11 내지 ST1j)로부터 제어 데이터(cdata)를 동시에 입력받아 저장한다.
도 5 및 도 6은 도 4에 도시된 데이터 구동부의 동작과정을 나타내는 파형도이다.
도 5 및 도 6을 참조하면, 쉬프트 레지스터(SR1 내지 SRj)는 소스 샘플링 펄스(SSC)의 하이기간에 대응하는 샘플링 펄스(SP1 내지 SPj)를 순차적으로 생성한다.
제 1샘플링 펄스(SP1)가 공급되는 기간 동안 데이터 입력단자(SD1 내지 SD6)로는 제 1샘플링 래치(SAR1)에 저장될 영상 데이터(R1, G1, B1, R2, G2, B2)들이 입력된다. 데이터 입력단자(SD1 내지 SD6)로 입력되는 영상 데이터들(R1, G1, B1, R2, G2, B2)은 현재 데이터(RGBi)로써 데이터 감지부(208)로 공급된다.
제 1먹스 스위치(MUX SW1)는 제 1샘플링 펄스(SP1)의 상승에지에 동기되어 턴-온된다. 제 1먹스 스위치(MUX SW1)가 턴-온되면 제 1샘플링 래치(SAR1)에 저장된 6채널의 영상 데이터가 이전 데이터(RGBi-1)로써 데이터 감지부(208)로 공급된다. 여기서, 이전 데이터(RGBi-1)로써 공급되는 영상 데이터(FB_R1, FB_G1, FB_B1, FB_R2, FB_G2, FB_B2)는 최상위 비트(MSB)를 포함한 적어도 하나 이상의 비트를 포함한다.
데이터 감지부(208)는 이전 데이터(RGBi-1) 및 현재 데이터(RGBi)를 비교하고, 비교 결과에 대응하여 제어 데이터(cdata)를 생성한다. 일례로, 데이터 감지부(208)는 각각의 채널에서 최상위 비트(MSB)를 포함한 적어도 하나 이상의 비트의 변화여부를 비교하고, 비교 결과에 대응하여 제어 데이터(cdata)를 생성할 수 있다.
제 1샘플링 래치(SAR1)는 제 1샘플링 펄스(SP1)의 하강에지에 동기되어 데이터 입력단자(SD1 내지 SD6)로 입력되는 영상 데이터들(R1, G1, B1, R2, G2, B2)을 저장한다. 그리고, 첫 번째 제 1저장 래치(ST11)는 제 1샘플링 펄스(SP1)의 하강에지에 동기되어 데이터 감지부(208)에서 생성된 제어 데이터(cdata)를 저장한다.
상술한 바와 같이 본원 발명에서는 제 1샘플링 펄스(SP1)의 상승에지에 동기되어 제 1샘플링 래치(SAR1)에 저장된 이전 데이터(RGBi-1)를 데이터 감지부(208)로 공급한다. 그러면, 데이터 감지부(208)는 이전 데이터(RGBi-1)와 데이터 입력단자(SD1 내지 SD6)로 입력된 현재 데이터(RGBi)를 비교하고, 비교 결과에 대응하는 제어 데이터(cdata)를 생성한다. 그리고, 제 1샘플링 펄스(SP1)의 하강에지에 동기되어 제 1샘플링 래치(SAR1)에 현재 데이터(RGBi)를 저장하며, 제어 데이터(cdata)를 첫 번째 제 1저장 래치(ST11)에 저장한다.
이후, 제 2샘플링 펄스(SP2) 내지 제 j샘플링 펄스(SPj)에서도 동일한 과정을 거치면서 샘플링 래치(SAR2 내지 SARj)들에는 현재 데이터가 저장되고, 제 1저장 래치(ST12 내지 ST1j)들에는 제어 데이터(cdata)가 저장된다. 즉, 도 6에 도시된 바와 같이 샘플링 펄스들(SP1 내지 SPj)의 공급에 대응하여 각각의 채널(CH1 내지 CHm)별 데이터들이 샘플링 래치들(SAR1 내지 SARj)에 순차적으로 저장된다.
샘플링 래치들(SAR1 내지 SARj)에 원하는 영상 데이터가 저장된 후 소스 출력 인에이블 신호(SOE)가 공급된다.
소스 출력 인에이블 신호(SOE)가 공급되면 홀딩 래치들(HOR1 내지 HORj) 각각은 샘플링 래치들(SAR1 내지 SARj)에 저장된 영상 데이터를 입력받는다. 또한, 소스 출력 인에이블 신호(SOE)가 공급되면 제 2저장 래치들(ST21 내지 ST2j) 각각은 제 1저장 래치들(ST11 내지 ST1j)에 저장된 제어 데이터(cdata)를 입력받는다.
도 7은 도 4에 도시된 쉬프트 레지스터의 실시예를 나타내는 도면이며, 도 8은 쉬프트 레지스터의 동작과정을 나타내는 파형도이다.
도 7 및 도 8을 참조하면, 본 발명의 실시예에 의한 쉬프트 레지스터(SR1 내지 SRj) 각각은 디 플립플롭(DFF1 내지 DFFn)(2021), 버퍼(2022) 및 앤드 게이트(AND GATE)(2023)를 구비한다.
디 플립플롭(2021)은 소스 샘플링 펄스(SSC)의 상승에지에 동기되어 소스 스타트 펄스(SSP) 또는 이전단 출력신호를 쉬프트한다.
버퍼(2021)는 소스 샘플링 펄스(SSC)를 앤드 게이트(2023)의 제 1입력단자로 전달한다. 이와 같은 버퍼(2021)는 필요에 의하여 제거될 수도 있다.
앤드 게이트(2023)는 디 플립플롭(2021)의 출력신호와 소스 샘프링 펄스(SSC)를 논리곱 연산하고, 논리곱 연산된 파형을 샘플링 펄스(SP)로 공급한다. 그러면, 소스 샘플링 펄스(SSC)의 하이기간에 대응하는 신호가 샘플링 펄스(SP)로 설정된다.
본원 발명에서 먹스 스위치들(MUX SW1 내지 MUX SWj)은 샘플링 펄스(SP)의 상승에지에 동기되어 구동하고, 샘프링 래치들(SAR1 내지 SARj) 및 제 1저장 래치들(ST11 내지 ST1j)은 샘플링 펄스(SP)의 하강에지에 동기되어 구동된다.
따라서, 디 플립플롭(2021)의 출력을 샘플링 펄스로 사용하는 경우 원하는 동작이 이루어지지 않는다. 이에 따라, 본원 발명에서는 앤드 게이트(2023)를 이용하여 소스 샘플링 펄스(SSC)의 하이기간에 대응하는 신호를 샘플링 펄스(SP)로 생성함으로써 동작의 안정성을 확보할 수 있다.
도 9는 도 1에 도시된 데이터 구동부의 다른 실시예를 개략적으로 나타내는 도면이다. 도 9를 설명할때 도 3과 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 9를 참조하면, 본원 발명의 다른 실시예에 의한 데이터 구동부(120)는 쉬프트 레지스터부(200), 샘플링 래치부(202), 홀딩 래치부(204), 제 1저장부(210), 제 2저장부(212), 먹스부(206'), 데이터 감지부(208) 및 바이어스 전압 생성부(214)를 구비한다.
또한, 본원 발명의 실시예에 의한 데이터 구동부(120)는 각각의 채널별로 위치된 DAC(216), 오피 앰프(218), 전압 선택부(220) 및 스위치 제어부(222)를 구비한다.
먹스부(206')는 샘플링 펄스(SP)에 응답하여 홀딩 래치부(204)로부터의 이전 데이터(RGBi-1)를 데이터 감지부(208)로 공급한다. 즉, 본원 발명의 다른 실시예에서는 홀딩 래치부(204)로부터의 데이터를 이전 데이터(RGBi-1)로써 데이터 감지부(208)로 공급할 뿐, 그 외의 동작과정은 도 3의 데이터 구동부와 동일하다.
도 10은 도 9에 도시된 쉬프트 레지스터부, 샘플링 래치부, 홀딩 래치부, 먹스부 및 데이터 감지부의 실시예를 나타내는 도면이다. 도 10에서는 설명의 편의성을 위하여 동 4와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 먹스부(206')는 각각의 채널마다 위치되는 먹스 스위치(MUX SW1' 내지 MUX SWj')를 구비한다. 먹스 스위치(MUX SW1' 내지 MUX SWj') 각각은 순차적으로 공급되는 샘플링 펄스(SP1 내지 SPj)의 상승에지에 동기되어 홀딩 래치들(HOR1 내지 HORj)에 저장된 데이터를 이전 데이터(RGBi-1)로써 데이터 감지부(208)로 공급한다.
상세히 설명하면, 소스 출력 인에이블 신호(SOE)가 공급된 후 홀딩 래치들(HOR1 내지 HORj)에는 샘플링 래치들(SAR1 내지 SARj)과 동일한 데이터가 저장된다. 따라서, 샘플링 펄스(SP1 내지 SPj)의 상승에지에 동기되어 홀딩 래치들(HOR1 내지 HORj)로부터 공급되는 데이터 감지부(208)로 공급되는 이전 데이터(RGBi-1)는 샘플링 래치들(SAR1 내지 SARj)로부터 공급되는 이전 데이터(RGBi-1)와 동일하게 설정된다. 이 외의 동작과정은 도 4와 동일하며, 이에 따라 상세한 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
100 : 화소부 110 : 주사 구동부
120 : 데이터 구동부 130 : 타이밍 제어부
140 : 호스트 시스템 200 : 쉬프트 레지스터부
202 : 샘플링 래치부 204 : 홀딩 래치부
206 : 먹스부 208 : 데이터 감지부
210,212 : 저장부 214 : 바이어스 전압 생성부
216 : DAC 218 : 오피 앰프
220 : 전압 선택부 222 : 스위치 제어부
2021 : 디 플립플롭 2022 : 버퍼
2023 : 앤드 게이트

Claims (16)

  1. 소스 샘플링 클럭에 대응하여 소스 스타트 펄스를 쉬프트시키면서 순차적으로 샘플링 펄스를 생성하는 쉬프트 레지스터들과;
    상기 샘플링 펄스에 대응하여 적어도 하나의 채널로 공급될 현재 데이터들을 순차적으로 저장하는 샘플링 래치들과;
    소스 출력 인에이블 신호에 대응하여 상기 샘플링 래치들에 저장된 상기 현재 데이터들을 동시에 입력받아 저장하는 홀딩 래치들과;
    상기 샘플링 래치들 또는 홀딩 래치들과 공통적으로 접속되며, i(i는 자연수)번째 샘플링 래치 또는 홀딩 래치에 미리 저장된 이전 데이터와 상기 i번째 샘플링 래치 또는 홀딩 래치로 공급될 현재 데이터를 비교하여 제어 데이터를 생성하기 위한 데이터 감지부를 구비하는 것을 특징으로 하는 데이터 구동부.
  2. 제 1항에 있어서,
    상기 샘플링 래치들 각각과 접속되도록 형성되며, 상기 샘플링 펄스의 상승에지에 동기되어 구동되는 먹스 스위치들을 구비하는 것을 특징으로 하는 데이터 구동부.
  3. 제 2항에 있어서,
    i번째 먹스 스위치는 i번째 샘플링 펄스의 상승에지에 동기되어 상기 i번째 채널에 위치된 샘플링 래치 또는 홀딩 래치에 미리 저장된 상기 이전 데이터들을 상기 데이터 감지부로 공급하는 것을 특징으로 하는 데이터 구동부.
  4. 제 1항에 있어서,
    상기 샘플링 래치들은 상기 샘플링 펄스의 하강에지에 동기되어 구동되는 것을 특징으로 하는 데이터 구동부.
  5. 제 1항에 있어서,
    상기 데이터 감지부는 최상위 비트(MSB)를 포함한 적어도 하나 이상의 비트를 이용하여 상기 현재 데이터들과 상기 이전 데이터들을 비교하는 것을 특징으로 하는 데이터 구동부.
  6. 제 1항에 있어서,
    상기 샘플링 펄스의 하강에지에 동기되어 상기 제어 데이터를 순차적으로 저장하기 위한 제 1저장 래치들과,
    상기 소스 출력 인에이블 신호에 대응하여 상기 제 1저장 래치들에 저장된 상기 제어 데이터들을 동시에 입력받아 저장하는 제 2저장 래치들을 구비하는 것을 특징으로 하는 데이터 구동부.
  7. 제 1항에 있어서,
    복수의 바이어스 전압을 생성하기 위한 바이어스 전압 생성부를 구비하는 것을 특징으로 하는 데이터 구동부.
  8. 제 7항에 있어서,
    상기 홀딩 래치에 저장된 데이터들을 이용하여 데이터신호를 생성하기 위한 하나 이상의 디지털 아날로그 변환부와;
    상기 디지털 아날로그 변환부 및 데이터선 사이에 위치되며, 상기 데이터신호를 상기 데이터선으로 전달하기 위한 오피 앰프와;
    상기 제어 데이터에 대응하여 상기 복수의 바이어스 전압 중 어느 하나의 전압을 상기 오피 앰프로 공급하기 위한 전압 선택부를 구비하는 것을 특징으로 하는 데이터 구동부.
  9. 제 8항에 있어서,
    상기 디지털 아날로그 변환부, 오피 앰프 및 전압 선택부는 각각의 채널마다 위치되는 것을 특징으로 하는 데이터 구동부.
  10. 제 8항에 있어서,
    상기 데이터선 각각과 커패시터 사이에 접속되는 차지 쉐어링 스위치들과,
    상기 제어 데이터에 대응하여 상기 차지 쉐어링 스위치의 턴-온 및 턴-오프를 채널별로 제어하기 위한 스위치 제어부들을 더 구비하는 것을 특징으로 하는 데이터 구동부.
  11. 제 1항에 있어서,
    상기 쉬프트 레지스터들 각각은
    소스 샘플링 펄스에 대응하여 소스 스타트 펄스 또는 이전단 출력신호를 쉬프트하기 위한 디 플립플롭과,
    상기 디 플립플롭의 출력신호와 상기 소스 샘플링 펄스를 논리곱 연산하고, 연산된 파형을 상기 샘플링 펄스로써 출력하는 앤드 게이트를 구비하는 것을 특징으로 하는 데이터 구동부.
  12. 제 11항에 있어서,
    상기 소스 샘플링 펄스를 상기 앤드 게이트로 전달하기 위한 버퍼를 더 구비하는 것을 특징으로 하는 데이터 구동부.
  13. 소스 샘플링 클럭에 대응하여 소스 스타트 펄스를 쉬프트시키면서 순차적으로 샘플링 펄스를 생성하는 단계와,
    상기 샘플링 펄스에 대응하여 적어도 하나의 채널로 공급될 현재 데이터들을 순차적으로 샘플링 래치들에 저장하는 단계와,
    소스 출력 인에이블 신호에 대응하여 상기 샘플링 래치들에 저장된 상기 현재 데이터들을 동시에 홀딩 래치들에 저장하는 단계와,
    상기 샘플링 펄스의 상승에지에 동기되어 상기 현재 데이터들보다 앞서 공급되어 상기 샘플링 래치 또는 홀딩 래치에 저장된 이전 데이터들을 공급받고, 상기 이전 데이터들과 상기 현재 데이터들을 순차적으로 비교하여 제어 데이터를 생성하는 단계를 포함하는 것을 특징으로 하는 데이터 구동부의 구동방법.
  14. 제 13항에 있어서,
    상기 샘플링 래치들은 상기 샘플링 펄스의 하강에지에 동기되어 구동되는 것을 특징으로 하는 데이터 구동부의 구동방법.
  15. 제 13항에 있어서,
    상기 홀딩 래치에 저장된 데이터들을 이용하여 아날로그 데이터신호를 생성하는 단계와,
    상기 제어 데이터에 대응하여 상기 아날로그 데이터신호를 데이터선으로 전달하는 오피 앰프로 공급될 바이어스 전압을 제어하는 단계를 포함하는 것을 특징으로 하는 데이터 구동부의 구동방법.
  16. 제 15항에 있어서,
    상기 제어 데이터에 대응하여 상기 데이터선 각각과 커패시터 사이에 위치되는 차지 쉐어링 스위치의 턴-온 및 턴-오프를 채널별로 제어하는 단계를 더 포함하는 것을 특징으로 하는 데이터 구동부의 구동방법.
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