KR20130033174A - 표시장치용 구동장치 및 이의 구동방법 - Google Patents

표시장치용 구동장치 및 이의 구동방법 Download PDF

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Abstract

본 발명은 인접한 수평라인의 영상 데이터들이 동일할 경우 제어신호들이 출력되지 않도록 하여 디지털 회로의 동작을 중지시킴으로써 소비 전력을 줄일 수 있는 표시장치의 구동장치 및 표시장치의 구동방법에 관한 것으로, 외부로부터의 제어신호들에 근거하여 영상 데이터들을 데이터 라인들로 공급하는 데이터 드라이버; 및, i번째(i는 자연수) 영상 데이터들과 i-x번째(x는 i보다 작은 자연수) 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어하는 신호출력제어부를 포함함을 특징으로 한다.

Description

표시장치용 구동장치 및 이의 구동방법{DEVICE FOR DRIVING DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 표시장치에 관한 것으로, 특히 인접한 수평라인의 영상 데이터들이 동일할 경우 제어신호들이 출력되지 않도록 하여 디지털 회로의 동작을 중지시킴으로써 소비 전력을 줄일 수 있는 표시장치의 구동장치 및 표시장치의 구동방법에 대한 것이다.
종래의 표시장치는 화면 전체에 동일한 영상을 표시할 때에도, 입력되는 디지털 영상 데이터들을 계속해서 샘플링 및 래치하고 출력하는 과정을 수행한다. 이로 인해 표시하고자 하는 영상들이 동일함에도 불구하고 디지털 회로가 계속해서 동작하게 되어 불필요한 전력 소비가 발생되는 문제점이 있었다.
본 발명은 상술된 문제점을 해결하기 위하여 안출한 것으로, 서로 인접한 영상 데이터들이 동일할 경우 제어신호들 중 적어도 하나의 출력을 제한함으로써 디지털 회로에서 소비되는 전력을 획기적으로 줄일 수 있는 표시장치용 구동장치 및 이의 구동방법을 제공하는데 그 목적이 있다.
상술된 목적을 달성하기 위한 본 발명에 따른 표시장치용 구동장치는, 외부로부터의 제어신호들에 근거하여 영상 데이터들을 데이터 라인들로 공급하는 데이터 드라이버; 및, i번째(i는 자연수) 영상 데이터들과 i-x번째(x는 i보다 작은 자연수) 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어하는 신호출력제어부를 포함함을 특징으로 한다.
상기 i번째 영상 데이터들은 i번째 수평라인의 영상 데이터들이며; 그리고, 상기 i-x번째 영상 데이터들은 i-x번째 수평라인의 영상 데이터들인 것을 특징으로 한다.
상기 x는 1인 것을 특징으로 한다.
상기 제어신호들 및 상기 영상 데이터들을 상기 데이터 드라이버로 공급하는 타이밍 컨트롤러를 더 포함하며; 상기 신호출력제어부는, 상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 미리 설정된 기준치보다 작거나 같을 경우, 상기 타이밍 컨트롤러로부터의 제어신호들 중 적어도 하나가 상기 데이터 드라이버로 공급되지 않도록 상기 타이밍 컨트롤러의 동작을 제어하는 것을 특징으로 한다.
상기 제어신호들은 상기 영상 데이터들을 샘플링하기 위한 소스샘플링펄스신호들을 생성하는 필요한 소스클럭펄스신호 및 상기 영상 데이터들을 데이터 라인들로 출력하기 위한 소스아웃풋인에이블신호를 포함함을 특징으로 한다.
상기 신호출력제어부는, 상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 작거나 같을 경우, 상기 샘플링펄스신호 및 소스아웃풋인에이블신호 중 적어도 하나가 상기 데이터 드라이버로 공급되지 않도록 상기 타이밍 컨트롤러의 동작을 제어하는 것을 특징으로 한다.
상기 신호출력제어부는, 상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 작거나 같을 경우, 차단신호를 생성하고 이를 상기 타이밍 컨트롤러로 공급하여 상기 타이밍 컨트롤러가 상기 샘플링펄스신호 및 소스아웃풋인에이블신호 중 적어도 하나를 상기 데이터 드라이버로 출력하지 않도록 제어하며; 그리고, 상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 클 경우, 상기 차단신호를 생성하지 않음을 특징으로 한다.
상기 데이터 드라이버는, 상기 타이밍 컨트롤러로부터 직렬 방식으로 출력되는 영상 데이터들을 병렬 방식으로 출력하는 직렬-병렬 변환부; 상기 직렬-병렬 변환부로부터의 영상 데이터들의 동기화 및 상기 타이밍 콘트롤러로부터의 제어신호들 중 적어도 하나의 동기화를 수행하는 동기화부; 상기 동기화부로부터의 소스클럭펄스신호에 근거하여 다수의 샘플링펄스신호들을 생성하고, 이들 샘플링펄스신호들을 순차적으로 출력하는 쉬프트 레지스터; 상기 쉬프트 레지스터로부터의 샘플링펄스신호들에 근거하여 상기 영상 데이터들을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들을 상기 소스아웃풋인에이블신호에 따라 동시에 래치하여 출력하는 샘플링래치부; 상기 래치부로부터의 영상 데이터들을 아날로그로 변환하여 출력하는 디지털-아날로그 변환부; 및, 상기 디지털-아날로그 변환부로부터의 영상 데이터들의 극성을 선택하여 상기 데이터 라인들로 출력하는 출력부를 포함함을 특징으로 한다.
상기 제어신호들은 소스스타트펄스신호, 캐리신호, 비트반전제어신호, 스캔방향제어신호 및 극성반전제어신호를 더 포함하며; 상기 동기화부는, 상기 소스클럭펄스신호 및 상기 영상 데이터들을 공급받아 상기 영상 데이터들의 동기화를 수행하는 다수의 제 1 동기화 디플립-플롭들; 상기 소스클럭펄스신호 및 상기 소스아웃풋인에이블신호를 공급받아 상기 소스아웃풋인에이블신호의 동기화를 수행하는 제 2 동기화 디플립-플롭; 상기 소스클럭펄스신호 및 상기 비트반전제어신호를 공급받아 상기 비트반전제어신호의 동기화를 수행하는 제 3 동기화 디플립-플롭; 상기 소스클럭펄스신호 및 상기 스캔방향제어신호를 공급받아 상기 스캔방향제어신호의 동기화를 수행하는 제 4 동기화 디플립-플롭; 상기 스캔방향제어신호에 따라 상기 소스스타트펄스신호 및 캐리신호 중 어느 하나를 선택하여 출력하는 멀티플렉서; 상기 멀티플렉서로부터의 출력 및 상기 극성반전제어신호를 공급받아 상기 극성반전제어신호의 1차 동기화를 수행하는 제 5 동기화 디플립-플롭; 및, 상기 제 1 동기화 플립-플롭으로부터의 소스아웃풋인에이블신호 및 상기 제 5 동기화 디플립-플롭으로부터의 극성반전제어신호를 공급받아 상기 극성반전제어신호의 2차 동기화를 수행하는 제 6 동기화 디플립-플롭을 포함함을 특징으로 한다.
상기 쉬프트 레지스터는, 다수의 샘플링펄스신호들을 순차적으로 출력하는 다수의 스테이지들; 상기 동기화부로부터의 스캔방향제어신호의 논리를 반전시키는 인버터; 상기 타이밍 컨트롤러로부터의 소스스타트펄스신호 및 상기 동기화부로부터의 스캔방향제어신호를 논리곱 연산하는 제 1 논리곱게이트; 상기 인버터로부터의 출력과 상기 캐리신호를 논리곱 연산하는 제 2 논리곱게이트; 인버터로부터의 출력을 기준전압으로 입력받으며, 입력단자가 첫 번째 스테이지의 출력단자에 접속되며, 출력단자가 상기 소스스타트펄스신호가 입력되는 제 1 논리곱게이트의 입력단자에 접속되는 제 1 연산증폭기; 및, 상기 동기화부로부터의 스캔방향제어신호를 기준전압으로 입력받으며, 입력단자가 마지막 번째 스테이지의 출력단자에 접속되며, 출력단자가 상기 캐리신호를 입력받는 제 2 논리곱게이트의 입력단자에 접속되는 제 2 연산증폭기를 포함함을 특징으로 한다.
각 스테이지는, 상기 제 1 논리곱게이트로부터의 출력 및 전단 스테이지로부터의 출력 중 어느 하나와 상기 동기화부로부터의 스캔방향제어신호를 논리곱 연산하는 제 3 논리곱게이트; 상기 타이밍 컨트롤러로부터의 캐리신호 및 후단 스테이지로부터의 출력 중 어느 하나와 상기 인버터로부터의 출력을 논리곱 연산하는 제 4 논리곱게이트; 상기 제 3 논리곱게이트로부터의 출력과 상기 제 4 논리곱게이트로부터의 출력을 논리합 연산하는 논리합게이트; 및, 상기 타이밍 컨트롤러로부터의 소스클럭펄스신호에 따라 상기 논리합게이트로부터의 출력을 지연하여 출력함으로써 샘플링펄스신호를 발생시키는 쉬프팅 디플립-플롭을 포함함을 특징으로 한다.
상기 샘플링래치부는, 상기 쉬프트 레지스터로부터의 샘플링펄스신호들에 따라 상기 동기화부로부터의 영상 데이터들을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들을 상기 동기화부로부터의 소스아웃풋인에이블신호에 따라 동시에 래치하고 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력하는 다수의 단위샘플링래치들; 및, 상기 단위래치들로부터의 두 종의 영상 데이터들을 공급받고, 상기 동기화부로부터의 비트반전제어신호에 따라 상기 두 종의 영상 데이터들 중 어느 하나를 출력하는 다수의 비트반전멀티플렉서들을 포함함을 특징으로 한다.
각 단위샘플링래치는, 상기 샘플링펄스신호에 따라 상기 동기화부로부터의 영상 데이터를 샘플링하는 샘플링 디플립-플롭; 및, 상기 소스아웃풋인에이블신호에 따라 상기 샘플링 디플립플롭으로부터의 샘플링된 영상 데이터를 래치하고 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력하는 래치 디플립-플롭을 포함함을 특징으로 한다.
상기 신호출력제어부는, 상기 타이밍 컨트롤러로부터 출력된 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 비교함을 특징으로 한다.
상기 신호출력제어부는, 시스템으로부터 출력되어 상기 타이밍 컨트롤러로 입력되는 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 비교함을 특징으로 한다.
또한 상술된 목적을 달성하기 위한 본 발명에 따른 표시장치용 구동장치의 구동방법은, 외부로부터의 제어신호들에 근거하여 영상 데이터들을 데이터 라인들로 공급하는 데이터 드라이버를 포함하는 표시장치용 구동장치의 구동방법에 있어서, i번째(i는 자연수) 영상 데이터들과 i-x번째(x는 i보다 작은 자연수) 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어하는 것을 특징으로 한다.
상기 제어신호들은 상기 영상 데이터들을 샘플링하기 위한 샘플링펄스신호들을 생성하는 필요한 소스클럭펄스신호 및 상기 영상 데이터들을 데이터 라인들로 출력하기 위한 소스아웃풋인에이블신호를 포함함을 특징으로 한다.
상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 작거나 같을 경우, 상기 샘플링펄스신호 및 소스아웃풋인에이블신호 중 적어도 하나가 상기 데이터 드라이버로 공급하지 않는 것을 특징으로 한다.
본 발명에 따른 표시장치용 구동장치 및 이의 구동방법은 다음과 같은 효과를 제공한다.
본 발명에 따른 신호출력제어부는 서로 인접한 수평라인의 영상 데이터들간의 비교를 통해 각 수평라인의 영상 데이터들간의 유사성을 판단하고, 그 판단 결과 서로 인접한 수평라인의 영상 데이터들간이 동일하다고 판단되면 제어신호들 중 적어도 어느 하나가 데이터 드라이버로 공급되지 않도록 하여 결국 이 데이터 드라이버에 구비된 디지털 회로들(예를 들어 플립플롭)이 동작하지 않도록 제어한다.
이렇게 함으로써, 서로 인접한 수평라인의 영상 데이터들이 동일할 때 현재 수평라인의 영상 데이터들을 이전 영상 데이터들로 대체하여 영상을 정상적으로 표시하면서도 상술된 디지털 회로들로부터 불필요하게 소비되는 전력의 누수를 방지할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 표시장치를 나타낸 도면
도 2는 도 1의 신호출력제어부로부터 출력되는 차단신호의 논리에 따른 타이밍 컨트롤러의 동작을 설명하기 위한 도면
도 3은 도 1의 데이터 드라이버의 상세 구성도
도 4는 도 1의 동기화부의 상세 구성도
도 5는 도 1의 쉬프트 레지스터의 상세 구성도
도 6은 도 1의 샘플링래치부의 상세 구성도
도 7은 본 발명에 따른 신호출력제어부에 동작에 따른 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블 신호의 변화를 설명하기 위한 도면
도 8은 본 발명의 실시예에 따른 신호출력제어부가 적용될 때 전력 소비의 큰 효과를 기대할 수 있는 영상 패턴들을 나타낸 도면
도 9는 모의 실험을 통해 본 발명의 효과를 나타낸 도면
도 10은 본 발명의 제 2 실시예에 따른 표시장치를 나타낸 도면
도 1은 본 발명의 제 1 실시예에 따른 표시장치를 나타낸 도면이다.
본 발명의 제 1 실시예에 따른 표시장치는, 도 1에 도시된 바와 같이, 표시부(DSP), 데이터 드라이버(DD), 게이트 드라이버(GD), 타이밍 컨트롤러(TC) 및 신호출력제어부(SOC)를 포함한다.
표시부(DSP)는 다수의 화소(PXL)들과, 이들 화소(PXL)들이 화상을 표시하는데 필요한 각종 신호들을 전송하기 위한 다수의 게이트 라인들(GL1 내지 GLn), 다수의 데이터 라인들(DL1 내지 DLm)을 포함한다.
이 화소(PXL)들은 매트릭스 형태로 표시부(DSP)에 배열되어 있다. 각 수평라인들(HL1 내지 HLn)에는 m개의 화소들(PXL)이 배열되어 있다. 이 화소(PXL)들은 적색을 표시하는 적색 화소(R), 녹색을 표시하는 녹색 화소(G) 및 청색을 표시하는 청색 화소(B)로 구분된다. 이때, 동일 게이트 라인에 접속되어 서로 인접하여 위치한 세 개의 적색 화소, 녹색 화소 및 청색 화소는 하나의 단위 화소(UPXL)가 된다. 이 단위 화소는 적색 화상, 녹색 화상 및 청색 화상을 혼합하여 하나의 단위 화상을 표시한다.
타이밍 컨트롤러(TC)는 시스템(도시되지 않음)으로부터 수평동기신호(Hsync), 수직동기신호(Vsync), 클럭펄스신호(CLK) 및 영상 데이터들(RGB data)을 공급받는다. 그리고, 입력된 수평동기신호(Hsync), 수직동기신호(Vsync), 및 클럭펄스신호(CLK)를 이용하여 데이터 제어신호 및 게이트 제어신호를 발생한다.
데이터 제어신호는 소스클럭펄스신호(SCLK), 소스스타트펄스신호(SSP), 캐리신호(CR), 소스아웃풋인에이블신호(SOE), 스캔방향제어신호(UP), 비트반전제어신호(REV) 및 극성반전제어신호(POL)를 포함한다. 이 데이터제어신호는 데이터 드라이버(DD)로 공급된다.
게이트 제어신호는 게이트스타트펄스(GSP), 게이트쉬프트클럭신호(GSC), 게이트아웃풋인에이블신호(GOE)를 포함한다. 이 게이트 제어신호는 게이트 드라이버(GD)로 공급된다.
신호출력제어부(SOC)는 i번째(i는 자연수) 영상 데이터들과 i-x번째(x는 i보다 작은 자연수) 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어한다. 예를 들어, 이 신호출력제어부(SOC)는 현재 데이터 드라이버(DD)로 공급될 i번째 수평라인의 영상 데이터들(RGB data)과 이전에 데이터 드라이버(DD)로 입력된 i-1번째 영상 데이터들(RGB data)간의 유사성을 비교한다. 이를 위해 이 신호출력제어부(SOC)는 타이밍 컨트롤러(TC)로부터 매 수평기간(1 Horizontal period) 마다 출력되는 영상 데이터들을 수평라인단위로 공급받는다.
이때 이 신호출력제어부(SOC)는 i-1번째 수평라인의 영상 데이터들(RGB data)과 i번째 영상 데이터들을 순차적으로 저장하는 라인 메모리들을 포함할 수 있다. 예를 들어 2개의 라인 메모리들을 포함할 수 있는 바, 하나의 라인 메모리에는 i-1번째 수평라인의 영상 데이터들(RGB data)이 저장되고 나머지 하나의 라인 메모리에는 i번째 수평라인의 영상 데이터들(RGB data)이 저장될 수 있다. 신호출력제어부(SOC)는 매 수평기간마다 자신에게 입력되는 한 수평라인의 영상 데이터들(RGB data)을 두 개의 메모리들 중 어느 하나에 저장한다. 이때 이 신호출력제어부(SOC)는 매 수평기간마다 번갈아가며 라인 메모리들을 사용한다. 예를 들어, 두 개의 라인 메모리들이 제 1 및 제 2 라인 메모리라고 가정하면, 홀수 번째 수평기간에 입력된 한 수평라인의 영상 데이터들(RGB data)은 제 1 라인 메모리에 저장되고, 그리고 짝수 번째 수평기간에 입력된 한 수평라인의 영상 데이터들(RGB data)은 제 2 라인 메모리에 저장될 수 있다. 따라서, 이 제 1 라인 메모리에 저장된 한 수평라인의 영상 데이터들(RGB data)과 제 2 라인 메모리에 저장된 한 수평라인의 영상 데이터들(RGB data)은 항상 한 수평기간의 차를 갖게 된다.
이 신호출력제어부(SOC)는 i-1번째 수평라인의 영상 데이터들(RGB data)과 i번째 수평라인의 영상 데이터의 유사성을 비교하기 위해, i-1번째 수평라인의 영상 데이터들(RGB data) 각각과 i번째 수평라인의 영상 데이터들(RGB data) 각각을 서로 대응되는 것끼리 비교한다. 예를 들어, i-1 및 i번째 수평라인의 영상 데이터들(RGB data)이 각각 100개의 영상 데이터들로 구성되어 있다면, i-1번째 수평라인의 영상 데이터들(RGB data)에 포함된 p번째 영상 데이터는(p는 1 내지 100 중 어느 하나) i번째 수평라인의 영상 데이터들(RGB data)에 포함된 p번째 영상 데이터와 비교된다. 즉, 위치상으로 볼 때, 상기 i-1번째 수평라인의 영상 데이터들(RGB data)에 포함된 p번째 영상 데이터(이하, 'p_i-1 영상 데이터'로 표기)가 제 1 수평라인내에서 가장 좌측에 위치한 적색 화소에 공급될 데이터라면, 상기 i번째 수평라인의 영상 데이터들(RGB data)에 포함된 p번째 영상 데이터(이하, 'p_i 영상 데이터'로 표기)는 제 2 수평라인내에서 가장 좌측에 위치한 적색 화소에 공급될 데이터가 된다.
이와 같이, 신호출력제어부(SOC)는 i번째 수평라인의 영상 데이터들(RGB data)과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여, 서로 동일하지 않은 영상 데이터들의 수를 파악한다. 예를 들어, 상술된 바와 같이 p_i-1 영상 데이터와 p_i 영상 데이터의 비트가 다르면 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일하지 않은 데이터로 규정할 수 있다. 좀 더 구체적으로, 이 p_i-1 영상 데이터 및 p_i 영상 데이터가 각각 6비트로 구성된 데이터라면, 서로 대응되는 비트들끼리 비교하여 이들 6개의 비트들 중 어느 하나라도 다르면 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일하지 않은 데이터로 규정할 수도 있다. 반면, 이 p_i-1 영상 데이터 및 p_i 영상 데이터의 모든 비트들이 모두 동일할 경우에만 이 p_i-1 영상 데이터 및 p_i 영상 데이터가 서로 동일하다고 규정할 수 있다.
다른 방식으로, 이 p_i-1 영상 데이터 및 p_i 영상 데이터의 서로 대응되는 비트들을 각각 비교하여 이들 6개의 비트들 중 서로 다른 비트들의 수가 미리 설정된 임계치를 초과할 경우 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일하지 않은 데이터로 규정할 수도 있다. 반면, 이 p_i-1 영상 데이터 및 p_i 영상 데이터의 서로 다른 비트들의 수가 상기 임계치보다 작거나 같을 경우 이 p_i-1 영상 데이터 및 p_i 영상 데이터가 서로 동일하다고 규정할 수 있다.
또 다른 방식으로, 이 p_i-1 영상 데이터 및 p_i 영상 데이터의 서로 대응되는 최상위 비트들만을 비교하여 이들 최상위 비트들 중 어느 하나라도 다를 경우 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일하지 않은 데이터로 규정할 수도 있다. 예를 들어, p_i-1 영상 데이터 및 p_i 영상 데이터가 각각 6비트의 데이터라면, 서로 대응되는 최상위 3개(또는 2개)의 비트들을 각각 비교하여 이들 3개의 비트들 중 어느 하나라도 다를 경우 나머지 3개(또는 4개)의 비트들간의 동일 여부에 관계없이 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일하지 않은 데이터로 규정할 수도 있다. 반면, 서로 대응되는 최상위 3개(또는 2개)의 비트들을 각각 비교하여 이들 3개의 비트들이 모두 동일할 때 나머지 3개(또는 4개)의 비트들간의 동일 여부에 관계없이 이 p_i-1 영상 데이터와 p_i 영상 데이터가 서로 동일한 데이터로 규정할 수도 있다.
이와 같은 방식으로, 이 신호출력제어부(SOC)는 서로 대응되는 영상 데이터들끼리 비교하여 동일하지 않은 영상 데이터들의 수가 파악되면, 이 파악된 수를 미리 설정된 기준치와 비교한다. 그리고, 그 비교 결과 동일하지 않은 영상 데이터들의 수가 기준치보다 작거나 같으면, 이 신호출력제어부(SOC)는 타이밍 컨트롤러(TC)로부터의 제어신호들 중 적어도 하나가 상기 데이터 드라이버(DD)로 공급되지 않도록 상기 타이밍 컨트롤러(TC)의 동작을 제어한다. 따라서, 이 경우 표시부의 i번째 수평라인의 화소들은 i-1번째 수평라인의 화소들에 공급된 영상 데이터들(아날로그 영상 데이터)을 공급받아 영상을 표시하게 된다.
다시 말하여, 본 발명에서의 신호출력제어부(SOC)는 서로 인접한 수평기간에 출력되는 영상 데이터들간의 유사성을 비교하고, 그 비교 결과 이들 두 수평라인의 영상 데이터들(RGB data)이 동일한 것으로 판정되면 현재 표시될 수평라인의 영상 데이터들(RGB data)이 샘플링되지 않도록 제어한다. 즉, 신호출력제어부(SOC)는, 서로 인접한 수평기간에 출력되는 영상 데이터들간에 변화가 없다면, 데이터 드라이버(DD)가 현재 수평라인의 영상 데이터들(RGB data)에 대한 샘플링을 진행하지 않도록 상기 타이밍 컨트롤러(TC)로부터 데이터 드라이버(DD)로 제공되는 제어신호의 진입을 막는다. 다시 말하여, 이 신호출력제어부(SOC)는 타이밍 컨트롤러(TC)가 현재 수평라인의 영상 데이터들(RGB data)에 대한 샘플링 동작에 관여하는 제어신호를 출력하지 않도록 제어한다.
특히, 이 신호출력제어부(SOC)는 상술된 제어신호들 중 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)들 중 적어도 어느 하나의 출력을 제어한다. 소스클럭펄스신호(SCLK)는 영상 데이터들(RGB data)을 샘플링하기 위한 샘플링펄스신호들을 생성하는데 사용됨과 아울러, 각종 제어신호들간의 동기화를 위해 사용되는 신호이다. 한편, 소스아웃풋인에이블신호(SOE)는 한 수평라인의 영상 데이터들(RGB data)에 대한 래치 및 출력을 제어하는 신호이다.
본 발명에 따른 신호출력제어부(SOC)는 상술된 바와 같이 서로 인접한 수평라인의 영상 데이터들(RGB data)간의 비교를 통해 각 수평라인의 영상 데이터들(RGB data)간의 유사성을 판단하고, 그 판단 결과 서로 인접한 수평라인의 영상 데이터들(RGB data)간이 동일하다고 판단되면 상술된 제어신호들 중 적어도 어느 하나가 데이터 드라이버(DD)로 공급되지 않도록 하여 결국 이 데이터 드라이버(DD)에 구비된 디지털 회로들(예를 들어 플립플롭)이 동작하지 않도록 제어함으로써, 서로 인접한 수평라인의 영상 데이터들(RGB data)이 동일할 때 현재 수평라인의 영상 데이터들(RGB data)을 이전 영상 데이터들로 대체하여 영상을 정상적으로 표시하면서도 상술된 디지털 회로들로부터 불필요하게 소비되는 전력의 누수를 방지할 수 있다.
한편, 본 발명에 따른 신호출력제어부(SOC)는 상기 i번째 수평라인의 영상 데이터들(RGB data)과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 기준치보다 클 경우, 타이밍 컨트롤러(TC)로부터 상술된 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)를 포함한 모든 제어신호들이 정상적으로 출력되어 데이터 드라이버(DD)로 공급될 수 있도록 타이밍 컨트롤러(TC)의 출력에 관여하지 않는다.
이와 같은 동작을 위해 상술된 신호출력제어부(SOC)는 1비트의 차단신호(OBS)를 생성할 수 있다.
도 2는 도 1의 신호출력제어부(SOC)로부터 출력되는 차단신호(OBS)의 논리에 따른 타이밍 컨트롤러(TC)의 동작을 설명하기 위한 도면이다.
도 2의 (a)에 도시된 바와 같이, 차단신호(OBS)는 타이밍 컨트롤러(TC)로 공급되는 바, 이 차단신호(OBS)의 논리가 하이(H; 즉, 1)일 때 타이밍 컨트롤러(TC)는 이에 응답하여 상술된 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE) 중 적어도 어느 하나 또는 이 두 개의 제어신호를 모두 출력하지 않는다. 즉, 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE) 중 적어도 어느 하나 또는 이 두 개의 제어신호를 제외한 나머지 모든 제어신호들을 데이터 드라이버(DD)로 출력한다.
반면, 도 2의 (b)에 도시된 바와 같이, 이 차단신호(OBS)의 논리가 로우(L; 즉, 0)일 때 타이밍 컨트롤러(TC)는 이에 응답하여 상술된 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)를 포함한 모든 제어신호들을 정상적으로 출력하여 데이터 드라이버(DD)로 공급한다.
여기서, 상술된 데이터 드라이버(DD)의 구성을 구체적으로 설명하면 다음과 같다.
도 3은 도 1의 데이터 드라이버(DD)의 상세 구성도이다.
데이터 드라이버(DD)는, 도 3에 도시된 바와 같이, 직렬-병렬 변환부(STP), 동기화부(SYZ), 쉬프트 레지스터(SR), 샘플링래치부(SL), 디지털-아날로그 변환부(DTA) 및 출력부(OP)를 포함한다.
직렬-병렬 변환부(STP)는 타이밍 컨트롤러(TC)로부터 직렬 방식으로 제공되는 영상 데이터들(RGB data)을 병렬 방식으로 변경하여 출력한다.
동기화부(SYZ)는 직렬-병렬 변환부(STP)로부터의 영상 데이터들(RGB data)의 동기화 및 상기 타이밍 컨트롤러(TC)로부터의 제어신호들 중 적어도 하나의 동기화를 수행한다.
쉬프트 레지스터(SR)는 동기화부(SYZ)로부터의 소스클럭펄스신호(SCLK)에 근거하여 다수의 샘플링펄스신호들을 생성하고, 이들 샘플링펄스신호들을 순차적으로 출력한다.
샘플링래치부(SL)는 쉬프트 레지스터(SR)로부터의 샘플링펄스신호들에 근거하여 영상 데이터들(RGB data)을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들(RGB data)을 소스아웃풋인에이블신호(SOE)에 따라 동시에 래치하여 출력한다.
디지털-아날로그 변환부(DTA)는 래치부로부터의 영상 데이터들(RGB data)을 아날로그로 변환하여 출력한다. 구체적으로, 이 디지털-아날로그 변환부(DTA)는 자신에게 입력되는 한 수평라인의 디지털 영상 데이터들(RGB data)을 아날로그 값으로 디코딩하고, 그 디코딩된 아날로그값을 근거로 하나의 영상 데이터에 대하여 정극성 영상 데이터와 부극성 영상 데이터를 생성한다. 따라서, 이 디지털-아날로그 변환부(DTA)로부터 출력된 한 수평라인의 아날로그 영상 데이터들은 정극성 및 부극성 중 어느 하나의 극성을 갖는다.
출력부(OP)는 타이밍 컨트롤러(TC)로부터의 극성반전제어신호(POL)에 따라 상기 디지털-아날로그 변환부(DTA)로부터의 정극성 영상 데이터 및 부극성 영상 데이터 중 어느 하나를 선택하여 데이터 라인들(DL1 내지 DLm)로 출력한다.
여기서 도 1의 동기화부(SYZ)를 좀 더 구체적으로 설명한다.
도 4는 도 1의 동기화부(SYZ)의 상세 구성도이다.
동기화부(SYZ)는, 도 4에 도시된 바와 같이, 다수의 제 1 동기화 디플립-플롭(DFY1)들, 제 2 동기화 디플립-플롭(DFY2), 제 3 동기화 디플립-플롭(DFY3), 제 4 동기화 디플립-플롭(DFY4), 제 5 동기화 디플립-플롭(DFY5), 제 6 동기화 디플립-플롭(DFY6) 및 멀티플렉서(MUX)를 포함한다.
다수의 제 1 동기화 디플립-플롭(DFY1)들은 소스클럭펄스신호(SCLK) 및 영상 데이터들(RGB data)을 공급받아 이 영상 데이터들(RGB data)의 동기화를 수행한다. 즉, 이 제 1 동기화 디플립-플롭(DFY1)들은 소스클럭펄스신호(SCLK)와 영상 데이터들(RGB data)간의 동기화를 수행한다. 한편, 한 수평라인의 영상 데이터들(RGB data)은 전자기간섭(EMI)이 방지되도록 홀수 영상 데이터들(D_od) 및 짝수 영상 데이터들(D_ev)로 구분되어 출력되는 바, 다수의 제 1 동기화 디플립-플롭(DFY1)들 중 어느 하나는 홀수 영상 데이터들(D_od)을 공급받으며, 나머지 하나의 제 1 동기화 디플립-플롭(DFY1)은 짝수 영상 데이터들(D_ev)을 공급받는다. 도 4에 도시된 바와 같이, 홀수 및 짝수 영상 데이터들(D_ev) 각각이 6비트로 구성된다면, 그 홀수 영상 데이터들(D_od)에 포함된 6비트의 홀수 적색 데이터, 6비트의 홀수 녹색 데이터 및 6비트의 홀수 청색 데이터가 각각 18개의 병렬전송라인들을 통해 병렬로 제 1 동기화 디플립-플롭(DFY1)(상측에 위치한 디플립플롭)으로 공급될 수 있는 바, 이와 같은 경우 제 1 동기화 디플립-플롭(DFY1)(상측에 위치한 디플립플롭)은 18개로 구성될 수 있다. 마찬가지로, 짝수 영상 데이터들(D_ev)에 포함된 6비트의 홀수 적색 데이터, 6비트의 홀수 녹색 데이터 및 6비트의 홀수 청색 데이터가 각각 18개의 병렬전송라인들을 통해 병렬로 제 1 동기화 디플립-플롭(DFY1)(하측에 위치한 디플립플롭)으로 공급될 수 있는 바, 이와 같은 경우 제 1 동기화 디플립-플롭(DFY1)(상측에 위치한 디플립플롭)도 18개로 구성될 수 있다. 따라서, 상술된 바와 같은 총 36개의 제 1 동기화 디플립-플롭(DFY1)들이 요구된다. 도 4의 D_odc는 동기화가 수행된 홀수 영상 데이터들(D_odc)을 의미하며, D_evc는 동기화가 수행된 짝수 영상 데이터들(D_evc)을 의미한다.
제 2 동기화 디플립-플롭(DFY2)은 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)를 공급받아 이 소스아웃풋인에이블신호(SOE)의 동기화를 수행한다. 즉, 제 2 동기화 디플립-플롭(DFY2)은 소스클럭펄스신호(SCLK)와 소스아웃풋인에이블신호(SOE)간의 동기화를 수행한다. 도 4의 SOE_c는 동기화가 수행된 소스아웃풋인에이블신호(SOE_c)를 의미한다.
제 3 동기화 디플립-플롭(DFY3)은 소스클럭펄스신호(SCLK) 및 비트반전제어신호(REV)를 공급받아 이 비트반전제어신호(REV)의 동기화를 수행한다. 즉, 제 3 동기화 디플립-플롭(DFY3)은 소스클럭펄스신호(SCLK)와 비트반전제어신호(REV)간의 동기화를 수행한다. 도 4의 REV_c는 동기화가 수행된 비트반전제어신호(REV_c)를 의미한다.
제 4 동기화 디플립-플롭(DFY4)은 소스클럭펄스신호(SCLK) 및 스캔방향제어신호(UP)를 공급받아 이 스캔방향제어신호(UP)의 동기화를 수행한다. 제 4 동기화 디플립-플롭(DFY4)은 소스클럭펄스신호(SCLK)와 스캔방향제어신호(UP)간의 동기화를 수행한다. 도 4의 LTOR은 동기화가 수행된 스캔방향제어신호(LTOR)를 의미한다.
멀티플렉서(MUX)는 스캔방향제어신호(UP)에 따라 소스스타트펄스신호(SSP) 및 캐리신호(CR) 중 어느 하나를 선택하여 출력한다.
제 5 동기화 디플립-플롭(DFY5)은 멀티플렉서(MUX)로부터의 출력 및 극성반전제어신호(POL)를 공급받아 극성반전제어신호(POL)의 1차 동기화를 수행한다.
제 6 동기화 디플립-플롭(DFY6)은 제 1 동기화 디플립-플롭(DFY1)으로부터의 동기화된 소스아웃풋인에이블신호(SOE_c) 및 제 5 동기화 디플립-플롭(DFY5)으로부터의 극성반전제어신호(POL)를 공급받아 이 극성반전제어신호(POL)의 2차 동기화를 수행한다. 도 4의 POL_c는 2차 동기화가 수행된 극성반전제어신호(POL_c)를 의미한다.
본 발명에서의 신호출력제어부(SOC)로부터 하이논리의 차단신호(OBS)가 출력되면, 타이밍 컨트롤러(TC)로부터의 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)가 공급되지 않으므로, 도 4에 도시된 제 1 동기화 디플립-플롭(DFY1)들, 제 2 동기화 디플립-플롭(DFY2), 제 3 동기화 디플립-플롭(DFY3), 제 4 동기화 디플립-플롭(DFY4), 제 5 동기화 디플립-플롭(DFY5) 및 제 6 동기화 디플립-플롭(DFY6)이 모두 동작을 멈추게 된다. 따라서 본 발명에 따르면 이들 동기화 디플립-플롭들로부터 불필요하게 소비되는 전력의 누수를 방지할 수 있다. 특히, 상술된 바와 같이, 동기화부(SYZ)가 36개의 동기화 디플립-플롭들로 구성될 경우 상당한 양의 소비 전력을 줄일 수 있다.
한편, 도 4에서의 BF는 버퍼로서, 이 버퍼(BF)는 소스샘플링클럭펄스신호(SSC)의 타이밍을 조절하여 소스클럭펄스신호(SCLK)를 생성한다. 이 버퍼(BF)는 타이밍 컨트롤러(TC)의 내부에 형성된다.
여기서 도 1의 쉬프트 레지스터(SR)를 좀 더 구체적으로 설명한다.
도 5는 도 1의 쉬프트 레지스터(SR)의 상세 구성도이다.
쉬프트 레지스터(SR)는, 도 5에 도시된 바와 같이, 다수의 스테이지(ST)들, 인버터(INV), 제 1 논리곱게이트(AG1), 제 2 논리곱게이트(AG2), 제 1 연산증폭기 및 제 2 연산증폭기를 포함한다.
다수의 스테이지(ST)들은 다수의 샘플링펄스신호들(SP1 내지 SPk)을 순차적으로 출력한다. 이때 현재단 스테이지(ST)는 이전단 스테이지(ST)로부터의 출력(샘플링펄스신호)를 공급받아 세트되고, 다음단 스테이지(ST)로부터의 출력(샘플링펄스신호)를 공급받아 리세트된다.
인버터(INV)는 동기화부(SYZ)로부터의 스캔방향제어신호(UP)의 논리를 반전시킨다.
제 1 논리곱게이트(AG1)는 타이밍 컨트롤러(TC)로부터의 소스스타트펄스신호(SSP) 및 동기화부(SYZ)로부터의 스캔방향제어신호(UP)를 논리곱 연산한다.
제 2 논리곱게이트(AG2)는 인버터(INV)로부터의 출력과 타이밍 컨트롤러(TC)로부터의 캐리신호(CR)를 논리곱 연산한다.
제 1 연산증폭기는 인버터(INV)로부터의 출력을 기준전압으로 입력받는다. 그리고, 이 제 1 연산증폭기의 입력단자는 첫 번째 스테이지(ST)(가장 좌측에 위치한 스테이지(ST))의 출력단자에 접속되며, 이의 출력단자는 제 1 논리곱게이트(AG1)의 입력단자에 접속된다. 이때 이 출력단자는 소스스타트펄스신호(SSP)가 입력되는 제 1 논리곱게이트(AG1)의 입력단자에 접속된다.
제 2 연산증폭기는 동기화부(SYZ)로부터의 스캔방향제어신호(UP)를 기준전압으로 입력받는다. 그리고, 이 제 2 연산증폭기의 입력단자는 마지막 번째 스테이지(ST)(가장 우측에 위치한 스테이지(ST))의 출력단자에 접속되며, 이의 출력단자는 제 2 논리곱게이트(AG2)의 입력단자에 접속된다. 이때 이 출력단자는 캐리신호(CR)를 입력받는 제 2 논리곱게이트(AG2)의 입력단자에 접속된다.
여기서, 각 스테이지(ST)는, 제 3 논리곱게이트(AG3), 제 4 논리곱게이트(AG4), 논리합게이트(OG) 및 쉬프팅 디플립-플롭(DFH)을 포함한다.
제 3 논리곱게이트(AG3)는 전단 스테이지(ST)로부터의 출력과 동기화부(SYZ)로부터의 스캔방향제어신호(LTOR)를 논리곱 연산한다. 단, 첫 번째 스테이지(ST)의 전단에는 스테이지(ST)가 존재하지 않으므로, 이 첫 번째 스테이지(ST)에 구비된 제 3 논리곱게이트(AG3)는 전단 스테이지(ST)로부터의 출력 대신에 제 1 논리곱게이트(AG1)로부터의 출력을 제공받는다.
제 4 논리곱게이트(AG4)는 후단 스테이지(ST)로부터의 출력과 인버터(INV)로부터의 출력을 논리곱 연산한다. 단, 첫 번째 스테이지(ST)의 전단에는 스테이지(ST)가 존재하지 않으므로, 이 첫 번째 스테이지(ST)에 구비된 제 4 논리곱게이트(AG4)는 후단 스테이지(ST)로부터의 출력 대신에 타이밍 컨트롤러(TC)로부터의 캐리신호(CR)를 제공받는다.
논리합게이트(OG)는 제 3 논리곱게이트(AG3)로부터의 출력과 제 4 논리곱게이트(AG4)로부터의 출력을 논리합 연산한다.
쉬프팅 디플립-플롭(DFH)은 타이밍 컨트롤러(TC)로부터의 소스클럭펄스신호(SCLK)에 따라 논리합게이트(OG)로부터의 출력을 지연하여 출력함으로써 샘플링펄스신호(SP1 내지 SPk 중 어느 하나)를 발생시킨다.
각 스테이지(ST)에 구비된 쉬프팅 디플립-플롭(DFH)은 소스클럭펄스신호(SCLK)의 하이구간의 길이에 대응되는 시간만큼 소스스타트펄스신호(SSP)를 쉬프트시켜 샘플링펄스신호를 출력한다. 예를 들어, 첫 번째 스테이지(ST)는 자신의 제 3 논리합게이트(OG)에 입력된 소스스타트펄스신호(SSP)를 소스클럭펄스신호(SCLK)에 따라 쉬프트시킴으로써 샘플링펄스신호를 출력하고, 두 번째 스테이지(ST)는 이 첫 번째 스테이지(ST)로부터의 샘플링펄스신호를 소스스타트펄스신호(SSP)로서 공급받고 이를 소스클럭펄스신호(SCLK)에 따라 쉬프트시킴으로써 샘플링펄스신호를 출력한다.
이와 같이 구성된 쉬프트 레지스터(SR)는 스캔방향제어신호(LTOR)가 하이일 때 순방향으로 샘플링펄스신호들(SP1 내지 SPk)을 순차적으로 출력하는 반면, 이 스캔방향제어신호(LTOR)가 로우일 때 역방향으로 샘플링펄스신호들(SPk 내지 SP1)을 순차적으로 출력한다. 예를 들어, 스캔방향제어신호(LTOR)가 하이일 때, 가장 좌측에 위치한 스테이지(ST)부터 최초로 샘플링펄스신호(SP1)를 출력하여 가장 우측에 위치한 스테이지(ST)가 가장 늦게 샘플링펄스신호(SPk)를 출력한다. 반면, 이 스캔방향제어신호(LTOR)가 로우일 때, 가장 우측에 위치한 스테이지(ST)부터 최초로 샘플링펄스신호(SPk)를 출력하여 가장 좌측에 위치한 스테이지(ST)가 가장 늦게 샘플링펄스신호(SP1)를 출력한다. 한편, 스캔방향제어신호(LTOR)가 하이일 때 캐리신호(CR)는 로우를 유지하는 반면, 이 스캔방향제어신호(LTOR)가 로우일 때 캐리신호(CR)는 하이를 유지한다.
본 발명에서의 신호출력제어부(SOC)로부터 하이논리의 차단신호(OBS)가 출력되면, 타이밍 컨트롤러(TC)로부터의 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)가 공급되지 않으므로, 도 5에 도시된 쉬프팅 디플립-플롭(DFH)들이 모두 동작을 멈추게 된다. 따라서 본 발명에 따르면 이들 쉬프팅 디플립-플롭(DFH)으로부터 불필요하게 소비되는 전력의 누수를 방지할 수 있다. 특히, 이 쉬프트 레지스터(SR)에 구비된 쉬프팅 디플립-플롭(DFH)의 수는 데이터 라인들(DL1 내지 DLm)의 수에 상당하므로, 이 쉬프팅 디플립-플롭(DFH)의 동작을 중지시킬 경우 상당한 양의 소비 전력을 줄일 수 있다.
여기서 도 1의 샘플링래치부(SL)를 좀 더 구체적으로 설명한다.
도 6은 도 1의 샘플링래치부(SL)의 상세 구성도이다.
하나의 샘플링래치부(SL)는, 도 6에 도시된 바와 같이, 다수의 단위샘플링래치(USL)들 및 다수의 비트반전멀티플렉서(BMUX)들을 포함한다.
다수의 단위샘플링래치(USL)들은 쉬프트 레지스터(SR)로부터의 샘플링펄스신호들(SP1 내지 SPk)에 따라 상기 동기화부(SYZ)로부터의 영상 데이터들을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들을 동기화부(SYZ)로부터의 소스아웃풋인에이블신호(SOE)에 따라 동시에 래치한다. 그리고, 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력한다.
비트반전멀티플렉서(BMUX)들은 단위래치들로부터의 두 종의 영상 데이터들을 공급받고, 동기화부(SYZ)로부터의 비트반전제어신호(REV)에 따라 상기 두 종의 영상 데이터들 중 어느 하나를 출력한다.
여기서, 각 단위샘플링래치(USL)는 샘플링 디플립-플롭(DFS) 및 래치 디플립-플롭(DFL)을 포함한다.
샘플링 디플-립플롭(DFS)은 샘플링펄스신호(SP1 내지 SPk 중 어느 하나)에 따라 동기화부(SYZ)로부터의 영상 데이터를 샘플링한다.
래치 디플립-플롭(DFL)은 소스아웃풋인에이블신호(SOE)에 따라 샘플링 디플립-플롭(DFS)으로부터의 샘플링된 영상 데이터를 래치하고 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력한다. 즉, 이 래치 디플립-플롭(DFL)은 하나의 디지털 영상 데이터 논리가 1이라면, 이와 상반된 논리 0을 갖는 영상 데이터를 생성한다. 그리고, 이 서로 상반된 논리를 갖는 두 종의 영상 데이터를 동시에 출력한다.
비트반전멀티플렉서(BMUX)는 래치 디플립-플롭(DFL)으로부터의 두 종의 영상 데이터들을 공급받는다. 그리고, 동기화부(SYZ)로부터의 비트반전제어신호(REV_c)에 따라 이 두 종의 영상 데이터들 중 어느 하나를 출력한다. 즉, 타이밍 컨트롤러(TC)로부터 데이터 드라이버(DD)로 영상 데이터들이 전송될 때, 이 이전 영상 데이터들과 현재 영상 데이터들간의 비트 천이를 줄여 EMI를 감소시키기 위해, 타이밍 컨트롤러(TC)는 이전 영상 데이터들과 현재 영상 데이터들의 비트간의 비트 천이 정도에 근거하여 현재 영상 데이터들의 모든 비트를 반전시키거나 또는 그대로 유지하여 데이터 드라이버(DD)로 제공한다. 이때, 이 타이밍 컨트롤러(TC)는 현재 영상 데이터들의 비트가 모두 반전되었을 때 이를 데이터 드라이버(DD)로 알려주기 위해 1의 논리를 갖는 비트반전제어신호(REV_c)를 데이터 드라이버(DD)로 공급하고, 반면 이 현재 영상 데이터들의 비트가 원래의 값으로 유지되었을 때 이를 알려주기 위해 0의 논리를 갖는 비트반전제어신호(REV_c)를 데이터 드라이버(DD)로 공급한다. 이때, 이 비트반전제어신호(REV_c)는 동기화부(SYZ)를 거쳐 상술된 비트반전멀티플렉서(BMUX)에 공급된다. 따라서, 이 비트반전멀티플렉서(BMUX)는 비트반전제어신호(REV_c)에 응답하여 두 종의 영상 데이터들 중 원래의 영상 데이터에 해당하는 영상 데이터를 출력한다.
한편, 상술된 바와 같이 한 수평라인의 영상 데이터들(RGB data)은 홀수 영상 데이터들(D_od) 및 짝수 영상 데이터들(D_ev)로 구분되어 출력되는 바, 홀수 영상 데이터들(D_od)은 홀수 적색 데이터(RD_odc), 홀수 녹색 데이터(GD_odc) 및 홀수 청색 데이터(BD_odc)로 구분된다. 따라서, 이들 홀수 영상 데이터들(D_od)에 대하여 샘플링래치부(SL)는, 도 6에 도시된 바와 같이, 3개로 구성된다. 또한, 이 홀수 적색 데이터(RD_odc), 홀수 녹색 데이터(GD_odc) 및 홀수 청색 데이터(BD_odc) 각각이 6비트로 구성된다면, 각 비트 당 한 개의 샘플링래치부(SL)가 필요하다. 따라서, 이 홀수 영상 데이터들(D_od)이 6비트의 홀수 적색 데이터(RD_odc), 6비트의 홀수 녹색 데이터(GD_odc) 및 6비트의 홀수 청색 데이터(BD_odc)로 이루어질 경우, 이 홀수 영상 데이터들(D_od)에 대해 총 18개의 샘플링래치부(SL)가 필요하다.
마찬가지로 짝수 영상 데이터들(D_ev)은 짝수 적색 데이터(RD_evc), 짝수 녹색 데이터 및 짝수 청색 데이터로 구분된다. 따라서, 이들 짝수 영상 데이터들(D_ev)에 대하여 샘플링래치부(SL)는, 도 6에 도시된 바와 같이, 3개로 구성된다. 또한, 이 짝수 적색 데이터(RD_evc), 짝수 녹색 데이터(GD_evc) 및 짝수 청색 데이터(BD_evc) 각각이 6비트로 구성된다면, 각 비트 당 한 개의 샘플링래치부(SL)가 필요하므로, 이 짝수 영상 데이터들(D_ev)이 6비트의 짝수 적색 데이터(RD_evc), 6비트의 짝수 녹색 데이터(GD_evc) 및 6비트의 짝수 청색 데이터(BD_evc)로 이루어질 경우, 이 홀수 영상 데이터들(D_od)에 대해 총 18개의 샘플링래치부(SL)가 필요하다.
따라서, 총 36개의 샘플링래치부(SL)가 필요하다.
본 발명에서의 신호출력제어부(SOC)로부터 하이논리의 차단신호(OBS)가 출력되면, 타이밍 컨트롤러(TC)로부터의 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블신호(SOE)가 공급되지 않으므로, 도 6에 도시된 래치 디플립-플롭(DFL)들이 모두 동작을 멈추게 된다. 따라서 본 발명에 따르면 이들 래치 디플립-플롭(DFL)으로부터 불필요하게 소비되는 전력의 누수를 방지할 수 있다. 특히, 이 샘플링래치부(SL)에 구비된 쉬프팅 디플립-플롭(DFH)의 수는 데이터 라인들(DL1 내지 DLm)의 수에 상당하므로, 이 래치 디플립-플롭(DFL)의 동작을 중지시킬 경우 상당한 양의 소비 전력을 줄일 수 있다.
아울러, 소스클럭펄스신호(SCLK)의 출력을 차단하면, 이를 근거로 쉬프트 레지스터(SR)로부터 생성되는 샘플링펄스신호들(SP1 내지 SPk)도 생성되지 않는다. 따라서, 도 6에 도시된 바와 같이, 이들 샘플링펄스신호들(SP1 내지 SPk)을 공급받는 샘플링 디플립-플롭(DFS)들도 모두 동작을 멈추게 되어 상당한 양의 소비 전력을 줄일 수 있다.
도 7은 본 발명에 따른 신호출력제어부(SOC)에 동작에 따른 소스클럭펄스신호(SCLK) 및 소스아웃풋인에이블 신호의 변화를 설명하기 위한 도면이다.
도 7의 (a)에 도시된 바와 같이, 첫 번째 수평라인의 영상 데이터들(1st line data) 내지 세 번째 수평라인의 영상 데이터들(3rd line data)이 모두 다를 경우 차단신호(OBS)가 로우논리가 되어 소스아웃풋인에이블신호(SOE) 및 소스클럭펄스신호(SCLK)가 주기적으로 발생되고 있음을 알 수 있다.
그러나, 도 7의 (b)에 도시된 바와 같이, 첫 번째 수평라인의 영상 데이터들(1st line data) 내지 세 번째 수평라인의 영상 데이터들(3rd line data)이 모두 동일할 경우 차단신호(OBS)가 하이논리가 되어 주기적으로 발생하던 소스아웃풋인에이블신호(SOE) 및 소스클럭펄스신호(SCLK)가 두 번째 수평라인(2nd line data)의 영상 데이터들(RGB data)의 입력 이후 더 이상 발생되지 않음을 알 수 있다.
도 8은 본 발명의 실시예에 따른 신호출력제어부(SOC)가 적용될 때 전력 소비의 큰 효과를 기대할 수 있는 영상 패턴들을 나타낸 도면이다.
서로 인접한 두 수평라인 뿐만 아니라 전체 화면에서의 영상 데이터들이, 도 8에 도시된 바와 같이, 풀 블랙 패턴, 풀 화이트 패턴, 풀 레드 패턴, 풀 그린 패턴, 풀 블루 패턴, 풀 그레이 패턴 및 풀 라인 버티컬 패턴 중 어느 하나의 영상 패턴을 가질 때 상당한 소비 전력을 줄일 수 있다.
또한, 서로 인접한 두 수평라인의 영상 데이터들(RGB data)이 체스보드 패턴과 같은 영상 패턴과 같이 주기적으로 동일한 계조를 가질 때도 상당한 소비 전력을 줄일 수 있다.
도 9는 모의 실험을 통해 본 발명의 효과를 나타낸 도면으로서, 도 9에 도시된 바와 같이, 차단신호(OBS)가 하이논리를 갖는 시점(T_H)부터 소스아웃풋인에이블신호(SOE)가 및 소스클럭펄스신호(SCLK)가 더 이상 출력되지 않음을 알 수 있다.
도 10은 본 발명의 제 2 실시예에 따른 표시장치를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 표시장치는 상술된 제 1 실시예에 따른 실시예와 거의 동일하다. 단, 신호출력제어부(SOC)로 공급되는 영상 데이터들의 출처가 다르다. 즉, 본 발명의 제 2 실시예에 따른 신호출력제어부(SOC)는 시스템으로부터 입력되는 i번째 영상 데이터들과 i-x번째 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어한다. 도 10에 도시된 나머지 구성요소들은 제 1 실시예에 따른 구성과 동일하다.
본 발명에 따른 신호출력제어부(SOC)는 액정표시장치, 플라즈마표시장치, 발광다이오드표시장치 등에 적용될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Hsync: 수평동기신호 Vsync: 수직동기신호
CLK: 클럭펄스신호 RGB data: 한 수평라인의 영상 데이터들
SCLK: 소스클럭펄스신호 SSP: 소스스타트펄스신호
CR: 캐리신호 SOE: 소스아웃풋인에이블신호
UP: 스캔방향제어신호 REV: 비트반전제어신호
POL: 극성반전제어신호 SOC: 신호출력제어부
DD: 데이터 드라이버 GD: 게이트 드라이버
TC: 타이밍 컨트롤러 PXL: 화소
UPXL: 단위 화소 DSP: 표시부
GSP: 게이트스타트펄스신호 GSC: 게이트쉬프트클럭신호
GOE: 게이트아웃풋인에이블신호 GL#: 제 # 게이트 라인
DL#: 제 # 데이터 라인 OBS: 차단신호
HL#: 제 # 수평라인

Claims (18)

  1. 외부로부터의 제어신호들에 근거하여 영상 데이터들을 데이터 라인들로 공급하는 데이터 드라이버; 및,
    i번째(i는 자연수) 영상 데이터들과 i-x번째(x는 i보다 작은 자연수) 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어하는 신호출력제어부를 포함함을 특징으로 하는 표시장치용 구동장치.
  2. 제 1 항에 있어서,
    상기 i번째 영상 데이터들은 i번째 수평라인의 영상 데이터들이며; 그리고,
    상기 i-x번째 영상 데이터들은 i-x번째 수평라인의 영상 데이터들인 것을 특징으로 하는 표시장치용 구동장치.
  3. 제 2 항에 있어서,
    상기 x는 1인 것을 특징으로 하는 표시장치용 구동장치.
  4. 제 3 항에 있어서,
    상기 제어신호들 및 상기 영상 데이터들을 상기 데이터 드라이버로 공급하는 타이밍 컨트롤러를 더 포함하며;
    상기 신호출력제어부는, 상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 미리 설정된 기준치보다 작거나 같을 경우, 상기 타이밍 컨트롤러로부터의 제어신호들 중 적어도 하나가 상기 데이터 드라이버로 공급되지 않도록 상기 타이밍 컨트롤러의 동작을 제어하는 것을 특징으로 하는 표시장치용 구동장치.
  5. 제 4 항에 있어서,
    상기 제어신호들은 상기 영상 데이터들을 샘플링하기 위한 소스샘플링펄스신호들을 생성하는 필요한 소스클럭펄스신호 및 상기 영상 데이터들을 데이터 라인들로 출력하기 위한 소스아웃풋인에이블신호를 포함함을 특징으로 하는 표시장치용 구동장치.
  6. 제 5 항에 있어서,
    상기 신호출력제어부는, 상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 작거나 같을 경우, 상기 샘플링펄스신호 및 소스아웃풋인에이블신호 중 적어도 하나가 상기 데이터 드라이버로 공급되지 않도록 상기 타이밍 컨트롤러의 동작을 제어하는 것을 특징으로 하는 표시장치용 구동장치.
  7. 제 6 항에 있어서,
    상기 신호출력제어부는,
    상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 작거나 같을 경우, 차단신호를 생성하고 이를 상기 타이밍 컨트롤러로 공급하여 상기 타이밍 컨트롤러가 상기 샘플링펄스신호 및 소스아웃풋인에이블신호 중 적어도 하나를 상기 데이터 드라이버로 출력하지 않도록 제어하며; 그리고,
    상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 클 경우, 상기 차단신호를 생성하지 않음을 특징으로 하는 표시장치용 구동장치.
  8. 제 6 항에 있어서,
    상기 데이터 드라이버는,
    상기 타이밍 컨트롤러로부터 직렬 방식으로 출력되는 영상 데이터들을 병렬 방식으로 출력하는 직렬-병렬 변환부;
    상기 직렬-병렬 변환부로부터의 영상 데이터들의 동기화 및 상기 타이밍 콘트롤러로부터의 제어신호들 중 적어도 하나의 동기화를 수행하는 동기화부;
    상기 동기화부로부터의 소스클럭펄스신호에 근거하여 다수의 샘플링펄스신호들을 생성하고, 이들 샘플링펄스신호들을 순차적으로 출력하는 쉬프트 레지스터;
    상기 쉬프트 레지스터로부터의 샘플링펄스신호들에 근거하여 상기 영상 데이터들을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들을 상기 소스아웃풋인에이블신호에 따라 동시에 래치하여 출력하는 샘플링래치부;
    상기 래치부로부터의 영상 데이터들을 아날로그로 변환하여 출력하는 디지털-아날로그 변환부; 및,
    상기 디지털-아날로그 변환부로부터의 영상 데이터들의 극성을 선택하여 상기 데이터 라인들로 출력하는 출력부를 포함함을 특징으로 하는 표시장치용 구동장치.
  9. 제 8 항에 있어서,
    상기 제어신호들은 소스스타트펄스신호, 캐리신호, 비트반전제어신호, 스캔방향제어신호 및 극성반전제어신호를 더 포함하며;
    상기 동기화부는,
    상기 소스클럭펄스신호 및 상기 영상 데이터들을 공급받아 상기 영상 데이터들의 동기화를 수행하는 다수의 제 1 동기화 디플립-플롭들;
    상기 소스클럭펄스신호 및 상기 소스아웃풋인에이블신호를 공급받아 상기 소스아웃풋인에이블신호의 동기화를 수행하는 제 2 동기화 디플립-플롭;
    상기 소스클럭펄스신호 및 상기 비트반전제어신호를 공급받아 상기 비트반전제어신호의 동기화를 수행하는 제 3 동기화 디플립-플롭;
    상기 소스클럭펄스신호 및 상기 스캔방향제어신호를 공급받아 상기 스캔방향제어신호의 동기화를 수행하는 제 4 동기화 디플립-플롭;
    상기 스캔방향제어신호에 따라 상기 소스스타트펄스신호 및 캐리신호 중 어느 하나를 선택하여 출력하는 멀티플렉서;
    상기 멀티플렉서로부터의 출력 및 상기 극성반전제어신호를 공급받아 상기 극성반전제어신호의 1차 동기화를 수행하는 제 5 동기화 디플립-플롭; 및,
    상기 제 1 동기화 플립-플롭으로부터의 소스아웃풋인에이블신호 및 상기 제 5 동기화 디플립-플롭으로부터의 극성반전제어신호를 공급받아 상기 극성반전제어신호의 2차 동기화를 수행하는 제 6 동기화 디플립-플롭을 포함함을 특징으로 하는 표시장치용 구동장치.
  10. 제 9 항에 있어서,
    상기 쉬프트 레지스터는,
    다수의 샘플링펄스신호들을 순차적으로 출력하는 다수의 스테이지들;
    상기 동기화부로부터의 스캔방향제어신호의 논리를 반전시키는 인버터;
    상기 타이밍 컨트롤러로부터의 소스스타트펄스신호 및 상기 동기화부로부터의 스캔방향제어신호를 논리곱 연산하는 제 1 논리곱게이트;
    상기 인버터로부터의 출력과 상기 캐리신호를 논리곱 연산하는 제 2 논리곱게이트;
    인버터로부터의 출력을 기준전압으로 입력받으며, 입력단자가 첫 번째 스테이지의 출력단자에 접속되며, 출력단자가 상기 소스스타트펄스신호가 입력되는 제 1 논리곱게이트의 입력단자에 접속되는 제 1 연산증폭기; 및,
    상기 동기화부로부터의 스캔방향제어신호를 기준전압으로 입력받으며, 입력단자가 마지막 번째 스테이지의 출력단자에 접속되며, 출력단자가 상기 캐리신호를 입력받는 제 2 논리곱게이트의 입력단자에 접속되는 제 2 연산증폭기를 포함함을 특징으로 하는 표시장치용 구동장치.
  11. 제 10 항에 있어서,
    각 스테이지는,
    상기 제 1 논리곱게이트로부터의 출력 및 전단 스테이지로부터의 출력 중 어느 하나와 상기 동기화부로부터의 스캔방향제어신호를 논리곱 연산하는 제 3 논리곱게이트;
    상기 타이밍 컨트롤러로부터의 캐리신호 및 후단 스테이지로부터의 출력 중 어느 하나와 상기 인버터로부터의 출력을 논리곱 연산하는 제 4 논리곱게이트;
    상기 제 3 논리곱게이트로부터의 출력과 상기 제 4 논리곱게이트로부터의 출력을 논리합 연산하는 논리합게이트; 및,
    상기 타이밍 컨트롤러로부터의 소스클럭펄스신호에 따라 상기 논리합게이트로부터의 출력을 지연하여 출력함으로써 샘플링펄스신호를 발생시키는 쉬프팅 디플립-플롭을 포함함을 특징으로 하는 표시장치용 구동장치.
  12. 제 11 항에 있어서,
    상기 샘플링래치부는,
    상기 쉬프트 레지스터로부터의 샘플링펄스신호들에 따라 상기 동기화부로부터의 영상 데이터들을 순차적으로 샘플링하고, 이 샘플링된 영상 데이터들을 상기 동기화부로부터의 소스아웃풋인에이블신호에 따라 동시에 래치하고 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력하는 다수의 단위샘플링래치들; 및,
    상기 단위래치들로부터의 두 종의 영상 데이터들을 공급받고, 상기 동기화부로부터의 비트반전제어신호에 따라 상기 두 종의 영상 데이터들 중 어느 하나를 출력하는 다수의 비트반전멀티플렉서들을 포함함을 특징으로 하는 표시장치용 구동장치.
  13. 제 12 항에 있어서,
    각 단위샘플링래치는,
    상기 샘플링펄스신호에 따라 상기 동기화부로부터의 영상 데이터를 샘플링하는 샘플링 디플립-플롭; 및,
    상기 소스아웃풋인에이블신호에 따라 상기 샘플링 디플립플롭으로부터의 샘플링된 영상 데이터를 래치하고 상반된 논리를 갖는 두 종의 영상 데이터들을 동시에 출력하는 래치 디플립-플롭을 포함함을 특징으로 하는 표시장치용 구동장치.
  14. 제 4 항에 있어서,
    상기 신호출력제어부는, 상기 타이밍 컨트롤러로부터 출력된 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 비교함을 특징으로 하는 표시장치용 구동장치.
  15. 제 4 항에 있어서,
    상기 신호출력제어부는, 시스템으로부터 출력되어 상기 타이밍 컨트롤러로 입력되는 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 비교함을 특징으로 하는 표시장치용 구동장치.
  16. 외부로부터의 제어신호들에 근거하여 영상 데이터들을 데이터 라인들로 공급하는 데이터 드라이버를 포함하는 표시장치용 구동장치의 구동방법에 있어서,
    i번째(i는 자연수) 영상 데이터들과 i-x번째(x는 i보다 작은 자연수) 영상 데이터들의 유사성을 비교하고, 이 비교 결과에 근거하여 상기 제어신호들 중 적어도 어느 하나의 출력을 제어하는 것을 특징으로 하는 표시장치용 구동장치의 구동방법.
  17. 제 16 항에 있어서,
    상기 제어신호들은 상기 영상 데이터들을 샘플링하기 위한 샘플링펄스신호들을 생성하는 필요한 소스클럭펄스신호 및 상기 영상 데이터들을 데이터 라인들로 출력하기 위한 소스아웃풋인에이블신호를 포함함을 특징으로 하는 표시장치용 구동장치의 구동방법.
  18. 제 17 항에 있어서,
    상기 i번째 수평라인의 영상 데이터들과 i-1번째 영상 데이터들을 서로 대응되는 것끼리 비교하여 동일하지 않은 영상 데이터들의 수가 상기 기준치보다 작거나 같을 경우, 상기 샘플링펄스신호 및 소스아웃풋인에이블신호 중 적어도 하나가 상기 데이터 드라이버로 공급하지 않는 것을 특징으로 하는 표시장치용 구동장치의 구동방법.
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