KR20200015132A - 디스플레이 드라이버 및 출력 버퍼 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 디스플레이 드라이버는, 제1 이미지 데이터를 저장하는 제1 래치, 제2 이미지 데이터를 저장하는 제2 래치, 상기 제1 이미지 데이터에 대응하는 소스 전압을 출력하는 복수의 출력 버퍼들을 포함하며, 상기 복수의 출력 버퍼들 각각은 입력 스테이지, 출력 스테이지, 및 상기 입력 스테이지와 상기 출력 스테이지 사이에 연결되는 프리-차지 회로를 갖는 버퍼부, 및 상기 제1 이미지 데이터와 상기 제2 이미지 데이터를 비교하여 상기 프리-차지 회로를 제어하는 프리-차지 제어부를 포함한다.

Description

디스플레이 드라이버 및 출력 버퍼{DISPLAY DRIVER AND OUTPUT BUFFER}
본 발명은 디스플레이 드라이버 및 출력 버퍼에 관한 것이다.
TV, 랩톱 컴퓨터, 모니터 및 모바일 기기 등과 같은 영상을 표시하는 전자 장치에 이용되고 있는 디스플레이 장치로서 액정 표시 장치(LCD, Liquid Crystal Device), 유기발광 표시 장치(OLED, Organic Light Emitting Device) 등이 있다. 디스플레이 장치는 복수의 픽셀을 갖는 디스플레이 패널과, 복수의 픽셀에 전기 신호를 인가하기 위한 디스플레이 드라이버를 포함할 수 있으며, 디스플레이 드라이버가 복수의 픽셀에 제공하는 전기 신호에 의해 영상이 구현될 수 있다. 최근 들어 디스플레이 장치의 해상도와 주사율 등의 성능을 개선하기 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 소스 라인들에 연결되는 출력 버퍼들 각각의 출력단의 슬루율을 개선하여, 디스플레이 장치의 주사율 및 해상도 증가에 따른 문제를 최소화할 수 있는 디스플레이 드라이버 및 출력 버퍼를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 디스플레이 드라이버는, 제1 이미지 데이터를 저장하는 제1 래치, 제2 이미지 데이터를 저장하는 제2 래치, 상기 제1 이미지 데이터에 대응하는 소스 전압을 출력하는 복수의 출력 버퍼들을 포함하며, 상기 복수의 출력 버퍼들 각각은 입력 스테이지, 출력 스테이지, 및 상기 입력 스테이지와 상기 출력 스테이지 사이에 연결되는 프리-차지 회로를 갖는 버퍼부, 및 상기 제1 이미지 데이터와 상기 제2 이미지 데이터를 비교하여 상기 프리-차지 회로를 제어하는 프리-차지 제어부를 포함한다.
본 발명의 일 실시예에 따른 디스플레이 드라이버는, 제1 주기 동안 제1 이미지 데이터에 대응하는 제1 소스 전압을 출력하며, 상기 제1 주기 다음에 도래하는 제2 주기 동안 제2 이미지 데이터에 대응하는 제2 소스 전압을 출력하는 출력 버퍼, 상기 제1 이미지 데이터를 저장하는 제1 래치, 상기 제2 이미지 데이터를 저장하는 제2 래치, 및 상기 제1 이미지 데이터의 일부와 상기 제2 이미지 데이터의 일부를 비트별로 비교하여 상기 출력 버퍼의 출력 전압을 증가 또는 감소시키는 프리-차지 제어부를 포함한다.
본 발명의 일 실시예에 따른 출력 버퍼는, 제1 전원 노드와 출력 노드 사이에 연결되는 제1 스위치 소자, 및 제2 전원 노드와 상기 출력 노드 사이에 연결되는 제2 스위치 소자를 포함하며, 상기 출력 노드를 통해 제1 주기 동안 제1 이미지 데이터에 대응하는 제1 소스 전압을 출력하고, 상기 제1 주기 다음에 도래하는 제2 주기 동안 제2 이미지 데이터에 대응하는 제2 소스 전압을 출력하는 출력 스테이지, 상기 제1 스위치 소자의 제어단과 상기 제2 전원 노드 사이에 연결되는 제1 프리-차지 소자, 및 상기 제2 스위치 소자의 제어단과 상기 제1 전원 노드 사이에 연결되는 제2 프리-차지 소자를 포함한다.
본 발명의 일 실시예에 따른 디스플레이 드라이버는, 제1 래치에 저장된 제1 이미지 데이터와 제2 래치에 저장된 제2 이미지 데이터를 비교하여 출력 버퍼의 출력 전압을 미리 증가 또는 감소시킬지 여부를 결정할 수 있다. 또한, 출력 버퍼의 입력 스테이지와 출력 스테이지 사이에 프리-차지 회로를 연결함으로써, 프리-차지 성능을 개선하고 출력 버퍼의 회로 면적 증가를 최소화할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 디스플레이 드라이버를 포함하는 디스플레이 장치를 간단하게 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 드라이버를 간단하게 나타낸 블록도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 디스플레이 드라이버에 포함되는 소스 드라이버의 구조를 설명하기 위해 제공되는 도면들이다.
도 7은 본 발명의 일 실시예에 따른 출력 버퍼의 동작을 설명하기 위해 제공되는 도면이다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 드라이버의 동작을 설명하기 위해 제공되는 도면이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 디스플레이 드라이버의 동작을 설명하기 위해 제공되는 도면들이다.
도 11 내지 도 14는 본 발명의 일 실시예에 따른 디스플레이 드라이버의 프리-차지 동작을 설명하기 위해 제공되는 도면들이다.
도 15는 본 발명의 일 실시예에 따른 디스플레이 장치를 포함하는 전자 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 드라이버를 포함하는 디스플레이 장치를 간단하게 나타낸 블록도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(10)는 디스플레이 드라이버(20)와 디스플레이 패널(30)을 포함할 수 있다.
디스플레이 드라이버(20)는 외부 프로세서가 전송하는 영상 데이터를 디스플레이 패널(20)에 입력하기 위한 게이트 드라이버와 소스 드라이버, 및 게이트 드라이버와 소스 드라이버를 제어하는 타이밍 컨트롤러 등을 포함할 수 있다. 타이밍 컨트롤러는 수직 동기 신호와 수평 동기 신호에 따라 게이트 드라이버 및 소스 드라이버를 제어할 수 있다.
디스플레이 드라이버(20)에 영상 데이터를 전송하는 프로세서는 모바일 기기의 경우 애플리케이션 프로세서(Application Processor, AP)일 수 있으며, 데스크톱이나 랩톱 컴퓨터, 텔레비전 등의 경우 중앙 처리 장치(Central Processing Unit, CPU)일 수 있다. 즉, 프로세서는 연산 기능을 보유한 처리 장치를 의미하는 것으로 해석될 수 있다. 프로세서는 디스플레이 장치(10)를 통해 표시하고자 하는 영상 데이터를 생성하거나 또는 메모리, 통신 모듈 등으로부터 영상 데이터를 수신하여 디스플레이 드라이버(20)에 전송할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 드라이버를 포함하는 디스플레이 장치를 간단하게 나타낸 블록도이다.
도 2를 참조하면, 디스플레이 장치(50)는 디스플레이 드라이버(60)와 디스플레이 패널(70)을 포함할 수 있다. 디스플레이 드라이버(60)는 타이밍 컨트롤러(61), 게이트 드라이버(62), 및 소스 드라이버(63) 등을 포함할 수 있다. 디스플레이 패널(70)은 복수의 게이트 라인들(G1-Gm) 및 복수의 소스 라인들(S1-Sn)을 따라 배치되는 복수의 픽셀들(PX)을 포함할 수 있다.
일 실시예에서, 디스플레이 장치(50)는 프레임 단위로 이미지를 표시할 수 있다. 하나의 프레임을 표시하기 위해 필요한 시간은 수직 주기로 정의될 수 있으며, 수직 주기는 디스플레이 장치(50)의 주사율(scan rate)에 의해 결정될 수 있다. 일 실시예로, 디스플레이 장치(50)의 주사율이 60Hz인 경우, 수직 주기는 1/60초, 약 16.7msec 일 수 있다.
하나의 수직 주기 동안 게이트 드라이버(62)는 복수의 게이트 라인들(G1-Gm) 각각을 스캔할 수 있다. 게이트 드라이버(62)가 복수의 게이트 라인들(G1-Gm) 각각을 스캔하는 시간은 수평 주기로 정의될 수 있으며, 하나의 수평 주기 동안 소스 드라이버(63)는 픽셀들(PX)에 소스 전압을 입력할 수 있다. 소스 전압은 영상 데이터에 기초하여 소스 드라이버(63)가 출력하는 전압일 수 있으며, 소스 전압에 의해 픽셀들(PX) 각각의 밝기가 결정될 수 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 3을 참조하면, 디스플레이 패널(80)은 수직 주기(VP)를 갖는 수직 동기 신호(Vsync) 및 수평 주기(HP)를 갖는 수평 동기 신호(Hsync)에 의해 동작할 수 있다. 일례로 수직 주기(VP)는 제1 수직 포치 기간(VBP), 수직 액티브 기간(VACT), 제2 수직 포치 기간(VFP)을 포함할 수 있으며, 제1 수직 포치 기간(VBP)은 수직 응답 기간(VSA, Vertical Speed Action)을 포함할 수 있다. 일 실시예에서, 제1 수직 포치 기간(VBP)은 수직 백 포치(Vertical Back Porch) 기간일 수 있으며, 제2 수직 포치 기간(VFP)은 수직 프론트 포치(Vertical Front Porch) 기간일 수 있다.
수평 주기(HP)는 제1 수평 포치 기간(HBP), 수평 액티브 기간(HACT), 제2 수평 포치 기간(HFP)을 포함할 수 있으며, 제1 수평 포치 기간(HBP)은 수평 응답 기간(HSA, Horizontal Speed Action)을 포함할 수 있다. 일 실시예에서, 제1 수평 포치 기간(HBP)은 수평 백 포치(Horizontal Back Porch) 기간일 수 있으며, 제2 수평 포치 기간(HFP)은 수평 프론트 포치(Horizontal Front Porch) 기간일 수 있다.
디스플레이 패널(80)에 포함되는 복수의 게이트 라인들에 대한 스캔 및 스캔한 게이트 라인과 연결된 픽셀에 대한 데이터 입력은 수직 및 수평 액티브 기간(VACT, HACT)에 실행될 수 있다. 즉, 수직 액티브 기간(VACT) 동안 게이트 라인들이 순차적으로 스캔되며, 스캔한 게이트 라인과 연결된 픽셀에 대한 데이터 입력은 수평 액티브 기간(HACT) 동안 실행될 수 있다.
최근에는 디스플레이 패널(80)의 주사율과 해상도가 점점 증가하는 추세이며, 그에 따라 수직 주기(VP)와 수평 주기(HP)가 감소할 수 있다. 수직 주기(VP)와 수평 주기(HP)가 짧아질 경우, 소스 드라이버가 픽셀들에 영상 데이터를 짧은 시간 내에 입력할 수 있어야 하며, 이를 위해 소스 전압을 출력하는 출력 버퍼들을 고속으로 동작시킬 수 있다. 즉, 출력 버퍼들의 출력 전압을 빠르게 증가 또는 감소시킬 수 있다. 출력 버퍼들의 출력 전압을 빠르게 증가 또는 감소시키기 위해, 출력 버퍼들의 출력 전압을 미리 증가 또는 감소시키는 프리-차지 기능을 이용할 수 있다.
소스 드라이버는 영상 데이터와 함께 복수의 감마 전압들을 수신하며, 영상 데이터에 기초하여 복수의 감마 전압들 중 적어도 일부를 출력 버퍼들에 입력 전압으로 제공할 수 있다. 출력 버퍼들 각각은 감마 전압들을 입력받기 위한 입력 스테이지, 및 소스 전압을 출력하는 출력 스테이지를 포함할 수 있다. 출력 버퍼들 각각의 입력 스테이지에 입력되는 감마 전압은, 소스 드라이버의 디코더부가 입력받는 영상 데이터에 의해 결정될 수 있다.
앞서 설명한 바와 같이 디스플레이 패널(80)의 수평 주기(HP)가 감소하여 고속의 출력 버퍼가 요구됨에 따라, 출력 버퍼의 출력 전압을 빠르게 증가 또는 감소시키기 위한 프리-차지 기능을 채용할 수 있다. 일반적인 프리-차지 기능은, 출력 버퍼의 출력단과 디스플레이 패널(80)의 소스 라인 사이에 연결되는 프리-차지 회로에 의해 구현될 수 있다. 다만, 프리-차지 회로가 출력 버퍼의 출력단과 소스 라인 사이에 연결될 경우, 출력 버퍼의 피드백 응답 지연(feedback delay) 등에 의해 프리-차지 회로의 제어가 어려워질 수 있다. 또한, 프리-차지 회로가 출력 버퍼의 출력 전압의 증가 또는 감소 여부를 결정하기 위해 출력 버퍼의 입력 전압과 출력 전압을 서로 비교하는 비교 회로가 마련될 수 있는데, 비교 회로의 오프셋을 최소화하기 위해서 출력 버퍼의 입력 스테이지의 크기가 증가할 수 있다.
본 발명의 일 실시예에서는 상기와 같은 문제를 해결하기 위해, 출력 버퍼의 입력 스테이지와 출력 스테이지 사이에 프리-차지 회로를 연결할 수 있다. 프리-차지 회로는 복수의 프리-차지 소자들을 포함하며, 일 실시예에서 복수의 프리-차지 소자들은 서로 다른 제어 신호에 의해 제어될 수 있다. 본 발명의 일 실시예에 따르면, 프리-차지 회로를 구비함에 따라 출력 버퍼의 입력 스테이지가 증가하는 문제를 해소함과 동시에, 출력 버퍼의 출력단의 슬루율을 개선하고, 프리-차지 회로의 동작에 따른 소모 전력을 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 드라이버를 간단하게 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 드라이버(100)는, 시프트 레지스터(110), 샘플링 래치(120), 홀딩 래치(130), 디코더부(140), 버퍼부(150), 및 프리-차지 제어부(160) 등을 포함할 수 있다. 시프트 레지스터(110), 샘플링 래치(120), 홀딩 래치(130), 디코더부(140), 및 버퍼부(150)는 디스플레이 드라이버(100)의 소스 드라이버에 포함되는 구성 요소일 수 있다.
시프트 레지스터(110)는 수평 동기 신호(Hysnc)에 응답하여 샘플링 래치(120)에 포함되는 복수의 샘플링 회로들 각각의 동작 타이밍을 제어할 수 있다. 수평 동기 신호(Hsync)는 소정의 주기를 갖는 신호일 수 있다. 샘플링 래치(120)는 시프트 레지스터(110)의 시프트 순서에 따라 이미지 데이터를 샘플링할 수 있다. 샘플링 래치(120)가 샘플링한 이미지 데이터는 홀딩 래치(130)에 저장될 수 있다.
디코더부(140)는 디지털-아날로그 컨버터(DAC)를 포함할 수 있으며, 복수의 감마 전압들(VG)을 입력받을 수 있다. 일 실시예에서, 복수의 감마 전압들(VG)의 개수는 영상 데이터의 비트 수에 따라 결정될 수 있다. 일례로, 영상 데이터가 8 비트의 데이터일 경우 복수의 감마 전압들(VG)의 개수는 256개 이하일 수 있으며, 영상 데이터가 10 비트의 데이터일 경우 복수의 감마 전압들(VG)의 개수는 1024개 이하일 수 있다. 디코더부(140)는 홀딩 래치(130)에 저장된 이미지 데이터에 기초하여 복수의 감마 전압들(VG) 중 적어도 하나를 선택할 수 있다.
버퍼부(150)는 연산 증폭기로 구현되는 복수의 출력 버퍼들을 포함할 수 있으며, 복수의 출력 버퍼들은 복수의 소스 라인들(SL)과 연결될 수 있다. 복수의 출력 버퍼들 각각은 복수의 입력 단자들을 가질 수 있다. 디코더부(140)는 영상 데이터에 기초하여 복수의 감마 전압들(VG) 중에서 적어도 일부를 선택하고, 선택한 전압을 복수의 출력 버퍼들 각각의 입력 단자들에 입력 전압으로 제공할 수 있다. 복수의 출력 버퍼들 각각은, 디코더부(140)로부터 전달받은 입력 전압을, 소스 전압으로 출력할 수 있다.
본 발명의 일 실시예에서, 복수의 출력 버퍼들 각각은 프리-차지 회로를 포함할 수 있다. 프리-차지 회로의 동작은, 프리-차지 제어부(160)에 의해 제어될 수 있다. 프리-차지 제어부(160)는 샘플링 래치(120)에 저장된 이미지 데이터와, 홀딩 래치(130)에 저장된 이미지 데이터를 서로 비교하여 프리-차지 회로를 제어할 수 있다.
일례로, 홀딩 래치(130)에 저장된 이미지 데이터는, 복수의 출력 버퍼들 각각이 현재 제1 주기에서 출력하는 제1 소스 전압에 대응하는 제1 이미지 데이터일 수 있다. 또한, 샘플링 래치(120)에 저장된 이미지 데이터는, 복수의 출력 버퍼들 각각이 제1 주기 다음에 도래하는 제2 주기 동안 출력할 제2 소스 전압에 대응하는 제2 이미지 데이터일 수 있다. 프리-차지 회로는 제1 이미지 데이터와 제2 이미지 데이터를 비교하여 제어 데이터를 생성하고, 상기 제어 데이터에 기초하여 프리-차지 회로를 제어할 수 있다.
일례로, 프리-차지 제어부(160)는 제1 이미지 데이터와 제2 이미지 데이터를 비트 별로 비교하여 상기 제어 데이터를 생성할 수 있다. 또한, 연산량을 줄이고 연산 속도를 높이기 위해 제1 이미지 데이터의 비트들 중 일부와, 제2 이미지 데이터의 비트들 중 일부를 서로 비교하여 상기 제어 데이터를 생성할 수도 있다. 제어 데이터의 비트 수는, 제1 이미지 데이터 및 제2 이미지 데이터 각각의 비트 수보다 작을 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 디스플레이 드라이버에 포함되는 소스 드라이버의 구조를 설명하기 위해 제공되는 도면들이다.
우선 도 5를 참조하면, 본 발명의 일 실시예에 따른 소스 드라이버(200)는 디코더부(210)와 버퍼부(220)를 포함할 수 있다. 디코더부(210)는 디코더(DEC)를 복수 개 포함할 수 있으며, 이미지 데이터와 함께 복수의 감마 전압들(VG)을 입력받을 수 있다. 앞서 설명한 바와 같이, 복수의 감마 전압들(VG)의 개수는 이미지 데이터의 비트 수에 따라 결정될 수 있다. 이미지 데이터가 N 개의 비트를 가지면, 디코더부(210)에 입력되는 복수의 감마 전압들(VG)의 개수는 2N 개 또는 그 이하일 수 있다.
버퍼부(220)는 출력 버퍼(BUF)를 복수 개 포함할 수 있다. 도 5를 참조하면, 출력 버퍼(BUF)는 연산 증폭기를 포함할 수 있으며, 연산 증폭기의 출력 단자와 반전 입력 단자가 서로 연결되는 네거티브 피드백 구조를 가질 수 있다. 디코더(DEC)는 복수의 감마 전압들(VG) 중 적어도 하나를 선택하여 연산 증폭기의 비반전 입력 단자에 입력 전압으로 제공할 수 있다. 연산 증폭기의 출력단은 소스 라인들(SL1-SLn) 중 하나에 연결될 수 있으며, 연산 증폭기가 출력하는 소스 전압의 크기는 비반전 입력 단자에 입력되는 전압에 의해 결정될 수 있다.
도 6을 참조하면, 소스 드라이버(300)는 디코더(310)와 출력 버퍼(320)를 포함할 수 있다. 디코더(310)는 복수의 감마 전압들(VG0-VG63) 및 이미지 데이터(DIN)를 입력받을 수 있다. 도 6에 도시한 일 실시예에서, 이미지 데이터(DIN)는 6비트의 데이터일 수 있으며, 복수의 감마 전압들(VG0-VG63)은 64개의 서로 다른 크기들을 가질 수 있다.
디코더(310)는 복수의 스위치 소자들을 포함할 수 있으며, 복수의 스위치 소자들은 이미지 데이터(DIN)의 각 비트들의 값에 따라 턴-온 또는 턴-오프될 수 있다. 일례로, 이미지 데이터(DIN)의 비트들이 모두 0인 경우, 최저 감마 전압(VG0)에 연결된 스위치 소자들이 모두 턴-온되어 최저 감마 전압(VG0)이 출력 버퍼(320)에 입력될 수 있다. 디코더(310)는, 이미지 데이터(DIN)의 값에 기초하여 복수의 스위치 소자들을 제어하기 위한 스위치 컨트롤러들(PS0-PS5)을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 출력 버퍼의 동작을 설명하기 위해 제공되는 도면이다.
도 7은 소스 드라이버에 포함되는 출력 버퍼의 출력 전압을 나타낸 그래프일 수 있다. 도 7에 도시한 그래프는, 출력 버퍼의 출력 전압이 증가하는 실시예에 해당할 수 있다. 도 7을 참조하면, 출력 버퍼의 출력 전압은 제1 소스 전압(VS1)에서 제2 소스 전압(VS2)으로 증가할 수 있다. 출력 전압은 소정의 정착 시간(Settling Time, TS) 동안 증가 및 감소를 반복할 수 있으며, 정착 시간(TS)이 경과한 후에 제2 소스 전압(VS2)으로 유지될 수 있다.
출력 버퍼의 슬루율은 정착 시간(TS) 초기에 출력 전압이 증가하는 속도로 결정될 수 있다. 출력 버퍼의 슬루율이 낮을 경우, 앞서 설명한 바와 같이 디스플레이 장치가 높은 해상도 및 주사율에 대응하기 어려울 수 있다. 출력 버퍼의 슬루율을 높이기 위한 방안으로, 출력 버퍼에 공급되는 전원 전압을 증가시켜 출력 버퍼의 성능을 높일 수 있으나, 이는 디스플레이 드라이버의 소모 전력을 증가시킬 수 있다.
따라서 본 발명에서는, 출력 버퍼에 프리-차지 기능을 채용하여 디스플레이 드라이버의 소모 전력 증가없이, 출력 버퍼의 출력 전압을 빠르게 증가 또는 감소시킬 수 있다. 또한, 본 발명의 일 실시예에서는 출력 버퍼의 입력 스테이지와 출력 스테이지 사이에 프리-차지 회로가 연결될 수 있다. 즉, 출력 버퍼 내부에 프리-차지 회로를 연결하고, 프리-차지 회로에 포함되는 프리-차지 소자들을 서로 다른 제어 신호들로 턴-온 또는 턴-오프시킴으로써, 프리-차지 회로 추가에 따른 다양한 트레이드 오프를 극복할 수 있다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 드라이버의 동작을 설명하기 위해 제공되는 도면이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 드라이버(400)는, 래치부(410), 디코더부(420), 버퍼부(430), 프리-차지 제어부(440) 등을 포함할 수 있다. 래치부(410)는 제1 래치(411)와 제2 래치(412)를 포함할 수 있으며, 제1 래치(411)와 제2 래치(412) 각각은 제1 이미지 데이터(DIN1[7:0])와 제2 이미지 데이터(DIN2[7:0])를 저장할 수 있다. 제1 래치(411)는 홀딩 래치, 제2 래치(412)는 샘플링 래치일 수 있다.
제1 이미지 데이터(DIN1[7:0])는, 제1 주기 동안 버퍼부(430)가 디스플레이 패널(PANEL)로 출력하는 제1 소스 전압에 대응하는 데이터일 수 있다. 제2 이미지 데이터(DIN2[7:0])는, 제1 주기 다음에 도래하는 제2 주기 동안 버퍼부(430)가 디스플레이 패널(PANEL)로 출력할 제2 소스 전압에 대응하는 데이터일 수 있다. 따라서, 제1 이미지 데이터(DIN1[7:0])와 제2 이미지 데이터(DIN2[7:0])는 서로 다를 수 있다.
도 8에 도시한 일 실시예에서는 제1 이미지 데이터(DIN1[7:0])와 제2 이미지 데이터(DIN2[7:0]) 각각이 8 비트의 데이터인 것을 가정하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 도 8에 도시한 일 실시예에서 디코더부(420)에 입력되는 복수의 감마 전압들(VG)은, 256 개 이하의 개수를 가질 수 있다. 디코더부(420)는 제1 이미지 데이터(DIN1[7:0])에 기초하여 복수의 감마 전압들(VG) 중 적어도 하나를 입력 전압(VIN)으로 선택할 수 있다.
버퍼부(430)는 복수의 출력 버퍼들을 포함할 수 있으며, 복수의 출력 버퍼들 각각은 디스플레이 패널(PANEL)에 포함되는 복수의 소스 라인들 중 하나에 연결될 수 있다. 출력 버퍼는 입력 스테이지(431), 출력 스테이지(432) 및 프리-차지 회로(433)를 포함할 수 있다. 프리-차지 회로(433)는 입력 스테이지(431)와 출력 스테이지(432) 사이에 연결될 수 있으며, 제1 프리-차지 소자(TP1)와 제2 프리-차지 소자(TP2)를 포함할 수 있다. 제1 프리-차지 소자(TP1)와 제2 프리-차지 소자(TP2)는, 프리-차지 제어부(440)가 출력하는 제1 프리-차지 제어 신호(Pre_H) 및 제2 프리-차지 제어 신호(Pre_L)에 의해 각각 턴-온 또는 턴-오프될 수 있다.
출력 스테이지(432)는 제1 전원 전압(VDD)을 입력받는 제1 스위치 소자(T1)와, 제2 전원 전압(VSS)을 입력받는 제2 스위치 소자(T2)를 포함할 수 있으며, 제1 스위치 소자(T1)와 제2 스위치 소자(T2) 사이의 출력 노드(NO)를 통해 출력 전압(VOUT)이 디스플레이 패널(PANEL)로 입력될 수 있다. 일 실시예에서, 제1 스위치 소자(T1)는 PMOS 트랜지스터일 수 있고, 제2 스위치 소자(T2)는 NMOS 트랜지스터일 수 있다. 제1 스위치 소자(T1)와 제2 스위치 소자(T2) 각각의 턴-온 및 턴-오프는 입력 스테이지(431)에서 전달되는 전압 또는 프리-차지 회로(433)에 의해 제어될 수 있다. 제1 프리-차지 소자(TP1)는 제2 스위치 소자(T2)와 같은 NMOS 트랜지스터일 수 있고, 제2 프리-차지 소자(TP2)는 제1 스위치 소자(T1)와 같은 PMOS 트랜지스터일 수 있다.
제1 프리-차지 소자(TP1)가 턴-온되면, 제1 스위치 소자(T1)의 게이트 전압(puh)이 감소하고 제1 스위치 소자(T1)가 턴-온될 수 있다. 따라서, 출력 노드(NO)에 제1 전원 전압(VDD)이 입력될 수 있으며, 출력 전압(VOUT)이 증가할 수 있다. 반대로, 제2 프리-차지 소자(TP2)가 턴-온되면, 제2 스위치 소자(T2)의 게이트 전압(pdh)이 증가하여 제2 스위치 소자(T2)가 턴-온될 수 있다. 따라서, 출력 노드(NO)에 제2 전원 전압(VSS)이 입력되며, 출력 전압(VOUT)이 감소할 수 있다. 즉, 본 발명의 일 실시예에서는, 제1 프리-차지 소자(TP1)와 제2 프리-차지 소자(TP2)를 턴-온 또는 턴-오프시켜 출력 전압(VOUT)을 증가 또는 감소시키는 프리-차지 기능을 구현할 수 있다.
앞서 설명한 바와 같이, 제1 프리-차지 소자(TP1)와 제2 프리-차지 소자(TP2)는 프리-차지 제어부(440)가 출력하는 제1 프리-차지 제어 신호(Pre_H) 및 제2 프리-차지 제어 신호(Pre_L)에 의해 각각 제어될 수 있다. 예를 들어, 제1 프리-차지 소자(TP1)와 제2 프리-차지 소자(TP2) 각각의 턴-온 시간 및 턴-오프 시간을 변경하여 프리-차지 기능에 의해 출력 전압(VOUT)이 증가 또는 감소하는 크기를 조절할 수 있다. 프리-차지 제어부(440)는 제1 이미지 데이터(DIN1[7:0])와 제2 이미지 데이터(DIN2[7:0])를 비교하여 제어 데이터(DPRE[2:0])를 생성하는 데이터 비교부(441), 및 제어 데이터(DPRE[2:0])에 기초하여 제1 프리-차지 제어 신호(Pre_H) 및 제2 프리-차지 제어 신호(Pre_L)를 생성하는 제어 신호 생성부(442)를 포함할 수 있다.
일 실시예에서 데이터 비교부(441)는 제1 이미지 데이터(DIN1[7:0])의 비트들 중 일부를 선택하여 제1 비교 데이터를 생성하고, 제2 이미지 데이터(DIN2[7:0])의 비트들 중 일부를 선택하여 제2 비교 데이터를 생성할 수 있다. 데이터 비교부(441)는 제1 비교 데이터와 제2 비교 데이터를 비트별로 비교함으로써 제어 데이터(DPRE[2:0])를 생성할 수 있으며, 따라서 제어 데이터(DPRE[2:0])의 비트 수는, 제1 이미지 데이터(DIN1[7:0])와 제2 이미지 데이터(DIN2[7:0])의 비트 수 보다 작을 수 있다. 일례로, 데이터 비교부(441)는 제1 이미지 데이터(DIN1[7:0])와 제2 이미지 데이터(DIN2[7:0]) 각각에서 하위 비트들 일부를 제거함으로써 제1 비교 데이터 및 제2 비교 데이터를 생성할 수 있다. 이는, 제1 이미지 데이터(DIN1[7:0])와 제2 이미지 데이터(DIN2[7:0])의 차이에 미치는 영향이, 하위 비트일수록 작기 때문일 수 있다.
또한, 데이터 비교부(441)는 제1 비교 데이터와 제2 비교 데이터의 비트들 중 일부를 묶어서 비교할 수 있다. 따라서, 제어 데이터(DPRE[2:0])의 비트 수가 제1 비교 데이터와 제2 비교 데이터의 비트 수 보다도 작을 수 있으며, 데이터 비교부(441)의 연산 부담을 줄일 수 있다. 이하, 도 9 내지 도 10을 함께 참조하여 디스플레이 드라이버(400)의 동작을 좀 더 자세히 설명하기로 한다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 디스플레이 드라이버의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 9를 참조하여 데이터 비교부(441)가 제어 데이터(DPRE[2:0])를 생성하는 방법을 설명하기로 한다. 데이터 비교부(441)는 제1 래치(411)에 저장된 제1 이미지 데이터(DIN1[7:0]), 및 제2 래치(412)에 저장된 제2 이미지 데이터(DIN2[7:0])를 수신할 수 있다. 데이터 비교부(441)는 제1 이미지 데이터(DIN1[7:0])의 일부를 선택하고, 제2 이미지 데이터(DIN2[7:0])의 일부를 선택할 수 있다. 도 9에 도시한 일 실시예에서, 데이터 비교부(441)는 제1 이미지 데이터(DIN1[7:0])와 제2 이미지 데이터(DIN2[7:0]) 각각에서 두 개의 하위 비트들을 제외한 나머지 비트들을 선택할 수 있다.
연산량을 줄이기 위해, 데이터 비교부(441)는 제1 이미지 데이터(DIN1[7:0])와 제2 이미지 데이터(DIN2[7:0]) 각각에서 선택한 비트들을 그룹화하여 서로 비교할 수 있다. 도 9를 참조하면, 데이터 비교부(441)는 서로 인접한 2개의 비트들을 하나의 그룹으로 묶어서 비교할 수 있다. 일례로, 데이터 비교부(441)는 제1 이미지 데이터(DIN1[7:0])의 7번째 및 8번째 비트들(DIN1[7:6])을, 제2 이미지 데이터(DIN2[7:0])의 7번째 및 8번째 비트들(DIN2[7:6])과 비교함으로써, 제어 데이터의 최하위 비트(DPRE[0])를 결정할 수 있다. 또한, 데이터 비교부(441)는 제1 이미지 데이터(DIN1[7:0])의 5번째 및 6번째 비트들(DIN1[4:5])을, 제2 이미지 데이터(DIN2[7:0])의 5번째 및 6번째 비트들(DIN2[4:5])과 비교함으로써, 제어 데이터의 두번째 비트(DPRE[1])를 결정할 수 있다.
데이터 비교부(441)가 생성한 제어 데이터(DPRE[2:0])를 참조하여, 제어 신호 생성부(442)는 제1 프리-차지 제어 신호(Pre_H)와 제2 프리-차지 제어 신호(Pre_L)를 생성할 수 있다. 일 실시예에서, 제어 신호 생성부(442)는 제1 프리-차지 제어 신호(Pre_H)와 제2 프리-차지 제어 신호(Pre_L) 각각을 조정함으로써, 제1 프리-차지 소자(TP1)와 제2 프리-차지 소자(TP2) 각각의 턴-온 시간 및 턴-오프 시간을 결정할 수 있다. 제1 이미지 데이터(DIN1[7:0])와 제2 이미지 데이터(DIN2[7:0])의 차이가 크면, 제어 신호 생성부(442)는 제1 프리-차지 소자(TP1) 또는 제2 프리-차지 소자(TP2)를 길게 턴-온시켜 프리-차지 시간을 길게 설정할 수 있다. 따라서, 프리-차지 시간 동안 출력 전압(VOUT)의 증가폭 또는 감소폭이 커질 수 있다.
도 10은 제1 프리-차지 제어 신호(Pre_H)와 제2 프리-차지 제어 신호(Pre_L)의 생성 방법을 설명하기 위해 제공되는 도면일 수 있다. 도 10에 도시한 일 실시예에서 시스템 클럭 신호(SYS_CLK)는 디스플레이 드라이버(400)의 내부에서 이용되는 클럭 신호일 수 있다. 제1 클럭 신호(CLK1)는 프리-차지 제어부(440)에 입력되는 클럭 신호로서, 시스템 클럭 신호(SYS_CLK)보다 작은 주파수를 가질 수 있다. 제1 클럭 신호(CLK1)의 상승 엣지에서, 출력 버퍼(430)는 디스플레이 패널(PANEL)에 출력 전압(VOUT)을 내보낼 수 있다.
도 10을 참조하면, 제1 프리-차지 제어 신호(Pre_H)와 제2 프리-차지 제어 신호(Pre_L)는 제어 데이터(DPRE[2:0])에 의해 결정될 수 있다. 제어 데이터(DPRE[2:0])가 3 개의 비트를 가지므로, 제1 프리-차지 제어 신호(Pre_H)와 제2 프리-차지 제어 신호(Pre_L) 각각은 8개의 서로 다른 신호들 중에서 선택될 수 있다.
일례로, 제어 신호 생성부(442)가 제1 프리-차지 제어 신호(Pre_H)를 제1 신호(Pre_H_0)로 선택하고, 제2 프리-차지 제어 신호(Pre_L)를 제8 신호(Pre_L_7)로 선택할 경우, 프리-차지 시간 동안 출력 노드(N0)가 제2 전원 전압(VSS)을 계속 입력받을 수 있다. 따라서, 출력 전압(VOUT)이 프리-차지 시간 동안 최대로 감소할 수 있다. 한편, 제어 신호 생성부(442)가 제1 프리-차지 신호를 제1 신호(Pre_H_0)로 선택하고, 제2 프리-차지 제어 신호(Pre_L)를 제2 신호(Pre_L_1)로 선택할 경우, 출력 노드(N0)가 짧은 시간 동안만 제2 전원 전압(VSS)을 입력받을 수 있다. 따라서, 프리-차지 시간 동안 출력 전압(VOUT)이 소폭 감소할 수 있다.
제어 신호 생성부(442)가 제1 프리-차지 제어 신호(Pre_H)를 제8 신호(Pre_H_7)로 선택하고, 제2 프리-차지 제어 신호(Pre_L)를 제1 신호(Pre_L_0)로 선택할 경우, 프리-차지 시간 동안 출력 노드(N0)가 제1 전원 전압(VDD)을 계속 입력받을 수 있다. 따라서, 출력 전압(VOUT)이 프리-차지 시간 동안 최대로 증가할 수 있다. 한편, 제어 신호 생성부(442)가 제1 프리-차지 신호를 제3 신호(Pre_H_2)로 선택하고, 제2 프리-차지 제어 신호(Pre_L)를 제1 신호(Pre_L_0)로 선택할 경우, 출력 노드(N0)가 짧은 시간 동안만 제1 전원 전압(VDD)을 입력받을 수 있다. 따라서, 프리-차지 시간 동안 출력 전압(VOUT)이 소폭 증가할 수 있다. 이와 같이, 제어 신호 생성부(442)는 제어 데이터(DPRE[2:0])에 기초하여 제1 프리-차지 제어 신호(Pre_H)와 제2 프리-차지 제어 신호(Pre_L)를 생성함으로써, 프리-차지 시간 동안 출력 전압(VOUT)을 증가 또는 감소시킬 수 있다.
도 11 내지 도 14는 본 발명의 일 실시예에 따른 디스플레이 드라이버의 프리-차지 동작을 설명하기 위해 제공되는 도면들이다. 이하, 설명의 편의를 위하여 도 8에 도시한 디스플레이 드라이버(400)를 함께 참조하여 설명하기로 한다.
먼저 도 11 및 도 12는 프리-차지 동작에 의해 출력 버퍼(430)의 출력 전압(VOUT)이 감소하는 실시예를 설명하기 위한 도면들일 수 있다. 도 11 및 도 12에 도시한 일 실시예에서 이미지 데이터는 8 비트의 데이터일 수 있으며, 출력 버퍼(430)는 256개의 서로 다른 감마 전압들(VG0-VG255) 중 하나를 입력받을 수 있다.
도 11(a) 내지 도 11(c)를 참조하면, 프리-차지 제어부(440)가 제1 이미지 데이터(DIN1)와 제2 이미지 데이터(DIN2)를 비교하여 제어 데이터(DPRE)를 생성할 수 있다. 프리-차지 제어부(440)는, 제1 이미지 데이터(DIN1)와 제2 이미지 데이터(DIN2)의 일부 비트들 서로 비교함으로써 제어 데이터(DPRE)를 생성할 수 있으며, 서로 인접한 일부의 비트들을 하나의 그룹으로 묶어서 서로 비교할 수도 있다.
우선 도 11(a)를 참조하면, 제1 이미지 데이터(DIN1)에 대응하는 제1 소스 전압은 제95 감마 전압(VG94)일 수 있으며, 제2 이미지 데이터(DIN2)에 대응하는 제2 소스 전압은 제27 감마 전압(VG26)일 수 있다. 따라서, 프리-차지 제어부(440)는 출력 버퍼(430)의 출력 전압이 감소하도록 출력 버퍼(430) 내의 프리-차지 회로(433)를 제어할 수 있다. 일례로, 프리-차지 제어부(440)는 제1 프리-차지 소자(TP1)를 턴-오프시키고, 제2 프리-차지 소자(TP2)를 턴-온시켜, 출력 스테이지(432)의 제1 스위치 소자(T1)를 턴-오프시키고 제2 스위치 소자(T2)를 턴-온시킬 수 있다. 따라서, 출력 노드(NO)가 제2 전원 전압(VSS)을 입력받을 수 있으며, 출력 전압(VOUT)이 감소할 수 있다.
다음으로 도 11(b)를 참조하면, 제1 이미지 데이터(DIN1)에 대응하는 제1 소스 전압은 제110 감마 전압(VG109)일 수 있으며, 제2 이미지 데이터(DIN2)에 대응하는 제2 소스 전압은 제27 감마 전압(VG26)일 수 있다. 따라서, 프리-차지 제어부(440)는 제1 프리-차지 소자(TP1)를 턴-오프시키고, 제2 프리-차지 소자(TP2)를 턴-온시킬 수 있다. 다만, 도 11(a)와 비교할 때 도 11(b)에 도시한 일 실시예에서는 이미지 데이터들(DIN1, DIN2) 사이의 차이가 더 크기 때문에, 제2 프리-차지 소자(TP2)가 턴-온되는 시간이 상대적으로 더 길 수 있다. 즉, 프리-차지 제어부(440)는 제2 프리-차지 제어 신호(Pre_L)가 더 긴 시간 동안 로우 로직 값을 갖도록 생성할 수 있다.
도 11(c)를 참조하면, 제1 이미지 데이터(DIN1)에 대응하는 제1 소스 전압은 제29 감마 전압(VG28)일 수 있으며, 제2 이미지 데이터(DIN2)에 대응하는 제2 소스 전압은 제27 감마 전압(VG26)일 수 있다. 따라서, 프리-차지 제어부(440)는 제1 프리-차지 소자(TP1)를 턴-오프시키고, 제2 프리-차지 소자(TP2)를 턴-온시킬 수 있다. 도 11(a) 및 도 11(b)와 비교할 때 도 11(c)에 도시한 일 실시예에서는 이미지 데이터들(DIN1, DIN2) 사이의 차이가 작기 때문에, 제2 프리-차지 소자(TP2)가 턴-온되는 시간이 상대적으로 더 짧을 수 있다.
도 12는 도 11을 참조하여 설명한 일 실시예에 따른 출력 버퍼(430)의 동작을 설명하기 위한 그래프일 수 있다. 도 12를 참조하면, 출력 전압(430)은 제1 시점(t1)부터 감소할 수 있다. 도 12에 도시한 바와 같이, 프리-차지 기능이 활성화된 제1 실시예(501)의 경우, 프리-차지 기능이 활성화되지 않은 제2 실시예(502)보다 출력 전압(VOUT)이 빠르게 감소할 수 있다. 이는, 프리-차지 기능이 활성화됨에 따라 출력 버퍼의 피드백 응답 지연과 관계없이 출력 전압(VOUT)이 프리-차지 회로(433)에 의해 감소하기 때문일 수 있다.
도 12를 참조하면, 제1 프리-차지 제어 신호(Pre_H)는 계속 로우 로직 값을 유지하며, 따라서 제1 프리-차지 소자(TP1)는 계속 턴-오프 상태를 유지할 수 있다. 한편, 제2 프리-차지 제어 신호(Pre_L)는 제1 시점(t1)에서 하이 로직 값으로부터 로우 로직 값으로 감소하며, 이후 다시 하이 로직 값으로 증가할 수 있다. 제2 프리-차지 제어 신호(Pre_L)가 로우 로직 값을 유지하는 시간은, 프리-차지 제어부(440)에 의해 결정될 수 있다. 제2 프리-차지 제어 신호(Pre_L)가 로우 로직 값을 유지하는 동안, 제2 프리-차지 소자(TP2)가 턴-온되어 출력 전압(VOUT)이 피드백 응답 지연과 관계없이 빠르게 감소할 수 있다.
제1 프리-차지 제어 신호(Pre_H) 및 제2 프리-차지 제어 신호(Pre_L)에 의해, 제1 스위치 소자(T1)와 제2 스위치 소자(T2) 각각의 게이트 전압(pdh, puh)이 제1 시점(t1)에 변할 수 있다. 도 12를 참조하면, 제2 프리-차지 제어 신호(Pre_L)가 로우 로직 값으로 변하는 제1 시점(t1)에서, 제2 프리-차지 소자(TP2)가 턴-온됨에 따라 제2 스위치 소자(T2)의 게이트 전압(pdh)이 증가할 수 있다.
도 13 및 도 14는 프리-차지 동작에 의해 출력 버퍼(430)의 출력 전압(VOUT)이 증가하는 실시예를 설명하기 위한 도면들일 수 있다. 도 13 및 도 14에 도시한 일 실시예에서 이미지 데이터는 8 비트의 데이터일 수 있으며, 출력 버퍼(430)는 256개의 서로 다른 감마 전압들(VG0-VG255) 중 하나를 입력받을 수 있다.
도 13(a) 내지 도 13(c)를 참조하면, 프리-차지 제어부(440)가 제1 이미지 데이터(DIN1)와 제2 이미지 데이터(DIN2)를 비교하여 제어 데이터(DPRE)를 생성할 수 있다. 프리-차지 제어부(440)는, 제1 이미지 데이터(DIN1)와 제2 이미지 데이터(DIN2)의 서로 인접한 일부 비트들을 그룹으로 묶어서 서로 비교할 수도 있다.
우선 도 13(a)를 참조하면, 제1 이미지 데이터(DIN1)에 대응하는 제1 소스 전압은 제115 감마 전압(VG114)일 수 있으며, 제2 이미지 데이터(DIN2)에 대응하는 제2 소스 전압은 제183 감마 전압(VG182)일 수 있다. 따라서, 프리-차지 제어부(440)는 출력 버퍼(430)의 출력 전압이 증가할 수 있도록, 제1 프리-차지 소자(TP1)를 턴-온시키고, 제2 프리-차지 소자(TP2)를 턴-오프시킬 수 있다. 따라서, 출력 스테이지(432)의 제1 스위치 소자(T1)가 턴-온되고 제2 스위치 소자(T2)는 턴-오프될 수 있으며, 출력 노드(NO)가 제1 전원 전압(VDD)을 입력받게 되어, 출력 전압(VOUT)이 증가할 수 있다.
다음으로 도 13(b)를 참조하면, 제1 이미지 데이터(DIN1)에 대응하는 제1 소스 전압은 제126 감마 전압(VG125)일 수 있으며, 제2 이미지 데이터(DIN2)에 대응하는 제2 소스 전압은 제183 감마 전압(VG182)일 수 있다. 따라서, 프리-차지 제어부(440)는 제1 프리-차지 소자(TP1)를 턴-온시키고, 제2 프리-차지 소자(TP2)를 턴-오프시킬 수 있다. 다만, 도 13(a)와 비교할 때 도 13(b)에 도시한 일 실시예에서는 이미지 데이터들(DIN1, DIN2) 사이의 차이가 더 작기 때문에, 제1 프리-차지 소자(TP1)가 턴-온되는 시간이 상대적으로 더 짧을 수 있다. 즉, 프리-차지 제어부(440)는 제1 프리-차지 제어 신호(Pre_H)가 더 짧은 시간 동안 하이 로직 값을 갖도록 생성할 수 있다.
도 13(c)를 참조하면, 제1 이미지 데이터(DIN1)에 대응하는 제1 소스 전압은 제21 감마 전압(VG20)일 수 있으며, 제2 이미지 데이터(DIN2)에 대응하는 제2 소스 전압은 제183 감마 전압(VG182)일 수 있다. 따라서, 프리-차지 제어부(440)는 제1 프리-차지 소자(TP1)를 턴-온시키고, 제2 프리-차지 소자(TP2)를 턴-오프시킬 수 있다. 도 13(a) 및 도 13(b)와 비교할 때 도 13(c)에 도시한 일 실시예에서는 이미지 데이터들(DIN1, DIN2) 사이의 차이가 크기 때문에, 제1 프리-차지 소자(TP1)가 턴-온되는 시간이 상대적으로 더 길 수 있다.
도 14는 도 13을 참조하여 설명한 일 실시예에 따른 출력 버퍼(430)의 동작을 설명하기 위한 그래프일 수 있다. 도 14를 참조하면, 출력 전압(430)은 제2 시점(t2)부터 증가할 수 있다. 도 14에 도시한 바와 같이, 프리-차지 기능이 활성화된 제1 실시예(601)의 경우, 프리-차지 기능이 활성화되지 않은 제2 실시예(602)보다 출력 전압(VOUT)이 빠르게 증가할 수 있다. 이는, 프리-차지 기능이 활성화됨에 따라, 출력 버퍼의 피드백 응답 지연과 관계없이 출력 전압(VOUT)이 프리-차지 회로(433)에 의해 증가하기 때문일 수 있다.
도 14를 참조하면, 제2 프리-차지 제어 신호(Pre_L)는 계속 하이 로직 값을 유지하며, 따라서 제2 프리-차지 소자(TP2)는 계속 턴-오프 상태를 유지할 수 있다. 한편, 제1 프리-차지 제어 신호(Pre_H)는 제2 시점(t2)에서 로우 로직 값으로부터 하이 로직 값으로 천이하며, 이후 다시 로우 로직 값으로 변할 수 있다. 제1 프리-차지 제어 신호(Pre_H)가 하이 로직 값을 유지하는 시간은, 프리-차지 제어부(440)에 의해 결정될 수 있다. 제1 프리-차지 제어 신호(Pre_H)가 하이 로직 값을 유지하는 동안, 제1 프리-차지 소자(TP1)가 턴-온되어 출력 전압(VOUT)이 피드백 응답 지연과 관계없이 빠르게 증가할 수 있다.
제1 프리-차지 제어 신호(Pre_H) 및 제2 프리-차지 제어 신호(Pre_L)에 의해, 제1 스위치 소자(T1)와 제2 스위치 소자(T2) 각각의 게이트 전압(pdh, puh)이 제2 시점(t2)에 변할 수 있다. 도 14를 참조하면, 제1 프리-차지 제어 신호(Pre_H)가 하이 로직 값으로 변하는 제2 시점(t2)에서, 제1 프리-차지 소자(TP1)가 턴-온됨에 따라 제1 스위치 소자(T1)의 게이트 전압(puh)이 감소할 수 있다. 따라서, 제2 시점(t2)에 제1 스위치 소자(T1)가 턴-온되고, 출력 노드(NO)에 제1 전원 전압(VDD)이 공급될 수 있다.
즉, 본 발명의 일 실시예에서는, 프리-차지 회로를 이용하여 출력 버퍼의 피드백 응답 지연과 관계없이 출력 전압(VOUT)을 프리-차지 기간 동안 빠르게 증가 또는 감소시킬 수 있다. 따라서, 디스플레이 장치의 해상도, 주사율 증가 등에 대응하여 높은 슬루율을 갖는 출력 버퍼 및 이를 포함하는 디스플레이 드라이버를 구현할 수 있다. 또한, 프리-차지 회로를 출력 버퍼의 출력단과 소스 라인 사이가 아닌, 출력 버퍼의 내부에서 입력 스테이지와 출력 스테이지 사이에 연결함으로써, 입력 스테이지의 회로 면적 증가를 최소화하고 출력 버퍼의 소모 전력을 효율적으로 관리할 수 있다.
도 15는 본 발명의 일 실시예에 따른 디스플레이 장치를 포함하는 전자 장치를 나타낸 블록도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 전자 장치(1000)는, 디스플레이(1010), 입출력부(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등을 포함할 수 있다. 전자 장치(1000)는 스마트폰, 태블릿 PC, 랩톱 컴퓨터 등의 모바일 기기 외에, 텔레비전, 데스크톱 컴퓨터 등을 포함할 수 있다. 디스플레이(1010), 입출력부(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등의 구성 요소는 버스(1060)를 통해 서로 통신할 수 있다.
디스플레이(1010)는 디스플레이 드라이버 및 디스플레이 패널을 포함할 수 있다. 일 실시예에서, 디스플레이 드라이버는 동작 모드에 따라 프로세서(1040)가 버스(1060)를 통해 전송하는 이미지 데이터를 디스플레이 패널에 표시할 수 있다. 디스플레이 드라이버는 프로세서(1040)가 전송하는 이미지 데이터의 비트 수에 대응하는 개수의 감마 전압들을 생성할 수 있으며, 이미지 데이터에 따라 감마 전압들 중 적어도 하나를 선택하여 출력 버퍼들에 입력할 수 있다.
본 발명의 일 실시예에서는, 제1 래치에 저장된 제1 이미지 데이터와 제2 래치에 저장된 제2 이미지 데이터를 비교하여 프리-차지 기능의 활성화 여부를 결정할 수 있다. 또한, 프리-차지 기능을 제공하기 위한 프리-차지 회로를 출력 버퍼 내부에 구현함으로써, 출력 버퍼가 차지하는 회로 면적을 최소화함과 동시에 출력 버퍼의 슬루율을 개선할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 50: 디스플레이 장치
20, 60, 100, 400: 디스플레이 드라이버
30, 70: 디스플레이 패널
200, 300: 소스 드라이버

Claims (20)

  1. 제1 이미지 데이터를 저장하는 제1 래치;
    제2 이미지 데이터를 저장하는 제2 래치;
    상기 제1 이미지 데이터에 대응하는 소스 전압을 출력하는 복수의 출력 버퍼들을 포함하며, 상기 복수의 출력 버퍼들 각각은 입력 스테이지, 출력 스테이지, 및 상기 입력 스테이지와 상기 출력 스테이지 사이에 연결되는 프리-차지 회로를 갖는 버퍼부; 및
    상기 제1 이미지 데이터와 상기 제2 이미지 데이터를 비교하여 상기 프리-차지 회로를 제어하는 프리-차지 제어부; 를 포함하는 디스플레이 드라이버.
  2. 제1항에 있어서,
    상기 제1 래치는 홀딩 래치이고 상기 제2 래치는 샘플링 래치인 디스플레이 드라이버.
  3. 제1항에 있어서,
    제1 주기 동안 상기 제1 이미지 데이터에 기초하여 복수의 감마 전압들 중 적어도 하나를 상기 입력 스테이지에 입력하고, 상기 제1 주기 다음에 도래하는 제2 주기 동안 상기 제2 이미지 데이터에 기초하여 상기 복수의 감마 전압들 중 적어도 하나를 상기 입력 스테이지에 입력하는 디코더부; 를 더 포함하는 디스플레이 드라이버.
  4. 제1항에 있어서,
    상기 출력 스테이지는 제1 전원 전압을 입력받는 제1 스위치 소자, 및 제1 전원 전압보다 작은 제2 전원 전압을 입력받는 제2 스위치 소자를 포함하며,
    상기 프리-차지 회로는 상기 제1 스위치 소자를 제어하는 제1 프리-차지 소자, 및 상기 제2 스위치 소자를 제어하는 제2 프리-차지 소자를 포함하는 디스플레이 드라이버.
  5. 제4항에 있어서,
    상기 프리-차지 제어부는 상기 제1 이미지 데이터와 상기 제2 이미지 데이터의 차이에 기초하여 상기 제1 프리-차지 소자 및 상기 제2 프리-차지 소자의 턴-온 시간 및 턴-오프 시간을 제어하는 디스플레이 드라이버.
  6. 제4항에 있어서,
    상기 프리-차지 제어부는, 상기 제1 프리-차지 소자를 제어하는 제1 프리-차지 제어 신호 및 상기 제2 프리-차지 소자를 제어하는 제2 프리-차지 제어 신호를 출력하는 디스플레이 드라이버.
  7. 제4항에 있어서,
    상기 제1 이미지 데이터에 대응하는 소스 전압이 상기 제2 이미지 데이터에 대응하는 소스 전압보다 작으면, 상기 프리-차지 제어부는 상기 제1 프리-차지 소자를 턴-온하고 상기 제2 프리-차지 소자를 턴-오프시키는 디스플레이 드라이버.
  8. 제4항에 있어서,
    상기 제1 이미지 데이터에 대응하는 소스 전압이 상기 제2 이미지 데이터에 대응하는 소스 전압보다 크면, 상기 프리-차지 제어부는 상기 제1 프리-차지 소자를 턴-오프하고 상기 제2 프리-차지 소자를 턴-온시키는 디스플레이 드라이버.
  9. 제1항에 있어서,
    상기 프리-차지 제어부는, 상기 제1 이미지 데이터와 상기 제2 이미지 데이터를 비트별로 비교하여 상기 프리-차지 회로를 제어하기 위한 제어 데이터를 생성하는 디스플레이 드라이버.
  10. 제9항에 있어서,
    상기 제1 이미지 데이터 및 상기 제2 이미지 데이터는 N 개(N은 자연수)의 비트들을 가지며, 상기 제어 데이터는 M 개(M은 N보다 작은 자연수)의 비트들을 갖는 디스플레이 드라이버.
  11. 제10항에 있어서,
    상기 프리-차지 제어부는, 상기 제1 이미지 데이터와 상기 제2 이미지 데이터의 상위 비트들을 서로 비교하여 상기 제어 데이터의 하위 비트를 결정하고, 상기 제1 이미지 데이터와 상기 제2 이미지 데이터의 하위 비트들을 서로 비교하여 상기 제어 데이터의 상위 비트를 결정하는 디스플레이 드라이버.
  12. 제9항에 있어서,
    상기 프리-차지 제어부는, 상기 제1 이미지 데이터의 비트들 중 일부를 선택하여 제1 비교 데이터를 생성하고, 상기 제2 이미지 데이터의 비트들 중 일부를 선택하여 제2 비교 데이터를 생성하며,
    상기 제1 비교 데이터와 상기 제2 비교 데이터를 비교하여 상기 프리-차지 회로를 제어하기 위한 제어 데이터를 생성하는 디스플레이 드라이버.
  13. 제12항에 있어서,
    상기 프리-차지 제어부는, 상기 제1 이미지 데이터의 하위 비트들 일부를 제외하고 상기 제1 비교 데이터를 생성하며, 상기 제2 이미지 데이터의 하위 비트들 일부를 제외하고 상기 제2 비교 데이터를 생성하는 디스플레이 드라이버.
  14. 제1 주기 동안 제1 이미지 데이터에 대응하는 제1 소스 전압을 출력하며, 상기 제1 주기 다음에 도래하는 제2 주기 동안 제2 이미지 데이터에 대응하는 제2 소스 전압을 출력하는 출력 버퍼;
    상기 제1 이미지 데이터를 저장하는 제1 래치;
    상기 제2 이미지 데이터를 저장하는 제2 래치; 및
    상기 제1 이미지 데이터의 일부와 상기 제2 이미지 데이터의 일부를 비트별로 비교하여 상기 출력 버퍼의 출력 전압을 증가 또는 감소시키는 프리-차지 제어부; 를 포함하는 디스플레이 드라이버.
  15. 제14항에 있어서,
    상기 제1 이미지 데이터와 상기 제2 이미지 데이터 각각은 N 개(N은 자연수)의 비트들을 포함하며,
    상기 프리-차지 제어부는, 상기 제1 이미지 데이터에서 L 개(L은 N보다 작은 자연수)의 상위 비트들을 선택하여 제1 비교 데이터를 생성하고, 상기 제2 이미지 데이터에서 L 개의 상위 비트들을 선택하여 제2 비교 데이터를 생성하는 디스플레이 드라이버.
  16. 제15항에 있어서,
    상기 프리-차지 제어부는, 상기 제1 비교 데이터와 상기 제2 비교 데이터 각각의 비트들을 복수의 단위 그룹들로 나누고, 상기 복수의 단위 그룹들 별로 상기 제1 비교 데이터와 상기 제2 비교 데이터를 비교하여 제어 데이터를 생성하는 디스플레이 드라이버.
  17. 제16항에 있어서,
    상기 제어 데이터는 M 개(M은 L보다 작은 자연수)의 비트들을 포함하며,
    상기 프리-차지 제어부는, 상기 제2 주기가 시작되면 상기 제어 데이터에 기초하여 상기 출력 버퍼의 출력 전압을 증가 또는 감소시키는 시간을 결정하는 디스플레이 드라이버.
  18. 제14항에 있어서,
    상기 출력 버퍼는, 상기 제2 주기가 시작되면 상기 프리-차지 제어부의 제어 신호에 응답하여 상기 출력 버퍼의 출력 전압을 증가 또는 감소시키는 프리-차지 회로를 포함하는 디스플레이 드라이버.
  19. 제1 전원 노드와 출력 노드 사이에 연결되는 제1 스위치 소자, 및 제2 전원 노드와 상기 출력 노드 사이에 연결되는 제2 스위치 소자를 포함하며, 상기 출력 노드를 통해 제1 주기 동안 제1 이미지 데이터에 대응하는 제1 소스 전압을 출력하고, 상기 제1 주기 다음에 도래하는 제2 주기 동안 제2 이미지 데이터에 대응하는 제2 소스 전압을 출력하는 출력 스테이지;
    상기 제1 스위치 소자의 제어단과 상기 제2 전원 노드 사이에 연결되는 제1 프리-차지 소자; 및
    상기 제2 스위치 소자의 제어단과 상기 제1 전원 노드 사이에 연결되는 제2 프리-차지 소자; 를 포함하는 출력 버퍼.
  20. 제19항에 있어서,
    상기 제1 프리-차지 소자와 제2 스위치 소자는 NMOS 트랜지스터이며, 상기 제2 프리-차지 소자와 상기 제1 스위치 소자는 PMOS 트랜지스터인 출력 버퍼.
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