KR20180031314A - 평판 표시 장치 및 그의 구동 방법 - Google Patents
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Abstract
본 발명은 소비 전력을 줄일 수 있는 평판 표시 장치 및 그의 구동 방법에 관한 것으로, 평판 표시 장치는, 클럭 신호에 응답하여 순차적으로 샘플링 신호를 출력하는 쉬프트 레지스터와, 영상 데이터를 입력하고 상기 샘플링 신호에 응답하여 한 라인 분의 영상 데이터를 순차적으로 샘플링 및 래치하여 출력하는 래치부와, 상기 래치부에서 출력된 영상 데이터를 각각 아날로그 데이터 전압으로 변환시켜 출력하는 디지털/아날로그 변환부와, 로드 신호에 응답하여 상기 아날로그 데이터 전압들을 각 데이터 라인들에 출력하는 제 1 내지 제 n 출력버퍼부와, 출력 버퍼부의 기간을 센싱하여 제 1 선택신호를 출력하는 기간 로직부와, 전 수평 라인의 K번째 데이터와 상기 래치부에서 출력되는 현재 수평 라인의 K번째 데이터를 비교하여 그 결과에 따라 제 2 선택신호를 출력하는 비교부와, 셋틀링 바이어스 전류, 로우 스윙 바이어스 전류 및 하이 스윙 바이어스 전류를 각각 생성하여 출력하는 제 1 내지 제 3 바이어스 전류 발생부와, 상기 기간 로직부에서 출력되는 제 1 선택 신호와 상기 비교부에서 출력되는 제 2 선택 신호에 따라 상기 제 1 내지 제 3 바이어스 전류 발생부에서 출력된 바이어스 전류 중 하나를 선택하여 상기 제 1 내지 제 n 출력버퍼부 중 해당하는 출력 버퍼부에 바이어스 전류를 공급하는 상기 제 1 내지 제 n 멀티플렉서를 구비한 것이다.
Description
본 발명은 평판 표시 장치에 관한 것으로, 특히 소비 전력을 줄일 수 있는 평판 표시 장치 및 그의 구동 방법에 관한 것이다.
평판 표시장치에는 액정 표시장치(Liquid Crystal Display: LCD), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 및 유기 발광 다이오드 표시장치 (Organic Light Emitting Diode Display Device: OLED) 등이 있다.
이와 같은 평판 표시장치는 복수개의 데이터 라인들과 복수개의 게이트 라인들이 직교되도록 배치되고, 상기 데이터 라인과 상기 게이트 라인이 직교하는 영역이 하나의 서브 화소로 정의된다. 각 서브 화소들은 패널에서 매트릭스 형태로 복수개가 형성된다. 각 서브 화소들을 구동하기 위해서, 상기 게이트 라인들에는 게이트 펄스가 순차적으로 공급되고, 상기 데이터 라인들에는 표시하고자 하는 비디오 데이터 전압이 공급된다.
표시장치의 타이밍 콘트롤러는 저전압 차분신호(Low Voltage Differential Signaling;이항, LVDS)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭 신호, 데이터 드라이버 IC들의 동작을 제어하기 위한 제어 신호 등을 데이터 드라이버 IC들에 공급한다.
상기 데이터 드라이버 IC들은 타이밍 콘트롤러로부터 직렬로 입력되는 디지털 비디오 데이터를 병렬 체계로 변환한 후에 감마 보상 전압을 이용하여 아날로그 데이터 전압을 변환하여 데이터 라인들에 공급한다. LVDS 인터페이스 방식은 차분신호 드라이버의 전류원에서 출력하는 전류를 이용하여 차분신호를 생성하고 있는데, 데이터 전송의 신뢰성을 높이는 과정에서 소비전력이 증가하는 단점이 있다.
또한, 표시장치의 데이터 구동부는 다양한 버퍼들을 포함하는데, 각 버퍼들의 바이어스 전류값은 고정되어 있어서, 필요 이상의 소비 전류를 소모하는 경우가 발생한다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 이전 프레임과 현재 프레임에 데이터 출력의 변화에 따라 바이어스 전류를 다르게 인가하여 소비 전력을 줄일 수 있는 평판 표시 장치 및 그의 구동 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시 장치는, 클럭 신호에 응답하여 순차적으로 샘플링 신호를 출력하는 쉬프트 레지스터; 영상 데이터를 입력하고 상기 샘플링 신호에 응답하여 한 라인 분의 영상 데이터를 순차적으로 샘플링 및 래치하여 출력하는 래치부; 상기 래치부에서 출력된 영상 데이터를 각각 아날로그 데이터 전압으로 변환시켜 출력하는 디지털/아날로그 변환부; 로드 신호에 응답하여 상기 아날로그 데이터 전압들을 각 데이터 라인들에 출력하는 제 1 내지 제 n 출력버퍼부; 전 수평 라인의 K번째 데이터와 상기 래치부에서 출력되는 현재 수평 라인의 K번째 데이터를 비교하여 그 결과에 따라 선택신호를 출력하는 비교부; 셋틀링 바이어스 전류, 로우 스윙 바이어스 전류 및 하이 스윙 바이어스 전류를 각각 생성하여 출력하는 제 1 내지 제 3 바이어스 전류 발생부; 그리고 상기 비교부에서 출력되는 상기 선택 신호에 따라 상기 제 1 내지 제 3 바이어스 전류 발생부에서 출력된 바이어스 전류 중 하나를 선택하여 상기 제 1 내지 제 n 출력버퍼부 중 해당하는 출력 버퍼부에 바이어스 전류를 공급하는 상기 제 1 내지 제 n 멀티플렉서를 구비함에 그 특징이 있다.
여기서, 상기 비교부는 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터를 비교하여, 변화가 없으면 제 1 선택 신호를 출력하고, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 미만이면 제 2 선택 신호를 출력하고, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 이상이면 제 3 선택 신호를 출력하며, 상기 각 멀티플렉서는, 상기 제 1 선택 신호에 따라 상기 셋틀링 바이어스 전류를 선택하여 출력하고, 상기 제 2 선택 신호에 따라 상기 로우 스윙 바이어스 전류를 선택하여 출력하고, 상기 제 3 선택 신호에 따라 상기 하이 스윙 바이어스 전류를 선택하여 출력함을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시 장치는, 클럭 신호에 응답하여 순차적으로 샘플링 신호를 출력하는 쉬프트 레지스터; 영상 데이터를 입력하고 상기 샘플링 신호에 응답하여 한 라인 분의 영상 데이터를 순차적으로 샘플링 및 래치하여 출력하는 래치부; 상기 래치부에서 출력된 영상 데이터를 각각 아날로그 데이터 전압으로 변환시켜 출력하는 디지털/아날로그 변환부; 로드 신호에 응답하여 상기 아날로그 데이터 전압들을 각 데이터 라인들에 출력하는 제 1 내지 제 n 출력버퍼부; 출력 버퍼부의 기간을 센싱하여 제 1 선택신호를 출력하는 기간 로직부; 전 수평 라인의 K번째 데이터와 상기 래치부에서 출력되는 현재 수평 라인의 K번째 데이터를 비교하여 그 결과에 따라 제 2 선택신호를 출력하는 비교부; 셋틀링 바이어스 전류, 로우 스윙 바이어스 전류 및 하이 스윙 바이어스 전류를 각각 생성하여 출력하는 제 1 내지 제 3 바이어스 전류 발생부; 그리고 상기 기간 로직부에서 출력되는 제 1 선택 신호와 상기 비교부에서 출력되는 제 2 선택 신호에 따라 상기 제 1 내지 제 3 바이어스 전류 발생부에서 출력된 바이어스 전류 중 하나를 선택하여 상기 제 1 내지 제 n 출력버퍼부 중 해당하는 출력 버퍼부에 바이어스 전류를 공급하는 상기 제 1 내지 제 n 멀티플렉서를 구비함에 또 다른 특징이 있다.
여기서, 상기 기간 로직부는 상기 출력 버퍼부의 기간이 셋틀링 기간으로 센싱되면 제 1 선택신호로, 예를들면 "1" (하이신호)를 출력하고, 상기 출력 버퍼부의 기간이 스윙 기간으로 센싱되면 제 1 선택 신호로, 예를들면 "0"를 출력하고, 상기 비교부는 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터를 비교하여, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 이상이면, 제 2 선택 신호로서, 예를들면 예를들면 "1"를 출력하고, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 미만이면, 제 2 선택 신호로서, "0"를 출력하며, 상기 각 멀티플렉서는, 상기 제 1 선택 신호에 따라 상기 셋틀링 바이어스 전류를 선택하여 출력하거나, 상기 제 2 선택 신호에 따라 상기 로우 스윙 바이어스 전류 또는 상기 하이 스윙 바이어스 전류를 선택하여 출력함을 특징으로 한다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시 장치의 구동 방법은, 아날로그 데이터 전압들을 n개의 데이터 라인에 각각 출력하는 n개의 출력버퍼부를 구비한 평판 표시장치의 구동 방법에 있어서, 전 수평 라인의 K번째 데이터와 현재 수평 라인의 K번째 데이터를 각 채널별로 비교하는 단계; 상기 비교 결과, 상기 이전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 계조 값 변동이 없으면, 해당 채널의 출력버퍼부에 셋틀링 바이어스 전류를 공급하는 단계; 상기 이전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 계조 값 차이가 기준값 미만이면, 해당 채널의 출력버퍼부에 로우 스윙 바이어스 전류를 공급하는 단계; 그리고 상기 이전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 계조 값 차이가 기준값 이상이면, 해당 채널의 출력버퍼부에 하이 스윙 바이어스 전류를 공급하는 단계로 이루어짐에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시 장치의 구동 방법은, 아날로그 데이터 전압들을 n개의 데이터 라인에 각각 출력하는 n개의 출력버퍼부를 구비한 평판 표시장치의 구동 방법에 있어서, 출력 버퍼부의 기간을 센싱하는 단계; 전 수평 라인의 K번째 데이터와 현재 수평 라인의 K번째 데이터를 각 채널별로 비교하는 단계; 상기 출력 버퍼부의 기간을 센싱하여 셋틀링 기간으로 센싱되면, 모든 출력버퍼부에 셋틀링 바이어스 전류를 공급하는 단계; 상기 출력 버퍼부의 기간이 스윙 기간이고, 상기 이전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 계조 값 차이가 기준값 미만이면, 해당 채널의 출력버퍼부에 로우 스윙 바이어스 전류를 공급하는 단계; 그리고 상기 출력 버퍼부의 기간이 스윙 기간이고, 상기 이전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 계조 값 차이가 기준값 이상이면, 해당 채널의 출력버퍼부에 하이 스윙 바이어스 전류를 공급하는 단계로 이루어짐에 또 다른 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 평판 표시 장치 및 그의 구동 방법에 있어서는 다음과 같은 효과가 있다.
즉, 셋틀링(Settling) 구간은 스윙(swing) 구간보다 낮은 바이어스 전류로 출력 버퍼를 구동하고, 상기 스윙(swing) 구간에서도 이전 프레임과 현재 프레임에 데이터 출력의 변화량이 설정된 계조 보다 작으면, 설정된 계조 보다 큰 경우보다 더 낮은 바이어스 전류를 출력 버퍼에 인가하므로 소비 전력을 줄일 수 있다.
도 1은 본 발명에 따른 평판 표시 장치의 구성도.
도 2는 본 발명의 제 1 실시예에 따른 평판 표시 장치의 데이터 구동회로 구성도.
도 3은 본 발명의 제 2 실시예에 따른 평판 표시 장치의 데이터 구동회로 구성도.
도 4는 본 발명의 제 1 실시예에 따른 평판 표시 장치의 데이터 구동회로의 동작 순서도.
도 5는 본 발명의 제 2 실시예에 따른 평판 표시 장치의 데이터 구동회로의 출력 파형도.
도 6은 본 발명의 제 2 실시예에 따른 평판 표시 장치의 데이터 구동회로의 동작 순서도.
도 2는 본 발명의 제 1 실시예에 따른 평판 표시 장치의 데이터 구동회로 구성도.
도 3은 본 발명의 제 2 실시예에 따른 평판 표시 장치의 데이터 구동회로 구성도.
도 4는 본 발명의 제 1 실시예에 따른 평판 표시 장치의 데이터 구동회로의 동작 순서도.
도 5는 본 발명의 제 2 실시예에 따른 평판 표시 장치의 데이터 구동회로의 출력 파형도.
도 6은 본 발명의 제 2 실시예에 따른 평판 표시 장치의 데이터 구동회로의 동작 순서도.
상기와 같은 특징을 갖는 본 발명에 따른 평판 표시 장치 및 그의 구동 방법을 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 1은 본 발명에 따른 평판 표시 장치의 구성도이다.
본 발명의 일 실시예에 따른 평판 표시장치(1000)는 영상을 표시하는 표시 패널(100)과, 상기 표시패널(100)을 구동하는 게이트 드라이버(200) 및 데이터 드라이버(300)와, 상기 게이트 드라이버(200)와 상기 데이터 드라이버(300)의 구동을 제어하는 타이밍 콘트롤러(400)를 포함한다.
상기 타이밍 콘트롤러(400)는 상기 표시장치(1000)의 외부의 시스템(미도시)으로 부터 영상 정보(RGB) 및 제어 신호를 수신한다. 상기 제어 신호는, 예를 들어, 프레임 구별신호인 수직동기신호(Vsync), 행 구별 신호인 수평동기신호(Hsync), 데이터가 입력되는 구간을 정의 하는 데이터 인에이블 신호(DE) 및 클럭 신호(CLK) 등을 포함 할 수 있다. 상기 데이터 인에이블 신호(DE)는 상기 데이터가 출력되는 구간 동안 만 하이 레벨일 수 있다.
상기 타이밍 콘트롤러(400)는 상기 데이터 드라이버(300)의 인터페이스 사양에 맞도록 상기 영상 정보(RGB)의 데이터 포맷을 변환하여 입력 영상 데이터(Idata)를 생성하고, 상기 입력 영상 데이터(Idata)를 상기 데이터 드라이버(300)에 제공한다. 또한, 상기 타이밍 콘트롤러(400)는 상기 제어 신호에 근거하여 데이터 제어 신호(DCS) 및 게이트 제어 신호(GCS)를 생성한다. 상기 타이밍 콘트롤러(400)는 상기 데이터 제어 신호(DCS)를 상기 데이터 드라이버(300)에 제공하고, 상기 게이트 제어 신호(GCS)를 상기 게이트 드라이버(200)에 제공한다.
상기 게이트 제어 신호(GCS)는 주사 시작을 지시하는 주사 시작 신호와 게이트 온 전압의 출력 주기를 제어하는 상기 클럭 신호(CLK), 및 게이트 온 전압의 지속 시간을 한정하는 출력 인에이블 신호를 포함할 수 있다.
상기 데이터 제어 신호(DCS)는 예를 들어, 입력 영상 데이터(Idata)가 상기 데이터 드라이버(300)로 전송되는 것의 시작을 알리는 수평개시신호(STH), 로드 신호(MS), 반전 신호(POL), 및 상기 클럭 신호(CLK)을 포함할 수 있다.
상기 게이트 드라이버(200)는 상기 타이밍 콘트롤러(400)로부터 제공되는 상기 게이트 제어 신호(GCS)에 응답하여 게이트 신호들을 상기 표시 패널(100)에 순차적으로 출력한다.
상기 데이터 드라이버(300)는 상기 타이밍 콘트롤러(400)로부터 제공되는 상기 데이터 제어 신호(DCS)에 응답하여 상기 입력 영상 데이터(Idata)를 데이터 전압들로 변환한다. 생성된 상기 데이터 전압들은 상기 표시 패널(100)로 인가된다.
상기 표시 패널(100)은 복수의 게이트 라인(GL1~GLm), 복수의 데이터 라인(DL1~DLn) 및 상기 복수의 화소(PX)를 포함한다.
상기 복수의 게이트 라인(GL1~GLm)은 제1 방향(D1)을 따라 연장되고 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로 서로 평행하게 배열된다. 상기 복수의 게이트 라인(GL1~GLm)은 상기 게이트 드라이버(200)와 연결되어, 상기 게이트 드라이버(200)로부터 상기 게이트 신호들을 수신한다.
상기 복수의 데이터 라인(DL1~DLn)은 상기 제2 방향(D2)을 따라 연장되고, 상기 제1 방향(D1)으로 서로 평행하게 배열된다. 상기 복수의 데이터 라인(DL1~DLn)은 상기 데이터 드라이버(300)와 연결되어 상기 데이터 드라이버(300)로부터 상기 데이터 전압들을 수신한다.
상기 복수의 화소(PX)는 게이트 신호에 응답하여 데이터 신호를 출력하는 스위칭 소자(SW) 및 상기 데이터 전압에 의해 충전되는 액정 커패시터(Clc)를 포함하며, 복수의 게이트 라인(GL1~GLm) 중 대응하는 게이트 라인 및 상기 복수의 데이터 라인(DL1~DLn) 중 대응하는 데이터 라인과 연결되어 구동 될 수 있다. 보다 구체적으로, 상기 복수의 화소(PX)는 인가된 상기 게이트 신호에 의해서 턴-온 또는 턴-오프 될 수 있다. 턴-온된 상기 복수의 화소(PX)는 상기 데이터 전압들 중 인가 받은 데이터 전압에 대응되는 계조를 표시한다.
상기 표시 패널(100)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기 전계 발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 일렉트로웨팅 표시 패널(electrowetting display panel) 등 다양한 표시 패널이 채용될 수 있다.
도 2는 도 1에 도시된 본 발명의 제 1 실시예에 따른 데이터 구동회로(드라이버)의 블록도 이다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 데이터 구동회로(드라이버)(300)는 쉬프트 레지스터(301), 래치부(302), 메모리(304), 디지털/아날로그 변환부(303), 비교부(305), 제 1 내지 제 3 바이어스 전류 발생부(306, 307, 308), 제1 내지 제n 출력 버퍼부(AMP1~AMPn) 및 제 1 내지 제n 멀티플렉서(MUX1~MUXn)들을 구비하여 구성된다.
상기 쉬프트 레지스터(301)는 종속적으로 연결된 다수의 스테이지(미도시)를 포함하고, 각 스테이지에는 상기 클럭 신호(CLK)가 제공되며, 다수의 스테이지 중 첫번째 스테이지에는 상기 수평개시신호(STH)가 인가된다. 상기 수평개시신호(STH)에 의해서 첫번째 스테이지의 동작이 개시되면, 상기 다수의 스테이지는 상기 클럭 신호(CLK)에 응답하여 순차적으로 샘플링 신호를 출력한다.
상기 래치부(302)는 상기 입력 영상 데이터(Idata)를 수신하고, 상기 다수의 스테이지로부터 순차적으로 수신되는 상기 샘플링 신호에 응답하여 상기 입력 영상 데이터(Idata) 중 한 라인 분량의 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 순차적으로 샘플링 및 래치하여 하나의 수평 구간 동안 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 상기 디지털 아날로그 변환부(303)에 출력한다.
상기 디지털/아날로그 변환부(303)는 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 상기 아날로그 데이터 전압들로 각각 변환시켜 상기 아날로그 데이터 전압들을 각각 상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)에 출력한다.
상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)는 상기 디지털/아날로그 변환부(340)로부터 상기 아날로그 데이터 전압들을 수신하고, 상기 로드 신호(MS)에 응답하여 동일한 시점에 상기 데이터 전압들을 상기 복수의 데이터 라인(DL1~DLn)에 출력한다.
상기 메모리(304)는 상기 래치부에서 출력된 1 수평 라인 데이터들을 일시 저장하여 출력한다.
상기 비교부(305)는 상기 메모리(304)에서 출력되는 전 수평 라인의 K번째 데이터와 상기 래치부(302)에서 출력되는 현재 수평 라인의 K번째 데이터를 비교하여 그 결과에 따라 2비트의 선택신호를 출력한다.
즉, 상기 비교부(305)는 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터를 비교하여, 변화가 없으면 제 1 선택 신호를 출력하고, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 미만이면 제 2 선택 신호를 출력하고, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 이상이면 제 3 선택 신호를 출력한다.
상기에서 제 1 내지 제 3 선택 신호는 2비트의 신호로서, 각각"00", "01", "10"및 "11"중의 하나이다.
상기 제 1 바이어스 전류 발생부(306)는 셋틀링 바이어스(settling bias) 전류를 생성하여 출력하고, 상기 제 2 바이어스 전류 발생부(307)는 로우 스윙 바이어스(Low-swing bias) 전류를 생성하여 출력하고, 상기 제 3 바이어스 전류 발생부(308)는 하이 스윙 바이어스(High-swing bias) 전류를 생성하여 출력한다.
상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn)는 각각 상기 비교부에서 출력되는 상기 제 1 내지 제 3 선택 신호 중 어느 하나의 선택 신호에 따라 상기 제 1 내지 제 3 바이어스 전류 발생부(306, 307, 308)에서 출력된 바이어스 전류 중 하나를 선택하여 해당하는 제1 내지 제n 출력 버퍼부(AMP1~AMPn)에 바이어스 전류를 공급한다.
여기서, 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 각각은 상기 비교부에서 출력되는 선택 신호에 따라 3개의 바이어스 전류 중 하나를 선택적으로 출력하므로, 상기 비교부(305)에서 각 멀티플렉서(MUX1~MUXn)로 2비트의 선택 신호가 인가되어야 한다. 따라서, 상기 비교부(305)와 각 멀티플렉서(MUX1~MUXn) 사이에는 2개의 선택 신호 라인들이 요구되고, 상기 비교부(305)와 상기 제 1 내지 제 n 멀티플렉서(MUX1~MUXn) 사이에는 총 2n개의 선택 신호 라인들이 요구된다.
한편, 본 발명의 제 2 실시예에 따른 데이터 구동회로는 상기 비교부(305)와 상기 제 1 내지 제 2 멀티플렉서(MUX1~MUXn) 사이의 선택 신호 라인을 거의 절반으로 줄인 것이다.
도 3은 도 1에 도시된 본 발명의 제 2 실시예에 따른 데이터 구동회로(드라이버)의 블록도 이다.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 데이터 구동회로(드라이버)(300)도 쉬프트 레지스터(301), 래치부(302), 메모리(304), 디지털/아날로그 변환부(303), 비교부(305), 제 1 내지 제 3 바이어스 전류 발생부(306, 307, 308), 제1 내지 제n 출력 버퍼부(AMP1~AMPn) 및 제 1 내지 제n 멀티플렉서(MUX1~MUXn)를 구비하고, 추가로 구간 로직부(309)를 더 구비하여 구성된다.
상기 쉬프트 레지스터(301)는 종속적으로 연결된 다수의 스테이지(미도시)를 포함하고, 각 스테이지에는 상기 클럭 신호(CLK)가 제공되며, 다수의 스테이지 중 첫번째 스테이지에는 상기 수평개시신호(STH)가 인가된다. 상기 수평개시신호(STH)에 의해서 첫번째 스테이지의 동작이 개시되면, 상기 다수의 스테이지는 상기 클럭 신호(CLK)에 응답하여 순차적으로 샘플링 신호를 출력한다.
상기 래치부(302)는 상기 입력 영상 데이터(Idata)를 수신하고, 상기 다수의 스테이지로부터 순차적으로 수신되는 상기 샘플링 신호에 응답하여 상기 입력 영상 데이터(Idata) 중 한 라인 분량의 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 순차적으로 샘플링 및 래치하여 하나의 수평 구간 동안 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 상기 디지털 아날로그 변환부(303)에 출력한다.
상기 디지털/아날로그 변환부(303)는 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 상기 아날로그 데이터 전압들로 각각 변환시켜 상기 아날로그 데이터 전압들을 각각 상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)에 출력한다.
상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)는 상기 디지털/아날로그 변환부(340)로부터 상기 아날로그 데이터 전압들을 수신하고, 상기 로드 신호(MS)에 응답하여 동일한 시점에 상기 아날로그 데이터 전압들을 상기 복수의 데이터 라인(DL1~DLn)에 출력한다.
상기 메모리(304)는 상기 래치부에서 출력된 1 수평 라인 데이터들을 일시 저장하여 출력한다.
상기 기간 로직부(309)는 출력 버퍼부의 기간(셋틀링 기간 또는 스윙 기간)을 센싱하여 1비트의 제 1 선택신호를 출력한다.
즉, 상기 기간 로직부(309)는 출력 버퍼부의 기간이 셋틀링 기간으로 센싱되면 제 1 선택신호로, 예를들면 "1" (하이신호)를 출력하고, 상기 출력 버퍼부의 기간이 스윙 기간으로 센싱되면 제 1 선택 신호로, 예를들면 "0"(로우 신호)를 출력한다.
상기 비교부(305)는 상기 메모리(304)에서 출력되는 전 수평 라인의 K번째 데이터와 상기 래치부(302)에서 출력되는 현재 수평 라인의 K번째 데이터를 비교하여 그 결과에 따라 1비트의 제 2 선택신호를 출력한다.
즉, 상기 비교부(305)는 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터를 비교하여, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 이상이면, 제 2 선택 신호로서, 예를들면 예를들면 "1" (하이신호)를 출력하고, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 미만이면, 제 2 선택 신호로서, "0"(로우 신호)를 출력한다.
상기 제 1 바이어스 전류 발생부(306)는 셋틀링 바이어스(settling bias) 전류를 생성하여 출력하고, 상기 제 2 바이어스 전류 발생부(307)는 로우 스윙 바이어스(Low-swing bias) 전류를 생성하여 출력하고, 상기 제 3 바이어스 전류 발생부(308)는 하이 스윙 바이어스(High-swing bias) 전류를 생성하여 출력한다.
상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn)는 각각 상기 기간 로직부(309)에서 출력되는 제 1 선택 신호와 상기 비교부(305)에서 출력되는 제 2 선택 신호에 따라 상기 제 1 내지 제 3 바이어스 전류 발생부(306, 307, 308)에서 출력된 바이어스 전류 중 하나를 선택하여 해당하는 제1 내지 제n 출력 버퍼부(AMP1~AMPn)에 바이어스 전류를 공급한다.
여기서, 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 모두 상기 기간 로직부(309)에서 출력된 선택 신호에 따라 동시에 상기 제 1 바이어스 전류 발생부(306)에서 출력되는 바이어스 전류를 출력하거나 출력하지 않으므로 상기 기간 로직부(309)와 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 사이에는 하나의 선택 신호만 요구된다.
그리고, 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 각각은 상기 비교부(305)에서 출력되는 선택 신호에 따라 2개의 바이어스 전류 중 하나를 선택적으로 출력하게 되므로, 상기 비교부(305)와 상기 제 1 내지 제 n 멀티플렉서(MUX1~MUXn) 사이에는 n개의 선택 신호 라인들이 요구된다.
따라서, 본 발명의 제 2 실시예에 따른 평판 표시장치의 데이터 구동회로에서는 총 (n+1)개의 선택신호가 요구된다.
이와 같이 구성된 본 발명에 따른 평판 표시장치의 동작을 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 따른 평판 표시 장치의 데이터 구동회로의 동작 순서도이다.
본 발명의 제 1 실시예에 따른 평판 표시장치의 데이터 구동회로의 쉬프트 레지스터(301), 래치부(302), 디지털/아날로그 변환부(303) 및 제1 내지 제n 출력 버퍼부(AMP1~AMPn)는 일반적인 구동 방법과 같이 동작한다.
즉, 상기 쉬프트 레지스터(301)는 상기 클럭 신호(CLK)에 응답하여 순차적으로 샘플링 신호를 출력하고, 상기 래치부(302)는 상기 입력 영상 데이터(Idata)를 수신하여 상기 쉬프트 레지스터(301)에서 순차적으로 출력되는 상기 샘플링 신호에 응답하여 상기 입력 영상 데이터(Idata) 중 한 라인 분량의 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 순차적으로 샘플링 및 래치하여 하나의 수평 구간 동안 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 상기 디지털 아날로그 변환부(303)에 출력한다.
상기 디지털/아날로그 변환부(303)는 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 아날로그 데이터 전압들로 각각 변환시켜 상기 아날로그 데이터 전압들을 각각 상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)에 출력한다.
상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)는 상기 디지털/아날로그 변환부(340)로부터 상기 아날로그 데이터 전압들을 수신하고, 상기 로드 신호(MS)에 응답하여 동일한 시점에 상기 아날로그 데이터 전압들을 상기 복수의 데이터 라인(DL1~DLn)에 출력한다.
이와 같은 동작 중에 상기 메모리(304)는 상기 래치부에서 출력된 1 수평 라인 데이터들을 일시 저장하여 출력하고, 상기 비교부(305)는 상기 메모리(304)에서 출력되는 전 수평 라인의 K번째 데이터와 상기 래치부(302)에서 출력되는 현재 수평 라인의 K번째 데이터를 각 채널별로 비교하여 그 결과에 따라 선택신호를 출력한다.
즉, 도 4에 도시한 바와 같이, 상기 비교부(305)는 상기 메모리(304)에서 출력되는 전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 래치부(302)에서 출력되는 현재 수평 라인의 K번째 데이터(DATA K[H])를 비교하여 그 결과에 따라 각 채널별로 선택신호를 출력한다.
만약, 상기 이전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 현재 수평 라인의 K번째 데이터(DATA K[H])를 비교하여 변동이 없으면(IF Delta K = 0), 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 중 해당 채널의 멀티플렉서에 선택 신호(예를 들면,"00")를 출력한다. 출력한다. 그러면, 상기 해당 해당 채널의 멀티플렉서는 상기 제 1 바이어스 전류 발생부(306)에서 출력되는 셋틀링 바이어스(settling bias) 전류가 해당 채널의 출력버퍼부에 인가되도록 한다.
한편, 상기 비교부(305)는 상기 이전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 현재 수평 라인의 K번째 데이터(DATA K[H])를 비교하여 계조 값 차이가 기준값 미만이면(Delta K < threshold Gray), 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 중 해당 채널의 멀티플렉서에 "선택 신호(예를 들면, "01")를 출력한다. 그러면, 상기 해당 해당 채널의 멀티플렉서는 상기 제 2 바이어스 전류 발생부(307)에서 출력되는 로우 스윙 바이어스(Low-swing bias) 전류가 해당 채널의 출력버퍼부에 인가되도록 한다.
또한, 상기 비교부(305)는 상기 이전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 현재 수평 라인의 K번째 데이터(DATA K[H])를 비교하여 계조 값 차이가 기준값 이상이면(Delta K ≥ threshold Gray), 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 중 해당 채널의 멀티플렉서에 "선택 신호(예를 들면, "10")를 출력한다. 그러면, 상기 해당 해당 채널의 멀티플렉서는 상기 제 3 바이어스 전류 발생부(308)에서 출력되는 하이 스윙 바이어스(High-swing bias) 전류가 해당 채널의 출력버퍼부에 인가되도록 한다.
도 5는 본 발명의 제 2 실시예에 따른 평판 표시 장치의 데이터 구동회로의 출력 파형도이고, 도 6은 본 발명의 제 2 실시예에 따른 평판 표시 장치의 데이터 구동회로의 동작 순서도이다.
본 발명의 제 2 실시예에 따른 평판 표시장치의 데이터 구동회로의 쉬프트 레지스터(301), 래치부(302), 디지털/아날로그 변환부(303) 및 제1 내지 제n 출력 버퍼부(AMP1~AMPn)도 일반적인 구동 방법과 같이 동작한다.
즉, 상기 쉬프트 레지스터(301)는 상기 클럭 신호(CLK)에 응답하여 순차적으로 샘플링 신호를 출력하고, 상기 래치부(302)는 상기 입력 영상 데이터(Idata)를 수신하여 상기 쉬프트 레지스터(301)에서 순차적으로 출력되는 상기 샘플링 신호에 응답하여 상기 입력 영상 데이터(Idata) 중 한 라인 분량의 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 순차적으로 샘플링 및 래치하여 하나의 수평 구간 동안 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 상기 디지털 아날로그 변환부(303)에 출력한다.
상기 디지털/아날로그 변환부(303)는 상기 제1 내지 제n 화소 영상 데이터들(PD1~PDn)을 아날로그 데이터 전압들로 각각 변환시켜 상기 아날로그 데이터 전압들을 각각 상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)에 출력한다.
상기 제1 내지 제 n 출력버퍼부(AMP1~AMPn)는 상기 디지털/아날로그 변환부(340)로부터 상기 아날로그 데이터 전압들을 수신하고, 상기 로드 신호(MS)에 응답하여 동일한 시점에 상기 아날로그 데이터 전압들을 상기 복수의 데이터 라인(DL1~DLn)에 출력한다.
이와 같은 동작 중에, 상기 기간 로직부(309)는 출력 버퍼부의 기간(셋틀링 기간 또는 스윙 기간)을 센싱하여 선택신호(PD)를 출력한다.
그리고, 상기 메모리(304)는 상기 래치부에서 출력된 1 수평 라인 데이터들을 일시 저장하여 출력하고, 상기 비교부(305)는 상기 메모리(304)에서 출력되는 전 수평 라인의 데이터와 상기 래치부(302)에서 출력되는 현재 수평 라인의 데이터를 각 채널별로 비교하여 그 결과에 따라 선택 신호(SW#)를 출력한다.
도 5 및 6에 도시한 바와 같이, 상기 기간 로직부(309)는 출력 버퍼부의 출력 기간(셋틀링 기간 또는 스윙 기간)을 센싱하여 선택신호(PD)를 출력한다. 즉, 상기 기간 로직부(309)는 셋틀링 기간에는 "하이" 선택 신호를 출력하고 스윙 기간에는 "로우"선택 신호를 출력한다 (PD).
따라서, 상기 기간 로직부(309)에서 "하이" 선택 신호가 출력되면, 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 모두는 상기 제 1 바이어스 전류 발생부(306)에서 출력되는 셋틀링 바이어스(settling bias) 전류가 모든 채널의 출력버퍼부((AMP1~AMPn)에 인가되도록 한다.
반대로, 상기 기간 로직부(309)에서 "로우" 선택 신호가 출력되면, 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 모두는 상기 제 1 바이어스 전류 발생부(306)에서 출력되는 셋틀링 바이어스(settling bias) 전류가 모든 채널의 출력버퍼부((AMP1~AMPn)에 인가되지 않도록 한다. 그리고, 각 멀티플렉서((MUX1~MUXn)는 상기 비교부(305)에서 출력되는 선택 신호에 따라 상기 제 2 바이어스 전류 발생부(307)에서 출력되는 로우 스윙 바이어스(Low-swing bias) 전류 또는 상기 제 3 바이어스 전류 발생부(308)에서 출력되는 하이 스윙 바이어스(High-swing bias) 전류가 해당 채널의 출력버퍼부에 인가되도록 한다.
즉, 상기 비교부(305)는 상기 이전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 현재 수평 라인의 K번째 데이터(DATA K[H])를 비교하여 계조 값 차이가 기준값 미만이면(Delta K < threshold Gray), 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 중 해당 채널의 멀티플렉서에 "선택 신호(예를 들면, "로우"신호)를 출력한다. 그러면, 상기 해당 해당 채널의 멀티플렉서는 상기 제 2 바이어스 전류 발생부(307)에서 출력되는 로우 스윙 바이어스(Low-swing bias) 전류가 해당 채널의 출력버퍼부에 인가되도록 한다.
또한, 상기 비교부(305)는 상기 이전 수평 라인의 K번째 데이터(DATA K [H-1])와 상기 현재 수평 라인의 K번째 데이터(DATA K[H])를 비교하여 계조 값 차이가 기준값 이상이면(Delta K ≥ threshold Gray), 상기 제 1 내지 제n 멀티플렉서(MUX1~MUXn) 중 해당 채널의 멀티플렉서에 "선택 신호(예를 들면, "하이"신호)를 출력한다. 그러면, 상기 해당 해당 채널의 멀티플렉서는 상기 제 3 바이어스 전류 발생부(308)에서 출력되는 하이 스윙 바이어스(High-swing bias) 전류가 해당 채널의 출력버퍼부에 인가되도록 한다.
상기에서, 상기 셋틀링(Settling) 바이어스 전류는 로우 및 하이 스윙(swing) 바이어스 전류보다 낮고, 상기 로우 스윙(swing) 바이어스 전류는 상기 하이 스윙(swing) 바이어스 전류보다 낮다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 표시 패널
200: 게이트 드라이버
300: 데이터 드라이버 301: 쉬프트 레지스터
302: 래치부 303: 디지털/아날로그 변환부
304: 메모리 305: 비교부
306: 제 1 바이어스 전류 발생부 307: 제 2 바이어스 전류 발생부
308: 제 3 바이어스 전류 발생부 309: 기간 로직부
400: 타이밍 콘트롤러 AMP1~AMPn: 출력버퍼부
MUX1~MUXn: 멀티플렉서
300: 데이터 드라이버 301: 쉬프트 레지스터
302: 래치부 303: 디지털/아날로그 변환부
304: 메모리 305: 비교부
306: 제 1 바이어스 전류 발생부 307: 제 2 바이어스 전류 발생부
308: 제 3 바이어스 전류 발생부 309: 기간 로직부
400: 타이밍 콘트롤러 AMP1~AMPn: 출력버퍼부
MUX1~MUXn: 멀티플렉서
Claims (8)
- 클럭 신호에 응답하여 순차적으로 샘플링 신호를 출력하는 쉬프트 레지스터;
영상 데이터를 입력하고 상기 샘플링 신호에 응답하여 한 라인 분의 영상 데이터를 순차적으로 샘플링 및 래치하여 출력하는 래치부;
상기 래치부에서 출력된 영상 데이터를 각각 아날로그 데이터 전압으로 변환시켜 출력하는 디지털/아날로그 변환부;
로드 신호에 응답하여 상기 아날로그 데이터 전압들을 각 데이터 라인들에 출력하는 제 1 내지 제 n 출력버퍼부;
전 수평 라인의 K번째 데이터와 상기 래치부에서 출력되는 현재 수평 라인의 K번째 데이터를 비교하여 그 결과에 따라 선택신호를 출력하는 비교부;
셋틀링 바이어스 전류, 로우 스윙 바이어스 전류 및 하이 스윙 바이어스 전류를 각각 생성하여 출력하는 제 1 내지 제 3 바이어스 전류 발생부; 그리고
상기 비교부에서 출력되는 상기 선택 신호에 따라 상기 제 1 내지 제 3 바이어스 전류 발생부에서 출력된 바이어스 전류 중 하나를 선택하여 상기 제 1 내지 제 n 출력버퍼부 중 해당하는 출력 버퍼부에 바이어스 전류를 공급하는 상기 제 1 내지 제 n 멀티플렉서를 구비한 평판 표시장치. - 제 1 항에 있어서,
상기 래치부에서 출력된 1 수평 라인 데이터들을 일시 저장하여 상기 전 수평 라인의 데이터를 상기 비교부에 출력하는 메모리를 더 구비한 평판 표시 장치. - 제 1 항에 있어서,
상기 비교부는 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터를 비교하여, 변화가 없으면 제 1 선택 신호를 출력하고, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 미만이면 제 2 선택 신호를 출력하고, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 이상이면 제 3 선택 신호를 출력하며,
상기 각 멀티플렉서는, 상기 제 1 선택 신호에 따라 상기 셋틀링 바이어스 전류를 선택하여 출력하고, 상기 제 2 선택 신호에 따라 상기 로우 스윙 바이어스 전류를 선택하여 출력하고, 상기 제 3 선택 신호에 따라 상기 하이 스윙 바이어스 전류를 선택하여 출력하는 평판 표시장치. - 클럭 신호에 응답하여 순차적으로 샘플링 신호를 출력하는 쉬프트 레지스터;
영상 데이터를 입력하고 상기 샘플링 신호에 응답하여 한 라인 분의 영상 데이터를 순차적으로 샘플링 및 래치하여 출력하는 래치부;
상기 래치부에서 출력된 영상 데이터를 각각 아날로그 데이터 전압으로 변환시켜 출력하는 디지털/아날로그 변환부;
로드 신호에 응답하여 상기 아날로그 데이터 전압들을 각 데이터 라인들에 출력하는 제 1 내지 제 n 출력버퍼부;
출력 버퍼부의 기간을 센싱하여 제 1 선택신호를 출력하는 기간 로직부;
전 수평 라인의 K번째 데이터와 상기 래치부에서 출력되는 현재 수평 라인의 K번째 데이터를 비교하여 그 결과에 따라 제 2 선택신호를 출력하는 비교부;
셋틀링 바이어스 전류, 로우 스윙 바이어스 전류 및 하이 스윙 바이어스 전류를 각각 생성하여 출력하는 제 1 내지 제 3 바이어스 전류 발생부; 그리고
상기 기간 로직부에서 출력되는 제 1 선택 신호와 상기 비교부에서 출력되는 제 2 선택 신호에 따라 상기 제 1 내지 제 3 바이어스 전류 발생부에서 출력된 바이어스 전류 중 하나를 선택하여 상기 제 1 내지 제 n 출력버퍼부 중 해당하는 출력 버퍼부에 바이어스 전류를 공급하는 상기 제 1 내지 제 n 멀티플렉서를 구비한 평판 표시장치. - 제 4 항에 있어서,
상기 래치부에서 출력된 1 수평 라인 데이터들을 일시 저장하여 상기 전 수평 라인의 데이터를 상기 비교부에 출력하는 메모리를 더 구비한 평판 표시 장치. - 제 4 항에 있어서,
상기 기간 로직부는 상기 출력 버퍼부의 기간이 셋틀링 기간으로 센싱되면 제 1 선택신호로, 예를들면 "1" (하이신호)를 출력하고, 상기 출력 버퍼부의 기간이 스윙 기간으로 센싱되면 제 1 선택 신호로, 예를들면 "0"를 출력하고,
상기 비교부는 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터를 비교하여, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 이상이면, 제 2 선택 신호로서, 예를들면 예를들면 "1"를 출력하고, 상기 전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 차가 임의의 값 미만이면, 제 2 선택 신호로서, "0"를 출력하며,
상기 각 멀티플렉서는, 상기 제 1 선택 신호에 따라 상기 셋틀링 바이어스 전류를 선택하여 출력하거나, 상기 제 2 선택 신호에 따라 상기 로우 스윙 바이어스 전류 또는 상기 하이 스윙 바이어스 전류를 선택하여 출력하는 평판 표시장치. - 아날로그 데이터 전압들을 n개의 데이터 라인에 각각 출력하는 n개의 출력버퍼부를 구비한 평판 표시장치의 구동 방법에 있어서,
전 수평 라인의 K번째 데이터와 현재 수평 라인의 K번째 데이터를 각 채널별로 비교하는 단계;
상기 비교 결과, 상기 이전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 계조 값 변동이 없으면, 해당 채널의 출력버퍼부에 셋틀링 바이어스 전류를 공급하는 단계;
상기 이전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 계조 값 차이가 기준값 미만이면, 해당 채널의 출력버퍼부에 로우 스윙 바이어스 전류를 공급하는 단계; 그리고
상기 이전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 계조 값 차이가 기준값 이상이면, 해당 채널의 출력버퍼부에 하이 스윙 바이어스 전류를 공급하는 단계로 이루어지는 평판 표시장치의 구동 방법. - 아날로그 데이터 전압들을 n개의 데이터 라인에 각각 출력하는 n개의 출력버퍼부를 구비한 평판 표시장치의 구동 방법에 있어서,
출력 버퍼부의 기간을 센싱하는 단계;
전 수평 라인의 K번째 데이터와 현재 수평 라인의 K번째 데이터를 각 채널별로 비교하는 단계;
상기 출력 버퍼부의 기간을 센싱하여 셋틀링 기간으로 센싱되면, 모든 출력버퍼부에 셋틀링 바이어스 전류를 공급하는 단계;
상기 출력 버퍼부의 기간이 스윙 기간이고, 상기 이전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 계조 값 차이가 기준값 미만이면, 해당 채널의 출력버퍼부에 로우 스윙 바이어스 전류를 공급하는 단계; 그리고
상기 출력 버퍼부의 기간이 스윙 기간이고, 상기 이전 수평 라인의 K번째 데이터와 상기 현재 수평 라인의 K번째 데이터의 계조 값 차이가 기준값 이상이면, 해당 채널의 출력버퍼부에 하이 스윙 바이어스 전류를 공급하는 단계로 이루어지는 평판 표시장치의 구동 방법.
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| KR (1) | KR102536726B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11276341B2 (en) | 2019-10-29 | 2022-03-15 | Silicon Works Co., Ltd | Display driving apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120120517A (ko) * | 2011-04-22 | 2012-11-02 | 엘지디스플레이 주식회사 | 평판 표시장치의 데이터 구동 장치 및 방법 |
| KR20160032772A (ko) * | 2014-09-16 | 2016-03-25 | 삼성디스플레이 주식회사 | 데이터 드라이버 및 이의 구동 방법 |
| KR20160077252A (ko) * | 2014-12-22 | 2016-07-04 | 엘지디스플레이 주식회사 | 소오스 드라이버, 이를 구비한 표시장치 및 이의 구동방법 |
-
2016
- 2016-09-20 KR KR1020160119758A patent/KR102536726B1/ko active IP Right Grant
Patent Citations (3)
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| KR20120120517A (ko) * | 2011-04-22 | 2012-11-02 | 엘지디스플레이 주식회사 | 평판 표시장치의 데이터 구동 장치 및 방법 |
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| US11276341B2 (en) | 2019-10-29 | 2022-03-15 | Silicon Works Co., Ltd | Display driving apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102536726B1 (ko) | 2023-05-24 |
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