KR20160115816A - 표시 장치, 해당 표시 장치를 갖는 표시 모듈 및 해당 표시 장치 또는 해당 표시 모듈을 갖는 전자 기기 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

저소비 전력이며 표시 품위가 양호한 표시 장치를 제공한다. 제1 전극 및 제2 전극을 갖는 표시 장치이며, 제1 전극과 제2 전극의 간격이 일정한 영역과, 상이한 영역을 동일한 화소 내에 가짐으로써, 소정의 영역에 액정의 스위칭시의 동작 개시 영역을 형성할 수 있어, 액정의 동작 안정성이 향상된다. 또한 화소 영역을 2분할하고, 액정의 스위칭을 2가지로 함으로써, 시야각 특성이 향상된다. 또한 제3 전극에 전위를 부여함으로써 액정의 배향 혼란이 억제되고, 표시 품위가 향상된다.

Description

표시 장치, 해당 표시 장치를 갖는 표시 모듈 및 해당 표시 장치 또는 해당 표시 모듈을 갖는 전자 기기{DISPLAY DEVICE, DISPLAY MODULE INCLUDING THE DISPLAY DEVICE, AND ELECTRONIC DEVICE INCLUDING THE DISPLAY DEVICE OR THE DISPLAY MODULE}
본 발명의 일 형태는, 표시 장치에 관한 것이다. 특히 액정 소자를 갖는 액정 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는, 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시하는 발명의 일 형태의 기술분야는, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은, 프로세스, 머신, 매뉴팩처, 또는, 조성물(콤퍼지션·오브·매터)에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그것들의 구동 방법 또는 그것들의 제조 방법에 관한 것이다.
또한, 본 명세서 등에서, 표시 장치란, 표시 기능을 갖는 장치 전반을 가리킨다. 해당 표시 장치는, 트랜지스터 등의 반도체 소자를 비롯해서, 반도체 회로, 연산 장치, 기억 장치 등을 갖고 있어도 된다. 또한, 표시 장치는, 복수의 화소를 구동시키는 구동 회로 등을 갖는다. 또한, 표시 장치는, 별도의 기판 위에 배치된 제어 회로, 전원 회로, 신호 생성 회로 등을 갖는다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 사용되고 있는 트랜지스터는, 유리 기판 위에 형성된 아몰퍼스 실리콘, 단결정 실리콘 또는 다결정 실리콘 등의 실리콘 반도체에 의해 구성되어 있다. 또한, 해당 실리콘 반도체를 사용한 트랜지스터는, 집적 회로(IC) 등에도 이용되고 있는데, 최근 들어, 실리콘 반도체를 대신해서, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목받고 있다. 또한, 본 명세서 중에서는, 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다. 예를 들어, 산화물 반도체로서, 산화아연 또는 In-Ga-Zn계 산화물을 사용한 트랜지스터를 제작하여, 해당 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본 특허 공개 제2007-123861호 공보 일본 특허 공개 제2007-96055호 공보
본 발명의 일 형태에서는, 표시 품위를 손상시키지 않는, 신규의 표시 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태에서는, 소비 전력이 저감된, 신규의 표시 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 형태에서는, 신규의 표시 장치를 제공하는 것을 과제로 한다. 또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 반드시 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 화소를 갖고, 화소는, 제1 전극과, 제2 전극과, 액정과, 기판을 갖고, 제1 전극 및 제2 전극은, 기판 위에 설치되고, 제1 전극 및 제2 전극에 부여하는 전위에 의해 기판에 대하여, 수평 방향으로 전계가 가해지고, 액정은, 제1 전극 및 제2 전극의 사이에 발생하는 전계로 동작하고, 화소는, 제1 전극과 제2 전극의 간격이 일정한 영역과, 제1 전극과 제2 전극의 간격이 상이한 영역을 갖는 것을 특징으로 하는 표시 장치이다.
또한 본 발명의 일 형태는, 화소를 갖고, 화소는, 제1 내지 제3 전극과, 액정과, 제1 기판과, 제2 기판을 갖고, 제1 전극 및 제2 전극은, 제1 기판 위에 설치되고, 제3 전극은, 제2 기판의 제1 기판과 대향하는 측에 설치되고, 제1 전극 및 제2 전극에 부여하는 전위에 의해 제1 기판에 대하여, 수평 방향으로 전계가 가해져, 제3 전극에 전위를 부여하고, 액정은, 제1 전극 내지 제3 전극의 사이에 발생하는 전계로 동작하고, 화소는, 제1 전극과 제2 전극의 간격이 일정한 영역과, 제1 전극과 제2 전극의 간격이 상이한 영역을 갖는 것을 특징으로 하는 표시 장치이다.
또한 본 발명의 일 형태는, 화소를 갖고, 화소는, 제1 전극과, 제2 전극과, 액정과, 기판과, 스위칭 소자를 갖고, 제1 전극 및 제2 전극은, 기판 위에 설치되고, 제1 전극 및 제2 전극에 부여하는 전위에 의해 기판에 대하여, 수평 방향으로 전계가 가해지고, 액정은, 제1 전극 및 제2 전극의 사이에 발생하는 전계로 동작하고, 화소는, 제1 전극과 제2 전극의 간격이 일정한 영역과, 제1 전극과 제2 전극의 간격이 상이한 영역을 갖는 것을 특징으로 하는 표시 장치이다.
또한 본 발명의 일 형태는, 화소를 갖고, 화소는, 제1 내지 제3 전극과, 액정과, 제1 기판과, 제2 기판과, 스위칭 소자를 갖고, 제1 전극 및 제2 전극은, 제1 기판 위에 설치되고, 제3 전극은, 제2 기판의 제1 기판과 대향하는 측에 설치되고, 제1 전극 및 제2 전극에 부여하는 전위에 의해 제1 기판에 대하여, 수평 방향으로 전계가 가해져, 제3 전극에 전위를 부여하고, 액정은, 제1 전극 내지 제3 전극의 사이에 발생하는 전계로 동작하고, 화소는, 제1 전극과 제2 전극의 간격이 일정한 영역과, 제1 전극과 제2 전극의 간격이 상이한 영역을 갖는 것을 특징으로 하는 표시 장치이다.
또한 본 발명의 일 형태는, 스위칭 소자가 제1 기판 위에 설치되어 있는 것을 특징으로 하는 표시 장치이다.
또한 본 발명의 일 형태는, 스위칭 소자는 전계 효과형 트랜지스터인 것을 특징으로 하는 표시 장치이다.
또한 본 발명의 일 형태는, 스위칭 소자는 산화물 반도체를 갖는 것을 특징으로 하는 표시 장치이다.
또한 본 발명의 일 형태는, 표시 장치와, 스위치, 스피커 또는 하우징을 갖는 것을 특징으로 하는 전자 기기이다.
본 발명의 일 형태에 의해, 표시 품위를 손상시키지 않는, 신규의 표시 장치를 제공하는 것이 가능하게 된다. 또는, 본 발명의 일 형태에 의해, 소비 전력이 저감된, 신규의 표시 장치를 제공하는 것이 가능하게 된다. 또는, 본 발명의 일 형태에 의해, 신규의 표시 장치를 제공하는 것이 가능하게 된다.
도 1은 표시 장치의 화소의 일 형태를 도시하는 상면도이다.
도 2는 표시 장치의 일 형태를 도시하는 단면도이다.
도 3은 표시 장치의 일 형태를 도시하는 상면도 및 회로도이다.
도 4는 액정 소자의 광학 특성과, 액정 분자의 동작의 일 형태를 도시하는 모식도이다.
도 5는 액정 분자의 동작의 일 형태를 도시하는 모식도이다.
도 6은 표시 기능을 갖는 액정 표시 장치의 구성을 설명하는 블록도이다.
도 7은 표시 기능을 갖는 액정 표시 장치의 표시부의 구성을 설명하는 도면이다.
도 8은 표시 기능을 갖는 액정 표시 장치의 표시부의 구성을 설명하는 도면이다.
도 9는 표시 기능을 갖는 액정 표시 장치를 설명하는 회로도이다.
도 10은 표시 기능을 갖는 액정 표시 장치의 소스 라인 반전 구동 및 도트 반전 구동을 설명하는 도면이다.
도 11은 표시 기능을 갖는 액정 표시 장치의 소스 라인 반전 구동 및 도트 반전 구동을 설명하는 타이밍 차트이다.
도 12는 표시 장치의 구성을 설명하는 도면 및 표시 장치가 생성하는 화상 데이터를 설명하는 모식도이다.
도 13은 반도체 장치의 일 형태를 도시하는 상면도 및 단면도이다.
도 14는 반도체 장치의 일 형태를 도시하는 상면도 및 단면도이다.
도 15는 반도체 장치의 일 형태를 도시하는 단면도이다.
도 16은 반도체 장치의 제작 방법의 일 형태를 도시하는 단면도이다.
도 17은 반도체 장치의 제작 방법의 일 형태를 도시하는 단면도이다.
도 18은 반도체 장치의 제작 방법의 일 형태를 도시하는 단면도이다.
도 19는 반도체 장치의 제작 방법의 일 형태를 도시하는 단면도이다.
도 20은 반도체 장치의 일 형태를 도시하는 상면도 및 단면도이다.
도 21은 반도체 장치의 제작 방법의 일 형태를 도시하는 단면도이다.
도 22는 반도체 장치의 제작 방법의 일 형태를 도시하는 단면도이다.
도 23은 반도체 장치의 일 형태를 도시하는 상면도 및 단면도이다.
도 24는 반도체 장치의 제작 방법의 일 형태를 도시하는 단면도이다.
도 25는 반도체 장치의 제작 방법의 일 형태를 도시하는 단면도이다.
도 26은 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM상 및 CAAC-OS의 단면 모식도이다.
도 27은 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM상이다.
도 28은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면이다.
도 29는 CAAC-OS의 전자 회절 패턴을 도시하는 도면이다.
도 30은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면이다.
도 31은 CAAC-OS의 성막 방법을 설명하는 도면이다.
도 32는 InMZnO4의 결정을 설명하는 도면이다.
도 33은 CAAC-OS의 성막 방법을 설명하는 도면이다.
도 34는 트랜지스터의 일례를 나타내는 상면도 및 단면도이다.
도 35는 트랜지스터의 일례를 도시하는 단면도이다.
도 36은 밴드 구조를 설명하는 도면이다.
도 37은 트랜지스터의 일례를 도시하는 단면도이다.
도 38은 표시 장치의 일 형태를 도시하는 상면도이다.
도 39는 표시 장치의 일 형태를 도시하는 단면도이다.
도 40은 표시 장치의 일 형태를 도시하는 단면도이다.
도 41은 표시 장치의 일 형태를 도시하는 단면도이다.
도 42는 표시 장치의 화소의 일 형태를 도시하는 상면도이다.
도 43은 표시 장치의 일 형태를 도시하는 단면도이다.
도 44는 표시 장치의 일 형태를 도시하는 상면도 및 단면도이다.
도 45는 표시 장치의 표시를 설명하기 위한 도면이다.
도 46은 표시 장치의 표시를 설명하기 위한 도면이다.
도 47은 표시 장치에의 표시 방법의 예를 설명하는 도면이다.
도 48은 표시 장치에의 표시 방법의 예를 설명하는 도면이다.
도 49는 표시 모듈을 설명하는 도면이다.
도 50은 전자 기기를 설명하는 도면이다.
도 51은 실시예 1에서의 계산 결과를 도시하는 도면이다.
도 52는 실시예 1에서의 계산 결과를 도시하는 도면이다.
도 53은 실시예 2에서의 계산 결과를 도시하는 도면이다.
도 54는 실시예 3에서의 표시 장치의 계조의 시간 변화와, 표시 화상을 도시하는 도면이다.
도 55는 실시예 3에서의 표시 장치의 계조의 시간 변화를 도시하는 도면이다.
도 56은 실시예 3에서의 화소부의 단면 모식도 및 표시 장치의 계조 레벨마다의 계조 어긋남량을 도시하는 도면이다.
이하에서는, 본 발명의 실시 형태에 대해서 도면을 사용해서 상세하게 설명한다. 단, 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 주지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은, 당업자라면 용이하게 이해된다. 따라서, 본 발명의 일 형태는, 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다. 또한, 이하에 설명하는 실시 형태에서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는, 동일한 부호 또는 동일한 해치 패턴을 서로 다른 도면 간에 공통되게 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께, 또는 영역은, 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다.
또한, 본 명세서 등에서 사용하는 제1, 제2 등의 서수사는, 구성 요소의 혼합을 피하기 위해서 첨부한 것이며, 수적으로 한정하는 것이 아니다. 그 때문에, 예를 들어 「제1」을 「제2」 또는 「제3」 등과 적절히 치환해서 설명할 수 있다.
또한, 본 명세서 등에서, 「막」이라는 용어와, 「층」이라는 용어는, 서로 바꾸는 것이 가능하다. 예를 들어, 「도전층」이라는 용어를, 「도전막」이라는 용어로 변경하는 것이 가능한 경우가 있다. 또는, 예를 들어 「절연막」이라는 용어를, 「절연층」이라는 용어로 변경하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에 있어서, 「반도체」라고 표기한 경우에도, 예를 들어 도전성이 충분히 낮은 경우에는, 「절연체」로서의 특성을 갖는 경우가 있다. 또한, 「반도체」와 「절연체」는 경계가 애매해서, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 「반도체」는, 「절연체」로 바꿔 말하는 것이 가능한 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 「절연체」는, 「반도체」로 바꿔 말하는 것이 가능한 경우가 있다. 또는, 본 명세서 등에 기재된 「절연체」를 「반절연체」로 바꿔 말하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에서, 「반도체」라고 표기한 경우에도, 예를 들어 도전성이 충분히 높은 경우에는, 「도전체」로서의 특성을 갖는 경우가 있다. 또한, 「반도체」와 「도전체」는 경계가 애매해서, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 「반도체」는, 「도전체」로 바꿔 말하는 것이 가능한 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 「도전체」는, 「반도체」로 바꿔 말하는 것이 가능한 경우가 있다.
또한, 트랜지스터의 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이 때문에, 본 명세서에서는, 「소스」나 「드레인」의 용어는, 바꿔서 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 패터닝이란, 포토리소그래피 공정을 사용하는 것으로 한다. 단, 패터닝은, 포토리소그래피 공정에 한정되지 않고, 포토리소그래피 공정 이외의 공정을 사용할 수도 있다. 또한, 포토리소그래피 공정에서 형성한 마스크는 에칭 처리 후 제거하는 것으로 한다.
또한, 본 명세서 등에서, 산화질화 실리콘막이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 막을 가리키고, 바람직하게는 산소가 55원자％ 이상 65원자％ 이하, 질소가 1원자％ 이상 20원자％ 이하, 실리콘이 25원자％ 이상 35원자％ 이하, 수소가 0.1 원자％ 이상 10원자％ 이하의 범위로 포함되는 것을 말한다. 질화산화 실리콘막이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 막을 가리키고, 바람직하게는 질소가 55원자％ 이상 65원자％ 이하, 산소가 1원자％ 이상 20원자％ 이하, 실리콘이 25원자％ 이상 35원자％ 이하, 수소가 0.1 원자％ 이상 10원자％ 이하의 농도 범위로 포함되는 것을 말한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태인 표시 장치(80)에 대해서, 도 1 내지 도 5를 사용해서 설명한다.
도 3의 (A)에 나타내는 표시 장치(80)는, 화소부(71)와, 주사선 구동 회로(74)와, 신호선 구동 회로(76)와, 각각이 평행 또는 대략 평행하게 배치되고, 또한 주사선 구동 회로(74)에 의해 전위가 제어되는 m개의 주사선(77)과, 각각이 평행 또는 대략 평행하게 배치되고, 또한 신호선 구동 회로(76)에 의해 전위가 제어되는 n개의 신호선(79)을 갖는다. 또한, 화소부(71)는, 매트릭스 형상으로 배치된 복수의 화소(70)를 갖는다. 또한, 주사선(77)을 따라, 각각이 평행 또는 대략 평행하게 배치된 코먼 선(75)을 갖는다. 또한, 주사선 구동 회로(74) 및 신호선 구동 회로(76)를 통합해서 구동 회로부라고 하는 경우가 있다.
각각의 주사선(77)은, 화소부(71)에 있어서 m행 n열에 배치된 화소(70) 중, 어느 하나의 행에 배치된 n개의 화소(70)와 전기적으로 접속된다. 또한, 각각의 신호선(79)은, m행 n열에 배치된 화소(70) 중, 어느 하나의 열에 배치된 m개의 화소(70)에 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다. 또한, 각 코먼 선(75)은, m행 n열에 배치된 화소(70) 중, 어느 하나의 행에 배치된 n개의 화소(70)와 전기적으로 접속된다.
도 3의 (B)는, 도 3의 (A)에 나타내는 표시 장치(80)의 화소(70)에 사용할 수 있는 회로 구성의 일례를 나타내고 있다.
도 3의 (B)에 나타내는 화소(70)는, 액정 소자(51)와, 트랜지스터(52)와, 용량 소자(55)를 갖는다.
액정 소자(51)의 한 쌍의 전극의 한쪽은, 트랜지스터(52)를 통해서, 신호선(79)과 전기적으로 접속되고, 액정 소자(51)의 한 쌍의 전극의 한쪽 전위는, 화소(70)의 사양에 따라서 적절히 설정된다. 액정 소자(51)의 한 쌍의 전극의 다른 쪽은, 코먼 선(75)과 접속되고, 액정 소자(51)의 한 쌍의 전극의 다른 쪽 전위는 공통의 전위(코먼 전위)가 부여된다. 액정 소자(51)가 갖는 액정은, 트랜지스터(52)를 통해서 부여되는 데이터에 의해 배향 상태가 제어된다.
또한, 액정 소자(51)는, 액정의 광학적 변조 작용에 의해 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은, 액정에 걸리는 전계(가로 방향의 전계, 세로 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 또한, 액정 소자(51)에 사용하는 액정으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅 상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해서 수 중량％ 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성을 갖는다. 또한, 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한, 배향막을 설치하지 않아도 되므로 러빙 처리도 불필요하게 되기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
또한, 액정층에는 유전율 이방성이 정 또는 부인 액정 재료를 사용할 수 있는데, 유전율 이방성이 부인 재료를 사용하면, 액정층을 구성하는 액정 재료에 포함되는 액정 분자의 분극에서 유래되는 플렉소 일렉트릭 효과의 영향을 억제할 수 있는 경우가 있어, 이용하는 액정의 동작 모드에 따라 적절히 선택하면 된다.
액정 소자(51)를 갖는 표시 장치(80)의 구동 방법으로서는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 표시 장치(80)를 노멀리 블랙형의 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 된다. 수직 배향 모드로서는, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등을 사용할 수 있다.
본 실시 형태에서는, 주로 횡전계 방식, 대표적으로는 FFS 모드에 대해서 설명한다.
도 3의 (B)에 나타내는 화소(70)의 구성에 있어서, 트랜지스터(52)의 소스 전극 및 드레인 전극의 한쪽은, 신호선(79)에 전기적으로 접속되고, 다른 쪽은 액정 소자(51)의 한 쌍의 전극의 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(52)의 게이트 전극은, 주사선(77)에 전기적으로 접속된다. 트랜지스터(52)는, 신호선(79)과, 용량 소자(55) 및 액정 소자(51)와의 사이의, 데이터 신호의 교환을 제어하는 기능을 갖는다.
도 3의 (B)에 나타내는 화소(70)의 구성에 있어서, 용량 소자(55)의 한 쌍의 전극의 한쪽은, 트랜지스터(52)의 소스 전극 및 드레인 전극의 다른 쪽에 접속된다. 용량 소자(55)의 한 쌍의 전극의 다른 쪽은, 코먼 선(75)에 전기적으로 접속된다. 코먼 선(75)의 전위의 값은, 화소(70)의 사양에 따라서 적절히 설정된다. 용량 소자(55)는, 기입된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다. 또한, FFS 모드에 의해 구동하는 표시 장치(80)에 있어서는, 용량 소자(55)의 한 쌍의 전극의 한쪽은, 액정 소자(51)의 한 쌍의 전극의 한쪽 일부 또는 전부이며, 용량 소자(55)의 한 쌍의 전극의 다른 쪽은, 액정 소자(51)의 한 쌍의 전극의 다른 쪽 일부 또는 전부이다.
이어서, 표시 장치(80)에 포함되는 화소의 구체적인 구성에 대해서 설명한다. 먼저, FFS 모드에 의해 구동하는 표시 장치(80)가 갖는 복수의 화소(70a, 70b)의 상면도를 도 1에 도시한다.
또한, 도 1의 일점 쇄선 Q1-R1, 및 일점 쇄선 S1-T1에서의 단면도를 도 2에 도시한다. 도 2에 도시하는 트랜지스터(52)는, 채널 에치형의 트랜지스터이다. 또한, 일점 파선 Q1-R1은, 트랜지스터(52)의 채널 길이 방향의 단면도이며, S1-T1에서의 단면도는, 트랜지스터(52)의 채널 폭 방향의 단면도이다.
도 1에서, 도전막(13)은, 신호선(79)(도전막(21a))에 대략 직교하는 방향(도면 중 좌우 방향)으로 연신되어 설치되어 있다. 도전막(21a)은, 주사선(77)(도전막(13))에 대략 직교하는 방향(도면 중 상하 방향)으로 연신되어 설치되어 있다.
또한, 도전막(13)은, 주사선 구동 회로(74)와 전기적으로 접속되어 있고, 도전막(21a)은, 신호선 구동 회로(76)에 전기적으로 접속되어 있다(도 3의 (A) 참조).
트랜지스터(52)는, 도전막(13) 및 도전막(21a)의 교차부 근방에 설치되어 있다. 트랜지스터(52)는, 게이트 전극으로서 기능하는 도전막(13), 절연막(15, 17) 위에 형성된 채널 영역이 형성되는 산화물 반도체 막(19a), 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)에 의해 구성된다. 또한, 도전막(13)은, 주사선으로서도 기능하고, 산화물 반도체 막(19a)과 중첩되는 영역이 트랜지스터(52)의 게이트 전극으로서 기능한다. 또한, 도전막(21a)은, 신호선으로서도 기능하고, 산화물 반도체 막(19a)과 중첩되는 영역이 트랜지스터(52)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도 1에서, 도전막(13)의 단부는, 상면 형상에 있어서 산화물 반도체 막(19a)의 단부보다 외측에 위치한다. 이 때문에, 주사선은 백라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 그 결과, 트랜지스터에 포함되는 산화물 반도체 막(19a)에 광이 조사되지 않아, 트랜지스터의 전기 특성의 변동을 억제할 수 있다(도 1, 도 2 참조).
또한, 도전막(21b)은, 화소 전극의 기능을 갖는 산화물 반도체 막(19b)과 전기적으로 접속된다. 또한, 산화물 반도체 막(19b) 위에서, 절연막(27)을 개재해서 코먼 전극(common electrode; 29)이 설치되어 있다(도 2 참조).
코먼 전극(29)은, 신호선과 교차하는 방향으로 연신되는 영역을 갖는다. 또한, 해당 영역은, 신호선과 평행 또는 대략 평행한 방향으로 연신되는 영역과 접속된다. 이 때문에, 표시 장치(80)가 갖는 복수의 화소에 있어서, 줄무늬 형상의 영역을 갖는 코먼 전극(29)은 각 영역이 동일 전위이다.
용량 소자(55)는, 산화물 반도체 막(19b) 및 코먼 전극(29)이 중첩되는 영역으로 형성된다. 산화물 반도체 막(19b) 및 코먼 전극(29)은, 투광성을 갖고 있어도 된다. 즉, 용량 소자(55)는, 투광성을 갖고 있어도 된다.
또한, 용량 소자(55)가 투광성을 갖는 경우, 화소(70) 내에 용량 소자(55)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 대표적으로는 50％ 이상, 바람직하게는 60％ 이상으로 하는 것이 가능함과 함께, 용량 값을 증대시킨 표시 장치를 얻을 수 있다. 예를 들어, 해상도가 높은 표시 장치, 예를 들어 해상도가 높은 액정 표시 장치에서는, 화소의 면적이 작아지고, 용량 소자의 면적도 작아진다. 이 때문에, 해상도가 높은 표시 장치에 있어서, 용량 소자에 축적되는 전하량이 작아진다. 그러나, 본 실시 형태에 나타내는 용량 소자(55)는, 투광성을 갖기 때문에, 당해 용량 소자를 화소에 설치함으로써, 각 화소에 있어서 충분한 용량 값을 얻으면서, 개구율을 높일 수 있다. 대표적으로는, 화소 밀도가 200ppi 이상, 나아가 300ppi 이상, 또한 500ppi 이상인 고해상도의 표시 장치에, 용량 소자(55)를 적절하게 사용할 수 있다.
또한, 액정 표시 장치에 있어서, 용량 소자의 용량 값을 크게 할수록, 전계를 가한 상황에서, 액정 소자의 액정 분자의 배향을 일정하게 유지할 수 있는 기간을 길게 할 수 있다. 정지 화상을 표시시키는 경우, 당해 기간을 길게 할 수 있기 때문에, 화상 데이터를 재기입하는 횟수를 저감하는 것이 가능하고, 소비 전력을 저감할 수 있다. 또한, 본 실시 형태에 나타내는 구조에 의해, 고해상도의 표시 장치에서도, 개구율을 높일 수 있기 때문에, 백라이트 등의 광원의 광을 효율적으로 이용할 수 있어, 표시 장치의 소비 전력을 저감할 수 있다.
도 2에 도시하는 트랜지스터(52)는, 싱글 게이트 구조의 트랜지스터이며, 기판(11) 위에 설치되는 게이트 전극으로서 기능하는 도전막(13)을 갖는다. 또한, 기판(11) 및 게이트 전극으로서 기능하는 도전막(13) 위에 형성되는 절연막(15)과, 절연막(15) 위에 형성되는 절연막(17)과, 절연막(15) 및 절연막(17)을 개재하여, 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체 막(19a)과, 산화물 반도체 막(19a)에 접하는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)을 갖는다. 또한, 절연막(17), 산화물 반도체 막(19a) 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b) 위에는, 절연막(23)이 형성되고, 절연막(23) 위에는 절연막(25)이 형성된다. 또한, 산화물 반도체 막(19b)이 절연막(25) 위에 형성된다. 산화물 반도체 막(19b)은, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)의 한쪽, 여기서는 도전막(21b)과, 절연막(23) 및 절연막(25)에 형성된 개구를 통해서 전기적으로 접속된다. 절연막(25) 및 산화물 반도체 막(19b) 위에는 절연막(27)이 형성된다. 또한, 코먼 전극(29)이 절연막(27) 위에 형성된다.
또한, 절연막(25) 위의 산화물 반도체 막(19a)과 중첩되는 위치에, 산화물 반도체 막(19b)과 동시에 형성된 막을 설치함으로써, 트랜지스터(52)를, 산화물 반도체 막(19b)을 제2 게이트 전극으로 하는 더블 게이트 구조의 트랜지스터로 해도 된다.
또한, 산화물 반도체 막(19b)과, 절연막(27)과, 코먼 전극(29)이 중첩되는 영역이 용량 소자(55)로서 기능한다. 용량 소자(55)를 설치함으로써, 화소의 비선택 시의 전위 저하를 방지하여, 표시 품위를 향상시킬 수 있다.
또한, 도 1에서, 화소(70a) 및 화소(70b)는, 각각 영역(522a)과 영역(522b)을 갖는다. 영역(522a) 및 영역(522b)에서는, 산화물 반도체 막(19b) 및 코먼 전극(29)이 각각의 상면 형상에 있어서 코먼 전극(29)의 도전막(13)과 평행한 방향으로 연신되는 부분에 대하여 선대칭이 되도록 설치되어 있다.
또한, 2개의 영역(522a)과 영역(522b)의 경계에 코먼 전극을 설치하는 것이 바람직하다. 이렇게 함으로써, 2개의 영역에서 전계를 인가하여 액정을 동작시켰을 때, 액정의 배향이 영역(522a)과 영역(522b)의 경계의 코먼 전극을 중심으로 해서, 선대칭의 관계로 배향되므로 바람직하다.
또한, 화소 전극으로서 기능하는 산화물 반도체 막(19b)은, 도 1의 화소(70b)에서 나타내는 바와 같이, 영역(522a)에는 코먼 전극(29)에 대하여 슬릿 형상(빗살 모양)으로 복수 패턴이 평행하게 배치되어 있는 영역(524a)과, 코먼 전극(29)에 대하여 패턴이 평행하게 배치되지 않은 영역(524b, 524c)이 있다. 바꿔 말하면, 화소에 있어서, 코먼 전극(29)과 화소 전극으로서 기능하는 산화물 반도체 막(19b)이 평행하게 배치되어 있는 영역(524a)과, 코먼 전극(29)에 대하여 산화물 반도체 막(19b)이 굴곡되어 있는 영역(524b)과, 산화물 반도체 막(19b)에 대하여 코먼 전극(29)이 굴곡되어 있는 영역(524c)을 갖는다.
또한, 화소 전극으로서 기능하는 산화물 반도체 막(19b)의 영역(522b)에는, 코먼 전극(29)에 대하여 슬릿 형상(빗살 모양)으로 복수 패턴이 평행하게 배치되어 있는 영역(526a)과, 코먼 전극(29)에 대하여 패턴이 평행하게 배치되지 않은 영역(526b, 526c)이 있다. 바꿔 말하면, 화소에 있어서, 코먼 전극(29)과 산화물 반도체 막(19b)이 평행하게 배치되어 있는 영역(526a)과, 산화물 반도체 막(19b)에 대하여 코먼 전극(29)이 굴곡되어 있는 영역(526b)과, 코먼 전극(29)에 대하여 산화물 반도체 막(19b)이 굴곡되어 있는 영역(526c)을 갖는다.
영역(522a, 522b)의 중앙 부분인 영역(524a, 526a)은, 화소 전극의 슬릿과 코먼 전극의 슬릿이 등간격으로 배치되어 있지만, 영역(522a, 522b)의 외주에 가까운 영역(524b, 524c, 526b, 526c)은, 화소 전극의 슬릿과 코먼 전극의 슬릿이 등간격으로 배치되어 있지 않고, 영역(522a) 및 영역(522b)의 외주를 향해서 해당 간격이 점차 근접하고 있다.
화소부의 전극 패턴을 이러한 배치 방법으로 하는 것에 의한 효과를, 도 4를 사용해서 이하에 나타내었다.
액정 재료는 유동성을 나타내고, 화소 전극과 코먼 전극에 전압을 인가하면, 화소 전극과 코먼 전극과의 사이에 형성하는 전계와의 상호 작용으로 액정 재료에 포함되는 액정 분자(800)가 움직여서, 초기 상태로부터 배향이 변화한다.
전계에 대한 액정 재료의 응답성의 모식도를 도 4에 도시한다. 도 4에서는 기판(806) 위에 형성된 전극(802, 804)의 사이에 형성하는 전계로 액정 분자(800)의 배향 변화를 행하는 예를 나타낸다. 액정 재료는 기판(806)과 기판(807)에 끼움 지지되어 있어, 액정 분자(800)로 구성되어 있다. 또한, 도 4의 (A)에서는 횡축이 전극(802, 804) 사이의 전압이고, 종축이 투과율을 나타낸다. 기판(806) 위의 전극(802, 804)의 사이의 전계의 강도가 작을 때, 예를 들어 도 4의 (A)의 Vmin 이하일 때의 액정 분자(800)의 배향을 모식적으로 도 4의 (B)에서 나타내는데, 그로부터 전계의 강도를 강하게 하면 배향이 바뀌고, 전계가 강해질수록 도 4의 (B)의 상태로부터의 회전 각도가 커진다(도 4의 (C)).
액정 분자의 형상은 막대 형상이다. 액정 분자로서, 유전율 이방성이 정 또는 부를 나타내는 것을 사용할 수 있다. 이러한 액정 분자(800)에 편광이 입사하면, 편광의 진동면과 액정 분자의 배향 방향의 관계에 따라 응답성이 상이하다. 다시 말하면, 액정 분자(800)는 굴절률 이방성을 나타낸다. 액정은 굴절률 이방성을 갖기 때문에, 시야각 의존성을 나타내는 경우가 있다.
한편, 액정 소자는 배향성이 상이한 복수의 영역으로 분할할 수 있다. 이 때문에, 배향 상태에 따라 액정 소자를 복수의 영역으로 분할함으로써, 하나의 영역의 굴절률 이방성과 다른 영역의의 굴절률 이방성을 상쇄하는 것이 가능하게 된다. 이것을 이용함으로써, 시야각 의존성을 저감시킬 수 있다. 구체적으로는, 하나의 영역과 다른 영역의 굴절률 이방성의 균형을 취함으로써 시야각 의존성을 저감시킬 수 있다.
또한, 전극의 패턴을, 화소의 중심선을 경계로 굴곡시킴으로써 분자가 스위칭하는 방향이 2가지가 된다. 예를 들어, 도 5는 화소 전극 및 코먼 전극을 배치한 기판의 상면 모식도이며, 화소 전극 및 코먼 전극의 사이의 액정 분자(800)를 모식적으로 도시하였다. 도 5에서는 액정 분자(800)의 배향이 일점 쇄선 A-B의 상하로 2가지로 되어 있는 예를 나타낸다. 화소 전극(808), 코먼 전극(810)의 사이에 전계를 인가하기 전의 초기 상태를 도 5의 (A)라 하고, 전계를 인가하고 있는 상태를 도 5의 (B)라 하면, 도 5의 (B)의 일점 쇄선 A-B를 경계로 상하의 액정 분자(800)의 기울기 각이 2가지로 되어 있는 것을 알 수 있다.
이와 같은 구성으로 함으로써, 전계를 인가하기 전인 도 5의 (A)에서는, 액정 분자의 배향은 일 방향으로 정렬되어 있지만, 전계를 인가한 상태인 도 5의 (B)에서는, 일점 쇄선 A-B를 경계로 상하 2개의 영역에서 배향 분할된 상태로 되어, 굴절률 이방성을 상쇄할 수 있다. 이 방법을 표시 장치(80)의 화소부에 적용한 예가 도 1이다.
액정 소자에 있어서, 액정 분자는 장축이 대략 일 방향이 되도록 배향하고 있지만, 배향이 흐트러져 있는 부분을 갖는 경우가 있다(배향 결함). 배향이 흐트러져 있는 부분은, 배향이 정렬되어 있는 부분과 광의 투과성이 상이하다.
또한 상술한 바와 같이 전계가 강해질수록 초기의 배향 상태로부터의 회전 각도가 커지는데, 일정한 회전 각도가 된 시점에서 회전 각도가 포화한다. 회전 각도가 포화할 때까지의 전계 강도의 범위라면, 동일 면내에서 전계 강도가 상이한 영역이 있으면, 회전 각도가 장소에 따라 상이하다. 전계 강도가 보다 강한 영역에서, 먼저 액정이 움직이기 시작한다. 전계 강도는 전위차를 전극 간의 거리로 나눈 것이기 때문에, 화소 전극 및 코먼 전극에 각각 일정한 전위가 인가되어 있는 경우에는, 화소 전극과 코먼 전극의 거리가 작은 영역일수록 전계 강도가 변화하기 쉽다. 액정의 배향의 흐트러짐은 전계 강도의 변화가 급격할수록, 현저하게 발생하기 쉽고, 반대로 전계 강도의 변화가 완만하면 발생하기 어렵다.
본 실시 형태와 같이, 화소 전극과 코먼 전극의 거리를 점차 근접시키는 구성으로 함으로써, 화소 전극 및 코먼 전극이 발생시키는 전기력선의 방향이 급격하게 변화하는 영역을 없앨 수 있고, 나아가서는 배향 불량을 억제할 수 있다.
또한, 도 1에서는 상면에서 보아 도전막(21a)에 인접하는 영역에 코먼 전극(29)을 설치하는 구성으로 하고 있다. 이러한 구성으로 함으로써, 코먼 전극(29)이 도전막(21a)으로부터 산화물 반도체 막(19b)을 향해서 발생하는 전계를 차폐함으로써 배향 불량을 저감하고, 나아가서는 표시 품위를 향상시킬 수 있다.
또한, 코먼 전극(29) 중 2개의 영역(522a, 522b)의 사이에 설치된 도전막(13)과 평행한 방향으로 연신되는 부분에 차광성을 갖는 도전성 재료를 사용하면, 2개의 영역(522a, 522b)의 경계에서 액정의 배향 불량이 발생한 경우에, 해당 배향 불량을 코먼 전극(29)에 의해 차폐해서 표시 장치의 이용자가 시인할 수 없게 할 수 있기 때문에, 표시 품위를 향상시킬 수 있다.
또한, 도전막(21a)은, 거의 직선 형상의 패턴이지만, 패턴의 폭이 가늘게 되어 있는 영역(528a, 528b)이 있다. 이러한 구성으로 함으로써 도전막(21a)과 코먼 전극(29)의 사이에 형성되는 기생 용량을 저감하고, 소비 전력의 증대를 억제할 수 있다.
이상, 도전막(21a), 산화물 반도체 막(19b) 및 코먼 전극(29)의 배치를 도 1과 같이 함으로써, 시야각 특성을 향상시키고, 또한 액정 분자의 동작의 안정화와, 소비 전력의 저감이 가능하게 된다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에 나타낸 화소를 갖는 표시부를 포함하는 액정 표시 장치의 일례에 대해서, 도 6 및 도 7을 참조하면서 설명한다.
도 6은, 본 발명의 일 형태의 표시 기능을 갖는 액정 표시 장치의 구성을 설명하는 블록도이다.
도 7은, 본 발명의 일 형태의 표시 기능을 갖는 액정 표시 장치의 표시부의 구성을 설명하는 상면도 및 회로도이다.
<1. 액정 표시 장치의 구성>
본 실시 형태에서, 도 6에 예시해서 설명하는 표시 기능을 갖는 액정 표시 장치(600)는, 연산 장치(620), 제어부(610), 표시부(630), 입력 수단(500)을 갖는다.
또한 표시부(630)는, 화소부(631)를 갖고, 화소부(631)는, 복수의 화소(631p)를 갖고, 화소(631p)는, 화소 회로(634)를 갖는다.
다음으로 각 구성 요소의 관계의 개요를 나타낸다. 먼저, 연산 장치(620)는, 제어부(610)에 대하여, 1차 제어 신호(625_C)와 1차 화상 신호(625_V)를 출력한다.
또한 입력 수단(500)을 설치하여, 연산 장치(620)에 제어 신호를 출력할 수 있도록 함으로써, 사용자가 입력 수단에 공급한 정보에 기초한 신호를 연산 장치(620)로부터 제어부(610)에 출력할 수 있게 된다.
제어부(610)는, 신호선 구동 회로(이하, S 구동 회로(633)라 나타냄)와 주사선 구동 회로(이하, G 구동 회로(632)라 나타냄)를 제어한다.
G 구동 회로(632)는 G 신호(632_G)를 출력하고, G 신호(632_G)를 제어함으로써, 화소부(631)에 설치된 복수의 화소 회로(634)에서 하나를 선택하는 빈도를 바꿀 수 있다.
본 실시 형태의 구성을 이용하면, 매끄러운 동화상 표시를 행하는 동작 모드와, 소비 전력을 저감시키고, 깜박거림을 저감시켜서 눈을 편안하게 하는 표시를 행하기 위해서 프레임 주파수를 낮게 하여 표시하는 동작 모드를, 동일한 표시 장치에서 전환하여 표시시키는 것이 가능하게 된다.
예를 들어, 화소를 선택하는 G 신호를 60Hz 이상의 빈도로 출력하는 제1 모드와, 1Hz 이하의 빈도, 바람직하게는 0.2Hz 이하의 빈도로 출력하는 제2 모드를 갖도록 할 수 있다.
그 결과, 액정 표시 장치(600)를 사용하는 사람에게 부여될 수 있는 눈의 피로가 저감된 표시 기능을 갖는 액정 표시 장치를 제공할 수 있다.
이하에, 본 발명의 일 형태의 표시 기능을 갖는 액정 표시 장치를 구성하는 개개의 요소에 대해서 설명한다.
<2. 연산 장치>
연산 장치(620)는, 1차 화상 신호(625_V) 및 1차 제어 신호(625_C)를 생성한다.
또한, 연산 장치(620)가, 모드 전환 신호를 포함하는 1차 제어 신호(625_C)를 생성한다.
예를 들어, 입력 수단(500)으로부터 입력되는 화상 전환 신호(500_C)에 따라, 연산 장치(620)가 모드 전환 신호를 포함하는 1차 제어 신호(625_C)를 출력해도 된다.
<3. 제어부>
제어부(610)는, 1차 화상 신호(625_V)로부터 생성한 2차 화상 신호(615_V)를 출력한다. 도 6의 경우, 2차 화상 신호(615_V)는 S 구동 회로(633)에 출력되지만, 이것에 한정되지 않고, 1차 화상 신호(625_V)를 표시부(630)에 직접 출력하는 구성으로 하는 것도 가능하다.
제어부(610)는, 수직 동기 신호, 수평 동기 신호 등의 동기 신호를 포함하는 1차 제어 신호(625_C)를 사용하여, 스타트 펄스 신호(SP), 래치 신호(LP), 펄스폭 제어 신호(PWC) 등의 2차 제어 신호(615_C)를 생성하고, 표시부(630)에 공급하는 기능을 갖는다. 또한, 2차 제어 신호(615_C)에는, 클럭 신호(CK) 등도 포함된다.
또한, 반전 제어 회로를 제어부(610)에 설치하고, 제어부(610)가 반전 제어 회로가 통지하는 타이밍에 따라, 2차 화상 신호(615_V)의 극성을 반전시키는 기능을 갖는 구성으로 할 수도 있다. 구체적으로, 2차 화상 신호(615_V)의 극성의 반전은, 제어부(610)에서 행하여져도 되고, 제어부(610)로부터의 명령에 따라, 표시부(630) 내에서 행하여져도 된다.
반전 제어 회로는, 2차 화상 신호(615_V)의 극성을 반전시키는 타이밍을, 동기 신호를 사용해서 정하는 기능을 갖는다. 예시하는 반전 제어 회로는, 카운터와 신호 생성 회로를 갖는다.
카운터는, 수평 동기 신호의 펄스를 사용해서 프레임 기간의 수를 세는 기능을 갖는다.
신호 생성 회로는, 카운터에서 얻어진 프레임 기간의 수의 정보를 사용하여, 연속되는 복수 프레임 기간마다 2차 화상 신호(615_V)의 극성을 반전시키기 위해, 2차 화상 신호(615_V)의 극성을 반전시키는 타이밍을, 제어부(610)에 통지하는 기능을 갖는다.
<4. 표시부>
표시부(630)는, 각 화소에 표시 소자(635)를 갖는 화소부(631)와, S 구동 회로(633), G 구동 회로(632) 등의 구동 회로를 갖는다. 화소부(631)는, 표시 소자(635)가 설치된 화소(631p)를 복수 갖는다(도 6 참조).
제어부(610)로부터 표시부(630)에 입력되는 2차 화상 신호(615_V)는, S 구동 회로(633)에 부여된다. 또한, 전원 전위는, S 구동 회로(633) 및 G 구동 회로(632)에 부여되고, 2차 제어 신호(615_C)는, G 구동 회로(632)에 부여된다.
S 구동 회로(633)는, 입력되는 제1 구동 신호(S 신호라고도 함)(633_S)를 유지하고, S 신호(633_S)에 따라서 화상을 표시하는 표시 소자(635)를 포함하는 화소 회로(634)를 갖는 화소부(631)에 S 신호(633_S)를 출력한다.
G 구동 회로(632)는, 화소 회로(634)를 선택하는 제2 구동 신호(G 신호라고도 함)(632_G)를 화소부(631)에 출력한다.
또한, 2차 제어 신호(615_C)에는, S 구동 회로(633)의 동작을 제어하는 S 구동 회로용의 스타트 펄스 신호(SP), S 구동 회로용의 클럭 신호(CK), 래치 신호(LP), G 구동 회로(632)의 동작을 제어하는 G 구동 회로용의 스타트 펄스 신호(SP), G 구동 회로용의 클럭 신호(CK), 펄스폭 제어 신호(PWC) 등이 포함된다.
이어서, 표시부(630)의 구성의 일례를 도 7의 (A)에 나타내었다.
도 7의 (A)에 나타내는 표시부(630)에는, 화소부(631)에, 복수의 화소(631p)와, 화소(631p)를 행마다 선택하기 위한 복수의 주사선(G)과, 선택된 화소(631p)에 2차 화상 신호(615_V)로부터 생성된 S 신호(633_S)를 공급하기 위한 복수의 신호선(S)이 설치되어 있다.
주사선(G)에의 G 신호(632_G)의 입력은, G 구동 회로(632)에 의해 제어되고 있다. 신호선(S)에의 S 신호(633_S)의 입력은, S 구동 회로(633)에 의해 제어되고 있다. 복수의 화소(631p)는, 주사선(G) 중 적어도 1개와, 신호선(S) 중 적어도 1개에 각각 접속되어 있다.
또한, 화소부(631)에 설치되는 배선의 종류 및 그 수는, 화소(631p)의 구성, 수 및 배치에 따라 정할 수 있다. 구체적으로, 도 7의 (A)에 나타내는 화소부(631)의 경우, x열×y행의 화소(631p)가 매트릭스 형상으로 배치되어 있고, 신호선(S1) 내지 신호선(Sx), 주사선(G1) 내지 주사선(Gy)이, 화소부(631) 내에 배치되어 있는 경우를 예시하고 있다.
<4-1. 화소>
각 화소(631p)는, 당해 표시 소자(635)를 포함하는 화소 회로(634)를 갖는다.
<4-2. 화소 회로>
본 실시 형태에서는, 화소 회로(634)의 일례로서, 액정 소자(635LC)를 표시 소자(635)에 적용하는 구성을 도 7의 (B)에 나타내었다.
화소 회로(634)는, 액정 소자(635LC)에의 S 신호(633_S)의 공급을 제어하는 트랜지스터(634t)를 갖는다. 트랜지스터(634t)와 표시 소자(635)의 접속 관계의 일례에 대해서 설명한다.
트랜지스터(634t)의 게이트가, 주사선(G1) 내지 주사선(Gy) 중 어느 하나에 접속되어 있다. 트랜지스터(634t)의 소스 및 드레인의 한쪽은, 신호선(S1) 내지 신호선(Sx) 중 어느 하나에 접속되고, 트랜지스터(634t)의 소스 및 드레인의 다른 쪽은, 액정 소자(635LC)의 제1 전극에 접속되어 있다.
또한, 화소(631p)는, 필요에 따라 액정 소자(635LC)의 제1 전극과 제2 전극 간의 전압을 유지하기 위한 용량 소자(634c) 외에, 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 기타 회로 소자를 갖고 있어도 된다.
도 7의 (B)에 예시하는 화소(631p)는, S 신호(633_S)의 화소(631p)에의 입력을 제어하는 스위칭 소자로서, 하나의 트랜지스터(634t)를 사용한다. 단, 하나의 스위칭 소자로서 기능하는 복수의 트랜지스터를 화소(631p)에 사용하고 있어도 된다. 복수의 트랜지스터가 하나의 스위칭 소자로서 기능하는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 되고, 직렬로 접속되어 있어도 되고, 직렬과 병렬이 조합되어서 접속되어 있어도 된다.
또한, 화소 회로(634)의 용량은 적절히 조정하면 된다. 예를 들어, 제2 모드에서, S 신호(633_S)를 비교적 긴 기간(구체적으로는, 1/60sec 이상) 유지하는 경우에는, 용량 소자(634c)를 설치한다. 또한, 용량 소자(634c) 이외의 구성을 사용하여, 화소 회로(634)의 용량을 조절해도 된다. 예를 들어, 액정 소자(635LC)의 제1 전극과 제2 전극을 중첩해서 설치하는 구성에 의해, 실질적으로 용량 소자를 형성해도 된다.
또한, 용량 소자는 산화물 반도체를 전극으로서 이용하는 것이 가능하고, 제1 전극, 또는 제2 전극으로 해도 된다. 산화물 반도체를 용량 소자의 전극으로서 사용하는 방법에 대해서는 다른 실시 형태를 참작한다.
또한, 화소 회로(634)는, 표시 소자(635)의 종류 또는 구동 방법에 따른 구성을 선택해서 사용할 수 있다.
<4-2a. 표시 소자>
액정 소자(635LC)는, 제1 전극 및 제2 전극 및 제1 전극과 제2 전극의 사이의 전압이 인가되는 액정 재료를 포함한 액정층을 갖고 있다. 액정 소자(635LC)는, 제1 전극과 제2 전극의 사이에 부여되는 전압의 값에 따라, 액정 분자의 배향이 변화하고, 투과율이 변화한다. 따라서, 표시 소자(635)는, S 신호(633_S)의 전위에 따라 그 투과율이 제어됨으로써, 계조를 표시할 수 있다.
<4-2b. 트랜지스터>
트랜지스터(634t)는, 표시 소자(635)의 제1 전극에, 신호선(S)의 전위를 부여할 것인지 여부를 제어한다. 표시 소자(635)의 제2 전극에는, 소정의 기준 전위(Vcom)가 부여되고 있다.
또한, 본 발명의 일 형태의 액정 표시 장치에 적합한 트랜지스터로서 산화물 반도체를 사용한 트랜지스터를 적용할 수 있다. 산화물 반도체를 사용한 트랜지스터의 상세에 대해서는, 실시 형태 7 내지 9 또는 실시 형태 11을 참작할 수 있다.
<5. 광 공급부>
표시 소자(635)에 액정 소자를 적용하는 경우, 광 공급부(650)를 표시부(630)에 설치한다. 광 공급부(650)에는, 복수의 광원이 설치되어 있다. 제어부(610)는, 광 공급부(650)가 갖는 광원의 구동을 제어한다.
또한, 반사형의 액정 표시 장치로 하는 경우에는, 옥외에서의 태양광, 또는, 옥내에서의 조명의 광 등을 광원으로서 이용할 수 있으므로, 광 공급부(650)를 설치하지 않는 구성으로 해도 된다. 그러나, 야간이나, 광원이 없는, 또는 광원이 있다고 해도 밝기가 어두운, 암소에서의 사용도 상정하면, 광 공급부(650)를 설치하여, 액정 소자가 설치된 화소부(631)에 광을 공급함으로써, 암소에서도 표시 화상을 인식할 수 있게 된다.
광 공급부(650)의 광원으로서는, 냉음극 형광 램프, 발광 다이오드(LED), 전기장을 가함으로써 루미네센스(Electroluminescence)가 발생하는 OLED 소자 등을 사용할 수 있다. 또한, 광 공급부(650)의 광원의 컬러화 방식으로서는, 적색, 녹색, 청색의 발광을 각각 사용하는 방식(3색 방식), 청색 발광으로부터의 발광의 일부를 적색이나 녹색으로 변환하는 방식(색 변환 방식, 양자 도트 방식), 백색 발광으로부터의 발광의 일부를, 컬러 필터를 통과함으로써 적색, 녹색, 청색으로 변환하는 방식(컬러 필터 방식) 등을 적용할 수 있다.
<6. 입력 수단>
입력 수단(500)으로서는, 터치 패널, 터치 패드, 조이 스틱, 트랙볼, 데이터 글로브, 촬상 장치 등을 사용할 수 있다. 연산 장치(620)에 있어서, 입력 수단(500)으로부터 출력되는 전기 신호는 표시부의 좌표와 관련지을 수 있다. 이에 의해, 사용하는 사람이 표시부에 표시되는 정보를 처리하기 위한 명령을 입력할 수 있다.
사용하는 사람이 입력 수단(500)으로부터 입력하는 정보로서는, 예를 들어 표시부에 표시되는 화상의 표시 위치를 바꾸기 위해서 드래그하는 명령, 표시되어 있는 화상을 보내고 다음 화상을 표시하기 위해서 스와이프 하는 명령, 시리즈 화상을 순서대로 보내기 위해서 스크롤하는 명령, 특정한 화상을 선택하는 명령, 화상을 표시하는 크기를 변화하기 위해서 핀치하는 명령 외에, 수기 문자 입력하는 명령 등을 들 수 있다.
표시 모드를 복수 갖는 경우, 예를 들어 제1 모드, 및 제2 모드의 2개의 모드를 갖는 경우, 제2 모드에서 동작하고 있는 G 구동 회로(632)에, 제어부(610)를 통해서, 화상 전환 신호(500_C)가 입력 수단(500)으로부터 입력되면, G 구동 회로(632)는, 제2 모드에서 제1 모드로 전환되어, G 신호를 1회 이상 출력하고, 그 후 제2 모드로 전환된다.
<7. 동작예>
예를 들어, 입력 수단(500)이 페이지 넘김 동작을 검지한 경우, 입력 수단(500)은, 화상 전환 신호(500_C)를 연산 장치(620)에 출력한다.
연산 장치(620)는, 페이지 넘김 동작 신호를 포함하는 1차 화상 신호(625_V)를 생성하고, 화상 전환 신호(500_C)를 포함하는 1차 제어 신호(625_C)와 함께 당해 1차 화상 신호(625_V)를 출력한다.
제어부(610)는, 2차 제어 신호(615_C)를 G 구동 회로(632)에 출력하고, 페이지 넘김 동작 신호를 포함하는 2차 화상 신호(615_V)를 S 구동 회로(633)에 출력한다.
G 구동 회로(632)는, G 신호(632_G)를 화소에 1초간 30회 이상의 빈도, 바람직하게는 1초간 60회 이상 960회 미만의 빈도로 출력하는 제1 모드와, 1일 1회 이상 1초간 0.1회 미만의 빈도, 바람직하게는 1시간 1회 이상 1초간 1회 미만의 빈도로 출력하는 제2 모드를 갖는다.
또한, G 구동 회로(632)는, 입력되는 모드 전환 신호에 따라서 제1 모드와 제2 모드를 전환한다.
G 구동 회로(632)는, 제2 모드에서 제1 모드로 전환되어, G 신호(632_G)를 관찰자가 신호의 재기입 동작마다 변화하는 화상의 변화를 식별할 수 없을 정도의 속도로 출력한다.
한편, S 구동 회로(633)는, 페이지 넘김 동작 신호를 포함하는 2차 화상 신호(615_V)로부터 생성한 S 신호(633_S)를 화소 회로(634)에 출력한다.
이에 의해, 화소(631p)는 페이지 넘김 동작 신호를 포함하는 2차 화상 신호(615_V)가 부여됨으로써, 페이지 넘김 동작을 포함하는 다수의 프레임 화상을 단시간에 표시할 수 있기 때문에, 매끄러운 페이지 넘김 동작을 표시할 수 있다.
또한, 연산 장치(620)가 표시부(630)에 출력하는 1차 화상 신호(625_V)가 동화상 신호인지 정지 화상 신호인지를 판별하고, 1차 화상 신호(625_V)가 동화상 신호인 경우에, 제1 모드를 선택하는 전환 신호를, 1차 화상 신호(625_V)가 정지 화상 신호인 경우에는 제2 모드를 선택하는 전환 신호를, 당해 연산 장치(620)가 출력하는 구성으로 해도 된다.
또한, 1차 화상 신호(625_V)가 동화상 신호인지 정지 화상 신호인지를 판별하는 방법으로서는, 1차 화상 신호(625_V)에 포함되는 하나의 프레임과 그 전후의 프레임의 신호의 차분이, 미리 정해진 차분보다 클 때 동화상 신호라고, 그 이하일 때 정지 화상 신호라고 판별하면 된다.
또한, 제2 모드에서 제1 모드로 전환되었을 때, G 구동 회로(632)는, G 신호(632_G)를 1회 이상의 소정의 횟수 출력하고, 그 후 제2 모드로 전환되는 구성으로 해도 된다.
실시 형태 3에 나타내는 구성으로 함으로써, 이용 시의 눈에 주는 부담을 저감하는 것이 가능하게 된다.
또한, 본 실시 형태에서, 본 발명의 일 형태에 대해 설명하였다. 또는, 다른 실시 형태에서, 본 발명의 일 형태에 대해 설명한다. 단, 본 발명의 일 형태는, 이들에 한정되지 않는다. 즉, 본 실시 형태 및 다른 실시 형태에서는, 다양한 발명의 형태가 기재되어 있기 때문에, 본 발명의 일 형태는, 특정한 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서, 트랜지스터의 채널 형성 영역, 소스 드레인 영역 등이, 산화물 반도체를 갖는 경우의 예를 나타냈지만, 본 발명의 일 형태는, 이것에 한정되지 않는다. 경우에 따라서는, 또는, 상황에 따라, 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는, 트랜지스터의 소스 드레인 영역 등은, 다양한 반도체를 갖고 있어도 된다. 경우에 따라서는, 또는, 상황에 따라, 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는, 트랜지스터의 소스 드레인 영역 등은, 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화갈륨, 또는, 유기 반도체 등 중 적어도 하나를 갖고 있어도 된다. 또는 예를 들어, 경우에 따라서는, 또는, 상황에 따라, 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는, 트랜지스터의 소스 드레인 영역 등은, 산화물 반도체를 갖고 있지 않아도 된다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 3)
<부분 구동>
본 실시 형태에서는, 액정 표시 장치의 구동 방법의 일례에 대해서, 도 7 및 도 8을 참조하면서 설명한다.
도 7은, 본 발명의 일 형태의 표시 기능을 갖는 액정 표시 장치의 표시부의 구성을 설명하는 상면도 및 회로도이다. 도 8은, 본 발명의 일 형태의 표시 기능을 갖는 액정 표시 장치의 표시부의 구성의 변형예를 설명하는 상면도이다.
<1. S 신호의 화소부에의 기입 방법>
도 7의 (A) 또는 도 8에 예시하는 화소부(631)에, S 신호(633_S)를 기입하는 방법의 일례를 설명한다. 구체적으로는, S 신호(633_S)를, 화소부(631)의, 도 7의 (B)에 예시하는 화소 회로를 갖는 화소(631p) 각각에 기입하는 방법을 설명한다.
<화소부에의 신호의 기입>
제1 프레임 기간에서, 주사선(G1)에 G 신호(632_G)가 입력됨으로써, 주사선(G1)이 선택된다. 선택된 주사선(G1)에 접속된 복수의 각 화소(631p)에 있어서, 트랜지스터(634t)가 도통 상태가 된다.
트랜지스터(634t)가 도통 상태일 때(1 라인 기간), 신호선(S1)으로부터 신호선(Sx)에 2차 화상 신호(615_V)로부터 생성한 S 신호(633_S)의 전위가 부여된다. 그리고, 도통 상태의 트랜지스터(634t)를 통해서, S 신호(633_S)의 전위에 따른 전하가 용량 소자(634c)에 축적되고, S 신호(633_S)의 전위가 액정 소자(635LC)의 제1 전극에 부여된다.
제1 프레임 기간의 주사선(G1)이 선택되어 있는 기간에서, 정의 극성의 S 신호(633_S)가 모든 신호선(S1) 내지 신호선(Sx)에 순서대로 입력된다. 주사선(G1)과, 신호선(S1) 내지 신호선(Sx)에 각각 접속된 화소(631p) 내의 제1 전극(G1S1) 내지 제1 전극(G1Sx)에는, 정의 극성의 S 신호(633_S)가 부여된다. 이에 의해, 액정 소자(635LC)의 투과율이, S 신호(633_S)의 전위에 의해 제어되고, 각 화소가 계조를 표시한다.
마찬가지로 하여, 주사선(G2)에서 주사선(Gy)이 순서대로 선택되어, 주사선(G1)이 선택되어 있던 기간과 마찬가지의 동작이, 주사선(G2)으로부터 주사선(Gy)의 각 주사선에 접속된 화소(631p)에서 순차 반복된다. 상기 동작에 의해, 화소부(631)에서, 제1 프레임의 화상을 표시할 수 있다.
또한, 본 발명의 일 형태에서는, 반드시 주사선(G1) 내지 주사선(Gy)을 순서대로 선택할 필요는 없다.
또한, S 구동 회로(633)로부터 신호선(S1) 내지 신호선(Sx)에, S 신호(633_S)를 순서대로 입력하는 점 순차 구동을 사용할 수도, 일제히 S 신호(633_S)를 입력하는 선 순차 구동을 사용할 수도 있다. 또는, 복수의 신호선(S)마다 순서대로, S 신호(633_S)를 입력하는 구동 방법을 사용하고 있어도 된다.
또한, 프로그레시브 방식을 사용한 주사선(G)의 선택 방법에 한하지 않고, 인터레이스 방식을 사용해서 주사선(G)의 선택을 행하도록 해도 된다.
또한, 임의의 1 프레임 기간에 있어서, 모든 신호선에 입력되는 S 신호(633_S)의 극성이 동일해도, 임의의 1 프레임 기간에 있어서, 하나의 신호선마다, 화소에 입력되는 S 신호(633_S)의 극성이 반전되어 있어도 된다.
<복수의 영역으로 분할된 화소부에의 신호의 기입>
또한, 표시부(630)의 구성의 변형예를 도 8에 나타내었다.
도 8에 나타내는 표시부(630)에는, 복수의 영역으로 분할된 화소부(631)(구체적으로는 제1 영역(631a), 제2 영역(631b), 제3 영역(631c))에, 복수의 화소(631p)와, 화소(631p)를 행마다 선택하기 위한 복수의 주사선(G)과, 선택된 화소(631p)에 S 신호(633_S)를 공급하기 위한 복수의 신호선(S)이 설치되어 있다.
각각의 영역에 설치된 주사선(G)에의 G 신호(632_G)의 입력은, 각각의 G 구동 회로(632)에 의해 제어되고 있다. 신호선(S)에의 S 신호(633_S)의 입력은, S 구동 회로(633)에 의해 제어되고 있다. 복수의 화소(631p)는 주사선(G) 중 적어도 하나와, 신호선(S) 중 적어도 하나에 각각 접속되어 있다.
이러한 구성으로 함으로써, 화소부(631)를 분할해서 구동할 수 있다.
예를 들어, 입력 수단(500)으로서 터치 패널로부터 정보를 입력할 때, 당해 정보가 입력되는 영역을 특정하는 좌표를 취득하고, 그 좌표에 대응하는 영역을 구동하는 G 구동 회로(632)만을 제1 모드로 하고, 다른 영역을 제2 모드로 해도 된다. 이 동작에 의해, 터치 패널로부터 정보가 입력되지 않은 영역, 즉 표시 화상을 재기입할 필요가 없는 영역의 G 구동 회로의 동작을 정지할 수 있다.
<2. 제1 모드와 제2 모드의 G 구동 회로>
G 구동 회로(632)가 출력하는 G 신호(632_G)가 입력된 화소 회로(634)에, S 신호(633_S)가 입력된다. G 신호(632_G)가 입력되지 않는 기간, 화소 회로(634)는 S 신호(633_S)의 전위를 유지한다. 바꾸어 말하면, 화소 회로(634)는, S 신호(633_S)의 전위가 기입된 상태를 유지한다.
표시 데이터가 기입된 화소 회로(634)는, S 신호(633_S)에 따른 표시 상태를 유지한다. 또한, 표시 상태를 유지한다는 것은, 표시 상태의 변화가 일정한 범위보다 커지지 않도록 유지하는 것을 말한다. 상기 일정한 범위는, 적절히 설정되는 범위이며, 예를 들어 사용자가 표시 화상을 열람하는 경우에, 동일한 표시 화상이라고 인식할 수 있는 표시 상태의 범위로 설정하는 것이 바람직하다.
G 구동 회로(632)는 제1 모드와 제2 모드를 갖는다.
<2-1. 제1 모드>
G 구동 회로(632)의 제1 모드는, G 신호(632_G)를, 화소에 1초간 30회 이상, 바람직하게는 1초간 60회 이상 960회 미만의 빈도로 출력한다.
제1 모드의 G 구동 회로(632)는, 관찰자가 신호의 재기입 동작마다 변화하는 화상의 변화를 식별할 수 없을 정도의 속도로 신호를 재기입한다. 그 결과, 동화상을 매끄럽게 표시할 수 있다.
<2-2. 제2 모드>
G 구동 회로(632)의 제2 모드는, G 신호(632_G)를, 화소에 1일 1회 이상 1초간 0.1회 미만, 바람직하게는 1시간 1회 이상 1초간 1회 미만의 빈도로 출력한다.
G 신호(632_G)가 입력되지 않는 기간, 화소 회로(634)는 S 신호(633_S)를 유지하고, 그 전위에 따른 표시 상태를 계속해서 유지한다.
이에 의해, 제2 모드에서는, 화소의 표시의 재기입에 수반하는 깜박거림(플리커라고도 함)이 없는 표시를 할 수 있다.
그 결과, 당해 표시 기능을 갖는 액정 표시 장치의 사용자의 눈의 피로를 저감할 수 있다.
또한, G 구동 회로(632)가 소비하는 전력은, G 구동 회로(632)가 동작하지 않는 기간, 저감된다.
또한, 제2 모드를 갖는 G 구동 회로(632)를 사용해서 구동하는 화소 회로는, S 신호(633_S)를 긴 기간 유지하는 구성이 바람직하다. 예를 들어, 트랜지스터(634t)의 누설 전류는, 오프 상태에서 작은 것일수록 바람직하다.
오프 상태에서 누설 전류가 작은 트랜지스터(634t)의 구성의 일례에 대해서, 다른 실시 형태를 참작할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 4)
<반전 구동>
본 실시 형태에서는, 실시 형태 2 및 3에 나타낸 액정 표시 장치의 구동 방법의 일례에 대해서, 도 9 내지 도 11을 참조하면서 설명한다.
도 9는, 본 발명의 일 형태의 표시 기능을 갖는 액정 표시 장치를 설명하는 회로도이다.
도 10은, 본 발명의 일 형태의 표시 기능을 갖는 액정 표시 장치의 소스 라인 반전 구동 및 도트 반전 구동을 설명하는 도면이다. 또한, 도 11은, 본 발명의 일 형태의 표시 기능을 갖는 액정 표시 장치의 소스 라인 반전 구동 및 도트 반전 구동을 설명하는 타이밍 차트이다.
<1. 오버드라이브 구동>
액정은, 전압이 인가되고 나서 그 투과율이 수렴될 때까지의 응답 시간이, 일반적으로 수십 msec 정도이다. 따라서, 액정의 응답의 지연이 동화상의 퍼짐(blur)으로서 시인되기 쉽다.
따라서, 본 발명의 일 형태의 표시 기능을 갖는 액정 표시 장치에서는, 액정 소자(635LC)에 인가하는 전압을 일시적으로 크게 해서 액정의 배향을 빠르게 변화시키는 오버드라이브 구동을 사용하도록 해도 된다. 오버드라이브 구동을 사용함으로써 액정의 응답 속도를 올려, 동화상의 퍼짐을 방지하여, 동화상의 화질을 개선할 수 있다.
또한, 트랜지스터(634t)가 비도통 상태가 된 후에도, 액정 소자(635LC)의 투과율이 수렴되지 않고 계속해서 변화하면, 액정의 비유전율이 변화하기 때문에, 액정 소자(635LC)가 유지하는 전압이 변화하기 쉽다.
예를 들어, 액정 소자(635LC)에 병렬로 용량 소자(634c)를 접속하지 않는 경우, 또는 액정 소자(635LC)에 접속되는 용량 소자(634c)의 용량 값이 작은 경우, 상술한 액정 소자(635LC)가 유지하는 전압의 변화는 현저하게 일어나기 쉽다. 그러나, 상기 오버드라이브 구동을 사용함으로써 응답 시간을 짧게 할 수 있으므로, 트랜지스터(634t)가 비도통 상태가 된 후의 액정 소자(635LC)의 투과율의 변화를 작게 할 수 있다. 따라서, 액정 소자(635LC)에 병렬로 접속되는 용량 소자(634c)의 용량 값이 작은 경우에도, 트랜지스터(634t)가 비도통 상태가 된 후에, 액정 소자(635LC)가 유지하는 전압이 변화하는 것을 방지할 수 있다.
<2. 소스 라인 반전 구동 및 도트 반전 구동>
도 10의 (C)에 예시하는 화소 회로의 신호선(Si)에 접속되어 있는 화소(631p)에 있어서, 화소 전극(635_1)이, 신호선(Si)과, 신호선(Si)에 인접하고 있는 신호선(Si+1)에 끼워지도록 배치되어 있다. 트랜지스터(634t)가 오프 상태이면, 화소 전극(635_1)과 신호선(Si)은, 이상적으로는 전기적으로 분리되어 있다. 또한, 화소 전극(635_1)과 신호선(Si+1)도, 이상적으로는 전기적으로 분리되어 있다. 그러나, 실제로는, 화소 전극(635_1)과 신호선(Si)의 사이에는 기생 용량(634c(i))이 존재하고 있고, 게다가, 화소 전극(635_1)과 신호선(Si+1)의 사이에는 기생 용량(634c(i+1))이 존재하고 있다(도 10의 (C) 참조). 또한, 도 10의 (C)에는, 도 9에 도시되어 있는 액정 소자(635LC) 대신에, 액정 소자(635LC)의 제1 전극 또는 제2 전극으로서 기능하는 화소 전극(635_1)이 도시되어 있다.
액정 소자(635LC)의 제1 전극과 제2 전극을 중첩해서 설치하는 구성으로 하는 경우 등에서는, 2개의 전극의 중첩을 실질적인 용량 소자로 함으로써, 액정 소자(635LC)에 용량 배선을 사용해서 형성된 용량 소자(634c)를 접속하지 않는 경우, 또는 액정 소자(635LC)에 접속되어 있는 용량 소자(634c)의 용량 값이 작은 경우가 있다. 이러한 경우, 액정 소자의 제1 전극 또는 제2 전극으로서 기능하는 화소 전극(635_1)의 전위가, 기생 용량(634c(i)과와 기생 용량(634c(i+1))의 영향을 받기 쉽다.
이에 의해, 트랜지스터(634t)가 화상 신호의 전위를 유지하는 기간에 있어서, 오프의 상태여도, 화소 전극(635_1)의 전위가, 신호선(Si) 또는 신호선(Si+1)의 전위의 변화의 영향을 받아서 변동하는 현상이 일어나기 쉽다.
화상 신호의 전위를 유지하는 기간에 있어서, 화소 전극의 전위가, 신호선의 전위의 변화의 영향을 받아서 변동하는 현상을 크로스 토크 현상이라고 한다. 크로스 토크 현상이 발생하면, 표시의 콘트라스트가 저하되어버린다. 예를 들어, 액정 소자(635LC)에 노멀리 화이트의 액정을 사용한 경우, 화상이 흰빛을 띠게 된다.
따라서, 본 발명의 일 형태의 표시 기능을 갖는 액정 표시 장치에서는, 임의의 1 프레임 기간에 있어서, 화소 전극(635_1)을 사이에 두고 배치되어 있는 신호선(Si)과 신호선(Si+1)에, 서로 역의 극성을 갖는 화상 신호를 입력하는 구동 방법을 사용하도록 해도 된다.
또한, 역의 극성을 갖는 화상 신호란, 액정 소자의 코먼 전극의 전위를 기준 전위로 했을 때, 기준 전위보다도 높은 전위를 갖는 화상 신호와, 기준 전위보다도 낮은 전위를 갖는 화상 신호를 의미한다.
교대로 역의 극성을 갖는 화상 신호를 선택된 복수의 화소에 순서대로 기입하는 방법으로서, 2개의 방법(소스 라인 반전 및 도트 반전)을 예로 들 수 있다.
어느 방법에서든, 제1 프레임 기간에 있어서, 신호선(Si)에 정(+)의 극성을 갖는 화상 신호를 입력하고, 신호선(Si+1)에 부(-)의 극성을 갖는 화상 신호를 입력한다. 계속해서, 제2 프레임 기간에 있어서, 신호선(Si)에 부(-)의 극성을 갖는 화상 신호를 입력하고, 신호선(Si+1)에 정(+)의 극성을 갖는 화상 신호를 입력한다. 계속해서, 제3 프레임 기간에 있어서, 신호선(Si)에 정(+)의 극성을 갖는 화상 신호를 입력하고, 신호선(Si+1)에 부(-)의 극성을 갖는 화상 신호를 입력한다(도 10의 (C) 참조).
이러한 구동 방법을 사용하면, 한 쌍의 신호선의 전위가 서로 역의 극성으로 변동하기 때문에, 임의의 화소 전극이 받는 전위의 변동이 상쇄된다. 따라서, 크로스 토크의 발생을 억제할 수 있다.
<2-1. 소스 라인 반전 구동>
소스 라인 반전은, 임의의 1 프레임 기간에 있어서, 하나의 신호선에 접속되어 있는 복수의 화소와, 당해 신호선에 인접하는 다른 신호선에 접속되어 있는 복수의 화소에 역의 극성을 갖는 화상 신호를 입력하는 것이다.
소스 라인 반전을 사용한 경우의 화소에 부여되는 화상 신호의 극성을, 도 10의 (A-1) 및 도 10의 (A-2)에 모식적으로 도시한다. 도 10의 (A-1) 및 도 10의 (A-2)에서, 임의의 1 프레임 기간에서 부여되는 화상 신호가 정의 극성의 화소를 +의 기호로, 부의 극성의 화소를 -의 기호로 나타내고 있다. 도 10의 (A-2)에 나타내는 프레임은, 도 10의 (A-1)에 나타내는 프레임에 이어지는 프레임을 나타내고 있다.
<2-2. 도트 반전 구동>
도트 반전은, 임의의 1 프레임 기간에 있어서, 하나의 신호선에 접속되어 있는 복수의 화소와, 당해 신호선에 인접하는 다른 신호선에 접속되어 있는 복수의 화소에, 역의 극성을 갖는 화상 신호가 입력되고, 게다가, 동일한 신호선에 접속되어 있는 복수의 화소에 있어서, 인접하는 화소에 역의 극성을 갖는 화상 신호가 입력된다.
도트 반전을 사용한 경우의 화소에 부여되는 화상 신호의 극성을, 도 10의 (B-1) 및 도 10의 (B-2)에 모식적으로 도시한다. 도 10의 (B-1) 및 도 10의 (B-2)에서, 임의의 1 프레임 기간에서 부여되는 화상 신호가 정의 극성의 화소를 +의 기호로, 부의 극성의 화소를 -의 기호로 나타내고 있다. 도 10의 (B-2)에 나타내는 프레임은, 도 10의 (B-1)에 나타내는 프레임에 이어지는 프레임을 나타내고 있다.
<2-3. 타이밍 차트>
이어서, 도 11에, 도 9에 나타낸 화소부(631)를 소스 라인 반전으로 동작시킨 경우의 타이밍 차트를 나타낸다. 구체적으로, 도 11에서는, 주사선(G1)에 부여되는 신호의 전위와, 신호선(S1)으로부터 신호선(Sx)에 부여되는 화상 신호의 전위와, 주사선(G1)에 접속된 각 화소가 갖는 화소 전극의 전위의 시간 변화를 나타내고 있다.
먼저, 주사선(G1)에 신호가 입력됨으로써, 주사선(G1)이 선택된다. 선택된 주사선(G1)에 접속된 복수의 각 화소(631p)에 있어서, 트랜지스터(634t)가 온이 된다. 그리고, 트랜지스터(634t)가 온인 상태일 때, 신호선(S1)으로부터 신호선(Sx)에 화상 신호의 전위가 부여되면, 온의 트랜지스터(634t)를 통해서, 화상 신호의 전위가 액정 소자(635LC)의 화소 전극에 부여된다.
도 11에 도시하는 타이밍 차트에서는, 제1 프레임 기간의 주사선(G1)이 선택되어 있는 기간에서, 홀수 번째의 신호선(S1), 신호선(S3), ...에, 정의 극성의 화상 신호가 순서대로 입력되어 있고, 짝수 번째의 신호선(S2), 신호선(S4), ... 신호선(Sx)에, 부의 극성의 화상 신호가 순서대로 입력되어 있는 예를 나타내고 있다. 따라서, 홀수 번째의 신호선(S1), 신호선(S3), ...에 접속된 화소(631p) 내의 화소 전극(S1), 화소 전극(S3), ...에는, 정의 극성의 화상 신호가 부여되어 있다. 또한, 짝수 번째의 신호선(S2), 신호선(S4), ... 신호선(Sx)에 접속된 화소(631p) 내의 화소 전극(S2), 화소 전극(S4), ... 화소 전극(Sx)에는, 부의 극성의 화상 신호가 부여되어 있다.
액정 소자(635LC)에서는, 화소 전극과 코먼 전극의 사이에 부여되는 전압의 값에 따라, 액정 분자의 배향이 변화하고, 투과율이 변화한다. 따라서, 액정 소자(635LC)는, 화상 신호의 전위에 따라 그 투과율이 제어됨으로써, 계조를 표시할 수 있다.
신호선(S1)으로부터 신호선(Sx)에의 화상 신호의 입력이 종료되면, 주사선(G1)의 선택은 종료된다. 주사선의 선택이 종료되면, 해당 주사선과 접속되는 화소(631p)에 있어서, 트랜지스터(634t)가 오프가 된다. 그러면, 액정 소자(635LC)는, 화소 전극과 코먼 전극의 사이에 부여된 전압을 유지함으로써, 계조의 표시를 유지한다. 그리고, 주사선(G2)으로부터 주사선(Gy)이 순서대로 선택되고, 주사선(G1)이 선택되어 있던 기간과 마찬가지의 동작이, 상기 각 주사선에 접속된 화소에서 행하여진다.
계속해서, 제2 프레임 기간에 있어서, 다시, 주사선(G1)이 선택된다. 그리고, 제2 프레임 기간의 주사선(G1)이 선택되어 있는 기간에서는, 제1 프레임 기간의 주사선(G1)이 선택되어 있는 기간의 동작과는 달리, 홀수 번째의 신호선(S1), 신호선(S3), ...에 부의 극성의 화상 신호가 순서대로 입력되어 있고, 짝수 번째의 신호선(S2), 신호선(S4), ... 신호선(Sx)에, 정의 극성의 화상 신호가 순서대로 입력되어 있다. 따라서, 홀수 번째의 신호선(S1), 신호선(S3), ...에 접속된 화소(631p) 내의 화소 전극(S1), 화소 전극(S3), ...에는, 부의 극성의 화상 신호가 부여되어 있다. 또한, 짝수 번째의 신호선(S2), 신호선(S4), ... 신호선(Sx)에 접속된 화소(631p) 내의 화소 전극(S2), 화소 전극(S4), ... 화소 전극(Sx)에는, 정의 극성의 화상 신호가 부여되어 있다.
제2 프레임 기간에서도, 신호선(S1)으로부터 신호선(Sx)에의 화상 신호의 입력이 종료되면, 주사선(G1)의 선택은 종료된다. 그리고, 주사선(G2)으로부터 주사선(Gy)이 순서대로 선택되고, 주사선(G1)이 선택되어 있던 기간과 마찬가지의 동작이, 상기 각 주사선에 접속된 화소에서 행하여진다.
그리고, 제3 프레임 기간과, 제4 프레임 기간에서도, 상기 동작이 마찬가지로 반복된다.
또한, 도 11에 도시하는 타이밍 차트에서는, 신호선(S1)으로부터 신호선(Sx)에, 순서대로 화상 신호가 입력되어 있는 경우를 예시하고 있지만, 본 발명의 일 형태는 이 구성에 한정되지 않는다. 신호선(S1)으로부터 신호선(Sx)에, 한꺼번에 화상 신호가 입력되어 있어도 되고, 복수의 신호선마다 순서대로 화상 신호가 입력되어 있어도 된다.
또한, 본 실시 형태에서는, 프로그레시브 방식을 사용한 경우에서의, 주사선의 선택에 대해서 설명했지만, 인터레이스 방식을 사용해서 주사선의 선택을 행하도록 해도 된다.
또한, 화상 신호의 전위의 극성을, 코먼 전극의 기준 전위를 기준으로 해서 반전시키는 반전 구동을 행함으로써, 번인이라고 불리는 액정의 열화를 방지할 수 있다.
그러나, 반전 구동을 행하면, 화상 신호의 극성이 변화할 때 신호선에 부여되는 전위의 변화가 커지기 때문에, 스위칭 소자로서 기능하는 트랜지스터(634t)의 소스 전극과 드레인 전극의 전위차가 커진다. 따라서, 트랜지스터(634t)는, 역치 전압이 시프트하는 등의 특성 열화가 발생하기 쉽다.
또한, 액정 소자(635LC)에 유지되어 있는 전압을 유지하기 위해서, 소스 전극과 드레인 전극의 전위차가 커도, 트랜지스터(634t)의 오프 전류가 낮을 것이 요구된다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 일 형태의 액정 표시 장치에서 표시 가능한 화상의 생성 방법에 대해서, 도 12를 사용해서 설명한다. 특히, 화상의 전환을 행할 때 사용자의 눈이 편안한 화상의 전환 방법, 사용자의 눈의 피로를 경감하는 화상의 전환 방법, 사용자의 눈에 부담을 주지 않는 화상의 전환 방법에 대해서 설명한다.
화상을 빠르게 전환해서 표시하면, 사용자의 눈의 피로를 유발하는 경우가 있다. 예를 들어, 현저하게 상이한 장면이 전환되는 동화상이나, 상이한 정지 화상을 전환하는 경우 등이 포함된다.
상이한 화상을 전환해서 표시할 때는, 순간적으로 화상의 표시를 전환하는 것이 아니라, 서서히(부드럽게), 자연스럽게 화상을 전환해서 표시하는 것이 바람직하다.
예를 들어, 제1 화상으로부터 제1 화상과 상이한 제2 화상으로 표시를 전환하는 경우, 제1 화상과 제2 화상의 사이에 제1 화상이 페이드 아웃되는 화상 또는 제2 화상이 페이드 인하는 화상을 삽입하면 바람직하다. 또한, 제1 화상이 페이드 아웃되는 동시에, 제2 화상이 페이드 인하도록(크로스페이드라고도 함), 양자의 화상을 중첩시킨 화상을 삽입해도 되고, 제1 화상이 제2 화상으로 점차 변화하는 모습을 표시하는 동화상(모핑이라고도 함)을 삽입해도 된다.
구체적으로는, 제1 정지 화상을 낮은 리프레시 레이트로 표시하고, 계속해서 화상의 전환을 위한 화상을 높은 리프레시 레이트로 표시한 후에, 제2 정지 화상을 낮은 리프레시 레이트로 표시한다.
<페이드 인, 페이드 아웃>
이하에, 서로 다른 화상 A와 화상 B를 전환하는 방법의 일례에 대해서 설명한다.
도 12의 (A)는 화상의 전환 동작을 행할 수 있는 표시 장치의 구성을 도시하는 블록도이다. 도 12의 (A)에 나타내는 표시 장치는, 연산 장치(671), 기억 장치(672), 그래픽 유닛(673) 및 표시 수단(674)을 갖는다.
제1 스텝에서, 연산 장치(671)는, 외부 기억 장치 등으로부터 출력된 화상 A 및 화상 B의 각 데이터를 기억 장치(672)에 저장한다.
제2 스텝에서, 연산 장치(671)는, 미리 설정된 분할 수의 값에 따라, 화상 A와 화상 B의 각 화상 데이터를 바탕으로 새로운 화상 데이터를 순차 생성한다.
제3 스텝에서, 생성한 화상 데이터를 그래픽 유닛(673)에 출력한다. 그래픽 유닛(673)은, 입력된 화상 데이터를 표시 수단(674)에 표시시킨다.
도 12의 (B)는, 화상 A로부터 화상 B에 걸쳐서 단계적으로 화상을 전환할 때의, 생성되는 화상 데이터를 설명하기 위한 모식도이다.
도 12의 (B)에는, 화상 A로부터 화상 B에 걸쳐서 N(N은 자연수)개의 화상 데이터를 생성하고, 각각 1개당 화상 데이터를 f(f는 자연수) 프레임 기간 표시한 예를 나타내고 있다. 따라서, 화상 A로부터 화상 B로 전환될 때까지의 기간은, f×N 프레임이 된다.
여기서, 상술한 N 및 f 등의 파라미터는, 사용자가 자유롭게 설정 가능한 것이 바람직하다. 연산 장치(671)는, 이들 파라미터를 미리 취득하여, 당해 파라미터에 따라 화상 데이터를 생성한다.
i번째로 생성되는 화상 데이터(i는 1 이상 N 이하의 정수)는, 화상 A의 화상 데이터와 화상 B의 화상 데이터에 대하여, 각각에 가중치 부여를 행해서 더함으로써 생성할 수 있다. 예를 들어, 어떤 화소에 있어서, 화상 A를 표시했을 때의 휘도(계조)를 a, 화상 B를 표시했을 때의 휘도(계조)를 b라 하면, i번째로 생성되는 화상 데이터를 표시했을 때의 당해 화소의 휘도(계조)(c)는 식 (1)에 나타내는 값이 된다.
[수학식 1]
Figure pat00001
이러한 방법에 의해 생성된 화상 데이터를 사용하여, 화상 A로부터 화상 B로 전환함으로써, 서서히(부드럽게), 자연스럽게 불연속인 화상을 전환할 수 있다.
또한, 식 (1)에서, 모든 화소에 대해서 a=0인 경우가, 흑색 화상으로부터 서서히 화상 B로 전환되는 페이드 인에 상당한다. 또한, 모든 화소에 대해서 b=0인 경우가, 화상 A로부터 서서히 흑색 화상으로 전환되는 페이드 아웃에 상당한다.
상기에서는, 2개의 화상을 일시적으로 오버랩시켜서 화상을 전환하는 방법에 대해서 설명했지만, 오버랩시키지 않는 방법으로 해도 된다.
2개의 화상을 오버랩시키지 않는 경우, 화상 A로부터 화상 B로 전환하는 경우에, 사이에 흑색 화상을 삽입해도 된다. 이때, 화상 A로부터 흑색 화상으로 천이할 때, 또는 흑색 화상으로부터 화상 B로 천이할 때, 또는 그 양쪽에, 상술한 바와 같은 화상의 전환 방법을 사용해도 된다. 또한, 화상 A와 화상 B의 사이에 삽입하는 화상은 흑색 화상뿐만 아니라, 백색 화상 등의 단일 색의 화상을 사용해도 되고, 화상 A나 화상 B와는 상이한, 다색의 화상을 사용해도 된다. 화상 A와 화상 B의 사이에 다른 화상, 특히 흑색 화상 등의 단일 색의 화상을 삽입함으로써, 화상의 전환을 보다 자연스럽게 사용자가 느끼게 할 수 있어, 사용자가 스트레스를 받지 않고 화상을 전환할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치에 대해서, 도 13 내지 도 18을 사용해서 설명한다.
<반도체 장치의 구성예>
도 13의 (A)는, 본 발명의 일 형태의 표시 장치에 사용할 수 있는 반도체 장치의 상면도이며, 도 13의 (B)는 도 13의 (A)의 일점 쇄선 A-B간, 일점 쇄선 C-D간 및 일점 쇄선 E-F간에서의 절단면의 단면도에 상당한다. 또한, 도 13의 (A)에서, 번잡해지는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(게이트 절연막 등)를 생략해서 도시하였다. 또한, 트랜지스터의 상면도에서는, 이후의 도면에서도 도 13의 (A)와 마찬가지로, 구성 요소의 일부를 생략해서 도시하는 경우가 있다.
도 13의 (A)의 일점 쇄선 A-B의 방향은 트랜지스터(150)의 채널 길이 방향을 나타내고 있다. 또한 일점 쇄선 E-F의 방향은 트랜지스터(150)의 채널 폭 방향을 나타내고 있다. 또한, 본 명세서에서 트랜지스터의 채널 길이 방향이란, 소스(소스 영역 또는 소스 전극) 및 드레인(드레인 영역 또는 드레인 전극)간에 있어서, 캐리어가 이동하는 방향을 의미하고, 채널 폭 방향은, 기판과 수평한 면내에서, 채널 길이 방향에 대하여 수직인 방향을 의미한다.
도 13의 (A), (B)에 나타내는 반도체 장치는, 제1 산화물 반도체 막(110)을 포함하는 트랜지스터(150)와, 한 쌍의 전극간에 절연막을 포함하는 용량 소자(160)를 갖는다. 또한, 용량 소자(160)에 있어서, 한 쌍의 전극의 한쪽이 제2 산화물 반도체 막(111)이며, 한 쌍의 전극의 다른 쪽이 도전막(120)이다.
트랜지스터(150)는, 기판(102) 위의 게이트 전극(104)과, 게이트 전극(104) 위의 게이트 절연막으로서 기능하는 절연막(108)과, 절연막(108) 위의 게이트 전극(104)과 중첩되는 위치의 제1 산화물 반도체 막(110)과, 제1 산화물 반도체 막(110) 위의 소스 전극(112a) 및 드레인 전극(112b)을 갖는다. 다시 말하면, 트랜지스터(150)는, 제1 산화물 반도체 막(110)과, 제1 산화물 반도체 막(110)에 접해서 설치된 게이트 절연막으로서 기능하는 절연막(108)과, 절연막(108)에 접해서 설치되고, 제1 산화물 반도체 막(110)과 중첩되는 위치에 설치된 게이트 전극(104)과, 제1 산화물 반도체 막(110)과 전기적으로 접속된 소스 전극(112a) 및 드레인 전극(112b)을 갖는다. 또한, 도 13의 (A), (B)에 나타내는 트랜지스터(150)는, 소위 보텀 게이트 구조이다.
또한, 트랜지스터(150) 위, 보다 상세하게는, 제1 산화물 반도체 막(110), 소스 전극(112a) 및 드레인 전극(112b) 위에 절연막(114, 116, 118)이 형성되어 있다. 절연막(114, 116, 118)은, 트랜지스터(150)의 보호 절연막으로서의 기능을 갖는다. 또한, 절연막(114, 116, 118)에는, 드레인 전극(112b)에 달하는 개구(142)가 형성되어 있고, 개구(142)를 덮도록 절연막(118) 위에 도전막(120)이 형성되어 있다. 도전막(120)은, 예를 들어 화소 전극으로서의 기능을 갖는다.
용량 소자(160)는, 절연막(116) 위의 한 쌍의 전극의 한쪽의 전극으로서의 기능을 갖는 제2 산화물 반도체 막(111)과, 제2 산화물 반도체 막(111) 위의 유전 체막으로서 기능하는 절연막(118)과, 절연막(118)을 개재해서 제2 산화물 반도체 막(111)과 중첩되는 위치의 한 쌍의 전극의 다른 쪽 전극으로서의 기능을 갖는 도전막(120)을 갖는다. 즉, 도전막(120)은, 화소 전극으로서의 기능과 용량 소자의 전극으로서의 기능을 갖는다.
또한, 제1 산화물 반도체 막(110)은, 트랜지스터(150)의 채널 영역으로서 기능한다. 또한, 제2 산화물 반도체 막(111)은, 용량 소자(160)의 한 쌍의 전극의 한쪽의 전극으로서 기능한다. 따라서, 제1 산화물 반도체 막(110)보다도 제2 산화물 반도체 막(111)의 저항률이 낮다. 또한, 제1 산화물 반도체 막(110)과 제2 산화물 반도체 막(111)은, 동일한 금속 원소를 가지면 바람직하다. 제1 산화물 반도체 막(110)과 제2 산화물 반도체 막(111)을 동일한 금속 원소를 갖는 구성으로 함으로써, 제조 장치(예를 들어, 성막 장치, 가공 장치 등)를 공통으로 사용하는 것이 가능하게 되기 때문에, 제조 비용을 억제할 수 있다.
또한, 제2 산화물 반도체 막(111)에, 별도 금속막 등으로 형성되는 배선 등을 접속해도 된다. 예를 들어, 도 1에 도시하는 구성을 표시 장치의 화소부의 트랜지스터 및 용량 소자에 사용하는 경우, 배치 배선 또는 게이트 배선 등을 금속막으로 형성하고, 해당 금속막에 제2 산화물 반도체 막(111)을 접속시키는 구성을 사용해도 된다. 배치 배선 또는 게이트 배선 등을 금속막으로 형성함으로써, 배선 저항을 낮추는 것이 가능하게 되기 때문에, 신호 지연 등을 억제할 수 있다.
또한, 제2 산화물 반도체 막(111)에, 별도 금속막 등으로 형성되는 단자 등의 패턴과 접속해도 된다. 예를 들어, 도 1에 도시하는 구성을 표시 장치의 화소부의 트랜지스터 및 용량 소자에 사용하는 경우, 단자 등의 금속막에 제2 산화물 반도체 막(111)을 접속시키는 구성을 사용해도 된다. 일례로서, 도 14에는 제2 산화물 반도체 막(111)을 트랜지스터(150)의 드레인 전극(112b)에 접속하는 구성을 나타낸다.
또한, 용량 소자(160)는 투광성을 갖고 있어도 된다. 이 경우, 용량 소자(160)가 갖는, 제2 산화물 반도체 막(111), 도전막(120) 및 절연막(118)은, 각각 투광성을 갖는 재료에 의해 구성된다. 이와 같이, 용량 소자(160)가 투광성을 가짐으로써, 화소 내의 트랜지스터가 형성되는 개소 이외의 영역에 용량 소자(160)를 크게(대면적으로) 형성할 수 있기 때문에, 개구율을 높이면서 용량 값을 증대시킨 표시 장치를 얻을 수 있다. 그 결과, 표시 품위가 우수한 표시 장치를 얻을 수 있다.
또한, 트랜지스터(150) 위에 설치되고, 또한 용량 소자(160)에 사용되는 절연막(118)으로서는, 적어도 수소를 포함하는 절연막을 사용한다. 또한, 트랜지스터(150)에 사용하는 절연막(107), 및 트랜지스터(150) 위에 설치되는 절연막(114, 116)으로서는, 적어도 산소를 포함하는 절연막을 사용한다. 이와 같이, 트랜지스터(150) 및 용량 소자(160)에 사용하는 절연막, 및 트랜지스터(150) 및 용량 소자(160) 위에 사용하는 절연막을, 상술한 구성의 절연막으로 함으로써, 트랜지스터(150)가 갖는 제1 산화물 반도체 막(110) 및 용량 소자(160)가 갖는 제2 산화물 반도체 막(111)의 저항률을 제어할 수 있다.
또한, 용량 소자(160)에 사용하는 절연막, 및 트랜지스터(150) 및 용량 소자(160) 위에 사용하는 절연막을, 이하의 구성으로 함으로써, 도전막(120)의 평탄성을 높일 수 있다. 구체적으로는, 절연막(114, 116)은, 제1 산화물 반도체 막(110) 위에 설치되고, 절연막(118)은, 제2 산화물 반도체 막(111)이 절연막(116)과 절연막(118)에 의해 끼움 지지되도록 제2 산화물 반도체 막(111) 위에 설치됨으로써, 제2 산화물 반도체 막(111)과 중첩되는 위치의 절연막(114, 116)에 개구를 형성하지 않고 제2 산화물 반도체 막(111)의 저항률을 제어할 수 있다. 이러한 구성으로 함으로써, 예를 들어 도 13에 나타내는 반도체 장치의 구성을 액정 표시 장치의 화소부의 트랜지스터 및 용량 소자에 사용하는 경우, 도전막(120) 위에 형성되는 액정의 배향성을 양호한 것으로 할 수 있다.
또한, 도전막(120)과 동시에 성막하고, 동시에 에칭하여, 동시에 형성한 도전막(120a)을 트랜지스터의 채널 영역과 중첩되도록 설치해도 된다. 그 경우의 예를, 도 15의 (A)에 나타내었다. 도전막(120a)은, 일례로서는, 도전막(120)과 동시에 성막하고, 동시에 에칭하여, 동시에 형성하기 때문에, 동일한 재료를 갖고 있다. 그 때문에, 프로세스 공정의 증가를 억제할 수 있다. 단, 본 발명의 실시 형태의 일 형태는, 이것에 한정되지 않는다. 도전막(120a)은, 도전막(120)과는 상이한 공정에서 형성해도 된다. 도전막(120a)은, 트랜지스터의 채널 영역과 중첩되는 영역을 갖고 있다. 따라서, 도전막(120a)은, 트랜지스터의 제2 게이트 전극으로서의 기능을 갖고 있다. 그 때문에, 도전막(120a)은, 게이트 전극(104)과 접속되어 있어도 된다. 또는, 도전막(120a)은, 게이트 전극(104)과 접속되지 않고, 게이트 전극(104)과는 상이한 신호나 상이한 전위가 공급되고 있어도 된다. 이러한 구성으로 함으로써, 트랜지스터(150)의 전류 구동 능력을 더욱 향상시킬 수 있다. 이때, 제2 게이트 전극에 대한 게이트 절연막은, 절연막(114, 116, 118)이 된다.
또한, 제2 산화물 반도체 막(111)과 동시에 성막하고, 동시에 에칭하여, 동시에 형성한 제2 산화물 반도체 막(111a)을 트랜지스터의 채널 영역과 중첩되도록 설치해도 된다. 그 경우의 예를, 도 15의 (B)에 나타내었다. 제2 산화물 반도체 막(111a)은, 일례로서는, 제2 산화물 반도체 막(111)과 동시에 성막하고, 동시에 에칭하여, 동시에 형성하기 때문에, 동일한 재료를 갖고 있다. 그 때문에, 프로세스 공정의 증가를 억제할 수 있다. 단, 본 발명의 실시 형태의 일 형태는, 이것에 한정되지 않는다. 제2 산화물 반도체 막(111a)은, 제2 산화물 반도체 막(111)과는 상이한 공정에서 형성해도 된다. 제2 산화물 반도체 막(111a)은, 트랜지스터(150)의 채널 영역이 되는 제1 산화물 반도체 막(110)과 중첩되는 영역을 갖고 있다. 따라서, 제2 산화물 반도체 막(111a)은, 트랜지스터(150)의 제2 게이트 전극으로서의 기능을 갖고 있다. 그 때문에, 제2 산화물 반도체 막(111a)은, 게이트 전극(104)과 접속되어 있어도 된다. 또는, 제2 산화물 반도체 막(111a)은, 게이트 전극(104)과 접속되지 않고, 게이트 전극(104)과는 상이한 신호나 상이한 전위가 공급되어 있어도 된다. 이러한 구성으로 함으로써, 제2 게이트 전극에 대한 게이트 절연막이 절연막(114, 116)으로 되기 때문에, 트랜지스터(150)의 전류 구동 능력을 도 15의 (A)에 나타내는 트랜지스터와 비교해서 더욱 향상시킬 수 있다.
또한, 트랜지스터(150)에 있어서, 제1 산화물 반도체 막(110)은, 채널 영역으로서 사용하기 때문에, 제2 산화물 반도체 막(111)과 비교해서 저항률이 높다. 한편, 제2 산화물 반도체 막(111)은, 전극으로서의 기능을 갖기 때문에, 제1 산화물 반도체 막(110)과 비교해서 저항률이 낮다.
여기서, 제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111)의 저항률의 제어 방법에 대해서, 이하 설명을 행한다.
<산화물 반도체의 저항률의 제어 방법>
제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111)에 사용할 수 있는 산화물 반도체 막은, 막 내의 산소 결손 및/또는 막 내의 수소, 물 등의 불순물 농도에 따라, 저항률을 제어할 수 있는 반도체 재료이다. 그 때문에, 제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111)에 산소 결손 및/또는 불순물 농도가 증가하는 처리, 또는 산소 결손 및/또는 불순물 농도가 저감하는 처리를 선택함으로써, 각각의 산화물 반도체 막의 저항률을 제어할 수 있다.
구체적으로는, 용량 소자(160)의 전극으로서 기능하는 제2 산화물 반도체 막(111)에 사용하는 산화물 반도체 막에 플라즈마 처리를 행하고, 해당 산화물 반도체의 막 내의 산소 결손을 증가시키는, 및/또는 산화물 반도체의 막 내의 수소, 물 등의 불순물을 증가시킴으로써, 캐리어 밀도가 높고, 저항률이 낮은 산화물 반도체 막으로 할 수 있다. 또한, 산화물 반도체 막에 수소를 포함하는 절연막을 접해서 형성하고, 해당 수소를 포함하는 절연막, 예를 들어 절연막(118)으로부터 산화물 반도체 막에 수소를 확산시킴으로써, 캐리어 밀도가 높고, 저항률이 낮은 산화물 반도체 막으로 할 수 있다. 제2 산화물 반도체 막(111)은, 상기와 같이 막 내의 산소 결손을 증가시키는, 또는 수소를 확산시키는 공정 전에는 반도체로서의 기능을 갖고, 해당 공정 후에는, 도전체로서의 기능을 갖는다.
한편, 트랜지스터(150)의 채널 영역으로서 기능하는 제1 산화물 반도체 막(110)은, 절연막(107, 114, 116)을 설치함으로써, 수소를 포함하는 절연막(106, 118)과 접하지 않는 구성으로 한다. 절연막(107, 114, 116) 중 적어도 하나에 산소를 포함하는 절연막, 다시 말하면, 산소를 방출하는 것이 가능한 절연막을 적용함으로써, 제1 산화물 반도체 막(110)에 산소를 공급할 수 있다. 산소가 공급된 제1 산화물 반도체 막(110)은, 막 내 또는 계면의 산소 결손이 보충되어 저항률이 높은 산화물 반도체 막이 된다. 또한, 산소를 방출하는 것이 가능한 절연막으로서는, 예를 들어 산화 실리콘막 또는 산화질화 실리콘막을 사용할 수 있다.
또한, 저항률이 낮은 산화물 반도체 막을 얻기 위해서, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법 등을 사용하여, 수소, 붕소, 인, 또는 질소를 산화물 반도체 막에 주입해도 된다.
또한, 저항률이 낮은 산화물 반도체 막을 얻기 위해서, 해당 산화물 반도체 막에 플라즈마 처리를 행해도 된다. 예를 들어, 해당 플라즈마 처리로서는, 대표적으로는, 희가스(He, Ne, Ar, Kr, Xe), 수소 및 질소 중에서 선택된 1종 이상을 포함하는 가스를 사용한 플라즈마 처리를 들 수 있다. 보다 구체적으로는, Ar 분위기 하에서의 플라즈마 처리, Ar과 수소의 혼합 가스 분위기 하에서의 플라즈마 처리, 암모니아 분위기 하에서의 플라즈마 처리, Ar과 암모니아의 혼합 가스 분위기 하에서의 플라즈마 처리, 또는 질소 분위기 하에서의 플라즈마 처리 등을 들 수 있다.
상기 플라즈마 처리에 의해, 산화물 반도체 막은, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에 산소 결손을 형성한다. 해당 산소 결손은, 캐리어를 발생하는 요인이 되는 경우가 있다. 또한, 산화물 반도체 막의 근방, 보다 구체적으로는, 산화물 반도체 막의 하측 또는 상측에 접하는 절연막으로부터 수소가 공급되면, 상기 산소 결손과 수소가 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다.
한편, 산소 결손이 보충되고, 수소 농도가 저감된 산화물 반도체 막은, 고순도 진성화, 또는 실질적으로 고순도 진성화된 산화물 반도체 막이라고 할 수 있다. 여기서, 실질적으로 진성이란, 산화물 반도체 막의 캐리어 밀도가, 8×1011개/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 1×1010개/cm3 미만인 것을 가리킨다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체 막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체 막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도를 저감할 수 있다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체 막은, 오프 전류가 현저하게 작고, 채널 폭이 1×106㎛이고 채널 길이(L)가 10㎛인 소자여도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V 내지 10V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상술한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체 막을 사용하는 제1 산화물 반도체 막(110)을 채널 영역에 사용하는 트랜지스터(150)는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다.
절연막(118)으로서, 예를 들어 수소를 포함하는 절연막, 다시 말하면 수소를 방출하는 것이 가능한 절연막, 대표적으로는 질화 실리콘막을 사용함으로써 제2 산화물 반도체 막(111)에 수소를 공급할 수 있다. 수소를 방출하는 것이 가능한 절연막으로서는, 막 내의 함유 수소 농도가 1×1022atoms/cm3 이상이면 바람직하다. 이러한 절연막을 제2 산화물 반도체 막(111)에 접해서 형성함으로써, 제2 산화물 반도체 막(111)에 효과적으로 수소를 함유시킬 수 있다. 이와 같이, 제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111)에 접하는 절연막의 재료를 바꿈으로써, 산화물 반도체 막의 저항률을 제어할 수 있다. 또한, 절연막(106)으로서, 절연막(118)과 마찬가지의 재료를 사용해도 된다. 절연막(106)으로서 질화 실리콘을 사용함으로써, 절연막(107)으로부터 방출되는 산소가 게이트 전극(104)에 공급되어, 산화되는 것을 억제할 수 있다.
산화물 반도체 막에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응해서 물이 됨과 함께, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에 산소 결손을 형성한다. 해당 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 절연막과 접해서 설치된 제2 산화물 반도체 막(111)은, 제1 산화물 반도체 막(110)보다도 캐리어 밀도가 높은 산화물 반도체 막이 된다.
트랜지스터(150)의 채널 영역이 형성되는 제1 산화물 반도체 막(110)은, 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 제1 산화물 반도체 막(110)에 있어서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
한편, 용량 소자(160)의 전극으로서 기능하는 제2 산화물 반도체 막(111)은, 제1 산화물 반도체 막(110)보다도 수소 농도 및/또는 산소 결손량이 많고, 저항률이 낮은 산화물 반도체 막이다. 제2 산화물 반도체 막(111)에 포함되는 수소 농도는, 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 보다 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 제1 산화물 반도체 막(110)과 비교하여, 제2 산화물 반도체 막(111)에 포함되는 수소 농도는 2배 이상, 바람직하게는 10배 이상이다. 또한, 제2 산화물 반도체 막(111)의 저항률이, 제1 산화물 반도체 막(110)의 저항률의 1×10-8배 이상 1×10-1배 미만인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더욱 바람직하게는, 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 된다.
여기서, 도 13의 (A), (B) 및 도 14의 (A), (B)에 나타내는 반도체 장치의 기타 구성 요소의 상세에 대해서, 이하 설명을 행한다.
<기판>
기판(102)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을, 기판(102)으로서 사용해도 된다. 또한, 실리콘이나 탄화 실리콘을 포함하는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들의 기판 위에 반도체 소자가 설치된 것을, 기판(102)으로서 사용해도 된다. 또한, 기판(102)으로서 유리 기판을 사용하는 경우, 제6 세대(1500mm×1850mm), 제7 세대(1870mm×2200mm), 제8 세대(2200mm×2400mm), 제9 세대(2400mm×2800mm), 제10 세대(2950mm×3400mm) 등의 대면적 기판을 사용함으로써 대형의 표시 장치를 제작할 수 있다. 또한, 기판(102)으로서, 가요성 기판을 사용하고, 가요성 기판 위에 직접, 트랜지스터(150), 용량 소자(160) 등을 형성해도 된다.
이들 외에도, 기판(102)으로서 다양한 기판을 사용하여, 트랜지스터를 형성할 수 있다. 기판의 종류는, 특정한 것에 한정되지 않는다. 그 기판의 일례로서는, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판, 가요성 기판, 접합 필름, 섬유 형상의 재료를 포함하는 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는, 바륨 붕규산 유리 기판, 알루미노 붕규산 유리 기판, 또는 소다석회 유리 기판 등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 갖는 합성 수지 등이 있다. 접합 필름의 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 또는 폴리염화비닐 등을 사용해서 형성된 필름이 있다. 기재 필름의 일례로서는, 폴리에스테르, 폴리아미드, 폴리이미드, 무기 증착 필름, 또는 종이류 등을 사용해서 형성된 필름이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용해서 트랜지스터를 제조함으로써, 특성, 사이즈, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터에 의해 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 어떤 기판을 사용해서 트랜지스터를 형성하고, 그 후, 별도의 기판에 트랜지스터를 전치하여, 별도의 기판 위에 트랜지스터를 배치해도 된다. 트랜지스터가 전치되는 기판의 일례로서는, 상술한 트랜지스터를 형성하는 것이 가능한 기판 외에, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
<제1 산화물 반도체 막 및 제2 산화물 반도체 막>
제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111)은, 적어도 인듐(In), 아연(Zn) 및 M(Al, Ti, Ga, Y, Zr, La, Ce, Sn 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물로 표기되는 막을 포함하는 것이 바람직하다. 또한, 해당 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 저감시키기 위해서, 그것들과 함께, 스테빌라이저를 포함하는 것이 바람직하다.
스테빌라이저로서는, 상기 M으로 기재된 금속을 포함해서, 예를 들어 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al) 또는 지르코늄(Zr) 등이 있다. 또한, 다른 스테빌라이저로서는, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다. 제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111)을 구성하는 산화물 반도체로서, 예를 들어 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In-Ga-Zn계 산화물은, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 된다.
또한, 제1 산화물 반도체 막(110)과, 제2 산화물 반도체 막(111)은, 상기 산화물 중, 동일한 금속 원소를 갖고 있어도 된다. 제1 산화물 반도체 막(110)과, 제2 산화물 반도체 막(111)을 동일한 금속 원소로 함으로써, 제조 비용을 저감시킬 수 있다. 예를 들어, 동일한 금속 조성의 금속 산화물 타깃을 사용함으로써 제조 비용을 저감시킬 수 있다. 또한, 동일한 금속 조성의 금속 산화물 타깃을 사용함으로써, 산화물 반도체 막을 가공할 때의 에칭 가스 또는 에칭액을 공통되게 사용할 수 있다. 단, 제1 산화물 반도체 막(110)과, 제2 산화물 반도체 막(111)은, 동일한 금속 원소를 갖고 있어도, 조성이 상이한 경우가 있다. 예를 들어, 트랜지스터 및 용량 소자의 제작 공정 중에, 막 내의 금속 원소가 탈리되어, 상이한 금속 조성으로 되는 경우가 있다.
또한, 제1 산화물 반도체 막(110)이 In-M-Zn 산화물일 때, In과 M의 원자 비율은, In 및 M의 합을 100atomic％로 했을 때, 바람직하게는 In이 25atomic％보다 높고, M이 75atomic％ 미만, 더욱 바람직하게는 In이 34atomic％보다 높고, M이 66atomic％ 미만으로 한다.
제1 산화물 반도체 막(110)은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터(150)의 오프 전류를 저감할 수 있다.
제1 산화물 반도체 막(110)의 두께는, 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더욱 바람직하게는 3nm 이상 50nm 이하로 한다.
제1 산화물 반도체 막(110)이 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, In-M-Zn 산화물을 성막하기 위해서 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In≥M, Zn≥M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6 등을 들 수 있다. 또한, 성막되는 제1 산화물 반도체 막(110)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40％의 변동을 포함한다.
제1 산화물 반도체 막(110)으로서는, 캐리어 밀도가 낮은 산화물 반도체 막을 사용한다. 예를 들어, 제1 산화물 반도체 막(110)은, 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더욱 바람직하게는 1×1013개/cm3 이하, 보다 바람직하게는 1×1011개/cm3 이하의 산화물 반도체 막을 사용한다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 역치 전압 등)에 따라서 적절한 재료의 것을 사용하면 된다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 제1 산화물 반도체 막(110)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
제1 산화물 반도체 막(110)에 있어서, 제14족 원소의 하나인 실리콘이나 탄소가 포함되면, 제1 산화물 반도체 막(110)에서 산소 결손수가 증가하여, n형화되어버린다. 이 때문에, 제1 산화물 반도체 막(110)에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 제1 산화물 반도체 막(110)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되어버리는 경우가 있다. 이 때문에, 제1 산화물 반도체 막(110)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 제1 산화물 반도체 막(110)에 질소가 포함되어 있으면, 캐리어인 전자가 발생하고, 캐리어 밀도가 증가하여, n형화되기 쉽다. 그 결과, 질소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리온 특성이 되기 쉽다. 따라서, 당해 산화물 반도체 막에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는, 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한, 제1 산화물 반도체 막(110)은, 예를 들어 비단결정 구조여도 된다. 비단결정 구조는, 예를 들어, 후술하는 CAAC-OS(C Axis Aligned-Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 가장 결함 준위 밀도가 높고, CAAC-OS는 가장 결함 준위 밀도가 낮다.
제1 산화물 반도체 막(110)은, 예를 들어 비정질 구조여도 된다. 비정질 구조의 산화물 반도체 막은, 예를 들어 원자 배열이 무질서하고, 결정 성분을 갖지 않는다. 또는, 비정질 구조의 산화물 막은, 예를 들어 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 제1 산화물 반도체 막(110)이, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 2종 이상을 갖는 혼합막이어도 된다. 혼합막은, 예를 들어 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 경우가 있다. 또한, 혼합막은, 예를 들어 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역의 적층 구조를 갖는 경우가 있다.
<절연막>
트랜지스터(150)의 게이트 절연막으로서 기능하는 절연막(106, 107)으로서는, 플라즈마 CVD(CVD: Chemical Vapor Deposition)법, 스퍼터링법 등에 의해, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화하프늄막, 산화이트륨막, 산화지르코늄막, 산화갈륨막, 산화탄탈막, 산화마그네슘막, 산화란탄막, 산화세륨막 및 산화네오디뮴막을 1종 이상 포함하는 절연막을 각각 사용할 수 있다. 또한, 절연막(106, 107)의 적층 구조로 하지 않고, 상술한 막에서 선택된 단층의 절연막을 사용해도 된다.
절연막(106)은, 산소의 투과를 억제하는 블로킹 막으로서의 기능을 갖는다. 예를 들어, 절연막(107, 114, 116) 및/또는 제1 산화물 반도체 막(110) 중에 과잉의 산소를 공급하는 경우에 있어서, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한, 트랜지스터(150)의 채널 영역으로서 기능하는 제1 산화물 반도체 막(110)과 접하는 절연막(107)은, 산화물 절연막인 것이 바람직하고, 화학 양론적 조성보다도 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 것이 보다 바람직하다. 다시 말하면, 절연막(107)은, 산소를 방출하는 것이 가능한 절연막이다. 또한, 절연막(107)에 산소 과잉 영역을 형성하기 위해서는, 예를 들어 산소 분위기 하에서 절연막(107)을 형성하면 된다. 또는, 성막 후의 절연막(107)에 산소를 도입하여, 산소 과잉 영역을 형성해도 된다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 에멀젼 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한, 절연막(106, 107)으로서, 산화하프늄을 사용하는 경우, 이하의 효과를 발휘한다. 산화하프늄은, 산화 실리콘이나 산화질화 실리콘과 비교해서 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우에 비해, 절연막(106, 107)의 막 두께를 크게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 갖는 산화하프늄은, 비정질 구조를 갖는 산화하프늄과 비교하여 높은 비유전율을 구비한다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는, 단사정계나 입방정계 등을 들 수 있다. 단, 본 발명의 일 형태는, 이들에 한정되지 않는다.
또한, 본 실시 형태에서는, 절연막(106)으로서 질화 실리콘막을 형성하고, 절연막(107)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은, 산화 실리콘막과 비교해서 비유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 얻는 데 필요한 막 두께가 크기 때문에, 트랜지스터(150)의 게이트 절연막으로서 기능하는 절연막(108)으로서, 질화 실리콘막을 포함함으로써 절연막을 물리적으로 후막화할 수 있다. 따라서, 트랜지스터(150)의 절연 내압의 저하를 억제하고, 나아가 절연 내압을 향상시켜서, 트랜지스터(150)의 정전 파괴를 억제할 수 있다.
<게이트 전극, 소스 전극 및 드레인 전극>
게이트 전극(104), 소스 전극(112a) 및 드레인 전극(112b)에 사용할 수 있는 재료로서는, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈륨 또는 텅스텐 등의 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 해서 사용할 수 있다. 예를 들어, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 몰리브덴막 위에 구리막을 적층한 2층 구조, 몰리브덴과 텅스텐을 포함하는 합금막 위에 구리막을 적층한 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화티타늄막과, 그 티타늄막 또는 질화티타늄막 위에 중첩해서 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 티타늄막 또는 질화티타늄막을 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 중첩해서 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브덴막 또는 질화 몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 소스 전극(112a) 및 드레인 전극(112b)을 3층 구조로 하는 경우, 1층째 및 3층째에는, 티타늄, 질화티타늄, 몰리브덴, 텅스텐, 몰리브덴과 텅스텐을 포함하는 합금, 몰리브덴과 지르코늄을 포함하는 합금, 또는 질화 몰리브덴을 포함하는 막을 형성하고, 2층째에는, 구리, 알루미늄, 금 또는 은, 또는 구리와 망간의 합금 등의 저저항 재료를 포함하는 막을 형성하는 것이 바람직하다. 또한, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용해도 된다. 또한, 게이트 전극(104), 소스 전극(112a) 및 드레인 전극(112b)에 사용할 수 있는 재료는, 예를 들어 스퍼터링법을 사용해서 형성할 수 있다.
<도전막>
도전막(120)은, 화소 전극으로서의 기능을 갖는다. 도전막(120)으로서는, 예를 들어 가시광에 있어서, 투광성을 갖는 재료를 사용하면 된다. 구체적으로는, 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함하는 재료를 사용하면 된다. 또한, 도전막(120)으로서는, 예를 들어 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(ITO: Indium Tin Oxide), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다. 또한, 도전막(120)으로서는, 예를 들어 스퍼터링법을 사용해서 형성할 수 있다.
<보호 절연막>
트랜지스터(150)의 보호 절연막으로서 기능하는 절연막(114, 116, 118)으로서는, 플라즈마 CVD법, 스퍼터링법 등에 의해, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화하프늄막, 산화이트륨막, 산화지르코늄막, 산화갈륨막, 산화탄탈막, 산화마그네슘막, 산화란탄막, 산화세륨막 및 산화네오디뮴막을 1종 이상 포함하는 절연막을, 각각 사용할 수 있다.
또한, 트랜지스터(150)의 채널 영역으로서 기능하는 제1 산화물 반도체 막(110)과 접하는 절연막(114)은, 산화물 절연막인 것이 바람직하고, 산소를 방출하는 것이 가능한 절연막을 사용한다. 산소를 방출하는 것이 가능한 절연막을 다시 말하면, 화학 양론적 조성보다도 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 갖는 절연막이다. 또한, 절연막(114)에 산소 과잉 영역을 형성하기 위해서는, 예를 들어 산소 분위기 하에서 절연막(114)을 형성하면 된다. 또는, 성막 후의 절연막(114)에 산소를 도입하여, 산소 과잉 영역을 형성해도 된다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 에멀젼 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
절연막(114)으로서, 산소를 방출하는 것이 가능한 절연막을 사용함으로써, 트랜지스터(150)의 채널 영역으로서 기능하는 제1 산화물 반도체 막(110)에 산소를 이동시켜, 제1 산화물 반도체 막(110)의 산소 결손량을 저감하는 것이 가능하게 된다. 예를 들어, 승온 탈리 가스 분석(이하, TDS 분석이라 함)에 의해 측정되는, 막의 표면 온도가 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 범위에서의 산소 분자의 방출량이, 1.0×1018 분자/cm3 이상인 절연막을 사용함으로써, 제1 산화물 반도체 막(110)에 포함되는 산소 결손량을 저감할 수 있다.
또한, 절연막(114)은, 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에서 유래되는 g=2.001로 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은, 절연막(114)에 포함되는 결함 밀도가 많으면, 당해 결함에 산소가 결합되어버려, 절연막(114)에서의 산소의 투과량이 감소되어버리기 때문이다. 또한, 절연막(114)과 제1 산화물 반도체 막(110)과의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 제1 산화물 반도체 막(110)의 결함에서 유래되는 g값이 1.89 이상 1.96 이하로 나타나는 신호의 스핀 밀도가 1×1017spins/cm3 이하, 나아가 검출 하한 이하인 것이 바람직하다.
또한, 절연막(114)에 있어서는, 외부로부터 절연막(114)에 들어간 산소가 모두 절연막(114)의 외부로 이동하는 경우가 있다. 또는, 외부로부터 절연막(114)에 들어간 산소의 일부가, 절연막(114)에 머무르는 경우도 있다. 또한, 외부로부터 절연막(114)에 산소가 들어감과 함께, 절연막(114)에 포함되는 산소가 절연막(114)의 외부로 이동함으로써, 절연막(114)에 있어서 산소의 이동이 발생하는 경우도 있다. 절연막(114)으로서 산소를 투과할 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 설치되는 절연막(116)으로부터 탈리되는 산소를, 절연막(114)을 통해서 제1 산화물 반도체 막(110)으로 이동시킬 수 있다.
또한, 절연막(114)은, 질소산화물에 기인하는 준위 밀도가 낮은 산화물 절연막을 사용해서 형성할 수 있다. 또한, 당해 질소산화물에 기인하는 준위 밀도는, 산화물 반도체 막의 가전자대의 상단의 에너지(EV_OS)와, 산화물 반도체 막의 전도대 하단의 에너지(EC_OS)와의 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서, 질소산화물의 방출량이 적은 산화질화 실리콘막 또는 질소산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한, 질소산화물의 방출량이 적은 산화질화 실리콘막은, 승온 탈리 가스 분석법에 있어서, 질소산화물의 방출량보다 암모니아의 방출량이 많은 막이며, 대표적으로는 암모니아 분자의 방출량이 1×1018 분자/cm3 이상 5×1019 분자/cm3 이하이다. 또한, 암모니아의 방출량은, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
질소산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는, 절연막(114) 등에 준위를 형성한다. 당해 준위는, 제1 산화물 반도체 막(110)의 에너지 갭 내에 위치한다. 그 때문에, 질소산화물이, 절연막(114) 및 제1 산화물 반도체 막(110)의 계면에 확산되면, 당해 준위가 절연막(114)측에서 전자를 포획하는 경우가 있다. 그 결과, 포획된 전자가, 절연막(114) 및 제1 산화물 반도체 막(110)의 계면 근방에 머물기 때문에, 트랜지스터의 역치 전압을 플러스 방향으로 시프트시켜버린다.
또한, 질소산화물은, 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소산화물은, 가열 처리에 있어서, 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소산화물이 저감된다. 이 때문에, 절연막(114) 및 제1 산화물 반도체 막(110)의 계면에 있어서, 전자가 포획되기 어렵다.
절연막(114)으로서, 상기 산화물 절연막을 사용함으로써, 트랜지스터의 역치 전압의 시프트를 저감하는 것이 가능하고, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
또한, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 400℃ 미만 또는 375℃ 미만(바람직하게는, 340℃ 이상 360℃ 이하)의 가열 처리에 의해, 절연막(114)은, 100K 이하의 ESR로 측정해서 얻어진 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하의 제1 시그널, g값이 2.001 이상 2.003 이하의 제2 시그널 및 g값이 1.964 이상 1.966 이하의 제3 시그널이 관측된다. 또한, 제1 시그널 및 제2 시그널의 스플릿 폭, 및 제2 시그널 및 제3 시그널의 스플릿 폭은, X 밴드의 ESR 측정에서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제1 시그널, g값이 2.001 이상 2.003 이하인 제2 시그널 및 g값이 1.964 이상 1.966 이하인 제3 시그널의 스핀 밀도의 합계가 1×1018spins/cm3 미만이고, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
또한, 100K 이하의 ESR 스펙트럼에 있어서 g값이 2.037 이상 2.039 이하의 제1 시그널, g값이 2.001 이상 2.003 이하의 제2 시그널 및 g값이 1.964 이상 1.966 이하의 제3 시그널은, 질소산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하) 기인의 시그널에 상당한다. 질소산화물의 대표예로서는, 일산화질소, 이산화질소 등이 있다. 즉, g값이 2.037 이상 2.039 이하의 제1 시그널, g값이 2.001 이상 2.003 이하의 제2 시그널 및 g값이 1.964 이상 1.966 이하의 제3 시그널의 스핀 밀도의 합계가 적을수록, 산화물 절연막에 포함되는 질소산화물의 함유량이 적다고 할 수 있다.
또한, 상기 산화물 절연막은, SIMS로 측정되는 질소 농도가 6×1020atoms/cm3 이하이다. 기판 온도가 220℃ 이상 350℃ 이하이고, 실란 및 일산화이질소를 사용한 PECVD법을 사용하여, 상기 산화물 절연막을 형성함으로써, 치밀하고, 또한 경도가 높은 막을 형성할 수 있다.
절연막(114)에 접하도록 형성되는 절연막(116)은, 화학 양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 절연막을 사용해서 형성한다. 화학 양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 절연막은, 가열에 의해 산소의 일부가 탈리된다. 화학 양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 절연막은, TDS로, 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
또한, 절연막(116)은, 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에서 유래되는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 또한 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 절연막(116)은, 절연막(114)과 비교해서 제1 산화물 반도체 막(110)으로부터 이격되어 있기 때문에, 절연막(114)보다, 결함 밀도가 많아도 된다.
절연막(114)의 두께는, 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하, 바람직하게는 10nm 이상 30nm 이하로 할 수 있다. 절연막(116)의 두께는, 30nm 이상 500nm 이하, 바람직하게는 150nm 이상 400nm 이하로 할 수 있다.
또한, 절연막(114, 116)은, 동종의 재료의 절연막을 사용할 수 있기 때문에, 절연막(114)과 절연막(116)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서, 본 실시 형태에서는, 절연막(114)과 절연막(116)의 계면은, 파선으로 나타내고 있다. 또한, 본 실시 형태에서는, 절연막(114)과 절연막(116)의 2층 구조에 대해서 설명했지만, 이것에 한정되지 않고, 예를 들어 절연막(114)의 단층 구조, 절연막(116)의 단층 구조 또는 3층 이상의 적층 구조로 해도 된다.
용량 소자(160)의 유전체막으로서 기능하는 절연막(118)으로서는, 질화물 절연막인 것이 바람직하다. 특히 질화 실리콘막은, 산화 실리콘막과 비교해서 비유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 얻는 데 필요한 막 두께가 크기 때문에, 용량 소자(160)의 유전체막으로서 기능하는 절연막(118)으로서, 질화 실리콘막을 포함함으로써 절연막을 물리적으로 후막화할 수 있다. 따라서, 용량 소자(160)의 절연 내압의 저하를 억제하고, 나아가 절연 내압을 향상시켜서, 용량 소자(160)의 정전 파괴를 억제할 수 있다. 또한, 절연막(118)은, 용량 소자(160)의 전극으로서 기능하는 제2 산화물 반도체 막(111)의 저항률을 저하시키는 기능도 갖는다.
또한, 절연막(118)은, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는다. 절연막(118)을 설치함으로써, 제1 산화물 반도체 막(110)으로부터의 산소의 외부로의 확산과, 절연막(114, 116)에 포함되는 산소의 외부로의 확산과, 외부로부터 제1 산화물 반도체 막(110)에의 수소, 물 등의 인입을 방지할 수 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 설치해도 된다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄막, 산화질화 알루미늄막, 산화갈륨막, 산화질화 갈륨막, 산화이트륨막, 산화질화 이트륨막, 산화하프늄막, 산화질화 하프늄막 등이 있다.
<반도체 장치의 제작 방법>
이어서, 도 13의 (A), (B)에 나타내는 반도체 장치의 제작 방법의 일례에 대해서, 도 16 내지 도 19를 사용해서 설명한다.
먼저, 기판(102) 위에 게이트 전극(104)을 형성한다. 그 후, 기판(102) 및 게이트 전극(104) 위에 절연막(106, 107)을 포함하는 절연막(108)을 형성한다(도 16의 (A) 참조).
또한, 기판(102), 게이트 전극(104) 및 절연막(106, 107)으로서는, 상술한 열거한 재료 중에서 선택함으로써 형성할 수 있다. 또한, 본 실시 형태에서는, 기판(102)으로서는 유리 기판을 사용하고, 게이트 전극(104)으로서는, 도전막으로서 텅스텐막을 사용하고, 절연막(106)으로서는, 수소를 방출하는 것이 가능한 질화 실리콘막을 사용하고, 절연막(107)으로서는, 산소를 방출하는 것이 가능한 산화질화 실리콘막을 사용한다.
게이트 전극(104)은, 기판(102) 위에 도전막을 성막한 후, 해당 도전막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 형성할 수 있다.
이어서, 절연막(108) 위의 게이트 전극(104)과 중첩되는 위치에 제1 산화물 반도체 막(110)을 형성한다(도 16의 (B) 참조).
제1 산화물 반도체 막(110)으로서는, 상술한 열거한 재료 중에서 선택함으로써 형성할 수 있다. 또한, 본 실시 형태에서는, 제1 산화물 반도체 막(110)으로서는, In-Ga-Zn 산화물 막(In:Ga:Zn=1:1:1.2의 금속 산화물 타깃을 사용)을 사용한다.
또한, 제1 산화물 반도체 막(110)은, 절연막(108) 위에 산화물 반도체 막을 성막한 후, 해당 산화물 반도체 막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 형성할 수 있다.
제1 산화물 반도체 막(110)을 형성한 후, 열처리를 행하면 바람직하다. 해당 열처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 보다 바람직하게는 350℃ 이상 450℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 분위기에서 행하면 된다. 또한, 열처리의 분위기는, 불활성 가스 분위기에서 열처리를 행한 후에, 제1 산화물 반도체 막(110)으로부터 탈리된 산소를 보충하기 위해서, 산화성 가스를 10ppm 이상 포함하는 분위기에서 행해도 된다. 여기에서의 열처리에 의해, 절연막(106, 107), 및 제1 산화물 반도체 막(110) 중 적어도 하나로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 해당 열처리는, 제1 산화물 반도체 막(110)을 섬 형상으로 가공하기 전에 행해도 된다.
또한, 제1 산화물 반도체 막(110)을 채널 영역으로 하는 트랜지스터(150)에 안정된 전기 특성을 부여하기 위해서는, 제1 산화물 반도체 막(110) 중의 불순물을 저감하고, 제1 산화물 반도체 막(110)을 진성 또는 실질적으로 진성으로 하는 것이 유효하다.
이어서, 절연막(108) 및 제1 산화물 반도체 막(110) 위에 도전막을 성막하고, 해당 도전막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써, 절연막(108) 및 제1 산화물 반도체 막(110) 위에 소스 전극(112a) 및 드레인 전극(112b)을 형성한다(도 16의 (C) 참조).
소스 전극(112a) 및 드레인 전극(112b)으로서는, 상술한 열거한 재료 중에서 선택함으로써 형성할 수 있다. 또한, 본 실시 형태에서는, 소스 전극(112a) 및 드레인 전극(112b)으로서는, 텅스텐막과, 알루미늄막과, 티타늄막의 3층의 적층 구조를 사용한다.
또한, 소스 전극(112a) 및 드레인 전극(112b)의 형성 후에, 제1 산화물 반도체 막(110)의 표면을 세정해도 된다. 당해 세정 방법으로서는, 예를 들어, 인산 등의 약액을 사용한 세정을 들 수 있다. 인산 등의 약액을 사용해서 세정을 행함으로써, 제1 산화물 반도체 막(110)의 표면에 부착된 불순물(예를 들어, 소스 전극(112a) 및 드레인 전극(112b)에 포함되는 원소 등)을 제거할 수 있다. 또한, 당해 세정을 반드시 행할 필요는 없고, 경우에 따라서는, 세정을 행하지 않아도 된다.
또한, 소스 전극(112a) 및 드레인 전극(112b)을 형성하는 공정, 및 상기 세정 공정 중 어느 한쪽 또는 양쪽에 있어서, 제1 산화물 반도체 막(110)의 소스 전극(112a) 및 드레인 전극(112b)으로부터 노출된 영역이, 얇아지는 경우가 있다.
이어서, 절연막(108), 제1 산화물 반도체 막(110), 소스 전극(112a) 및 드레인 전극(112b) 위에 절연막(114, 116)을 형성한다. 그리고, 절연막(114, 116)의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 개구(141)를 형성한다(도 16의 (D) 참조).
또한, 절연막(114)을 형성한 후, 대기에 노출시키지 않고, 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도 중 하나 이상을 조정하여, 절연막(116)을 연속적으로 형성함으로써, 절연막(114)과 절연막(116)의 계면에 있어서 대기 성분 유래의 불순물 농도를 저감할 수 있음과 함께, 절연막(114, 116)에 포함되는 산소를 제1 산화물 반도체 막(110)으로 이동시키는 것이 가능하게 되어, 제1 산화물 반도체 막(110)의 산소 결손량을 저감하는 것이 가능하게 된다.
또한, 절연막(116)의 형성 공정에서, 절연막(114)이 제1 산화물 반도체 막(110)의 보호막이 된다. 따라서, 제1 산화물 반도체 막(110)에의 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용해서 절연막(116)을 형성할 수 있다.
절연막(114, 116)으로서는, 상술한 열거한 재료 중에서 선택함으로써 형성할 수 있다. 또한, 본 실시 형태에서는, 절연막(114, 116)으로서는, 산소를 방출하는 것이 가능한 산화질화 실리콘막을 사용한다.
또한, 절연막(114, 116)을 성막한 후에, 가열 처리(이하, 제1 가열 처리라 함)를 행하면 적합하다. 제1 가열 처리에 의해, 절연막(114, 116)에 포함되는 질소산화물을 저감할 수 있다. 또는, 제1 가열 처리에 의해, 절연막(114, 116)에 포함되는 산소의 일부를 제1 산화물 반도체 막(110)으로 이동시켜, 제1 산화물 반도체 막(110)에 포함되는 산소 결손량을 저감할 수 있다.
제1 가열 처리의 온도는, 대표적으로는, 400℃ 미만, 바람직하게는 375℃ 미만, 더욱 바람직하게는 150℃ 이상 350℃ 이하로 한다. 제1 가열 처리는, 질소, 산소, 초 건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하의 공기) 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 된다. 또한, 상기 질소, 산소, 초 건조 공기 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 해당 가열 처리에는, 전기로, RTA(Rapid Thermal Anneal) 장치 등을 사용할 수 있다.
개구(141)로서는, 드레인 전극(112b)의 일부가 노출되도록 형성한다. 개구(141)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 단, 개구(141)의 형성 방법으로서는, 이것에 한정되지 않고, 습식 에칭법 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 된다. 또한, 개구(141)를 형성하기 위한 에칭 공정에 의해, 드레인 전극(112b)의 막 두께가 감소하는 경우가 있다.
이어서, 개구(141)를 덮도록, 절연막(116) 위에 제2 산화물 반도체 막(111)이 되는 산화물 반도체 막을 형성한다(도 17의 (A), (B) 참조).
또한, 도 17의 (A)는, 절연막(116) 위에 산화물 반도체 막을 형성할 때의, 성막 장치 내부의 단면 모식도이다. 도 17의 (A)에서는, 성막 장치로서 스퍼터링 장치를 사용하고, 당해 스퍼터링 장치 내부에 설치된 타깃(193)과, 타깃(193)의 하방에 형성된 플라즈마(194)가 모식적으로 표현되어 있다.
먼저, 산화물 반도체 막을 형성할 때, 산소 가스를 포함하는 분위기에서 플라즈마를 방전시킨다. 그때, 산화물 반도체 막의 피형성면이 되는 절연막(116) 중에, 산소가 첨가된다. 또한, 산화물 반도체 막을 형성할 때, 제3 산소 가스 이외에, 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 크세논 가스 등)를 혼합시켜도 된다. 예를 들어, 아르곤 가스와, 제3 산소 가스를 사용하고, 아르곤 가스의 유량보다도 제3 산소 가스의 유량을 많게 하는 것이 바람직하다. 제3 산소 가스의 유량을 많게 함으로써, 적절하게 절연막(116)에 산소를 첨가할 수 있다. 일례로서는, 산화물 반도체 막의 형성 조건으로서는, 성막 가스 전체에서 차지하는 제3 산소 가스의 비율을, 50％ 이상 100％ 이하, 바람직하게는 80％ 이상 100％ 이하로 하면 된다.
또한, 도 17의 (A)에서, 절연막(116)에 첨가되는 산소 또는 과잉 산소를 모식적으로 파선의 화살표로 나타내고 있다.
또한, 산화물 반도체 막을 성막할 때의 기판 온도로서는, 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 보다 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다. 산화물 반도체 막을 가열해서 성막함으로써, 산화물 반도체 막의 결정성을 높일 수 있다. 한편, 기판(102)으로서, 대형의 유리 기판(예를 들어, 제6 세대 내지 제10 세대)을 사용하는 경우, 산화물 반도체 막을 성막할 때의 기판 온도를 150℃ 이상 340℃ 미만으로 한 경우, 기판(102)이 변형되는(왜곡되거나 또는 휘는) 경우가 있다. 따라서, 대형의 유리 기판을 사용하는 경우에는, 산화물 반도체 막이 성막할 때의 기판 온도를 100℃ 이상 150℃ 미만으로 함으로써, 유리 기판의 변형을 억제할 수 있다.
해당 산화물 반도체 막으로서는, 상술한 열거한 재료 중에서 선택함으로써 형성할 수 있다. 본 실시 형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:3:6[원자수비])을 사용하여, 스퍼터링법에 의해 산화물 반도체 막을 형성한다.
이어서, 해당 산화물 반도체 막을 원하는 형상으로 가공함으로써, 섬 형상의 제2 산화물 반도체 막(111)을 형성한다(도 17의(C) 참조).
제2 산화물 반도체 막(111)은, 절연막(116) 위에 산화물 반도체 막을 성막한 후, 해당 산화물 반도체 막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 형성할 수 있다.
이어서, 절연막(116) 및 제2 산화물 반도체 막(111) 위에 절연막(118)을 형성한다(도 18의 (A) 참조).
절연막(118)은, 수소 및 질소 중 어느 한쪽 또는 양쪽을 갖는다. 절연막(118)으로서는, 예를 들어 질화 실리콘막을 사용하면 적합하다. 또한, 절연막(118)으로서는, 예를 들어 스퍼터링법 또는 PECVD법을 사용해서 형성할 수 있다. 예를 들어, 절연막(118)을 PECVD법으로 성막하는 경우, 기판 온도는 400℃ 미만, 바람직하게는 375℃ 미만, 더욱 바람직하게는 180℃ 이상 350℃ 이하이다. 절연막(118)을 성막하는 경우의 기판 온도를 상술한 범위로 함으로써, 치밀한 막을 형성할 수 있기 때문에 바람직하다. 또한, 절연막(118)을 성막하는 경우의 기판 온도를 상술한 범위로 함으로써, 절연막(114, 116) 중의 산소 또는 과잉 산소를, 제1 산화물 반도체 막(110)으로 이동시키는 것이 가능하게 된다.
또한, 절연막(118)의 형성 후에, 앞서 기재된 제1 가열 처리와 동등한 가열 처리(이하, 제2 가열 처리라 함)를 행해도 된다. 이와 같이, 제2 산화물 반도체 막(111)이 되는 산화물 반도체 막의 성막 시에, 절연막(116)에 산소를 첨가한 후, 400℃ 미만, 바람직하게는 375℃ 미만, 더욱 바람직하게는 180℃ 이상 350℃ 이하의 온도에서 가열 처리를 행함으로써, 절연막(116) 중의 산소 또는 과잉 산소를 제1 산화물 반도체 막(110) 중에 이동시켜, 제1 산화물 반도체 막(110) 중의 산소 결손을 보충할 수 있다.
여기서, 제1 산화물 반도체 막(110) 중에 이동하는 산소에 대해서, 도 19를 사용해서 설명을 행한다. 도 19는, 절연막(118) 성막 시의 기판 온도(대표적으로는 375℃ 미만) 또는 절연막(118)의 형성 후의 제2 가열 처리(대표적으로는 375℃ 미만)에 의해, 제1 산화물 반도체 막(110) 중에 이동하는 산소를 나타내는 모델도이다. 도 19 중에서, 제1 산화물 반도체 막(110) 중에 나타내는 산소(산소 라디칼, 산소 원자 또는 산소 분자)를 파선의 화살표로 나타내고 있다. 또한, 도 19의 (A) 및 (B)는, 절연막(118) 성막 후의, 각각 도 13의 (A)에 나타내는 일점 쇄선 A-B 및 일점 쇄선 E-F에 대응하는 단면도이다.
도 19에 나타내는 제1 산화물 반도체 막(110)은, 제1 산화물 반도체 막(110)에 접하는 막(여기서는, 절연막(107) 및 절연막(114))으로부터 산소가 이동함으로써, 산소 결손이 보충된다. 특히, 본 발명의 일 형태의 반도체 장치에 있어서, 제1 산화물 반도체 막(110)이 되는 산화물 반도체 막의 스퍼터링 성막 시에, 산소 가스를 사용하여, 절연막(107) 중에 산소를 첨가하는 경우, 절연막(107)은, 과잉 산소 영역을 갖는다. 또한, 제2 산화물 반도체 막(111)이 되는 산화물 반도체 막의 스퍼터링 성막 시에, 산소 가스를 사용하여, 절연막(116) 중에 산소를 첨가하기 때문에, 절연막(116)은 과잉 산소 영역을 갖는다. 따라서, 해당 과잉 산소 영역을 갖는 절연막 사이에 끼워진 제1 산화물 반도체 막(110)은, 산소 결손이 적절하게 보충된다.
또한, 절연막(107)의 하방에는, 절연막(106)이 설치되어 있고, 절연막(114, 116)의 상방에는, 절연막(118)이 설치되어 있다. 절연막(106, 118)을 산소 투과성이 낮은 재료, 예를 들어 질화 실리콘 등에 의해 형성함으로써, 절연막(107, 114, 116) 중에 포함되는 산소를 제1 산화물 반도체 막(110)측에 가둘 수 있기 때문에, 적절하게 제1 산화물 반도체 막(110)에 산소를 이동시키는 것이 가능하게 된다. 또한, 절연막(118)은, 외부로부터의 불순물, 예를 들어 물, 알칼리 금속, 알칼리 토금속 등이, 트랜지스터(150)에 포함되는 제1 산화물 반도체 막(110)에 확산되는 것을 방지하는 효과도 발휘한다.
또한, 절연막(118)은, 수소 및 질소 중 어느 한쪽 또는 양쪽을 갖는다. 그 때문에, 절연막(118)을 형성함으로써, 절연막(118)에 접하는 제2 산화물 반도체 막(111)은, 수소 및 질소 중 어느 한쪽 또는 양쪽이 첨가됨으로써, 제2 산화물 반도체 막(111)의 캐리어 밀도가 높아지고, 산화물 도전막으로서 기능할 수 있다.
또한, 제2 산화물 반도체 막(111)의 저항률의 저하에 수반하여, 도 17의 (C)와 도 18의 (A)에 나타내는 제2 산화물 반도체 막(111)의 해칭을 바꾸어서 도시하였다.
제2 산화물 반도체 막(111)의 저항률은, 적어도 제1 산화물 반도체 막(110)보다도 낮아, 바람직하게는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더욱 바람직하게는 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 된다.
이어서, 절연막(118)의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 개구(142)를 형성한다(도 18의 (B) 참조).
개구(142)로서는, 드레인 전극(112b)의 일부가 노출되도록 형성한다. 개구(142)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 단, 개구(142)의 형성 방법으로서는, 이것에 한정되지 않고, 습식 에칭법 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 된다. 또한, 개구(142)를 형성하기 위한 에칭 공정에 의해, 드레인 전극(112b)의 막 두께가 감소하는 경우가 있다.
또한, 상술한 개구(141)를 형성하는 공정을 행하지 않고, 개구(142)를 형성하는 공정에서 절연막(114, 116, 118)에 개구를 연속해서 형성해도 된다. 이러한 공정으로 함으로써, 본 발명의 일 형태의 반도체 장치의 제작 공정을 저감시키는 것이 가능하게 되기 때문에, 제조 비용을 억제할 수 있다.
이어서, 개구(142)를 덮도록 절연막(118) 위에 도전막을 성막하고, 해당 도전막의 원하는 형상이 남도록 패터닝 및 에칭을 행하여, 도전막(120)을 형성한다(도 18의 (C) 참조).
도전막(120)으로서는, 상술한 열거한 재료 중에서 선택함으로써 형성할 수 있다. 또한, 본 실시 형태에서는, 도전막(120)으로서는, 인듐 주석 산화물 막을 사용한다.
또한, 도전막(120)의 형성에 수반하여, 용량 소자(160)가 제작된다. 용량 소자(160)는, 한 쌍의 전극간에 유전체층이 끼움 지지된 구조이며, 한 쌍의 전극의 한쪽이 제2 산화물 반도체 막(111)이며, 한 쌍의 전극의 다른 쪽이 도전막(120)이다. 또한, 절연막(118)이 용량 소자(160)의 유전체층으로서 기능한다.
이상의 공정에 의해, 트랜지스터(150)와, 용량 소자(160)를 동일 기판 위에 형성할 수 있다. 이상, 본 실시 형태에서 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치에 대해서, 실시 형태 6에 나타내는 반도체 장치의 변형예에 대해서, 도 20 내지 도 22를 사용해서 설명한다. 또한, 실시 형태 6의 도 13 내지 도 19에서 나타낸 부호와 마찬가지의 개소 또는 마찬가지의 기능을 갖는 개소에 대해서는 마찬가지인 부호를 사용하고, 그 반복 설명은 생략한다.
<반도체 장치의 구성예(변형예 1)>
도 20의 (A)는, 본 발명의 일 형태의 반도체 장치의 상면도이며, 도 20의 (B)는, 도 20의 (A)의 일점 쇄선 G-H간, 일점 쇄선 I-J간 및 일점 쇄선 K-L간에서의 절단면의 단면도에 상당한다. 또한, 도 20의 (A)에서, 번잡해지는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(게이트 절연막 등)를 생략해서 도시하였다.
도 20의 (A), (B)에 나타내는 반도체 장치는, 제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111a)을 포함하는 트랜지스터(151)와, 제2 산화물 반도체 막(111b)을 포함하는 게이트 배선 콘택트부(170)를 갖는다. 또한, 게이트 배선 콘택트부(170)는, 게이트 배선(105)과 배선(112)이 전기적으로 접속되는 영역을 말한다.
또한, 도 20의 (A)의 일점 쇄선 G-H의 방향은, 트랜지스터(151)의 채널 길이 방향을 나타내고 있다. 또한 일점 쇄선 K-L의 방향은 트랜지스터(151)의 채널 폭 방향을 나타내고 있다.
트랜지스터(151)는, 기판(102) 위의 게이트 전극(104)과, 게이트 전극(104) 위의 제1 게이트 절연막으로서 기능하는 절연막(108)과, 절연막(108) 위의 게이트 전극(104)과 중첩되는 위치의 제1 산화물 반도체 막(110)과, 제1 산화물 반도체 막(110) 위의 소스 전극(112a) 및 드레인 전극(112b)과, 제1 산화물 반도체 막(110), 소스 전극(112a) 및 드레인 전극(112b) 위의 제2 게이트 절연막으로서 기능하는 절연막(114, 116)과, 절연막(116) 위의 제1 산화물 반도체 막(110)과 중첩되는 위치의 제2 산화물 반도체 막(111a)을 갖는다. 제2 산화물 반도체 막(111a)은, 트랜지스터(151)에 있어서 제2 게이트 전극으로서의 기능을 갖는다. 즉, 도 20의 (A), (B)에 나타내는 트랜지스터(151)는, 소위 더블 게이트 구조이다.
또한, 트랜지스터(151) 위, 보다 상세하게는, 절연막(116) 및 제2 산화물 반도체 막(111a) 위에 절연막(118)이 형성되어 있다. 절연막(114, 116)은, 트랜지스터(151)의 제2 게이트 절연막으로서 기능하는 동시에, 트랜지스터(151)의 보호 절연막으로서의 기능을 갖는다. 절연막(118)은, 트랜지스터(151)의 보호 절연막으로서의 기능을 갖는다.
게이트 배선 콘택트부(170)에 있어서는, 절연막(108)에 형성된 개구(144) 및 절연막(114, 116)에 형성된 개구(146)를 덮도록, 게이트 배선(105) 및 배선(112) 위에 제2 산화물 반도체 막(111b)이 형성되어 있다.
본 실시 형태에 나타내는 반도체 장치는, 게이트 배선 콘택트부(170)에 있어서, 게이트 배선(105)과 배선(112)이 제2 산화물 반도체 막(111b)을 통해서 전기적으로 접속되는 구성으로 하고 있다. 이와 같은 구성에 의해, 개구(144) 및 개구(146)를 연속해서 형성할 수 있기 때문에, 반도체 장치의 제작 공정을 단축할 수 있다.
또한, 제2 산화물 반도체 막(111b) 위에 산소의 침입을 막는 보호막이 없는 경우, 고온 고습 환경에서 제2 산화물 반도체 막(111b)이 변질되어, 저항률이 증대하는 경우가 있다. 본 실시 형태에 나타내는 반도체 장치는, 제2 산화물 반도체 막(111b)이 절연막(118)에 덮여 있기 때문에, 새롭게 보호막을 형성하지 않고 반도체 장치의 고온 고습 내성을 향상시킬 수 있다.
또한, 절연막(118)으로서는, 적어도 수소를 포함하는 절연막을 사용한다. 또한, 절연막(107, 114, 116)으로서는, 적어도 산소를 포함하는 절연막을 사용한다. 이와 같이, 트랜지스터(151) 및 게이트 배선 콘택트부(170)에 사용하는 절연막 또는 트랜지스터(151) 및 게이트 배선 콘택트부(170)에 접하는 절연막을, 상술한 구성의 절연막으로 함으로써, 제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111a, 111b)의 저항률을 제어할 수 있다.
또한, 제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111a, 111b)의 저항률에 대해서는, 실시 형태 6의 기재를 참작함으로써 제어할 수 있다.
실시 형태 6의 도 13의 (A), (B)에 기재된 반도체 장치와, 도 20의 (A), (B)에 나타내는 반도체 장치의 주된 차이로서는, 용량 소자(160) 대신에 게이트 배선 콘택트부(170)가 설치되어 있는 점, 트랜지스터(151)에 있어서 제2 게이트 전극의 기능을 갖는 제2 산화물 반도체 막(111a)이 설치되어 있는 점, 및 도전막(120)을 갖지 않는 점이다.
<표시 장치의 제작 방법(변형예 1)>
이어서, 도 20의 (A), (B)에 나타내는 반도체 장치의 제작 방법의 일례에 대해서, 도 21 및 도 22를 사용해서 설명한다.
먼저, 기판(102) 위에 게이트 전극(104) 및 게이트 배선(105)을 형성한다. 그 후, 게이트 전극(104) 및 게이트 배선(105) 위에 절연막(106, 107)을 포함하는 절연막(108)을 형성한다(도 21의 (A) 참조). 게이트 배선(105)은, 게이트 전극(104)과 마찬가지의 재료를 사용해서 동시에 형성할 수 있다.
이어서, 절연막(108) 위의 게이트 전극(104)과 중첩되는 위치에 제1 산화물 반도체 막(110)을 형성한다(도 21의 (B) 참조).
제1 산화물 반도체 막(110)은, 절연막(108) 위에 산화물 반도체 막을 성막하고, 해당 산화물 반도체 막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 형성할 수 있다.
또한, 제1 산화물 반도체 막(110)의 에칭 가공 시에, 오버 에칭에 의해 절연막(107)의 일부(제1 산화물 반도체 막(110)으로부터 노출된 영역)가 에칭되어 막 두께가 감소하는 경우가 있다.
제1 산화물 반도체 막(110)을 형성한 후, 열처리를 행하면 바람직하다. 해당 열처리는, 실시 형태(6)의 제1 산화물 반도체 막(110) 형성 후의 열처리를 참작함으로써 행할 수 있다.
이어서, 절연막(108) 및 제1 산화물 반도체 막(110) 위에 도전막을 성막하고, 해당 도전막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 소스 전극(112a), 드레인 전극(112b) 및 배선(112)을 형성한다(도 21의 (C) 참조). 배선(112)은, 소스 전극(112a) 및 드레인 전극(112b)과 마찬가지의 재료를 사용해서 동시에 형성할 수 있다.
이어서, 절연막(108), 제1 산화물 반도체 막(110), 소스 전극(112a), 드레인 전극(112b) 및 배선(112) 위에 절연막(114, 116)을 형성한다(도 21의 (D) 참조). 절연막(114, 116)의 형성 후에, 실시 형태 6에서 나타낸 제1 가열 처리를 행하는 것이 바람직하다.
이어서, 절연막(106, 107, 114, 116)의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 개구(144) 및 개구(146)를 형성한다(도 22의 (A) 참조).
개구(144) 및 개구(146)는, 배선(112) 및 게이트 배선(105)의 각각 일부가 노출되도록 형성한다. 개구(144) 및 개구(146)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 단, 개구(144) 및 개구(146)의 형성 방법으로서는, 이것에 한정되지 않고, 습식 에칭법 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 된다.
개구(144) 및 개구(146)는, 한번의 패터닝 공정 후에 에칭함으로써, 동시에 형성할 수 있기 때문에, 제작 공정을 단축할 수 있다.
이어서, 절연막(116) 위의 제1 산화물 반도체 막(110)과 중첩되는 위치에 제2 산화물 반도체 막(111a)을 형성하고, 동시에 개구(144) 및 개구(146)를 덮도록, 절연막(116) 위에 제2 산화물 반도체 막(111b)을 형성한다(도 22의 (B) 참조). 제2 산화물 반도체 막(111a) 및 제2 산화물 반도체 막(111b)의 형성 방법은, 실시 형태 6에서 설명한 제2 산화물 반도체 막(111)의 형성 방법을 참조할 수 있다.
제2 산화물 반도체 막(111a, 111b)은, 절연막(116) 위에 산화물 반도체 막을 성막하고, 해당 산화물 반도체 막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 형성할 수 있다.
또한, 제2 산화물 반도체 막(111a, 111b)의 에칭 가공 시에, 오버 에칭에 의해 절연막(116)의 일부(제2 산화물 반도체 막(111a, 111b)로부터 노출된 영역)가 에칭되어 막 두께가 감소하는 경우가 있다.
이어서, 절연막(116) 및 제2 산화물 반도체 막(111a, 111b) 위에 절연막(118)을 형성한다(도 22의 (C) 참조). 절연막(118)에 포함되는 수소가 제2 산화물 반도체 막(111a, 111b)으로 확산되면, 제2 산화물 반도체 막(111a, 111b)의 저항률이 저하된다. 또한, 제2 산화물 반도체 막(111a, 111b)의 저항률의 저하에 수반하여, 도 22의 (B)와 도 22의 (C)에 나타내는 제2 산화물 반도체 막(111a, 111b)의 해칭을 바꾸어서 도시하였다. 또한, 절연막(118)의 형성 후에, 실시 형태 6에서 설명한 제2 가열 처리를 행해도 된다.
이상의 공정에 의해, 트랜지스터(151)와, 게이트 배선 콘택트부(170)를 동일 기판 위에 형성할 수 있다.
이상, 본 실시 형태에서 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치에 대해서, 실시 형태 6에 나타내는 반도체 장치의 변형예에 대해, 도 23 내지 도 25를 사용해서 설명한다. 또한, 실시 형태 6의 도 13 내지 도 19에서 나타낸 부호와 마찬가지의 개소 또는 마찬가지의 기능을 갖는 개소에 대해서는 마찬가지의 부호를 사용하고, 그 반복 설명은 생략한다.
<반도체 장치의 구성예(변형예 2)>
도 23의 (A)는, 본 발명의 일 형태의 반도체 장치의 상면도이며, 도 23의 (B)는, 도 23의 (A)의 일점 쇄선 M-N간, 일점 쇄선 O-P간 및 일점 쇄선 Q-R간에서의 절단면의 단면도에 상당한다. 또한, 도 23의 (A)에서, 번잡해지는 것을 피하기 위해, 반도체 장치의 구성 요소의 일부(게이트 절연막 등)를 생략해서 도시하였다.
도 23의 (A), (B)에 나타내는 반도체 장치는, 제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111a)을 포함하는 트랜지스터(151)와, 게이트 배선 콘택트부(171)를 갖는다. 또한, 게이트 배선 콘택트부(171)는, 게이트 배선(105)과 배선(112)이 전기적으로 접속되는 영역을 말한다.
또한, 도 23의 (A)의 일점 쇄선 M-N의 방향은 트랜지스터(151)의 채널 길이 방향을 나타내고 있다. 또한 일점 쇄선 Q-R의 방향은 트랜지스터(151)의 채널 폭 방향을 나타내고 있다.
트랜지스터(151)는, 기판(102) 위의 게이트 전극(104)과, 게이트 전극(104) 위의 제1 게이트 절연막으로서 기능하는 절연막(108)과, 절연막(108) 위의 게이트 전극(104)과 중첩되는 위치의 제1 산화물 반도체 막(110)과, 제1 산화물 반도체 막(110) 위의 소스 전극(112a) 및 드레인 전극(112b)과, 제1 산화물 반도체 막(110), 소스 전극(112a) 및 드레인 전극(112b) 위의 제2 게이트 절연막으로서 기능하는 절연막(114, 116)과, 절연막(116) 위의 제1 산화물 반도체 막(110)과 중첩되는 위치의 제2 산화물 반도체 막(111a)을 갖는다. 제2 산화물 반도체 막(111a)은, 트랜지스터(151)에 있어서 제2 게이트 전극으로서의 기능을 갖는다. 즉, 도 23의 (A), (B)에 나타내는 트랜지스터(151)는 소위 더블 게이트 구조이다.
또한, 트랜지스터(151) 위, 보다 상세하게는, 절연막(116) 및 제2 산화물 반도체 막(111a) 위에 절연막(118) 및 절연막(119)이 형성되어 있다. 절연막(114, 116)은, 트랜지스터(151)의 제2 게이트 절연막으로서 기능하는 동시에, 트랜지스터(151)의 보호 절연막으로서의 기능을 갖는다. 절연막(118)은, 트랜지스터(151)의 보호 절연막으로서의 기능을 갖는다. 절연막(119)은, 평탄화 막으로서의 기능을 갖는다. 또한, 절연막(114, 116, 118, 119)에는, 드레인 전극(112b)에 달하는 개구가 형성되어 있고, 개구를 덮도록 절연막(119) 위에 도전막(120)이 형성되어 있다. 해당 개구 중, 절연막(114, 116)에 형성된 개구를 개구(146), 절연막(118, 119)에 형성된 개구를 개구(148)라 한다. 도전막(120)은, 예를 들어 화소 전극으로서의 기능을 갖는다.
게이트 배선 콘택트부(171)에 있어서는, 절연막(108)에 형성된 개구(144)를 덮도록, 게이트 배선(105) 위에 배선(112)이 형성되어 있다.
본 실시 형태에 나타내는 반도체 장치는, 개구(148)에 있어서, 절연막(118)의 단부와 절연막(119)의 단부가 대략 일치하고 있다. 이와 같은 구성을 갖도록 반도체 장치를 제작함으로써, 패터닝에 사용하는 마스크 매수를 삭감할 수 있고, 나아가서는 제조 비용을 삭감할 수 있다.
또한, 절연막(118)으로서는, 적어도 수소를 포함하는 절연막을 사용한다. 또한, 절연막(107, 114, 116)으로서는, 적어도 산소를 포함하는 절연막을 사용한다. 이와 같이, 트랜지스터(151)에 사용하는 절연막 또는 트랜지스터(151)에 접하는 절연막을, 상술한 구성의 절연막으로 함으로써, 트랜지스터(151)가 갖는 제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111a)의 저항률을 제어할 수 있다.
또한, 제1 산화물 반도체 막(110) 및 제2 산화물 반도체 막(111a)의 저항률에 대해서는, 실시 형태 6의 기재를 참작함으로써 제어할 수 있다.
실시 형태 6의 도 13의 (A), (B)에 기재된 반도체 장치와, 도 23의 (A), (B)에 나타내는 반도체 장치의 주된 차이로서는, 용량 소자(160) 대신에 게이트 배선 콘택트부(171)가 설치되어 있는 점, 트랜지스터(151)에 있어서 제2 게이트 전극의 기능을 갖는 제2 산화물 반도체 막(111a)이 설치되어 있는 점, 및 절연막(119)이 설치되어 있는 점이다.
<표시 장치의 제작 방법(변형예 2)>
이어서, 도 23의 (A), (B)에 나타내는 반도체 장치의 제작 방법의 일례에 대해서, 도 24 및 도 25를 사용해서 설명한다.
먼저, 기판(102) 위에 게이트 전극(104) 및 게이트 배선(105)을 형성한다. 그 후, 게이트 전극(104) 및 게이트 배선(105) 위에 절연막(106, 107)을 포함하는 절연막(108)을 형성한다. 게이트 배선(105)은, 게이트 전극(104)과 마찬가지의 재료를 사용해서 동시에 형성할 수 있다.
이어서, 절연막(108) 위의 게이트 전극(104)과 중첩되는 위치에 제1 산화물 반도체 막(110)을 형성한다(도 24의 (A) 참조).
제1 산화물 반도체 막(110)은, 절연막(108) 위에 산화물 반도체 막을 성막하고, 해당 산화물 반도체 막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 형성할 수 있다.
또한, 제1 산화물 반도체 막(110)의 에칭 가공 시에, 오버 에칭에 의해 절연막(108)의 일부(제1 산화물 반도체 막(110)으로부터 노출된 영역)가 에칭되어 막 두께가 감소하는 경우가 있다.
제1 산화물 반도체 막(110)을 형성한 후, 열처리를 행하면 바람직하다. 해당 열처리는, 실시 형태 6의 제1 산화물 반도체 막(110) 형성 후의 열처리를 참작함으로써 행할 수 있다.
이어서, 절연막(106, 107)의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 개구(144)를 형성한다(도 24의 (B) 참조). 개구(144)로서는, 게이트 배선(105)의 일부가 노출되도록 형성한다. 개구(144)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 단, 개구(144)의 형성 방법으로서는, 이것에 한정되지 않고, 습식 에칭법 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 된다.
이어서, 절연막(108), 게이트 배선(105) 및 제1 산화물 반도체 막(110) 위에 도전막을 성막하고, 해당 도전막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 소스 전극(112a), 드레인 전극(112b) 및 배선(112)을 형성한다(도 24의 (C) 참조). 배선(112)은, 소스 전극(112a) 및 드레인 전극(112b)과 마찬가지의 재료를 사용해서 동시에 형성할 수 있다.
이어서, 절연막(108), 제1 산화물 반도체 막(110), 소스 전극(112a), 드레인 전극(112b) 및 배선(112) 위에 절연막(114, 116)을 형성한다. 절연막(114, 116)의 형성 후에, 실시 형태 6에서 나타낸 제1 가열 처리를 행하는 것이 바람직하다.
이어서, 절연막(114, 116)의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 개구(146)를 형성한다(도 24의 (D) 참조).
개구(146)로서는, 드레인 전극(112b)의 일부가 노출되도록 형성한다. 개구(146)의 형성 방법으로서는, 예를 들어, 건식 에칭법을 사용할 수 있다. 단, 개구(146)의 형성 방법으로서는, 이것에 한정되지 않고, 습식 에칭법 또는 건식 에칭법과 습식 에칭법을 조합한 형성 방법으로 해도 된다.
이어서, 절연막(116) 위의 제1 산화물 반도체 막(110)과 중첩되는 위치에 제2 산화물 반도체 막(111a)을 형성한다. 제2 산화물 반도체 막(111a)의 형성 방법은, 실시 형태 6에서 설명한 제2 산화물 반도체 막(111)의 형성 방법을 참조할 수 있다.
제2 산화물 반도체 막(111a)은, 절연막(116) 위에 산화물 반도체 막을 성막하고, 해당 산화물 반도체 막의 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써 형성할 수 있다.
또한, 제2 산화물 반도체 막(111a)의 에칭 가공 시에, 오버 에칭에 의해 절연막(116)의 일부(제2 산화물 반도체 막(111a)으로부터 노출된 영역)가 에칭되어 막 두께가 감소하는 경우가 있다.
이어서, 절연막(116), 제2 산화물 반도체 막(111a) 및 드레인 전극(112b) 위에 절연막(118)을 형성한다. 절연막(118)에 포함되는 수소가 제2 산화물 반도체 막(111a)으로 확산되면, 제2 산화물 반도체 막(111a)의 저항률이 저하된다.
이어서, 절연막(118) 위에 절연막(119)을 형성한다(도 25의 (A) 참조). 절연막(119)으로서는, 예를 들어 폴리이미드 수지, 아크릴 수지, 폴리이미드아미드 수지, 벤조시클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 절연막 위에 유기 수지막을 형성하고, 원하는 영역이 남도록 패터닝하고, 그 후 불필요한 영역을 에칭함으로써, 개구(146)와 중첩되는 위치에 개구를 형성한다.
이어서, 개구를 갖는 절연막(119)을 마스크로 해서 절연막(118)을 에칭함으로써, 개구(148)를 형성한다(도 25의 (B) 참조). 절연막(119)을 마스크에 사용할 수 있기 때문에, 개구(148)를 형성하기 위한 새로운 마스크가 불필요하고, 또한 패터닝을 생략할 수 있다. 따라서, 반도체 장치의 제조 비용을 삭감할 수 있다.
이어서, 개구(148)를 덮도록 절연막(119) 위에 도전막을 성막하고, 해당 도전막의 원하는 형상이 남도록 패터닝 및 에칭을 행하여, 도전막(120)을 형성한다(도 25의 (C) 참조).
이상의 공정에 의해, 트랜지스터(151)와, 게이트 배선 콘택트부(171)를 동일 기판 위에 형성할 수 있다.
이상, 본 실시 형태에서 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 9)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치의 트랜지스터, 용량 소자 및 게이트 배선 콘택트부에 적용 가능한 산화물 반도체의 일례에 대해서 설명한다.
이하에서는, 산화물 반도체의 구조에 대해서 설명한다.
본 명세서에서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「대략 평행」이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, 「대략 수직」이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서, 결정이 3방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나뉜다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), 의사 비정질 산화물 반도체(a-like OS: amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 별도의 관점에서는, 산화물 반도체는, 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉜다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAACOS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로, 준안정 상태로 고정화되지 않은 것, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합 각도가 유연해서, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않는 구조라고 바꿔 말할 수도 있다.
역의 견해로서는, 본질적으로 안정한 산화물 반도체인 경우, 완전한 비정질(completely amorphous) 산화물 반도체라 칭할 수는 없다. 또한, 등방적이 아닌(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라 칭할 수는 없다. 단, a-like OS는, 미소한 영역에서 주기 구조를 갖지만, 공동(보이드라고도 함)을 갖고, 불안정한 구조이다. 그 때문에, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선은, CAAC-OS에 대해서 설명한다.
CAAC-OS는, c축 배향한 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다. 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없다. 그 때문에, CAAC-OS는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의해 관찰한 CAAC-OS에 대해서 설명한다. 도 26의 (A)에, 시료면과 대략 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 나타낸다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라 칭한다. Cs 보정 고분해능 TEM상의 취득은, 예를 들어 니혼덴시 가부시끼가이샤 제조 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 행할 수 있다.
도 26의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM상을 도 26의 (B)에 나타내었다. 도 26의 (B)로부터, 펠릿에 있어서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층의 배열은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영하고 있고, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
도 26의 (B)에 도시한 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 26의 (C)는, 특징적인 원자 배열을, 보조 선으로 나타낸 것이다. 도 26의 (B) 및 도 26의 (C)로부터, 펠릿 하나의 크기는 1nm 이상의 것이나, 3nm 이상의 것이 있고, 펠릿과 펠릿의 기울기에 의해 발생하는 간극의 크기는 0.8nm 정도인 것을 알 수 있다. 따라서, 펠릿을, 나노 결정(nc: nanocrystal)이라 칭할 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라 칭할 수도 있다.
여기서, Cs 보정 고분해능 TEM상을 바탕으로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 중첩된 구조가 된다(도 26의 (D) 참조). 도 26의 (C)에서 관찰된 펠릿과 펠릿의 사이에서 기울기가 발생한 개소는, 도 26의 (D)에 나타내는 영역(5161)에 상당한다.
또한, 도 27의 (A)에, 시료면과 대략 수직인 방향에서 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 나타낸다. 도 27의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 27의 (B), 도 27의 (C) 및 도 27의 (D)에 나타내었다. 도 27의 (B), 도 27의 (C) 및 도 27의 (D)로부터, 펠릿은, 금속 원자가 삼각 형상, 사각 형상 또는 육각형 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 펠릿 간에서, 금속 원자의 배열에 규칙성은 나타나지 않는다.
이어서, X선 회절(XRD: X-Ray Diffraction)에 의해 해석한 CAAC-OS에 대해서 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 out-of-plane법에 의한 구조 해석을 행하면, 도 28의 (A)에 도시하는 바와 같이 회절각(2θ)가 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되므로, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. 더 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는다.
한편, CAAC-OS에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방에 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 해서 시료를 회전시키면서 분석(φ 스캔)을 행해도, 도 28의 (B)에 도시하는 바와 같이 명료한 피크는 나타나지 않는다. 이에 반해, InGaZnO4의 단결정 산화물 반도체라면, 2θ를 56° 근방에 고정해서 φ 스캔한 경우, 도 28의 (C)에 도시하는 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는, a축 및 b축의 배향이 불규칙한 것임을 확인할 수 있다.
이어서, 전자 회절에 의해 해석한 CAAC-OS에 대해서 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 시료면에 평행하게 프로브 직경이 300nm인 전자선을 입사시키면, 도 29의 (A)에 도시한 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 동일한 시료에 대하여, 시료면에 수직인 방향으로 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴을 도 29의 (B)에 나타내었다. 도 29의 (B)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 29의 (B)에서의 제1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것이라 생각된다. 또한, 도 29의 (B)에서의 제2 링은 (110)면 등에 기인하는 것이라 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의해 저하되는 경우가 있기 때문에, 역의 견해로서는, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽히고, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의해 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 중의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 8×1011개/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 1×1010개/cm3 미만이고, 1×10-9개/cm3 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라 칭한다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정한 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
이어서, nc-OS에 대해서 설명한다.
nc-OS는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라 칭하는 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은, CAAC-OS에서의 펠릿과 기원을 같이할 가능성이 있다. 그 때문에, 이하에서는 nc-OS의 결정부를 펠릿이라 칭하는 경우가 있다.
nc-OS는, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는, 서로 다른 펠릿 간에서 결정 방위에 규칙성이 나타나지 않는다. 그 때문에, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들어, nc-OS에 대하여, 펠릿보다도 큰 직경의 X선을 사용한 경우, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대하여, 펠릿보다도 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정) 간에서는 결정 방위가 규칙성을 갖지 않으므로, nc-OS를, RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라 칭할 수도 있다.
nc-OS는, 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그 때문에, nc-OS는, a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮아진다. 단, nc-OS는, 서로 다른 펠릿 간에서 결정 방위에 규칙성이 나타나지 않는다. 그 때문에, nc-OS는, CAAC-OS와 비교해서 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체와의 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는, 고분해능 TEM상에 있어서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 갖는다.
공동을 갖기 때문에, a-like OS는, 불안정한 구조이다. 이하에서는, a-like OS가, CAAC-OS 및 nc-OS와 비교해서 불안정한 구조인 것을 나타내기 때문에, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 행하는 시료로서, a-like OS(시료 A라 표기함), nc-OS(시료 B라 표기함) 및 CAAC-OS(시료 C라 표기함)를 준비한다. 어느 시료든 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는, 모두 결정부를 갖는 것을 알 수 있다.
또한, 어떤 부분을 하나의 결정부라 간주할 지의 판정은, 이하와 같이 행하면 된다. 예를 들어, InGaZnO4의 결정의 단위 격자는, In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는 총 9층이 c축 방향으로 층 상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이고, 결정 구조 해석으로부터 그 값은 0.29nm로 구해져 있다. 따라서, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소를, InGaZnO4의 결정부라 간주할 수 있다. 또한, 격자 줄무늬는, InGaZnO4의 결정의 a-b면에 대응한다.
도 30은, 각 시료의 결정부(22군데 내지 45군데)의 평균 크기의 변화를 조사한 예이다. 단, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하고 있다. 도 30으로부터, a-like OS는, 전자의 누적 조사량에 따라서 결정부가 커져 가는 것을 알 수 있다. 구체적으로는, 도 30 중에 (1)로 나타내는 바와 같이, TEM에 의한 관찰 초기에 있어서는 1.2nm 정도의 크기였던 결정부(초기 핵이라고도 함)가, 누적 조사량 4.2×108e-/nm2에서는 2.6nm 정도의 크기까지 성장한 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 나타나지 않는 것을 알 수 있다. 구체적으로는, 도 30 중의 (2) 및 (3)으로 나타내는 바와 같이, 전자의 누적 조사량에 관계없이, nc-OS 및 CAAC-OS의 결정부의 평균의 크기는, 각각 1.4nm 정도 및 2.1nm 정도인 것을 알 수 있다.
이와 같이, a-like OS는, 전자 조사에 의해 결정부의 성장이 나타나는 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 나타나지 않는 것을 알 수 있다. 즉, a-like OS는, nc-OS 및 CAAC-OS와 비교하여, 불안정한 구조인 것을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는, nc-OS 및 CAAC-OS와 비교해서 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 동일한 조성의 단결정 산화물 반도체의 밀도의 78.6％ 이상 92.3％ 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 동일한 조성의 단결정 산화물 반도체의 밀도의 92.3％ 이상 100％ 미만이 된다. 단결정 산화물 반도체의 밀도의 78％ 미만이 되는 산화물 반도체는, 성막하는 것 자체가 곤란하다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 상이한 단결정 산화물 반도체를 조합함으로써, 원하는 조성에서의 단결정 산화물 반도체에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정 산화물 반도체에 상당하는 밀도는, 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여, 가중 평균을 사용해서 어림잡으면 된다. 단, 밀도는, 가능한 한 적은 종류의 단결정 산화물 반도체를 조합해서 어림잡는 것이 바람직하다.
이상과 같이, 산화물 반도체는, 다양한 구조를 취하고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이어도 된다.
<CAAC-OS의 성막 방법>
이하에서는, CAAC-OS의 성막 방법의 일례에 대해서 설명한다. 도 31은, 성막실 내의 모식도이다. CAAC-OS는, 스퍼터링법에 의해 성막할 수 있다.
도 31에 도시한 바와 같이, 기판(5220)과 타깃(5230)은 마주 보도록 배치하고 있다. 기판(5220)과 타깃(5230)의 사이에는 플라즈마(5240)가 있다. 또한, 기판(5220)의 하부에는 가열 기구(5260)가 설치되어 있다. 도시하지 않지만, 타깃(5230)은 백킹 플레이트에 접착되어 있다. 백킹 플레이트를 개재해서 타깃(5230)과 대향하는 위치에는, 복수의 마그네트가 배치된다. 마그네트의 자장을 이용해서 성막 속도를 높이는 스퍼터링법은, 마그네트론 스퍼터링법이라고 불린다.
기판(5220)과 타깃(5230)의 거리(d)(타깃-기판간 거리(T-S간 거리)라고도 함)는, 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는, 대부분이 성막 가스(예를 들어, 산소, 아르곤 또는 산소를 5체적％ 이상의 비율로 포함하는 혼합 가스)로 채워지고, 성막실 내의 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5230)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고, 플라즈마(5240)가 확인된다. 또한, 타깃(5230)의 근방에는 자장에 의해, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는, 성막 가스가 이온화함으로써, 이온(5201)이 발생한다. 이온(5201)은, 예를 들어 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
타깃(5230)은, 복수의 결정립을 갖는 다결정 구조를 갖고, 어느 하나의 결정립에는 벽개면이 포함된다. 일례로서, 도 32에, 타깃(5230)에 포함되는 InMZnO4(원소 M은, 예를 들어 Al, Ga, Y 또는 Sn)의 결정 구조를 나타낸다. 또한, 도 32의 (A)는, b축에 평행한 방향에서 관찰한 경우의 InMZnO4의 결정 구조이다. InMZnO4의 결정에서는, 산소 원자가 부(-)의 전하를 가짐으로써, 근접하는 2개의 M-Zn-O층의 사이에 척력이 발생하고 있다. 그 때문에, InMZnO4의 결정은, 근접하는 2개의 M-Zn-O층의 사이에 벽개면을 갖는다.
고밀도 플라즈마 영역에서 발생한 이온(5201)은, 전계에 의해 타깃(5230)측으로 가속되어, 결국 타깃(5230)과 충돌한다. 이때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터 입자인 펠릿(5200)이 박리한다(도 31 참조). 펠릿(5200)은, 도 32의 (A)에 나타내는 두 벽개면 사이에 끼워진 부분이다. 따라서, 펠릿(5200)만 빼내면, 그 단면은 도 32의 (B)와 같이 되고, 상면은 도 32의 (C)와 같이 됨을 알 수 있다. 또한, 펠릿(5200)은, 이온(5201)의 충돌의 충격에 의해, 구조에 변형이 발생하는 경우가 있다.
펠릿(5200)은, 삼각형, 예를 들어 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또는, 펠릿(5200)은, 육각형, 예를 들어 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 단, 펠릿(5200)의 평면 형상은, 삼각형, 육각형에 한정되지 않는, 예를 들어 평면이, 삼각형이 복수개 합쳐진 형상으로 되는 경우가 있다. 예를 들어, 삼각형(예를 들어, 정삼각형)이 2개 합쳐진 사각형(예를 들어, 마름모꼴)으로 되는 경우도 있다.
펠릿(5200)은, 성막 가스의 종류 등에 따라 두께가 결정된다. 예를 들어, 펠릿(5200)은, 두께를 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하로 한다. 또한, 예를 들어 펠릿(5200)은, 폭을 1nm 이상 100nm 이하, 바람직하게는 2nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 30nm 이하로 한다. 예를 들어, In-M-Zn 산화물을 갖는 타깃(5230)에 이온(5201)을 충돌시킨다. 그렇게 하면, M-Zn-O층, In-O층 및 M-Zn-O층의 3층을 갖는 펠릿(5200)이 박리한다. 또한, 펠릿(5200)의 박리에 수반하여, 타깃(5230)으로부터 입자(5203)도 튕겨져나온다. 입자(5203)는, 원자 1개 또는 원자 수개의 집합체를 갖는다. 그 때문에, 입자(5203)를 원자 형상 입자(atomic particles)라 칭할 수도 있다.
펠릿(5200)은, 플라즈마(5240)를 통과할 때, 표면이 부 또는 정으로 대전하는 경우가 있다. 예를 들어, 펠릿(5200)이 플라즈마(5240) 중에 있는 O2 -로부터 부(-)의 전하를 수취하는 경우가 있다. 그 결과, 펠릿(5200)의 표면의 산소 원자가 부로 대전하는 경우가 있다. 또한, 펠릿(5200)은, 플라즈마(5240)를 통과할 때, 플라즈마(5240) 중의 인듐, 원소 M, 아연 또는 산소 등과 결합함으로써 성장하는 경우가 있다.
플라즈마(5240)를 통과한 펠릿(5200) 및 입자(5203)는, 기판(5220)의 표면에 달한다. 또한, 입자(5203)의 일부는, 질량이 작기 때문에 진공 펌프 등에 의해 외부로 배출되는 경우가 있다.
이어서, 기판(5220)의 표면에서의 펠릿(5200) 및 입자(5203)의 퇴적에 대해서 도 33을 사용해서 설명한다.
먼저, 첫번째의 펠릿(5200)이 기판(5220)에 퇴적된다. 펠릿(5200)은, 평판 형상이기 때문에, 평면측을 기판(5220)의 표면을 향하게 해서 퇴적된다. 이때, 펠릿(5200)의 기판(5220)측의 표면의 전하가, 기판(5220)을 통해서 빠져나간다.
이어서, 두번째의 펠릿(5200)이 기판(5220)에 달한다. 이때, 이미 퇴적되어 있는 펠릿(5200)의 표면 및 두번째의 펠릿(5200)의 표면이 전하를 띠고 있기 때문에, 서로 반발하는 힘이 발생한다. 그 결과, 두번째의 펠릿(5200)은, 이미 퇴적되어 있는 펠릿(5200) 위를 피해서, 기판(5220)의 표면의 약간 떨어진 장소에 평면측을 향해서 퇴적된다. 이것을 반복함으로써, 기판(5220)의 표면에는, 무수한 펠릿(5200)이 1층분의 두께만큼 퇴적된다. 또한, 펠릿(5200) 사이에는, 펠릿(5200)이 퇴적되지 않은 영역이 발생한다(도 33의 (A) 참조).
이어서, 플라즈마로부터 에너지를 수취한 입자(5203)가 기판(5220)의 표면에 달한다. 입자(5203)는, 펠릿(5200)의 표면 등의 활성 영역에는 퇴적될 수 없다. 그 때문에, 입자(5203)는, 펠릿(5200)이 퇴적되지 않은 영역으로 움직여, 펠릿(5200)의 측면에 부착된다. 입자(5203)는, 플라즈마로부터 수취한 에너지에 의해 결합손이 활성 상태로 됨으로써, 펠릿(5200)과 화학적으로 연결되어 가로 성장부(5202)를 형성한다(도 33의 (B) 참조).
또한, 가로 성장부(5202)가 가로 방향으로 성장(래터럴 성장이라고도 함)함으로써, 펠릿(5200) 사이를 연결시킨다(도 33의 (C) 참조). 이와 같이, 펠릿(5200)이 퇴적되지 않은 영역을 매립할 때까지 가로 성장부(5202)가 형성된다. 이 메커니즘은, 원자층 퇴적(ALD: Atomic Layer Deposition)법의 퇴적 메커니즘과 유사하다.
따라서, 펠릿(5200)이 각각 상이한 방향을 향해서 퇴적되는 경우에도, 펠릿(5200) 사이를 입자(5203)가 래터럴 성장하면서 매립하기 때문에, 명확한 결정립계가 형성되지 않는다. 또한, 펠릿(5200) 사이를, 입자(5203)가 매끄럽게 연결시키기 때문에, 단결정과도 다결정과도 상이한 결정 구조가 형성된다. 바꾸어 말하면, 미소한 결정 영역(펠릿(5200)) 사이에 왜곡을 갖는 결정 구조가 형성된다. 이와 같이, 결정 영역간을 매립하는 영역은, 왜곡된 결정 영역이기 때문에, 해당 영역을 가리켜서 비정질 구조라 칭하는 것은 적절하지 않다고 생각된다.
이어서, 새로운 펠릿(5200)이, 평면측을 기판(5220)의 표면을 향하게 해서 퇴적된다(도 33의 (D) 참조). 그리고, 입자(5203)가, 펠릿(5200)이 퇴적되지 않은 영역을 매립하도록 퇴적됨으로써 가로 성장부(5202)를 형성한다(도 33의 (E) 참조). 이렇게 해서, 입자(5203)가 펠릿(5200)의 측면에 부착되고, 가로 성장부(5202)가 래터럴 성장함으로써, 2층째의 펠릿(5200) 사이를 연결시킨다(도 33의 (F) 참조). m층째(m은 2 이상의 정수)가 형성될 때까지 성막은 계속되어, 적층체를 갖는 박막 구조가 된다.
또한, 펠릿(5200)의 퇴적 방법은, 기판(5220)의 표면 온도 등에 따라서도 변화한다. 예를 들어, 기판(5220)의 표면 온도가 높으면, 펠릿(5200)이 기판(5220)의 표면에서 마이그레이션을 일으킨다. 그 결과, 펠릿(5200) 사이가, 입자(5203)를 통하지 않고 연결되는 비율이 증가하기 때문에, 보다 배향성이 높은 CAAC-OS가 된다. CAAC-OS를 성막할 때의 기판(5220)의 표면 온도는, 실온 이상 340℃ 미만, 바람직하게는 실온 이상 300℃ 이하, 보다 바람직하게는 100℃ 이상 250℃ 이하, 더욱 바람직하게는 100℃ 이상 200℃ 이하이다. 따라서, 기판(5220)으로서 제8 세대 이상의 대면적 기판을 사용한 경우에도, CAAC-OS의 성막에 기인한 휨 등은 거의 발생하지 않는 것을 알 수 있다.
한편, 기판(5220)의 표면 온도가 낮으면, 펠릿(5200)이 기판(5220)의 표면에서 마이그레이션을 일으키기 어려워진다. 그 결과, 펠릿(5200)끼리 중첩됨으로써 배향성이 낮은 nc-OS 등이 된다. nc-OS에서는, 펠릿(5200)이 부로 대전되어 있음으로써, 펠릿(5200)은, 일정 간격을 두고 퇴적될 가능성이 있다. 따라서, nc-OS는, 배향성은 낮지만, 약간 규칙성을 가짐으로써, 비정질 산화물 반도체와 비교해서 치밀한 구조로 된다.
또한, CAAC-OS에 있어서, 펠릿끼리의 간극이 매우 작아짐으로써, 하나의 큰 펠릿이 형성되는 경우가 있다. 하나의 큰 펠릿의 내부는 단결정 구조를 갖는다. 예를 들어, 펠릿의 크기가, 상면에서 보아 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하가 되는 경우가 있다.
이상과 같은 성막 모델에 의해, 펠릿이 기판의 표면에 퇴적해 간다고 생각된다. 피형성면이 결정 구조를 갖지 않는 경우에도, CAAC-OS의 성막이 가능한 점에서, 에피택셜 성장과는 상이한 성장 기구인 상술한 성막 모델의 타당성이 높은 것을 알 수 있다. 또한, 상술한 성막 모델이기 때문에, CAAC-OS 및 nc-OS는, 대면적의 유리 기판 등이어도 균일한 성막이 가능한 것을 알 수 있다. 예를 들어, 기판의 표면(피형성면)의 구조가 비정질 구조(예를 들어, 비정질 산화 실리콘)이어도, CAAC-OS를 성막하는 것은 가능하다.
또한, 피형성면인 기판의 표면에 요철이 있는 경우에도, 그 형상을 따라서 펠릿이 배열되는 것을 알 수 있다.
또한, 상술한 성막 모델로부터, 결정성이 높은 CAAC-OS를 성막하기 위해서는 이하와 같이 하면 되는 것을 알 수 있다. 먼저, 평균 자유 행정을 길게 하기 위해서, 보다 고진공 상태에서 성막한다. 이어서, 기판 근방에서의 손상을 저감하기 위해서, 플라즈마의 에너지를 약하게 한다. 이어서, 피형성면에 열에너지를 가하여, 플라즈마에 의한 손상을 성막할 때마다 치유한다.
또한, 상술한 성막 모델은, 타깃이 복수의 결정립을 갖는 In-M-Zn 산화물과 같은 복합 산화물의 다결정 구조를 갖고, 어느 하나의 결정립에는 벽개면이 포함되는 경우에 한정되지 않는다. 예를 들어, 산화인듐, 원소 M의 산화물 및 산화아연을 갖는 혼합물의 타깃을 사용한 경우에도 적용할 수 있다.
혼합물의 타깃은 벽개면을 갖지 않기 때문에, 스퍼터되면 타깃으로부터는 원자 형상 입자가 박리한다. 성막 시에는, 타깃 근방에 플라즈마의 강전계 영역이 형성되어 있다. 그 때문에, 타깃으로부터 박리한 원자 형상 입자는, 플라즈마의 강전계 영역의 작용으로 연결되어 가로 성장한다. 예를 들어, 먼저 원자 형상 입자인 인듐이 연결되어 가로 성장해서 In-O층을 포함하는 나노 결정이 된다. 이어서, 그것을 보완하도록 In-O층의 상하에 M-Zn-O층이 결합한다. 이와 같이, 혼합물의 타깃을 사용한 경우에도, 펠릿이 형성될 가능성이 있다. 그 때문에, 혼합물의 타깃을 사용한 경우에도, 상술한 성막 모델을 적용할 수 있다. 단, 타깃 근방에 플라즈마의 강전계 영역이 형성되어 있지 않은 경우, 타깃으로부터 박리한 원자 형상 입자만이 기판 표면에 퇴적되게 된다. 그 경우도, 기판 표면에 있어서 원자 형상 입자가 가로 성장하는 경우가 있다. 단, 원자 형상 입자의 방향이 균일하지 않기 때문에, 얻어지는 박막에서의 결정의 배향성도 균일하게 되지는 않는다. 즉, nc-OS 등이 된다.
(실시 형태 10)
본 실시 형태에서는, 실시 형태 6에 나타내는 트랜지스터와는 상이한 구성의 트랜지스터 구성에 대해서, 도 34 내지 도 37을 참조하여 설명한다.
<트랜지스터의 구성예 1>
도 34의 (A)는 트랜지스터(270)의 상면도이며, 도 34의 (B)는, 도 34의 (A)에 나타내는 일점 쇄선 X1-X2 사이에서의 절단면의 단면도에 상당하고, 도 34의 (C)는, 도 34의 (A)에 나타내는 일점 쇄선 Y1-Y2 사이에서의 절단면의 단면도에 상당한다. 또한, 일점 쇄선 X1-X2 방향을 채널 길이 방향, 일점 쇄선 Y1-Y2 방향을 채널 폭 방향이라 칭하는 경우가 있다.
트랜지스터(270)는, 기판(202) 위의 제1 게이트 전극으로서 기능하는 도전막(204)과, 기판(202) 및 도전막(204) 위의 절연막(206)과, 절연막(206) 위의 절연막(207)과, 절연막(207) 위의 산화물 반도체 막(208)과, 산화물 반도체 막(208)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(212a)과, 산화물 반도체 막(208)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(212b)과, 산화물 반도체 막(208), 도전막(212a) 및 도전막(212b) 위의 절연막(214, 216)과, 절연막(216) 위의 산화물 반도체 막(211b)을 갖는다. 또한, 산화물 반도체 막(211b) 위에 절연막(218)이 설치된다.
또한, 트랜지스터(270)에 있어서, 절연막(214) 및 절연막(216)은, 트랜지스터(270)의 제2 게이트 절연막으로서의 기능을 갖는다. 또한, 산화물 반도체 막(211a)은, 절연막(214) 및 절연막(216)에 형성되는 개구부(252c)를 통해서, 도전막(212b)과 접속된다. 산화물 반도체 막(211a)은, 예를 들어 표시 장치에 사용하는 화소 전극으로서의 기능을 갖는다. 또한, 트랜지스터(270)에 있어서, 산화물 반도체 막(211b)은, 제2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
또한, 도 34의 (C)에 도시하는 바와 같이 산화물 반도체 막(211b)은, 절연막(206, 207), 절연막(214) 및 절연막(216)에 형성되는 개구부(252a, 252b)에 있어서, 제1 게이트 전극으로서 기능하는 도전막(204)에 접속된다. 따라서, 도전막(204)과 산화물 반도체 막(211b)은, 동일한 전위가 부여된다.
또한, 본 실시 형태에서는, 개구부(252a, 252b)를 형성하여, 산화물 반도체 막(211b)과 도전막(204)을 접속하는 구성에 대해서 예시했지만, 이것에 한정되지 않는다. 예를 들어, 개구부(252a) 또는 개구부(252b) 중 어느 한쪽의 개구부만을 형성하여, 산화물 반도체 막(211b)과 도전막(204)을 접속하는 구성, 또는 개구부(252a) 및 개구부(252b)를 형성하지 않고, 산화물 반도체 막(211b)과 도전막(204)을 접속하지 않는 구성으로 해도 된다. 또한, 산화물 반도체 막(211b)과 도전막(204)을 접속하지 않는 구성의 경우, 산화물 반도체 막(211b)과 도전막(204)에는, 각각 상이한 전위를 부여할 수 있다.
또한, 도 34의 (B)에 도시한 바와 같이, 산화물 반도체 막(208)은, 제1 게이트 전극으로서 기능하는 도전막(204)과, 제2 게이트 전극으로서 기능하는 산화물 반도체 막(211b) 각각과 대향하도록 위치하고, 2개의 게이트 전극으로서 기능하는 도전막에 끼워져 있다. 제2 게이트 전극으로서 기능하는 산화물 반도체 막(211b)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이는, 산화물 반도체 막(208)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다도 각각 길고, 산화물 반도체 막(208)의 전체는, 절연막(214) 및 절연막(216)을 개재해서 산화물 반도체 막(211b)에 덮여 있다. 또한, 제2 게이트 전극으로서 기능하는 산화물 반도체 막(211b)과 제1 게이트 전극으로서 기능하는 도전막(204)은, 절연막(206, 207), 절연막(214) 및 절연막(216)에 형성되는 개구부(252a, 252b)에서 접속되기 때문에, 산화물 반도체 막(208)의 채널 폭 방향의 측면은, 절연막(214) 및 절연막(216)을 개재해서 제2 게이트 전극으로서 기능하는 산화물 반도체 막(211b)과 대향하고 있다.
다시 말하면, 트랜지스터(270)의 채널 폭 방향에 있어서, 제1 게이트 전극으로서 기능하는 도전막(204) 및 제2 게이트 전극으로서 기능하는 산화물 반도체 막(211b)은, 제1 게이트 절연막으로서 기능하는 절연막(206, 207) 및 제2 게이트 절연막으로서 기능하는 절연막(214) 및 절연막(216)에 형성되는 개구부에서 접속함과 함께, 제1 게이트 절연막으로서 기능하는 절연막(206, 207) 및 제2 게이트 절연막으로서 기능하는 절연막(214) 및 절연막(216)을 개재해서 산화물 반도체 막(208)을 둘러싸는 구성이다.
이와 같은 구성을 가짐으로써, 트랜지스터(270)에 포함되는 산화물 반도체 막(208)을, 제1 게이트 전극으로서 기능하는 도전막(204) 및 제2 게이트 전극으로서 기능하는 산화물 반도체 막(211b)의 전계에 의해 전기적으로 둘러쌀 수 있다. 트랜지스터(270)와 같이, 제1 게이트 전극 및 제2 게이트 전극의 전계에 의해, 채널 영역이 형성되는 산화물 반도체 막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라 칭할 수 있다.
트랜지스터(270)는, s-channel 구조를 갖기 때문에, 제1 게이트 전극으로서 기능하는 도전막(204)에 의해 채널을 유기시키기 위한 전계를 효과적으로 산화물 반도체 막(208)에 인가할 수 있기 때문에, 트랜지스터(270)의 전류 구동 능력이 향상되고, 높은 온 전류 특성을 얻는 것이 가능하게 된다. 또한, 온 전류를 높게 하는 것이 가능하기 때문에, 트랜지스터(270)를 미세화하는 것이 가능하게 된다. 또한, 산화물 반도체 막(208)은, 제1 게이트 전극으로서 기능하는 도전막(204) 및 제2 게이트 전극으로서 기능하는 산화물 반도체 막(211b)에 의해 둘러싸인 구조를 갖기 때문에, 트랜지스터(270)의 기계적 강도를 높일 수 있다.
<트랜지스터의 구성예 2>
이어서, 도 34의 (A) (B) (C)에 나타내는 트랜지스터(270)와 상이한 구성예에 대해서, 도 35의 (A) (B) (C) (D)를 사용해서 설명한다.
도 35의 (A) (B)는, 도 34의 (B) (C)에 나타내는 트랜지스터(270)의 변형예의 단면도이다. 또한, 도 35의 (C) (D)는, 도 34의 (B) (C)에 나타내는 트랜지스터(270)의 변형예의 단면도이다.
도 35의 (A) (B)에 나타내는 트랜지스터(270A)는, 도 34의 (B) (C)에 나타내는 트랜지스터(270)가 갖는 산화물 반도체 막(208)을 3층의 적층 구조로 하고 있다. 보다 구체적으로는, 트랜지스터(270A)가 갖는 산화물 반도체 막(208)은, 산화물 반도체 막(208a)과, 산화물 반도체 막(208b)과, 산화물 반도체 막(208c)을 갖는다.
도 35의 (C) (D)에 나타내는 트랜지스터(270B)는, 도 34의 (B) (C)에 나타내는 트랜지스터(270)가 갖는 산화물 반도체 막(208)을 2층의 적층 구조로 하고 있다. 보다 구체적으로는, 트랜지스터(270B)가 갖는 산화물 반도체 막(208)은, 산화물 반도체 막(208b)과, 산화물 반도체 막(208c)을 갖는다.
본 실시 형태에 나타내는 트랜지스터(270, 270A 및 270B)의 구성은, 실시 형태 6에서 설명한 반도체 장치의 구성을 참조할 수 있다. 즉, 기판(202)의 재료 및 제작 방법은, 기판(102)의 기재를 참조할 수 있다. 도전막(204)의 재료 및 제작 방법은, 게이트 전극(104)의 기재를 참조할 수 있다. 절연막(206) 및 절연막(207)의 재료 및 제작 방법은, 각각 절연막(106) 및 절연막(107)의 기재를 참조할 수 있다. 산화물 반도체 막(208)의 재료 및 제작 방법은, 제1 산화물 반도체 막(110)의 기재를 참조할 수 있다. 산화물 반도체 막(211a) 및 산화물 반도체 막(211b)의 재료 및 제작 방법은, 제2 산화물 반도체 막(111)의 기재를 참조할 수 있다. 도전막(212a) 및 도전막(212b)의 재료 및 제작 방법은, 각각 소스 전극(112a) 및 드레인 전극(112b)의 기재를 참조할 수 있다. 절연막(214), 절연막(216) 및 절연막(218)의 재료 및 제작 방법은, 각각 절연막(114), 절연막(116) 및 절연막(118)의 기재를 참조할 수 있다.
여기서, 산화물 반도체 막 및 산화물 반도체 막에 접하는 절연막을 포함하는 영역의 밴드 구조에 대해서, 도 36을 사용해서 설명한다.
도 36의 (A)는, 절연막(207), 산화물 반도체 막(208a, 208b, 208c) 및 절연막(214)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 도 36의 (B)는, 절연막(207), 산화물 반도체 막(208b, 208c) 및 절연막(214)을 갖는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 밴드 구조는, 이해를 용 이하게 하기 위해서, 절연막(207), 산화물 반도체 막(208a, 208b, 208c) 및 절연막(214)의 전도대의 하단의 에너지 준위(Ec)를 나타낸다.
또한, 도 36의 (A)는, 절연막(207, 214)으로서 산화 실리콘막을 사용하고, 산화물 반도체 막(208a)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용해서 형성되는 산화물 반도체 막을 사용하고, 산화물 반도체 막(208b)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용해서 형성되는 산화물 반도체 막을 사용하고, 산화물 반도체 막(208c)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용해서 형성되는 산화물 반도체 막을 사용하는 구성의 밴드 도이다.
또한, 도 36의 (B)는, 절연막(207, 214)으로서 산화 실리콘막을 사용하고, 산화물 반도체 막(208b)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용해서 형성되는 산화물 반도체 막을 사용하고, 산화물 반도체 막(208c)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용해서 형성되는 산화물 반도체 막을 사용하는 구성의 밴드 도이다.
도 36의 (A) (B)에 도시한 바와 같이, 산화물 반도체 막(208a, 208b, 208c)에 있어서, 전도대 하단의 에너지 준위는 완만하게 변화한다. 다시 말하면, 전도대 하단의 에너지 준위(Ec)가 연속적으로 변화 또는 연속 접합된다고도 할 수 있다. 이러한 밴드 구조를 갖기 위해서는, 산화물 반도체 막(208a)과 산화물 반도체 막(208b)의 계면 또는 산화물 반도체 막(208b)과 산화물 반도체 막(208c)의 계면에 있어서, 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 것으로 한다.
산화물 반도체 막(208a, 208b, 208c)에 연속 접합을 형성하기 위해서는, 로드 로크실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용해서 각 막을 대기에 접촉시키지 않고 연속해서 적층하는 것이 필요해진다.
도 36의 (A) (B)에 나타내는 구성으로 함으로써, 산화물 반도체 막(208b)이 웰(우물)이 되고, 상기 적층 구조를 사용한 트랜지스터에 있어서, 채널 영역이 산화물 반도체 막(208b)에 형성되는 것을 알 수 있다.
또한, 산화물 반도체 막(208a, 208c)을 설치함으로써, 산화물 반도체 막(208b)에 형성될 수 있는 트랩 준위를 산화물 반도체 막(208b)으로부터 멀리 떨어지게 할 수 있다.
또한, 트랩 준위가 채널 영역으로서 기능하는 산화물 반도체 막(208b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위로부터 멀어져, 트랩 준위에 전자가 축적되기 쉬워져버리는 경우가 있다. 트랩 준위에 전자가 축적됨으로써, 마이너스의 고정 전하가 되고, 트랜지스터의 역치 전압은 플러스 방향으로 시프트되어버린다. 따라서, 트랩 준위가 산화물 반도체 막(208b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까워지는 구성으로 하면 바람직하다. 이렇게 함으로써, 트랩 준위에 전자가 축적되기 어려워져, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 함께, 전계 효과 이동도를 높일 수 있다.
또한, 산화물 반도체 막(208a, 208c)은, 산화물 반도체 막(208b)보다도 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체 막(208b)의 전도대 하단의 에너지 준위와, 산화물 반도체 막(208a, 208c)의 전도대 하단의 에너지 준위와의 차가, 0.15eV 이상 또는 0.5eV 이상이면서, 또한 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체 막(208a, 208c)의 전자 친화력과, 산화물 반도체 막(208b)의 전자 친화력과의 차가, 0.15eV 이상 또는 0.5eV 이상이면서, 또한 2eV 이하 또는 1eV 이하이다.
이와 같은 구성을 가짐으로써, 산화물 반도체 막(208b)이 주된 전류 경로가 된다. 즉, 산화물 반도체 막(208b)은, 채널 영역으로서의 기능을 갖고, 산화물 반도체 막(208a, 208c)은, 산화물 절연막으로서의 기능을 갖는다. 또한, 산화물 반도체 막(208a, 208c)은, 채널 영역이 형성되는 산화물 반도체 막(208b)을 구성하는 금속 원소의 1종 이상으로 구성되는 산화물 반도체 막이기 때문에, 산화물 반도체 막(208a)과 산화물 반도체 막(208b)의 계면 또는 산화물 반도체 막(208b)과 산화물 반도체 막(208c)의 계면에 있어서, 계면 산란이 일어나기 어렵다. 따라서, 해당 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
또한, 산화물 반도체 막(208a, 208c)은, 채널 영역의 일부로서 기능하는 것을 방지하기 위해서, 도전율이 충분히 낮은 재료를 사용하는 것으로 한다. 그 때문에, 산화물 반도체 막(208a, 208c)을, 그 물성 및/또는 기능으로부터, 각각 산화물 절연막이라고도 칭할 수 있다. 또한, 산화물 반도체 막(208a, 208c)에는, 전자 친화력(진공 준위와 전도대 하단의 에너지 준위와의 차)이 산화물 반도체 막(208b)보다도 작고, 전도대 하단의 에너지 준위가 산화물 반도체 막(208b)의 전도대 하단의 에너지 준위와 차분(밴드 오프셋)을 갖는 재료를 사용하는 것으로 한다. 또한, 드레인 전압의 크기에 의존한 역치 전압의 차가 발생하는 것을 억제하기 위해서는, 산화물 반도체 막(208a, 208c)의 전도대 하단의 에너지 준위가, 산화물 반도체 막(208b)의 전도대 하단의 에너지 준위보다도 0.2eV 더 진공 준위에 가까운 재료, 바람직하게는 0.5eV 이상 진공 준위에 가까운 재료를 적용하는 것이 바람직하다.
또한, 산화물 반도체 막(208a, 208c)은, 막 중에 스피넬형의 결정 구조가 포함되지 않는 것이 바람직하다. 산화물 반도체 막(208a, 208c)의 막 중에 스피넬형의 결정 구조를 포함하는 경우, 해당 스피넬형의 결정 구조와 다른 영역과의 계면에 있어서, 도전막(212a, 212b)의 구성 원소가 산화물 반도체 막(208b)으로 확산되어버리는 경우가 있다. 또한, 산화물 반도체 막(208a, 208c)이 CAAC-OS막인 경우, 도전막(212a, 212b)의 구성 원소, 예를 들어 구리의 블로킹성이 높아져 바람직하다.
산화물 반도체 막(208a, 208c)의 막 두께는, 도전막(212a, 212b)의 구성 원소가 산화물 반도체 막(208b)으로 확산되는 것을 억제할 수 있고, 또한 절연막(214)으로부터 산화물 반도체 막(208b)으로의 산소의 공급의 방해가 안되는 막 두께로 한다. 예를 들어, 산화물 반도체 막(208a, 208c)의 막 두께가 10nm 이상이면, 도전막(212a, 212b)의 구성 원소가 산화물 반도체 막(208b)으로 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체 막(208a, 208c)의 막 두께를 100nm 이하로 하면, 절연막(214)으로부터 산화물 반도체 막(208b)에 효과적으로 산소를 공급할 수 있다.
또한, 본 실시 형태에서는, 산화물 반도체 막(208a, 208c)으로서, 금속 원소의 원자수비가 In:Ga:Zn=1:1:1.2인 금속 산화물 타깃을 사용해서 형성되는 산화물 반도체 막을 사용하는 구성에 대해서 예시했지만, 이것에 한정되지 않는다. 예를 들어, 산화물 반도체 막(208a, 208c)으로서, In:Ga:Zn=1:1:1[원자수비], In:Ga:Zn=1:3:2[원자수비], In:Ga:Zn=1:3:4[원자수비], 또는 In:Ga:Zn=1:3:6[원자수비]인 금속 산화물 타깃을 사용해서 형성되는 산화물 반도체 막을 사용해도 된다.
또한, 산화물 반도체 막(208a, 208c)으로서, In:Ga:Zn=1:1:1[원자수비]인 금속 산화물 타깃을 사용하는 경우, 산화물 반도체 막(208a, 208c)은, In:Ga:Zn=1:β1(0<β1≤2):β2(0<β2≤3)[원자수비]가 되는 경우가 있다. 또한, 산화물 반도체 막(208a, 208c)으로서, In:Ga:Zn=1:3:4[원자수비]인 금속 산화물 타깃을 사용하는 경우, 산화물 반도체 막(208a, 208c)은, In:Ga:Zn=1:β3(1≤β3≤5):β4(2≤β4≤6)[원자수비]가 되는 경우가 있다. 또한, 산화물 반도체 막(208a, 208c)으로서, In:Ga:Zn=1:3:6[원자수비]인 금속 산화물 타깃을 사용하는 경우, 산화물 반도체 막(208a, 208c)은, In:Ga:Zn=1:β5(1≤β5≤5):β6(4≤β6≤8)[원자수비]이 되는 경우가 있다.
또한, 트랜지스터(270)가 갖는 산화물 반도체 막(208)과, 트랜지스터(270A, 270B)가 갖는 산화물 반도체 막(208c)은, 도면에서, 도전막(212a, 212b)과 중첩하지 않는 영역의 산화물 반도체 막이 얇아지는, 다시 말하면 산화물 반도체 막의 일부가 오목부를 갖는 형상에 대해서 예시하고 있다. 단, 본 발명의 일 형태는 이것에 한정되지 않고, 도전막(212a, 212b)과 중첩하지 않는 영역의 산화물 반도체 막이 오목부를 갖지 않아도 된다. 이 경우의 일례를 도 37의 (A) (B)에 나타내었다. 도 37의 (A) (B)는 트랜지스터의 일례를 도시하는 단면도이다. 또한, 도 37의 (A) (B)는, 앞서 나타내는 트랜지스터(270B)의 산화물 반도체 막(208)이 오목부를 갖지 않는 구조이다.
또한, 본 실시 형태에 따른 트랜지스터는, 상기의 구조 각각을 자유롭게 조합하는 것이 가능하다.
이상, 본 실시 형태에서 나타내는 구성, 방법은, 다른 실시 형태에서 나타내는 구성, 방법과 적절히 조합해서 사용할 수 있다.
(실시 형태 11)
본 실시 형태에서는, 상술한 실시 형태에서 예시한 트랜지스터를 갖는 표시 장치의 일례에 대해서, 도 38 및 도 39를 사용해서 이하 설명을 행한다.
<개요>
도 38은, 표시 장치의 일례를 나타내는 상면도이다. 도 38에 나타내는 표시 장치(700)는, 제1 기판(701) 위에 설치된 화소부(702)와, 제1 기판(701)에 설치된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 시일재(712)와, 제1 기판(701)에 대향하도록 설치되는 제2 기판(705)을 갖는다. 또한, 제1 기판(701)과 제2 기판(705)은, 시일재(712)에 의해 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)는, 제1 기판(701)과 시일재(712)와 제2 기판(705)에 의해 밀봉되어 있다. 또한, 도 38에는 도시하지 않지만, 제1 기판(701)과 제2 기판(705)의 사이에는 표시 소자가 설치된다.
또한, 표시 장치(700)는, 제1 기판(701) 위의 시일재(712)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와 각각 전기적으로 접속되는 FPC 단자부(708)(FPC: Flexible Printed Circuit)가 설치된다. 또한, FPC 단자부(708)에는, FPC(716)가 접속되고, FPC(716)에 의해 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706) 및 FPC 단자부(708)에는, 배선(710)이 각각 접속되어 있다. FPC(716)에 의해 공급되는 각종 신호 등은, 배선(710)을 통해서, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706) 및 FPC 단자부(708)에 부여된다.
또한, 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수 설치해도 된다. 또한, 표시 장치(700)로서는, 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)와 동일한 제1 기판(701)에 형성하고 있는 예를 나타내고 있지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제1 기판(701)에 형성해도 되고, 또는 소스 드라이버 회로부(704)만을 제1 기판(701)에 형성해도 된다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체 막, 다결정 반도체 막으로 형성된 구동 회로 기판)을, 제1 기판(701)에 실장하는 구성으로 해도 된다. 또한, 별도 형성한 구동 회로 기판의 접속 방법은, 특별히 한정되는 것은 아니며, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
표시 장치(700)가 갖는 화소부(702)는, 복수의 트랜지스터 및 용량 소자를 갖고 있으며, 실시 형태 6에서 설명한 반도체 장치의 구조를 적용할 수 있다. 또한, 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)는, 복수의 트랜지스터 및 배선 콘택트부를 갖고 있으며, 실시 형태 7에서 설명한 반도체 장치의 구조를 적용할 수 있다.
<표시 소자>
또한, 표시 장치(700)는, 다양한 형태를 사용하거나, 또는 다양한 표시 소자를 가질 수 있다. 표시 소자는, 예를 들어 액정 소자, LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등) 등을 포함하는 EL(일렉트로루미네센스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), 트랜지스터(전류에 따라서 발광하는 트랜지스터), 전자 방출 소자, 전기 영동 소자, 격자 라이트 밸브(GLV)나 디지털 마이크로미러 디바이스(DMD), DMS(디지털·마이크로·셔터) 소자, MIRASOL(등록 상표) 디스플레이, IMOD(인터페어런스·모듈레이션) 소자, 압전 세라믹 디스플레이 등의 MEMS(마이크로·일렉트로·메커니컬·시스템)를 사용한 표시 소자, 일렉트로 웨팅 소자 등을 들 수 있다. 이들 외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 갖고 있어도 된다. 또한, 표시 소자로서 양자 도트를 사용해도 된다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 모니터, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. EL 소자를 사용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 양자 도트를 사용한 표시 장치의 일례로서는, 양자 도트 디스플레이 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한, 반투과형 액정 모니터나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부, 또는, 전부가, 반사 전극으로서의 기능을 갖도록 하면 된다. 예를 들어, 화소 전극의 일부, 또는, 전부가, 알루미늄, 은 등을 갖도록 하면 된다. 또한, 그 경우, 반사 전극 아래에, SRAM 등의 기억 회로를 설치하는 것도 가능하다. 이에 의해 더욱 소비 전력을 저감할 수 있다.
<표시 방식>
또한, 표시 장치(700)에서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때 화소로 제어하는 색 요소로서는, RGB(R은 적, G는 녹, B는 청을 나타냄)의 삼색에 한정되지 않는다. 예를 들어, R의 화소와 G의 화소와 B의 화소와 W(백색)의 화소의 4 화소로 구성되어도 된다. 또는, 펜타일 배열과 같이, RGB 중 2색분으로 하나의 색 요소를 구성하고, 색 요소에 따라, 서로 다른 2색을 선택해서 구성해도 된다. 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가해도 된다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 된다. 단, 개시하는 발명은 컬러 표시의 표시 장치에 한정되는 것은 아니며, 모노크롬 표시의 표시 장치에 적용할 수도 있다.
<컬러 표시 방법>
또한, 백라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용해서 표시 장치를 풀컬러 표시시키기 위해서, 착색 막(컬러 필터라고도 함)을 사용해도 된다. 착색 막은, 예를 들어 레드(R), 그린(G), 블루(B), 옐로우(Y) 등을 적절히 조합해서 사용할 수 있다. 착색 막을 사용함으로써 착색 막을 사용하지 않는 경우와 비교해서 색의 재현성을 높게 할 수 있다. 이때, 착색 막을 갖는 영역과, 착색 막을 갖지 않는 영역을 배치함으로써, 착색 막을 갖지 않는 영역에서의 백색광을 직접 표시에 이용해도 상관없다. 일부에 착색 막을 갖지 않는 영역을 배치함으로써, 밝은 표시 시에, 착색 막에 의한 휘도의 저하를 적게 할 수 있고, 소비 전력을 2할 내지 3할 정도 저감할 수 있는 경우가 있다. 단, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용해서 풀컬러 표시하는 경우, R, G, B, Y, 화이트(W)를 각각의 발광 색을 갖는 소자로부터 발광시켜도 상관없다. 자발광 소자를 사용함으로써, 착색 막을 사용한 경우보다도, 더욱 소비 전력을 저감할 수 있는 경우가 있다.
<구성>
본 실시 형태에서는, 표시 소자로서 액정 소자를 사용하는 표시 장치의 구성에 대해, 도 39를 사용해서 설명한다.
도 39는, 도 38에 나타내는 일점 쇄선 U-V에서의 단면도이다. 도 39에 나타내는 표시 장치(700)는, 배설 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 갖는다. 또한, 배설 배선부(711)는, 배선(710)을 갖는다. 또한, 화소부(702)는, 트랜지스터(750) 및 용량 소자(790)를 갖는다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다.
예를 들어, 트랜지스터(750)로서, 실시 형태 7에서 나타내는 트랜지스터(150)를 사용할 수 있다. 트랜지스터(752)로서, 실시 형태 8에서 나타내는 트랜지스터(151)를 사용할 수 있다.
본 실시 형태에서 사용하는 트랜지스터는, 고순도화하고, 산소 결손의 형성을 억제한 산화물 반도체 막을 갖는다. 해당 트랜지스터는, 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 발휘한다.
또한, 본 실시 형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 예를 들어, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 개수를 삭감할 수 있다. 또한, 화소부에서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)로서는, 실시 형태 6에서 나타내는 용량 소자(160)를 사용할 수 있다. 용량 소자(790)는 투광성을 갖기 때문에, 화소부(702)가 갖는 하나의 화소에 있어서 용량 소자(790)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 용량 값을 증대시킨 표시 장치로 할 수 있다.
또한, 도 39에서, 트랜지스터(750) 위에 절연막(764, 766, 768)이 설치되어 있다.
절연막(764, 766, 768)으로서는, 각각 실시 형태 7에 나타내는 절연막(114, 116, 118)과, 마찬가지의 재료 및 제작 방법에 의해 형성할 수 있다. 또한, 절연막(768) 위에 평탄화 막을 설치하는 구성으로 해도 된다. 평탄화 막으로서는, 실시 형태 8에 나타내는 절연막(119)과 마찬가지의 재료 및 제작 방법에 의해 형성할 수 있다.
또한, 배선(710)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정으로 형성된다. 또한, 배선(710)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극과 상이한 공정에서 형성된 도전막, 예를 들어 게이트 전극으로서 기능하는 도전막과 동시에 형성된 도전막으로 해도 된다. 배선(710)으로서, 예를 들어 구리를 포함하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적어, 대형 화면에서의 표시가 가능하게 된다.
또한, FPC 단자부(708)는, 접속 전극(760), 이방성 도전막(780) 및 FPC(716)를 갖는다. 또한, 접속 전극(760)은, 트랜지스터(750, 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정에서 형성된다. 또한, 접속 전극(760)은, FPC(716)가 갖는 단자와 이방성 도전막(780)을 통해서 전기적으로 접속된다.
또한, 제1 기판(701) 및 제2 기판(705)으로서는, 예를 들어 유리 기판을 사용할 수 있다. 또한, 제1 기판(701) 및 제2 기판(705)으로서, 실시 형태 7에서 나타내는 기판(102)과 마찬가지의 재료를 사용할 수 있다.
제2 기판(705)측에는, 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색 막(736)과, 차광막(738) 및 착색 막(736)에 접하는 절연막(734)이 설치된다.
또한, 제1 기판(701)과 제2 기판(705)의 사이에는, 구조체(778)가 설치된다. 구조체(778)는, 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 제1 기판(701)과 제2 기판(705)의 사이의 거리(셀 갭)를 제어하기 위해서 설치된다. 또한, 구조체(778)로서, 구상의 스페이서를 사용하고 있어도 된다.
또한, 본 실시 형태에서는, 구조체(778)를 제1 기판(701)측에 설치하는 구성에 대해서 예시했지만, 이것에 한정되지 않는다. 예를 들어, 제2 기판(705)측에 구조체(778)를 설치하는 구성, 또는 제1 기판(701) 및 제2 기판(705) 양쪽에 구조체(778)를 설치하는 구성으로 해도 된다.
표시 장치(700)는 액정 소자(775)를 갖는다. 액정 소자(775)는, 도전막(772), 도전막(774) 및 액정층(776)을 갖는다. 도전막(774)은, 제2 기판(705)의 제1 기판(701)과 대향하는 측에 설치되어, 대향 전극으로서의 기능을 갖는다. 표시 장치(700)는, 도전막(772)과 도전막(774)에 인가되는 전압에 의해, 액정층(776)의 배향 상태가 변함으로써 광의 투과, 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은, 트랜지스터(750)가 갖는 소스 전극 또는 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은, 절연막(768) 위에 형성되어 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 표시 장치(700)는, 제1 기판(701)측에 백라이트나 사이드 라이트 등을 설치하고, 액정 소자(775) 및 착색 막(736)을 개재해서 표시하는, 소위 투과형의 컬러 액정 표시 장치이다.
도전막(772)의 하방에는 절연막(768)을 개재해서 산화물 반도체 막(782)을 배치하고, 용량 소자(790)의 다른 쪽 전극으로 한다.
도전막(772, 774)으로서는, 가시광에 있어서 투광성이 있는 도전막 또는 가시광에 있어서 반사성이 있는 도전막을 사용할 수 있다. 가시광에 있어서 투광성이 있는 도전막으로서는, 예를 들어 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종을 포함하는 재료를 사용하면 된다. 또한, 도전막(772) 및 도전막(774)으로서, 실시 형태 6에서 나타내는 도전막(120)과 마찬가지의 재료를 사용할 수 있다. 또한, 산화물 반도체 막(782)으로서는, 실시 형태 6에서 나타내는 제2 산화물 반도체 막(111)과 마찬가지의 재료를 사용할 수 있다.
또한, 도 38 및 도 39에 나타내는 표시 장치(700)는, 예를 들어 도전막(772)을 가시광에 있어서 투과성이 있는 도전막을 사용함으로써, 투과형의 컬러 액정 표시 장치로 해도 되고, 도전막(772)을 가시광에 있어서 반사성이 있는 도전막을 사용함으로써, 반사형의 컬러 액정 표시 장치로 해도 된다. 나아가 반사성이 있는 막과 투과성이 있는 막을 조합한, 반투과형의 컬러 액정 표시 장치로 해도 되고, 또한 이들에 한정되지 않는다.
또한, 도 39에서 도시하지 않지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치해도 된다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용해도 된다.
또한, 도 39에서는 도전막(772)과 도전막(774)에 인가되는 전압에 의해, 액정층(776)의 배향 상태를 바꾸어서 광의 투과, 비투과를 제어시킴으로써 화상을 표시하는 방법을 나타내고 있지만, 도전막(772)과 산화물 반도체 막(782)의 사이에 형성된 가로 방향의 전계(제1 기판(701)에 대략 수평인 전계)에 의해 액정층(776)의 배향 상태를 바꾸어서 광의 투과, 비투과를 제어시킴으로써 화상을 표시하는 방법도 가능하다(도 41 참조). 이 방법의 경우, 도전막(772)과 산화물 반도체 막(782)에 의해 액정층의 배향 상태를 변화시키는 것이 가능하지만, 또한 도전막(774)을 제2 기판(705)에 설치하고, 도전막(774)에도 전위를 부여함으로써 액정층(776)의 배향 흐트러짐을 억제하는 것이 가능하다.
여기에서 상술한 가로 방향의 전계와 액정층의 배향의 흐트러짐에 대해서, 도 1, 도 41 및 도 42를 사용해서 나타낸다.
예를 들어, 실시 형태 1에 도시하는 도 1의 전극 배치의 경우에는, 도전막(21a)으로부터 산화물 반도체 막(19b)에의, 또한 도 42에 나타내는 전극 배치의 경우, 도전막(21c)으로부터의 산화물 반도체 막(19c)에의 전계의 영향 때문에 액정층(776)의 배향의 흐트러짐이 발생하기 쉽다. 그러나, 제2 기판(705)에 설치된 도전막(774)에 전위를 부여함으로써, 도전막(21a), 또는 도전막(21c)으로부터의 전계의 확대를 억제하는 것이 가능하게 되고, 액정층(776)의 배향의 흐트러짐에 의한 광 누설이 저감되므로, 표시 장치의 표시 품위의 향상이 가능하게 된다. 또한, 도 42에서, 산화물 반도체 막(19c)은, 화소 전극의 기능을 갖고, 도전막(29b)은, 코먼 전극의 기능을 갖는다. 또한, 도전막(13b)은, 주사선으로서의 기능을 갖고, 산화물 반도체 막(19d)에는 채널 영역이 형성된다.
도 41에서는 도전막(772)이 절연막(768)을 개재해서 산화물 반도체 막(782)의 상방에 형성되는 경우를 나타내고 있다. 또한, 도 41에서는, 도전막(772)이 코먼 전극의 기능을 갖고, 산화물 반도체 막(782)이 화소 전극의 기능을 갖는 예를 나타내고 있지만, 산화물 반도체 막(782)이 코먼 전극의 기능을 갖고, 도전막(772)이 화소 전극의 기능을 갖고 있어도 된다(도 40 참조).
<외부에 설치하는 보호막>
또한, 표시 장치(700)의 외측 표면에 도 43에 도시하는 바와 같이 보호막(717)을 형성해도 된다. 보호막(717)의 성막 방법으로서는, 일례로서는, Atomic Layer Deposition법(이하, 「ALD법」이라고 표기함)에 의해 성막하는 것이 바람직하다.
ALD법은, 성막면에 대하여 매우 균일하게 성막할 수 있다. ALD법을 사용함으로써, 예를 들어 산화알루미늄, 산화하프늄, 산화지르코늄, 산화티타늄, 산화아연, 산화인듐, 산화주석, 산화인듐 주석(ITO), 산화탄탈, 산화 실리콘, 산화망간, 산화니켈, 산화에르븀, 산화코발트, 산화텔루륨, 티타늄산바륨, 질화티타늄, 질화탄탈륨, 질화알루미늄, 질화텅스텐, 질화코발트, 질화망간, 질화하프늄 등을 보호막으로서 성막할 수 있다. 또한, 보호막은 절연막에 한정되지 않고, 도전막을 성막해도 된다. 예를 들어, 루테늄, 백금, 니켈, 코발트, 망간, 구리 등을 성막할 수 있다.
또한, FPC 단자부(708) 등, 전기적으로 접속하는 부분에 대해서는, 보호막(717)이 성막되지 않도록 마스킹하는 것이 바람직하다. 마스킹하는 방법으로서는, 유기 막, 무기 막, 금속 등을 사용할 수 있다. 예를 들어, 산화 실리콘, 산화질화 실리콘, 산화갈륨, 산화질화 갈륨, 산화이트륨, 산화질화 이트륨, 산화하프늄, 산화질화 하프늄 등의 산화물 절연막, 질화 실리콘, 질화알루미늄 등의 질화물 절연막, 포토레지스트, 폴리이미드 수지, 아크릴 수지, 폴리이미드 아미드 수지, 벤조시클로부텐 수지, 폴리아미드 수지, 에폭시 수지 등의 유기 재료를 사용할 수 있다. 이들 막을 마스크로서 사용한 경우에는, 당해 보호막을 성막한 후에 제거할 수 있다.
또한, ALD법에 의해 보호막(717)이 성막되는 영역을 메탈 마스크로 마스킹할 수 있다. 당해 메탈 마스크는, 철, 크롬, 니켈, 코발트, 텅스텐, 몰리브덴, 알루미늄, 구리, 탄탈륨, 티타늄에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용해서 형성할 수 있다. 메탈 마스크는 표시 패널과 근접시켜도 되고, 접촉시켜도 된다.
ALD법으로 형성되는 막은, 매우 균일해서, 치밀한 막을 형성할 수 있다. 표시 패널의 측면부에 ALD법으로 형성한 보호막(717)을 형성함으로써, 수분 등의 외적 성분의 침입을 억제할 수 있다. 그 결과, 트랜지스터 특성의 변동을 억제할 수 있고, 주변 회로의 동작을 안정시킬 수 있다. 또한, 프레임폭 협소화가 가능하게 되어, 화소 영역의 확대, 나아가 표시 장치를 고정밀화할 수 있다.
액정층(776)에 사용하는 액정으로서는, 실시 형태 1에 나타내는 액정 소자(51)에 사용하는 액정의 기재를 참조할 수 있다.
또한, 액정 소자를 갖는 표시 장치의 구동 방법으로서는, 실시 형태 6, 13에 나타내는 각종 구동 방법을 적용할 수 있다.
본 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합해서 사용할 수 있다.
(실시 형태 12)
<톱 게이트형 트랜지스터>
본 실시 형태에서는, 상기 실시 형태에서 예시한 투과형 표시 장치로서 적용 가능한 표시 장치의 다른 구성예에 대해서 설명한다.
도 44의 (A)에, 표시 장치(300)의 상면 개략도를 나타낸다. 또한, 도 44의 (B)에 도 44의 (A)의 절단선 A1-A2 사이, A3-A4 사이 및 A5-A6 사이의 단면 개략도를 나타낸다. 또한, 도 44의 (A)에는, 명료화를 위해서, 구성 요소의 일부를 생략해서 나타내고 있다.
표시 장치(300)는, 기판(301)의 상면에, 표시부(302), 신호선 구동 회로(303), 주사선 구동 회로(304) 및 외부 접속 단자(305)를 갖는다.
표시부(302)에는, 액정 소자(314)를 구비한다. 액정 소자(314)는, 기판면에 대하여 가로 방향으로 발생하는 전계에 의해 액정의 배향이 제어된다.
표시 장치(300)는, 절연층(332), 절연층(334), 절연층(338), 절연층(341), 절연층(342), 트랜지스터(311), 트랜지스터(312), 액정 소자(314), 전극(343), 전극(352), 전극(360), 액정(353), 컬러 필터(327), 차광층(328) 등을 갖고 있다.
화소에는 적어도 하나의 스위칭용의 트랜지스터(312)와, 전극(343)과 전극(360)으로 구성하는 유지 용량을 갖는다. 또한 트랜지스터(312)의 소스 전극 또는 드레인 전극의 한쪽에 전기적으로 접속하는 전극(343)이 설치되어 있다.
전극(352)이 컬러 필터(327) 위에 설치되어 있다.
전극(343)에는, 투광성의 도전성 재료를 사용해도 되고, 반사성의 도전성 재료를 사용해도 된다.
컬러 필터(327)는, 전극(343), 전극(352) 및 전극(360)과 중첩되도록 설치된다. 또한 차광층(328)은, 컬러 필터(327)의 측면을 덮어서 설치되어 있다. 도 44의 (B)에서는, 컬러 필터(327)가 기판(321) 위에 설치되는 구성을 나타내고 있지만, 컬러 필터의 배치는 이 위치에 한정되지 않는다.
기판(301)과 기판(321)의 사이에는, 액정(353)이 설치되어 있다. 전극(343)과 전극(360)의 사이에 전압을 인가함으로써, 전계가 발생하고, 해당 전계에 의해 액정(353)의 배향이 제어되고, 광의 편광을 화소 단위로 제어함으로써, 화상을 표시할 수 있다. 전극(343)이 반사성의 전극이라면, 외부로부터 입사한 광의 반사광량을 제어해서 화상을 표시할 수 있다.
액정(353)과 접하는 면에는, 액정(353)의 배향을 제어하기 위한 배향막이 설치되어 있는 것이 바람직하다. 배향막에는 투광성의 재료를 사용한다. 또한, 여기서는 도시하지 않지만, 기판(321) 및 기판(301)의 액정 소자(314)에서 보아 외측의 면에 편광판을 설치한다.
액정(353)으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 강유전 액정, 반강유전 액정 등을 사용할 수 있다. 또한, 블루상을 나타내는 액정을 사용하면, 배향막이 불필요하고, 또한 넓은 시야각이 얻어지기 때문에 바람직하다.
또한, 액정 소자(314)로 화상 표시를 행하는 경우에, 필요에 따라 전극(352)을 설치하면, 액정의 배향성이 향상되는 경우가 있다. 도 44의 (B)에는 전극(352)을 설치하는 경우를 나타낸다. 이 경우, 전극(352)으로서 투광성의 도전성 재료를 사용하는 것이 바람직하다. 투광성의 도전성 재료를 사용하면, 화소의 개구율을 높일 수 있기 때문에 바람직하다.
또한, 액정(353)으로서 점도가 낮고, 유동성이 높은 재료를 사용하는 것이 바람직하다.
또한, 본 구성예에서는 액정 소자의 구성은, TN(Twisted Nematic) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetricaligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
표시 장치(300)에 설치되는 트랜지스터(트랜지스터(311), 트랜지스터(312) 등)는 톱 게이트형의 트랜지스터이다. 각 트랜지스터는, 반도체층(335)과, 게이트 절연층으로서 기능하는 절연층(334)과, 게이트 전극(333)을 갖는다. 또한 게이트 전극(333)을 덮는 절연층(338)이 설치되고, 절연층(334) 및 절연층(338)에 형성된 개구부를 통해서 반도체층(335)과 접하는 한 쌍의 전극(336)을 구비한다.
여기서, 반도체층(335)으로서, 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체로서는, 예를 들어 상기 실시 형태에서 예시한 산화물 반도체를 사용할 수 있다.
또한, 반도체층(335)은, 채널로서 기능하는 영역보다도 저저항화된 소스 영역 또는 드레인 영역으로서 기능하는 영역을 갖고 있어도 된다. 예를 들어, 소스 영역 및 드레인 영역은, 한 쌍의 전극(336)과 접하는 부분에 형성하거나 또는 채널로서 기능하는 영역을 사이에 두고 형성할 수 있다. 예를 들어, 상기 실시 형태에서 예시한 방법에 의해, 소스 영역 또는 드레인 영역을 저항률이 제어된 영역으로 하면 된다.
반도체층(335)에 산화물 반도체를 사용함으로써, 예를 들어 다결정 실리콘 등에 비해 저온에서 편차가 작은 트랜지스터를 대면적으로 제작할 수 있다.
또한, 전극(360)으로서, 산화물 반도체를 사용해도 된다.
또한, 본 발명의 일 형태는, 화소에 능동 소자를 갖는 액티브 매트릭스 방식, 또는, 화소에 능동 소자를 갖지 않는 패시브 매트릭스 방식을 사용할 수 있다.
액티브 매트릭스 방식에서는, 능동 소자(능동 소자, 비선형 소자)로서, 트랜지스터뿐만 아니라, 다양한 능동 소자(능동 소자, 비선형 소자)를 사용할 수 있다. 예를 들어, MIM(Metal Insulator Metal), 또는 TFD(Thin Film Diode) 등을 사용하는 것도 가능하다. 이들 소자는, 제조 공정이 적기 때문에, 제조 비용의 저감, 또는 수율의 향상을 도모할 수 있다. 또는, 이들 소자는, 소자의 사이즈가 작기 때문에, 개구율을 향상시킬 수 있고, 저소비 전력화나 고휘도화를 도모할 수 있다.
액티브 매트릭스 방식 이외의 것으로서, 능동 소자(능동 소자, 비선형 소자)를 사용하지 않는 패시브 매트릭스형을 사용하는 것도 가능하다. 능동 소자(능동 소자, 비선형 소자)를 사용하지 않기 때문에, 제조 공정이 적으므로, 제조 비용의 저감, 또는 수율의 향상을 도모할 수 있다. 또는, 능동 소자(능동 소자, 비선형 소자)를 사용하지 않기 때문에, 개구율을 향상시킬 수 있고, 저소비 전력화, 또는 고휘도화 등을 도모할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절히 조합할 수 있다.
(실시 형태 13)
본 실시 형태에서는, 본 발명의 일 형태의 표시 장치 및 해당 표시 장치의 구동 방법에 대해서, 도 45 내지 도 48을 사용해서 설명을 행한다.
또한, 본 발명의 일 형태의 표시 장치는, 정보 처리부, 연산부, 기억부, 표시부 및 입력부 등을 갖고 있어도 된다.
또한, 본 발명의 일 형태의 표시 장치에 있어서, 동일 화상(정지 화상)을 연속해서 표시하는 경우, 동일 화상의 신호를 기입하는(리프레시한다고도 함) 횟수를 저감함으로써, 소비 전력의 저감을 도모할 수 있다. 또한, 리프레시를 행하는 빈도를 리프레시 레이트(주사 주파수, 수직 동기 주파수라고도 함)라고 한다. 이하에서는, 리프레시 레이트를 저감하여, 눈의 피로가 적은 표시 장치에 대해서 설명한다.
눈의 피로에는, 신경계의 피로와, 근육계의 피로의 2종류가 있다. 신경계의 피로는, 표시 장치의 발광, 점멸 화면을, 장시간 계속해서 봄으로써, 그 밝기가 눈의 망막이나 신경, 뇌를 자극해서 피곤하게 하는 것이다. 근육계의 피로는, 핀트 조절할 때 사용하는 모양체의 근육을 혹사함으로써 피로하게 하는 것이다.
도 45의 (A)에, 종래의 표시 장치의 표시 방법을 나타내는 모식도를 나타낸다. 도 45의 (A)에 도시한 바와 같이, 종래의 표시 장치에서는, 1초간 60회의 화상의 재기입이 행하여지고 있다. 이러한 화면을 장시간 계속해서 봄으로써, 사용자의 눈의 망막이나 신경, 뇌를 자극해서 눈의 피로가 야기될 우려가 있었다.
본 발명의 일 형태의 표시 장치에서는, 표시 장치의 화소부에, 산화물 반도체를 사용한 트랜지스터, 예를 들어 CAAC-OS를 사용한 트랜지스터를 적용한다. 당해 트랜지스터의 오프 전류는, 매우 작다. 따라서, 표시 장치의 리프레시 레이트를 낮추어도, 표시 장치의 휘도의 유지가 가능하게 된다.
즉, 도 45의 (B)에 도시하는 바와 같이, 예를 들어 5초간 1회의 화상의 재기입이 가능하게 되기 때문에, 최대한 오랜 시간 동일한 화상을 보는 것이 가능하게 되고, 사용자에게 시인되는 화면의 깜박거림이 저감된다. 이에 의해, 사용자의 눈의 망막이나 신경, 뇌의 자극이 저감되어, 신경계의 피로가 경감된다.
또한, 도 46의 (A)에 도시한 바와 같이, 1 화소의 사이즈가 큰 경우(예를 들어 정세도가 150ppi 미만인 경우), 표시 장치에 표시된 문자는 흐릿해져버린다. 표시 장치에 표시된 흐릿해진 문자를 장시간 계속해서 보면, 모양체의 근육이, 끊임없이 핀트를 맞추려고 움직이고 있음에도 불구하고, 핀트를 맞추기 어려운 상태가 계속되게 되어, 눈에 부담을 주어버릴 우려가 있다.
이에 반해, 도 46의 (B)에 도시한 바와 같이, 본 발명의 일 형태에 관한 표시 장치에서는, 1 화소의 사이즈가 작고 고정밀의 표시가 가능하게 되기 때문에, 치밀하고 매끄러운 표시로 할 수 있다. 이에 의해, 모양체의 근육이, 핀트를 맞추기 쉬워지기 때문에, 사용자의 근육계의 피로가 경감된다. 표시 장치의 해상도를 150ppi 이상, 바람직하게는 200ppi 이상, 더욱 바람직하게는 300ppi 이상으로 함으로써, 사용자의 근육계의 피로를 효과적으로 저감할 수 있다.
또한, 눈의 피로를 정량적으로 측정하는 방법이 검토되고 있다. 예를 들어, 신경계의 피로의 평가 지표로서는, 임계 융합 주파수(CFF: Critical Flicker(Fusion) Frequency) 등이 알려져 있다. 또한, 근육계의 피로의 평가 지표로서는, 조절 시간이나 조절 근점 거리 등이 알려져 있다.
그 밖에, 눈의 피로를 평가하는 방법으로서, 뇌파 측정, 서모그래피법, 깜박임의 횟수 측정, 눈물량의 평가, 동공의 수축 반응 속도의 평가나, 자각 증상을 조사하기 위한 설문 등이 있다.
예를 들어, 상기 다양한 방법에 의해, 본 발명의 일 형태의 표시 장치의 구동 방법을 평가할 수 있다.
<표시 장치의 구동 방법>
여기서, 본 발명의 일 형태의 표시 장치의 구동 방법에 대해서, 도 47을 사용해서 설명한다.
[이미지 정보의 표시예]
이하에서는, 2개의 서로 다른 이미지 정보를 포함하는 화상을 이동시켜서 표시하는 예에 대해 나타낸다.
도 47의 (A)에는, 표시부(450)에 윈도우(451)와, 윈도우(451)에 표시된 정지 화상인 제1 화상(452a)이 표시되어 있는 예를 나타내고 있다.
이때, 제1 리프레시 레이트로 표시를 행하고 있는 것이 바람직하다. 또한, 제1 리프레시 레이트로서는, 1.16×10-5Hz(1일에 약 1회의 빈도) 이상 1Hz 이하, 또는 2.78×10-4Hz(1시간에 약 1회의 빈도) 이상 0.5Hz 이하, 또는 1.67×10-2Hz(1분간에 약 1회의 빈도) 이상 0.1Hz 이하로 할 수 있다.
이와 같이, 제1 리프레시 레이트를 매우 작은 값으로 설정하고, 화면의 재기입 빈도를 저감함으로써, 실질적으로 깜박거림을 발생하지 않는 표시를 실현할 수 있어, 더 효과적으로 사용자의 눈의 피로를 저감할 수 있다.
또한, 윈도우(451)는, 예를 들어 화상 표시 어플리케이션 소프트를 실행함으로써 표시되고, 화상을 표시하는 표시 영역을 포함한다.
또한, 윈도우(451)의 하부에는, 서로 다른 이미지 정보로 표시를 전환하기 위한 버튼(453)을 갖는다. 사용자가 버튼(453)을 선택하는 조작을 행함으로써, 화상을 이동시키는 명령을 표시 장치의 정보 처리부에 부여할 수 있다.
또한, 사용자의 조작 방법은 입력 수단에 따라서 설정하면 된다. 예를 들어 입력 수단으로서 표시부(450)에 중첩되어 설치된 터치 패널을 사용하는 경우에는, 손가락이나 스타일러스 등에 의해 버튼(453)을 터치하는 조작이나, 화상을 슬라이드시키는 제스처 입력을 행함으로써 조작할 수 있다. 제스처 입력이나 음성 입력을 사용하는 경우에는, 반드시 버튼(453)을 표시하지 않아도 된다.
화상을 이동시키는 명령을 표시 장치의 정보 처리부가 수취하면, 윈도우(451) 내에 표시된 화상의 이동이 개시된다(도 47의 (B)).
또한, 도 47의 (A)의 시점에서 제1 리프레시 레이트로 표시를 행하고 있었을 경우에는, 화상의 이동 전에, 리프레시 레이트를 제2 리프레시 레이트로 변경하면 바람직하다. 제2 리프레시 레이트는, 동화상의 표시를 행하기 위해서 필요한 값이다. 예를 들어, 제2 리프레시 레이트는, 30Hz 이상 960Hz 이하, 바람직하게는 60Hz 이상 960Hz 이하, 보다 바람직하게는 75Hz 이상 960Hz 이하, 보다 바람직하게는 120Hz 이상 960Hz 이하, 보다 바람직하게는 240Hz 이상 960Hz 이하로 할 수 있다.
제2 리프레시 레이트를, 제1 리프레시 레이트보다도 높은 값으로 설정함으로써, 동화상을 보다 매끄럽게 자연스럽게 표시할 수 있다. 또한 재기입에 수반하는 깜박거림(플리커라고도 함)이 사용자에게 시인되는 것이 억제되기 때문에, 사용자의 눈의 피로를 저감할 수 있다.
이때, 윈도우(451) 내에 표시되는 화상은, 제1 화상(452a)과, 다음으로 표시해야 할 제2 화상(452b)이 결합된 화상이다. 윈도우(451) 내에는, 이 결합된 화상이 일 방향(여기서는 좌측 방향)으로 이동하도록, 일부의 영역이 표시된다.
또한, 결합된 화상의 이동과 함께, 윈도우(451) 내에 표시된 화상의 휘도가 초기(도 47의 (A)의 시점)의 휘도에 비해 단계적으로 저하된다.
도 47의 (C)는, 윈도우(451) 내에 표시된 화상이, 소정 좌표에 도달한 시점을 나타내고 있다. 따라서, 이 시점에서 윈도우(451) 내에 표시된 화상의 휘도가 가장 낮다.
또한, 도 47의 (C)에서는, 소정 좌표로서, 제1 화상(452a)과 제2 화상(452b) 각각이, 절반씩 표시되어 있는 좌표로 했지만, 이것에 한정되지 않고, 사용자가 자유롭게 설정 가능하게 하는 것이 바람직하다.
예를 들어, 화상의 초기 좌표로부터 최종 좌표까지의 거리에 대한, 초기 좌표로부터의 거리의 비가 0보다 크고, 1 미만인 좌표를 소정 좌표로 설정하면 된다.
또한, 화상이 소정 좌표에 달했을 때의 휘도에 대해서도, 사용자가 자유롭게 설정 가능하게 하는 것이 바람직하다. 예를 들어, 화상이 소정 좌표에 달했을 때의 휘도의, 초기의 휘도에 대한 비가 0 이상 1 미만, 바람직하게는 0 이상 0.8 이하, 보다 바람직하게는 0 이상 0.5 이하 등으로 설정하면 된다.
계속해서, 윈도우(451) 내에는, 결합된 화상이 이동하면서 휘도가 단계적으로 상승하도록 표시된다(도 47의 (D)).
도 47의 (E)는, 결합된 화상의 좌표가 최종 좌표에 달한 시점을 나타내고 있다. 윈도우(451) 내에는, 제2 화상(452b)만이, 초기의 휘도와 동등한 휘도로 표시되어 있다.
또한, 화상의 이동이 완료된 후에, 리프레시 레이트를 제2 리프레시 레이트에서, 제1 리프레시 레이트로 변경하는 것이 바람직하다.
이러한 표시를 행함으로써, 화상의 이동을 사용자가 눈으로 쫓았다고 해도, 해당 화상의 휘도가 저감되어 있기 때문에, 사용자의 눈의 피로를 저감할 수 있다. 따라서, 이러한 구동 방법을 사용함으로써, 눈을 편안하게 하는 표시를 실현할 수 있다.
[문서 정보의 표시예]
이어서, 표시 윈도우의 크기보다도 큰 문서 정보를 스크롤시켜서 표시하는 예에 대해서 설명한다.
도 48의 (A)에는, 표시부(450)에 윈도우(455)와, 윈도우(455)에 표시된 정지 화상인 문서 정보(456)의 일부가 표시되어 있는 예를 나타내고 있다.
이때, 상기 제1 리프레시 레이트로 표시를 행하고 있는 것이 바람직하다.
윈도우(455)는, 예를 들어 문서 표시 어플리케이션 소프트, 문서 작성 어플리케이션 소프트 등을 실행함으로써 표시되고, 문서 정보를 표시하는 표시 영역을 포함한다.
문서 정보(456)는, 그 화상의 크기가 윈도우(455)의 표시 영역보다도 세로 방향으로 크다. 따라서 윈도우(455)에는, 그 일부의 영역만이 표시되어 있다. 또한, 도 48의 (A)에 도시한 바와 같이, 윈도우(455)는, 문서 정보(456)의 어느 영역이 표시되어 있는지를 나타내는 스크롤바(457)를 구비하고 있어도 된다.
입력부에 의해 화상을 이동시키는 명령(여기서는, 스크롤 명령이라고도 함)이 표시 장치에 부여되면, 문서 정보(456)의 이동이 개시된다(도 48의 (B)). 또한, 표시되는 화상의 휘도가 단계적으로 저하된다.
또한, 도 48의 (A)의 시점에서 제1 리프레시 레이트로 표시를 행하고 있었을 경우에는, 문서 정보(456)의 이동 전에, 리프레시 레이트를 제2 리프레시 레이트로 변경하면 바람직하다.
여기에서는, 윈도우(455) 내에 표시되는 화상의 휘도뿐만 아니라, 표시부(450)에 표시되는 화상 전체의 휘도가 저하되는 모습을 나타내고 있다.
도 48의 (C)는, 문서 정보(456)의 좌표가 소정 좌표에 달한 시점을 나타내고 있다. 이때, 표시부(450)에 표시되는 화상 전체의 휘도는 가장 낮아진다.
계속해서, 윈도우(455) 내에는, 문서 정보(456)가 이동하면서 표시된다(도 48의 (D)). 이때, 표시부(450)에 표시되는 화상 전체의 휘도는 단계적으로 상승한다.
도 48의 (E)는, 문서 정보(456)의 좌표가 최종 좌표에 달한 시점을 나타내고 있다. 윈도우(455) 내에는, 문서 정보(456)의 초기에 표시된 영역과는 상이한 영역이, 초기의 휘도와 동등한 휘도로 표시된다.
또한, 문서 정보(456)의 이동이 완료된 후에, 리프레시 레이트를 제1 리프레시 레이트로 변경하는 것이 바람직하다.
이러한 표시를 행함으로써, 화상의 이동을 사용자가 눈으로 쫓았다고 해도, 해당 화상의 휘도가 저감되어 있기 때문에, 사용자의 눈의 피로를 저감할 수 있다. 따라서, 이러한 구동 방법을 사용함으로써, 눈을 편안하게 하는 표시를 실현할 수 있다.
특히, 문서 정보 등의 콘트라스트가 높은 표시는, 사용자의 눈의 피로가 보다 현저해지기 때문에, 문서 정보의 표시에 이러한 구동 방법을 적용하는 것은 보다 바람직하다.
본 실시 형태는, 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 14)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치를 갖는 표시 모듈 및 전자 기기에 대해서, 도 49 및 도 50을 사용해서 설명을 행한다.
도 49에 나타내는 표시 모듈(8000)은, 상부 커버(8001)와 하부 커버(8002)와의 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다.
본 발명의 일 형태의 표시 장치는, 예를 들어 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004) 및 표시 패널(8006)의 사이즈로 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩해서 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖게 하도록 하는 것도 가능하다. 또한, 표시 패널(8006)의 각 화소 내에 광 센서를 설치하고, 광학식의 터치 패널로 하는 것도 가능하다.
백라이트(8007)는 광원(8008)을 갖는다. 또한, 도 49에서, 백라이트(8007) 위에 광원(8008)을 배치하는 구성에 대해서 예시했지만, 이것에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 해도 된다. 또한, 유기 EL 소자 등의 자발광형의 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에는, 백라이트(8007)를 설치하지 않는 구성으로 해도 된다.
프레임(8009)은, 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의해 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한 프레임(8009)은, 방열판으로서의 기능을 갖고 있어도 된다.
프린트 기판(8010)은, 전원 회로, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 되고, 별도 설치한 배터리(8011)에 의한 전원이어도 된다. 배터리(8011)는, 상용 전원을 사용하는 경우에는, 생략 가능하다.
또한, 표시 모듈(8000)은, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가해서 설치해도 된다.
도 50의 (A) 내지 도 50의 (G)는, 전자 기기를 도시하는 도면이다. 이들 전자 기기는, 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008) 등을 가질 수 있다.
도 50의 (A)는 모바일 컴퓨터이며, 상술한 것 이외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 50의 (B)는 기록 매체를 구비한 휴대형의 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것 이외에, 제2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 50의 (C)는 고글형 디스플레이이며, 상술한 것 이외에, 제2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 50의 (D)는 휴대형 유기기이며, 상술한 것 이외에, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 50의 (E)는, 텔레비전 수상 기능을 구비한 디지털 카메라이며, 상술한 것 이외에, 안테나(5014), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 50의 (F)는 휴대형 유기기이며, 상술한 것 이외에, 제2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 50의 (G)는 운반형 텔레비전 수상기이며, 상술한 것 이외에, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다.
도 50의 (A) 내지 도 50의 (G)에 나타내는 전자 기기는, 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동화상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 일자 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용해서 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용해서 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기에 있어서는, 하나의 표시부를 주로 해서 화상 정보를 표시하고, 별도의 하나의 표시부를 주로 해서 문자 정보를 표시하는 기능, 또는, 복수의 표시부에 시차를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 갖는 전자 기기에 있어서는, 정지 화상을 촬영하는 기능, 동화상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 50의 (A) 내지 도 50의 (G)에 나타내는 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시 형태에서 설명한 전자 기기는, 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 해당 표시부에, 다른 실시 형태에서 나타낸 표시 장치를 적용할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명의 일 형태인 액정 소자의 화소에서의 액정의 배향 상태의 계산을 행하였다. 결과를 도 51, 도 52에 나타내었다.
도 51은, 도 1에 모식적으로 도시한 전극 구조의 화소 및 비교예의 전극 구조의 화소에 대하여 계산을 행한 결과이다. 계산에는 신 테크 제조 액정 배향 시뮬레이터 「LCD Master」를 사용하였다. 본 실시예에서의 계산 조건으로서, 화소 영역을 174㎛×55.5㎛, 액정층의 두께를 3.2㎛, 액정의 광학적 이방성(Δn)=0.0998, 유전율 이방성(Δε)=-3.0, 코먼 전극 폭을 3.0㎛, 화소 전극 폭을 3.0㎛로 하고, 액정의 초기 배향 방향은 주사선에 평행한 방향이며, 액정층을 사이에 둔 상하의 기판의 배향 처리는 안티 패러렐 배향인 것으로 하였다. 또한 전극에 부여하는 전위를 표 1과 같이 설정하였다.
Figure pat00002
도 51은, 계산에 사용한 화소의 상면 모식도와, 계산에 의해 얻어진 화소 전극 위의 액정의 투과 광의 이차원 분포를 나타낸 것이다. 도 51의 (A)는 전극에 굴곡부를 설치하지 않은 경우의 화소의 상면 모식도, 도 51의 (B)는 도 51의 (A)의 전극 구조의 경우의 액정의 투과 광의 이차원 분포이다. 또한, 도 51의 (C)는 전극에 굴곡부(1001)를 설치한 경우의 화소의 상면 모식도, 도 51의 (D)는 도 51의 (C)의 전극 구조의 경우의 액정의 투과광의 이차원 분포이다. 액정의 투과 광의 이차원 분포에 대해서는 흑백의 계조로 밝기를 나타내고 있고, 보다 하얗게 될수록 밝아지는, 즉, 투과율이 향상되는 것을 나타내고 있다.
도 51의 (B)에는 배향 불량부(1003)가 인정되지만, 전극에 굴곡부(1001)를 설치한 도 51의 (D)에서는 해당 배향 불량부를 축소 또는 제거할 수 있었다. 따라서, 전극에 굴곡부를 설치함으로써, 액정의 배향 불량이 저감되어, 투과광 분포가 개선되는 것을 확인할 수 있었다.
또한, 신호선의 전위가 화소에 대하여 영향을 미치고, 그 결과 액정의 배향이 흐트러져서 투과율 분포가 변화하는 상태를 조사하기 위해서, 신호선과 코먼 전극의 간격을 2가지로 해서 계산을 행하였다. 도 52에 결과를 나타낸다.
도 52의 (A), (B)는, 신호선과 코먼 전극의 간격을 6㎛로 한 경우의 액정의 투과광의 이차원 분포이며, 도 52의 (A)에서의 영역 a는, 흑색 표시에 대응하는 전극 전위를 인가한 화소의 계산 결과를, 영역 b는 백색 표시에 대응하는 전극 전위를 인가한 화소의 계산 결과를 나타낸 것이다. 또한, 도 52의 (B)는, 신호선과 코먼 전극의 간격을 1㎛로 한 경우의 액정의 투과광의 이차원 분포이며, 도 52의 (B)에서의 영역 c는, 흑색 표시의 상태에 대응하는 전극 전위를 인가한 화소의 계산 결과를, 영역 d는 백색 표시에 대응하는 전극 전위를 인가한 화소의 계산 결과를 나타낸 것이다.
도 52의 (A)의 영역 a, 도 52의 (B)의 영역 c에 도시한 바와 같이, 신호선과 코먼 전극의 간격이 좁은 구성이 광 누설 부분(1005)이 더 작게 되어 있는 것을 알 수 있다.
즉, 신호선과 코먼 전극의 간격을 좁게 함으로써 액정의 배향 혼란에 의한 광 누설을 억제할 수 있음을 확인할 수 있었다. 이것은 코먼 전극의 전계에 의해, 신호선의 전계를 차폐함으로써 화소에의 영향이 저감되기 때문이다.
[실시예 2]
본 실시예에서는, 본 발명의 일 형태인 액정 소자의 화소에서의 액정의 배향 상태의 계산을 행하였다. 결과를 도 53에 나타내었다.
도 42에 모식적으로 도시한 화소 전극에 대하여 계산을 행하였다. 계산에는 신 테크 제조 액정 배향 시뮬레이터 「LCD Master」를 사용하였다. 본 실시예에서의 계산 조건으로서, 화소 영역을 174㎛×58㎛, 액정층의 두께를 4.0㎛, 액정의 광학적 이방성(Δn)=0.0998, 유전율 이방성(Δε)=-3.0, 화소 전극 및 코먼 전극의 폭을 3.0㎛, 화소 전극에서 인접하는 2개의 빗살 부분의 사이의 거리를 5.0㎛, 코먼 전극에 있어서 인접하는 2개의 빗살 부분의 사이의 거리를 5.0㎛로 하고, 액정의 초기의 배향 방향은 주사선에 대하여 틸트각이 5°를 이루는 방향이며, 액정층을 사이에 끼우는 상하의 기판의 배향 처리는 안티 패러렐 배향인 것으로 하였다. 또한 전극에 부여하는 전위를 표 2와 같이 설정하였다.
Figure pat00003
계산에 의해, 화소의 투과율과, 화소 전극과 코먼 전극의 사이에 인가하는 전압과의 관계(이하, VT 특성이라 나타냄)를 구하였다. 또한, 본 실시예에서는, 신호선의 전위를 변화시킨 경우의 투과율의 비교를 행하였다. 결과를 도 53의 (A), (B)에 나타내었다. 도 53의 (A), (B)의 종축에 나타내는 규격화 투과광 강도에 대해서 설명한다. 실제로 표시 장치로서 이용하는 상태와 같이, 한 쌍의 편광판을 직교시키고, 한 쌍의 직교시킨 편광판의 사이에 액정 소자를 끼운 경우의 광 투과량을 X라고 하고, 그에 반해, 한 쌍의 편광판의 광의 투과축, 또는 광의 흡수축을 평행(패러렐 니콜)이 되도록 배치하고, 액정 소자를 한 쌍의 편광판의 사이에 끼우지 않는 상태로 했을 때의 투과량을 Y라고 할 때, 식 (2)에서 얻어지는 값이 규격화 투과광 강도이다.
[수학식 2]
규격화 투과광 강도[％]=X/Y×100 (2)
또한, 횡축에 나타내는 화소 전위는, 화소 전극과 코먼 전극 각각에 인가되는 전위의 차를 나타낸다. 단위는 V(볼트)이다.
또한 비교를 위해서, 대향 전극을 배치해서 대향 전극에 전위를 부여하지 않는 경우(도 53의 (A)), 전위를 부여한 경우(도 53의 (B))를 평가하였다.
대향 전극을 배치해서 대향 전극에 전위를 부여하지 않는 경우와, 전위를 부여한 경우를 비교하면, 대향 전극에 전위를 부여한 경우에는, 신호선 전위가 0V일 때의 VT 특성(도 53의 (B)의 파선(1012))과 신호선 전위가 6V일 때의 VT 특성(도 53의 (B)의 실선(1013))에 어긋남은 없었다(도 53의 (B)에서는 파선(1012)과 실선(1013)이 중첩되어 있음). 그러나, 도 53의 (A)에 나타내는 바와 같이, 대향 전극에 전위를 부여하지 않으면, 신호선 전위가 0V일 때의 VT 특성(도의 파선(1010)), 신호선 전위가 6V일 때의 VT 특성(도면의 실선(1011))에 어긋남이 발생하는 것을 알았다.
도 53의 (C), (D)에서, 종축은 신호선의 전위가 0V인 경우의 투과광 강도와 6V인 경우의 투과광 강도의 어긋남을 계조의 어긋남으로서 나타내고 있다. 또한 횡축에 나타내는 화소 전위는, 화소 전극과 코먼 전극 각각에 인가되는 전위의 차를 나타낸다. 대향 전극에 전위를 부여한 경우에는 계조 어긋남량을 나타내는 선(1008)이 나타내는 바와 같이, 2 계조 이내에 수용되었지만, 대향 전극에 전위를 부여하지 않는 경우에는, 계조 어긋남량을 나타내는 선(1009)이 나타내는 바와 같이 5 계조까지 확대되었다.
일반적으로 이용자가 인식할 수 있는 계조의 어긋남량의 한계는 2 계조 정도로 되어 있고, 2 계조 이내라면, 계조의 어긋남은 없는 것으로서 이용자는 인식한다. 또한, 표시 장치에서 계조 어긋남이 일정한 시간 주기로 반복되면, 이용자는 표시의 깜박거림으로서 인식하므로, 계조 어긋남을 이용자가 인식하지 못할 정도로 저감할 필요가 있다.
본 실시예에 의해, 도 42에 나타내는 화소 전극의 배치 방법에 의해, 표시의 깜박거림이 억제되는 것으로 나타났다.
[실시예 3]
본 실시예에서는, 실시예 2에서 액정의 배향을 계산해서 얻어진 결과를 확인하기 위해서, 산화물 반도체를 갖는 트랜지스터를 사용하여, 대향 전극을 갖는 표시 장치를 시험 제작하고, 계조 어긋남이 억제되었는지를 평가하였다. 시험 제작한 표시 장치의 사양을 표 3에 나타내었다.
Figure pat00004
화소 전극의 패턴은 도 42에 나타낸 형상의 것을 사용하였다. 또한, 표시 장치에서의 대향 전극의 배치 방법에 대해서는, 예를 들어 실시 형태 11의 도 39 내지 도 41에서의 도전막(774)의 배치 방법을 참조할 수 있다.
도 54에 결과를 나타낸다. 도 54의 (A)는, 본 실시예에서 시험 제작한 표시 장치의 계조의 시간 변화 특성을 나타낸 것이다. 도 54의 (A)에 의하면, 대향 전극이 형성되어 있는 표시 장치는, 계조 어긋남의 특성을 나타내는 곡선(1020)이 최대 2 계조 이내에 수용되어 있었지만, 대향 전극이 형성되지 않은 표시 장치의 경우, 계조 어긋남의 특성을 나타내는 곡선(1016)이 최대로 10 계조 정도까지 확산되는 것을 확인하였다.
도 54의 (A)로부터, 대향 전극을 배치함으로써, 계조 어긋남이 억제되는 것으로 나타났다. 또한, 표시 장치에 유전율 이방성이 부인 재료를 사용함으로써 액정 분자의 분극에서 유래되는 플렉소일렉트릭 효과에 의한 깜박거림을 억제하는 것이 가능하게 되었다.
도 54의 (B)에는 시험 제작한 표시 장치의 표시 사진을 나타낸다. 본 발명의 일 형태를 사용함으로써 양호한 표시가 얻어졌다.
또한, 본 실시예에 나타내는 표시 장치에서, 프레임 주파수를 낮게 한 경우, 1 프레임 내에서 계조 변화가 발생하는지 여부의 평가를 행하였다. 초기 특성의 결과를 도 55에 나타내었다. 도 55의 계조의 시간 변화를 나타내는 선(1028)은, 1 내지 256 계조의 모든 범위에서, 시간이 경과해도 거의 일정하게 되어 있어, 모든 계조에 있어서 현저한 시간 변화가 나타나지 않는 것을 확인할 수 있었다.
또한, 신호선인 도전막(21c)과 화소 전극인 산화물 반도체 막(19c)을 절연하는 절연막의 막 두께를 변화시킨 경우, 각 계조마다에서의 투과광량의 어긋남량의 변화를 평가한 결과를 나타낸다. 여기에서 말하는 절연막은, 예를 들어 실시 형태 1에 나타내는, 표시 장치(80)의 화소부(71)의 단면 모식도인 도 2를 예로 들면, 절연막(23 및 25)의 기재를 참조할 수 있다.
도 56의 (A)는, 도 2에 도시하는, 표시 장치(80)의 화소부(71)의 단면 모식도 중, 일점 쇄선 S1-T1의 단면 모식도이다. 막 두께(1030)가 여기에서 나타내는 절연막의 막 두께이다.
도 56의 (B)에 막 두께(1030)를 파라미터로 하여 각 계조 레벨의 투과광 강도 어긋남량을 나타냈다. 도 56의 (B)의 종축은 신호선의 전위가 0V인 경우의 투과광 강도와 6V인 경우의 투과광 강도의 어긋남을 계조의 어긋남으로서 나타낸 것이다. 또한, 횡축은 계조이다. 막 두께(1030)가 0.45㎛일 때의 값(검은 원)을 연결한 선(1032), 막 두께(1030)가 0.65㎛일 때의 값(검은 삼각형)을 연결한 선(1034), 막 두께(1030)가 0.85㎛일 때의 값(흰색 원)을 연결한 선(1036)을 비교하면, 막 두께(1030)가 0.85㎛일 ‹š의 값을 나타내는 선(1036)이, 계조 어긋남의 범위로서는 작아지는 것을 알았다.
본 실시예에 의해, 신호선인 도전막(21c)으로부터 화소 전극인 산화물 반도체 막(19c)에의 전계의 영향에 의한 계조 어긋남의 억제에는, 막 두께(1030)를 두껍게 하는 것이 유효한 것을 확인할 수 있었다.
11 : 기판 13 : 도전막
13b : 도전막 15 : 절연막
17 : 절연막 19a : 산화물 반도체 막
19b : 산화물 반도체 막 19c : 산화물 반도체 막
19d : 산화물 반도체 막 21a : 도전막
21b : 도전막 21c : 도전막
23 : 절연막 25 : 절연막
27 : 절연막 29 : 코먼 전극
29b : 도전막 51 : 액정 소자
52 : 트랜지스터 55 : 용량 소자
70 : 화소 70a : 화소
70b : 화소 71 : 화소부
74 : 주사선 구동 회로 75 : 코먼 선
77 : 주사선 76 : 신호선 구동 회로
79 : 신호선 80 : 표시 장치
300 : 표시 장치 301 : 기판
302 : 표시부 303 : 신호선 구동 회로
304 : 주사선 구동 회로 305 : 외부 접속 단자
311 : 트랜지스터 312 : 트랜지스터
314 : 액정 소자 321 : 기판
327 : 컬러 필터 328 : 차광층
332 : 절연층 333 : 게이트 전극
334 : 절연층 335 : 반도체층
336 : 전극 338 : 절연층
341 : 절연층 342 : 절연층
343 : 전극 352 : 전극
353 : 액정 360 : 전극
800 : 액정 분자 802 : 전극
804 : 전극 806 : 기판
807 : 기판 808 : 전극
810 : 전극 522a : 영역
522b : 영역 524a : 영역
524b : 영역 524c : 영역
526a : 영역 526b : 영역
526c : 영역 528a : 영역
528b : 영역 500 : 입력 수단
500_C : 화상 전환 신호 600 : 액정 표시 장치
610 : 제어부 615_C : 2차 제어 신호
615_V : 2차 화상 신호 620 : 연산 장치
625_C : 1차 제어 신호 625_V : 1차 화상 신호
630 : 표시부 631 : 화소부
631a : 영역 631b : 영역
631c : 영역 631p : 화소
632 G : 구동 회로 632_G : G 신호
633 S : 구동 회로 633_S : S 신호
634 : 화소 회로 634c : 용량 소자
634c(i) : 기생 용량 634c(i+1) : 기생 용량
634t : 트랜지스터 635 : 표시 소자
635_1 : 화소 전극 635LC : 액정 소자
650 : 광 공급부 671 : 연산 장치
672 : 기억 장치 673 : 그래픽 유닛
674 : 표시 수단 102 : 기판
104 : 게이트 전극 105 : 게이트 배선
106 : 절연막 107 : 절연막
108 : 절연막 110 : 산화물 반도체 막
111 : 산화물 반도체 막 111a : 산화물 반도체 막
111b : 산화물 반도체 막 112 : 배선
112a : 소스 전극 112b : 드레인 전극
114 : 절연막 116 : 절연막
118 : 절연막 119 : 절연막
120 : 도전막 120a : 도전막
141 : 개구 142 : 개구
144 : 개구 146 : 개구
148 : 개구 150 : 트랜지스터
151 : 트랜지스터 160 : 용량 소자
170 : 게이트 배선 콘택트부 171 : 게이트 배선 콘택트부
193 : 타깃 194 : 플라즈마
202 : 기판 204 : 도전막
206 : 절연막 207 : 절연막
208 : 산화물 반도체 막 208a : 산화물 반도체 막
208b : 산화물 반도체 막 208c : 산화물 반도체 막
211a : 산화물 반도체 막 211b : 산화물 반도체 막
212a : 도전막 212b : 도전막
214 : 절연막 216 : 절연막
218 : 절연막 252a : 개구부
252b : 개구부 252c : 개구부
270 : 트랜지스터 270A : 트랜지스터
270B : 트랜지스터 339 : 절연층
450 : 표시부 451 : 윈도우
452a : 화상 452b : 화상
453 : 버튼 455 : 윈도우
456 : 문서 정보 457 : 스크롤바
700 : 표시 장치 701 : 기판
702 : 화소부 704 : 소스 드라이버 회로부
705 : 기판 706 : 게이트 드라이버 회로부
708 : FPC 단자부 710 : 배선
711 : 배선부 712 : 시일재
716 : FPC 717 : 보호막
734 : 절연막 736 : 착색 막
738 : 차광막 750 : 트랜지스터
752 : 트랜지스터 760 : 접속 전극
764 : 절연막 766 : 절연막
768 : 절연막 772 : 도전막
774 : 도전막 775 : 액정 소자
776 : 액정층 778 : 구조체
780 : 이방성 도전막 782 : 산화물 반도체 막
790 : 용량 소자 5000 : 하우징
5001 : 표시부 5002 : 표시부
5003 : 스피커 5004 : LED 램프
5005 : 조작 키 5006 : 접속 단자
5007 : 센서 5008 : 마이크로폰
5009 : 스위치 5010 : 적외선 포트
5011 : 기록 매체 판독부 5012 : 지지부
5013 : 이어폰 5014 : 안테나
5015 : 셔터 버튼 5016 : 수상부
5017 : 충전기 5100 : 펠릿
5120 : 기판 5161 : 영역
5200 : 펠릿 5201 : 이온
5202 : 가로 성장부 5203 : 입자
5220 : 기판 5230 : 타깃
5240 : 플라즈마 5260 : 가열 기구
8000 : 표시 모듈 8001 : 상부 커버
8002 : 하부 커버 8003 : FPC
8004 : 터치 패널 8005 : FPC
8006 : 표시 패널 8007 : 백라이트
8008 : 광원 8009 : 프레임
8010 : 프린트 기판 8011 : 배터리
1001 : 굴곡부 1003 : 배향 불량부
1005 : 광 누설 부분 1008 : 선
1009 : 선 1010 : VT 특성
1011 : VT 특성 1012 : VT 특성
1013 : VT 특성 1016 : 곡선
1020 : 곡선 1028 : 선
1030 : 막 두께 1032 : 선
1034 : 선 1036 : 선

Claims (19)

  1. 화소를 포함하는 표시 장치에 있어서,
    상기 화소는
    제1 전극과;
    제2 전극과;
    액정과;
    제1 기판을 포함하고,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 기판 위에 설치되고,
    상기 액정은 상기 제1 전극과 상기 제2 전극 사이에 발생하는 전계로 동작하고,
    상면에서 볼 때, 상기 화소는 상기 제1 전극과 상기 제2 전극의 간격이 일정한 제1 영역과, 상기 제1 전극과 상기 제2 전극의 간격이 상기 제1 영역과는 상이한 제2 영역을 포함하고,
    상기 제1 전극과 상기 제2 전극 중 하나는 화소 전극이고, 상기 제1 전극과 상기 제2 전극 중 다른 하나는 코먼 전극(common electrode)인, 표시 장치.
  2. 제1항에 있어서,
    제3 전극 및 제2 기판을 추가로 포함하고,
    상기 제3 전극은 상기 제2 기판의 상기 제1 기판과 대향하는 측에 설치되고,
    상기 액정은 상기 제1 전극 내지 상기 제3 전극 사이에 발생하는 전계로 동작하는, 표시 장치.
  3. 제1항에 있어서,
    스위칭 소자를 추가로 포함하고,
    상기 스위칭 소자는 상기 제1 전극과 상기 제2 전극 중 하나에 전기적으로 접속되는, 표시 장치.
  4. 제3항에 있어서,
    상기 스위칭 소자는 상기 제1 기판 위에 설치되는, 표시 장치.
  5. 제3항에 있어서,
    상기 스위칭 소자는 전계 효과형 트랜지스터인, 표시 장치.
  6. 제3항에 있어서,
    상기 스위칭 소자는 산화물 반도체를 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 절연막을 추가로 포함하는, 표시 장치.
  8. 제1항에 있어서,
    상기 제1 전극은 제3 영역 및 제4 영역을 포함하며, 상기 제2 전극은 제5 영역 및 제6 영역을 포함하고,
    상면에서 볼 때, 상기 제3 영역은 상기 제4 영역에 대하여 선대칭이고,
    상면에서 볼 때, 상기 제5 영역은 상기 제6 영역에 대하여 선대칭인, 표시 장치.
  9. 전자 기기에 있어서,
    제1항에 따른 상기 표시 장치와;
    스위치, 스피커, 및 하우징 중 적어도 하나를 포함하는, 전자 기기.
  10. 화소를 포함하는 표시 장치에 있어서,
    상기 화소는
    제1 전극과;
    제2 전극과;
    액정과;
    제1 기판을 포함하고,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 기판 위에 설치되고,
    상기 액정은 상기 제1 전극과 상기 제2 전극 사이에 발생하는 전계로 동작하고,
    상기 화소는 제1 영역 및 제2 영역을 포함하고,
    상면에서 볼 때, 상기 제1 영역에서, 상기 제1 전극의 일부분은 상기 제2 전극의 일부분에 대해 평행하고,
    상면에서 볼 때, 상기 제2 영역에서, 상기 제1 전극의 일부분은 상기 제2 전극의 일부분을 향해서 굴곡되어 있고,
    상기 제1 전극과 상기 제2 전극 중 하나는 화소 전극이고, 상기 제1 전극과 상기 제2 전극 중 다른 하나는 코먼 전극인, 표시 장치.
  11. 제10항에 있어서,
    제3 전극 및 제2 기판을 추가로 포함하고,
    상기 제3 전극은 상기 제2 기판의 상기 제1 기판과 대향하는 측에 설치되고,
    상기 액정은 상기 제1 전극 내지 상기 제3 전극 사이에 발생하는 전계로 동작하는, 표시 장치.
  12. 제10항에 있어서,
    스위칭 소자를 추가로 포함하고,
    상기 스위칭 소자는 상기 제1 전극과 상기 제2 전극 중 하나에 전기적으로 접속되는, 표시 장치.
  13. 제10항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 절연막을 추가로 포함하는, 표시 장치.
  14. 제10항에 있어서,
    상기 제1 전극은 제3 영역 및 제4 영역을 포함하며, 상기 제2 전극은 제5 영역 및 제6 영역을 포함하고,
    상면에서 볼 때, 상기 제3 영역은 상기 제4 영역에 대하여 선대칭이고,
    상면에서 볼 때, 상기 제5 영역은 상기 제6 영역에 대하여 선대칭인, 표시 장치.
  15. 화소를 포함하는 표시 장치에 있어서,
    상기 화소는
    제1 전극과;
    제2 전극과;
    액정과;
    제1 기판을 포함하고,
    상기 제1 전극 및 상기 제2 전극은 상기 제1 기판 위에 설치되고,
    상기 액정은 상기 제1 전극과 상기 제2 전극 사이에 발생하는 전계로 동작하고,
    상기 화소는 제1 영역 및 제2 영역을 포함하고,
    상면에서 볼 때, 상기 제1 영역에서, 상기 제1 전극의 일부분은 상기 제2 전극의 일부분에 대해 평행하고,
    상면에서 볼 때, 상기 제2 영역에서, 상기 제1 전극의 일부분은 상기 제2 전극의 일부분을 향해서 굴곡되어 있고,
    상기 제1 전극과 상기 제2 전극의 간격은 상기 제1 영역과 상기 제2 영역에서 상이한, 표시 장치.
  16. 제15항에 있어서,
    제3 전극 및 제2 기판을 추가로 포함하고,
    상기 제3 전극은 상기 제2 기판의 상기 제1 기판과 대향하는 측에 설치되고,
    상기 액정은 상기 제1 전극 내지 상기 제3 전극 사이에 발생하는 전계로 동작하는, 표시 장치.
  17. 제15항에 있어서,
    스위칭 소자를 추가로 포함하고,
    상기 스위칭 소자는 상기 제1 전극과 상기 제2 전극 중 하나에 전기적으로 접속되는, 표시 장치.
  18. 제15항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 절연막을 추가로 포함하는, 표시 장치.
  19. 제15항에 있어서,
    상기 제1 전극은 제3 영역 및 제4 영역을 포함하며, 상기 제2 전극은 제5 영역 및 제6 영역을 포함하고,
    상면에서 볼 때, 상기 제3 영역은 상기 제4 영역에 대하여 선대칭이고,
    상면에서 볼 때, 상기 제5 영역은 상기 제6 영역에 대하여 선대칭인, 표시 장치.
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