KR20160111301A - 반도체 장치 - Google Patents

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KR20160111301A
KR20160111301A KR1020150107929A KR20150107929A KR20160111301A KR 20160111301 A KR20160111301 A KR 20160111301A KR 1020150107929 A KR1020150107929 A KR 1020150107929A KR 20150107929 A KR20150107929 A KR 20150107929A KR 20160111301 A KR20160111301 A KR 20160111301A
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igbt
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conductivity type
semiconductor device
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KR1020150107929A
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신이치로 미수
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가부시끼가이샤 도시바
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Abstract

실시 형태의 반도체 장치는, 제1면과, 제1면에 대향하는 제2면을 갖는 반도체 기판의 제1면에 설치된 제1 도전형의 애노드 영역과, 제2면에 설치된 제2 도전형의 캐소드 영역과, 애노드 영역과 캐소드 영역 사이에 설치되고, 캐소드 영역보다도 제2 도전형의 불순물 농도가 낮은 제2 도전형의 드리프트 영역의 일부인 제1 영역을 갖는 다이오드부와, 제1면에 설치되고, 다이오드부를 향하여 제1면에 있어서의 면 밀도가 저하되는 제2 도전형의 복수의 이미터 영역과, 제2면에 설치된 제1 도전형의 콜렉터 영역과, 이미터 영역과 콜렉터 영역 사이에 설치된 제1 도전형의 베이스 영역과, 베이스 영역과 콜렉터 영역 사이에 설치된 드리프트 영역의 일부인 제2 영역을 갖는 IGBT부를 구비한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 출원은, 일본 특허 출원 제2015-52274호(출원일: 2015년 3월 16일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는, 반도체 장치에 관한 것이다.
RC(Reverse Conducting)-IGBT(Insulated Gate Bipolar Transistor)는 IGBT가 형성된 IGBT부와, IGBT부에 인접하여 다이오드가 형성된 다이오드부가 동일한 반도체 기판 위에 형성된다. RC-IGBT에서는, 다이오드가 순방향 동작할 때에 인접하는 IGBT부에서도 캐리어가 다이오드부를 향하여 퍼진다. 이로 인해, IGBT부와 다이오드부의 경계부에서 캐리어 축적량이 증대되어, 리커버리 손실(스위칭 손실)이 증대된다는 문제가 있다.
본 발명의 실시 형태는, 리커버리 손실을 저감 가능한 반도체 장치를 제공한다.
실시 형태의 반도체 장치는, 제1면과, 상기 제1면에 대향하는 제2면을 갖는 반도체 기판의 상기 제1면에 설치된 제1 도전형의 애노드 영역과, 상기 제2면에 설치된 제2 도전형의 캐소드 영역과, 상기 애노드 영역과 상기 캐소드 영역 사이에 설치되고, 상기 캐소드 영역보다도 제2 도전형의 불순물 농도가 낮은 제2 도전형의 드리프트 영역의 일부인 제1 영역을 갖는 다이오드부와, 상기 제1면에 설치되고, 상기 다이오드부를 향하여 상기 제1면에 있어서의 면 밀도가 저하되는 제2 도전형의 복수의 이미터 영역과, 상기 제2면에 설치된 제1 도전형의 콜렉터 영역과, 상기 이미터 영역과 상기 콜렉터 영역 사이에 설치된 제1 도전형의 베이스 영역과, 상기 베이스 영역과 상기 콜렉터 영역 사이에 설치된 상기 드리프트 영역의 일부인 제2 영역을 갖는 IGBT부를 구비한다.
도 1은 제1 실시 형태의 반도체 장치의 모식 단면도.
도 2는 제1 실시 형태의 다이오드부의 모식 단면도.
도 3은 제1 실시 형태의 IGBT부의 모식 단면도.
도 4는 비교 형태의 반도체 장치의 모식 단면도.
도 5는 제2 실시 형태의 반도체 장치의 모식 단면도.
도 6은 제3 실시 형태의 반도체 장치의 모식 단면도.
도 7은 제3 실시 형태의 다이오드부의 모식 단면도.
도 8은 제3 실시 형태의 IGBT부의 모식 단면도.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 또한, 이하의 설명에서는, 동일한 부재 등에는 동일한 부호를 부여하고, 한번 설명한 부재 등에 대해서는 적절히 그 설명을 생략한다.
본 명세서 중, n+형, n형, n-형이라는 표기는, n+형, n형, n-형의 순서로 n형의 불순물 농도가 낮게 되어 있는 것을 의미한다. 또한, p+형, p형, p-형의 표기는, p+형, p형, p-형의 순서로 p형의 불순물 농도가 낮게 되어 있는 것을 의미한다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는, 제1면과, 제1면에 대향하는 제2면을 갖는 반도체 기판의 제1면에 설치된 제1 도전형의 애노드 영역과, 제2면에 설치된 제2 도전형의 캐소드 영역과, 애노드 영역과 캐소드 영역 사이에 설치되고, 캐소드 영역보다도 제2 도전형의 불순물 농도가 낮은 제2 도전형의 드리프트 영역의 일부인 제1 영역을 갖는 다이오드부와, 제1면에 설치되고, 다이오드부를 향하여 제1면에 있어서의 면 밀도가 저하되는 제2 도전형의 복수의 이미터 영역과, 제2면에 설치된 제1 도전형의 콜렉터 영역과, 이미터 영역과 상기 콜렉터 영역 사이에 설치된 제1 도전형의 베이스 영역과, 베이스 영역과 콜렉터 영역 사이에 설치된 드리프트 영역의 일부인 제2 영역을 갖는 IGBT부를 구비한다.
도 1은, 본 실시 형태의 반도체 장치의 모식 단면도이다. 본 실시 형태의 반도체 장치는, 트렌치 구조를 구비하는 RC-IGBT이다.
RC-IGBT(100)는, IGBT셀(도면 중 "I")과 더미 셀(도면 중 "D")이 배치되는 IGBT부와, 다이오드가 배치되는 다이오드부를 구비한다.
도 2는, 본 실시 형태의 다이오드부의 모식 단면도이다. 다이오드부는, 반도체 기판(10), p형의 제1 애노드 영역(애노드 영역)(12), p+형의 제2 애노드 영역(애노드 영역)(14), n+형의 캐소드 영역(16), n-형의 드리프트 영역(18)의 일부인 제1 영역, 제1 공통 전극(20), 제2 공통 전극(22)을 구비한다. 또한, 트렌치(24), 게이트 절연막(26), 더미 게이트 전극(28)을 구비한다.
반도체 기판(10)은 제1면(이후, 표면이라고도 칭한다)과, 제1면에 대향하는 제2면(이후, 이면이라고도 칭한다)을 구비한다. 반도체 기판(10)은 예를 들어, 단결정의 실리콘 기판이다.
p형의 제1 애노드 영역(애노드 영역)(12), p+형의 제2 애노드 영역(애노드 영역)(14)은, 반도체 기판(10)의 표면에 설치된다. 제1 애노드 영역(12) 및 제2 애노드 영역(14)은 p형 불순물을 함유한다. p형 불순물은, 예를 들어, 붕소(B)이다.
제2 애노드 영역(14)의 p형 불순물 농도는, 제1 애노드 영역(12)의 p형 불순물 농도보다 높다. 따라서, 제2 애노드 영역(14)은 제1 공통 전극(20)의 콘택트 저항을 저감하는 기능을 구비한다.
n+형의 캐소드 영역(16)은 반도체 기판(10)의 이면에 설치된다. 캐소드 영역(16)은 n형 불순물을 함유한다. n형 불순물은, 예를 들어, 인(P) 또는 비소(As)이다. 캐소드 영역(16)은 제2 공통 전극(22)의 콘택트 저항을 저감하는 기능을 구비한다.
n-형의 드리프트 영역(18)은 제1 애노드 영역(12)과 캐소드 영역(16) 사이에 설치된다. 드리프트 영역(18)은 n형 불순물을 함유한다. n형 불순물은, 예를 들어, 인(P)이다.
제1 공통 전극(20)은 반도체 기판(10)의 표면에 설치된다. 제1 공통 전극(20)은 금속 전극이다. 제1 공통 전극(20)은 다이오드부에서는, 애노드 전극으로서 기능한다. 제1 공통 전극(20)과 제1 애노드 영역(12) 사이의 콘택트는, 쇼트키 콘택트이다. 제1 공통 전극(20)과 제2 애노드 영역(14) 사이의 콘택트는, 오믹 콘택트이다.
제2 공통 전극(22)은 반도체 기판(10)의 이면에 설치된다. 제2 공통 전극(22)은 금속 전극이다. 제2 공통 전극(22)은, 다이오드부에서는 캐소드 전극으로서 기능한다. 제2 공통 전극(22)과 캐소드 영역(16) 사이의 콘택트는, 오믹 콘택트이다.
트렌치(24)는 반도체 기판(10)의 제1면측에 설치된다. 게이트 절연막(26)은 트렌치(24)의 내면에 설치된다. 게이트 절연막(26)은 제1 애노드 영역(12) 내에 설치된다. 게이트 절연막(26)은 예를 들어, 실리콘 산화막이다.
더미 게이트 전극(28)은 트렌치(24) 내에 설치된다. 더미 게이트 전극(28)은 제1 애노드 영역(12)과의 사이에 게이트 절연막(26)을 끼운다.
더미 게이트 전극(28)과 제1 공통 전극(20)은 절연막(27)으로 분리된다.
도 3은, 본 실시 형태의 IGBT부의 모식 단면도이다. IGBT부는, 반도체 기판(10), n+형의 이미터 영역(30), p+형의 콜렉터 영역(32), p형의 베이스 영역(34), n-형의 드리프트 영역(18)의 일부인 제2 영역, p++형의 베이스 콘택트 영역(36), p+형 영역(38), 제1 공통 전극(20), 제2 공통 전극(22)을 구비한다. 또한, 트렌치(24), 게이트 절연막(26), 절연막(27), 더미 게이트 전극(28), 게이트 전극(40)을 구비한다.
n+형의 이미터 영역(30)은 반도체 기판(10)의 표면에 복수 설치된다. 이미터 영역(30)은 n형 불순물을 함유한다. n형 불순물은, 예를 들어, 비소(As)이다.
p+형의 콜렉터 영역(32)은 반도체 기판(10)의 이면에 설치된다. 콜렉터 영역(32)은 p형 불순물을 함유한다. p형 불순물은, 예를 들어, 붕소(B)이다.
p형의 베이스 영역(34)은 이미터 영역(30)과 콜렉터 영역(32) 사이에 설치된다. p형의 베이스 영역(34)은 IGBT셀(도면 중 "I")의 온 동작 시에, 반전층이 형성되어, 채널 영역으로서 기능한다.
p형의 베이스 영역(34)은 p형 불순물을 함유한다. p형 불순물은, 예를 들어, 붕소(B)이다.
p형의 베이스 영역(34)은 예를 들어, 다이오드부의 제1 애노드 영역(12)과 동시에 형성된다. 베이스 영역(34)은 예를 들어, 다이오드부의 제1 애노드 영역(12)과 대략 동일한 불순물 농도, 대략 동일한 깊이이다.
n-형의 드리프트 영역(18)은 베이스 영역(34)과 콜렉터 영역(32) 사이에 설치된다.
p++형의 베이스 콘택트 영역(36)은 반도체 기판(10)의 표면에 설치된다. 베이스 콘택트 영역(36)은 베이스 영역(34) 내에 이미터 영역(30)에 인접하여 설치된다. 베이스 콘택트 영역(36)은 제1 공통 전극(20)의 콘택트 저항을 저감하는 기능을 구비한다. 또한, 베이스 콘택트 영역(36)은 드리프트 영역(18)에 주입되어 축적된 정공을 소거하는 기능을 구비한다.
베이스 콘택트 영역(36)은 p형 불순물을 함유한다. p형 불순물은, 예를 들어, 붕소(B)이다.
베이스 콘택트 영역(36)의 p형 불순물 농도는, 다이오드부의 제2 애노드 영역(14)의 p형 불순물 농도보다도 높다. 또한, 베이스 콘택트 영역(36)의 폭은, 제2 애노드 영역(14)보다도 넓다. 또한, 베이스 콘택트 영역(36)의 깊이는, 제2 애노드 영역(14)의 깊이보다도 깊다.
p+형 영역(38)은 반도체 기판(10)의 표면에 설치된다. p+형 영역(38)은 더미 셀(도면 중 "D")의 사이의 베이스 영역(34) 내에 설치된다.
p+형 영역(38)은 p형 불순물을 함유한다. p형 불순물은, 예를 들어, 붕소(B)이다. p+형 영역(38)의 p형 불순물 농도는, 베이스 콘택트 영역(36)의 p형 불순물 농도보다도 낮다.
p+형 영역(38)은 예를 들어, 다이오드부의 제2 애노드 영역(14)과 동시에 형성된다. p+형 영역(38)은 예를 들어, 다이오드부의 제2 애노드 영역(14)과 대략 동일한 불순물 농도, 대략 동일한 깊이이다.
제1 공통 전극(20)은 반도체 기판(10)의 표면에 설치된다. 제1 공통 전극(20)은 금속 전극이다. 제1 공통 전극(20)은, IGBT부에서는 이미터 전극으로서 기능한다. 제1 공통 전극(20)과 이미터 영역(30) 사이의 콘택트는 오믹 콘택트이다. 제1 공통 전극(20)과 베이스 콘택트 영역(36) 사이의 콘택트는 오믹 콘택트이다. 제1 공통 전극(20)과 p+형 영역(38) 사이의 콘택트는 오믹 콘택트이다. 제1 공통 전극(20)과 베이스 영역(34) 사이의 콘택트는 쇼트키 콘택트이다.
제2 공통 전극(22)은 반도체 기판(10)의 이면에 설치된다. 제2 공통 전극(22)은 금속 전극이다. 제2 공통 전극(22)은 IGBT부에서는, 콜렉터 전극으로서 기능한다. 제2 공통 전극(22)과 콜렉터 영역(32) 사이의 콘택트는 오믹 콘택트이다.
트렌치(24)는 반도체 기판(10)의 제1면측에 설치된다. 게이트 절연막(26)은 트렌치(24)의 내면에 설치된다. 게이트 절연막(26)은 베이스 영역(34) 내에 설치된다. 게이트 절연막(26)은 예를 들어, 실리콘 산화막이다.
더미 게이트 전극(28)은 더미 셀(도면 중 "D")의 트렌치(24) 내에 설치된다. 더미 게이트 전극(28)은 베이스 영역(34)과의 사이에 게이트 절연막(26)을 끼운다.
더미 게이트 전극(28)과 제1 공통 전극(20)은 절연막(27)으로 분리된다.
게이트 전극(40)은 IGBT셀(도면 중 "I")의 트렌치(24) 내에 설치된다. 더미 게이트 전극(28)은 베이스 영역(34)과의 사이에 게이트 절연막(26)을 끼운다.
게이트 전극(28)과 제1 공통 전극(20)은 절연막(27)으로 분리된다.
도 1에 도시한 바와 같이, IGBT부의 반도체 기판(10)의 표면에 설치되는 복수의 이미터 영역(30)은 다이오드부를 향하여, 표면에 있어서의 면 밀도가 저하된다. 바꿔 말하면, IGBT부의 IGBT셀(도면 중 "I")의 밀도가 다이오드부를 향하여 저하된다. 바꿔 말하면, IGBT부의 더미 셀(도면 중 "D")의 밀도가 다이오드부를 향하여 증가한다. 또한, 가령, 복수의 이미터 영역(30)의 면 밀도가 국소적으로 증감했다고 해도, 전체적으로, 다이오드부를 향하여, 복수의 이미터 영역(30)의 면 밀도가 감소되어 있으면 된다.
도 1에 도시한 바와 같이, RC-IGBT(100)에서는, 이미터 영역(30)의 반도체 기판(10)의 표면에 있어서의 면 밀도가 다이오드부를 향하여 연속적으로 저하된다. 즉, IGBT셀 간의 더미 셀의 수가 1개→2개→3개→4개로 연속하여 증가함으로써, IGBT셀의 수가 연속적으로 감소되고, 결과적으로 이미터 영역(30)의 표면에 있어서의 면 밀도가 연속적으로 저하된다.
이어서, 본 실시 형태의 작용 및 효과에 대하여 설명한다.
도 4는, 비교 형태의 반도체 장치의 모식 단면도이다. 비교 형태의 반도체 장치도, 트렌치 구조를 구비하는 RC-IGBT이다.
RC-IGBT(900)는, IGBT부의 이미터 영역(30)의 반도체 기판(10)의 표면에 있어서의 면 밀도가 일정한 점에서, 본 실시 형태의 RC-IGBT(100)와 상이하다. RC-IGBT(900)는, IGBT부의 IGBT셀(도면 중 "I")의 밀도가 일정하다.
도 4에, 다이오드부의 다이오드가 순방향 동작할 때의 정공의 흐름을 실선 화살표, 전자의 흐름을 점선 화살표로 나타낸다. 도 4에 도시한 바와 같이, 다이오드부의 다이오드가 순방향 동작할 때에 인접하는 IGBT부로부터 캐리어가 다이오드부를 향하여 퍼진다. 이로 인해, IGBT부와 다이오드부의 경계부에서 캐리어 축적량이 증대한다.
다이오드가 오프되는 때에는, IGBT부와 다이오드부의 경계부의 과잉의 캐리어를 소거할 필요가 발생한다. 이로 인해, 스위칭 시간이 길어져, 리커버리 손실(스위칭 손실)이 증대한다.
다이오드가 순방향 동작할 때의 IGBT부에서의 정공의 주입은, IGBT셀의 베이스 콘택트 영역(36)(도 3)과, 더미 셀의 p+형 영역(38)(도 3)으로부터 발생한다. 특히, p+형 영역(38)보다도, p형 불순물 농도가 높고, 폭이 넓고, 또한, 깊이도 깊은 베이스 콘택트 영역(36)의 기여가 크다.
본 실시 형태의 RC-IGBT(100)는, 이미터 영역(30)의 반도체 기판(10)의 표면에 있어서의 면 밀도가 다이오드부를 향하여 저하된다. 즉, IGBT부의 IGBT셀의 밀도가 다이오드부를 향하여 저하된다. 이로 인해, IGBT셀의 베이스 콘택트 영역(36)의 반도체 기판(10)의 표면에 있어서의 면 밀도도 저하된다. 따라서, 다이오드가 순방향 동작할 때의 IGBT부에서의 정공의 주입이, IGBT부와 다이오드부의 경계부에서 억제된다. 따라서, IGBT부와 다이오드부의 경계부에서 정공의 축적량이 감소하여, 리커버리 손실이 저감된다.
본 실시 형태에 따르면, 리커버리 손실의 저감을 가능하게 하는 RC-IGBT(100)가 실현된다.
(제2 실시 형태)
본 실시 형태의 반도체 장치는, IGBT부에, 이미터 영역의 면 밀도가 제1 값인 제1 영역과, 제1 영역과 다이오드부 사이에 설치되고, 면 밀도가 제1 값보다 작은 제2 값인 제2 영역을 갖는 점에서 제1 실시 형태와 상이하다. 제1 실시 형태와 중복하는 내용에 대해서는, 일부 기술을 생략한다.
도 5는, 본 실시 형태의 반도체 장치의 모식 단면도이다. RC-IGBT(200)의 IGBT부는 제1 영역과 제2 영역을 구비한다.
제1 영역은, IGBT셀과 더미 셀이 1대1의 비율로 배치된다. 제2 영역은, IGBT셀과 더미 셀이 1대3의 비율로 배치된다.
제1 영역의 이미터 영역(30)의 반도체 기판(10) 표면에 있어서의 면 밀도는 제1 값이다. 제2 영역의 이미터 영역(30)의 반도체 기판(10) 표면에 있어서의 면 밀도는 제2 값이다. 제2 값은 제1 값보다 작다. 즉, 제2 영역의 이미터 영역(30)의 반도체 기판(10) 표면에 있어서의 면 밀도는, 제1 영역의 이미터 영역(30)의 반도체 기판(10) 표면에 있어서의 면 밀도보다도 작다.
이미터 영역(30)의 면 밀도가 일정한 제1 영역과, 이미터 영역(30)의 면 밀도가 일정한 제2 영역의 배치에 의해, 다이오드가 순방향 동작할 때의 IGBT부로부터의 정공의 주입량을 최적화한다. 따라서, 이미터 영역(30)의 면 밀도를 연속적으로 변화시키는 제1 실시 형태와 비교하여, 디바이스 설계가 용이해진다.
본 실시 형태에 따르면, 제1 실시 형태 마찬가지로, 리커버리 손실의 저감을 가능하게 하는 RC-IGBT(200)가 실현된다. 또한, 리커버리 손실의 저감을 위한 디바이스 설계가 용이해지는 RC-IGBT(200)가 실현된다.
(제3 실시 형태)
본 실시 형태의 반도체 장치는, IGBT부와 다이오드부의 구조가 상이한 점에서, 제2 실시 형태와 상이하다. 제2 실시 형태와 중복되는 내용에 대해서는, 일부 기술을 생략한다.
도 6은, 본 실시 형태의 반도체 장치의 모식 단면도이다. RC-IGBT(300)의 IGBT부는, 제1 영역과 제2 영역을 구비한다. 제2 영역의 이미터 영역(30)의 반도체 기판(10) 표면에 있어서의 면 밀도는, 제1 영역의 이미터 영역(30)의 반도체 기판(10) 표면에 있어서의 면 밀도보다도 작다.
도 7은, 본 실시 형태의 다이오드부의 모식 단면도이다. 다이오드부는, 반도체 기판(10), p형의 제1 애노드 영역(애노드 영역)(12), p+형의 제2 애노드 영역(애노드 영역)(14), n+형의 캐소드 영역(16), n-형의 드리프트 영역(18), 제1 공통 전극(20), 제2 공통 전극(22)을 구비한다. 트렌치, 게이트 절연막, 더미 게이트 전극을 구비하지 않는 이외에는, 제1 실시 형태의 다이오드부와 마찬가지이다.
도 8은, 본 실시 형태의 IGBT부의 모식 단면도이다. IGBT부는, 반도체 기판(10), n+형의 이미터 영역(30), p+형의 콜렉터 영역(32), p형의 베이스 영역(34), n-형의 드리프트 영역(18), p++형의 베이스 콘택트 영역(36), p형의 플로팅층(42), 제1 공통 전극(20), 제2 공통 전극(22)을 구비한다. 또한, 트렌치(24), 게이트 절연막(26), 절연막(27), 더미 게이트 전극(28), 게이트 전극(40)을 구비한다. 또한, 층간 절연막(44)을 구비한다.
p형의 플로팅층(42)은 더미 셀의 트렌치(24)와, 더미 셀의 트렌치(24) 사이의, 반도체 기판(10)의 표면에 설치된다. 플로팅층(42)은 예를 들어, 베이스 영역(34)과 동시에 형성된다. 플로팅층(42)은 예를 들어, 베이스 영역(34)과 대략 동일한 불순물 농도, 대략 동일한 깊이이다.
플로팅층(42)은 층간 절연막(44)에 의해, 제1 공통 전극(20)과 물리적, 전기적으로 분리된다.
RC-IGBT(300)에서는, 플로팅층(42)의 폭을 바꾸는 것보다, 제1 영역과 제2 영역의, 이미터 영역(30)의 반도체 기판(10) 표면에 있어서의 면 밀도를 변화시키고 있다.
또한, 본 실시 형태에서는, 플로팅층(42)으로부터의 정공의 주입은 발생되지 않기 때문에, 다이오드가 순방향 동작할 때의 IGBT부에서의 정공의 주입에는, 베이스 콘택트 영역(36)만이 기여하는 점에서, 제2 실시 형태와 상이하다. 베이스 콘택트 영역(36) 이외의 정공의 주입원이 IGBT부에 존재하지 않기 때문에, 또한, IGBT부와 다이오드부의 경계부에서 정공의 축적량이 감소하여, 리커버리 손실이 저감된다.
본 실시 형태에 따르면, 또한, 리커버리 손실의 저감을 가능하게 하는 RC-IGBT(300)가 실현된다. 또한, 리커버리 손실의 저감을 위한 디바이스 설계가 용이해지는 RC-IGBT(300)가 실현된다.
제1 내지 제3 실시 형태에 있어서는, 반도체 장치로서 트렌치 구조의 IGBT를 갖는 RC-IGBT를 예로 들어 설명했지만, 플래너 구조의 IGBT를 갖는 RC-IGBT에도 본 발명은 적용 가능하다.
또한, 제1 내지 제3 실시 형태에서는, 반도체 기판의 재료로서 단결정 실리콘을 예로 들어 설명했지만, 기타의 반도체 재료, 예를 들어, 탄화 규소, 질화갈륨 등을 본 발명에 적용하는 것이 가능하다.
또한, 제1 내지 제3 실시 형태에 있어서는, 제1 도전형이 p형, 제2 도전형이 n형인 경우를 예로 들어 설명했지만, 제1 도전형을 p형, 제2 도전형을 n형으로 하는 것도 가능하다.
또한, 제1 내지 제3 실시 형태에 있어서는, 다이오드부의 애노드 전극과 IGBT부의 이미터 전극이 공통인 경우를 예로 들어 설명했지만, 물리적으로 분리된 전극으로 하는 것도 가능하다.
본 발명의 몇 가지의 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 기타의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 청구범위에 기재된 발명과 그 균등의 범위에 포함된다.

Claims (10)

  1. 다이오드부와 IGBT부를 구비하고,
    상기 다이오드부는,
    제1면과, 상기 제1면에 대향하는 제2면을 갖는 반도체 기판의 상기 제1면에 설치된 제1 도전형의 애노드 영역과,
    상기 제2면에 설치된 제2 도전형의 캐소드 영역과,
    상기 애노드 영역과 상기 캐소드 영역 사이에 설치되고, 상기 캐소드 영역보다도 제2 도전형의 불순물 농도가 낮은 제2 도전형의 드리프트 영역의 일부인 제1 영역
    을 구비하고,
    상기 IGBT부는,
    상기 제1면에 설치되고, 상기 다이오드부를 향하여 상기 제1면에 있어서의 면 밀도가 저하되는 제2 도전형의 복수의 이미터 영역과,
    상기 제2면에 설치된 제1 도전형의 콜렉터 영역과,
    상기 이미터 영역과 상기 콜렉터 영역 사이에 설치된 제1 도전형의 베이스 영역과,
    상기 베이스 영역과 상기 콜렉터 영역 사이에 설치된 상기 드리프트 영역의 일부인 제2 영역
    을 구비한 반도체 장치.
  2. 제1항에 있어서, 상기 IGBT부의 상기 제1면에 설치되고, 상기 애노드 영역보다도 제1 도전형의 불순물 농도가 높은 제1 도전형의 베이스 콘택트 영역을 더 갖는 반도체 장치.
  3. 제1항에 있어서, 상기 면 밀도가 연속적으로 저하되는 반도체 장치.
  4. 제1항에 있어서, 상기 IGBT부에 상기 면 밀도가 제1 값인 제1 영역과, 상기 제1 영역과 상기 다이오드부 사이에 설치되고, 상기 면 밀도가 상기 제1 값보다 작은 제2 값인 제2 영역을 갖는 반도체 장치.
  5. 제1항에 있어서, 게이트 전극과, 상기 게이트 전극과 상기 베이스 영역 사이에 설치되는 게이트 절연막을 더 구비하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1면 위에 설치되는 제1 전극과, 상기 제2면 위에 설치되는 제2 전극을 더 구비하는 반도체 장치.
  7. 제5항에 있어서, 상기 IGBT부에 설치되고, 일단부가 상기 제1면, 타단부가 상기 드리프트 영역에 있는 제1 트렌치를 더 구비하고,
    상기 게이트 전극과, 상기 게이트 절연막이 상기 트렌치 내에 설치되는 반도체 장치.
  8. 제7항에 있어서, 상기 다이오드부에 설치되고, 일단부가 상기 제1면, 타단부가 상기 드리프트 영역에 있는 제2 트렌치를 더 구비하는 반도체 장치.
  9. 제6항에 있어서, 상기 제1 전극이 상기 애노드 영역 및 상기 이미터 영역에 전기적으로 접속되고, 상기 제2 전극이 상기 캐소드 영역과 상기 콜렉터 영역에 전기적으로 접속되는 장치.
  10. 제1항에 있어서, 상기 반도체 기판이 실리콘 기판인 반도체 장치.
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