KR20160075633A - 자체 정렬형 플로팅 및 제어 게이트들을 갖는 메모리 구조체 및 관련된 방법들 - Google Patents
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Abstract
적어도 실질적으로 정렬되는 플로팅 및 제어 게이트들을 갖는 메모리 구조체. 이러한 메모리 구조체는, 제1 절연체 층과 제2 절연체 층 사이에 배치되는 제어 게이트 재료, 제1 절연체 층과 제2 절연체 층 사이에 배치되고, 제어 게이트 재료와 적어도 실질적으로 정렬되는 플로팅 게이트 재료- 플로팅 게이트 재료는 금속 영역을 포함함 -; 및 제어 게이트 재료를 플로팅 게이트 재료로부터 전기적으로 격리시키도록, 제어 게이트 재료와 플로팅 게이트 재료 사이에 배치되는 IPD(interpoly dielectric) 층을 포함할 수 있다.
Description
메모리 구조체들은 다양한 전자 디바이스들에게 데이터 스토리지를 제공하는 집적 회로들이다. 메모리는 전력이 인가되지 않을 때 저장된 정보를 잃는 휘발성 메모리 구조체들(예를 들어, RAM-Random Access Memory), 및 전력이 인가되지 않을 때에도 저장된 정보를 유지하는 불휘발성 메모리 구조체들을 포함할 수 있다. 이러한 불휘발성 메모리의 일 예는 플래시 메모리이다. 불휘발성 플래시 메모리는 다양한 휴대용 디바이스들에 사용될 수 있고, 물리적 전송 동안 전력이 공급되지 않는 경우 하나의 전자식 디바이스로부터 다른 것으로 데이터를 전송할 때 사용하기에 유익할 수 있다.
도 1은 발명 실시예에 따른 메모리 구조체의 단면의 개략도이다.
도 2는 발명 실시예에 따른 3D NAND 메모리 셀의 단면의 개략도이다.
도 3은 발명 실시예에 따른 메모리 구조체를 제조하는 방법의 흐름도이다.
도 4a는 발명 실시예에 따른 제조 동안의 메모리 구조체의 단면의 개략도이다.
도 4b는 발명 실시예에 따른 제조 동안의 메모리 구조체의 단면의 개략도이다.
도 4c는 발명 실시예에 따른 제조 동안의 메모리 구조체의 단면의 개략도이다.
도 4d는 발명 실시예에 따른 제조 동안의 메모리 구조체의 단면의 개략도이다.
도 4e는 발명 실시예에 따른 제조 동안의 메모리 구조체의 단면의 개략도이다.
도 5는 발명 실시예에 따른 3D NAND 메모리 셀의 단면의 개략도이다.
도 2는 발명 실시예에 따른 3D NAND 메모리 셀의 단면의 개략도이다.
도 3은 발명 실시예에 따른 메모리 구조체를 제조하는 방법의 흐름도이다.
도 4a는 발명 실시예에 따른 제조 동안의 메모리 구조체의 단면의 개략도이다.
도 4b는 발명 실시예에 따른 제조 동안의 메모리 구조체의 단면의 개략도이다.
도 4c는 발명 실시예에 따른 제조 동안의 메모리 구조체의 단면의 개략도이다.
도 4d는 발명 실시예에 따른 제조 동안의 메모리 구조체의 단면의 개략도이다.
도 4e는 발명 실시예에 따른 제조 동안의 메모리 구조체의 단면의 개략도이다.
도 5는 발명 실시예에 따른 3D NAND 메모리 셀의 단면의 개략도이다.
이하의 상세한 설명은 예시의 목적으로 많은 구체 사항들을 포함하지만, 본 기술분야의 통상의 기술자는 이하의 상세한 설명에 대한 많은 변형들 및 변경들이 이루어질 수 있고, 본 명세서에 포함되는 것으로 고려된다는 점을 인식할 것이다.
따라서, 이하의 실시예들은, 제시되는 임의의 청구항들에 대한 어떠한 일반성도 잃지 않고 이에 대한 제한들을 부여하지 않으면서 제시된다. 또한, 본 명세서에 사용되는 용어는 특정 실시예들을 설명하려는 목적을 위한 것일 뿐이고, 제한적인 것으로 의도되지 않는다는 점이 이해되어야 한다. 달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어들은 본 개시내용이 속하는 기술 분야의 통상의 기술자에 의해 통상적으로 이해되는 것과 동일한 의미를 갖는다.
본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들("a", "an" 및 "the")은 문맥이 명확히 달리 지시하지 않는 한 복수의 대상들을 포함한다. 따라서, 예를 들어, "층(a layer)"이라는 지칭은 복수의 이러한 층들을 포함한다.
본 개시내용에서, "포함한다(comprises)", "포함하는(comprising)", "함유하는(containing)" 및 "갖는(having)" 등은 미국 특허법에서 이들에게 부여된 의미를 가질 수 있고, "포함한다(includes)", "포함하는(including)" 등을 의미할 수 있으며, 일반적으로 개방적 용어들인 것으로 해석된다. "구성되는(consisting of)" 또는 "구성된다(consists of)"라는 용어들은 폐쇄적 용어들이고, 미국 특허법에 따른 것뿐만 아니라, 이러한 용어들과 관련하여 구체적으로 목록화되는 성분들, 구조체들, 단계들 등만을 포함한다. "본질적으로 구성되는(consisting essentially of)" 또는 "본질적으로 구성된다(consists essentially of)"는 미국 특허법에 의해 이들에게 일반적으로 부여된 의미를 갖는다. 특히, 이러한 용어들은, 그와 연관되어 사용된 항목(들)의 기초적이고 신규한 특징들 또는 기능에 실질적으로 영향을 주지 않는 추가적 항목들, 재료들, 성분들, 단계들 또는 요소들의 포함을 허용하는 것을 제외하고는, 일반적으로 폐쇄적 용어들이다. 예를 들어, 조성에 존재하지만, 조성의 성질 또는 특성들에 영향을 주지 않는 미량의 요소들은, 이러한 용어를 뒤따르는 항목들의 리스트에 명시적으로 나열되지 않더라도, "본질적으로 구성되는(consisting essentially of)"이라는 표현 하에서, 존재하는 경우에, 허용될 것이다. "포함하는(comprising)" 또는 "포함하는(includnig)"과 같은 개방적 용어를 사용할 때, "구성되는(consisting of)"이라는 표현뿐만 아니라 "본질적으로 구성되는(consisting essentially of)"이라는 표현에도 마치 명시적으로 진술된 것처럼 직접적인 지지가 제공되어야 한다는 점이 이해된다.
본 설명 및 청구항들에서 "제1(first)", "제2(second)", "제3(third)", "제4(fourth)" 등의 용어들은, 존재한다면, 유사한 요소들을 구별하기 위해 사용되며, 반드시 특정의 순차적인 또는 연대적인 순서를 설명하기 위한 것은 아니다. 이렇게 사용되는 용어들은, 본 명세서에 설명되는 실시예들이, 예를 들어, 본 명세서에 예시되거나 또는 달리 설명되는 것들과는 다른 시퀀스들로 동작할 수 있도록, 적절한 상황하에서 상호교환 가능하다는 점이 이해되어야 한다. 유사하게, 방법이 본 명세서에서 일련의 단계들을 포함하는 것으로서 설명되는 경우, 본 명세서에 제시된 바와 같은 이러한 단계들의 순서가 반드시 이러한 단계들이 수행될 수 있는 유일한 순서인 것은 아니며, 진술된 단계들 중 특정 단계가 가능하게는 생략될 수 있고/있거나, 본 명세서에 설명되지 않은 다른 특정 단계들이 가능하게는 이 방법에 추가될 수 있다.
본 설명 및 청구항들에서 "좌측(left)", "우측(right)", "전방(front)", "후방(back)", "상부(top)", "하부(bottom)", "위에(over)", "아래에(under)" 등의 용어들은, 존재한다면, 설명 목적들을 위해 사용되며, 반드시 영구적인 상대적 위치들을 설명하기 위한 것은 아니다. 이렇게 사용된 용어들은, 본 명세서에 설명되는 실시예들이, 예를 들어, 본 명세서에 예시되거나 또는 달리 설명된 것과는 다른 방향들로 동작할 수 있도록 적절한 상황하에서 상호교환가능하다는 점이 이해되어야 한다. "결합되는(coupled)"이란 용어는, 본 명세서에 사용되는 바와 같이, 전기적 또는 비-전기적 방식으로 직접 또는 간접 접속되는 것으로서 정의된다. 서로 "인접하는(adjacent to)" 것으로서 본 명세서에 설명되는 객체들은, 이러한 구문이 사용되는 문맥에 적절하게, 서로 물리적으로 접촉하고 있거나, 서로 가까이 근접하고 있거나, 또는 서로 동일한 일반 구역 또는 영역에 있는 것일 수 있다. 본 명세서에서 "일 실시예에서(in one embodiment)" 또는 "일 양상에서(in one aspect)"라는 구문의 출현이 반드시 모두 동일한 실시예 또는 양상을 지칭하는 것은 아니다.
본 명세서에서 사용되는 바와 같이, "실질적으로(substantially)"라는 용어는 작용, 특성, 속성, 상태, 구조, 항목, 또는 결과의 완전한 또는 거의 완전한 범위 또는 정도를 지칭한다. 예를 들어, "실질적으로" 둘러싸인 객체는 그 객체가 완전히 둘러싸였거나 거의 완전히 둘러싸인 것을 의미할 것이다. 절대적 완전성으로부터 정확히 허용되는 편차의 정도가 일부 경우들에서는 구체적인 문맥에 의존할 수 있다. 그러나, 일반적으로 말해서 완전함에 가까움은, 마치 절대적이고 완벽한 완전성이 획득된 것이나 한 것처럼 동일한 전반적 결과를 갖도록 하기 위한 것일 것이다. "실질적으로"의 사용은 작용, 특성, 속성, 상태, 구조, 항목 또는 결과의 완전하거나 거의 완전한 결핍을 지칭하는 부정적인 함축으로 사용된 경우에도 동등하게 적용될 수 있다. 예를 들어, 입자들이 "실질적으로 없는" 조성은, 입자들이 완전히 없는 것, 또는 입자들이 거의 완전히 없어서 그 효과가 마치 입자들이 완전히 없는 것이기나 한 것처럼일 때와 동일할 것일 것이다. 다시 말하면, 구성 요소 또는 요소가 "실질적으로 없는" 조성은 그에 관한 어떠한 측정가능한 효과도 없는 한도 내에서 이러한 항목을 여전히 실제로 함유할 수 있다.
본 명세서에서 사용되는 바와 같이, "약(about)"이라는 용어는 주어진 값이 수치 범위 종점보다 "약간 높은(a little above)" 또는 "약간 낮은(a little below)"은 것일 수 있다는 점을 제공함으로써, 수치 범위 종점에 융통성을 제공하기 위해 사용된다.
본 명세서에서 사용되는 바와 같이, 복수의 항목들, 구조적 요소들, 조성적 요소들, 및/또는 재료들은 편의상 공통 목록으로 제시될 수 있다. 그러나, 이러한 목록들은 마치 목록의 각각의 멤버가 별개의 고유한 멤버로서 개별적으로 식별되는 것처럼 해석되어야 한다. 따라서, 이러한 목록의 어떠한 개별적 멤버도, 반대의 표시 없이 공통 그룹에서의 이들의 제시에만 기초하여, 동일한 목록의 임의의 다른 멤버와 사실상 동등한 것으로서 해석되어서는 안된다.
농도, 양, 및 다른 수치 데이터는 범위 포맷으로 본 명세서에 표현되거나 또는 제시될 수 있다. 이러한 범위 포맷은 단지 편의성과 간결성을 위해 사용되며, 범위의 한계로서 명시적으로 기재되는 수치값들을 포함할 뿐만 아니라, 그 범위 내에 포함되는 모든 개별적 수치 값들 또는 하위 범위들을, 마치 각각의 수치값 및 하위 범위가 명시적으로 기재된 것처럼, 포함하는 것으로 융통성있게 해석되어야 한다는 점이 이해되어야 한다. 예시로서, "약 1 내지 약 5"의 수치 범위는 약 1 내지 약 5의 명확하게 기재된 값들을 포함할 뿐만 아니라, 표시된 범위 내의 개별 값들 및 하위 범위들을 포함하는 것으로 해석되어야 한다. 따라서, 이러한 수치 범위에는, 개별적으로, 1, 2, 3, 4 및 5뿐만 아니라, 2, 3, 4와 같은 개별 값들 및 1-3으로부터, 2-4로부터, 및 3-5로부터 등과 같은 하위 범위들이 포함된다.
이러한 동일한 원리는 최소값 또는 최대값으로서 하나의 수치 값만을 기재하는 범위들에 적용된다. 더욱이, 이러한 해석은 설명되는 범위 또는 특성들의 폭에 상관없이 적용되어야 한다.
본 명세서 전반적으로 "예(an example)"라는 지칭은, 그 예와 관련하여 설명되는 특정 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함된다는 점을 의미한다. 따라서, 본 명세서 전반적으로 다양한 곳들에서 "예에서"라는 문구들의 출현이 반드시 모두 동일한 실시예를 지칭하는 것은 아니다.
예시적인
실시예들
기술 실시예들의 초기 개요가 이하 제공되며, 구체적인 기술 실시예들은 다음으로 더욱 상세히 설명된다. 이러한 초기 개요는, 그 기술을 보다 신속하게 이해하는데 있어서 독자들을 돕기 위해 의도되는 것이지만, 그 기술의 핵심적인 또는 본질적인 특징을 식별하기 위해 의도되는 것은 아니며, 청구된 주제의 범위를 제한하고자 의도되는 것도 아니다.
3D NAND 메모리는 플로팅-게이트 트랜지스터들을 포함하는 복수의 메모리 셀들을 일반적으로 포함한다. 현재의 3D NAND 메모리 셀들은 중심 셀 필러(central cell pillar) 주위에 3차원으로 배열되는 복수의 NAND 메모리 구조체들을 포함할 수 있다. 메모리 구조체는 터널 유전체 층이라 불리우는 얇은 유전체 층에 의해 지지 반도체 기판으로부터 전기적으로 격리되는 플로팅 게이트를 일반적으로 포함할 수 있다. 도전성 재료(제어 게이트)는 플로팅 게이트에 인접하여 배치되고, IPD(inter-poly dielectric) 층에 의해 그곳으로부터 전기적으로 격리된다. 인터-폴리 유전체는 적층형 구조(layered structure)일 수 있고, 일부 양상들에서는 실리콘 산화물의 2개 층들 사이에 샌드위치되는 실리콘 질화물 층을 포함할 수 있다. 플로팅 게이트는 전기 전하에 대한 전하 저장 요소로서 기능하는 도전성 재료로 일반적으로 구성된다. 이러한 전하 저장 요소는 그것이 관련되는 특정 트랜지스터의 메모리 상태를 정의한다. 플로팅 게이트는 둘러싸는 도전성 재료들로부터 전기적으로 격리되며, 따라서 그 안에 저장된 전하는 디바이스로의 전력이 중단될 때에도 남는다.
NAND 메모리 구조체들의 제조에서 발생할 수 있는 하나의 쟁점은 제어 게이트에 대한 플로팅 게이트의 정렬에 관련된다. 이러한 게이트들 사이의 오정렬은 디바이스의 성능 및 신뢰성에 부정적으로 영향을 줄 수 있다. NAND 메모리 구조체의 사이즈가 감소함에 따라, 플로팅 게이트와 제어 게이트 사이의 정렬은 더 도전적인 과제가 될 수 있다. 이와 같이, 제어 게이트와의 플로팅 게이트의 자체 정렬은 디바이스의 성능 및 신뢰성을 증가시킬 수 있고, 많은 경우들에서 메모리 디바이스들의 사이즈가 감소함에 따라 축소될 수 있다.
따라서, 도 1에 도시된 바와 같은 일 양상에서는, 적어도 실질적으로 정렬된 플로팅 및 제어 게이트들을 갖는 메모리 구조체(102)가 제공된다. 메모리 구조체는 제1 절연 층(108)과 제2 절연 층(110) 사이에 배치되는 제어 게이트(104)와 플로팅 게이트 재료(106)를 포함할 수 있다. 플로팅 게이트(106)는 제어 게이트(104)와 정렬되거나 또는 적어도 실질적으로 정렬된다. 금속 영역(112)은 제어 게이트(104)와 플로팅 게이트(106) 사이에 배치된다. IPD(interpoly dielectric) 층(114)은, IPD 층(114)이 제어 게이트(104)를 플로팅 게이트(106)로부터 격리하도록, 플로팅 게이트(106)과 제어 게이트(104) 사이에 배치된다. 더욱이, 금속 영역(112)은 IPD 층(114)과 플로팅 게이트(106) 사이에 배치된다. 터널 유전체(116)는 제어 게이트(104) 반대편의 플로팅 게이트(106)에 형성될 수 있다. 플로팅 게이트(106)는 제1 절연 층(108) 및 제2 절연 층(110)의 사이드들을 따라서 제어 게이트(104)와 정렬된다. 플로팅 게이트(106)가 형성될 때, 이것은 연관된 제어 게이트(104)의 정점에 자체 정렬되며, 따라서 플로팅 게이트 대 제어 게이트 연결을 증가시킨다.
이러한 메모리 구조체는 단일의 NAND 디바이스로서 사용될 수 있거나, 또는 메모리 구조체는 복수의 이러한 구조들을 포함하는 디바이스에 통합될 수 있다. 더욱이, 본 명세서에 설명되는 특정 아키텍처의 레이아웃들은 제한적인 것으로서 이해되어서는 안되며, 복수의 이러한 메모리 구조체들을 디바이스에 통합하기 위해 다른 아키텍처들이 고려된다는 점이 이해되어야 한다.
일 양상에서는, 예를 들어 도 2에 도시된 바와 같이, 적어도 실질적으로 정렬된 플로팅 및 제어 게이트들을 갖는 3D NAND 메모리 구조체(202)가 제공된다. 이러한 메모리 구조체는 SGS(select gate source) 영역(210) 상에 배치되는 도전성(206) 및 절연성(208) 재료들의 교대 층들을 갖는 셀 스택 기판(204)을 포함할 수 있다. 일부 양상들에서, SGS 영역은 에치 스톱 층(212)과 추가적 절연 층(214) 사이에 배치된다. 셀 필러(216)는 복수의 교대 층들(206, 208)에 대해 실질적으로 수직 방향으로 셀 스택 기판(204) 내에 배치될 수 있다. 셀 필러는 SGS 영역(210)을 통해 기저 소스 층(218) 내로 연장된다. 복수의 NAND 메모리 구조체들(220)은 셀 필러(216) 주위의 3차원 구성으로 배열된다. 복수의 NAND 메모리 구조체들(220)은 셀 스택 기판(204)의 도전성 재료 층들(206)과 정렬된다. 일 양상에서는 도전성 재료 층들(206)이 제어 게이트 재료로서 기능할 수 있는 한편, 다른 양상들에서는 별도의 제어 게이트 재료가 도전성 재료 층과 NAND 메모리 구조체 사이에 배치될 수 있다. 다른 양상에서는, 복수의 메모리 구조체들이 셀 필러 주위의 컬럼들에 배열될 수 있다.
터널 유전체 재료(222)는 셀 스택 기판(204)과 셀 필러(216) 사이에 배치될 수 있고, 따라서 NAND 메모리 구조체들(220)을 셀 필러(216)로부터 및 서로로부터 전기적으로 격리시킨다. 각각의 NAND 메모리 구조체는 절연 재료 층들(208) 사이에 배치되고 도전성 재료 층(206)(즉, 제어 게이트)과 정렬되는 플로팅 게이트(224)를 포함한다. 플로팅 게이트(224) 및 제어 게이트 또는 도전성 재료 층(206)은 절연성 재료 층들(208)의 에지들을 따라서 정렬된다. IPD(interpoly dielectric) 층(228)은, IPD 층(228)이 도전성 재료 층(206)을 플로팅 게이트 재료(224)로부터 전기적으로 격리시키도록, 플로팅 게이트(224)와 도전성 재료 층(206) 사이에 배치된다. 금속 층(226)은 IPD 층(228)과 플로팅 게이트 재료(224) 사이에 배치된다.
플로팅 게이트에 금속을 포함하는 것은 공핍을 위태롭게 하지 않고도 게이트 사이즈에서의 상당한 감소를 허용한다는 점이 발견되었다. 일 양상에서, 플로팅 게이트는 약 70%까지 감소될 수 있다. 다른 양상에서, 플로팅 게이트는 약 30% 내지 약 60%까지 사이즈가 감소될 수 있다. 측정에 의하면, 일부 양상들에서, 플로팅 게이트는 약 10 nm 내지 약 3 nm의 사이즈를 가질 수 있다. 다른 양상에서, 플로팅 게이트는 약 3 nm 내지 약 5 nm의 사이즈를 가질 수 있다. 각각의 사이즈는 플로팅 게이트에 금속을 포함하는 것에 의해 공핍의 상당한 위험성 없이도 달성될 수 있다. 일 양상에서, 플로팅 게이트에서의 금속의 양은 적어도 1 nm의 층일 수 있다. 다른 양상에서, 이것은 약 1 nm 내지 약 3 nm의 층일 수 있다. 다른 양상에서, 금속 층은 나노 도트들(nano dots)일 수 있다.
다른 양상에서는, 정렬된 플로팅 및 제어 게이트들을 갖는 메모리 구조체를 제조하는 방법이 제공된다. 도 3에 도시된 바와 같이, 이러한 방법은, 제1 절연체 층과 제2 절연체 층 사이에 배치되는 제어 게이트 재료를 포함하는 기판을 제공하는 것(302), 제어 게이트 재료의 노출된 사이드 내로 플로팅 게이트 리세스를 에칭하는 것(304), 및 제어 게이트 재료를 따라서 그리고 제1 절연체 층 및 제2 절연체 층을 따라서 플로팅 게이트 리세스에 IPD(interpoly dielectric) 층을 형성하는 것(306)을 포함할 수 있다. 본 방법은, 플로팅 게이트 리세스에서의 IPD 층 상에 금속 재료를 퇴적하는 것(308), 제1 절연체 층 및 제2 절연체 층을 따라서 IPD 층의 부분들을 노출시키기 위해서 플로팅 게이트 리세스로부터 금속 재료의 일부를 에칭하는 것(310), 제1 절연체 층 및 제2 절연체 층을 노출시키기 위해서 제1 절연체 층 및 제2 절연체 층으로부터 IPD 층을 에칭하는 것(312)- 금속 재료는 제어 게이트를 따라서 IPD 층의 에칭을 마스크함 -, 및 플로팅 게이트 리세스 내에 플로팅 게이트 재료를 퇴적하는 것(314)을 더 포함할 수 있다.
다른 양상에서는, 도 4a에 도시된 바와 같이, 제조의 과정에 있는 메모리 구조체(402)가 도시된다. 메모리 구조체(402)는 제1 절연체 층(406)과 제2 절연체 층(408) 사이에 배치되는 제어 게이트 재료(404)를 포함할 수 있다. 플로팅 게이트 리세스(410)는 제1 절연체 층(406)과 제2 절연체 층(408)의 사이에서의 제어 게이트 재료(404) 내로 에칭된다. 플로팅 게이트 리세스(410)를 형성하는데 사용된 에치 프로세스는 절연체 층들의 에지들(412)을 적어도 실질적으로 온전히 남겨두면서 절연체 층들 사이에서부터 제어 게이트 재료(404)를 선택적으로 에칭할 수 있는 임의의 알려진 기술일 수 있다. 이러한 기술들은 잘 알려져 있고, 이들의 비-제한적인 예들은 테트라메틸암모니움 하이드록사이드(TMAH) 또는 NH40H, 증기 HF/증기 NH3 등이 뒤따르는 디캐핑용 HF 에치(HF for decapping etch) 또는 버퍼링된 산화물 에치를 포함한다.
도 4b는 플로팅 게이트 리세스(410)의 노출된 사이드들을 따라서 형성되는 IPD(interpoly dielectric) 층(414)을 도시한다. 일부 양상들에서 IPD 층(414)은 또한 플로팅 게이트 리세스(410)가 그 내로 형성되는 기판(416)(예를 들어, 셀 필러 트렌치)의 측벽들을 따라서 형성된다. IPD 층은 이러한 재료에 유용한 임의의 알려진 재료로 제조될 수 있다. 일 양상에서 IPD 층은 실리콘 산화물의 2개 층들 사이에 배치되는 실리콘 질화물 층으로 구성되는 적층 구조일 수 있다. 이러한 3-층(tri-layer)은 "ONO" 또는 "산화물-질화물-산화물(Oxide-Nitride-Oxide)" 층으로서 본 기술분야에 알려져 있다. IPD 층(414)은 제어 게이트 재료(404)로부터 플로팅 게이트 리세스(410) 내로 후속하여 퇴적되는 재료들을 전기적으로 격리시키기 위해서 배치된다는 점에 주목하자.
도 4c에 도시된 바와 같이 플로팅 게이트 리세스들(410)에서의 IPD 층(414) 상에 퇴적되는 금속 재료(418)가 도시된다. 금속 재료는 도시된 바와 같이 플로팅 게이트 리세스(410)를 완전히 채우도록 퇴적될 수 있거나, 또는 금속 재료는 특정 두께로 IPD 층 상에 퇴적될 수 있다. 금속 재료는 NAND 메모리 셀 또는 구조체의 제조 또는 사용에 유익한 속성들을 갖는 임의의 금속 재료일 수 있다. 일 양상에서, 금속 층은 금속 질화물일 수 있다. 다른 양상에서, 금속 층 재료의 비-제한적인 예들은, TiN, TiCN, TaN, TiSiN, WSix, RuTiN, RuOx, TaSiN, TaCON, TiCON, WxNx 등을 포함할 수 있으며, 이들의 적절한 조합물들을 포함한다. 또 다른 양상에서, 금속 층은 TiN일 수 있다. 금속 층의 두께는 디바이스의 아키텍처에 따라서 변할 수 있는 한편, 일 양상에서 금속 층은 약 1 nm 내지 약 6 nm의 두께를 가질 수 있다. 다른 양상에서, 금속 재료는 제어 게이트 재료(404)의 두께의 약 15% 내지 약 70%의 두께를 가질 수 있다. 추가적으로, 금속 재료는, 이에 제한되는 것은 아니지만, 화학 기상 퇴적, 물리적 기상 퇴적, 원자 층 퇴적 등을 포함하는, 임의의 알려진 기술에 따라서 형성될 수 있다.
도 4d에 도시된 바와 같이, 금속 재료(418)의 일부는 다음으로 제1 절연체 층(406) 및 제2 절연체 층(408)을 따라서 IPD 층(414)의 부분들을 노출시키기 위해서 플로팅 게이트 리세스(410)로부터 제거된다. 금속 재료는 금속 재료를 선택적으로 제거할 수 있는 임의의 프로세스에 의해 제거될 수 있다. 이러한 프로세스들의 비-제한적인 예들은 NH4OH/H2O2, NH4OH/O3, 고온 인산(Hot Phosphoric Acid), HF/O3, HF/H2O2, HF 증기, NH3 증기, H2S04/H202, HF/HNO3 등을 포함하며, 이들의 적절한 조합물들을 포함한다. 하나의 구체적인 양상에서, 금속 재료의 부분을 에칭하는 것은 NH4OH/H202 혼합물로 금속 재료를 에칭하는 것을 더 포함한다. 일 양상에서, 금속 재료(418)는 IPD 층(414)의 일부에 의해 제1 절연체 층(406) 및 제2 절연체 층(408) 각각으로부터 분리된다.
도 4e에 도시된 바와 같이, IPD 층(414)은 제1 절연체 층(406) 및 제2 절연체 층(408)을 노출시키기 위해 플로팅 게이트 리세스(410)로부터 금속 재료(418)까지 다시 에칭된다. 이 경우에 금속 영역(418)은, 제어 게이트 재료(404)와 금속 재료(418) 사이에 IPD 층(414)을 유지하면서, IPD 층이 절연체 층들의 에지들(412)로부터 선택적으로 제거되게 하는 차단 재료 역할을 한다. IPD 층은 금속 재료(418)와 제1 절연 층(406) 및 제2 절연 층(408)의 에지들(412)을 적어도 실질적으로 온전히 남겨두면서 IPD 재료를 선택적으로 제거하는 임의의 알려진 프로세스를 사용하여 에칭될 수 있다. 이러한 에치 프로세스들의 비-제한적인 예들은 수소 불화물, 고온 인산(Hot Phosphoric Acid), HF/O3, HF/H202, HF 증기, NH3 증기, H2S04/H202, HF/HNO3 등을 포함하며, 이들의 적절한 조합물들을 포함한다. 하나의 구체적인 양상에서, IPD 층은 수소 불화물로 제1 절연체 층 및 제2 절연체로부터 에칭된다.
IPD 층(414)의 측면 영역들의 에칭에 이어서, 플로팅 게이트 리세스는 플로팅 게이트(420)를 형성하기 위해 플로팅 게이트 재료로 채워질 수 있다. 플로팅 게이트(420)는 절연체 층들의 노출된 에지들(412)로 인해 제조 동안 제어 게이트 재료(404)에 자체 정렬된다. 제어 게이트 재료(404) 및 플로팅 게이트(420) 양자 모두는 절연체 층들(406, 408) 사이의 공간을 채우고, 에지들(412)을 따라 정렬되며, 마찬가지로 우수한 결합비를 갖는다. 이러한 증가된 결합은 메모리 구조체의 아키텍처로 하여금 감소된 또는 덜 정확한 정렬을 갖는 디바이스에 비해 더 작아지게 한다. 복수의 메모리 구조체들이 메모리 셀 구조체에 통합되는 양상들에서, 각각의 메모리 구조체에서의 제어 게이트들과 플로팅 게이트들의 효과적인 정렬은 메모리 셀 디바이스의 사이즈를 매우 감소시킬 수 있다. 플로팅 게이트 재료는 플로팅 게이트를 생성하는데 유용한 임의의 재료일 수 있다는 점이 주목된다. 하나의 구체적인 양상에서, 플로팅 게이트 재료는 폴리실리콘일 수 있다.
도 4e에 도시된 바와 같이, 일 양상에서 제어 게이트 재료(404)는 IPD 층(414)과 직접 접촉하고, IPD 층(414)은 금속 재료(418)와 직접 접촉하며, 금속 재료(418)는 플로팅 게이트(420)와 직접 접촉한다. 부가적으로, 추가의 양상에서 플로팅 게이트(420)는 IPD 층(414)과 직접 접촉한다. 다른 양상에서, 플로팅 게이트(420)는 제1 절연체 층(406) 및 제2 절연체 층(408) 각각과 직접 접촉한다. 더욱이, 일 양상에서 플로팅 게이트(420) 및 제어 게이트 재료(404)는 제1 절연체 층(406)과 제2 절연체 층(408)의 경계들에 의해 형성되는 평면들을 따라서 적어도 실질적으로 정렬된다.
에칭될 재료의 성질 및 주어진 에치 프로세스에서 사용되는 임의의 에치 스톱의 성질에 따라서 다양한 에칭 기술들이 사용될 수 있다. 일반적으로, 다양한 습식 및 건식 세정 방법들이 본 기술분야에 알려져 있다. 일부 예시적인 양상들에서는, 종래의 습식 DHF(dilute hydrofluoric acid) 에칭 또는 세정 에치 프로세스가 사용될 수 있다. 다른 양상들에서는, 이에 제한되는 것은 아니지만, 일본의 TEL(Tokyo Electron Limited)로부터 입수가능한 Certas 머신을 사용하여 선택적 산화물 막 에칭을 대상으로 하는 무-플라즈마(plasma-free) 가스 화학적 에칭 시스템, 또는, HF+NH3 증기/HF+NH3 플라즈마를 사용하는, 캘리포니아주 산타 클라라의 Applied Materials로부터의 머신을 사용하는 SiCoNi 에칭 프로세스들과 같은, 건식 에칭 또는 세정 프로세스가 사용될 수 있다. 하나의 구체적인 양상에서, 주어진 재료는 Certas 머신을 사용하여 10℃ 내지 100℃의 온도에서 0.1%에서 10%까지 TMAH(Tetramethylammonium hydroxide)로 에칭될 수 있다. 하나의 예시적인 화학물질은 <10%인 TMAH, <2%인 비-이온성 계면활성제, 8-10의 범위에 대한 pH 버퍼들, 및 옵션인 킬레이팅제(chelating agents) 및/또는 착화제(complexing agents)를 포함한다.
TiN 금속 층의 경우에는, 예를 들어, SCI 화학물질이 유용할 수 있다. SCI 화학물질들은 잘 알려져 있고, NH4OH, H2O2, 및 탈염수의 용액을 종종 포함한다. 하나의 예시적 화학물질은 70℃에서 28% NH4OH, 30% H2O2, 및 탈염수를 1:1:5 비율로 포함한다. 다른 양상에서는, APM 에치가 이용될 수 있다. APM의 조성은 또한 0.2:1.0 wt%로 표현될 수 있다. 즉, 나머지는 탈염수로 구성되는 0.2wt%NH4OH와 1.0wt%H2O2이다. 금속 층 에치는 금속 층에 대해 선택적이고, 따라서 플로팅 게이트 리세스에서 IPD 층을 노출시킨다는 점에 주목하자. 다른 옵션은 120℃에서 계속되는 H202(1 배합비(part)) 및 H2S04(10 배합비(parts))로 통상적으로 구성되는 PIRANHA이다. 다른 양상에서, Piranha는 또한 TiN을 에칭할 것이다.
다른 양상에서는, 도 5에 도시된 바와 같이, 정렬된 플로팅 및 제어 게이트들을 갖는, 때로는 메모리 셀로서 지칭되는, 3D NAND 메모리 구조체 또는 디바이스를 제조하는 방법이 제공된다. 이러한 방법은, 선택 게이트 소스 영역 상에 배치되는 도전성 및 절연성 재료들의 교대 층들을 갖는 셀 스택 기판 내로 셀 필러 트렌치를 에칭하는 것(502), 각각의 플로팅 게이트 리세스에서의 제어 게이트를 노출시키기 위해서 도전성 재료의 층들과 정렬된 셀 필러 트렌치의 측벽들 내로 복수의 플로팅 게이트 리세스들을 에칭하는 것(504), 제어 게이트 재료를 따라서 그리고 절연성 재료 층들을 따라서 리세스되는 복수의 플로팅 게이트에 IPD(interpoly dielectric) 층을 형성하는 것(506), 및 복수의 플로팅 게이트 리세스에서의 IPD 층 상에 금속 질화물 재료를 퇴적하는 것(508)을 포함할 수 있다. 본 방법은, 절연성 재료 층들을 따라서 IPD 층의 부분들을 노출시키기 위해서 복수의 플로팅 게이트 리세스로부터 금속 질화물 재료의 일부를 에칭하는 것(510), 각각의 플로팅 게이트 리세스에서의 절연성 재료 층들을 노출시키기 위해서 복수의 플로팅 게이트 리세스들로부터 IPD 층을 에칭하는 것(512)- 여기서 금속 질화물 재료는 복수의 제어 게이트들을 따라서 IPD 층의 에칭을 마스크함 -, 및 복수의 플로팅 게이트 리세스 각각 내에 플로팅 게이트 재료를 퇴적하는 것(514)을 더 포함할 수 있다.
설명된 바와 같이, 다음으로 터널 유전체가 트렌치의 측벽들을 따라서 형성될 수 있다. 터널 유전체들은 잘 알려져 있고, 터널 유전체로서 기능하는 임의의 절연성 재료일 수 있다. 비-제한적인 예들은 SiO2, SiON 등과 같은 산화물들 및 질화물들을 포함할 수 있다. 일 양상에서, 터널 유전체는 금속 재료들 상의 균일한 성장을 허용하도록 취급되는 산화물일 수 있다. 하나의 구체적인 양상에서 터널 유전체는 ISSG(in situ steam generation) 산화된 DEP 폴리 라이너(30A)일 수 있다. 터널 유전체의 형성에 이어서, 라이너 층이 터널 유전체 상에 형성될 수 있고, 셀 필러 트렌치의 바닥부는 소스 층을 노출시키기 위해 라이너 층 및 터널 유전체를 통하여 펀치-에칭될(punch-etched) 수 있다. 도 2에 도시된 바와 같이, 셀 필러가 후속하여 셀 필러 트랜치 내로 퇴적되고, 따라서 셀 필러 트렌치를 채울 수 있다. 하나의 비-제한적 양상에서, 셀 필러는 폴리실리콘 재료일 수 있다.
결과로 생기는 디바이스들은 다양한 향상된 성능 특성들을 보여줄 수 있는데, 이는 금속 층/플로팅 게이트 혼합 재료의 존재에, 또는 플로팅 게이트와 게이트 제어 게이트 사이의 정렬의 향상된 정확도에, 적어도 일부, 기인하는 것일 수 있다. 예를 들어, 금속의 추가는 플로팅 게이트에서의 폴리실리콘을 감소시키거나 또는 이것이 공핍화되는 것을 방지할 수 있는데, 이는 특히 폴리실리콘 플로팅 게이트가 6 nm 미만일 때 발생할 수 있다. 또한, 금속의 존재의 유용성은 폴리실리콘 게이트가 더 작아질수록 증가한다. 추가로, 제어 및 플로팅 게이트들의 정렬의 향상된 정확도는 프로그램 슬로프(program slope)를 약 lOOmV와 약 200 mV 사이만큼 향상시킬 수 있다.
일 예에서, 적어도 실질적으로 정렬되는 플로팅 및 제어 게이트들을 갖는 메모리 구조체는, 제1 절연체 층과 제2 절연체 층 사이에 배치되는 제어 게이트 재료; 제1 절연체 층과 제2 절연체 층 사이에 배치되고, 제어 게이트 재료와 적어도 실질적으로 정렬되는 플로팅 게이트 재료- 플로팅 게이트 재료는 금속 영역을 포함함 -; 및 제어 게이트 재료를 플로팅 게이트 재료로부터 전기적으로 격리시키도록, 제어 게이트 재료와 플로팅 게이트 재료 사이에 배치되는 IPD(interpoly dielectric) 층을 포함할 수 있다.
일 예에서, 금속 영역은 플로팅 게이트 재료와 IPD 층 사이에 배치된다.
일 예에서, 금속 영역은 IPD 층의 일부에 의해 제1 절연체 층 및 제2 절연체 층 각각으로부터 분리된다.
일 예에서, 제어 게이트 재료는 IPD 층과 직접 접촉하고, IPD 층은 금속 영역과 직접 접촉하며, 금속 영역은 플로팅 게이트 재료와 직접 접촉한다.
일 예에서, 플로팅 게이트 재료는 IPD 층과 직접 접촉한다.
일 예에서, 플로팅 게이트 재료는 제1 절연체 층 및 제2 절연체 층 각각과 직접 접촉한다.
일 예에서, 플로팅 게이트 재료 및 제어 게이트 재료는 제1 절연체 층과 제2 절연체 층의 경계들에 의해서 형성되는 평면들을 따라서 적어도 실질적으로 정렬된다.
일 예에서, 금속 재료는 TiN, TiCN, TaN, TiSiN, WSix, RuTiN, RuOx, TaSiN, TaCON, TiCON, 및 이들의 조합물들로 구성되는 그룹으로부터 선택되는 재료를 포함한다.
일 예에서, 금속 재료는 TiN을 포함한다.
일 예에서, 금속 재료는 본질적으로 TiN으로 구성된다.
일 예에서, 금속 영역은 약 1 nm 내지 약 6 nm의 두께를 갖는다.
일 예에서, 금속 영역은 제어 게이트 재료 두께의 약 15% 내지 약 30%의 두께를 갖는다.
일 예에서, 적어도 실질적으로 정렬되는 플로팅 및 제어 게이트들을 갖는 3D NAND 메모리 구조체는, 선택 게이트 소스 영역 상에 배치되는 도전체 및 절연체 재료들의 교대 층들을 갖는 셀 스택 기판; 복수의 교대 층들에 대하여 실질적으로 수직 방향으로 셀 스택 기판 내에 배치되는 셀 필러; 및 셀 필러 주위에 3차원 구성으로 배열되는 본 명세서에 기재된 바와 같은 복수의 메모리 구조체들- 복수의 메모리 구조체들은 도전체 재료 층들과 정렬되고 전기적으로 결합됨 -을 포함할 수 있다.
일 예에서, 복수의 메모리 구조체들은 셀 필러 주위의 컬럼들(columns)에 배열된다.
일 예에서, 플로팅 게이트들은 약 3 nm 내지 약 10 nm 사이즈 범위이다.
일 예에서, 정렬되는 플로팅 및 제어 게이트들을 갖는 메모리 구조체를 제조하는 방법은, 제1 절연체 층과 제2 절연체 층 사이에 배치되는 제어 게이트 재료를 포함하는 기판을 제공하는 단계; 제어 게이트 재료의 노출된 사이드 내로 플로팅 게이트 리세스를 에칭하는 단계; 제어 게이트 재료를 따라서 그리고 제1 절연체 층 및 제2 절연체 층을 따라서 플로팅 게이트 리세스에 IPD(interpoly dielectric) 층을 형성하는 단계; 플로팅 게이트 리세스에서의 IPD 층 상에 금속 재료를 퇴적하는 단계; 제1 절연체 층 및 제2 절연체 층을 따라서 IPD 층의 부분들을 노출시키기 위해서 플로팅 게이트 리세스로부터 금속 재료의 일부를 에칭하는 단계; 제1 절연체 층 및 제2 절연체 층을 노출시키기 위해서 제1 절연체 층 및 제2 절연체 층으로부터 IPD 층을 에칭하는 단계- 금속 재료는 제어 게이트를 따라서 IPD 층의 에칭을 마스크함 -; 및 플로팅 게이트 리세스 내에 플로팅 게이트 재료를 퇴적하는 단계를 포함할 수 있다.
일 예에서, 플로팅 게이트 리세스에서의 IPD 층 상에 금속 재료를 퇴적하는 단계는 플로팅 게이트 리세스의 적어도 실질적으로 전부를 금속 재료로 채우는 단계를 더 포함한다.
일 예에서, 금속 재료의 일부를 에칭하는 단계는, NH4OH/H2O2, NH4OH/O3, 고온 인산(Hot Phosphoric Acid), HF/O3, HF/H202, HF 증기, NH3 증기, H2S04/H202, 또는 HF/HNO3으로 구성되는 그룹으로부터 선택되는 에칭제(etchant)로 금속 재료를 에칭하는 단계를 더 포함한다.
일 예에서, 금속 재료의 일부를 에칭하는 단계는 NH4OH/H2O2 혼합물로 금속 재료를 에칭하는 단계를 더 포함한다.
일 예에서, 제1 절연체 층 및 제2 절연체 층으로부터 IPD 층을 에칭하는 단계는, 수소 불화물, 고온 인산(hot phosphoric acid), HF/O3, HF/H202, HF 증기, NH3 증기, H2S04/H202, 또는 HF/HNO3으로 이루어지는 그룹으로부터 선택되는 기술로 에칭하는 단계를 더 포함한다.
일 예에서, 제1 절연체 층 및 제2 절연체 층으로부터 IPD 층을 에칭하는 단계는 수소 불화물로 에칭하는 단계를 더 포함한다.
일 예에서, 금속 재료는 TiN, TiCN, TaN, TiSiN, WSix, RuTiN, RuOx, TaSiN, TaCON, TiCON, 및 이들의 조합물들로 구성되는 그룹으로부터 선택되는 재료를 포함한다.
일 예에서, 금속 재료는 TiN을 포함한다.
일 예에서, 금속 재료는 약 1 nm 내지 약 6 nm의 두께를 갖는다.
일 예에서, 금속 재료는 제어 게이트 재료 두께의 약 15% 내지 약 30%의 두께를 갖는다.
일 예에서, 정렬된 플로팅 및 제어 게이트들을 갖는 3D NAND 메모리 셀 또는 디바이스를 제조하는 방법은, 선택 게이트 소스 영역 상에 배치되는 도전성 및 절연성 재료들의 교대 층들을 갖는 셀 스택 기판 내로 셀 필러 트렌치를 에칭하는 단계; 각각의 플로팅 게이트 리세스에서의 제어 게이트를 노출시키기 위해서 도전성 재료의 층들과 정렬되는 셀 필러 트렌치의 측벽들 내로 복수의 플로팅 게이트 리세스들을 에칭하는 단계; 제어 게이트 재료를 따라서 그리고 절연성 재료 층들을 따라서 리세스되는 복수의 플로팅 게이트에 IPD(interpoly dielectric) 층을 형성하는 단계; 복수의 플로팅 게이트 리세스에서의 IPD 층 상에 금속 재료를 퇴적하는 단계; 절연성 재료 층들을 따라서 IPD 층의 부분들을 노출시키기 위해서 복수의 플로팅 게이트 리세스로부터 금속 재료의 일부를 에칭하는 단계; 각각의 플로팅 게이트 리세스에서의 절연성 재료 층들을 노출시키기 위해서 복수의 플로팅 게이트 리세스들로부터 IPD 층을 에칭하는 단계- 금속 재료는 복수의 제어 게이트들을 따라서 IPD 층의 에칭을 마스크함 -; 및 복수의 플로팅 게이트 리세스 각각 내에 플로팅 게이트 재료를 퇴적하는 단계를 포함할 수 있다.
일 예에서, 복수의 플로팅 게이트 리세스에서의 IPD 층 상에 금속 재료를 퇴적하는 단계는 플로팅 게이트 리세스의 적어도 실질적으로 전부를 플로팅 게이트 리세스들 각각에서 금속 재료로 채우는 단계를 더 포함한다.
일 예에서, 금속 재료의 일부를 에칭하는 단계는, NH4OH/H2O2, NH4OH/O3, 고온 인산(Hot Phosphoric Acid), HF/O3, HF/H202, HF 증기, NH3 증기, H2S04/H202, 또는 HF/HNO3으로 구성되는 그룹으로부터 선택되는 에칭제로 금속 재료를 에칭하는 단계를 더 포함한다.
일 예에서, 금속 재료의 일부를 에칭하는 단계는 NH4OH/H2O2 혼합물로 금속 재료를 에칭하는 단계를 더 포함한다.
일 예에서, 제1 절연체 층 및 제2 절연체 층으로부터 IPD 층을 에칭하는 단계는, 수소 불화물, 고온 인산(Hot Phosphoric Acid), HF/O3, HF/H202, HF 증기, NH3 증기, H2S04/H202, 또는 HF/HNO3으로 이루어지는 그룹으로부터 선택되는 기술로 에칭하는 단계를 더 포함한다.
일 예에서, 복수의 플로팅 게이트 리세스들에 IPD 층을 형성하는 단계는 셀 필러 트렌치의 측벽들을 따라서 IPD를 형성하는 단계를 더 포함하고; 복수의 플로팅 게이트 리세스들에서의 IPD 층 상에 금속 재료를 퇴적하는 단계는 셀 필러 트렌치의 측벽들을 따라서 금속 재료를 퇴적하는 단계를 더 포함하고; 복수의 플로팅 게이트 리세스들에 플로팅 게이트 재료를 퇴적하는 단계는 금속 재료 및 IPD 층을 에칭해내는 것에 이어서 셀 필러 트렌치의 측벽들 상에 플로팅 게이트 재료를 퇴적하는 단계를 더 포함한다.
일 예에서, 본 명세서에 기재되는 바와 같은 방법은, 셀 필러 트렌치의 측벽들을 따라서 터널 유전체 층을 형성하는 단계; 셀 필러 트렌치의 측벽들을 따라서 터널 유전체 층 상에 라이너 층을 형성하는 단계; 기판의 소스 층을 노출시키기 위해서 라이너 층 및 터널 유전체 층을 통해 셀 필러 트렌치의 바닥 사이드를 펀치 에칭(punch etching)하는 단계; 및 셀 필러를 형성하기 위해서 셀 필러 트렌치를 폴리실리콘 재료로 채우는 단계를 더 포함할 수 있다.
일 예에서, 금속 재료는 TiN, TiCN, TaN, TiSiN, WSix, RuTiN, RuOx, TaSiN, TaCON, TiCON, 및 이들의 조합물들로 구성되는 그룹으로부터 선택되는 재료를 포함한다.
일 예에서, 금속 재료는 TiN을 포함한다.
지금까지의 예들은 하나 이상의 특정 애프리케이션들에서 특정 실시예들을 예시하지만, 본 명세서에 명시되는 원리들 및 개념들로부터 벗어나지 않고, 구현의 형태, 사용 및 상세사항들에 대한 여러 변형들이 이루어질 수 있다는 점이 본 기술분야의 통상의 기술자들에게는 명백할 것이다. 따라서, 이하 제시되는 청구항들에 의하는 것을 제외하고는 어떠한 제한도 의도되지 않는다.
Claims (33)
- 적어도 실질적으로 정렬되는 플로팅 및 제어 게이트들을 갖는 메모리 구조체로서,
제1 절연체 층과 제2 절연체 층 사이에 배치되는 제어 게이트 재료;
상기 제1 절연체 층과 상기 제2 절연체 층 사이에 배치되고, 상기 제어 게이트 재료와 적어도 실질적으로 정렬되는 플로팅 게이트 재료 - 상기 플로팅 게이트 재료는 금속 영역을 포함함 -; 및
IPD(interpoly dielectric) 층이 상기 제어 게이트 재료를 상기 플로팅 게이트 재료로부터 전기적으로 격리시키도록, 상기 제어 게이트 재료와 상기 플로팅 게이트 재료 사이에 배치되는 IPD 층
을 포함하는 메모리 구조체. - 제1항에 있어서,
상기 금속 영역은 상기 플로팅 게이트 재료와 상기 IPD 층 사이에 배치되는 메모리 구조체. - 제2항에 있어서,
상기 금속 영역은 상기 IPD 층의 일부에 의해 상기 제1 절연체 층 및 상기 제2 절연체 층 각각으로부터 분리되는 메모리 구조체. - 제2항에 있어서,
상기 제어 게이트 재료는 상기 IPD 층과 직접 접촉하고, 상기 IPD 층은 상기 금속 영역과 직접 접촉하며, 상기 금속 영역은 상기 플로팅 게이트 재료와 직접 접촉하는 메모리 구조체. - 제4항에 있어서,
상기 플로팅 게이트 재료는 상기 IPD 층과 직접 접촉하는 메모리 구조체. - 제1항에 있어서,
상기 플로팅 게이트 재료는 상기 제1 절연체 층 및 상기 제2 절연체 층 각각과 직접 접촉하는 메모리 구조체. - 제1항에 있어서,
상기 플로팅 게이트 재료 및 상기 제어 게이트 재료는 상기 제1 절연체 층과 상기 제2 절연체 층의 경계들에 의해서 형성되는 평면들을 따라서 적어도 실질적으로 정렬되는 메모리 구조체. - 제1항에 있어서,
상기 금속 재료는 TiN, TiCN, TaN, TiSiN, WSix, RuTiN, RuOx, TaSiN, TaCON, TiCON, 및 이들의 조합물들로 구성되는 그룹으로부터 선택되는 재료를 포함하는 메모리 구조체. - 제1항에 있어서,
상기 금속 재료는 TiN을 포함하는 메모리 구조체. - 제1항에 있어서,
상기 금속 영역은 약 1 nm 내지 약 6 nm의 두께를 갖는 메모리 구조체. - 제1항에 있어서,
상기 금속 영역은 상기 제어 게이트 재료 두께의 약 15% 내지 약 30%의 두께를 갖는 메모리 구조체. - 적어도 실질적으로 정렬되는 플로팅 및 제어 게이트들을 갖는 3D NAND 메모리 구조체로서,
선택 게이트 소스 영역 상에 배치되는 도전체 및 절연체 재료들의 교대 층들을 갖는 셀 스택 기판;
상기 복수의 교대 층에 대하여 실질적으로 수직 방향으로 상기 셀 스택 기판 내에 배치되는 셀 필러; 및
셀 필러 주위에 3차원 구성으로 배열되는 제1항에 기재된 바와 같은 복수의 메모리 구조체 - 상기 복수의 메모리 구조체는 상기 도전체 재료 층들과 정렬되고 전기적으로 결합됨 -
을 포함하는 3D NAND 메모리 구조체. - 제12항에 있어서,
상기 복수의 메모리 구조체는 상기 셀 필러 주위의 컬럼들(columns)에 배열되는 3D NAND 메모리 구조체. - 제12항에 있어서,
상기 플로팅 게이트들은 약 3 nm 내지 약 10 nm 사이즈 범위인 3D NAND 메모리 구조체. - 정렬되는 플로팅 및 제어 게이트들을 갖는 메모리 구조체를 제조하는 방법으로서,
제1 절연체 층과 제2 절연체 층 사이에 배치되는 제어 게이트 재료를 포함하는 기판을 제공하는 단계;
상기 제어 게이트 재료의 노출된 사이드 내로 플로팅 게이트 리세스를 에칭하는 단계;
상기 제어 게이트 재료를 따라서 그리고 상기 제1 절연체 층 및 상기 제2 절연체 층을 따라서 상기 플로팅 게이트 리세스에 IPD(interpoly dielectric) 층을 형성하는 단계;
상기 플로팅 게이트 리세스에서의 상기 IPD 층 상에 금속 재료를 퇴적하는 단계;
상기 제1 절연체 층 및 상기 제2 절연체 층을 따라서 상기 IPD 층의 부분들을 노출시키기 위해서 상기 플로팅 게이트 리세스로부터 상기 금속 재료의 일부를 에칭하는 단계;
상기 제1 절연체 층 및 상기 제2 절연체 층을 노출시키기 위해서 상기 제1 절연체 층 및 상기 제2 절연체 층으로부터 상기 IPD 층을 에칭하는 단계 - 상기 금속 재료는 상기 제어 게이트를 따라서 상기 IPD 층의 에칭을 마스크함 -; 및
상기 플로팅 게이트 리세스 내에 플로팅 게이트 재료를 퇴적하는 단계
를 포함하는 방법. - 제15항에 있어서,
상기 플로팅 게이트 리세스에서의 상기 IPD 층 상에 금속 재료를 퇴적하는 단계는 상기 플로팅 게이트 리세스의 적어도 실질적으로 전부를 상기 금속 재료로 채우는 단계를 더 포함하는 방법. - 제15항에 있어서,
상기 금속 재료의 일부를 에칭하는 단계는, NH4OH/H2O2, NH4OH/O3, 고온 인산(Hot Phosphoric Acid), HF/O3, HF/H202, HF 증기, NH3 증기, H2S04/H202, 또는 HF/HNO3으로 구성되는 그룹으로부터 선택되는 에칭제(etchant)로 상기 금속 재료를 에칭하는 단계를 더 포함하는 방법. - 제15항에 있어서,
상기 금속 재료의 일부를 에칭하는 단계는 NH4OH/H2O2 혼합물로 상기 금속 재료를 에칭하는 단계를 더 포함하는 방법. - 제15항에 있어서,
상기 제1 절연체 층 및 상기 제2 절연체 층으로부터 상기 IPD 층을 에칭하는 단계는, 수소 불화물, 고온 인산(Hot Phosphoric Acid), HF/O3, HF/H202, HF 증기, NH3 증기, H2S04/H202, 또는 HF/HNO3으로 이루어지는 그룹으로부터 선택되는 기술로 에칭하는 단계를 더 포함하는 방법. - 제15항에 있어서,
상기 제1 절연체 층 및 상기 제2 절연체 층으로부터 상기 IPD 층을 에칭하는 단계는 수소 불화물로 에칭하는 단계를 더 포함하는 방법. - 제15항에 있어서,
상기 금속 재료는 TiN, TiCN, TaN, TiSiN, WSix, RuTiN, RuOx, TaSiN, TaCON, TiCON, 및 이들의 조합물들로 구성되는 그룹으로부터 선택되는 재료를 포함하는 방법. - 제15항에 있어서,
상기 금속 재료는 TiN을 포함하는 방법. - 제15항에 있어서,
상기 금속 재료는 약 1 nm 내지 약 6 nm의 두께를 갖는 방법. - 제15항에 있어서,
상기 금속 재료는 상기 제어 게이트 재료 두께의 약 15% 내지 약 30%의 두께를 갖는 방법. - 정렬된 플로팅 및 제어 게이트들을 갖는 3D NAND 메모리 구조체를 제조하는 방법으로서,
선택 게이트 소스 영역 상에 배치되는 도전성 및 절연성 재료들의 교대 층들을 갖는 셀 스택 기판 내로 셀 필러 트렌치를 에칭하는 단계;
각각의 플로팅 게이트 리세스에서의 제어 게이트를 노출시키기 위해서 도전성 재료의 상기 층들과 정렬되는 상기 셀 필러 트렌치의 측벽들 내로 복수의 플로팅 게이트 리세스를 에칭하는 단계;
상기 제어 게이트 재료를 따라서 그리고 상기 절연성 재료 층들을 따라서 리세스되는 복수의 플로팅 게이트에 IPD(interpoly dielectric) 층을 형성하는 단계;
상기 복수의 플로팅 게이트 리세스에서의 상기 IPD 층 상에 금속 재료를 퇴적하는 단계;
상기 절연성 재료 층들을 따라서 상기 IPD 층의 부분들을 노출시키기 위해서 상기 복수의 플로팅 게이트 리세스로부터 상기 금속 재료의 일부를 에칭하는 단계;
각각의 플로팅 게이트 리세스에서의 상기 절연성 재료 층들을 노출시키기 위해서 상기 복수의 플로팅 게이트 리세스로부터 상기 IPD 층을 에칭하는 단계 - 상기 금속 재료는 상기 복수의 제어 게이트를 따라서 상기 IPD 층의 에칭을 마스크함 -; 및
상기 복수의 플로팅 게이트 리세스 각각 내에 플로팅 게이트 재료를 퇴적하는 단계
를 포함하는 방법. - 제25항에 있어서,
상기 복수의 플로팅 게이트 리세스에서의 상기 IPD 층 상에 상기 금속 재료를 퇴적하는 단계는 상기 플로팅 게이트 리세스의 적어도 실질적으로 전부를 상기 플로팅 게이트 리세스들 각각에서 상기 금속 재료로 채우는 단계를 더 포함하는 방법. - 제25항에 있어서,
상기 금속 재료의 일부를 에칭하는 단계는, NH4OH/H2O2, NH4OH/O3, 고온 인산(Hot Phosphoric Acid), HF/O3, HF/H202, HF 증기, NH3 증기, H2S04/H202, 또는 HF/HNO3으로 구성되는 그룹으로부터 선택되는 에칭제로 상기 금속 재료를 에칭하는 단계를 더 포함하는 방법. - 제25항에 있어서,
상기 금속 재료의 일부를 에칭하는 단계는 NH4OH/H2O2 혼합물로 상기 금속 재료를 에칭하는 단계를 더 포함하는 방법. - 제25항에 있어서,
상기 제1 절연체 층 및 상기 제2 절연체 층으로부터 상기 IPD 층을 에칭하는 단계는, 수소 불화물, 고온 인산(Hot Phosphoric Acid), HF/O3, HF/H202, HF 증기, NH3 증기, H2S04/H202, 또는 HF/HNO3으로 이루어지는 그룹으로부터 선택되는 기술로 에칭하는 단계를 더 포함하는 방법. - 제25항에 있어서,
상기 복수의 플로팅 게이트 리세스에 상기 IPD 층을 형성하는 단계는 상기 셀 필러 트렌치의 측벽들을 따라서 상기 IPD를 형성하는 단계를 더 포함하고;
상기 복수의 플로팅 게이트 리세스에서의 상기 IPD 층 상에 상기 금속 재료를 퇴적하는 단계는 상기 셀 필러 트렌치의 측벽들을 따라서 상기 금속 재료를 퇴적하는 단계를 더 포함하고;
상기 복수의 플로팅 게이트 리세스에 상기 플로팅 게이트 재료를 퇴적하는 단계는 상기 금속 재료 및 상기 IPD 층을 에칭해내는 것에 이어서 상기 셀 필러 트렌치의 측벽들 상에 상기 플로팅 게이트 재료를 퇴적하는 단계를 더 포함하는
방법. - 제25항에 있어서,
상기 셀 필러 트렌치의 상기 측벽들을 따라서 터널 유전체 층을 형성하는 단계;
상기 셀 필러 트렌치의 상기 측벽들을 따라서 상기 터널 유전체 층 상에 라이너 층을 형성하는 단계;
상기 기판의 소스 층을 노출시키기 위해서 상기 라이너 층 및 상기 터널 유전체 층을 통해 상기 셀 필러 트렌치의 바닥 사이드를 펀치 에칭(punch etching)하는 단계; 및
셀 필러를 형성하기 위해서 상기 셀 필러 트렌치를 폴리실리콘 재료로 채우는 단계
를 더 포함하는 방법. - 제25항에 있어서,
상기 금속 재료는 TiN, TiCN, TaN, TiSiN, WSix, RuTiN, RuOx, TaSiN, TaCON, TiCON, 및 이들의 조합물들로 구성되는 그룹으로부터 선택되는 재료를 포함하는 방법. - 제25항에 있어서,
상기 금속 재료는 TiN을 포함하는 방법.
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