KR20160064109A - 발광 다이오드를 포함하는 광전자 디바이스 - Google Patents

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Abstract

본 발명은 제 1 유형의 전도율로 선택적으로 도핑된 반도체 기판(10); 상기 기판에 전기적으로 접속되고, 제 1 유형의 전도율 또는 반대되는 제 2 유형의 전도율로 도핑되고, 기판보다 더 고농도로 도핑된 제 1 반도체 영역(14); 제 1 반도체 영역 상에 지지되는 제 1 세트(A)의 제 1 발광 다이오드(DEL) - 이 제 1 발광 다이오드는 와이어 형, 원추형 또는 원추대형 반도체 요소를 포함함 -; 및 제 1 반도체 영역과 접촉되는 전도성 부분(36)을 포함하는 광전자 디바이스(5)에 관한 것이다.

Description

발광 다이오드를 포함하는 광전자 디바이스{OPTOELECTRONIC DEVICE COMPRISING LIGHT-EMITTING DIODES}
본 출원에서 참조된 프랑스 출원 FR13/59411의 우선권을 주장한다.
본 발명은 일반적으로 반도체 재료에 기초한 광전자 디바이스 및 이것을 제조하기 위한 방법에 관한 것이다. 본 발명은 더 구체적으로 3 차원 요소, 특히 반도체 마이크로와이어 또는 나노와이어에 의해 형성되는 발광 다이오드를 포함하는 광전자 디바이스에 관한 것이다. "발광 다이오드를 구비하는 광전자 디바이스"라는 어구는 전기 신호를 전자기 복사로 변환시킬 수 있는 디바이스, 특히 전자기 복사, 특히 광의 방출에 사용되는 디바이스를 표시한다. 발광 다이오드를 형성할 수 있는 3 차원 요소의 실시예는 이하 III-V 화합물이라고 부르는 적어도 하나의 III족 원소 및 하나의 V족 원소(예를 들면, 갈륨 질화물 GaN)를 주로 포함하거나, 이하 II-VI 화합물이라고 부르는 적어도 하나의 II족 원소 및 하나의 VI족 원소(예를 들면, 아연 산화물 ZnO)를 주로 포함하는 화합물에 기초한 반도체 재료를 포함하는 마이크로와이어 또는 나노와이어이다.
복수의 광전자 디바이스의 이 3 차원 요소, 특히 반도체 마이크로와이어 또는 나노와이어는 기판 상에 형성될 수 있고, 다음에 이것은 개별적인 광전자 디바이스를 형성하도록 소잉(sawing)된다. 다음에 각각의 광전자 디바이스는 특히 이 3 차원 요소를 보호하기 위해 패키지 내에 배치되고, 이 패키지는 지지체, 예를 들면, 인쇄 회로에 부착된다.
이 광전자 디바이스에 전자 회로를 결합하는 것이 바람직할 수 있다. 이것은, 예를 들면, 발광 다이오드의 전력 공급을 제어하기 위한 회로, 정전기 방전에 대해 발광 다이오드를 보호하기 위한 회로, 또는 발광 다이오드의 온도를 검출하기 위한 회로이다. 이러한 전자 회로는 광전자 디바이스와 별개로 형성되고, 다음에 지지체에 부착되고, 패키지에 접속된다. 이 광전자 디바이스와 관련된 전자 회로에 기인되는 부피는 상당할 수 있다. 따라서 광전자 디바이스를 포함하는 전자 회로를 제조하는 방법은 광전자 디바이스를 제조하는 단계에 더하여 별개의 전자 회로 제조 단계 및 이 전자 회로를 광전자 디바이스에 접속하는 단계를 포함한다. 이들 단계는 광전자 시스템의 제조 비용을 증가시킨다.
따라서, 일 실시형태의 목적은 발광 다이오드, 특히 마이크로와이어 또는 나노와이어를 구비하는 이전에 설명된 광전자 디바이스 및 그 제조 방법의 단점 중 적어도 일부를 극복하는 것이다.
다른 실시형태의 목적은 광전자 디바이스를 포함하는 전자 시스템의 부피를 감소시키는 것이다.
다른 실시형태의 목적은 광전자 디바이스를 포함하는 전자 시스템의 부피를 감소시키는 것이다.
다른 실시형태의 목적은 산업적 규모 및 낮은 비용으로 제조될 수 있는 발광 다이오드를 구비하는 광전자 디바이스이다.
따라서, 일 실시형태는,
도핑되지 않거나 또는 제 1 전도율 유형으로 도핑된 반도체 기판;
상기 기판에 전기적으로 접속되고, 상기 제 1 전도율 유형 또는 상기 제 1 유형의 반대인 제 2 전도율 유형이고, 상기 기판보다 더 고농도로 도핑되는 제 1 도핑된 반도체 영역;
상기 제 1 반도체 영역에 의해 지지되는 제 1 발광 다이오드의 제 1 어셈블리 - 상기 제 1 발광 다이오드는 와이어형, 원추형 또는 테이퍼형 반도체 요소를 포함함 -; 및
제 1 반도체 영역과 접촉되는 전도성 부분을 포함하는 광전자 디바이스를 제공한다.
일 실시형태에 따르면, 제 1 반도체 영역은 하나 또는 복수의 이온 주입 단계에 의해 얻어진다.
일 실시형태에 따르면, 제 1 반도체 영역은 호모에피택시 단계에 의해 얻어진다.
일 실시형태에 따르면, 상기 디바이스는 각각의 제 1 발광 다이오드를 피복하는 적어도 부분적으로 투명한 제 1 전극 층 및 상기 제 1 발광 다이오드의 주위에서 상기 제 1 전극 층을 피복하는 제 1 전도성 층을 더 포함한다.
일 실시형태에 따르면, 상기 디바이스는 제 1 반도체 영역의 적어도 하나의 측연부를 따라 연장되는 적어도 하나의 절연 부분을 더 포함한다.
일 실시형태에 따르면, 상기 디바이스는 상기 제 1 반도체 영역의 것과 반대의 전도율 유형이고, 상기 제 1 반도체 영역의 적어도 하나의 측연부를 따라 연장되는 적어도 하나의 제 2 도핑된 반도체 영역을 더 포함한다.
일 실시형태에 따르면, 상기 기판은 모노리스이다.
일 실시형태에 따르면, 상기 기판은 상기 제 1 반도체 영역을 포함하는 반도체 층으로 분할되고, 절연층에 의해 상기 기판의 나머지로부터 분리되어 있다.
일 실시형태에 따르면, 상기 반도체 층은 실리콘, 게르마늄, 실리콘 탄화물, 및 III-V 화합물을 포함하는 그룹으로부터 선택된다.
일 실시형태에 따르면, 기판은 실리콘, 게르마늄, 실리콘 탄화물, 및 III-V 화합물을 포함하는 그룹으로부터 선택된다.
일 실시형태에 따르면, 기판은 절연 재료, 예를 들면, 실리콘 산화물 또는 알루미늄 산화물이다.
일 실시형태에 따르면, 상기 기판의 도펀트 농도는 1015 원자/cm3 이하이고, 상기 제 1 반도체 영역의 도펀트 농도는 5*1016 내지 2*1020 원자/cm3의 범위이다.
일 실시형태에 따르면, 상기 디바이스는 기판 내에 적어도 부분적으로 형성되는 적어도 하나의 전자 컴포넌트를 더 포함한다.
일 실시형태에 따르면, 상기 전자 컴포넌트는 다이오드, 제너 다이오드, 애벌랜치 다이오드, 바이폴라 트랜지스터, 금속-산화물-반도체 전계-효과 트랜지스터, 저항기, 금속-산화물-반도체 커패시턴스, 금속-절연체-금속 커패시턴스, 사이리스터, 버랙터, 휘발성 메모리, 및 비휘발성 메모리를 포함하는 그룹에 속한다.
일 실시형태에 따르면, 상기 디바이스는,
상기 기판에 전기적으로 접속되고, 상기 제 1 전도율 유형 또는 상기 제 1 유형의 반대인 제 2 전도율 유형이고, 상기 기판보다 더 고농도로 도핑되는 제 3 도핑된 반도체 영역;
상기 제 3 반도체 영역에 의해 지지되는 발광 다이오드의 제 2 어셈블리 - 상기 제 2 어셈블리의 발광 다이오드는 와이어형, 원추형 또는 테이퍼형 반도체 요소를 포함함 -; 및
각각의 제 2 발광 다이오드를 피복하는 제 2 전극 층 및 상기 제 1 발광 다이오드의 주위에서 상기 제 2 전극 층을 피복하는 제 2 전도성 층을 포함하고, 상기 제 2 전극 층 또는 상기 제 2 전도성 층은 상기 제 1 반도체 영역과 접촉한다.
일 실시형태에 따르면, 상기 디바이스는 상기 기판에 전기적으로 접속되고, 상기 제 1 반도체 영역으로부터 이격되고, 상기 제 1 반도체 영역과 동일한 전도율 유형이고, 상기 기판보다 더 고농도로 도핑되고, 상기 제 1 발광 다이오드의 전극에 접속되는 제 4 반도체 영역을 포함한다.
일 실시형태에 따르면, 상기 디바이스는 제 4 반도체 영역을 포함하는 제 5 반도체 영역을 포함한다.
일 실시형태에 따르면, 제 5 반도체 영역은 제 1 반도체 영역을 더 포함한다.
일 실시형태에 따르면, 상기 디바이스는,
- 상기 기판에 전기적으로 접속되고, 상기 제 1 반도체 영역과 동일한 전도율 유형인 제 6 반도체 영역;
- 상기 기판에 전기적으로 접속되고, 상기 제 1 반도체 영역의 것에 반대인 전도율 유형인 제 7 반도체 영역;
- 상기 기판에 접촉되고, 상기 제 6 반도체 영역과 동일한 전도율 유형이고, 상기 제 1 반도체 영역에 접속되거나 상기 제 6 반도체 영역에 접속되는 제 8 반도체 영역; 및
- 상기 제 7 반도체 영역과 동일한 전도율 유형의 제 9 반도체 영역을 포함하고,
상기 9 반도체 영역은 상기 제 6 반도체 영역과 상기 제 8 반도체 영역 사이에 연장되고, 상기 제 7 반도체 영역에 접속되고, 또는 상기 제 9 반도체 영역은 상기 제 1 반도체 영역과 상기 제 8 반도체 영역 사이에 연장되고, 상기 제 9 반도체 영역은 상기 제 7 반도체 영역에 접속된다.
일 실시형태에 따르면, 상기 디바이스는 상호 반대의 전도율 유형인 상호 접속되는 제 10 반도체 영역 및 제 11 반도체 영역을 포함하고, 양자 모두는 상기 제 1 반도체 영역의 적어도 하나의 측연부를 따라 연장되는 적어도 하나의 절연체 또는 반도체 부분에 의해 상기 제 1 반도체 영역으로부터 분리된다.
전술한 그리고 기타의 특징과 장점은 이하의 첨부한 도면과 관련된 특정 실시형태의 비제한적 설명에서 상세히 설명된다.
도 1 내지 도 4는 반도체 기판 상에 제조된 마이크로와이어 또는 나노와이어를 갖는 광전자 디바이스의 실시형태의 단순화된 부분 단면도이고;
도 5 내지 도 9는 직렬-접속된 발광 다이오드의 2 개의 어셈블리를 포함하는 광전자 디바이스의 실시형태의 단순화된 부분 단면도이고;
도 10 및 도 11은 정전기 방전에 대한 발광 다이오드의 보호 회로의 실시예를 도시하고;
도 12 내지 도 14는 하나 또는 2 개의 제너 다이오드 상에 기초하는 보호 회로를 포함하는 광전자 디바이스의 실시형태의 단순화된 부분 단면도이고;
도 15는 온도 측정 회로의 일 실시예를 도시하고;
도 16은 마이크로와이어 또는 나노와이어를 구비하고, 온도 검출 다이오드를 더 포함하는 광전자 디바이스의 일 실시형태의 단순화된 부분 단면도이고;
도 17 내지 도 19는 발광 다이오드 및 온도 검출 다이오드의 배열체를 보여주는 광전자 디바이스의 단순화된 부분 평면도이고;
도 20 및 도 21은 마이크로와이어 또는 나노와이어를 갖고, 바이폴라 트랜지스터를 더 포함하는 광전자 디바이스의 실시형태의 단순화된 부분 단면도이고;
도 22는 기판의 소잉 전에 기판 웨이퍼 상에 형성되는 마이크로와이어 또는 나노와이어를 구비하는 광전자 디바이스의 일 실시형태의 단순화된 부분 단면도이고;
도 23은 도 22의 광전자 디바이스의 단순화된 부분 평면도이다.
명확히 하기 위해, 동일한 요소는 다양한 도면에서 동일한 참조 번호로 표시되었고, 더욱이 전자 회로의 도면에서 통상적인 바와 같이 다양한 도면은 축척에 따르지 않는다. 더욱이, 본 개시의 이해에 유용한 요소만이 도시되었고, 설명된다.
이하의 설명에서, 다른 지적이 없는 경우, 용어 "실질적으로", "대략", 및 "약"은 "10% 내까지"를 의미한다. 더욱이, "어떤 재료로 주로 형성되는 화합물" 또는 "어떤 재료에 기초한 화합물"은 화합물이 상기 재료의 95% 이상의 비율을 포함하는 것을 의미하고, 이 비율이 99%를 초과하는 것이 우선적이다.
본 설명은 3 차원 요소, 예를 들면, 마이크로와이어, 나노와이어, 원추형 요소, 또는 테이퍼형 요소를 구비하는 광전자 디바이스에 관한 것이다. 이하의 설명에서, 실시형태는 마이크로와이어 또는 나노와이어를 구비하는 광전자 디바이스에 대해 설명된다. 그러나, 이들 실시형태는 마이크로와이어 또는 나노와이어 이외의 3 차원 요소, 예를 들면, 피라미드 형상의 3 차원 요소를 위해 구현될 수도 있다.
용어 "마이크로와이어" 또는 "나노와이어"는 5 nm 내지 2.5 μm, 바람직하게는 50 nm 내지 2.5 μm의 범위의 단차원(minor dimension)이라고 부르는 적어도 2 개의 차원 및 최대 단차원의 적어도 1 배, 바람직하게는 적어도 5 배, 더 바람직하게는 적어도 10 배인 장차원(major dimension)이라고 부르는 제 3 차원을 갖는 우선적인 방향을 따라 세장 형상을 갖는 3 차원 구조물을 나타낸다. 특정의 실시형태에서, 이 단차원은 대략 1 μm 이하, 바람직하게는 100 nm 내지 1 μm의 범위, 더 바람직하게는 100 nm 내지 300 nm의 범위일 수 있다. 특정의 실시형태에서, 각각의 마이크로와이어 또는 나노와이어의 높이는 500 nm 이상, 바람직하게는 1 μm 내지 50 μm의 범위일 수 있다.
이하의 설명에서, 용어 "와이어"는 "마이크로와이어 또는 나노와이어"를 의미하는 것으로 사용된다. 바람직하게, 와이어의 우선 방향에 수직인 평면에서 직선 부분의 질량 중심을 관통하는 와이어의 평균선은 실질적으로 직선이고, 이하 와이어의 "축선"이라고 부른다.
일 실시형태에 따르면, 광전자 디바이스를 제조하기 위해, 도핑되지 않거나 또는 제 1 전도율 유형으로 저농도로 도핑된 반도체 기판이 사용되고, 제 1 유형의 반대인 제 2 전도율 유형이고, 기판의 상부 표면으로부터 기판 내에 연장되는 고농도-도핑된 영역 상에 발광 다이오드가 형성된다. 기판은, 예를 들면, 종래에 집적 회로 제조 프로세스에서 사용되는 도핑되지 않거나 저농도-도핑된 단결정 실리콘 기판에 대응한다.
발광 다이오드의 베이스는 모든 발광 다이오드와 접촉되는 고농도-도핑된 영역에 의해 바이어싱(biasing)된다. 고농도-도핑된 영역은 기판의 나머지로부터 비교적 전기적으로 절연된다. 다음에 기타 전자 컴포넌트는 발광 다이오드와 일체적으로 이 기판의 내부 또는 이 기판의 상면에 형성될 수 있다. 추가의 전자 컴포넌트는 pn 다이오드, 제너 다이오드, 애벌랜치 다이오드, 금속-산화물-반도체 전계-효과 트랜지스터(또한 MOS 트랜지스터라고도 부름), 바이폴라 트랜지스터, 저항기, 금속-산화물-반도체 커패시턴스(또한 MOS 커패시턴스라고도 부름), 금속-절연체-금속 커패시턴스(또한 MIM 커패시턴스라고도 부름), 사이리스터, 버랙터, 휘발성 메모리, 예를 들면, DRAM이라고 부르는 동적 랜덤 억세스 메모리 , 비휘발성 메모리, 예를 들면, 플래시 메모리에 대응할 수 있다.
도 1은 이전에 설명된 바와 같은 와이어로부터 형성되고, 전자기 복사를 방출할 수 있는 광전자 디바이스(5)의 일 실시형태의 단순화된 부분 단면도이다.
도 1은 저부로부터 상부를 향해 다음의 구조물을 도시한다:
적어도 발광 다이오드의 레벨에서 평면인 것이 바람직한 상부 표면(12)을 포함하고, 도핑되지 않거나 또는 제 1 전도율 유형으로 저농도-도핑된 반도체 기판(10);
제 1 전도율 유형 또는 제 1 유형과 반대인 제 2 전도율 유형이고, 기판(10)보다 더 고농도로 도핑되고, 표면(12)으로부터 기판(10) 내에 연장되고, 제 1 전극의 역할을 하는 도핑된 영역(14);
와이어의 성장을 촉진하고, 영역(14)과 접촉되는 표면(12) 상에 배치되는 시드 패드(16);
높이 H1의 와이어(20)(5 개의 와이어가 도시됨) - 각각의 와이어(20)는 시드 패드(16) 중 하나와 접촉되고, 각각의 와이어(20)는 시드 패드(16)와 접촉되는 높이 H2의 하부 부분(22) 및 하부 부분(22)에 연속되는 높이 H3의 상부 부분(24)을 포함함 -;
기판(10)의 표면(12) 상 및 각각의 와이어(20)의 하부 부분(22)의 횡측 상에서 연장되는 절연층(26);
각각의 상부 부분(24)을 피복하는 반도체 층의 스택(stack)을 포함하는 셸(shell; 28);
각각의 셸(28)을 피복하는 제 2 전극을 형성하고, 절연층(26) 상에서 더욱 연장되는 층(30);
와이어(20) 상에서 연장되지 않고 와이어(20)들 사이에서 전극 층(30)을 피복하는 전도성 층(32);
영역(14)를 노출시키는 절연층(26) 내의 개구(34);
개구(34) 내에서 그리고 개구(34)의 주위의 절연층(26) 상에서 연장되는 전도성 재료의 패드(36) - 상기 패드(36)는 개구(34) 내에서 영역(14)와 접촉됨 -; 및
전체 구조물 및 특히 전극(30)을 피복하는 캡슐화 층(38).
광전자 디바이스(5)는 캡슐화 층(38) 상에 제공되거나 이것과 교락(confound)되는 형광물질의 층(도시되지 않음)을 더 포함할 수 있다.
각각의 와이어(20)에 의해 형성되 어셈블리, 관련된 시드 패드(16) 및 셸(28)은 발광 다이오드(DEL)를 형성한다. 다이오드(DEL)의 베이스는 시드 패드(16)에 대응한다. 셸(28)은 특히 발광 다이오드(DEL)에 의해 공급되는 전자기 복사의 대부분이 방출되는 층인 활성층을 포함한다. 발광 다이오드(DEL)는 병렬로 접속되어, 발광 다이오드의 어셈블리(A)를 형성한다. 어셈블리(A)는 수 개의 발광 다이오드(DEL)로부터 천 개의 발광 다이오드까지 포함할 수 있다.
본 실시형태에서, 반도체 기판(10)은 모노리스 구조물에 대응한다. 반도체 기판(10)은, 예를 들면, 실리콘, 게르마늄, 실리콘 탄화물, III-V 화합물(예를 들면,GaN 또는 GaAs), 또는 ZnO 기판으로 제조되는 기판이다. 바람직하게, 기판(10)은 단결정 실리콘 기판이다.
기판(10)은 도핑되지 않거나 또는 5*1016 원자/cm3이하, 바람직하게는 실질적으로 1015 원자/cm3의 도펀트 농도로 저농도-도핑된다. 기판(10)은 275 μm 내지 1.5 mm의 범위의 두께, 바람직하게는 725 μm의 두께를 갖는다.
실리콘 기판(10)의 경우, P형 도펀트의 예는 붕소(B) 또는 인듐(In)이고, N형 도펀트의 예는 인(P), 비소(As), 또는 안티모니(Sb)이다. 바람직하게, 기판(10)은 P형 붕소-도핑된다.
실리콘 기판(10)의 표면(12)은 (100) 면일 수 있다.
영역(14)는 고농도-도핑된 영역이다. 바람직하게, 영역(14)의 전도율 유형은 기판(10)의 전도율 유형의 반대이다. 일 실시예로서, 도 1은 저농도-도핑된 P형 기판(10)과 고농도-도핑된 N형 영역(14)을 보여준다. 영역(14)의 도펀트 농도는 5*1016 원자/cm3 내지 2*1020 원자/cm3의 범위, 바람직하게는 3*1017 원자/cm3 내지 5*1018 원자/cm3의 범위이다. 영역(14)의 두께는 150 nm 내지 수 마이크로미터의 범위, 바람직하게는 150 nm 내지 1 μm의 범위, 더 바람직하게는 150 nm 내지 400 nm의 범위이다.
시드 패드(16)(또한 시드 아일랜드라고도 부름)는 와이어(20)의 성장을 촉진하는 재료로 제조된다. 시드 패드의 횡측 상에서 그리고 시드 패드로 피복되지 않은 기판 부분의 표면 상에서 와이어가 성장하는 것을 방지하기 위해 시드 패드로 피복되지 않은 기판 부분의 표면 및 시드 패드의 횡측을 보호하기 위한 처리가 제공될 수 있다. 이 처리는 시드 패드의 횡측 상에 기판의 상면 및/또는 내부에서 연장되는 다이일렉트릭 영역을 형성하는 단계, 및 다이일렉트릭 영역 상에서 와이어가 성장하지 않은 상태에서 각각의 쌍의 패드에 대해 상기 쌍의 패드 중 하나를 상기 쌍의 다른 패드에 접속시키는 단계를 포함할 수 있다. 변형례로서, 시드 패드(16)는 기판(10)의 표면(12)을 피복하고 영역(14) 상에서 연장되는 시드 층으로 대체될 수 있다. 다음에 원하지 않는 영역 내에서 와이어의 성장을 방지하기 위해 다이일렉트릭 영역이 시드 층의 상측에 형성될 수 있다.
일 실시예로서, 시드 패드(16)를 형성하는 재료는 원소의 주기율표의 IV, V, 또는 VI족으로부터의 천이 금속의 질화물, 탄화물, 또는 붕화물 또는 이들 화합물의 조합일 수 있다. 일 실시예로서, 시드 패드(16)는 알루미늄 질화물(AlN), 붕소(B), 붕소 질화물(BN), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 하프늄(Hf), 하프늄 질화물(HfN), 니오븀(Nb), 니오븀 질화물(NbN), 지르코늄(Zr), 지르코늄 붕산염(ZrB2), 지르코늄 질화물(ZrN), 실리콘 탄화물(SiC), 탄탈럼 탄질화물(TaCN), MgxNy 형태의 마그네슘 질화물 - 여기서, x는 대략 3이고, y는 대략 2이고, 예를 들면, Mg3N2 형태의 마그네슘 질화물 또는 마그네슘 갈륨 질화물(MgGaN) -, 텅스텐(W), 텅스텐 질화물(WN), 또는 이들의 조합으로 제조될 수 있다.
시드 패드(16)는 영역(14)과 동일한 전도율 유형으로 도핑될 수 있다.
절연층(26)은 다이일렉트릭 재료, 예를 들면, 실리콘 산화물(SiO2), 실리콘 질화물(SixNy, 여기서 x는 대략 3이고, y는 대략 4인, 예를 들면, Si3N4), 실리콘 산질화물(SiOxNy, 여기서 x는 대략 1/2일 수 있고, y는 대략 1일 수 있는, 예를 들면, Si2ON2), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 또는 다이아몬드로 제조될 수 있다. 일 실시예로서, 절연층(26)의 두께는 5 nm 내지 800 nm의 범위, 예를 들면, 대략 30 nm이다.
와이어(20)는 적어도 하나의 반도체 재료로 적어도 부분적으로 형성된다. 이 반도체 재료는 실리콘, 게르마늄, 실리콘 탄화물, III-V 화합물, II-VI 화합물, 또는 이들 화합물의 조합일 수 있다.
와이어(20)는 III-V 화합물, 예를 들면, III-N 화합물을 주로 포함하는 반도체 재료로 적어도 부분적으로 형성될 수 있다. III족 원소의 실시예는 갈륨(Ga), 인듐(In), 또는 알루미늄(Al)을 포함한다. III-N 화합물의 실시예는 GaN, AlN, InN, InGaN, AlGaN, 또는 AlInGaN이다. 기타 V족 원소, 예를 들면, 인 또는 비소가 사용될 수도 있다. 일반적으로, III-V 화합물 내의 원소는 상이한 몰분율로 결합될 수 있다.
와이어(20)는 II-VI 화합물을 주로 포함하는 반도체 재료로 적어도 부분적으로 형성될 수 있다. II족 원소의 실시예는 IIA족 원소(특히 베릴륨(Be) 및 마그네슘(Mg)) 및 IIB족 원소(특히 아연(Zn) 및 카드뮴(Cd))을 포함한다. VI족 원소의 실시예는 VIA족 원소, 특히 산소(O) 및 텔루륨(Te)을 포함한다. II-VI 화합물의 실시예는 ZnO, ZnMgO, CdZnO, 또는 CdZnMgO이다. 일반적으로, II-VI 화합물 내의 원소는 상이한 몰분율로 결합될 수 있다.
와이어(20)는 도펀트를 포함할 수 있다. 일 실시예로서, III-V 화합물의 경우, 도펀트는 II족 P형 도펀트, 예를 들면, 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 또는 수은(Hg), IV족 P형 도펀트, 예를 들면, 탄소(C), 또는 IV족 N형 도펀트, 예를 들면, 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 황(S), 테르븀(Tb), 또는 주석(Sn)을 포함하는 그룹으로부터 선택될 수 있다.
와이어(20)의 횡단면은 예를 들면, 타원형, 원형, 또는 다각형 형상, 특히 삼각형, 직사각형, 정사각형, 또는 육각형과 같은 상이한 형상을 가질 수 있다. 따라서, 와이어의 횡단면 또는 이 와이어 상에 침착된 층과 관련하여 언급되는 "직경"이라는 용어는 예를 들면, 이 횡단면에서 대상으로 된 구조물의 표면적과 관련되는 와이어 횡단면과 동일한 표면적을 갖는 디스크의 직경에 대응하는 양을 표시하는 것으로 이해되어야 한다. 각각의 와이어(20)의 평균 직경은 50 nm 내지 2.5 μm의 범위일 수 있다. 각각의 와이어(20)의 높이 H1는 250 nm 내지 50 μm의 범위일 수 있다. 각각의 와이어(20)는 표면(12)에 실질적으로 수직인 축선을 따르는 세장형 반도체 구조를 가질 수 있다. 각각의 와이어(20)는 대체로 원주형 형상을 가질 수 있다. 2 개의 와이어(20)의 축선은 0.5 μm 내지 10 μm, 바람직하게는 1.5 μm 내지 4 μm 만큼 이격될 수 있다. 일 실시예로서, 와이어(20)는 특히 육각형 네트워크로 규칙적으로 분포될 수 있다.
일 실시예로서, 각각의 와이어(20)의 하부 부분(22)은 예를 들면, 실리콘을 포함하는 영역(14)과 동일한 도핑 유형(예를 들면, 유형 N)인 III-N 화합물(예를 들면, 갈륨 질화물)로 주로 형성된다. 하부 부분(22)은 100 nm 내지 25 μm의 범위일 수 있는 높이 H2를 따라 연장된다.
일 실시예로서, 각각의 와이어(20)의 상부 부분(24)은 III-N 화합물, 예를 들면, GaN으로 적어도 부분적으로 제조된다. 상부 부분(24)은 경우에 따라 하부 부분(22)보다 덜 고농도로 도핑되는 N형 도핑되거나 또는 의도적으로 도핑되지 않을 수 있다. 상부 부분(24)은 100 nm 내지 25 μm의 범위일 수 있는 높이 H3을 따라 연장된다.
셸(28)은 복수의 층의 스택을 포함할 수 있고, 특히:
- 관련되는 와이어(20)의 상부 부분(24)을 피복하는 활성층;
- 상기 활성층을 피복하는 하부 부분(22)의 것과 반대인 전도율 유형을 갖는 중간층; 및
- 중간층을 피복하고, 전극(30)으로 피복되는 결합층을 포함한다.
이 활성층은 발광 다이오드(DEL)에 의해 전달되는 복사의 대부분이 방출되는 층이다. 일 실시예에 따르면, 이 활성층은 다중의 양자 우물과 같은 구속 수단을 포함할 수 있다. 이것은, 예를 들면, 각각 5 내지 20 nm(예를 들면, 8 nm) 및 1 내지 10 nm(예를 들면, 2.5 nm)의 두께를 갖는 GaN 층 및 InGaN 층의 교호체(alternation)로 형성된다. 예를 들면, 유형 N 또는 P인 GaN 층이 도핑될 수 있다. 다른 실시예에 따르면, 이 활성층은, 예를 들면, 10 nm를 초과하는 두께를 갖는 단일의 InGaN 층을 포함할 수 있다.
예를 들면, P형 도핑된 중간층은 반도체 층 또는 반도체 층의 스택에 대응할 수 있고, P-N 또는 P-I-N 접합을 형성할 수 이고, 활성층은 중간 P형 층과 P-N 또는 P-I-N 접합의 상부 N형 부분(24) 사이에 포함될 수 있다.
결합층은 반도체 층 또는 반도체 층의 스택에 대응할 수 있고, 중간층과 전극(30) 사이에서 저항 접점을 형성할 수 있다. 일 실시예로서, 결합층은 예를 들면, 1020 원자/cm3 이상의 농도로 P형 도핑된 반도체 층(들)이 변성될 때까지 각각의 와이어(20)의 하부 부분(22)의 것과 반대인 유형으로 매우 고농도로 도핑될 수 있다.
반도체 층의 스택은 활성층에서 양호한 분포를 제공하기 위해 활성층 및 중간층과 접촉되는, 예를 들면, 알루미늄 갈륨 질화물(AlGaN) 또는 알루미늄 인듐 질화물(AlInN)로 제조되는 3원 합금으로 형성되는 전자 장벽 층을 포함할 수 있다.
전극(30)은 각각의 와이어(20)의 활성층을 바이어싱할 수 있고, 발광 다이오드(DEL)에 의해 방출되는 전자기 복사를 관통시킬 수 있다. 전극(30)을 형성하는 재료는 인듐 주석 산화물(ITO), 알루미늄-도핑된 아연 산화물, 또는 그래핀과 같은 투명한 전도성 재료일 수 있다. 일 실시예로서, 전극 층(30)은 5 nm 내지 200 nm의 범위, 바람직하게는 20 nm 내지 50 nm의 범위의 두께를 가질 수 있다.
전도성 층(32)은 금속 층, 예를 들면, 알루미늄, 은, 구리, 또는 아연에 대응하는 것이 바람직하다. 일 실시예로서, 전도성 층(32)은 20 nm 내지 1,000 nm의 범위, 바람직하게는 100 nm 내지 200 nm의 범위의 두께를 갖는다.
캡슐화 층(38)은 적어도 부분적으로 투명한 절연 재료로 제조된다. 캡슐화 층(38)의 최대 두께는 캡슐화 층(38)이 발광 다이오드(DEL)의 상면에서 전극(30)을 완전히 피복하도록 250 nm 내지 50 μm의 범위이다. 캡슐화 층(38)은 적어도 부분적으로 투명한 무기 재료로 제조될 수 있다. 일 실시예에 따르면, 캡슐화 층(38)은 실리콘(silicone)으로 제조된다. 다른 실시예에 따르면, 이 무기 재료는 유형 SiOx의 실리콘 산화물(여기서, x는 0 내지 2의 실수), 또는 SiOyNz의 실리콘 산화물(여기서, y는 0 내지 2의 실수이고, z는 0 내지 1의 실수), 및 알루미늄 산화물(예를 들면, Al2O3)을 포함하는 그룹으로부터 선택된다. 캡슐화 층(38)은 적어도 부분적으로 투명한 유기 재료로 제조될 수 있다. 일 실시예로서, 캡슐화 층(38)은 에폭시드 폴리머이다.
어셈블리(A)의 각각의 발광 다이오드(DEL)의 바이어싱은 전극(30)을 제 1 기준 전압의 전압원(V1)에 접속시키고, 패드(36)를 제 2 기준 전압의 전압원(V2)에 접속시킴으로써 얻어진다. 일 실시예로서, N형 도핑된 와이어의 경우, 제 1 전압은 제 2 전압보다 클 수 있고, 전압원 V2는 접지에 대응할 수 있다.
바람직하게, 발광 다이오드를 구비하는 복수의 광전자 디바이스는 반도체 기판 웨이퍼 상에 동시에 형성된다. 발광 다이오드의 수는 광전자 디바이스에 따라 상이할 수 있다. 광전자 디바이스는 웨이퍼 소잉 단계에 의해 분리된다. 유리하게, 이것은 특히 금속-산화물 전계-효과 트랜지스터 또는 MOS 트랜지스터에 기초한 마이크로일렉트로닉스에서 회로 제조 방법에서 현재 사용되는 실리콘 웨이퍼이다.
광전자 디바이스(5)를 얻을 수 있는 제조 방법의 일 실시형태는 다음의 단계를 포함한다:
(1) 영역(14)을 형성하는 단계. 영역(14)은 기판(10) 내에 하나 이상의 도펀트 주입에 의해 또는 초기 지지체 상에 고농도-도핑된 재료의 선택적 에피택시에 의해 얻어질 수 있다.
2) 기판(10)의 표면(12) 상에 시드 패드(16)를 형성하는 단계.
시드 패드(16)는 표면(12) 상에 시드 층을 침착시킴에 의해 그리고 시드 패드의 경계를 정하도록 기판(10)의 표면(12)까지 시드 층의 부분을 에칭시킴에 의해 얻어질 수 있다. 시드 층은 화학 증착(CVD) 또는 금속-유기 화학 증착(MOCVD)(금속-유기 증기상 에피택시(MOVPE)라고도 알려져 있음)과 같은 방법에 의해 침착될 수 있다. 그러나, 분자선 애피택시(MBE), 가스-소스 MBE(GSMBE), 금속-유기 MBE(MOMBE), 플라즈마-지원 MBE(PAMBE), 원자층 에피택시(ALE), 수소화물 증기상 에피택시(HVPE)와 같은 방법 뿐만 아니라 원자층 침착 방법(ALD)이 사용될 수 있다. 더욱이, 증착 또는 반응성 캐소드 스퍼터링과 같은 방법이 사용될 수 있다.
시드 패드(16)가 알루미늄 질화물로 제조되는 경우, 이것은 실질적으로 텍스처링(texturing)될 수 있고, 바람직한 바이어싱을 가질 수 있다. 패드(16)의 텍스처링은 시드 층의 침착 후에 수행되는 추가의 처리에 의해 얻어질 수 있다. 이것은, 예를 들면, 암모니아 유동(NH3) 하에서의 어닐링이다.
(3) 기판(10)의 표면(12)의 부분 상에서 와이어의 후속 성장을 방지하기 위해 시드 패드(16)로 피복되지 않은 기판(10)의 표면(12)의 부분을 보호하는 단계. 이것은 기판(10)의 표면에서 시드 패드(16)들 사이에서 실리콘 질화물 영역(예를 들면, SiN 또는 Si3N4)의 형성을 유발하는 질화 단계에 의해 얻어질 수 있다. 이것은 또한, 예를 들면, SiO2 층 또는 SiN 또는 Si3N4 다이일렉트릭 층의 침착을 포함하여 시드 패드(16)들 사이에 기판(10)을 마스킹하는 단계, 및 다음에 포토리소그래피 단계 후에 시드 패드(16)의 외부의 이 층을 에칭하는 단계에 의해 얻어질 수도 있다. 이 경우에, 이 마스킹 층은 시드 패드(16) 상으로 연장될 수 있다. 이 보호 단계(3)가 기판(10)을 마스킹하는 단계에 의해 실행되는 경우, 시드 층 에칭 단계는 방지될 수 있다. 다음에 와이어가 교차되는 레벨에서 프리(free) 상태의 표면을 갖는 균일하고 연속적인 층의 시드 패드(16)가 형성된다.
(4) 높이 H2를 따라 각각의 와이어(20)의 하부 부분(22)을 성장시키는 단계. 각각의 와이어(26)는 하측의 시드 패드(16)의 상면으로부터 성장한다.
와이어(26)는 CVD, MOCVD, MBE, GSMBE, PAMBE, ALE, HVPE, ALD 유형의 프로세스에 의해 성장될 수 있다. 더욱이, 전기화학적 프로세스, 예를 들면, 화학욕 침착(CBD), 하이드로써멀(hydrothermal) 프로세스, 액체 에어로솔 열분해, 또는 전착이 사용될 수 있다.
일 실시예로서, 와이어 성장 방법은 III족 원소의 전구물질 및 V족 원소의 전구물질을 반응기 내에 주입하는 단계를 포함할 수 있다. III족 원소의 전구물질의 실시예는 트리메틸갈륨(TMGa), 트리에틸갈륨(TEGa), 트리메틸인듐(TMIn), 또는 트리메틸알루미늄(TMAl)이다. V족 원소의 전구물질의 실시예는 암모니아(NH3), 터셔리부틸포스핀(TBP), 아르신(AsH3), 또는 비대칭 디메틸히드라진(UDMH)이다.
본 발명의 일 실시형태에 따르면, III-V 화합물의 와이어의 성장의 제 1 상에서, III-V 화합물의 전구물질에 더하여 추가의 원소의 전구물질이 과잉으로 첨가된다. 추가의 원소는 실리콘(Si)일 수 있다. 실리콘의 전구물질의 일 실시예는 실레인(SiH4)이다.
전구물질 기체 중에 실레인의 존재는 GaN 화합물 내에서 실리콘의 결합을 유발시킨다. 따라서 하부의 N형 도핑된 부분(22)이 얻어진다. 이것은 더욱이 부분(22)가 성장함에 따라 상면을 제외한 높이 H2의 부분(22)의 주변을 피복하는 도시되지 않은 실리콘 질화물 층의 형성으로서 전환된다.
(5) 하부 부분(22)의 상면 상의 각각의 와이어(20)의 높이 H3의 상부 부분(24)을 성장시키는 단계. 상부 부분(24)의 성장을 위해, 일 실시예로서 MOCVD 반응기의 이전에 설명된 가동 조건이 유지되지만, 단 반응기 내의 실레인 유동은, 예를 들면, 10 배 이상 감소되거나 또는 정지된다. 실레인 유동이 정지되는 경우에도, 상부 부분(24)은 인접하는 부동태화된 부분으로부터 유래되는 도펀트의 이러한 활성 부분에서의 확산에 기인되거나 또는 GaN의 잔류 도핑에 기인되어 N형 도핑될 수 있다.
(6) 각각의 와이어(20)의 경우에 셸(28)을 형성하는 층을 에피택시에 의해 형성하는 단계. 하부 부분(22)의 주변을 피복하는 실리콘 질화물 층의 존재한다면, 셸(28)을 형성하는 층의 침착은 실리콘 질화물 층으로 피복되지 않은 와이어(20)의 상부 부분(24) 상에서만 일어난다.
(7) 예를 들면, 단계 6에서 얻어진 전체 구조물 상에 절연층을 공형으로(conformally) 침착시킴으로써 절연층(26)을 형성하고, 각각의 와이어(20)의 셸(28)을 노출시키기 위해 이 층을 에칭시키는 단계. 이전에 설명된 실시형태에서, 절연층(26)은 셸(28)을 피복하지 않는다. 변형례로서, 절연층(26)은 셸(28)의 일부를 피복할 수 있다. 더욱이, 절연층(26)은 셸(28) 전에 형성될 수 있다.
(8) 예를 들면, 공형(conformal) 침착에 의해 전극(30)을 형성하는 단계.
(9) 예를 들면, 단계 8에서 얻어진 전체 구조물 상에 물리 증착(PVD)에 의해, 또는 예를 들면, 증착 또는 캐소드 스퍼터링에 의해 전도성 층(32)을 형성하고, 각각의 와이어(20)를 노출시키기 위해 이 층을 에칭시키는 단계;
(10) 캡슐화 층(38)을 형성하는 단계. 캡슐화 층(38)이 실리콘(silicone)으로 제조되는 경우, 캡슐화 층(38)은 스핀 코팅 침착 방법에 의해, 잉크젯 인쇄 방법에 의해, 또는 실크-스크리닝 방법에 의해 침착될 수 있다. 캡슐화 층(38)이 산화물인 경우, 이것은 CVD에 의해 침착될 수 있다;
(11) 광전자 디바이스를 분리시키기 위해 기판(10)을 소잉하는 단계.
이전에 설명된 실시형태에서, 영역(14)는 와이어(20) 전에 형성된다. 변형례로서, 영역(14)은 와이어(20) 후에 특히 주입(implantation)에 의해 형성될 수 있다.
도 2는 다른 실시형태에 따른 광전자 디바이스(40)의 단순화된 부분 단면도이다. 광전자 디바이스(40)는 도 1에 도시된 광전자 디바이스(5)의 모든 요소를 포함하고, 단 모노리스 기판(10)은 실리콘-온-절연체의 다중층 또는 SOI 유형에 대응한다. 기판(10)은 절연층(48)에 의해 지지체(46)로부터 분리되는 반도체 재료의 층(44)을 포함한다. 표면(12)은 반도체 층(44)의 상부 표면에 대응한다.
반도체 층(44)은 기판(10)과 동일한 재료로 제조될 수 있다. 특히, 반도체 층(44)은 저농도로 도핑된다. 일 실시예로서, 반도체 층(44)의 두께는 10 nm 내지 1 μm의 범위이다. 절연층(48)은, 예를 들면, 산화물 또는 질화물에 대응한다. 일 실시예로서, 절연층(48)의 두께는 10 nm 내지 300 nm의 범위이다. 지지체(46)는 반도체 또는 절연 재료일 수 있다. 지지체(46)가 절연 재료에 대응하는 경우, 절연층(48) 및 지지체(46)는 교락될 수 있다.
영역(14)은 반도체 층(44) 내에서 표면(12)으로부터, 예를 들면, 반도체 층(44)의 전체 두께에 걸쳐 연장된다. 광전자 디바이스(40)는 광전자 디바이스(40)에 상에서 영역(14)으로부터 지지체(46)까지 누설 전류를 억제하는 이점을 갖는다.
도 3은 다른 실시형태에 따른 광전자 디바이스(50)의 단순화된 부분 단면도이다. 광전자 디바이스(50)는 도 1에 도시된 광전자 디바이스(5)의 모든 요소를 포함하고, 적어도 부분적으로 고농도-도핑된 영역(14)의 주위에서 기판(10) 내에서 적어도 부분적으로 연장되는 절연 영역(52)을 더 포함한다. 이것은 도 3에 도시되어 있지 않으나, 절연 영역(52)은 표면(12)으로부터 더 돌출할 수 있다.
각각의 절연 영역(52)은 기판(10) 내에 표면(12)으로부터 하방으로 60 nm 내지 800 nm의 범위의 깊이, 바람직하게는 150 nm의 깊이까지 연장될 수 있다. 일 실시예로서, 절연 영역(52)은 실리콘 산화물 또는 실리콘 질화물로 제조된다. 절연 영역(52)은 셸로우-트렌치 절연 유형(STI) 트렌치 형성 방법에 의해 형성될 수 있다. 광전자 디바이스(50)는 광전자 디바이스(5)에 비해 영역(14)으로부터 측면 누설 전류를 억제하는 이점을 갖는다.
도 4는 도 2에 도시된 광전자 디바이스(40)의 절연층(48) 및 도 3에 도시된 광전자 디바이스(50)의 절연 영역(52)의 양자 모두를 포함하는 광전자 디바이스(54)의 단순화된 부분 단면도이다. 광전자 디바이스(54)는 광전자 디바이스(5)에 비해 영역(14)으로부터의 측면 누설 전류 및 영역(14)으로부터 지지체(46)로의 누설 전류를 억제하는 이점을 갖는다.
발광 다이오드(DEL)의 베이스는 고농도-도핑된 영역(14)에 의해 바이어싱되고, 이것은 기판(10)의 나머지로부터 전기적으로 절연될 수 있다. 따라서 복수의 고농도-도핑된 영역이 기판 내에 형성될 수 있고, 이러한 고농도-도핑된 영역은 상이한 발광 다이오드의 어셈블리와 결합된다.
도 5는 발광 다이오드(DEL)의 2 개의 어셈블리(A1, A2)를 포함하는 광전자 디바이스(60)의 단면도이다. 발광 다이오드의 각각의 어셈블리(A1, A2)는 도 1에 도시된 것과 동일한 구조를 가질 수 있다. 도 5에서, 어셈블리(A1)과 관련된 요소의 참조 번호에 지수 "1"이 부가되었고, 어셈블리(A2)에 관련된 요소의 참조 번호에 지수 "2"가 부가되었다. 특히, 각각의 어셈블리(A1, A1)의 발광 다이오드의 베이스는 고농도-도핑된 영역(14)과 접촉된다. 발광 다이오드의 어셈블리(A1)과 관련되는 고농도-도핑된 영역(141)은 기판(10)의 저농도-도핑된 부분(66)에 의해 발광 다이오드의 어셈블리(A2)와 관련되는 고농도-도핑된 영역(142)에 의해 분리된다. 바람직하게, 2 개의 인접하는 고농도-도핑된 영역(141, 142)을 분리하는 최소 거리는 2 μm를 초과하고, 바람직하게는 2 μm 내지 10 μm의 범위이다.
본 실시형태에서, 발광 다이오드의 어셈블리(A1)는 발광 다이오드의 어셈블리(A2)와 직렬-접속된다. 이 목적을 위해, 발광 다이오드(DEL2)의 어셈블리(A2)의 전극(302) 및 전도성 층(322)은 어셈블리(A1)의 접촉 패드(361)를 형성하도록 개구(341)까지 연장되어, 어셈블리(A1)의 고농도-도핑된 영역(141)과 접촉하게 된다.
발광 다이오드의 어셈블리(A1)의 전극(301)은 제 1 기준 전압의 전압원(V1)에 접속되고, 발광 다이오드의 어셈블리(A2)의 접촉 패드(362)는 제 2 기준 전압의 전압원(V2)에 접속된다.
도 5 직렬로 배치되는 발광 다이오드의 2 개의 어셈블리(A1, A2)를 포함하는 광전자 디바이스(60)를 도시한다. 직렬-접속된 발광 다이오드의 어셈블리의 수는 더 클 수 있다. 광전자 디바이스(60)는 2 내지 100 개를 초과하는 직렬-접속된 발광 다이오드를 포함할 수 있다. 직렬-접속된 발광 다이오드의 어셈블리의 결합에 의해 발광 다이오드의 어셈블리에 인가되는 전력 공급 전압의 최대 진폭이 증가될 수 있고, 이것은 전압원(V1 및 V2)에 의해 전달되는 제 1 기준 전압과 제 2 기준 전압 사이의 차이와 동등하다. 일 실시예로서, 전력 공급 전압은 6 V 이상, 예를 들면, 대략 12 V, 24 V, 48 V, 110 V, 또는 240 V의 최대 진폭을 가질 수 있다.
도 6은 다른 실시형태에 따른 광전자 디바이스(70)의 단면도이다. 광전자 디바이스(70)는 도 5에 도시된 광전자 디바이스(60)의 모든 요소를 포함하고, 기판(10) 내에 표면(12)으로부터 연장되는, 그리고 어셈블리(A1)과 관련되는 고농도-도핑된 영역(141)과 어셈블리(A2)와 관련되는 고농도-도핑된 영역(142) 사이에 배치되는 고농도-도핑된 영역(72)을 더 포함한다. 고농도-도핑된 영역(72)은 고농도-도핑된 영역(141, 142)의 것과 반대인 전도율 유형을 갖는다. 영역(72)의 도펀트 농도는 5*1016 원자/cm3 내지 2*1020 원자/cm3의 범위, 바람직하게는 3*1017 원자/cm3 내지 5*1018 원자/cm3의 범위이다. 영역(72)은 영역(141)과 영역(142) 사이의 전기 절연을 향상시킬 수 있다.
도 7은 다른 실시형태에 따른 광전자 디바이스(74)의 단면도이다. 광전자 디바이스(74)는 도 6에 도시된 광전자 디바이스(72)의 모든 요소를 포함하고, 단 고농도-도핑된 영역(72)은 이전에 설명된 절연 영역(52)과 동일할 수 있는 절연 영역(76)으로 대체된다.
도 8은 다른 실시형태에 따른 광전자 디바이스(78)의 단면도이다. 광전자 디바이스(78)는 광전자 디바이스(72)의 모든 요소를 포함하고, 단 기판(10)은 이전에 설명된 SOI형 구조를 갖는다. 변형례로서, 고농도-도핑된 P형 영역(72)이 생략될 수 있고, 영역(14)은 반도체 층(44)의 저농도-도핑된 부분에 의해 분리될 수 있다.
도 9은 다른 실시형태에 따른 광전자 디바이스(82)의 단면도이다. 광전자 디바이스(82)는 광전자 디바이스(78)의 모든 요소를 포함하고, 단 고농도-도핑된 영역(72)는 이전에 설명된 절연 영역(76)으로 대체된다.
하나 또는 복수의 발광 다이오드에 더하여, 이 광전자 디바이스는 추가의 전자 컴포넌트, 특히 다이오드, 제너 다이오드, 애벌랜치 다이오드, MOS 트랜지스터 및/또는 바이폴라 트랜지스터, 저항기, 금속-산화물-반도체 커패시턴스(MOS 커패시턴스라고도 부름), 금속-절연체-금속 커패시턴스(MIM 커패시턴스라고도 부름), 사이리스터, 버랙터, 휘발성 메모리, 예를 들면, DRAM이라고 부르는 동적 랜덤 억세스 메모리, 비휘발성 메모리, 예를 들면, 플래시 메모리를 포함할 수 있다.
일 실시형태에 따르면, 정전기 방전(ESD)에 대해 발광 다이오드를 보호하기 위한 회로를 형성하기 위해 상면에 발광 다이오드를 갖는 기판(10)과 일체로 추가의 전자 컴포넌트가 사용된다.
도 10 및 도 11은 정전기 방전에 대해 발광 다이오드(DEL1)의 보호 회로(90, 91)의 실시예를 도시한다. 발광 다이오드(DEL1)는 도 1에도시된 바와 같이 병렬로 조립되는 발광 다이오드의 어셈블리에 대응할 수 있다. 발광 다이오드(DEL1)는 도 5 내지 도 9에 도시된 바와 같은 직렬-접속된 발광 다이오드의 어셈블리에 대응할 수 있다. 보호 회로(90, 91)는 발광 다이오드(DEL1)의 단자 상에 병렬로 조립된다. 보호 회로(90, 91)는 발광 다이오드(DEL1)의 전체에 걸쳐 과전압이 인가되는 경우에 전류에 대해 특권 경로(privileged path)를 제공한다. 도 10에서, 보호 회로(90)는 발광 다이오드(DEL1)의 캐소드에 접속되는 애노드 및 발광 다이오드(DEL1)의 애노드에 접속되는 캐소드를 갖는 제너 다이오드(92)를 포함한다. 도 11에서, 보호 회로(91)는 헤드-투-테일(head-to-tail)로 조립된 2 개의 제너 다이오드(93, 94)를 포함하고, 이 제너 다이오드(93, 94)의 애노드가 도 11에 도시된 바와 같이 상호 접속되거나, 또는 변형례로서 제너 다이오드의 캐소드가 상호 접속된다. 변형례로서, 보호 회로(90, 91)는 애벌랜치 내에 하나 이상의 다이오드를 포함할 수 있다.
도 12는 도 1에 도시된 바와 같이 발광 다이오드의 어셈블리(A)를 포함하는, 그리고 도 10에 도시된 바와 같은 보호 회로(90)를 더 포함하는 광전자 디바이스(95)를 도시한다. 광전자 디바이스(95)는 영역(14)의 것과 반대인, 그리고 기판(10)의 저농도-도핑된 부분(97)에 의해 영역(14)으로부터 분리되는 고농도-도핑된 영역(96)을 포함한다. 영역(96)은 기판(10) 내에 표면(12)으로부터 연장된다. 광전자 디바이스(95)는 영역(14)과 동일한, 그리고 영역(96) 내에 표면(12)으로부터 연장되는 전도율 유형의 고농도-도핑된 영역(98)을 포함한다. 영역(96)은 영역(98) 보다 기판(10) 내로 더 깊숙이 연장된다.
영역(98)의 일부를 노출시키기 위해 절연층(26) 내에 개구(99)가 제공된다. 전극(30)과 전도성 층(32)은 개구(99)를 통해 고농도-도핑된 영역(98)과 접촉하기 위해 개구(99)까지 연장된다. 영역(96)의 일부를 노출시키기 위해 절연층(26) 내에 개구(100)가 제공된다. 개구(100)를 통해 고농도-도핑된 영역(96)과 접촉되는 전도성 패드(101)가 제공된다. 전도성 패드(101)는 도시되지 않은 전도성 요소에 의해 전도성 패드(36)에 접속된다. N형 영역(98)은 P형 영역(96)과 함께 보호 회로(90)의 제너 다이오드를 형성한다.
도 13은 도 1에 도시된 바와 같이 발광 다이오드의 어셈블리(A)를 포함하는, 그리고 도 11에 도시된 바와 같은 보호 회로(91)를 더 포함하는 광전자 디바이스(102)를 도시한다. 광전자 디바이스(102)는 영역(14)과 동일한 전도율 유형인, 그리고 기판(10)의 저농도-도핑된 부분(104)에 의해 영역(14)으로부터 분리되는 고농도-도핑된 영역(103)을 포함한다. 영역(103)은 표면(12)으로부터 기판(10) 내로 연장된다. 영역(103)의 일부를 노출시키기 위해 절연층(26) 내에 개구(105)가 제공된다. 전극(30)과 전도성 층(32)은 개구(105)를 통해 고농도-도핑된 영역(103)과 접촉하기 위해 개구(105)까지 연장된다. 영역(14 및 103)은, 예를 들면, 동일한 이온 주입 단계 또는 동일한 에피택시 단계에 의해 형성된다. N형 영역(14 및 103)은 P형 기판(10)과 함께 보호 회로(91)의 제너 다이오드를 형성한다.
도 14는 도 13에 도시된 광전자 디바이스(102)의 모든 요소를 포함하는 광전자 디바이스(106)로서, 표면(12)으로부터 연장되고, 기판(10) 보다 더 고농도로 도핑되고, 영역(14)의 것과 반대인 전도율 유형의 도핑된 영역(107)을 더 포함하는 광전자 디바이스(106)를 도시한다. 영역(103 및 14)은 영역(107) 내에 연장된다. 영역(107)은 영역(14 및 103)보다 기판(10) 내로 더 깊숙이 연장된다. N형 영역(14 및 103)은 P형 영역과 함께 보호 회로(91)의 제너 다이오드를 형성한다.
이전에 설명된 실시형태에서, 상기 또는 복수의 영역(14, 96, 98, 103, 107)은 기판(10) 내로의 하나 또는 복수의 도펀트 주입 단계에 의해 또는 초기 지지체 상의 도핑된 재료의 선택적 에피택시에 의해 얻어질 수 있다. 영역(14, 96, 98, 103, 107)이 기판 내로의 하나 또는 복수의 도펀트 주입 단계에 의해 얻어지는 경우, 이것은 와이어(20)의 형성 전 또는 후에 형성될 수 있다.
일 실시형태에 따르면, 외면 상에 발광 다이오드를 형성하고 있는 기판(10)에 집적된 추가의 전자 컴포넌트는 발광 다이오드의 온도를 검출하기 위한 회로를 적어도 부분적으로 형성하기 위해 사용된다.
도 15는 온도 검출 회로의 동작 원리를 개략적으로 도시한다. 회로(110)는 전자 검출 컴포넌트(112) 및 이 컴포넌트(112)의 전체에 걸친 전압(U) 및/또는 이 컴포넌트(112)를 통해 흐르는 전류(I)를 측정하기 위한 회로(114)를 포함한다. 검출 컴포넌트(112)의 동작 특성은 온도에 따라 변화하므로 검출 컴포넌트(112)의 인접부의 온도가 변화되는 경우 정전류(I)에 대한 전압(U) 또는 정전압(U)에 대한 전류(I)가 변화된다. 검출 컴포넌트(112)는 적어도 하나의 다이오드 또는 공동으로 접속되는 베이스 및 이미터(또는 컬렉터)를 갖는 적어도 하나의 바이폴라 트랜지스터를 포함할 수 있다.
일 실시형태에 따르면, 적어도 검출 컴포넌트(112)는 발광 다이오드의 어셈블리(A)의 근방에서 기판(10)과 일체화된다. 측정 회로(114)는 광전자 디바이스로부터 분리된 전자 회로에 의해 형성될 수 있거나 또는 기판(10)과 전체적으로 또는 부분적으로 일체화될 수 있다. 검출 컴포넌트(112)는 특히 수백 마이크로미터, 전형적으로 수십 마이크로미터 미만으로 발광 다이오드에 근접하여 위치되고, 측정 회로(114)에 의해 측정되는 온도는 발광 다이오드의 활성층의 레벨에서 실온을 나타낸다. 이것은 검출 컴포넌트(112)가 광전자 회로와 구별되는 회로에 속하는 경우에는 발생하지 않는다. 그 결과, 실제로, 검출 컴포넌트(112)는 발광 다이오드로부터 수백 마이크로미터 이격되어 위치된다.
도 16은 도 1에 도시된 바와 같은 발광 다이오드의 어셈블리(A)를 포함하고, 온도 검출 컴포넌트(112)를 더 포함하는 광전자 디바이스(116)를 도시한다. 광전자 디바이스(116)는 기판(10)보다 더 고농도-도핑되고, 기판(10)의 저농도-도핑된 부분(120)에 의해 영역(14)으로부터 분리되는 P형 고농도-도핑된 영역(118)을 더 포함한다. 광전자 디바이스(116)는 표면(12)으로부터 P형 영역(118) 내로 연장되는 N형 도핑된 영역(122)을 더 포함한다. 영역(118 및 122)은 온도 검출 다이오드를 형성하는 P-N 접합을 형성한다. 개구(124)는 영역(118)의 일부를 노출시키기 위해 절연층(26) 내에 제공되고, 개구(126)는 영역(122)의 일부를 노출시키기 위해 절연층(26) 내에 제공된다. 전도성 트랙(128)은 개구(124)를 통해 영역(118)과 접촉하고, 전도성 트랙(130)은 개구(126)를 통해 영역(122)과 접촉한다. 변형례로서, 영역(118)은 N형 도핑될 수 있다. 이 경우에, 영역(122)은 P형 도핑된다. 온도 검출 컴포넌트(112)는 도 6 내지 도 9와 관련하여 이전에 설명된 절연 구조들 중 하나에 의해 발광 다이오드의 어셈블리(A)로부터 절연될 수 있다.
도 17 내지 도 19는 광전자 디바이스(116)의 단순화된 평면도를 도시하고, 여기서 외면 상에 발광 다이오드의 어셈블리(A)를 형성하고 있는 영역(14)의 외형은 점선으로 도시되어 있고, 외면 상에 검출 컴포넌트(112)를 형성하고 있는 영역(118)의 외형은 연속선으로 도시되어 있다.
도 17에서, 검출 컴포넌트(112)는 발광 다이오드의 어셈블리(A)의 연부를 따라 배치되어 있다. 도 18에서, 검출 컴포넌트(112)는 발광 다이오드의 어셈블리(A)의 전체 주위에 배치되어 있다. 그러면 측정 회로(114)에 의한 신호 측정은 유리하게도 발광 다이오드의 어셈블리(A)의 주변에서 평균 온도를 결정할 수 있다. 도 19에서, 발광 다이오드의 어셈블리(A) 검출 컴포넌트(112)의 주위에 배치되어 있다. 발광 다이오드의 특성을 열화시키는 것을 방지하기 위해 발광 다이오드를 통해 흐르는 전류를 조절하기 위해, 예를 들면, 온도 센서가 사용될 수 있다.
일 실시형태에 따르면, 발광 다이오드를 제어하기 위한 회로를 적어도 부분적으로 형성하기 위해 외면 상에 발광 다이오드를 형성하고 있는 기판(10)에 일체화된 추가의 전자 컴포넌트가 사용된다.
일 실시예로서, 제어 회로는 예를 들면, 전원의 AC 전압에 대응하는 AC 전압을 수전하고, 예를 들면, 전극(30)과 영역(14) 사이에 인가될 수 있는 DC 전압을 송전하는 AC/DC 전류 변환기를 포함할 수 있다. 일 실시예로서, 제어 회로는 전압 정류기, 스위치, 또는 전류 조정기를 포함할 수 있고, 전류 조정기는, 예를 들면, 연산 증폭기를 포함할 수 있다.
일 실시예로서, 제어 회로는 발광 다이오드에 급전하기 위해 사용되는 전류 펄스 또는 전압 펄스를 전달하기 위한 회로이다. 이것은 동일한 평균 전력 소비에 대해 발광 다이오드 내에서의 가열 효과를 감소시킬 수 있다. 관찰자가, 예를 들면, 펄스폭 변조기(PWM)를 사용함으로써 잔상에 기인되는 연속적인 광 신호를 감지하도록 이 펄스의 주파수 및 지속시간이 결정된다.
일 실시예로서, 제어 회로는, 예를 들면, 도 15 내지 도 19와 관련하여 이전에 설명된 바와 같은 온도 측정 회로에 의해 형성되는 열 보호 모듈을 포함할 수 있고, 이 열 보호 모듈은 연산 증폭기를 구현할 수 있는, 예를 들면, 피드백 루프를 사용함으로써 지속시간이 측정된 온도에 따라 조절되는 전압 펄스 또는 전류 펄스를 전달하는 PWM 회로와 결합된다. 일 실시예로서, 전기 신호의 펄스의 지속시간은 측정된 온도가 소정의 값, 예를 들면, 125 ℃를 초과하는 경우에 감소될 수 있다. 이 열 보호 회로는, 예를 들면, 도 15 내지 도 19와 관련하여 이전에 설명된 바와 같은 온도 측정 회로에 의해 형성되고, 이것은 측정된 온도가 소정의 값, 예를 들면, 130 ℃를 초과하는 경우에 전기 신호를 차단할 수 있는 스위치와 결합된다. 열 보호 회로는, 예를 들면, 도 15 내지 도 19와 관련하여 이전에 설명된 바와 같은 온도 측정 회로에 의해 형성되고, 이것은 온도 측정에 따른 강도의 전류를 전달하는 전류 조정기와 결합된다.
제어 회로를 형성하기 위해 사용되는 전자 컴포넌트의 전부 또는 일부는 외면 상에 발광 다이오드를 형성하고 있는 동일한 기판(10) 상에 형성될 수 있다. 이들 전자 컴포넌트는 특히 바이폴라 트랜지스터를 포함한다.
도 20은 도 1에 도시된 바와 같은 발광 다이오드의 어셈블리(A)를 포함하는 광전자 디바이스(150)의 단면도를 도시하고, 단 영역(14)은 표면(12)으로부터 연장되는 제 1 N형 도핑된 영역(152) 및 영역(152)보다 낮은 고농도로 도핑되고, 기판(10)보다 더 고농도로 도핑되고, 영역(152)의 하측으로 연장되는 제 2 N형 도핑된 영역(154)을 포함한다. 광전자 디바이스(150)는 표면(12)으로부터 기판(10) 내로 연장되는 고농도-도핑된 N형 영역(156) 및 표면(12)으로부터 기판(10) 내로 연장되는 고농도-도핑된 P형 영역(158)을 더 포함한다. P형 도핑된 영역(160)은 영역(156 및 158)의 하측으로 연장되어 이들 영역과 접속된다. 영역(160)은 영역(158)보다 낮은 고농도-도핑되고, 기판(10) 보다 더 고농도-도핑된다. N형 도핑된 매설된 영역(162)은 영역(160) 및 영역(154)의 하측으로 연장되고, 이들 2 개의 영역과 접속된다. 개구(164)는 영역(158)의 일부를 노출시키기 위해 절연층(26) 내에 제공되고, 개구(166)는 영역(156)의 일부를 노출시키기 위해 절연층(26) 내에 제공된다. 전도성 트랙(168)은 개구(164)를 통해 영역(158)과 접촉하고, 전도성 트랙(169)은 개구(166)를 통해 영역(156)과 접촉한다.
영역(156)은 바이폴라 트랜지스터의 이미터 또는 컬렉터를 형성하고, 영역(158)은 바이폴라 트랜지스터의 베이스를 형성한다. 영역(162)는 바이폴라 트랜지스터의 컬렉터 또는 이미터를 형성하고, 본 실시형태에서 발광 다이오드(DEL)의 캐소드에 접속된다.
도 21은 도 20에 도시된 광전자 디바이스(150)의 모든 요소를 포함하는 광전자 디바이스(170)의 단면도를 도시하고, 단 영역(160 및 154)은 영역(162)과 동일한 전도율 유형의 도핑된 영역(171)으로 대체되고, 영역(158)과 동일한 전도율 유형의 도핑된 영역(172)과 영역(156) 및 영역(162) 사이에 연장되고, 영역(158)과 영역(14 및 162) 사이에 연장된다.
영역(156)은 바이폴라 트랜지스터의 이미터 또는 컬렉터를 형성하고, 영역(158)은 바이폴라 트랜지스터의 베이스를 형성한다. 영역(14)는 바이폴라 트랜지스터의 컬렉터 또는 이미터를 형성하고, 본 실시형태에서 발광 다이오드(DEL)의 캐소드에 접속된다.
도 20에 도시된 광전자 디바이스(150)에서, 바이폴라 트랜지스터의 P-N 접합은 실질적으로 영역(156 및 158)의 하측에 위치되고, 한편 도 21에 도시된 광전자 디바이스(170)에서, 바이폴라 트랜지스터의 P-N 접합은 영역(14)의 하측에 주로 위치된다.
도 22 및 도 23은 각각 와이어를 구비하는 광전자 디바이스(173)의 일 실시형태의 횡단면도 및 평면도이다.
광전자 디바이스(173)는 그 주위에 절연 재료로 충전되는 2 개의 트렌치(174)를 포함하고, 이것은 표면(12)으로부터 기판(10)의 두께의 일부를 가로질러 연장된다. 일 실시예로서, 각각의 트렌치는 1 μm를 초과하는, 예를 들면, 대략 2 μm의 폭을 갖는다. 2 개의 트렌치(174) 사이의 거리는 5 μm를 초과하고, 예를 들면, 대략 6 μm이다. 트렌치(174)는 광전자 디바이스(173)의 측면 전기 절연을 제공한다.
도 23에 도시된 바와 같이, 추가의 트렌치(178)는 외주의 트렌치(174)로부터 광전자 디바이스(173)의 측연부까지 돌출한다. 소잉 후에, 기판(10)의 부분(180)은 각각의 광전자 디바이스(170, 172)의 주변에 잔류한다. 트렌치(178)는 복수의 절연된 세그먼트(182)로 주변 부분(180)을 분할시킬 수 있다. 이것은 전도성 요소가 이들 세그먼트와 접촉되는 경우에 단락의 위험을 감소시킬 수 있다.
본 발명의 구체적인 실시형태가 설명되었다. 본 기술 분야의 당업자에게 다양한 변경 및 개조가 상도될 것이다. 더욱이, 비록, 이전에 설명된 실시형태에서, 각각의 와이어(20)는 시드 패드(16) 중의 하나와 접촉되는 와이어의 베이스에 부동태화된 부분(22)를 포함하고 있으나, 동태화된 부분(22)은 생략될 수 있다.
더욱이, 비록 실시형태가 셸(28)이 관련된 와이어(20)의 상부 및 와이어(20)의 횡측의 일부를 피복하는 광전자 디바이스에 대해 설명되어 있으나, 와이어(20)의 상부에만 셸을 제공하는 것이 가능하다.
이상에서 상이한 변경례를 갖는 다양한 실시형태가 설명되었다. 본 기술분야의 당업자는 이들 다양한 실시형태의 다양한 요소를 어떤 발명의 단계도 보이지 않는 변형례와 결합할 수 있다는 것에 주목해야 한다. 특히, 고농도-도핑된 영역(152) 및 낮은 고농도-도핑된 영역(154)을 포함하는 도 20에 도시된 영역(14)의 구조는 특히 도 1 내지 도 9, 도 12 내지 도 14 및 도 16과 관련되어 설명된 다른 실시형태에서 사용될 수 있다.

Claims (19)

  1. 광전자 디바이스(5)로서,
    도핑되지 않거나 또는 제 1 전도율 유형으로 도핑된 반도체 실리콘 기판(10);
    상기 기판에 전기적으로 접속되고, 상기 기판에 접촉되어 상기 기판의 내부 또는 상기 기판의 상면에 연장되고, 상기 제 1 전도율 유형 또는 상기 제 1 유형의 반대측의 제 2 전도율 유형이고, 상기 기판보다 더 고농도로 도핑된, 제 1 도핑된 반도체 실리콘 영역(14; 141, 142);
    상기 제 1 반도체 영역과 접촉되는 시드 패드(seed pad; 16) 또는 시드 층;
    상기 제 1 반도체 영역에 의해 지지되는 제 1 발광 다이오드(DEL; DEL1, DEL2)의 제 1 어셈블리(A; A1, A2) - 상기 제 1 발광 다이오드는 와이어 형상, 원추 형상, 또는 테이퍼 형상을 갖고, 상기 시드 패드 또는 상기 시드 층과 접촉되는 주로 III-V 화합물로 제조되는 반도체 요소를 포함함 -; 및
    상기 제 1 반도체 영역과 접촉되는 전도성 부분(36; 361, 362)을 포함하는 광전자 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 영역(14; 141, 142)은 하나 또는 복수의 이온 주입 단계에 의해 얻어지는 광전자 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 영역(14; 141, 142)은 호모에피택시 단계에 의해 얻어지는 광전자 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 광전자 디바이스는 각각의 제 1 발광 다이오드(DEL)를 피복하는 적어도 부분적으로 투명한 제 1 전극 층(30) 및 상기 제 1 발광 다이오드의 주위에서 상기 제 1 전극 층을 피복하는 제 1 전도성 층(32; 321, 322)을 더 포함하는 광전자 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 광전자 디바이스는 상기 제 1 반도체 영역(14; 141, 142)의 적어도 하나의 측연부를 따라 연장되는 적어도 하나의 절연 부분(52; 76)을 더 포함하는 광전자 디바이스.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 광전자 디바이스는 상기 제 1 반도체 영역(14)의 것과 반대의 전도율 유형이고, 상기 제 1 반도체 영역(14)의 적어도 하나의 측연부를 따라 연장되는 적어도 하나의 제 2 도핑된 반도체 영역(72)을 더 포함하는 광전자 디바이스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판(10)은 모노리스인 광전자 디바이스.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판(10)은 상기 제 1 반도체 영역(14)을 포함하는 반도체 층(44)으로 분할되고, 절연층(48)에 의해 상기 기판의 나머지로부터 분리되어 있는 광전자 디바이스.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 기판(10)의 도펀트 농도는 1015 원자/cm3 이하이고, 상기 제 1 반도체 영역(14)의 도펀트 농도는 5*1016 내지 2*1020 원자/cm3의 범위인 광전자 디바이스.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 광전자 디바이스는 상기 기판(10) 내에 적어도 부분적으로 형성되는 적어도 하나의 전자 컴포넌트(92; 112)를 더 포함하는 광전자 디바이스.
  11. 제 10 항에 있어서,
    상기 전자 컴포넌트(92; 112)는 다이오드, 제너 다이오드, 애벌랜치 다이오드, 바이폴라 트랜지스터, 금속-산화물-반도체 전계-효과 트랜지스터, 저항기, 금속-산화물-반도체 커패시턴스, 금속-절연체-금속 커패시턴스, 사이리스터, 버랙터, 휘발성 메모리, 및 비휘발성 메모리를 포함하는 그룹에 속하는 광전자 디바이스.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 광전자 디바이스는,
    상기 기판(10)에 전기적으로 접속되고, 상기 제 1 전도율 유형 또는 상기 제 1 유형의 반대인 제 2 전도율 유형이고, 상기 기판보다 더 고농도로 도핑되는 제 3 도핑된 반도체 영역(142);
    상기 제 3 반도체 영역에 의해 지지되는 발광 다이오드(DEL2)의 제 2 어셈블리(A2) - 상기 제 2 어셈블리의 발광 다이오드는 와이어형, 원추형 또는 테이퍼형 반도체 요소를 포함함 -; 및
    각각의 제 2 발광 다이오드를 피복하는 제 2 전극 층(302) 및 상기 제 1 발광 다이오드의 주위에서 상기 제 2 전극 층을 피복하는 제 2 전도성 층(322)을 포함하고, 상기 제 2 전극 층 또는 상기 제 2 전도성 층은 상기 제 1 반도체 영역과 접촉하는 광전자 디바이스.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 기판(10)에 전기적으로 접속되고, 상기 제 1 반도체 영역으로부터 이격되고, 상기 제 1 반도체 영역(14)과 동일한 전도율 유형이고, 상기 기판(10)보다 더 고농도로 도핑되고, 상기 제 1 발광 다이오드(DEL)의 전극에 접속되는 제 4 반도체 영역(98; 103)을 포함하는 광전자 디바이스.
  14. 제 13 항에 있어서,
    상기 제 4 반도체 영역(98)을 포함하는 제 5 반도체 영역(96; 107)을 포함하는 광전자 디바이스.
  15. 제 13 항에 있어서,
    상기 제 5 반도체 영역(107)은 상기 제 1 반도체 영역(14)을 더 포함하는 광전자 디바이스.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 광전자 디바이스는,
    - 상기 기판(10)에 전기적으로 접속되고, 상기 제 1 반도체 영역(14)과 동일한 전도율 유형인 제 6 반도체 영역(156);
    - 상기 기판(10)에 전기적으로 접속되고, 상기 제 1 반도체 영역(14)의 것에 반대인 전도율 유형인 제 7 반도체 영역(158);
    - 상기 기판(10)에 접촉되고, 상기 제 6 반도체 영역과 동일한 전도율 유형이고, 상기 제 1 반도체 영역에 접속되거나 상기 제 6 반도체 영역에 접속되는 제 8 반도체 영역(162); 및
    - 상기 제 7 반도체 영역과 동일한 전도율 유형의 제 9 반도체 영역(160; 172)을 포함하고,
    상기 9 반도체 영역은 상기 제 6 반도체 영역과 상기 제 8 반도체 영역 사이에 연장되고, 상기 제 7 반도체 영역에 접속되고, 또는 상기 제 9 반도체 영역은 상기 제 1 반도체 영역과 상기 제 8 반도체 영역 사이에 연장되고, 상기 제 9 반도체 영역은 상기 제 7 반도체 영역에 접속되는 광전자 디바이스.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 광전자 디바이스는 상호 반대의 전도율 유형인 상호 접속되는 제 10 반도체 영역(118) 및 제 11 반도체 영역(122)을 포함하고, 양자 모두는 상기 제 1 반도체 영역(14)의 적어도 하나의 측연부를 따라 연장되는 적어도 하나의 절연체(52; 76) 또는 반도체(120) 부분에 의해 상기 제 1 반도체 영역(14)으로부터 분리되는 광전자 디바이스.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 시드 패드(16) 또는 상기 시드 층은 알루미늄 질화물(AlN), 붕소(B), 붕소 질화물(BN), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 하프늄(Hf), 하프늄 질화물(HfN), 니오븀(Nb), 니오븀 질화물(NbN), 지르코늄(Zr), 지르코늄 붕산염(ZrB2), 지르코늄 질화물(ZrN), 실리콘 탄화물(SiC), 탄탈럼 탄질화물(TaCN), MgxNy 형태의 마그네슘 질화물 - 여기서, x는 대략 3이고, y는 대략 2이고, 예를 들면, Mg3N2 형태의 마그네슘 질화물 또는 마그네슘 갈륨 질화물(MgGaN) -, 텅스텐(W), 텅스텐 질화물(WN), 또는 이들 재료의 조합으로 제조되는 광전자 디바이스.
  19. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 시드 패드(16) 또는 상기 시드 층은 원소의 주기율표의 IV, V, 또는 VI족으로부터의 천이 금속의 질화물, 탄화물, 또는 붕화물 또는 이들 화합물의 조합으로 제조되는 광전자 디바이스.
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