KR20160060099A - 반도체 디바이스 - Google Patents

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KR20160060099A
KR20160060099A KR1020167010176A KR20167010176A KR20160060099A KR 20160060099 A KR20160060099 A KR 20160060099A KR 1020167010176 A KR1020167010176 A KR 1020167010176A KR 20167010176 A KR20167010176 A KR 20167010176A KR 20160060099 A KR20160060099 A KR 20160060099A
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마사키 와세쿠라
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도요타 지도샤（주）
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Abstract

반도체 디바이스는 트랜지스터 (12), 다이오드 (15), 센스 트랜지스터 (13), 센스 다이오드 (16), 저항 (20), 및 클램프 회로 (30) 를 포함한다. 다이오드는 트랜지스터에 역병렬로 접속된다. 저항은 그 일단에서 센스 트랜지스터의 에미터 및 센스 다이오드의 애노드에 접속되고, 그 타단에서 트랜지스터의 에미터 및 다이오드의 애노드에 접속된다. 클램프 회로는 센스 다이오드 전류가 흐를 때 저항에서 생성되는 전압을 클램프하도록 구성된다. 센스 다이오드 전류 대 다이오드로 흐르는 전류의 비율은 센스 전류 대 트랜지스터로 흐르는 전류의 비율보다 더 크다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스에 관한 것이다.
종래, 트랜지스터로 흐르는 전류 및 트랜지스터에 역병렬로 접속되는 다이오드로 흐르는 전류를, 센스 트랜지스터 및 센스 다이오드에 접속되는 공통의 센스 저항의 사용을 통하여 검출하는 것이 당업계에 알려져 있다 (예를 들어, 일본 특허 출원 공보 제2012-19550호 (JP-2012-19550 A) 참조). 트랜지스터로 흐르는 전류에 비례하는 전류가 센스 트랜지스터로 흐르고, 다이오드로 흐르는 전류에 비례하는 전류가 센스 다이오드로 흐른다.
그러나, 트랜지스터에서 검출되길 원하는 전류의 크기는 다이오드에서 검출되길 원하는 전류의 크기와는 상이하다. 따라서, 센스 다이오드로 흐르는 전류 대 다이오드로 흐르는 전류의 비율을 증가시키길 원하는 경우들이 있다. 이 비율이 크게 설정되는 경우, 의도하지 않은 과전류가 다이오드로 흐르면, 센스 트랜지스터 및 센스 다이오드에 접속되는 저항이 열화할 수도 있다.
본 발명은 센스 트랜지스터 및 센스 다이오드에 접속되는 저항의 열화를 억제할 수 있는 반도체 디바이스를 제공한다.
본 발명의 일 양태에 따른 반도체 디바이스는 트랜지스터, 다이오드, 센스 트랜지스터, 센스 다이오드, 저항, 및 클램프 회로를 포함한다. 다이오드는 트랜지스터에 역병렬로 접속된다. 센스 트랜지스터는 트랜지스터로 흐르는 전류에 대응하는 센스 전류를 생성하도록 구성된다. 센스 다이오드는 다이오드로 흐르는 전류에 대응하는 센스 다이오드 전류를 생성하도록 구성된다. 저항은, 그 일단에서 센스 트랜지스터의 에미터 및 센스 다이오드의 애노드에 접속되고, 그 타단에서 트랜지스터의 에미터 및 다이오드의 애노드에 접속된다. 클램프 회로는 센스 다이오드 전류가 흐를 때 저항에서 생성되는 전압을 클램프하도록 구성된다. 센스 다이오드 전류 대 다이오드로 흐르는 전류의 비율은 센스 전류 대 트랜지스터로 흐르는 전류의 비율보다 더 크다.
본 발명의 양태는 센스 트랜지스터 및 센스 다이오드에 접속되는 저항의 열화를 억제가능하게 한다.
본 발명의 예시적인 실시형태들의 특징들, 이점들, 및 기술적 및 산업적 중요성은 동일한 부호들이 동일한 엘리먼트들을 나타내는 첨부한 도면들을 참조하여 이하 설명될 것이고, 여기서;
도 1 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 블록도이다;
도 2 는 반도체 디바이스의 동작 파형들의 일 예를 도시하는 타이밍 차트들을 도시한다;
도 3 은 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 블록도이다;
도 4 는 본 발명의 제 3 실시형태에 따른 반도체 디바이스의 블록도이다;
도 5 는 본 발명의 제 4 실시형태에 따른 반도체 디바이스의 블록도이다;
도 6 은 반도체 디바이스의 동작 파형들의 일 예를 도시하는 타이밍 차트들을 도시한다.
본 발명의 실시형태들은 도면들을 참조하여 이하에 설명될 것이다.
도 1 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스에 대응하는 구동 유닛 (1) 을 도시하는 도면이다. 구동 유닛 (1) 은 집적 회로에 의해 형성된 구성을 갖는 반도체 디바이스, 또는 개별 부품들에 의해 형성된 구성을 갖는 반도체 디바이스일 수도 있다.
구동 유닛 (1) 은 트랜지스터부 (11) 의 메인 트랜지스터 (12) 를 온/오프 방식으로 구동함으로써 제 1 도전부 (61) 또는 제 2 도전부 (62) 에 접속되는 유도성 부하들 (예를 들어, 인덕터, 모터 등) 을 구동하도록 구성되는 반도체 회로이다. 단일의 구동 유닛 (1) 또는 복수의 구동 유닛들 (1) 이 채용되는 디바이스로서, 예를 들어, 직류 전압을 승압, 강압, 또는 승압/강압하는 컨버터, 직류 전력과 교류 전력 사이에서 전력 변환을 수행하는 인버터 등을 언급하는 것이 가능하다.
예를 들어, 복수의 구동 유닛들 (1) 이 채용되는 디바이스에서는, 유도성 부하들이 접속되는 중간 노드에 대하여 하이 사이드 및 로우 사이드 각각에 제공되는 스위칭 엘리먼트들 (10) 이 직렬로 접속되는 스위칭 회로가 제공되어 있다. 예를 들어, 복수의 구동 유닛들 (1) 이 채용되는 디바이스의 일 예인 3-상 인버터는 여기에 언급된 바와 같은 3 개의 스위칭 엘리먼트들을 병렬로 구비하고 있다.
도전부 (61) 는 전원의 양극 등과 같은 고전원 전위부에 도전적으로 접속되는 전류 경로이고, 고전원 전위부에 다른 스위칭 엘리먼트 또는 다른 부하를 통해 간접적으로 접속될 수도 있다. 도전부 (62) 는, 전원의 음극 등과 같은 저전원 전위부 (예를 들어, 그라운드 전위부) 에 도전적으로 접속되는 전류 경로이고, 저전원 전위부에 다른 스위칭 엘리먼트 또는 다른 부하를 통해 간접적으로 접속될 수도 있다.
구동 유닛 (1) 은, 스위칭 엘리먼트 (10) 를 구비하고 있다. 스위칭 엘리먼트 (10) 는 전류 센싱 기능을 지니고 있는 절연 게이트형 전압 제어 반도체 엘리먼트이다. 스위칭 엘리먼트 (10) 는 트랜지스터부 (11) 및 다이오드부 (14) 를 갖는다.
예를 들어, 트랜지스터부 (11) 가 IGBT (insulated gate bipolar transistor) 인 경우에, 스위칭 엘리먼트 (10) 는 트랜지스터부 (11) 및 다이오드부 (14) 가 제공되는 공통의 반도체 기판을 갖는 다이오드-내장 IGBT 이다. 다이오드-내장 IGBT 는 다이오드의 애노드 전극 및 IGBT 의 에미터 전극이 공통 전극이 되고, 다이오드의 캐소드 전극 및 IGBT 의 콜렉터 전극이 공통 전극이 되는 것으로 구조화된다. 다이오드-내장 IGBT 는 또한 역도통 IGBT (reverse conducting (RC) IGBT) 로도 지칭된다.
트랜지스터부 (11) 의 구체예로서, IGBT, MOSFET (metal oxide semiconductor field effect transistor) 등과 같은 파워 트랜지스터 엘리먼트가 언급될 수 있다. 트랜지스터부 (11) 의 일 예인 IGBT 가 도 1 에 도시된다. 설명의 편의상, 다음의 설명은 트랜지스터부 (11) 가 IGBT 인 것을 가정하여 제공될 것이다. 트랜지스터부 (11) 가 MOSFET 인 경우, 다음의 설명은 "콜렉터" 및 "에미터" 를 "드레인" 및 "소스" 로 각각 치환한 후 판독될 수도 있다.
트랜지스터부 (11) 의 게이트 단자 (G) 는 예를 들어, 게이트 단자 (G) 에 직렬로 접속되는 게이트 저항을 통해 제어 회로 (40) 의 구동 회로 (43) 에 접속되는 제어 단자이다. 트랜지스터부 (11) 의 콜렉터 단자 (C) 는 예를 들어, 접속점 c 에 접속되고 접속점 c 를 통해 도전부 (61) 에 접속되는 제 1 주단자이다. 트랜지스터부 (11) 의 에미터 단자 (E) 는 예를 들어, 접속점 d 에 접속되고 접속점 d 를 통해 도전부 (62) 에 접속되는 제 2 주단자이다. 트랜지스터부 (11) 의 센스 에미터 단자 (SE) 는 예를 들어, 접속점 b 에 접속되고 접속점 b 를 통해 센스 저항 (20) 의 일단에 접속되는 센스 단자이다. 센스 에미터 단자 (SE) 는 센스 저항 (20) 의 타단이 접속되는 접속점 d 를 통해 도전부 (62) 에 접속된다.
트랜지스터부 (11) 는 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 를 포함하도록 구성된다. 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 는 IGBT들 등과 같은 스위칭 엘리먼트들이다. 센스 트랜지스터 (13) 는 메인 트랜지스터 (12) 에 병렬로 접속된다. 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 의 각각은 복수의 셀 트랜지스터들로 구성될 수도 있다.
메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 의 게이트 전극들 g 는 트랜지스터부 (11) 의 게이트 단자 (G) 에 공통으로 접속되는 제어 전극들이다. 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 의 콜렉터 전극들 c 는 트랜지스터부 (11) 의 콜렉터 단자 (C) 에 공통으로 접속되는 제 1 주전극들이다. 메인 트랜지스터 (12) 의 에미터 전극 e 는 트랜지스터부 (11) 의 에미터 단자 (E) 에 접속되는 제 2 주전극이다. 센스 트랜지스터 (13) 의 센스 에미터 전극 se 는 트랜지스터부 (11) 의 센스 에미터 단자 (SE) 에 접속되는 센스 전극이다.
센스 트랜지스터 (13) 는 메인 트랜지스터 (12) 로 흐르는 전류에 대응하는 전류를 생성하는 센스 트랜지스터의 일 예이고, 메인 트랜지스터 (12) 로 흐르는 전류가 증가함에 따라 증가하는 전류가 흐르는 센스 엘리먼트이다. 센스 트랜지스터 (13) 는 예를 들어, 메인 트랜지스터 (12) 로 흐르는 주전류 (Ie) 에 비례하는 센스 전류 (Ise) 를 출력한다.
예를 들어, 콜렉터 단자 (C) 로부터 트랜지스터부 (11) 로 흐르는 콜렉터 전류는 메인 트랜지스터 (12) 를 통하여 흐르는 주전류 (Ie) 및 센스 트랜지스터 (13) 를 통하여 흐르는 센스 전류 (Ise) 로 센스비 (n) 로 분할된다. 센스 전류 (Ise) 는 주전류 (Ie) 에 따라 센스비 (n) 로 흐르는 전류이고, 주전류 (Ie) 보다 전류값이 센스비 (n) 로 더 작게 된 전류이다.
센스비 (n) 는 센스 전류 (Ise) 의 크기와 주전류 (Ie) 의 크기 사이의 비율이 1:n (n>1) 인 것을 나타낸다. 센스비 (n) 는 예를 들어, 메인 트랜지스터 (12) 의 에미터 전극 e 의 면적과 센스 트랜지스터 (13) 의 센스 에미터 전극 se 의 면적 사이의 비율에 따라 결정된다.
주전류 (Ie) 는 메인 트랜지스터 (12) 에서의 콜렉터 전극 c 및 에미터 전극 e 를 통하여 흐르고, 에미터 단자 (E) 로부터 출력된다. 에미터 단자 (E) 로부터 출력된 주전류 (Ie) 는 접속점 d 를 통해 도전부 (62) 를 통하여 흐른다. 센스 전류 (Ise) 는 센스 트랜지스터 (13) 에서의 콜렉터 전극 c 및 센스 에미터 전극 se 를 통하여 흐르고, 센스 에미터 단자 (SE) 로부터 출력된다. 센스 에미터 단자 (SE) 로부터 출력된 센스 전류 (Ise) 는 센스 저항 (20) 및 접속점 d 를 통해 도전부 (62) 를 통하여 흐른다.
한편, 다이오드부 (14) 는 메인 다이오드 (15) 및 센스 다이오드 (16) 를 포함하도록 구성된다.
메인 다이오드 (15) 는 메인 트랜지스터 (12) 에 역병렬로 접속되는 다이오드의 일 예이고, 에미터 단자 (E) 에 접속되는 애노드 및 콜렉터 단자 (C) 에 접속되는 캐소드를 갖는 역도통 엘리먼트이다. 메인 다이오드 (15) 의 애노드 전극은 에미터 단자 (E) 가 접속되는 접속점 d 에 접속되고, 접속점 d 를 통해 도전부 (62) 에 접속되는 P 형 전극이다. 메인 다이오드 (15) 의 캐소드 전극은 콜렉터 단자 (C) 가 접속되는 접속점 c 에 접속되고, 접속점 c 를 통해 도전부 (61) 에 접속되는 N 형 전극이다.
센스 다이오드 (16) 는 메인 다이오드 (15) 로 흐르는 전류에 대응하는 전류를 생성하는 센스 다이오드의 일 예이고, 메인 다이오드 (15) 로 흐르는 전류가 증가함에 따라 증가하는 전류가 흐르는 센스 엘리먼트이다. 센스 다이오드 (16) 는 예를 들어, 메인 다이오드 (15) 로 흐르는 다이오드 전류 (Id) 에 비례하는 센스 다이오드 전류 (Isd) 를 출력한다.
센스 다이오드 전류 (Isd) 는 다이오드 전류 (Id) 에 따라 센스비 (m) 로 흐르는 전류이고, 다이오드 전류 (Id) 보다 전류값이 센스비 (m) 로 작게 된 전류이다. 센스비 (m) 는 센스 다이오드 전류 (Isd) 의 크기와 다이오드 전류 (Id) 의 크기 사이의 비율이 1:m (m>1) 인 것을 나타낸다.
센스 다이오드 (16) 의 애노드 전극은 센스 에미터 단자 (SE) 가 접속되는 접속점 b 에 접속되고, 센스 저항 (20) 및 접속점 d 를 통해 도전부 (62) 에 접속되는 P 형 전극이다. 센스 다이오드 (16) 의 캐소드 전극은 콜렉터 단자 (C) 가 접속되는 접속점 c 에 접속되고, 접속점 c 를 통해 도전부 (61) 에 접속되는 N 형 전극이다.
구동 유닛 (1) 은 센스 에미터 단자 (SE) 와 에미터 단자 (E) 사이에 제공되는 센스 저항 (20) 을 갖는다. 센스 저항 (20) 은 저항부로서, 그 일단에서 센스 트랜지스터 (13) 의 센스 에미터 전극 se 및 센스 다이오드 (16) 의 애노드 전극에 공통으로 접속되는 접속점 b 에 접속되고 그 타단에서 메인 트랜지스터 (12) 의 에미터 전극 e 및 메인 다이오드 (15) 의 애노드 전극에 공통으로 접속되는 접속점 d 에 접속되는, 상기 저항부의 일 예이다.
구동 유닛 (1) 은 센스 전류 (Ise) 의 크기에 기초하여 주전류 (Ie) 의 크기를 검출하고, 그리고 센스 다이오드 전류 (Isd) 의 크기에 기초하여 다이오드 전류 (Id) 의 크기를 검출하도록 구성된 검출 유닛을 갖는 제어 회로 (40) 를 구비하고 있다.
제어 회로 (40) 는 예를 들어, 센스 전류 (Ise) 가 흐를 때 생성되는 센스 전압 (Vse) 의 크기를 검출함으로써 센스 전류 (Ise) 의 크기를 검출하고 그리고 주전류 (Ie) 의 크기를 검출하도록 구성된 검출 유닛을 갖는다. 센스 전류 (Ise) 가 흐를 때 생성되는 센스 전압 (Vse) 은 센스 전류 (Ise) 의 크기에 따라 크기가 변화하는 양전압이다. 예를 들어, 센스 전류 (Ise) 가 센스 저항 (20) 으로 흐르는 것으로 인해, 센스 전압 (Vse) 은 센스 저항 (20) 의 양단에서 생성된다.
마찬가지로, 제어 회로 (40) 는 예를 들어, 센스 다이오드 전류 (Isd) 가 흐를 때 생성되는 센스 전압 (Vse) 의 크기를 검출함으로써 센스 다이오드 전류 (Isd) 의 크기를 검출하고 그리고 다이오드 전류 (Id) 의 크기를 검출하도록 구성된 검출 유닛을 갖는다. 센스 다이오드 전류 (Isd) 가 흐를 때 생성되는 센스 전압 (Vse) 은 센스 다이오드 전류 (Isd) 의 크기에 따라 크기가 변화하는 음전압이다. 예를 들어, 센스 다이오드 전류 (Isd) 가 센스 저항 (20) 으로 흐르는 것으로 인해, 센스 전압 (Vse) 은 센스 저항 (20) 의 양단에서 생성된다.
센스 전압 (Vse) 은 예를 들어, 센스 저항 (20) 의 양단 사이의 전압이고, 접속점 b 와 접속점 d 사이의 전위차와 동일하다. 센스 전압 (Vse) 은 센스 다이오드 (16) 의 순방향과 동일한 방향으로 센스 다이오드 전류 (Isd) 가 센스 저항 (20) 으로 흐를 때 음전압값을 갖는다. 게다가, 센스 전압 (Vse) 은 센스 다이오드 (16) 의 순방향과는 역방향으로 센스 전류 (Ise) 가 센스 저항 (20) 으로 흐를 때 양전압값을 갖는다. 게다가, 센스 전압 (Vse) 은 센스 다이오드 전류 (Isd) 또는 센스 전류 (Ise) 가 센스 저항 (20) 으로 흐르지 않을 때 0 이다.
다이오드부 (14) 의 센스비 (m) 및 트랜지스터부 (11) 의 센스비 (n) 는 센스 다이오드 전류 (Isd) 대 다이오드 전류 (Id) 의 비율 (p) 이 센스 전류 (Ise) 대 주전류 (Ie) 의 비율 (q) 보다 더 커지도록 설정된다.
센스 다이오드 전류 (Isd) 의 크기와 다이오드 전류 (Id) 의 크기 사이의 비율이 1:m 으로 설정되는 경우에, 비율 (p) 은 1/m 과 동일하다. 센스 전류 (Ise) 의 크기와 주전류 (Ie) 의 크기 사이의 비율이 1:n 으로 설정되는 경우에, 비율 (q) 은 1/n 과 동일하다. 값들 (m 및 n) 의 각각은 1 보다 더 크다.
예를 들어, 값들 (m 및 n) 이 각각 1000 및 2000 인 경우에, 비율 (p) (=1/1000) 은 비율 (q) (=1/2000) 보다 더 크게 설정된다.
비율 (p) 은 비율 (q) 보다 더 크게 설정되어, 다이오드 전류 (Id) 및 주전류 (Ie) 의 크기가 서로 동일한 경우라도 (전류값들의 절대값들이 서로 동일한 경우라도), 센스 다이오드 전류 (Isd) 의 크기는 센스 전류 (Ise) 의 크기보다 더 크게 될 수 있다. 이에 따라, 다이오드 전류 (Id) 의 크기가 비교적 작은 경우라도, 절대값들이 비교적 큰 센스 다이오드 전류 (Isd) 및 센스 전압 (Vse) 이 생성될 수 있다. 따라서, 다이오드 전류 (Id) 의 검출 감도가 주전류 (Ie) 의 검출 감도보다 더 높게 될 수 있다.
예를 들어, 비율 (p) 이 비율 (q) 보다 더 클 때, 과전류와 같은 비교적 큰 주전류 (Ie) 가 센스 전압 (Vse) 에 기초하여 검출될 수 있는 반면, 0 암페어 부근의 다이오드 전류 (Id) 가 메인 다이오드 (15) 로 흐르는 것이 센스 전압 (Vse) 에 기초하여 정확하게 검출될 수 있다. 예를 들어, 제어 회로 (40) 는 센스 전압 (Vse) 에 기초하여, 미리 결정된 값 이상인 주전류 (Ie) 가 메인 트랜지스터 (12) 로 흐르는 것을 검출할 수 있고, 센스 전압 (Vse) 에 기초하여, 0 보다 약간 더 큰 다이오드 전류 (Id) 가 메인 다이오드 (15) 로 흐르는 것을 검출할 수 있다.
그러나, 비율 (p) 이 비율 (q) 보다 더 클 때, 비교적 작은 다이오드 전류 (Id) 라도, 절대값이 비교적 큰 센스 다이오드 전류 (Isd) 를 생성가능하게 한다. 따라서, 예상외로 과도하게 큰 다이오드 전류 (Id) 가 메인 다이오드 (15) 로 흐르면, 과도하게 큰 센스 다이오드 전류 (Isd) 가 센스 저항 (20) 으로 흐르고 센스 저항 (20) 의 열화를 야기할 수도 있다.
게다가, 센스 저항 (20) 은 검출되길 원하는 과도하게 큰 주전류 (Ie) 의 크기에 대응하도록 작은 값으로 설정된다. 따라서, 다소 큰 센스 다이오드 전류 (Isd) 가 센스 저항 (20) 으로 흐르는 경우라도, 센스 저항 (20) 이 열화할 수도 있다.
따라서, 구동 유닛 (1) 은 센스 저항 (20) 에 병렬로 접속되는 클램프 회로 (30) 를 갖는다. 클램프 회로 (30) 는 그 일단에서 접속점 b 및 센스 저항 (20) 의 일단에 접속되고, 그 타단에서 접속점 d 및 센스 저항 (20) 의 타단에 접속된다. 클램프 회로 (30) 는 센스 다이오드 전류 (Isd) 가 센스 저항 (20) 으로 흐를 때 센스 저항 (20) 의 양단에서 생성된 음의 센스 전압 (Vse) 을 미리 결정된 클램프 전압값으로 클램프하는 회로이다.
이에 따라, 클램프 회로 (30) 는 과도하게 큰 음의 센스 전압 (Vse) 을 억제할 수 있고, 따라서 센스 저항 (20) 및 센스 저항 (20) 에 접속되는 엘리먼트 (예를 들어, 콤퍼레이터 (49)) 를 음의 과전압으로 인해 열화하는 것을 억제할 수 있다.
게다가, 클램프 회로 (30) 는 클램프 회로 (30) 로 전류가 흐르도록 센스 저항 (20) 에 병렬로 접속된다. 따라서, 센스 다이오드 전류 (Isd) 는 센스 저항 (20) 으로 흐르는 전류 (I1) 및 클램프 회로 (30) 로 흐르는 전류 (I2) 로 분할될 수 있다. 그 후, 클램프 회로 (30) 는 충분한 전류 용량을 가져, 센스 저항 (20) 에 공급된 전류는 클램프 회로 (30) 에 분포될 수 있다. 따라서, 센스 저항 (20) 은 과전류로 인해 열화하는 것이 억제될 수 있다.
클램프 회로 (30) 의 클램프 전압값은 클램프 회로 (30) 가 없는 시간에 센스 다이오드 전류 (Isd) 의 피크 전류값과 센스 저항 (20) 의 저항값의 곱 (전압값) 보다 더 작은 값으로 설정된다.
클램프 회로 (30) 는 예를 들어, 음의 센스 전압 (Vse) 을 미리 결정된 클램프 전압값으로 클램프하는 다이오드 (31) 를 갖는다. 다이오드 (31) 는 센스 다이오드 전류 (Isd) 가 다이오드 (31) 를 통하여 흐르도록, 센스 다이오드 (16) 의 순방향과 순방향이 동일한 PN 접합부의 일 예이다. 게다가, 다이오드 (31) 는 클램프 회로 (30) 로 센스 전류 (Ise) 가 흐르는 것을 막는 방식으로 배열된다. 따라서, 센스 전류 (Ise) 는 클램프 회로 (30) 로 흐르는 대신에 센스 저항 (20) 으로 흐른다.
다이오드 (31) 는 센스 저항 (20) 에 병렬로 배열 및 접속되고 접속점 b 및 센스 저항 (20) 의 일단에 접속되는 캐소드 전극, 및 접속점 d 및 센스 저항 (20) 의 타단에 접속되는 애노드 전극을 갖는다. 단일의 다이오드 (31) 또는 복수의 다이오드들 (31) 중 어느 하나가 제공될 수도 있다. 도 1 에서, 2 개의 다이오드들 (31) 은 서로 직렬로 접속된다.
구동 유닛 (1) 은 제어 회로 (40) 를 구비하고 있다. 제어 회로 (40) 는 센스 전압 (Vse) 의 검출 결과에 기초하여 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 의 구동을 제어하는 제어 유닛의 일 예이다.
제어 회로 (40) 는 센스 저항 (20) 및 클램프 회로 (30) 를 통한 센스 다이오드 전류 (Isd) 의 흐름으로 인해 생성되는 음의 센스 전압 (Vse) 이 검출될 때 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 를 턴 오프한다. 따라서, 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 는 다이오드 전류 (Id) 가 흐를 때 턴 온되는 것을 막을 수 있다. 게다가, 다이오드 전류 (Id) 가 흐를 때, 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 는 턴 온되어, 다이오드부 (14) 의 손실의 증대를 막을 수 있다.
예를 들어, 제어 회로 (40) 는 센스 전압 (Vse) 이 미리 결정된 임계값 이하 (예를 들어, 0 또는 미리 결정된 음전압값) 인 것이 검출될 때 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 를 턴 오프한다.
제어 회로 (40) 는 저항 (41), 저항 (54), 콤퍼레이터 (49), AND 회로 (42), 및 구동 회로 (43) 를 갖는다.
저항 (41) 및 저항 (54) 의 각각은 센스 전압 (Vse) 을 검출된 전압 (Va) 으로 등가적으로 변환하는 변환 유닛의 일 예이다. 저항 (54) 은 그 일단에서 접속점 b 및 센스 저항 (20) 의 일단에 접속되고, 그 타단에서 저항 (41) 의 일단에 접속된다. 저항 (41) 은 그 일단에서 저항 (54) 의 타단에 접속되고, 그 타단에서 소정의 기준 전압 (VR1) 을 출력하는 기준 전압부 (44) 에 접속된다. 저항 (41) 의 일단과 저항 (54) 의 타단 사이의 접속점 a 는 콤퍼레이터 (49) 의 비반전 입력부에 접속된다. 접속점 a 로부터 출력되는 검출된 전압 (Va) 은 콤퍼레이터 (49) 의 비반전 입력부에 입력된다.
저항 (41) 및 저항 (54) 은 센스 다이오드 전류 (Isd) 가 센스 저항 (20) 으로 흐를 때 생성되는 음의 센스 전압 (Vse) 을 양의 검출된 전압 (Va) 으로 등가적으로 변환할 수 있다. 따라서, 어떤 음의 전압도 콤퍼레이터 (49) 의 비반전 입력부에 입력되지 않아, 콤퍼레이터 (49) 의 비반전 입력부의 구성은 간소화될 수 있다.
콤퍼레이터 (49) 는 센스 전류 (Ise) 가 센스 저항 (20) 으로 흐르는지 또는 센스 다이오드 전류 (Isd) 가 센스 저항 (20) 으로 흐르는지 여부를 판정하는 판정 회로의 일 예이다. 콤퍼레이터 (49) 는 센스 다이오드 전류 (Isd) 의 흐름이 멈추는 것 또는 센스 전류 (Ise) 의 흐름이 시작하는 것을 검출할 수 있고, 센스 전류 (Ise) 의 흐름이 멈추는 것 또는 센스 다이오드 전류 (Isd) 의 흐름이 시작하는 것을 검출할 수 있다.
콤퍼레이터 (49) 는 센스 전압 (Vse) 이 미리 결정된 임계값 (Vth) 에 걸쳐 변화하는 것이 검출되는 타이밍에서 출력 신호 (S6) 의 전압 레벨을 반전시킨다. 예를 들어, 콤퍼레이터 (49) 는 접속점 a 에 접속되는 비반전 입력부, 및 기준 전압부 (50) 에 접속되는 반전 입력부를 갖는다. 기준 전압부 (50) 는 소정의 기준 전압 (VR3) 을 콤퍼레이터 (49) 의 반전 입력부에 출력한다. 즉, 이 경우에, 콤퍼레이터 (49) 는 센스 전압 (Vse) 에 대응하는 검출된 전압 (Va) 이 기준 전압 (VR3) 에 걸쳐 변화하는 것이 검출되는 타이밍에서 출력 신호 (S6) 의 전압 레벨을 반전시킨다.
다이오드 전류 (Id) 가 흐를 때, 센스 다이오드 전류 (Isd) 도 물론 흘러, 센스 전압 (Vse) 은 음전압이다. 센스 전압 (Vse) 이 음의 값으로부터 0 이상인 값 (즉, 0 또는 양의 값) 으로 변화하는 것이 검출될 때, 콤퍼레이터 (49) 는 출력 신호 (S6) 를 로우 레벨로부터 하이 레벨로 전환한다. 콤퍼레이터 (49) 는 예를 들어, 검출된 전압 (Va) 이 기준 전압 (VR3) 을 초과하는 것을 모니터링함으로써, 센스 전압 (Vse) 이 음의 값으로부터 0 이상인 값 (즉, 0 또는 양의 값) 으로 변화하는 것을 검출한다.
한편, 주전류 (Ie) 가 흐를 때, 센스 전류 (Ise) 도 물론 흘러, 센스 전압 (Vse) 은 양전압이다. 센스 전압 (Vse) 이 양의 값으로부터 0 이하인 값 (즉, 0 또는 음의 값) 으로 변화하는 것이 검출될 때, 콤퍼레이터 (49) 는 출력 신호 (S6) 를 하이 레벨로부터 로우 레벨로 전환한다. 콤퍼레이터 (49) 는 예를 들어, 검출된 전압 (Va) 이 기준 전압 (VR3) 보다 더 낮아지는 것을 모니터링함으로써, 센스 전압 (Vse) 이 양의 값으로부터 0 이하인 값 (즉, 0 또는 음의 값) 으로 변화하는 것을 검출한다.
콤퍼레이터 (49) 의 출력 신호 (S6) 는 AND 회로 (42) 에 입력된다.
AND 회로 (42) 는 커맨드 신호 (S1) 의 전압 레벨 및 출력 신호 (S6) 의 전압 레벨에 기초하여, 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 가 턴 온되어야 하는지 또는 턴 오프되어야 하는지 여부를 판정하는 판정 유닛의 일 예이다. AND 회로 (42) 는 커맨드 신호 (S1) 와 출력 신호 (S6) 의 논리곱을 계산하고, 프리 (pre)-구동 신호 (S2) 를 출력한다. 커맨드 신호 (S1) 는 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 의 턴 온/오프를 커맨드하기 위한 신호이고, 마이크로컴퓨터 등과 같은 외부 디바이스로부터 공급되는 신호 (예를 들어, 펄스 폭 변조 신호) 이다.
커맨드 신호 (S1) 및 출력 신호 (S6) 중 적어도 하나가 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 의 턴 오프를 커맨드하는 로우-레벨 신호인 경우에, AND 회로 (42) 는 로우-레벨 프리-구동 신호 (S2) 를 출력한다. 로우-레벨 프리-구동 신호 (S2) 는 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 를 턴 오프하기 위한 신호이다. 즉, 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 의 턴 온을 커맨드하기 위한 하이-레벨 커맨드 신호 (S1) 를 수신 시라도, AND 회로 (42) 는 출력 신호 (S6) 가 로우 레벨에 있을 때 로우-레벨 프리-구동 신호 (S2) 를 출력한다.
한편, 커맨드 신호 (S1) 및 출력 신호 (S6) 양자가 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 의 턴 온을 커맨드하기 위한 하이-레벨 신호들인 경우에, AND 회로 (42) 는 하이-레벨 프리-구동 신호 (S2) 를 출력한다. 하이-레벨 프리-구동 신호 (S2) 는 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 를 턴 온하기 위한 신호이다.
구동 회로 (43) 는 AND 회로 (42) 로부터 출력되는 프리-구동 신호 (S2) 와 동위상인 게이트 구동 신호 (S3) 를 출력한다. 구동 회로 (43) 는 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 가 구동될 수 있도록, 프리-구동 신호 (S2) 의 전압 레벨을 더 높은 레벨로 시프트하고, 프리-구동 신호 (S2) 보다 전압 레벨에 있어서 더 높은 게이트 구동 신호 (S3) 를 출력한다.
따라서, 다이오드 전류 (Id) 가 메인 다이오드 (15) 로 흐르는 것이 검출될 때, 제어 회로 (40) 는 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 를 턴 오프할 수 있다. 한편, 통상의 주전류 (Ie) 가 메인 트랜지스터 (12) 로 흐르는 것이 검출될 때, 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 는 턴 온될 수 있다.
도 2 는 구동 유닛 (1) 의 동작 파형들의 일 예를 도시하는 타이밍 차트들을 도시한다. 커맨드 신호 (S1) 는 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 의 턴 온/오프를 커맨드하기 위한 신호이다. 전류 (Isw) 는 도전부 (62) 를 통하여 흐르는 전류이고, 주전류 (Ie) 와 다이오드 전류 (Id) 의 합과 대략 동일하다. 부수적으로, 센스 전류 (Ise) 는 주전류 (Ie) 보다 충분히 더 작고, 센스 다이오드 전류 (Isd) 는 다이오드 전류 (Id) 보다 충분히 더 작다. 따라서, 센스 전류 (Ise) 및 센스 다이오드 전류 (Isd) 의 크기들은 전류 (Isw) 에 대하여 무시해도 될 정도이다.
전류 (Isw) 가 음의 값들을 갖는 기간은 전류 (Isw) 가 메인 다이오드 (15) 및 센스 다이오드 (16) 의 순방향과 동일한 방향으로 흐르는 것을 나타낸다. 메인 다이오드 (15) 및 센스 다이오드 (16) 의 순방향은 애노드 전극으로부터 캐소드 전극을 향하는 방향이다. 한편, 전류 (Isw) 가 양의 값들을 갖는 기간은 전류 (Isw) 가 메인 다이오드 (15) 및 센스 다이오드 (16) 의 순방향과는 역방향으로 흐르는 것을 나타낸다. 메인 다이오드 (15) 및 센스 다이오드 (16) 의 순방향과 역방향은 콜렉터 단자 (C) 로부터 에미터 단자 (E) 또는 센스 에미터 단자 (SE) 를 향하는 방향이다.
다이오드 전류 (Id) 가 흐를 때, 센스 다이오드 전류 (Isd) 가 흘러, 센스 전압 (Vse) 은 로우-레벨 음전압이다. 센스 전압 (Vse) 이 로우-레벨 음전압일 때, 출력 신호 (S6) 는 로우 레벨에 있다. 결과로, 커맨드 신호 (S1) 가 하이 레벨에 있고 출력 신호 (S6) 가 로우 레벨에 있을 때, 게이트 구동 신호 (S3) 는 로우 레벨에 있어, 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 양자는 턴 오프된다. 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 양자가 턴 오프되기 때문에, 주전류 (Ie) 및 센스 전류 (Ise) 의 흐름이 차단된다. 이에 따라, 주전류 (Ie) 및 센스 전류 (Ise) 의 흐름이 차단될 때, 전류 (Isw) 는 다이오드 전류 (Id), 센스 저항 (20) 으로 흐르는 전류 (I1), 및 클램프 회로 (30) 로 흐르는 전류 (I2) 의 합과 대략 동일하다.
다이오드 전류 (Id) 가 감소함에 따라, 센스 다이오드 전류 (Isd) 도 물론 감소한다. 센스 다이오드 전류 (Isd) 는 전류 (I1) 와 전류 (I2) 의 합과 대략 동일하다. 다이오드 전류 (Id) 가 0 암페어로 감소할 때, 전류 (Isw) 는 또한 0 암페어와 대략 동일해진다. 전류 (Isw) 가 음의 값으로부터 양의 값으로 전환하는 0 암페어 부근에서, 출력 신호 (S6) 는 로우 레벨로부터 하이 레벨로 전환한다 (타이밍 t1 및 타이밍 t4 참조). 따라서, 게이트 구동 신호 (S3) 는 하이 레벨에 있다.
결과로, 커맨드 신호 (S1) 가 하이 레벨에 있고 출력 신호 (S6) 가 하이 레벨에 있을 때, 게이트 구동 신호 (S3) 는 하이 레벨에 있어, 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 양자는 턴 온된다. 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 양자가 턴 온되기 때문에, 주전류 (Ie) 및 센스 전류 (Ise) 는 점차 증가하여, 전류 (Isw) 도 물론 점차 증가한다 (기간 t1 ~ t2 및 기간 t4 ~ t5 참조).
도 2 에서, 파형 (b1) 은 클램프 회로 (30) 가 없는 경우를 나타내고, 파형 (b2) 은 클램프 회로 (30) 가 있는 경우를 나타낸다. 어느 경우에나, 센스 다이오드 전류 (Isd) 대 다이오드 전류 (Id) 의 비율 (p) 은 센스 전류 (Ise) 대 주전류 (Ie) 의 비율 (q) 보다 더 크게 설정된다.
클램프 회로 (30) 가 없을 때의 파형 (b1) 의 경우에, 비율 (p) 은 비율 (q) 보다 더 커, 센스 전압 (Vse) 의 음의 피크의 절대값은 센스 전압 (Vse) 의 양의 피크의 절대값보다 더 크다. 도 2 의 경우에, 약 -4.8V 의 음의 피크 전압 및 약 1.8V 의 양의 피크 전압이 생성된다.
그에 반해, 클램프 회로 (30) 가 있을 때의 파형 (b2) 의 경우에, 0 암페어 부근의 전류 (Isw) 의 검출 감도가 유지되지만, 센스 전압 (Vse) 의 음의 피크 전압은 약 -2.3V 와 동일하게 유지된다. 이에 따라, 음의 과전압으로 인해 센스 저항 (20) 자체 또는 센스 저항 (20) 에 접속되는 엘리먼트의 열화가 억제될 수 있다.
커맨드 신호 (S1) 가 하이 레벨로부터 로우 레벨로 전환할 때, 게이트 구동 신호 (S3) 는 하이 레벨로부터 로우 레벨로 전환하여 (타이밍 t2 및 타이밍 t5 참조), 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 양자가 턴 오프된다. 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 양자가 턴 오프되기 때문에, 주전류 (Ie) 및 센스 전류 (Ise) 의 흐름이 차단된다 (기간 t2 ~ t3 및 기간 t5 ~ t6 참조).
주전류 (Ie) 가 감소함에 따라, 센스 전류 (Ise) 도 물론 감소한다. 센스 전류 (Ise) 는 전류 (I1) 와 대략 동일하다. 다이오드 (31) 로 인해, 센스 전류 (Ise) 는 클램프 전류 (30) 로 흐르지 않는다. 주전류 (Ie) 가 0 암페어로 감소할 때, 전류 (Isw) 도 물론 0 암페어와 대략 동일해진다. 전류 (Isw) 가 양의 값으로부터 음의 값으로 전환하는 0 암페어 부근에서, 출력 신호 (S6) 는 하이 레벨로부터 로우 레벨로 전환한다 (타이밍 t2 및 타이밍 t5 참조). 따라서, 게이트 구동 신호 (S3) 는 로우 레벨에 있다.
도 3 은 본 발명의 제 2 실시형태에 따른 반도체 디바이스에 대응하는 구동 유닛 (2) 을 도시하는 도면이다. 전술한 구동 유닛 (1) 과 동일한 구성 및 효과는 설명되지 않을 것이다. 구동 유닛 (2) 은 전류 (I1) 가 센스 전류 (20) 로 흐르는 것으로 인해 생성되는 양의 센스 전압 (Vse) 에 기초하여 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 를 턴 오프하는 과전류 검출 회로를 갖는 제어 회로 (45) 를 구비하고 있다.
콤퍼레이터 (46) 는 과전류 검출 회로의 일 예이다. 콤퍼레이터 (46) 는 접속점 b 및 센스 저항 (20) 의 일단에 접속되는 반전 입력부, 및 소정의 기준 전압 (VR2) 을 출력하는 기준 전압부 (47) 에 접속되는 비반전 입력부를 갖는다. 기준 전압 (VR2) 은 주전류 (Ie) 가 과전류인지 여부를 판정하기 위한 임계 전압이다.
다이오드 전류 (Id) 가 흐를 때, 센스 전압 (Vse) 은 기준 전압 (VR2) 보다 더 낮아, 콤퍼레이터 (46) 는 하이-레벨 출력 신호 (S4) 를 출력한다. 게다가, 과전류보다 더 작은 통상의 주전류 (Ie) 가 메인 트랜지스터 (12) 로 흐를 때, 센스 전압 (Vse) 은 기준 전압 (VR2) 보다 더 낮아, 콤퍼레이터 (46) 는 하이-레벨 출력 신호 (S4) 를 출력한다. 게다가, 미리 결정된 값 이상인 과도하게 큰 주전류 (Ie) 가 메인 트랜지스터 (12) 로 흐를 때, 센스 전압 (Vse) 은 기준 전압 (VR2) 보다 더 높아져, 콤퍼레이터 (46) 는 로우-레벨 출력 신호 (S4) 를 출력한다.
제어 회로 (45) 는 콤퍼레이터 (49) 의 출력 신호 (S6) 및 콤퍼레이터 (46) 의 출력 신호 (S4) 가 입력되는 AND 회로 (48) 를 갖는다. AND 회로 (48) 는 출력 신호 (S4) 의 전압 레벨 및 출력 신호 (S6) 의 전압 레벨에 기초하여, 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 가 턴 온되어야 하는지 또는 턴 오프되어야 하는지 여부를 판정하는 판정 유닛의 일 예이다. AND 회로 (48) 는 출력 신호 (S4) 와 출력 신호 (S6) 의 논리곱을 계산하고, 출력 신호 (S5) 를 출력한다.
AND 회로 (42) 는 커맨드 신호 (S1) 의 전압 레벨 및 출력 신호 (S5) 의 전압 레벨에 기초하여, 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 가 턴 온되어야 하는지 또는 턴 오프되어야 하는지 여부를 판정하는 판정 유닛의 일 예이다. AND 회로 (42) 는 커맨드 신호 (S1) 와 출력 신호 (S5) 의 논리곱을 계산하고, 프리-구동 신호 (S2) 를 출력한다.
따라서, 다이오드 전류 (Id) 가 메인 다이오드 (15) 로 흐르는 것 또는 과도하게 큰 주전류 (Ie) 가 메인 트랜지스터 (12) 로 흐르는 것 중 적어도 어느 하나가 검출될 때, 제어 회로 (45) 는 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 를 턴 오프할 수 있다. 한편, 통상의 주전류 (Ie) 가 메인 트랜지스터 (12) 로 흐르는 것이 검출될 때, 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 는 턴 온될 수 있다.
도 4 는 본 발명의 제 3 실시형태에 따른 반도체 디바이스에 대응하는 구동 유닛 (3) 을 도시하는 도면이다. 전술한 구동 유닛 (1 또는 2) 과 동일한 구성 및 효과는 설명되지 않을 것이다. 구동 유닛 (3) 은 음의 센스 전압 (Vse) 을 미리 결정된 클램프 전압값으로 클램프하는 클램프 회로 (34) 를 구비하고 있다.
클램프 회로 (34) 는 음의 센스 전압 (Vse) 을 미리 결정된 클램프 전압값으로 클램프하는 다이오드 (32) 및 제너 다이오드 (33) 를 갖는다. 제너 다이오드 (33) 의 제너 전압을 조정함으로써, 음의 센스 전압 (Vse) 이 클램프되는 클램프 전압값은 임의의 값으로 용이하게 설정될 수 있다.
다이오드 (32) 는 센스 다이오드 전류 (Isd) 가 다이오드 (32) 를 통하여 흐르도록, 센스 다이오드 (16) 와 순방향에 있어서 동일한 PN 접합부의 일 예이다. 게다가, 다이오드 (32) 는 클램프 회로 (34) 로 센스 전류 (Ise) 가 흐르는 것을 막는 방식으로 배열되어, 센스 전류 (Ise) 는 클램프 회로 (34) 로 흐르는 대신 센스 저항 (20) 으로 흐른다.
다이오드 (32) 는 센스 저항 (20) 에 병렬로 배열 및 접속되고, 접속점 b 및 센스 저항 (20) 의 일단에 접속되는 캐소드 전극, 및 접속점 d 및 센스 저항 (20) 의 타단에 제너 다이오드 (33) 를 통해 접속되는 애노드 전극을 갖는다. 단일의 다이오드 (32) 또는 복수의 다이오드들 (32) 중 어느 하나가 제공될 수도 있다. 복수의 다이오드들 (32) 은 서로 직렬로 접속될 수도 있다.
제너 다이오드 (33) 는 센스 전압 (Vse) 이 제너 다이오드 (33) 의 제너 전압 이상일 때에만 센스 다이오드 전류 (Isd) 가 제너 다이오드 (33) 를 통하여 흐르도록, 센스 다이오드 (16) 의 순방향과 순방향이 역인 다이오드이다.
센스 다이오드 전류 (Isd) 는 센스 전압 (Vse) 이 제너 다이오드 (33) 의 제너 전압 이상일 때 클램프 회로 (34) 및 센스 저항 (20) 으로 흐른다. 센스 다이오드 전류 (Isd) 는 센스 전압 (Vse) 이 제너 다이오드 (33) 의 제너 전압보다 더 낮을 때 클램프 회로 (34) 로 흐르는 대신 센스 저항 (20) 으로 흐른다.
제너 다이오드 (33) 는 다이오드 (32) 에 직렬로 접속되고, 접속점 d 에 접속되는 캐소드 전극, 및 다이오드 (32) 의 애노드 전극에 접속되는 캐소드 전극을 갖는다. 부수적으로, 제너 다이오드 (33) 가 배열되는 포지션 및 다이오드 (32) 가 배열되는 포지션은 서로 치환될 수도 있다.
도 5 는 본 발명의 제 4 실시형태에 따른 반도체 디바이스에 대응하는 구동 유닛 (4) 을 도시하는 도면이다. 전술한 구동 유닛 (1, 2, 또는 3) 과 동일한 구성 및 효과는 설명되지 않을 것이다. 구동 유닛 (4) 은 음의 센스 전압 (Vse) 을 미리 결정된 클램프 전압값으로 클램프하는 클램프 회로 (37) 를 구비하고 있다.
클램프 회로 (37) 는 센스 다이오드 전류 (Isd) 가 클램프 회로 (37) 를 통하여 흐르도록, 센스 다이오드 (16) 와 순방향에 있어서 동일한 기생 다이오드 (36) 를 갖는 트랜지스터 (35) 를 구비하고 있다. 트랜지스터 (35) 는 PN 접합부를 병렬로 갖는 스위칭 엘리먼트의 일 예이다.
트랜지스터 (35) 의 턴 온으로 인해, 트랜지스터 (35) 의 온-저항이 센스 저항 (20) 과 합성되어, 음의 센스 전압 (Vse) 이 클램프되는 클램프 전압값은 0 에 가까워지도록 하는 방식으로 상승될 수 있다. 즉, 과도하게 큰 음의 전압의 발생은 센스 전압 (Vse) 의 음의 피크 전압의 절대값을 작게 유지함으로써 억제될 수 있다. 트랜지스터 (35) 의 온-저항의 저항값은 센스 저항 (20) 의 저항값보다 더 낮다.
도 5 는 트랜지스터 (35) 가 N 채널형 MOSFET 인 경우를 예시한다. 이 경우에, 트랜지스터 (35) 는 출력 신호 (S7) 가 입력되는 게이트 전극, 접속점 b 및 센스 저항 (20) 의 일단에 접속되는 드레인 전극, 및 접속점 d 및 센스 저항 (20) 의 타단에 접속되는 소스 전극을 갖는다. 트랜지스터 (35) 는 PN 접합부를 병렬로 갖는 바이폴라 트랜지스터 등과 같은 다른 스위칭 엘리먼트일 수도 있다.
구동 유닛 (4) 은 센스 다이오드 전류 (Isd) 가 흐를 때 트랜지스터 (35) 를 턴 온하기 위한 하이-레벨 출력 신호 (S7) 를 출력하는 클램프 제어 회로 (53) 를 갖는다. 하이-레벨 출력 신호 (S7) 는 트랜지스터 (35) 의 게이트 전극에 입력되어, 트랜지스터 (35) 는 센스 다이오드 전류 (Isd) 가 흐를 때 턴 온된다.
클램프 제어 회로 (53) 는 트랜지스터 (35) 의 소스와 드레인 사이에 흐르는 전류 (I4) 를 모니터링하는 모니터 회로 (55) 를 갖는다. 클램프 제어 회로 (53) 는 모니터 회로 (55) 에 의한 전류 (I4) 의 검출의 결과에 기초하여, 트랜지스터 (35) 의 구동을 제어하기 위한 출력 신호 (S7) 를 출력한다.
모니터 회로 (55) 는 예를 들어, 모니터 저항 (56) 및 모니터 저항 (56) 에 직렬로 접속되는 트랜지스터 (57) 를 갖는 직렬 회로이고, 클램프 회로 (37) 의 트랜지스터 (35) 에 병렬로 접속되는 회로이다.
트랜지스터 (35) 로 흐르는 전류 (I4) 에 대응하는 전류 (I5) 는 모니터 저항 (56) 을 통하여 흐른다. 모니터 저항 (56) 은 그 일단에서 센스 저항 (20) 의 일단 및 접속점 b 에 접속되고, 그 타단에서 센스 저항 (20) 의 타단 및 접속점 d 에 트랜지스터 (57) 를 통해 접속된다.
트랜지스터 (57) 는 트랜지스터 (35) 의 턴 온/오프에 동기하여, 모니터 저항 (56) 으로 흐르는 전류 (I4) 를 제어하는 제어 엘리먼트의 일 예이다. 트랜지스터 (57) 는 트랜지스터 (35) 가 온일 때 턴 온되고, 트랜지스터 (35) 가 오프일 때 턴 오프된다. 전류 (I5) 는 트랜지스터 (57) 가 턴 온되자마자 흐른다. 트랜지스터 (57) 가 턴 오프되자마자 전류 (I5) 의 흐름이 멈춘다. 센스 전압 (Vse2) 은 전류 (I5) 의 흐름으로 인해 생성된다.
도 5 는 트랜지스터 (57) 가 N 채널형 MOSFET 인 경우를 예시한다. 이 경우에, 트랜지스터 (57) 는 출력 신호 (S7) 가 입력되는 게이트 전극, 모니터 저항 (56) 의 타단에 접속되는 드레인 전극, 및 접속점 d 및 센스 저항 (20) 의 타단에 접속되는 소스 전극을 갖는다. 트랜지스터 (57) 는 바이폴라 트랜지스터 등과 같은 다른 스위칭 엘리먼트일 수도 있다.
모니터 회로 (55) 는 트랜지스터 (57) 가 온일 때 접속점 e 로부터 전류 (I4) 의 크기에 대응하는 센스 전압 (Vse2) 을 출력한다. 센스 전압 (Vse2) 의 절대값은 모니터 저항 (56) 의 전압 강하만큼 센스 전압 (Vse1) 의 절대값보다 더 작다. 센스 전압 (Vse1) 은 센스 저항 (20) 의 양단에서 생성되는 전압이다. 접속점 e 는 모니터 저항 (56) 및 트랜지스터 (57) 가 서로 접속되는 노드이다.
클램프 제어 회로 (53) 는 RS 플립-플롭 (58) 을 갖는다. RS 플립-플롭 (58) 은 커맨드 신호 (S1) 의 상승 에지에서, 출력 신호 (S7) 를 로우 레벨로부터 하이 레벨로 전환한다 (도 6 의 타이밍 t3 및 타이밍 t6 참조). 출력 신호 (S7) 를 하이 레벨로 전환함으로써, RS 플립-플롭 (58) 은 트랜지스터 (35) 및 트랜지스터 (57) 를 오프에서 온으로 전환한다. 트랜지스터 (35) 및 트랜지스터 (57) 의 턴 온으로 인해, 센스 다이오드 전류 (Isd) 는 센스 저항 (20), 클램프 회로 (37), 및 모니터 회로 (55) 를 통하여 흐를 수 있다.
한편, RS 플립-플롭 (58) 은 센스 전압 (Vse2) 이 임계값 (이 경우에, 0) 보다 높게 상승하는 타이밍에서 (즉, 출력 신호 (S6) 가 로우 레벨로부터 하이 레벨로 전환하는 타이밍에서) 출력 신호 (S7) 를 하이 레벨로부터 로우 레벨로 전환한다 (도 6 의 타이밍 t1 및 타이밍 t4 참조). 출력 신호 (S7) 를 로우 레벨로 전환함으로써, RS 플립-플롭 (58) 은 트랜지스터 (35) 및 트랜지스터 (57) 를 온에서 오프로 전환한다. 트랜지스터 (35) 및 트랜지스터 (57) 의 턴 오프로 인해, 센스 전류 (Ise) 는 센스 저항 (20) 으로 흐르도록 허용되고, 클램프 회로 (37) 및 모니터 회로 (55) 를 통하여 흐르는 것이 금지된다.
구동 유닛 (4) 은 제어 회로 (51) 를 구비하고 있다. 제어 회로 (51) 는 센스 전압 (Vse1) 의 검출 결과에 기초하여 메인 트랜지스터 (12) 및 센스 트랜지스터 (13) 의 구동을 제어하는 제어 유닛의 일 예이다.
제어 회로 (51) 는 콤퍼레이터 (59), 콤퍼레이터 (46), AND 회로 (48), AND 회로 (42), 및 구동 회로 (43) 를 갖는다.
콤퍼레이터 (59) 는 센스 전류 (Ise) 가 센스 저항 (20) 으로 흐르는지 또는 센스 다이오드 전류 (Isd) 가 센스 저항 (20) 으로 흐르는지 여부를 판정하는 판정 회로의 일 예이다. 콤퍼레이터 (59) 는 센스 다이오드 전류 (Isd) 의 흐름이 멈추는 것 또는 센스 전류 (Ise) 의 흐름이 시작하는 것을 검출할 수 있고, 센스 전류 (Ise) 의 흐름이 멈추는 것 또는 센스 다이오드 전류 (Isd) 의 흐름이 시작하는 것을 검출할 수 있다.
콤퍼레이터 (59) 는 센스 전압 (Vse2) 이 미리 결정된 임계값 (Vth) 에 걸쳐 변화하는 것이 검출되는 타이밍에서 출력 신호 (S6) 의 전압 레벨을 반전시킨다. 예를 들어, 콤퍼레이터 (59) 는 접속점 e 에 접속되는 비반전 입력부, 및 접속점 d 에 접속되는 반전 입력부를 갖는다. 이 경우에, 임계값 (Vth) 은 0 으로 설정된다.
다이오드 전류 (Id) 가 흐를 때, 센스 다이오드 전류 (Isd) 도 물론 흘러, 센스 전압 (Vse1) 은 음전압이다. 센스 전압 (Vse1) 이 음의 값으로부터 0 이상인 값 (즉, 0 또는 양의 값) 으로 변화하는 것이 검출될 때, 콤퍼레이터 (59) 는 출력 신호 (S6) 를 로우 레벨로부터 하이 레벨로 전환한다. 콤퍼레이터 (59) 는 예를 들어, 센스 전압 (Vse2) 이 기준 전압 (이 경우에, 0) 을 초과하는 것을 모니터링함으로써, 센스 전압 (Vse1) 이 음의 값으로부터 0 이상인 값 (즉, 0 또는 양의 값) 으로 변화하는 것을 검출한다.
출력 신호 (S6) 가 로우 레벨로부터 하이 레벨로 전환할 때, 트랜지스터 (35) 및 트랜지스터 (57) 는 턴 오프된다. 트랜지스터 (35) 및 트랜지스터 (57) 가 오프일 때, 센스 전류 (Ise) 는 센스 저항 (20) 으로 흐르는 한편, 클램프 회로 (37) 및 모니터 회로 (55) 로는 어떤 전류도 흐르지 않는다.
한편, 주전류 (Ie) 가 흐를 때, 센스 전류 (Ise) 도 물론 흘러, 센스 전압 (Vse1) 은 양전압이다. 이 경우에, 센스 전압 (Vse2) 은 센스 전압 (Vse2) 과 대략 동일하다. 센스 전압 (Vse1) 이 양의 값으로부터 0 이하인 값 (즉, 0 또는 음의 값) 으로 변화하는 것이 검출될 때, 콤퍼레이터 (59) 는 출력 신호 (S6) 를 하이 레벨로부터 로우 레벨로 전환한다. 콤퍼레이터 (59) 는 예를 들어, 센스 전압 (Vs2) 이 기준 전압 (이 경우에, 0) 미만으로 떨어지는 것을 모니터링함으로써 센스 전압 (Vse1) 이 양의 값으로부터 0 이하인 값 (즉, 0 또는 음의 값) 으로 변화하는 것을 검출한다.
도 6 은 구동 유닛 (4) 의 동작 파형들의 일 예를 도시하는 타이밍 차트들을 도시한다. 도 6 에서, 파형 (b2) 은 도 1 의 다이오드 (31) 에 의해 클램프되는 경우의 센스 전압 (Vse) 을 나타낸다. 그에 반해, 파형 (b3) 은 도 5 의 트랜지스터 (35) 에 의해 클램프되는 경우의 센스 전압 (Vse1) 을 나타내고, 파형 (e1) 은 트랜지스터 (35) 에 의해 클램프되는 경우의 센스 전압 (Vse2) 을 나타낸다. 어느 경우에나, 센스 다이오드 전류 (Isd) 대 다이오드 전류 (Id) 의 비율 (p) 은 센스 전류 (Ise) 대 주전류 (Ie) 의 비율 (q) 보다 더 크게 설정된다.
도면에 도시한 바와 같이, 0 암페어 부근의 전류 (Isw) 의 검출 감도는 유지되지만, 센스 전압 (Vse1) 의 음의 피크 전압은 약 -1.5V 와 동일하게 유지된다. 이에 따라, 음의 과전압으로 인해 엘리먼트의 열화가 억제될 수 있다.
부수적으로, 제어 회로 (51) 의 RS 플립-플롭 (58) 은 커맨드 신호 (S1) 의 하강 에지에서 (도 6 의 타이밍 t2 및 타이밍 t5 에서), 출력 신호 (S7) 를 로우 레벨로부터 하이 레벨로 전환하고 트랜지스터 (35) 및 트랜지스터 (57) 를 턴 온할 수도 있다. 즉, 트랜지스터 (35) 및 트랜지스터 (57) 는 커맨드 신호 (S1) 의 상승 에지 또는 하강 에지를 검출하기 위한 타이밍에 동기하여 턴 온될 수도 있다.
예를 들어, 제어 회로 (51) 는 센스 전류 (Ise) 의 흐름이 멈추는 타이밍 (t2) 의 검출로부터 센스 다이오드 전류 (Isd) 의 흐름이 시작하는 타이밍 (t3) 이 검출까지의 기간 내의 임의의 타이밍에서 트랜지스터 (35) 및 트랜지스터 (57) 를 턴 온할 수도 있다. 타이밍 (t5) 으로부터 타이밍 (t6) 까지의 기간에 대해서도 동일하다.
이 방식으로, 트랜지스터 (35) 는 메인 트랜지스터 (12) 가 턴 온되는 타이밍에서 턴 온되어, 센스 전압들 (Vse1 및 Vse2) 의 음의 피크 전압들의 절대값들은 센스 다이오드 전류 (Isd) 의 절대값이 최대화되는 타이밍에서 작게 유지될 수 있다.
게다가, 클램프 회로 (37) 로 흐르는 전류 (I4) 는 트랜지스터 (57) 에 의해 모니터링되고, 트랜지스터 (35) 및 트랜지스터 (57) 는 전류 (I4) 의 흐름이 멈추는 타이밍에서 턴 오프된다. 따라서, 센스 전류 (Ise) 는 클램프 회로 (37) 및 모니터 회로 (55) 로 흐르게 되는 대신에 센스 저항 (20) 으로 흐르게 될 수 있다. 따라서, 센스 저항 (20) 은 메인 트랜지스터 (12) 의 과전류를 잘못 검출하도록 동작하는 것을 막을 수 있다.
게다가, 다이오드 전류 (Id) 의 검출 감도는 트랜지스터 (57) 대 트랜지스터 (35) 의 센스비, 트랜지스터 (35) 또는 트랜지스터 (57) 의 온-저항의 저항값, 모니터 저항 (56) 의 저항값 등을 조정함으로써 조정될 수 있다. 즉, 다이오드 전류 (Id) 의 검출 감도를 조정하는 자유도를 높일 수 있다.
반도체 디바이스는 본 발명의 실시형태들을 참조하여 상기 설명되었지만, 본 발명은 그 전술한 실시형태들에 제한되지 않는다. 본 발명의 다른 실시형태들의 하나, 일부 또는 전부와의 조합들, 치환들 등과 같은 다양한 변형들 및 개선들이 본 발명의 범위 내에서 가능하다.
예를 들어, 트랜지스터 등과 같은 스위칭 엘리먼트는 IGBT 에 제한되지 않고, N 채널형 MOSFET 또는 P 채널형 MOSFET 일 수도 있다.
게다가, 전적으로 단일의 센스 저항만이 제공되는 것으로 요구되는 것은 아니다. 복수의 센스 저항들이 제공될 수도 있다. 다이오드 또는 제너 다이오드에 대해서도 동일하다.

Claims (16)

  1. 반도체 디바이스로서,
    트랜지스터;
    상기 트랜지스터에 역병렬로 접속되는 다이오드;
    상기 트랜지스터로 흐르는 전류에 대응하는 센스 전류를 생성하도록 구성되는 센스 트랜지스터;
    상기 다이오드로 흐르는 전류에 대응하는 센스 다이오드 전류를 생성하도록 구성되는 센스 다이오드;
    일단에서 상기 센스 트랜지스터의 에미터 및 상기 센스 다이오드의 애노드에 접속되고, 타단에서 상기 트랜지스터의 에미터 및 상기 다이오드의 애노드에 접속되는 저항; 및
    상기 센스 다이오드 전류가 흐를 때 상기 저항에서 생성되는 전압을 클램프하도록 구성되는 클램프 회로
    를 포함하며,
    상기 센스 다이오드 전류 대 상기 다이오드로 흐르는 전류의 비율은 상기 센스 전류 대 상기 트랜지스터로 흐르는 전류의 비율보다 더 큰, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 클램프 회로는 상기 센스 다이오드의 순방향과 순방향이 동일한 PN 접합부를 갖는, 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 PN 접합부는 상기 저항과 병렬로 배열되는, 반도체 디바이스.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 클램프 회로는 상기 PN 접합부를 병렬로 갖는 스위칭 엘리먼트를 구비하고 있는, 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 센스 다이오드 전류가 흐를 때 상기 스위칭 엘리먼트를 턴 온하도록 구성되는 클램프 제어 회로를 더 포함하는, 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 클램프 제어 회로는 상기 센스 다이오드 전류의 흐름이 시작하는 것이 검출될 때, 또는 상기 센스 전류의 흐름이 멈추는 것이 검출될 때 상기 스위칭 엘리먼트를 턴 온하도록 구성되는, 반도체 디바이스.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 클램프 제어 회로는 상기 센스 전류가 흐를 때 상기 스위칭 엘리먼트를 턴 오프하도록 구성되는, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 클램프 제어 회로는 상기 센스 다이오드 전류의 흐름이 멈추는 것이 검출될 때, 또는 상기 센스 전류의 흐름이 시작하는 것이 검출될 때 상기 스위칭 엘리먼트를 턴 오프하도록 구성되는, 반도체 디바이스.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 클램프 제어 회로는 상기 스위칭 엘리먼트로 흐르는 전류를 모니터링하도록 구성되는 모니터 회로를 갖고,
    상기 클램프 제어 회로는 상기 모니터 회로에 의해 모니터링된 결과에 기초하여 상기 스위칭 엘리먼트의 구동을 제어하도록 구성되는, 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 모니터 회로는 상기 스위칭 엘리먼트로 흐르는 전류에 대응하는 전류가 흐르는 모니터 저항을 갖는, 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 모니터 회로는 상기 스위칭 엘리먼트의 턴 온/오프에 동기하여 상기 모니터 저항으로 흐르는 전류를 제어하도록 구성되는 제어 엘리먼트를 갖는, 반도체 디바이스.
  12. 제 2 항 또는 제 3 항에 있어서,
    상기 클램프 회로는 상기 PN 접합부와 직렬로 제너 다이오드를 갖고,
    상기 제너 다이오드의 순방향은 상기 센스 다이오드의 순방향과는 역방향인, 반도체 디바이스.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 저항에 의해 생성된 센스 전압의 검출 결과에 기초하여 상기 트랜지스터의 구동을 제어하는 제어 유닛을 더 포함하는, 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 제어 유닛은 상기 다이오드로 전류가 흐를 때 상기 트랜지스터를 턴 오프하도록 구성되는, 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 제어 유닛은 상기 트랜지스터를 턴 온하라는 커맨드를 수신 시라도, 상기 다이오드로 전류가 흐를 때 상기 트랜지스터를 턴 오프하도록 구성되는, 반도체 디바이스.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제어 유닛은 상기 다이오드로 전류가 흐르는 것 또는 상기 트랜지스터로 미리 결정된 값 이상의 전류가 흐르는 것 중 적어도 어느 하나가 검출될 때 상기 트랜지스터를 턴 오프하도록 구성되는, 반도체 디바이스.
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