KR20160022743A - 그래핀 구조물을 갖는 캐패시터, 이 캐패시터를 포함하는 반도체 디바이스, 및 그 형성 방법 - Google Patents

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춘푸 저우
치신 고
포웬 치우
차오칭 청
춘치에 루
치펑 황
후안넝 천
푸룽 수에
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Abstract

캐패시터는 제1 복수의 그래핀 층들을 갖는 제1 그래핀 구조물을 포함한다. 캐패시터는 제1 그래핀 구조물 위에 유전체층을 더 포함한다. 캐패시터는 유전체층 위에 제2 그래핀 구조물을 더 포함하며, 제2 그래핀 구조물은 제2 복수의 그래핀 층들을 갖는다.

Description

그래핀 구조물을 갖는 캐패시터, 이 캐패시터를 포함하는 반도체 디바이스, 및 그 형성 방법{CAPACITOR HAVING A GRAPHENE STRUCTURE, SEMICONDUCTOR DEVICE INCLUDING THE CAPACITOR AND METHOD OF FORMING THE SAME}
본 발명은 그래핀 구조물을 갖는 캐패시터, 이 캐패시터를 포함하는 반도체 디바이스, 및 그 형성 방법에 관한 것이다.
금속 산화물 금속(metal oxide metal; MOM) 또는 금속 절연체 금속(metal insulator metal; MIM) 캐패시터들과 같은, 금속성 전극들을 포함하는 캐패시터들은 캐패시터들을 형성하기 위해 알루미늄 또는 구리와 같은 금속성 성분들을 이용한다. MOM 캐패시터는 10 평방 미크론 당 펨토패럿(fF/㎛2) 미만을 저장하는 능력을 갖는다. MIM 캐패시터는 약 30fF/㎛2 내지 약 100fF/㎛2을 저장하는 능력을 갖는다.
몇몇의 경우들에서, 단위 면적 당 저장 능력은 높은 유전체 상수를 갖는 유전체 물질, 즉 하이 k 유전체 물질을 이용하여 증가된다. 몇몇의 경우들에서, 단위 면적 당 저장 능력은 원자층 퇴적(atomic layer deposition; ALD)에 의해 형성된 얇은 전극을 이용하여 증가된다.
본 설명의 일 양태는 캐패시터에 관한 것이다. 캐패시터는 제1 복수의 그래핀 층들을 갖는 제1 그래핀 구조물을 포함한다. 캐패시터는 제1 그래핀 구조물 위에 유전체층을 더 포함한다. 캐패시터는 유전체층 위에 제2 그래핀 구조물을 더 포함하며, 제2 그래핀 구조물은 제2 복수의 그래핀 층들을 갖는다.
본 설명의 다른 양태는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 기판, 기판 위의 상호연결 구조물을 포함하며, 상호연결 구조물은 복수의 도전성 피처들을 갖는다. 반도체 디바이스는 상호연결 구조물 내에 캐패시터를 더 포함한다. 캐패시터는 복수의 도전성 피처들 중의 적어도 하나의 도전성 피처와 전기적으로 접촉한다. 캐패시터는 제1 복수의 그래핀 층들을 갖는 제1 그래핀 구조물을 포함한다. 캐패시터는 제1 그래핀 구조물 위에 유전체층을 더 포함한다. 캐패시터는 유전체층 위에 제2 그래핀 구조물을 더 포함하며, 제2 그래핀 구조물은 제2 복수의 그래핀 층들을 갖는다.
본 설명의 또다른 양태는 캐패시터를 형성하는 방법에 관한 것이다. 본 방법은 제1 복수의 그래핀 층들을 갖는 제1 그래핀 구조물을 형성하는 단계를 포함한다. 본 방법은 제1 그래핀 구조물 위에 유전체층을 형성하는 단계를 더 포함한다. 본 방법은 유전체층 위에 제2 그래핀 구조물을 형성하는 단계를 더 포함하며, 제2 그래핀 구조물은 제2 복수의 그래핀 층들을 포함한다.
캐패시터(150)에서의 전극들로서의 그래핀의 이용은 다른 전극 물질들과 비교하여 단위 면적 당 전하 캐리어 저장 능력량을 증가시키는데 도움을 준다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 몇몇의 실시예들에 따른 반도체 디바이스의 단면도이다.
도 1b는 몇몇의 실시예들에 따른 반도체 디바이스의 단면도이다.
도 2는 몇몇의 실시예들에 따른 캐패시터를 위한 콘택트 구조물의 단면도이다.
도 3은 몇몇의 실시예들에 따른 반도체 디바이스를 제조하는 방법의 흐름도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
도 1a는 몇몇의 실시예들에 따른 반도체 디바이스(100)의 단면도이다. 반도체 디바이스(100)는 기판(102)을 포함한다. 상호연결 구조물(104)이 기판(102) 위에 위치한다. 상호연결 구조물(104)은 기판(102) 내의 능동 디바이스들을 전기적으로 연결시키기 위한 복수의 도전성 엘리먼트들을 포함한다. 도전성 엘리먼트(110)는 상호연결 구조물(104) 내의 금속층에 위치한다. 캐패시터(150)는 도전성 엘리먼트(110)와 전기적 접촉을 이루면서 형성된다. 캐패시터(150)는 도전성 엘리먼트(110)와 전기적 접촉을 이루는 제1 그래핀(graphene) 구조물(152)을 포함한다. 제1 그래핀 구조물(152)은 복수의 그래핀 층들을 포함한다. 유전체층(154)은 제1 그래핀 구조물(152) 위에 위치한다. 제2 그래핀 구조물(156)은 유전체층(154) 위에 위치한다. 제2 그래핀 구조물(156)은 복수의 그래핀층들을 포함한다. 캐패시터 구조물을 형성하기 위해 유전체층(154)은 제1 그래핀 구조물(152)과 제2 그래핀 구조물(156) 사이에 위치한다. 제1 콘택트 구조물(158)은 제1 그래핀 구조물(152)에 전기적으로 연결된다. 제1 콘택트 구조물(158)은 제1 그래핀 구조물(152) 안팎으로 전하를 전송하도록 구성된다. 제2 콘택트 구조물(160)은 제2 그래핀 구조물(156)에 전기적으로 연결된다. 제2 콘택트 구조물(160)은 제2 그래핀 구조물(156) 안팎으로 전하를 전송하도록 구성된다.
기판(102)은 능동 디바이스들 또는 수동 디바이스들을 포함한다. 몇몇의 실시예들에서, 능동 디바이스들은 트랜지스터, 사이리스터, 또는 다른 적절한 능동 디바이스들을 포함한다. 몇몇의 실시예들에서, 수동 디바이스들은 저항기 또는 다른 적절한 수동 디바이스들을 포함한다. 몇몇의 실시예들에서, 기판(102)은 메모리 셀 또는 처리 회로를 포함한다.
상호연결 구조물(104)은 기판(102) 내에서 능동 디바이스들과 수동 디바이스들을 전기적으로 연결시키도록 구성된 복수의 도전성 구조물들을 포함한다. 몇몇의 실시예들에서, 도전성 구조물들은 구리, 알루미늄, 텅스텐, 또는 다른 적절한 도전성 물질을 포함한다. 상호연결 구조물(104)은 또한 캐패시터(150), 저항기, 또는 다른 적절한 수동 디바이스들과 같은, 수동 디바이스들을 포함한다. 상호연결 구조물(104)은 인접해 있는 도전성 구조물들간의 크로스토크(cross-talk)를 감소시키는데 도움을 주기 위해 복수의 도전성 구조물들을 둘러싸는 유전체 물질을 포함한다. 몇몇의 실시예들에서, 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적절한 유전체 물질을 포함한다. 몇몇의 실시예들에서, 상호연결 구조물(104)은 다른 기판들로의 연결을 위한 콘택트 패드들을 포함한다. 몇몇의 실시예들에서, 콘택트 패드들은 삼차원 집적 회로(three-dimensional integrated circuit; 3DIC)를 형성하는데 이용가능하다.
도전성 엘리먼트(110)는 상호연결 구조물(104)의 복수의 도전성 구조물들 중의 하나의 도전성 구조물이다. 몇몇의 실시예들에서, 도전성 엘리먼트(110)는 구리, 알루미늄, 텅스텐, 또는 다른 적절한 도전성 물질을 포함한다. 도전성 엘리먼트(110)는 기판(102) 내에서 능동 디바이스들 또는 수동 디바이스들을 연결시키기 위해 이용가능하다. 도전성 엘리먼트(110)는 또한 기판(102)에 가장 근접하게 있는 제1 그래핀 구조물(152)의 층 내로 전하를 전송하기 위해 이용가능하다.
캐패시터(150)는 도전성 엘리먼트(110) 위에 위치한다. 캐패시터(150)는 상호연결 구조물(104) 내에 전하를 저장하기 위해 이용가능하다. 캐패시터(150)는 또한 상호연결 구조물(104)에 걸친 전압의 요동을 감소시키기 위해 이용가능하다. 캐패시터(150)는 제1 그래핀 구조물(152)과 제2 그래핀 구조물(154)을 포함한다.
그래핀은 이차원 어레이로 배열된 탄소 원자들의 층이다. 탄소 원자들은 육각형 패턴으로 배열된다. 탄소 원자들의 이차원 어레이는 개별적인 그래핀 층들간의 전하의 전송을 감소시키는데 도움을 준다. 캐패시터(150)에서의 전극들로서의 그래핀의 이용은 다른 전극 물질들과 비교하여 단위 면적 당 전하 캐리어 저장 능력량을 증가시키는데 도움을 준다.
이와 대비되어, 금속성 전극들은 기판(102)의 최상단면에 평행한 방향과 기판(102)의 최상단면에 수직한 방향 모두에서 전하 캐리어들을 전송하는 것이 가능하다. 그 결과로, 금속성 전극들은 전극들의 외부면들 근처에 전하 캐리어들을 저장한다. 금속성 전극들의 표면들 근처에 전하 캐리어들을 주로 저장하는 것은 금속성 전극들의 중간 부분들이 전하 캐리어를 저장하는데 이용되지 않으며, 이에 따라 단위 면적 당 전하 캐리어 저장량을 감소시킨다는 것을 의미한다. 단위 면적 당 전하 캐리어 저장 능력을 증가시킴으로써, 전하 저장 능력을 유지하면서, 반도체 디바이스의 총체적인 크기를 감소시키는데 도움을 주기 위해 전극들의 총체적인 면적은 감소될 수 있다.
금속성 전극들 대신으로 그래핀 전극들의 이용은 또한 지르코늄 산화물 또는 하프늄 산화물과 같은, 고비용의 하이 k 유전체 물질들을 이용하는 필요성을 감소시키는데 도움을 준다. 그래핀 전극들은 또한 원자층 퇴적(ALD)과 같은, 저속의 고비용 형성 기술들을 이용하는 필요성을 감소시킬 수가 있다. 그 결과로, 그래핀 전극의 이용은 또한 금속성 전극들에 비해 제조 공정 동안 쓰루풋을 증가시키고 비용을 감소시키는데 도움을 준다. 그래핀의 이차원 어레이 구조는 또한 그래핀 구조물에서 층들의 개수를 조정함으로써 캐패시터(150)의 총체적인 캐패시턴스의 튜닝을 수월하게 하는데 도움을 준다.
제1 그래핀 구조물(152)은 복수의 그래핀 층들을 포함한다. 제1 그래핀 구조물(152) 내의 층들의 개수는 캐패시터(150)의 희망하는 저장 능력에 기초하여 선택된다. 몇몇의 실시예들에서, 제1 그래핀 구조물(152) 내의 층들의 개수는 약 2개층들 내지 약 20개층들의 범위를 갖는다. 몇몇의 실시예들에서, 캐패시터(150)의 총체적인 저장 능력을 한층 더 증가시키기 위해 층들의 개수는 20개층들보다 많다. 제1 그래핀 구조물(152) 내의 층들 각각은 제1 그래핀 구조물의 인접한 층들로의 전하 캐리어들의 전송을 저지시킨다. 인접한 층들간에 전하차이가 존재하더라도, 제1 그래핀 구조물(152) 내의 탄소원자들의 이차원 어레이는 층들간의 전하 캐리어들의 전송을 저지시킨다.
유전체층(154)은 제1 그래핀 구조물(152) 위에 위치한다. 몇몇의 실시예들에서, 유전체층(154)의 면적은 제1 그래핀 구조물(152)의 면적과 일치한다. 몇몇의 실시예들에서, 제1 그래핀 구조물(152)은 유전체층(154)에 의해 노출된 부분을 포함한다. 몇몇의 실시예들에서, 유전체층(154)은 실리콘 산화물, 실리콘 질화물, 또는 다른 적절한 유전체 물질을 포함한다. 몇몇의 실시예들에서, 유전체층(154)의 물질은 상호연결 구조물(104)의 유전체 물질과 동일한 물질이다. 몇몇의 실시예들에서, 유전체층의 물질은 상호연결 구조물(104)의 유전체 물질의 물질과 상이하다. 몇몇의 실시예들에서, 유전체층(154)의 두께는 약 100옹스트롱(Å) 내지 약 500Å 범위를 갖는다. 유전체층(154)의 두께가 너무 작으면, 유전체층은 제1 그래핀 구조물(152)을 제2 그래핀 구조물(156)로부터 충분히 절연시킬 수 없고, 몇몇의 실시예들에서, 전하는 제1 그래핀 구조물과 제2 그래핀 구조물간에 직접적으로 교환된다. 유전체층(154)의 두께가 너무 크면, 몇몇의 실시예들에서, 캐패시터(150)의 누설이 허용수준 이상으로 증가한다.
제2 그래핀 구조물(156)은 복수의 그래핀 층들을 포함한다. 몇몇의 실시예들에서, 제2 그래핀 구조물(156)의 면적은 제1 그래핀 구조물(152)의 면적 또는 유전체층(154)의 면적보다 작다. 몇몇의 실시예들에서, 제2 그래핀 구조물(156)의 면적은 제1 그래핀 구조물(152)의 면적 또는 유전체층(154)의 면적과 같거나 또는 이보다 크다. 제2 그래핀 구조물(156) 내의 층들의 개수는 캐패시터(150)의 희망하는 저장 능력에 기초하여 선택된다. 몇몇의 실시예들에서, 제2 그래핀 구조물(156) 내의 층들의 개수는 약 2개층들 내지 약 20개층들의 범위를 갖는다. 몇몇의 실시예들에서, 캐패시터(150)의 총체적인 저장 능력을 한층 더 증가시키기 위해 층들의 개수는 20개층들보다 많다. 몇몇의 실시예들에서, 제2 그래핀 구조물(156) 내의 층들의 개수는 제1 그래핀 구조물(152) 내의 층들의 개수와 동등하다. 몇몇의 실시예들에서, 제2 그래핀 구조물(156) 내의 층들의 개수는 제1 그래핀 구조물(152) 내의 층들의 개수와 상이하다. 제2 그래핀 구조물(156) 내의 층들 각각은 제1 그래핀 구조물의 인접한 층들로의 전하 캐리어들의 전송을 저지시킨다. 인접한 층들간에 전하차이가 존재하더라도, 제2 그래핀 구조물(156) 내의 탄소원자들의 이차원 어레이는 층들간의 전하 캐리어들의 전송을 저지시킨다.
제1 콘택트 구조물(158)은 제1 그래핀 구조물(152)에 전기적으로 연결되도록 구성된다. 몇몇의 실시예들에서, 제1 콘택트 구조물(158)은 캐소드이다. 몇몇의 실시예들에서, 제1 콘택트 구조물(158)은 애노드이다. 몇몇의 실시예들에서, 제1 콘택트 구조물(158)은 도전성 물질, 예컨대, 구리, 알루미늄, 텅스텐, 또는 다른 적절한 도전성 물질을 포함한다. 몇몇의 실시예들에서, 제1 콘택트 구조물(158)은 배리어층, 예컨대, 탄탈륨 질화물, 티타늄 질화물, 또는 다른 적절한 배리어층을 더 포함한다. 배리어층은 제1 콘택트 구조물로부터의 도전성 물질이 제1 그래핀 구조물(152) 내로 확산하는 것을 방지하거나 또는 최소화시키는데 도움을 준다. 몇몇의 실시예들에서, 제1 콘택트 구조물(158)은 양쪽의 유전체층(154)을 관통하여 제1 그래핀 구조물(152) 내로 연장한다. 몇몇의 실시예들에서, 제1 콘택트 구조물(158)은 유전체층(154)에 의해 노출된 제1 그래핀 구조물(152)의 일부분 내로 연장한다.
제1 그래핀 구조물(152)의 개별적인 층들간의 전하 전송에 대한 레지스턴스로 인해, 제1 콘택트 구조물과 제1 그래핀 구조물간의 전하 전송을 증대시키기 위해, 제1 콘택트 구조물(158)은 제1 그래핀 구조물 내로 연장하여 다수의 그래핀 층들과 접촉한다. 몇몇의 실시예들에서, 제1 콘택트 구조물(158)은 제1 그래핀 구조물(152) 내의 모든 그래핀 층들과 접촉한다. 몇몇의 실시예들에서, 제1 콘택트 구조물(158)은 제1 그래핀 구조물(152) 내의 모든 그래핀 층들보다 적은 수의 그래핀 층들과 접촉한다.
제2 콘택트 구조물(160)은 제2 그래핀 구조물(156)에 전기적으로 연결되도록 구성된다. 몇몇의 실시예들에서, 제2 콘택트 구조물(160)은 캐소드이다. 몇몇의 실시예들에서, 제2 콘택트 구조물(160)은 애노드이다. 몇몇의 실시예들에서, 제2 콘택트 구조물(160)은 도전성 물질, 예컨대, 구리, 알루미늄, 텅스텐, 또는 다른 적절한 도전성 물질을 포함한다. 몇몇의 실시예들에서, 제2 콘택트 구조물(160)은 배리어층, 예컨대, 탄탈륨 질화물, 티타늄 질화물, 또는 다른 적절한 배리어층을 더 포함한다. 배리어층은 제1 콘택트 구조물로부터의 도전성 물질이 제2 그래핀 구조물(160) 내로 확산하는 것을 방지하거나 또는 최소화시키는데 도움을 준다.
제2 그래핀 구조물(156)의 개별적인 층들간의 전하 전송에 대한 레지스턴스로 인해, 제2 콘택트 구조물과 제2 그래핀 구조물간의 전하 전송을 증대시키기 위해, 제2 콘택트 구조물(160)은 제2 그래핀 구조물 내로 연장하여 다수의 그래핀 층들과 접촉한다. 몇몇의 실시예들에서, 제2 콘택트 구조물(160)은 제2 그래핀 구조물(156) 내의 모든 그래핀 층들과 접촉한다. 몇몇의 실시예들에서, 제2 콘택트 구조물(160)은 제2 그래핀 구조물(156) 내의 모든 그래핀 층들보다 적은 수의 그래핀 층들과 접촉한다. 몇몇의 실시예들에서, 제2 콘택트 구조물(160)은 제2 그래핀 구조물(156)을 관통하여 유전체층(154) 내로 연장한다.
도 1b는 몇몇의 실시예들에 따른 반도체 디바이스(100')의 단면도이다. 반도체 디바이스(100')는 반도체 디바이스(100)와 유사하며 유사한 엘리먼트들은 동일한 참조번호를 갖는다. 반도체 디바이스(100)와 비교하여, 반도체 디바이스(100')는 유전체층(154)과 제2 그래핀 구조물(156) 사이에 성장층(170)을 포함한다.
성장층(170)은 유전체층(154) 위에 제2 그래핀 구조물(156)을 형성하는 능력을 증대시키는데 이용된다. 유전체층(154) 위에 적절한 저항률(resistivity)을 갖는 반도체 디바이스(100)의 제2 그래핀 구조물(156)을 형성하기 위해, 약 700℃의 성장온도가 제2 그래핀 구조물을 형성하는데 이용된다. 이 성장온도는 상호연결 구조물(104)과 같은 백 엔드 공정 구조물들에 잠재적으로 손상을 가할 수 있다. 이 성장온도는 상호연결 구조물(104) 내의 도전성 엘리먼트들로부터의 도전성 물질의 주변의 유전체 물질로의 확산을 야기시킨다. 이러한 확산은 주변의 유전체 물질의 능력을 감소시켜서 이웃해 있는 도전성 엘리먼트들간의 크로스토크를 감소시킬 것이다.
이와 대비되어, 반도체 디바이스(100')의 제2 그래핀 구조물의 성장온도를 감소시키기 위해 반도체 디바이스(100')는 유전체층(154)과 제2 그래핀 구조물(156) 사이에 성장층(170)을 포함한다. 몇몇의 실시예들에서, 성장층(170) 상의 제2 그래핀 구조물(156)의 성장온도는 약 400℃ 내지 약 600℃의 범위를 갖는다. 이러한 보다 낮은 성장온도는 상호연결 구조물(104)과 같은 백 엔드 공정 구조물들에 대한 손상의 위험성을 감소시키는데 도움을 준다.
몇몇의 실시예들에서, 성장층(170)은 구리, 알루미늄, 텅스텐, 또는 다른 적절한 물질을 포함한다. 몇몇의 실시예들에서, 성장층(170)은 약 100나노미터(㎚) 내지 약 500㎚ 범위의 두께를 갖는다. 몇몇의 실시예들에서, 성장층(170)의 두께가 너무 작으면, 성장층은 제2 그래핀 구조물(156)의 형성에 있어서 충분히 지원을 해줄 수가 없다. 성장층(170)의 두께가 너무 크면, 제2 그래핀 구조물(156)의 형성 능력의 상당한 증가없이 반도체 디바이스(100')의 크기가 증가한다.
도 2는 몇몇의 실시예들에 따른 콘택트 구조물(200)의 단면도이다. 콘택트 구조물(200)은 제2 콘택트 구조물(160)의 예시로서 도시된다(도 1a 참조). 콘택트 구조물(160)에 대해서 논의해왔지만, 콘택트 구조물(200)의 상세사항은 또한 제1 콘택트 구조물(158)에 적용가능하다. 콘택트 구조물(200)은 배리어층(164)에 의해 둘러싸여진 도전성 물질(162)을 포함한다. 콘택트 구조물(200)은 제2 그래핀 구조물(156) 내의 개구 내로 연장한다. 몇몇의 실시예들에서, 제2 그래핀 구조물(156) 내의 개구는 실질적으로 수직한 측벽들을 갖는다. 여기서는 콘택트 구조물(200)의 제조 동안의 제조 변동으로 인한 수직 변동을 고려하여 이것을 실질적으로 이용한다. 몇몇의 실시예들에서, 제2 그래핀 구조물(156) 내의 개구는 테이퍼드(tapered) 측벽들을 갖는다. 개구의 테이퍼드 측벽들은 유전체층(154)(도 1a)에 가장 가까운 개구의 폭이 유전체층으로부터 가장 멀리 있는 개구의 폭보다 작다는 것을 의미한다.
몇몇의 실시예들에서, 콘택트 구조물(200)은 제2 그래핀 구조물 내의 모든 그래핀 층들과 접촉하기 위해 제2 그래핀 구조물(156)을 완전히 관통하여 연장한다. 몇몇의 실시예들에서, 콘택트 구조물(200)은 제2 그래핀 구조물(156)을 부분적으로만 관통하여 연장한다.
도전성 물질(162)은 제2 그래핀 구조물(156) 안팎으로 전하 캐리어들을 전송하는데 이용가능하다. 몇몇의 실시예들에서, 도전성 물질(162)은 구리, 알루미늄, 텅스텐, 또는 다른 적절한 도전성 물질을 포함한다.
배리어층(164)은 제2 그래핀 구조물(156)로부터의 탄소의 확산을 방지하거나 또는 최소화하는데 도움을 주고, 도전성 물질(162)의 제2 그래핀 구조물 내로의 확산을 방지하거나 또는 최소화하는데 도움을 준다. 몇몇의 실시예들에서, 배리어층(164)은 탄탈륨 질화물, 티타늄 질화물, 또는 다른 적절한 배리어 물질을 포함한다.
도 3은 몇몇의 실시예들에 따른 반도체 디바이스를 제조하는 방법(300)의 흐름도이다. 방법(300)은 상호연결 구조물이 기판 위에 형성되는 동작(302)으로 시작한다. 몇몇의 실시예들에서, 상호연결 구조물, 예컨대, 상호연결 구조물(104)(도 1a)은, 기판 위에 유전체 물질을 형성함으로써, 기판, 예컨대 기판(102) 위에 형성된다. 몇몇의 실시예들에서, 유전체 물질은 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD), 스핀 온 코팅, 또는 다른 적절한 형성 기술에 의해, 기판 위에 형성된다.
몇몇의 실시예들에서, 듀얼 다마신 공정에 의해 도전성 피처들이 유전체 물질 내에 형성된다. 도전성 피처들은 기판 내의 능동 디바이스들 또는 수동 디바이스들을 전기적으로 연결시킨다. 몇몇의 실시예들에서, 도전성 피처들은 구리, 알루미늄, 텅스텐, 또는 다른 적절한 도전성 물질을 포함한다.
동작(304)에서, 제1 그래핀 구조물이 상호연결 구조물의 도전성 피처와 접촉하면서 형성된다. 제1 그래핀 구조물, 예컨대, 제1 그래핀 구조물(152)(도 1a)은 복수의 그래핀층들을 포함한다. 몇몇의 실시예들에서, 제1 그래핀 구조물 내의 그래핀 층들의 개수는 약 2개층들 내지 약 20개층들의 범위를 갖는다. 몇몇의 실시예들에서, 제1 그래핀 구조물은 CVD에 의해 도전성 구조물 위에 형성된다. 몇몇의 실시예들에서, 제1 그래핀 구조물은 메탄(CH4)과 수소(H2)를 포함하는 전구체를 이용하여 형성된다. CVD 공정 동안, 가스 흐름 및 온도는 그래핀이 도전성 구조물 상에서 효율적으로 성장되도록 선택된다. 몇몇의 실시예들에서, CVD 공정은 다단계들을 포함한다. 몇몇의 실시예들에서, CVD 공정은 4개 단계들을 포함한다. 제1 단계는 H2 가스만을 이용하여 반도체 디바이스를 제1 지속기간을 갖고 타겟 증착 온도로 가열시킨다. 제2 단계는 H2 가스를 이용하고 반도체 디바이스를 제2 지속기간동안 타겟 증착 온도로 유지한다. 제3 단계는 타겟 증착 온도에서의 그래핀의 증착을 위해 H2 및 CH4를 이용한다. H2 및 CH4 가스는 1보다 큰 가스 흐름비 CH4/H2로 유지된다. 제4 단계에서 반도체 디바이스는 냉각된다. 몇몇의 실시예들에서, 제2 단계 및 제3 단계에서 반도체 디바이스를 타겟 증착 온도에서 유지하는 것은 CVD 증착 챔버를 약 1Torr와 약 4Torr사이의 범위의 압력에서 유지하는 것을 포함한다. 몇몇의 실시예들에서, 타겟 증착 온도는 약 400℃와 약 1000℃ 사이의 범위를 갖는다.
동작(306)에서, 유전체층이 제1 그래핀 구조물 위에 형성된다. 몇몇의 실시예들에서, 유전체층, 예컨대 유전체층(154)(도 1a)은 PVD, CVD, ALD, 스핀 온 코팅 또는 다른 적절한 형성 기술에 의해 형성된다. 몇몇의 실시예들에서, 유전체층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물 또는 다른 적절한 유전체 물질을 포함한다. 몇몇의 실시예들에서, 유전체층은 상호연결 구조물의 유전체 물질과 동일한 물질을 포함한다. 몇몇의 실시예들에서, 유전체층은 상호연결 구조물의 유전체 물질과 상이한 물질을 포함한다.
몇몇의 실시예들에서, 유전체층은 제1 그래핀 구조물 전체 위에 형성된다. 몇몇의 실시예들에서, 유전체층은 제1 그래핀 구조물의 일부분을 노출시키도록 형성된다. 몇몇의 실시예들에서, 유전체층은 제1 그래핀 구조물 전체 위에 형성되고, 그런 후 유전체의 일부분이 제거되어 제1 그래핀 구조물의 일부분을 노출시킨다.
택일적 사항의 동작(308)에서, 성장층이 유전체층 위에 형성된다. 성장층, 예컨대 성장층(170)(도 1b)은 제2 그래핀 구조물의 형성을 지원하는데 이용된다. 성장층의 이용은 제2 그래핀 층을 유전체층 바로 위에 형성하는 것과 비교하여 제2 그래핀 구조물의 성장 온도를 감소시킨다. 몇몇의 실시예들에서, 성장층은 도전성 물질을 포함한다. 몇몇의 실시예들에서, 도전성 물질은 구리, 알루미늄, 텅스텐, 또는 다른 적절한 도전성 물질을 포함한다. 몇몇의 실시예들에서, 성장층은 상호연결 구조물 내의 도전성 물질과 동일한 물질을 포함한다. 몇몇의 실시예들에서, 성장층은 상호연결 구조물 내의 도전성 물질과 상이한 물질을 포함한다. 몇몇의 실시예들에서, 성장층은 PVD, ALD, 스퍼터링 또는 다른 적절한 형성 방법에 의해 형성된다. 몇몇의 실시예들에서, 성장층의 두께는 약 100㎚ 내지 약 500㎚의 범위를 갖는다. 몇몇의 실시예들에서, 성장층은 유전체층 전체 위에 형성된다. 몇몇의 실시예들에서, 성장층은 유전체층 전체보다 작은 유전체층 일부 위에 형성된다. 몇몇의 실시예들에서, 성장층은 유전체층 전체 위에 형성되고, 그런 후 성장층의 일부분이 제거되어 유전체층의 일부분을 노출시킨다. 몇몇의 실시예들에서, 반도체 디바이스의 백 엔드 공정 엘리먼트들이 보다 높은 형성 온도를 견뎌낼 수 있는 경우 성장층은 생략된다.
동작(310)에서, 제2 그래핀 구조물이 성장층 위에 형성된다. 제2 그래핀 구조물, 예컨대, 제2 그래핀 구조물(156)(도 1b)은 복수의 그래핀층들을 포함한다. 몇몇의 실시예들에서, 제1 그래핀 구조물 내의 그래핀 층들의 개수는 약 2개층들 내지 약 20개층들의 범위를 갖는다. 몇몇의 실시예들에서, 제2 그래핀 구조물 내의 층들의 개수는 제1 그래핀 구조물 내의 층들의 개수와 동등하다. 몇몇의 실시예들에서, 제2 그래핀 구조물 내의 층들의 개수는 제1 그래핀 구조물 내의 층들의 개수와 상이하다. 몇몇의 실시예들에서, 제2 그래핀 구조물은 제1 그래핀 구조물과 관련하여 상술한 것과 유사한 공정에 의해 성장층 위에 형성된다. 몇몇의 실시예들에서, 제2 그래핀 구조물은 제1 그래핀 구조물과 동일한 온도를 이용하여 형성된다. 몇몇의 실시예들에서, 제2 그래핀 구조물은 제1 그래핀 구조물과 상이한 온도를 이용하여 형성된다. 몇몇의 실시예들에서, 제2 그래핀 구조물은 유전체층 전체 위에 형성된다. 몇몇의 실시예들에서, 제2 그래핀 구조물은 유전체층 전체보다 작은 유전체층 일부 위에 형성된다. 동작(308)이 생략되는 몇몇의 실시예들에서, 제2 그래핀 구조물은 유전체층 바로 위에 형성된다.
동작(312)에서, 콘택트 구조물들이 제1 그래핀 구조물과 제2 그래핀 구조물 각각에 형성된다. 콘택트 구조물은 제1 콘택트 구조물, 예컨대, 제1 그래핀 구조물 내의 제1 콘택트 구조물(158)(도 1a)을 포함한다. 콘택트 구조물은 제2 콘택트 구조물, 예컨대, 제2 그래핀 구조물 내의 제2 콘택트 구조물(160)(도 1a)을 더 포함한다. 콘택트 구조물은 제1 그래핀 구조물과 제2 그래핀 구조물 각각에서 개구를 형성함으로써 형성된다. 몇몇의 실시예들에서, 개구들 중 적어도 하나의 개구는 실질적으로 수직한 측벽들을 포함한다. 몇몇의 실시예들에서, 개구들 중 적어도 하나의 개구는 테이퍼드 측벽들을 포함한다.
콘택트 구조물들은 도전성 물질과 배리어층을 포함한다. 몇몇의 실시예들에서, 도전성 물질은 구리, 알루미늄, 텅스텐, 또는 다른 적절한 도전성 물질을 포함한다. 몇몇의 실시예들에서, 제1 콘택트 구조물의 도전성 물질은 제2 콘택트 구조물의 도전성 물질과 동일하다. 몇몇의 실시예들에서, 제1 콘택트 구조물의 도전성 물질은 제2 콘택트 구조물의 도전성 물질과 상이하다. 몇몇의 실시예들에서, 도전성 물질은 상호연결 구조물의 도전성 물질 또는 성장층 중 적어도 하나와 동일한 물질을 포함한다. 몇몇의 실시예들에서, 도전성 물질은 상호연결 구조물의 도전성 물질과 성장층 둘 다와는 상이한 물질을 포함한다.
배리어층은 도전성 물질과 제1 그래핀 구조물 또는 제2 그래핀 구조물 사이에 위치한다. 몇몇의 실시예들에서, 배리어층은 탄탈륨 산화물, 티타늄 산화물, 또는 다른 적절한 배리어 물질을 포함한다. 몇몇의 실시예들에서, 제1 콘택트 구조물을 위한 배리어층은 제2 콘택트 구조물을 위한 배리어층과 동일하다. 몇몇의 실시예들에서, 제1 콘택트 구조물을 위한 배리어층은 제2 콘택트 구조물의 배리어층과 상이하다.
다수의 그래핀 층들과 접촉하기 위해 콘택트 구조물들은 제1 그래핀 구조물과 제2 그래핀 구조물을 적어도 부분적으로 관통하여 연장한다. 몇몇의 실시예들에서, 제1 콘택트 구조물은 제1 그래핀 구조물의 모든 그래핀 층들을 관통하여 연장한다. 몇몇의 실시예들에서, 제1 콘택트 구조물은 제1 그래핀 구조물의 모든 그래핀 층들보다 적은 수의 그래핀 층들을 관통하여 연장한다. 몇몇의 실시예들에서, 제2 콘택트 구조물은 제2 그래핀 구조물의 모든 그래핀 층들을 관통하여 연장한다. 몇몇의 실시예들에서, 제2 콘택트 구조물은 제2 그래핀 구조물의 모든 그래핀 층들보다 적은 수의 그래핀 층들을 관통하여 연장한다.
몇몇의 실시예들에서, 방법(300)은 추가적인 동작들을 포함한다. 몇몇의 실시예들에서, 방법(300)의 동작들의 순서는 변경된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 캐패시터에 있어서,
    제1 복수의 그래핀(graphene) 층들을 갖는 제1 그래핀 구조물;
    상기 제1 그래핀 구조물 위의 유전체층; 및
    상기 유전체층 위의 제2 그래핀 구조물
    을 포함하며, 상기 제2 그래핀 구조물은 제2 복수의 그래핀 층들을 갖는 것인, 캐패시터.
  2. 제1항에 있어서, 상기 제1 그래핀 구조물 안팎으로 전하 캐리어들을 전송하도록 구성된 제1 콘택트 구조물을 더 포함하는, 캐패시터.
  3. 제2항에 있어서, 상기 제1 콘택트 구조물은,
    도전성 물질; 및
    상기 제1 그래핀 구조물로부터 상기 도전성 물질을 분리시키는 배리어층을 포함하는 것인, 캐패시터.
  4. 제1항에 있어서, 상기 제2 그래핀 구조물 안팎으로 전하 캐리어들을 전송하도록 구성된 제2 콘택트 구조물을 더 포함하는, 캐패시터.
  5. 제4항에 있어서, 상기 제2 그래핀 구조물 내의 상기 제2 콘택트 구조물은 수직한 측벽들 또는 테이퍼드(tapered) 측벽들을 갖는 것인, 캐패시터.
  6. 제1항에 있어서, 상기 유전체층과 상기 제2 그래핀 구조물 사이에 성장층을 더 포함하는, 캐패시터.
  7. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위의 상호연결 구조물로서, 상기 상호연결 구조물은 복수의 도전성 피처들을 갖는 것인, 상기 상호연결 구조물; 및
    상기 상호연결 구조물 내의 캐패시터
    를 포함하고, 상기 캐패시터는 상기 복수의 도전성 피처들 중의 적어도 하나의 도전성 피처와 전기적으로 접촉해 있고, 상기 캐패시터는,
    제1 복수의 그래핀 층들을 갖는 제1 그래핀 구조물,
    상기 제1 그래핀 구조물 위의 유전체층, 및
    상기 유전체층 위의 제2 그래핀 구조물을 포함하며, 상기 제2 그래핀 구조물은 제2 복수의 그래핀 층들을 갖는 것인, 반도체 디바이스.
  8. 제7항에 있어서, 상기 상호연결 구조물은 상기 복수의 도전성 피처들의 이웃하는 도전성 피처들사이에 유전체 물질을 포함하며, 상기 유전체층은 상기 유전체 물질과 동일한 물질을 포함하거나 또는 상기 유전체 물질과는 상이한 물질을 포함하는 것인, 반도체 디바이스.
  9. 제7항에 있어서, 상기 캐패시터는 상기 유전체층과 상기 제2 그래핀 구조물 사이에 성장층을 더 포함하며, 상기 복수의 도전성 피처들 중의 적어도 하나의 도전성 피처들의 물질은 상기 성장층과 동일한 물질인 것인, 반도체 디바이스.
  10. 캐패시터를 형성하는 방법에 있어서,
    제1 복수의 그래핀 층들을 갖는 제1 그래핀 구조물을 형성하는 단계;
    상기 제1 그래핀 구조물 위에 유전체층을 형성하는 단계; 및
    상기 유전체층 위에 제2 그래핀 구조물을 형성하는 단계
    를 포함하며, 상기 제2 그래핀 구조물은 제2 복수의 그래핀 층들을 포함하는 것인, 캐패시터 형성 방법.
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