KR20160022121A - 전력 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 개시의 일 실시 예에 따른 전력 반도체 패키지는 상부에 캐비티(cavity)가 형성된 기판; 상기 캐비티의 내벽을 포함하여 상기 기판의 상부에 배치되는 제1 회로패턴; 상기 캐비티의 내부의 제1 회로패턴의 상부에 배치되는 제1 반도체 소자; 상기 캐비티 내부에 배치되되 상기 제1 반도체 소자를 캡슐화하는 절연 수지; 상기 절연 수지의 상부 내측에 배치되며 상기 제1 반도체 소자와 전기적으로 연결되도록 형성되는 비아; 상기 절연 수지의 상부에 배치되며 상기 비아와 연결되는 제2 회로패턴; 상기 제2 회로패턴의 양단에 연결된 리드 프레임; 및 상기 기판의 하면 및 상기 리드 프레임의 일부를 노출시키고 상기 기판의 상부를 밀봉하는 봉합 수지;를 포함할 수 있다. 본 개시의 일 실시 형태에 따르면, 전력의 손실을 감소시키면서 패키지의 사이즈를 최소화할 수 있는 전력 반도체 패키지 및 그의 제조 방법을 제공할 수 있다.

Description

전력 반도체 패키지 및 그의 제조 방법{Power semiconductor package and methode of manufacturing the same}
본 개시는 전력 반도체 패키지 및 그의 제조 방법에 관한 것이다.
최근 들어 전자 기기의 고속도화, 대용량화 및 고집적화가 급진전되면서 자동차, 산업 기기 및 가전 제품에 적용되는 전력 반도체 소자(power semiconductor device) 또한 저 비용으로 소형화 및 경량화를 달성해야 한다.
전력 반도체 패키지는 다수의 전력 반도체 소자, 제어 소자, 리드 프레임, 방열 기판 및 봉합 수지를 포함하며, 인쇄 회로 기판(printed circuit board)에 실장되어 사용된다.
제어 소자와 전력 반도체 소자를 연결하기 위하여, 알루미늄 와이어(Al wire)는 상기 소자에 본딩(bonding)된다.
상기 전력 반도체 소자는 상기 와이어 본딩(wire bonding) 시 본딩 힘(bonding power)에 의해 손상될 수 있다. 또한, 상기 와이어의 직경이 작으므로, 상기 와이어는 기판의 흔들림에 의해 손상될 수 있다. 이로 인해, 상기 와이어의 불량이 생기게 되고, 소자 간의 접촉 불량이 생길 수 있다.
상기 와이어 직경을 크게 할 경우, 와이어의 안정적인 본딩을 위한 높이가 충분히 주어져야 하므로, 봉합 수지의 두께가 증가하게 된다. 이는 전력 반도체 패키지의 두께가 증가시키는 원인이 된다.
따라서, 전력 손실을 감소시키며, 전력 반도체 패키지의 두께를 감소시킬 수 있는 전력 반도체 패키지 및 그의 제조 방법이 필요한 실정이다.
하기의 선행기술문헌의 특허문헌 1은 전력 반도체 패키지 및 그의 제조 방법에 관한 발명을 개시하고 있다.
한국특허공개번호 제2009-0093162호
본 개시의 일 실시 형태에 따르면, 전력 반도체 패키지 및 그의 제조 방법을 제공하는 것이다.
본 개시의 일 실시 예에 따른 전력 반도체 패키지는 상부에 캐비티(cavity)가 형성된 기판; 상기 캐비티의 내벽을 포함하여 상기 기판의 상부에 배치되는 제1 회로패턴; 상기 캐비티의 내부의 상기 제1 회로패턴의 상부에 배치되는 제1 반도체 소자; 상기 캐비티 내부에 배치되되 상기 제1 반도체 소자를 캡슐화하는 절연 수지; 상기 절연 수지의 상부 내측에 배치되며 상기 제1 반도체 소자와 연결되는 비아; 상기 절연 수지의 상부에 배치되며 상기 비아와 연결되는 제2 회로패턴; 상기 제2 회로패턴의 양단에 연결된 리드 프레임; 및 상기 기판의 하면 및 상기 리드 프레임의 일부를 노출시키고 상기 기판의 상부를 밀봉하는 봉합 수지;를 포함할 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 패키지의 제조 방법은 기판의 상부에 캐비티(cavity)를 형성하는 단계; 상기 캐비티의 내벽을 포함하여 상기 기판의 상부에 제1 회로패턴을 형성하는 단계; 상기 캐비티의 내부에 제1 반도체 소자를 배치하는 단계; 상기 캐비티의 내부에 절연 수지를 주입하여 상기 제1 반도체 소자를 캡슐화하는 단계; 상기 절연 수지의 상부 내측에 상기 제1 반도체 소자와 연결되는 비아를 형성하는 단계; 상기 절연 수지의 상부에 상기 비아와 연결되는 제2 회로패턴을 형성하는 단계; 상기 제2 회로패턴의 양단에 리드 프레임을 형성하는 단계; 및 상기 기판의 하면 및 상기 리드 프레임의 일부를 노출시키고 상기 기판의 상부을 밀봉하는 봉합 수지를 형성하는 단계;를 포함할 수 있다.
본 개시의 일 실시 형태에 따르면, 전력의 손실을 감소시키면서 패키지의 사이즈를 최소화할 수 있는 전력 반도체 패키지 및 그의 제조 방법을 제공할 수 있다.
도 1 및 도 2는 본 개시의 일 실시 예에 따른 전력 반도체 패키지의 개략적인 단면도이다.
도 3 및 도 4는 본 개시의 다른 실시 예에 따른 전력 반도체 패키지의 개략적인 단면도이다.
도 5는 본 개시의 또 다른 실시 예에 따른 전력 반도체 패키지의 개략적인 단면도이다.
도 6은 도 1의 A부를 확대한 단면도 및 평면도이다.
도 7은 도 5의 A부를 확대한 단면도 및 평면도이다.
도 8(a) 내지 도 8(h)는 본 개시의 일 실시 예에 따른 전력 반도체 패키지의 제조 방법을 나타내는 모식도이다.
후술하는 본 개시에 대한 상세한 설명은, 본 개시가 실시될 수 있는 특정 실시예에 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 개시를 실시할 수 있기에 충분하도록 상세히 설명된다.
본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는 적절하게 설명된다면 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
전력 반도체 패키지
도 1 및 도 2는 본 개시의 일 실시 예에 따른 전력 반도체 패키지의 개략적인 단면도이며, 도 3 및 도 4는 본 개시의 다른 실시 예에 따른 전력 반도체 패키지의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 본 개시의 일 실시 예에 따른 전력 반도체 패키지(100)는 상부에 캐비티(cavity)가 형성된 기판(110); 상기 캐비티의 내벽을 포함하여 상기 기판(110)의 상부에 배치되는 제1 회로패턴(114); 상기 캐비티의 내부의 상기 제1 회로패턴(114)의 상부에 배치되는 제1 반도체 소자(120); 상기 캐비티 내부에 배치되되 상기 제1 반도체 소자(120)를 캡슐화하는 절연 수지(130); 상기 절연 수지(130)의 상부 내측에 배치되며 상기 제1 반도체 소자(120)와 연결되는 비아(미도시); 상기 절연 수지(130)의 상부에 배치되며 상기 비아와 연결되는 제2 회로패턴(140); 상기 제2 회로패턴(140)의 양단에 연결된 리드 프레임(150); 및 상기 기판(110)의 하면 및 상기 리드 프레임(150)의 일부를 노출시키고 상기 기판(110)의 상부를 밀봉하는 봉합 수지(160);를 포함한다.
상기 기판(110)은 구리(Cu) 기판일 수 있다.
상기 기판(110)과 상기 제1 회로패턴(114) 사이에 절연층(112)이 배치될 수 있다.
상기 절연층(112)은 산화 알루미늄(Al2O3), 질화 알루미늄(AlN), 실리콘 산화물(SiO2) 및 베릴륨 산화물(BeO) 중 어느 하나를 포함할 수 있다.
상기 제1 회로패턴(114)은 구리를 포함할 수 있다. 상기 제1 회로패턴(114)은 구리 도금(plating)에 의해 형성될 수 있다.
상기 제1 반도체 소자(120)는 상기 제1 반도체 소자(120)와 상기 제1 회로패턴(114) 사이에 배치되는 솔더 접합부(121)에 의해 상기 제1 회로패턴(114)과 연결될 수 있다.
상기 솔더 접합부(121)는 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb) 및 금(Au) 중 선택된 어느 하나 또는 둘 이상을 포함하는 합금일 수 있다.
반도체 소자는 후공정 진행시 물리적인 충격을 받으면 크랙(crack) 이나 치핑(chipping)과 같은 결함이 발생하게 된다.
상기 반도체 소자의 결함으로 인하여, 상기 전력 반도체 패키지의 전력이 감소될 수 있다.
본 개시의 일 실시 예에 따르면, 상기 전력 반도체 패키지(100)는 상기 캐비티 내부에 배치되되 상기 제1 반도체 소자(120)를 캡슐화하는 상기 절연 수지(130)를 포함한다.
상기 절연 수지(130)는 에폭시 수지 또는 실리콘일 수 있다.
상기 절연 수지(130)는 상기 캐비티의 내부에 충진되며, 상기 제1 반도체 소자(120)를 캡슐화할 수 있다.
상기 절연 수지(130)는 상기 제1 반도체 소자(120)를 캡슐화함으로써, 상기 제1 반도체 소자(120)에 가해지는 물리적인 충격을 줄일 수 있다.
즉, 상기 절연 수지는 상기 제1 반도체 소자에 가해지는 물리적인 충격을 흡수하여, 상기 제1 반도체 소자의 외부 충격에 의해 생기는 크랙(crack) 이나 치핑(chiiping)과 같은 결함을 방지할 수 있다.
이로 인해, 상기 절연 수지는 상기 제1 반도체 소자의 결함을 방지하며, 상기 전력 반도체 패키지의 전력 손실을 방지할 수 있다.
상기 절연 수지(130)는 상부 내측에 비아(미도시)를 포함한다. 상기 비아는 상기 제1 반도체 소자(120)와 전기적으로 연결되도록 형성된다.
상기 비아는 도전성 금속을 충진하여 형성될 수 있다.
상기 도전성 금속은 구리(Cu), 은(Ag), 금(Au) 및 주석(Sn)중 선택된 어느 하나를 포함할 수 있다.
도 6은 도 1의 A부를 확대한 단면도 및 평면도이다.
도 6을 참조하면, 상기 제1 반도체 소자(120)는 실리콘 기판(122); 상기 실리콘 기판(122)의 상부의 배치되는 에미터(emitter) 또는 드레인(drain) 전극(124); 상기 실리콘 기판(122)의 상부에 배치되되 상기 에미터 또는 드레인 전극(124)과 이격되어 배치되는 게이트(gate) 전극(126); 상기 실리콘 기판(122)의 하부에 배치되는 콜렉터(collector) 또는 소스(source) 전극(128);을 포함할 수 있다.
상기 에미터 전극(124)과 상기 게이트 전극(126)은 패시베이션 막(passivation layer)(123)에 의하여 절연될 수 있다.
상기 콜렉터 전극(128)은 상기 솔더 접합부(121)와 접할 수 있으며, 상기 에미터 전극(124) 및 게이트 전극(126)은 비아와 접할 수 있다. 상기 콜렉터 전극(128)은 상기 제1 회로패턴(114)과 연결될 수 있으며, 상기 에미터 전극(124) 및 게이트 전극(126)은 상기 제2 회로패턴(140a, 140b)과 연결될 수 있다.
상기 비아는 상기 제2 회로패턴(140a, 140b)의 중앙에 위치할 수 있다.
상기 에미터 전극(124)의 상부에 배치되며, 상기 제2 회로패턴(140a)과 연결되는 상기 비아는 2개 이상의 영역으로 형성될 수 있다.
상기 비아가 2개 이상의 영역으로 형성되면, 상기 전력 반도체 패키지(100)에 흐르는 전류가 분산되어 흐를 수 있다. 이로 인해, 상기 제1 반도체 소자(120)는 전류가 흐르는 면적이 넓어지게 되어 국부적인 영역의 전계 집중을 방지할 수 있으며, 전계 집중에 의한 상기 제1 반도체 소자(120)의 파괴를 막을 수 있다.
종래의 전력 반도체 패키지는 기판과 반도체 소자 및 반도체 소자 간을 알루미늄 와이어(Al wire)를 이용하여 연결한다.
소자에 따라 연결되는 와이어의 직경은 다르나, 상기 와이어의 직경은 1.5 mm 이하일 수 있다.
상기 와이어 연결(wire bonding)공정 시, 상기 반도체 소자는 본딩 힘(bonding power)에 의해 손상될 수 있다. 또한, 상기 와이어의 직경이 작으므로, 상기 와이어는 기판의 흔들림에 의해 손상될 수 있다. 이로 인해, 상기 와이어의 불량이 생기게 되고, 소자 간의 접촉 불량이 생길 수 있다.
상기 와이어 직경을 크게 할 경우, 와이어의 안정적인 연결을 위한 높이가 충분히 주어져야 하므로, 봉합 수지의 두께가 증가하게 된다. 이는 전력 반도체 패키지의 두께가 증가시키는 원인이 된다.
상기 제2 회로패턴(140)은 상기 절연 수지(130)의 상부에 배치되며, 상기 비아와 연결된다.
상기 제2 회로패턴(140)은 구리를 포함할 수 있다. 상기 제2 회로패턴(140)은 구리 도금(plating)에 의해 형성될 수 있다
상기 제2 회로패턴(140)은 상기 비아와 연결되어 상기 제1 반도체 소자(120)와 전기적으로 연결될 수 있다.
상기 제2 회로패턴(140)은 상기 전력 반도체 패키지(100)의 내부 배치됨으로써, 알루미늄 와이어 연결 공정을 생략할 수 있으며, 상기 전력 반도체 패키지의 사이즈를 감소시킬 수 있다.
상기 리드 프레임(150)은 솔더 접합부(151)에 의해 상기 제2 회로패턴(140)과 연결될 수 있다.
상기 솔더 접합부(151)는 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb) 및 금(Au) 중 선택된 어느 하나 또는 둘 이상을 포함하는 합금일 수 있다.
상기 리드 프레임(150)은 상기 제1 반도체 소자(120)와 외부회로를 연결할 수 있으며, 상기 전력 반도체 패키지(100)를 인쇄 회로 기판에 고정시키는 버팀대 역할을 할 수 있다.
상기 리드 프레임(150)은 상기 제1 반도체 소자(120)와 인쇄 회로 기판 사이에 전기 신호를 직접 전달할 수 있다. 이로 인해, 상기 리드 프레임(150)은 상기 제1 반도체 소자(120)의 전력 소실을 감소시킬 수 있다.
즉, 상기 리드 프레임(150)은 상기 제2 회로패턴(140)과 연결됨으로써, 전기 신호를 직접 전달할 수 있어 상기 제1 반도체 소자(120)의 전력 손실을 감소시킬 수 있으며, 알루미늄 와이어 공정을 생략할 수 있어 상기 전력 반도체 패키지(100)의 두께를 감소시킬 수 있다.
상기 제1 반도체 소자(120)는 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)일 수 있다.
상기 전력 반도체 패키지(100)는 상기 제2 회로패턴(140)의 상부에 배치되는 제2 반도체 소자(142)를 포함할 수 있다.
상기 제2 반도체 소자(142)는 스위칭 속도가 빠른 패스트 리커버리 다이오드(FRD; Fast Recovery Diode)일 수 있다.
상기 리드 프레임(150)은 상기 제2 반도체 소자(142)의 일단과 연결될 수 있다.
반도체 소자는 턴-온(turn-on) 시 상기 소자 내에 잔류 전자가 존재하게 되는데, 잔류 전류가 소모되는 것에 따라 스위칭 속도(switching speed)가 좌우된다.
상기 IGBT의 경우, 반도체 소자가 도통시 상기 소자 내에 충만된 정공(hole)재결합에 의해 테일(tail) 전류가 존재하므로 오프(off)를 해도 턴-오프(turn-off)가 늦어진다.
상기 FRD의 경우, 구조상으로는 일반 pn 접합 다이오드와 같으나, 백금, 금 등의 불순물 또는 전자선, 중성자 조사 등으로 불순물을 실리콘 내에 확산시켜 전자와 정공(hole)의 재결합(recombination) 중심을 증가시킴으로써, 턴 오프(turn-off) 후의 소수 캐리어가 빠르게 소멸되도록 한 다이오드이다.
상기 제1 반도체 소자(120)가 IGBT일 경우, 상기 제1 반도체 소자(120)는 스위칭 속도가 느리므로, 스위칭 속도가 빠른 FRD와 연결될 수 있다.
즉, 상기 제1 반도체 소자(120)는 상기 제2 반도체 소자(142)인 FRD와 연결되어 상기 전력 반도체 패키지(100)의 스위칭 속도를 빠르게 할 수 있다.
도 3 및 도 4를 참조하면, 상기 제1 반도체 소자(220)는 금속 산화막 반도체 전계효과 트랜지스터(MOSFET; Metal Oxide Semiconductor Field Emission Transistor)일 수 있다.
상기 MOSFET은 반도체 소자 내의 소수 캐리어가 상기 소자의 동작에 관여하지 않으므로, 게이트에 인가되는 전압 신호의 속도에 따라 고속으로 온/오프(on/off) 한다.
상기 제1 반도체 소자(220)가 MOSFET인 경우, 상기 제1 반도체 소자(220)는 스위치 속도가 빠를 수 있다.
즉, 상기 제1 반도체 소자(220)는 제2 반도체 소자 없이 상기 전력 반도체 패키지의 스위칭 속도를 확보할 수 있다.
도 1 및 도 3을 참조하면, 상기 전력 반도체 패키지(100, 200)는 제2 회로패턴의 상부에 제어소자를 배치할 수 있다.
상기 제어소자(144, 244)는 상기 제1 반도체 소자(120, 220)의 게이트 전극과 연결된 상기 제2 회로패턴(140b, 240b)의 상부에 배치될 수 있다.
상기 제어소자(144, 244)는 상기 제1 반도체 소자(120, 220)의 게이트의 신호를 제어할 수 있다.
상기 봉합 수지(160)는 상기 기판(110)의 하면 및 상기 리드 프레임(150)의 일부를 노출시키고 상기 기판(110)의 상부를 밀봉한다.
상기 기판(110)의 상부는 상기 봉합 수지(160)로 몰딩(molding)하여 밀봉될 수 있다. 상기 봉합 수지(160)는 EMC(Epoxy molding compound)일 수 있다.
상기 리드 프레임(150)은 상기 봉합 수지(160)의 측면에 노출될 수 있다.
도 5는 본 개시의 또 다른 실시 예에 따른 전력 반도체 패키지(300)의 개략적인 단면도이며, 도 7은 도 5의 A부를 확대한 단면도 및 평면도이다.
도 5 및 도 7에 도시된 구성요소 중 도 1 및 도 6에 도시된 구성 요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.
상기 에미터 전극(324)과 상기 게이트 전극(326)은 패시베이션 막(passivation layer)(323)에 의하여 절연될 수 있다.
상기 콜렉터 전극(328)은 상기 솔더 접합부(321)와 접할 수 있으며, 상기 에미터 전극(324) 및 게이트 전극(326)은 비아와 접할 수 있다. 상기 콜렉터 전극(328)은 상기 제1 회로패턴(314)과 연결될 수 있으며, 상기 에미터 전극(324) 및 게이트 전극(326)은 상기 제2 회로패턴(340a, 340b)과 연결될 수 있다.
상기 비아(미도시)는 상기 제2 회로패턴(340a, 340b)의 중앙에 위치할 수 있다.
상기 에미터 전극(324)의 상부에 배치되는 상기 비아는 하나의 영역으로 형성될 수 있다.
전력 반도체 패키지의 제조 방법
이하, 본 개시의 일 실시 형태에 따른 전력 반도체 패키지의 제조 방법을 설명한다.
도 8(a) 내지 도 8(h)는 본 개시의 일 실시 예에 따른 전력 반도체 패키지의 제조 방법을 나타내는 모식도이다.
도 8(a) 내지 도 8(h)를 참조하면, 본 개시의 일 실시 예에 따른 전력 반도체 패키지의 제조 방법은 기판(110)의 상부에 캐비티(cavity)(미도시)를 형성하는 단계; 상기 캐비티의 내벽을 포함하여 상기 기판(110)의 상부에 제1 회로패턴(114)을 형성하는 단계; 상기 캐비티의 내부에 제1 반도체 소자(120)를 배치하는 단계; 상기 캐비티의 내부에 절연 수지(130)를 주입하여 상기 제1 반도체 소자(120)를 캡슐화하는 단계; 상기 절연 수지(130)의 상부 내측에 상기 제1 반도체 소자(120)와 연결되는 비아(미도시)를 형성하는 단계; 상기 절연 수지(130)의 상부에 상기 비아와 연결되는 제2 회로패턴(140)을 형성하는 단계; 상기 제2 회로패턴(140)의 양단에 리드 프레임(150)을 형성하는 단계; 및 상기 기판(110)의 하면 및 상기 리드 프레임(150)의 일부를 노출시키고 상기 기판(110)의 상부을 밀봉하는 봉합 수지(160)를 형성하는 단계;를 포함한다.
먼저, 상기 기판(110)을 세정하여 준비한다. 상기 기판(110)은 구리(Cu) 기판일 수 있다.
상기 기판(110)의 상부에 에칭 방법을 이용하여 캐비티(cavity)를 형성한다.
상기 캐비티는 상기 기판의 중앙에 형성될 수 있다.
다음으로, 상기 캐비티의 내벽을 포함하여 상기 기판(110)의 상부에 절연층(112)을 형성할 수 있다. 상기 절연층(112)은 산화 알루미늄(Al2O3), 질화 알루미늄(AlN), 실리콘 산화물(SiO2) 및 베릴륨 산화물(BeO) 중 어느 하나를 포함할 수 있다.
상기 절연층(112)의 상부에 제1 회로패턴(114)을 형성한다. 상기 제1 회로패턴(114)은 상기 캐비티의 내벽을 포함하여 상기 기판(110)의 상부에 형성될 수 있다.
상기 캐비티의 상부에 제1 시드층(seed layer)을 형성할 수 있다.
상기 제1 시드층은 구리를 포함할 수 있다. 상기 제1 시드층을 이용하여 도금(plating)을 수행함으로써, 제1 시드층의 상부에 상기 제1 회로패턴(114)을 형성할 수 있다. 상기 제1 회로패턴(114)은 구리 도금으로 형성될 수 있다.
다음으로, 상기 캐비티의 내부의 상기 제1 회로패턴(114)의 상부에 제1 반도체 소자(120)를 배치한다.
상기 제1 반도체 소자(120)는 솔더 접합부(121)에 의해 상기 제1 회로패턴(114)과 연결될 수 있다.
상기 솔더 접합부(121)는 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb) 및 금(Au) 중 선택된 어느 하나 또는 둘 이상을 포함하는 합금일 수 있다.
다음으로, 상기 캐비티의 내부에 절연 수지(130)를 주입하여 상기 제1 반도체 소자(120)를 캡슐화한다.
상기 절연 수지(130)는 에폭시 수지 또는 실리콘일 수 있다.
상기 절연 수지(130)는 상기 캐비티의 내부에 충진되며, 상기 제1 반도체 소자(120)를 캡슐화할 수 있다.
상기 절연 수지(130)는 상기 제1 반도체 소자(120)를 캡슐화함으로써, 상기 제1 반도체 소자(120)에 가해지는 물리적인 충격을 줄일 수 있다.
즉, 상기 절연 수지(130)는 상기 제1 반도체 소자(130)에 가해지는 물리적인 충격을 흡수하여, 상기 제1 반도체 소자(130)의 외부 충격에 의해 생기는 크랙(crack) 이나 치핑(chiiping)과 같은 결함을 방지할 수 있다.
이로 인해, 상기 절연 수지(130)는 상기 제1 반도체 소자(120)의 결함을 방지하며, 상기 전력 반도체 패키지의 전력 손실을 방지할 수 있다.
도 8(f)를 참조하면, 상기 절연 수지의 상부 내측에 상기 제1 반도체 소자와 전기적으로 연결되도록 비아(미도시)를 형성한다.
상기 절연 수지(130)의 상부에 상기 제1 반도체 소자(120)와 연결되도록 비아 홀을 형성할 수 있다. 상기 비아 홀에 도전성 물질을 충진하여 상기 비아를 형성할 수 있다.
상기 도전성 금속은 구리(Cu), 은(Ag), 금(Au) 및 주석(Sn)중 선택된 어느 하나를 포함할 수 있다.
상기 절연 수지(130)의 상부에 상기 비아와 연결되는 제2 회로패턴(140a, 140b)을 형성한다.
상기 비아는 상기 제2 회로패턴(140a, 140b)의 중앙에 위치할 수 있다.
상기 제1 반도체 소자(120)의 상기 에미터 전극의 상부와 상기 제2 회로패턴(140a)을 연결하는 상기 비아는 2개 이상의 영역으로 형성될 수 있다.
상기 비아가 2개 이상의 영역으로 형성되면, 상기 전력 반도체 패키지에 흐르는 전류가 분산되어 흐를 수 있다. 이로 인해, 상기 제1 반도체 소자는 전류가 흐르는 면적이 넓어지게 되어 국부적인 영역의 전계 집중을 방지할 수 있으며, 전계 집중에 의한 상기 제1 반도체 소자의 파괴를 막을 수 있다.
상기 제2 회로패턴(140a, 140b)은 도금에 의하여 형성될 수 있다.
상기 절연 수지(130)의 상부에 제2 시드층(seed layer)을 형성할 수 있다. 상기 제2 시드층은 구리를 포함할 수 있다.
상기 제2 시드층을 이용하여 도금(plating)을 수행함으로써, 제2 시드층의 상부에 상기 제2 회로패턴(140a, 140b)을 형성할 수 있다. 상기 제2 회로패턴은 구리 도금으로 형성될 수 있다.
상기 제2 회로패턴(140a, 140b)은 상기 비아와 연결되어 상기 제1 반도체 소자(120)와 전기적으로 연결될 수 있다.
상기 제2 회로패턴(140a, 140b)은 상기 전력 반도체 패키지의 내부 형성됨으로써, 알루미늄 와이어 연결 공정을 생략할 수 있으며, 상기 전력 반도체 패키지의 사이즈를 감소시킬 수 있다.
다음으로, 상기 제2 회로패턴(140)의 양단에 리드 프레임(150)을 형성한다.
상기 리드 프레임(150)은 솔더 접합부(151)에 의해 상기 제2 회로패턴(140)과 연결될 수 있다.
상기 솔더 접합부(151)는 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb) 및 금(Au) 중 선택된 어느 하나 또는 둘 이상을 포함하는 합금일 수 있다.
상기 리드 프레임(150)은 상기 제2 회로패턴(140)과 연결됨으로써, 외부의 전기 신호를 직접 전달할 수 있어 상기 제1 반도체 소자(120)의 전력 손실을 감소시킬 수 있으며, 알루미늄 와이어 공정을 생략할 수 있어 상기 전력 반도체 패키지의 두께를 감소시킬 수 있다.
상기 제2 회로패턴(140a, 140b)의 상부에 제2 반도체 소자(142) 또는 제어소자(144)를 배치할 수 있다. 상기 제2 반도체 소자(142) 또는 제어소자(144)는 솔더 접합부(141)에 의해 상기 제2 회로패턴(140a, 140b)과 연결될 수 있다. 상기 리드 프레임(150)은 상기 제2 반도체 소자(142)의 일단과 연결될 수 있다.
다음으로, 상기 기판(110)의 하면 및 상기 리드 프레임(150)의 일부를 노출시키고 상기 기판(110)의 상부를 밀봉하는 봉합 수지(160)를 형성한다.
상기 기판(110)의 상부는 상기 봉합 수지(160)로 몰딩(molding)하여 밀봉될 수 있다. 상기 봉합 수지(160)는 EMC(Epoxy molding compound)일 수 있다.
상기 리드 프레임(150)은 상기 봉합 수지(160)의 측면에 노출될 수 있다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300: 전력 반도체 패키지
110, 210, 310: 기판
112, 212, 312: 절연층
114, 214, 314: 제1 회로패턴
120, 220, 320: 제1 반도체 소자
121, 141, 151, 221, 251, 321, 341, 351: 솔더 접합부
130, 230, 330: 절연 수지
140, 240, 340: 제2 회로패턴
142, 342: 제2 반도체 소자
144, 244, 344: 제어 소자
150, 250, 350: 리드 프레임
160, 260, 360: 봉합 수지

Claims (16)

  1. 상부에 캐비티(cavity)가 형성된 기판;
    상기 캐비티의 내벽을 포함하여 상기 기판의 상부에 배치되는 제1 회로패턴;
    상기 캐비티의 내부의 제1 회로패턴의 상부에 배치되는 제1 반도체 소자;
    상기 캐비티 내부에 배치되되 상기 제1 반도체 소자를 캡슐화하는 절연 수지;
    상기 절연 수지의 상부 내측에 배치되며 상기 제1 반도체 소자와 연결되는 비아;
    상기 절연 수지의 상부에 배치되며 상기 비아와 연결되는 제2 회로패턴;
    상기 제2 회로패턴의 양단에 연결된 리드 프레임; 및
    상기 기판의 하면 및 상기 리드 프레임의 일부를 노출시키고 상기 기판의 상부를 밀봉하는 봉합 수지;를 포함하는 전력 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 소자와 상기 제1 회로패턴의 사이에 배치되는 솔더 접합부;를 포함하는 전력 반도체 패키지.
  3. 제1항에 있어서,
    상기 절연 수지는 에폭시 수지 또는 실리콘인 전력 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2 회로패턴 상부에 배치되는 제2 반도체 소자;를 포함하는 전력 반도체 패키지.
  5. 제4항에 있어서,
    상기 리드 프레임은 상기 제2 반도체 소자의 일단과 연결되는 전력 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 회로패턴의 상부에 배치되는 제어소자;를 포함하는 전력 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 및 제2 회로패턴은 구리를 포함하는 전력 반도체 패키지.
  8. 제1항에 있어서,
    상기 비아는 2개 이상 영역으로 형성되는 전력 반도체 패키지.
  9. 기판의 상부에 캐비티(cavity)를 형성하는 단계;
    상기 캐비티의 내벽을 포함하여 상기 기판의 상부에 제1 회로패턴을 형성하는 단계;
    상기 캐비티의 내부에 제1 반도체 소자를 배치하는 단계;
    상기 캐비티의 내부에 절연 수지를 주입하여 상기 제1 반도체 소자를 캡슐화하는 단계;
    상기 절연 수지의 상부 내측에 상기 제1 반도체 소자와 연결되는 비아를 형성하는 단계;
    상기 절연 수지의 상부에 상기 비아와 연결되는 제2 회로패턴을 형성하는 단계;
    상기 제2 회로패턴의 양단에 리드 프레임을 형성하는 단계; 및
    상기 기판의 하면 및 상기 리드 프레임의 일부를 노출시키고 상기 기판의 상부을 밀봉하는 봉합 수지를 형성하는 단계;를 포함하는 전력 반도체 패키지의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 회로패턴을 형성하는 단계는,
    상기 캐비티의 상부에 제1 시드층을 형성하는 단계; 및
    상기 제1 시드층의 상부에 도금을 하여 상기 제1 회로패턴을 형성하는 단계;를 포함하는 전력 반도체 패키지의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 반도체 소자는 제1 회로패턴과 솔더접합부에 의해 연결되어 있는 전력 반도체 패키지의 제조 방법.
  12. 제9항에 있어서,
    상기 절연 수지는 에폭시 수지 또는 실리콘인 전력 반도체 패키지의 제조 방법.
  13. 제9항에 있어서,
    상기 제2 회로패턴을 형성하는 단계는,
    상기 절연 수지에 제2 시드층을 형성하는 단계; 및
    상기 제2 시드층의 상부에 도금을 하여 상기 제2 회로패턴을 형성하는 단계;를 포함하는 전력 반도체 패키지의 제조 방법.
  14. 제9항에 있어서,
    상기 제2 회로패턴을 형성하는 단계 이후에, 상기 제2 회로패턴의 상부에 제2 반도체 소자 또는 제어소자를 배치하는 단계;를 포함하는 전력 반도체 패키지의 제조 방법.
  15. 제14항에 있어서,
    상기 리드 프레임은 상기 제2 반도체 소자의 일단과 연결되는 전력 반도체 패키지의 제조 방법.
  16. 제9항에 있어서,
    상기 제1 및 제2 회로패턴을 구리를 포함하는 전력 반도체 패키지의 제조 방법.
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