CN106158843A - 功率半导体封装件及其制造方法 - Google Patents
功率半导体封装件及其制造方法 Download PDFInfo
- Publication number
- CN106158843A CN106158843A CN201510153542.7A CN201510153542A CN106158843A CN 106158843 A CN106158843 A CN 106158843A CN 201510153542 A CN201510153542 A CN 201510153542A CN 106158843 A CN106158843 A CN 106158843A
- Authority
- CN
- China
- Prior art keywords
- circuit pattern
- semiconductor device
- semiconductor package
- package part
- insulating resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
- H01L2224/331—Disposition
- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
- H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
- H01L2924/15156—Side view
Abstract
提供了一种功率半导体封装件及其制造方法,所述封装件包括:板,具有空腔;第一电路图案,设置在包括空腔的内壁的板的上表面上;第一半导体装置,在空腔内设置在第一电路图案上;绝缘树脂,设置在空腔内并包封第一半导体装置;过孔,设置在绝缘树脂的内部的上部分中并连接到第一半导体装置;第二电路图案,设置在绝缘树脂上并连接到过孔;引线框架,连接到第二电路图案的各个端部;包封树脂,密封设置在板的上表面上的第一半导体装置,绝缘树脂和第二电路图案,并暴露板的下表面和引线框架的多个部分。
Description
本申请要求于2014年8月19日在韩国知识产权局提交的第10-2014-0107800号韩国专利申请的优先权和权益,该申请的公开内容通过引用包含于此。
技术领域
本公开涉及一种功率半导体封装件及其制造方法。
背景技术
近来,随着电子装置的技术已经迅速发展来实现高速、高容量和高集成度,已经需要在汽车、工业装置和家用电器中使用的功率半导体装置的尺寸和重量减小,同时可以以低成本获得。
功率半导体封装件通常包括多个功率半导体装置、控制装置、引线框架、散热板和包封树脂,功率半导体封装件被安装在用于在产品中使用的印刷电路板上。
为了连接控制装置和功率半导体装置,铝(Al)引线被键合到装置。
当被引线键合时,功率半导体装置会被键合力损坏。此外,引线的直径非常小,以致于引线会被板的振动损坏。因此,引线会变得有缺陷,进而装置之间的连接会有缺陷。
当引线的直径增大时,应该提供足够的高度以允许引线牢固地键合,结果增大了包封树脂的厚度。这导致功率半导体封装件的厚度增大。
因此,需要减小功率损失并具有减小的厚度的功率半导体封装件及其制造方法。
专利文献1公开了一种功率半导体封装件及其制造方法。
【现有技术文献】
(专利文献1)第2009-0093162号韩国专利公开公布
发明内容
本公开的示例性实施例可以提供一种功率半导体封装件及其制造方法。
根据本公开的示例性实施例,一种功率半导体封装件可以包括:板,在板中形成有空腔;第一电路图案,设置在包括空腔的内壁的板的上表面上;第一半导体装置,在空腔内设置在第一电路图案上;绝缘树脂,设置在空腔内并包封第一半导体装置;过孔,设置在绝缘树脂的内部的上部分中并连接到第一半导体装置;第二电路图案,设置在绝缘树脂上并连接到过孔;引线框架,连接到第二电路图案的各个端部;以及包封树脂,密封设置在板的上表面上的第一半导体装置、绝缘树脂和第二电路图案,并暴露板的下表面和引线框架的多个部分。
根据本公开的示例性实施例,一种制造功率半导体封装件的方法可以包括:在板中形成空腔;在包括空腔的内壁的板的上形成第一电路图案;在空腔内设置第一半导体装置;将绝缘树脂注入到空腔的内部以包封第一半导体装置;在绝缘树脂的内部的上部分中形成过孔,过孔连接到第一半导体装置;在绝缘树脂上形成第二电路图案,第二电路图案连接到过孔;在第二电路图案的各个端部上形成引线框架;以及形成密封设置在板的上表面上的第一半导体装置、绝缘树脂和第二半导体图案并暴露板的下表面和引线框架的多个部分的包封树脂。
附图说明
通过下面结合附图进行的详细描述,本公开的以上和其它方面、特征和优点将会被更清楚地理解,在附图中:
图1和图2是示意性地示出根据本公开的示例性实施例的功率半导体封装件的剖视图;
图3和图4是示意性地示出根据本公开的另一示例性实施例的功率半导体封装件的剖视图;
图5是示意性地示出根据本公开的另一示例性实施例的功率半导体封装件的剖视图;
图6A是图1的部分“A”的放大剖视图,图6B是图1的部分“A”的平面图;
图7A是图5的部分“A”的放大剖视图,图7B是图5的部分“A”的平面图;以及
图8A至图8H是示出根据本公开的示例性实施例的制造功率半导体封装件的方法的示意图。
具体实施方式
现在将参照附图详细描述本公开的示例性实施例。
然而,本公开可以以很多不同的形式来举例说明,并不应该被解释为局限于在此阐述的特定实施例。相反,提供这些实施例,使得本公开将是彻底的和完整的,且这些实施例将把本公开的范围充分地传达给本领域技术人员。
在附图中,为了清晰起见,可夸大元件的形状和尺寸,并将始终使用相同的附图标记来表示相同或相似的元件。
功率半导体封装件
图1和图2是示意性地示出根据本公开的示例性实施例的功率半导体封装件的剖视图,图3和图4是示意性地示出根据本公开的另一示例性实施例的功率半导体封装件的剖视图。
参照图1和图2,根据本公开的示例性实施例的功率半导体封装件100包括:板110,在它的上部分中形成有空腔;第一电路图案114,设置在包括空腔的内壁的板110的上表面上;第一半导体装置120,在空腔内设置在第一电路图案114上;绝缘树脂130,设置在空腔内并包封第一半导体装置120;过孔(未示出),形成在绝缘树脂130的内部的上部分中并连接到第一半导体装置120;第二电路图案140,设置在绝缘树脂130上并连接到过孔;引线框架150,连接到第二电路图案140的各个端部;包封树脂160,密封设置在板110的上表面上的第一半导体装置120,绝缘树脂130和第二电路图案140,并暴露板110的下表面和引线框架150的多个部分。
板110可以是铜(Cu)板。
绝缘层112可以设置在板110与第一电路图案114之间。
绝缘层112可以包括氧化铝(Al2O3)、氮化铝(AlN)、二氧化硅(SiO2)和氧化铍(BeO)之中的任何一种。
第一电路图案114可以包括铜。第一电路图案114可以通过镀覆铜来形成。
第一半导体装置120可以通过设置在第一半导体装置120与第一电路图案114之间的焊料键合部121连接到第一电路图案114。
焊料键合部121可以是锡(Sn)、银(Ag)、铜(Cu)、铋(Bi)、铟(In)、锌(Zn)、锑(Sb)、铅(Pb)和金(Au)之中的任何一种或可以是包括它们的两种或更多种的合金。
当物理撞击在后处理过程中被施加到半导体装置时,在半导体装置中会出现诸如裂缝或崩角的缺陷。
由于半导体装置的这种缺陷,会降低功率半导体封装件的功率。
根据本公开的示例性实施例,功率半导体封装件100包括设置在空腔内并包封第一半导体装置120的绝缘树脂130。
绝缘树脂130可以是环氧树脂或硅树脂。
绝缘树脂130可以填充空腔的内部并包封第一半导体装置120。
绝缘树脂130通过包封第一半导体装置120,可以减小施加到第一半导体装置120的物理撞击。
即,绝缘树脂130可以吸收施加到第一半导体装置120的物理装置,从而防止由于施加到第一半导体装置120的外部撞击产生的诸如裂纹或崩角的缺陷。
因此,绝缘树脂130可以防止第一半导体装置120的缺陷并防止功率半导体封装件100的功率损失。
绝缘树脂130包括形成在其内部的上部分的过孔(未示出)。过孔电连接到第一半导体装置120。
过孔可以填充有导体金属。
导体金属可以包括从铜(Cu)、银(Ag)、金(Au)和锡(Sn)中选择的任何一种。
图6A是图1的部分“A”的剖视图,图6B是图1的部分“A”的平面图。
参照图6A和图6B,第一半导体装置120可以包括硅板122、设置在硅板122上的发射极或漏电极124、设置在硅板122上并与发射极或漏电极124间隔开的基电极或栅电极126以及设置在硅板122下方的集电极或源电极128。
发射极124和栅电极126可以通过钝化层123而绝缘。
集电极128可以与焊料键合部121相连,发射极124和栅电极126可以与过孔相连。集电极128可以连接到第一电路图案144,发射极124和栅电极126可以连接到第二电路图案140a和140b。
过孔可以位于第二电路图案140a和140b的中心。
设置在发射极124上方并连接到第二电路图案140a的过孔可以形成为两个或更多个区域。
当过孔形成为两个或更多个区域时,流进功率半导体封装件100中的电流可以分散地流动。因此,可以增大第一半导体装置120的其中有电流流动的区域,从而防止电场在局部区域上的聚集并防止对第一半导体装置120的损坏。
在功率半导体封装件的相关领域中,铝(Al)引线用于连接板和半导体装置并用于连接半导体装置。
这里,连接的引线的直径可以根据装置而改变,引线的直径可以是1.5mm或更小。
在引线键合工艺过程中,半导体装置会被键合力损坏。此外,由于引线的直径小,使得引线会由于板的振动而被损坏。因此,引线变得有缺陷并且装置之间的接触会是有缺陷的。
如果引线的直径增大,则应当为引线的牢固连接提供足够的高度,从而增大了包封树脂的厚度。因此造成功率半导体封装件具有增大的厚度。
第二电路图案140设置在绝缘树脂130上并连接到过孔。
第二电路图案140可以包括铜(Cu)。第二电路图案140可以通过镀覆铜来形成。
第二电路图案140可以连接到过孔以便电连接到第一半导体装置120。
第二电路图案140可以设置在功率半导体封装件100内,因此,可以省略铝引线键合工艺并可以减小功率半导体封装件100的尺寸。
引线框架150可以通过焊料键合部151连接到第二电路图案140。
焊料键合部151可以是锡(Sn)、银(Ag)、铜(Cu)、铋(Bi)、铟(In)、锌(Zn)、锑(Sb)、铅(Pb)和金(Au)之中的任何一种或可以是包括它们的两种或更多种的合金。
引线框架150可以将第一半导体装置120连接到外部电路,并用作将功率半导体封装件100固定到印刷电路板(PCB)的支架。
引线框架150可以在第一半导体装置120与PCB之间直接地传输电信号。因此,引线框架150可以减小第一半导体装置120的功率损失。
即,由于引线框架150被连接到第二电路图案140,因此引线框架150可以直接地传输电信号,从而减小了第一半导体装置120的功率损失,并且由于省略了铝引线键合工艺,因此可以减小第一半导体封装件100的厚度。
第一半导体装置120可以是绝缘栅极双极晶体管(IGBT)。
功率半导体封装件100可以包括设置在第二电路图案140上的第二半导体装置142。
第二半导体装置142可以是具有高开关速度的快恢复二极管(FRD)。
引线框架150可以连接到第二半导体装置142的一端。
当半导体装置被导通时,剩余电子可以存在于装置内,开关速度依赖于剩余电流的消耗。
在IGBT的情况下,当使半导体装置通电时,尾电流由于填充该装置的内部的空穴的复合而存在,因此,即使使半导体装置截止,截止也被延迟。
FRD在结构方面与通用的pn结二极管相同,但与通用的pn结二极管不同的是:诸如铂或金的杂质通过照射电子束和中子等在硅中扩散,增大了电子和空穴的复合中心,从而使少数载流子在截止之后变得消失。
当第一半导体装置120是IGBT时,由于第一半导体装置120的开关速度低,因此第一半导体装置120可以连接到具有高开关速度的FRD。
即,第一半导体装置120可以连接到作为第二半导体装置142的FRD,从而增大功率半导体封装件100的开关速度。
参照图3和图4,第一半导体装置220可以是金属氧化物半导体场发射晶体管(MOSFET)。
在MOSFET中,由于半导体装置内的少数载流子不参与装置的运行,因此MOSFET根据施加到栅极的电压信号的速度以高的速度导通和截止。
当第一半导体装置220是MOSFET时,第一半导体装置220可以具有高的开关速度。
即,第一半导体装置220可以在没有第二半导体装置的情况下,确保功率半导体封装件的开关速度。
参照图1和图3,在功率半导体封装件100和200中,控制装置可以设置在第二电路图案上方。
控制装置144和244可以分别设置在连接到第一半导体装置120和220的栅电极的第二电路图案140b和240b的上方。
控制装置144和244可以控制第一半导体装置120和220的栅极的信号。
包封树脂160可以密封设置在板110的上表面上的第一半导体装置、绝缘树脂和第二电路图案,同时暴露板110的下表面和引线框架150的多个部分。
板110的上部分可以成型有包封树脂160以被密封。包封树脂160可以是环氧塑封料(EMC)。
引线框架150可以从包封树脂160的侧表面被暴露。
图5是示意性地示出根据本公开的另一示例性实施例的功率半导体封装件300的剖视图,图7A是图5的部分“A”的放大剖视图,图7B是图5的部分“A”的平面图。
将省略图5、图7A和图7B中的与图1、图6A和图6B中的元件相同的元件的描述。
发射极324和栅电极326可以通过钝化层323而绝缘。
集电极328可以与焊料键合部321相连,发射极324和栅电极326可以与过孔相连。集电极328可以连接到第一电路图案,发射极324和栅电极326可以连接到第二电路图案340a和340b。
过孔(未示出)可以设置在第二电路图案340a和340b的中心。
设置在发射极324上方的过孔可以形成为单个区域。
制造功率半导体封装件的方法
在下文中,将描述根据本公开的示例性实施例的制造功率半导体封装件的方法。
图8A至图8H是示出根据本公开的示例性实施例的制造功率半导体封装件的方法的示意图。
参照图8A至图8H,根据本公开的示例性实施例的制造功率半导体封装件的方法可以包括:在板中形成空腔(未示出);在包括空腔的内壁的板110的上表面上形成第一电路图案114;在空腔内设置第一半导体装置120;将绝缘树脂130注入到空腔的内部中以包封第一半导体装置120;在绝缘树脂130的内部的上部中形成过孔(未示出),过孔连接到第一半导体装置120;在绝缘树脂130上形成连接到过孔的第二电路图案140;在第二电路图案140的各个端部上形成引线框架150;形成密封设置在板110的上表面上的第一半导体装置120、绝缘树脂130和第二电路图案140并暴露板110的下表面和引线框架150的多个部分的包封树脂160。
首先,准备板110并清洁板110。板110可以是铜(Cu)板。
通过使用蚀刻方法在板110中形成空腔。
空腔可以形成在板的中心。
接下来,可以在包括空腔的内壁的板110上形成绝缘层112。绝缘层112可以包括氧化铝(Al2O3)、氮化铝(AlN)、二氧化硅(SiO2)和氧化铍(BeO)之中的任何一种。
在绝缘层112上形成第一电路图案114。可以在包括空腔的内壁的板110上形成第一电路图案114。
可以在空腔上形成第一种子层。
第一种子层可以包含铜。可以通过使用第一种子层执行镀覆来在第一种子层上形成第一电路图案114。
可以通过镀覆铜形成第一电路图案114。
然后,在空腔内将第一半导体装置120设置在第一电路图案114上。
可以通过焊料键合部121将第一半导体装置120连接到第一电路图案114。
焊料键合部可以是选自锡(Sn)、银(Ag)、铜(Cu)、铋(Bi)、铟(In)、锌(Zn)、锑(Sb)、铅(Pb)和金(Au)之中的任何一种或可以是包括它们的两种或更多种的合金。
然后,将绝缘树脂130注入到空腔的内部以包封第一半导体装置120。
绝缘树脂130可以是环氧树脂或硅树脂。
绝缘树脂130可以填充空腔的内部以包封第一半导体装置120。
由于绝缘树脂130包封第一半导体装置120,所以可以减小施加到第一半导体装置120的物理撞击。
即,绝缘树脂130可以吸收施加到第一半导体装置120的物理撞击,从而防止由于施加到第一半导体装置120的外部撞击产生的诸如裂纹或崩角的缺陷。因此,绝缘树脂130可以防止第一半导体装置120的缺陷并防止功率半导体封装件的功率损失。
参照图8F,在绝缘树脂的内部的上部分中形成过孔(未示出),使得过孔电连接到第一半导体装置120。
通孔可以形成在绝缘树脂130的上部分中,使得通孔连接到第一半导体装置120。可以通过用导电材料填充通孔来形成过孔。
导体金属可以包括选自铜(Cu)、银(Ag)、金(Au)和锡(Sn)之中的任何一种。
在绝缘树脂130上形成连接到过孔的第二电路图案140a和140b。
过孔可以位于第二电路图案140a和140b的中心。
连接第一半导体装置120的发射极的上部分和第二电路图案140a的过孔可以形成为两个或更多个区域。
当过孔形成为两个或更多个区域时,流进功率半导体封装件100的电流可以分散地流动。因此,可以增大第一半导体装置120的其中有电流流动的区域,从而防止电场在局部区域上的聚集并防止对第一半导体装置120的损坏。
可以通过镀覆形成第二电路图案140a和140b。
可以在绝缘树脂130上形成第二种子层。第二种子层可以包含铜(Cu)。
可以通过使用第二种子层执行镀覆在第二种子层上形成第二电路图案140a和140b。
第二电路图案140a和140b可以连接到过孔以被电连接到第一半导体装置120。
在功率半导体封装件100内设置第二电路图案140,因此,可以省略铝引线键合工艺,从而可以减小功率半导体封装件100的尺寸。
在第二电路图案140的各个端部上形成引线框架150。
可以通过焊料键合部151将引线框架150连接到第二电路图案140。
焊料键合部151可以是选自锡(Sn)、银(Ag)、铜(Cu)、铋(Bi)、铟(In)、锌(Zn)、锑(Sb)、铅(Pb)和金(Au)之中的任何一种或可以是包括它们的两种或更多种的合金。
由于引线框架150连接到第二电路图案140,因此引线框架150可以直接地传输外部电信号,从而减小了第一半导体装置120的功率损失,并且由于省略了铝引线键合工艺,因此可以减小第一半导体封装件100的厚度。
可以在第二电路图案140a和140b上设置第二半导体装置142或控制装置144。可以通过焊料键合部141将第二半导体装置142或控制装置144连接到第二电路图案140a和140b。引线框架150可以连接到第二半导体装置142的一端。
然后,可以形成包封树脂160以密封板110并同时暴露板110的下表面和引线框架150的多个部分。
板110的上部分可以成型有包封树脂160以被密封。包封树脂160可以是环氧塑封料(EMC)。
引线框架150可以从包封树脂160的侧表面被暴露。
如上所述,根据本公开的示例性实施例,可以提供尺寸减小同时功率损失减小的功率半导体封装件及其制造方法。
虽然已经在上面示出和描述了示例性实施例,但本领域技术人员将清楚的是,在不脱离通过所附权利要求限定的本公开的范围的情况下,可以做出修改和变化。
Claims (16)
1.一种功率半导体封装件,所述功率半导体封装件包括:
板,在板中形成有空腔;
第一电路图案,设置在包括空腔的内壁的板的上表面上;
第一半导体装置,在空腔内设置在第一电路图案上;
绝缘树脂,设置在空腔内并包封第一半导体装置;
过孔,设置在绝缘树脂的内部的上部分中并连接到第一半导体装置;
第二电路图案,设置在绝缘树脂上并连接到过孔;
引线框架,连接到第二电路图案的各个端部;以及
包封树脂,密封设置在板的上表面上的第一半导体装置、绝缘树脂和第二电路图案,并暴露板的下表面和引线框架的多个部分。
2.根据权利要求1所述的功率半导体封装件,所述功率半导体封装件还包括:
焊料键合部,设置在第一半导体装置与第一电路图案之间。
3.根据权利要求1所述的功率半导体封装件,其中,绝缘树脂是环氧树脂或硅树脂。
4.根据权利要求1所述的功率半导体封装件,所述功率半导体封装件还包括设置在第二电路图案上的第二半导体装置。
5.根据权利要求4所述的功率半导体封装件,其中,引线框架中的一个连接到第二半导体装置的一端。
6.根据权利要求1所述的功率半导体封装件,所述功率半导体封装件还包括设置在第二电路图案上的控制装置。
7.根据权利要求1所述的功率半导体封装件,其中,第一电路图案和第二电路图案包含铜。
8.根据权利要求1所述的功率半导体封装件,其中,过孔具有两个或更多个区域。
9.一种制造功率半导体封装件的方法,所述方法包括:
在板中形成空腔;
在包括空腔的内壁的板的上表面上形成第一电路图案;
在空腔内设置第一半导体装置;
将绝缘树脂注入到空腔的内部以包封第一半导体装置;
在绝缘树脂的内部的上部分中形成过孔,过孔连接到第一半导体装置;
在绝缘树脂上形成第二电路图案,第二电路图案连接到过孔;
在第二电路图案的各个端部上形成引线框架;以及
形成密封设置在板的上表面上的第一半导体装置、绝缘树脂和第二半导体图案并暴露板的下表面和引线框架的多个部分的包封树脂。
10.根据权利要求9所述的方法,其中,形成第一电路图案的步骤包括:
在空腔上形成第一种子层;以及
镀覆第一种子层的上表面以形成第一电路图案。
11.根据权利要求9所述的方法,其中,通过焊料键合部将第一半导体装置连接到第一电路图案。
12.根据权利要求9所述的方法,其中,绝缘树脂是环氧树脂或硅树脂。
13.根据权利要求9所述的方法,其中,形成第二电路图案的步骤包括:
在绝缘树脂上形成第二种子层;以及
镀覆第二种子层的上表面以形成第二电路图案。
14.根据权利要求9所述的方法,所述方法还包括在形成第二电路图案之后,在第二电路图案上设置第二半导体装置或控制装置。
15.根据权利要求14所述的方法,其中,引线框架中的一个连接到第二半导体装置的一端。
16.根据权利要求9所述的方法,其中,第一电路图案和第二电路图案包含铜。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140107800A KR20160022121A (ko) | 2014-08-19 | 2014-08-19 | 전력 반도체 패키지 및 그의 제조 방법 |
KR10-2014-0107800 | 2014-08-19 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN106158843A true CN106158843A (zh) | 2016-11-23 |
Family
ID=55448358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510153542.7A Pending CN106158843A (zh) | 2014-08-19 | 2015-04-02 | 功率半导体封装件及其制造方法 |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR20160022121A (zh) |
CN (1) | CN106158843A (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT201800020998A1 (it) | 2018-12-24 | 2020-06-24 | St Microelectronics Srl | Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101493866B1 (ko) | 2008-02-28 | 2015-02-16 | 페어차일드코리아반도체 주식회사 | 전력 소자 패키지 및 그 제조 방법 |
-
2014
- 2014-08-19 KR KR1020140107800A patent/KR20160022121A/ko not_active Application Discontinuation
-
2015
- 2015-04-02 CN CN201510153542.7A patent/CN106158843A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
KR20160022121A (ko) | 2016-02-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102237281B (zh) | 半导体器件及其制造方法 | |
CN103681607B (zh) | 半导体器件及其制作方法 | |
CN102376595B (zh) | 形成具有导电层和导电通孔的fo-wlcsp的方法和半导体器件 | |
CN103915353B (zh) | 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法 | |
CN111354646A (zh) | 制造半导体器件的方法与对应的半导体器件 | |
US20050236702A1 (en) | Semiconductor package for a large die | |
KR101519062B1 (ko) | 반도체 소자 패키지 | |
TWI590395B (zh) | 多功率晶片的功率封裝模組及功率晶片單元的製造方法 | |
TWI689017B (zh) | 半導體裝置和在重組晶圓中控制翹曲之方法 | |
KR20170086828A (ko) | 메탈범프를 이용한 클립 본딩 반도체 칩 패키지 | |
CN103426837A (zh) | 半导体封装及形成半导体封装的方法 | |
CN104051397B (zh) | 包括非整数引线间距的封装器件及其制造方法 | |
CN109935561A (zh) | 一种氮化镓器件及氮化镓器件的封装方法 | |
US8722467B2 (en) | Method of using bonding ball array as height keeper and paste holder in semiconductor device package | |
CN104282637B (zh) | 倒装芯片半导体封装结构 | |
CN103887256A (zh) | 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法 | |
KR102199360B1 (ko) | 반도체 패키지 | |
CN104037152B (zh) | 芯片载体结构、芯片封装及其制造方法 | |
US10049994B2 (en) | Contact pads with sidewall spacers and method of making contact pads with sidewall spacers | |
KR101474189B1 (ko) | 집적회로 패키지 | |
CN103545283A (zh) | 具有多个引线框架的半导体封装及其形成方法 | |
CN106158843A (zh) | 功率半导体封装件及其制造方法 | |
CN105226040B (zh) | 一种硅基模块的封装结构及其封装方法 | |
US9299646B1 (en) | Lead frame with power and ground bars | |
CN203787410U (zh) | 一种高散热芯片嵌入式电磁屏蔽封装结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20161123 |
|
WD01 | Invention patent application deemed withdrawn after publication |